KR0138881B1 - 반도체 메모리 장치 - Google Patents

Abstract

다수의 워드 라인(WL₀, WL₁,...), 다수의 비트 라인쌍(BL₀, ₀,...), 상기 워드 라인과 비트 라인쌍사이의 교차부에 접속된 다수의 정적 메모리 셀(Co₀, Co₁,...) 및, 선택된 비트 라인쌍 사이의 전위차를 감지하는 최소한 한개의 감지증촉기(S₀)를 포함하며, 저항성 부하(QL₀, ₀,...)는 각각의 비트 라인의 중앙위치에 접속된다.

Description

반도체 메모리 장치

제1도는 종래 기술의 SRAM을 도시한 블럭도.

제2도는 제1도의 메모리 셀에 대한 회로도.

제3도는 제1도의 감지 증폭기에 대한 회로도.

제4도는 제1도의 SRAM의 동작을 도시하는 부분 회로도.

제5도는 또다른 종래 기술의 SRAM을 설명하는 블럭 회로도.

제6도는 제5도의 SRMA의 동작을 도시한 부분 회로도.

제7도는 본 발명에 따른 제1실시예의 SRAM을 설명하는 블럭 회로도.

제8도는 제7도의 SRAM의 동작을 도시하는 부분 회로도.

제9도는 제7도의 SRAM의 동작을 도시한 그래프도.

제10도는 본 발명에 따른 제2실시예의 SRAM을 설명하는 블럭 회로도.

제11도는 제10도의 SRAM의 변형예를 도시한 블록 회로도.

제12도는 본 발명에 따른 제3실시예의 SRAM을 설명하는 블럭 회로도.

제13도는 제7도, 10도 및 12도의 SRAM의 변형예를 도시한 회로도.

제14도는 제13도의 감지 증폭기의 회로도.

＊도면의 주요부분에 대한 부호의 설명＊

SA : 감지 증폭기

Rb : 실효 저항

[발명의 배경]

[발명의 분야]

본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는 개선된 판독 동작 마진 및 속도를 갖는 정적 랜덤 액세스 메모리(SRAM)에 관한 것이다.

[관련 기술의 설명]

전형적인 SRAM은 다수의 워드 라인, 다수의 비트 라인쌍, 상기 워드 라인과 비트 라인쌍 사이의 교차부에 접속된 다수의 정적 메모리 셀 및, 선택된 비트 라인쌍간의 전위 차를 감지하는 최소한 한개의 감지 증폭기로 구성된다. 또한, 한개의 저항성 부하가 각각의 비트 라인에 접속되어 그 선택된 비트 라인쌍간의 상기 전위차를 발생한다. 즉, 한개의 워드 라인이 선택될때, 저항성 부하로부터 그 선택된 워드 라인에 접속된 메모리 셀로 전류가 흘러서 그 각각의 비트 라인쌍간의 전위차를 발생한다. 이 경우, 메모리 셀로부터 발생된 비트 라인쌍에서의 전위는 대응하는 비트 라인을 통해 감지 증폭기에 전달된다. 동시에, 비트 라인쌍들 중의 한 쌍이 선택되면, 한개의 메모리 셀이 선택되어 한개의 선택된 메모리 셀에 대한 판독 동작을 완료한다. 이와 같이, 저항성 부하로부터 전류가 비트 라인을 통해 메모리 셀로 흐르기 때문에, 판독 동작은 비트 라인의 저항 성분에 달려있다.

그러나, 종래기술의 SRAM에 있어서, 행(row)의 저항성 부하는 감지 증폭기로부터 멀리 떨어진 비트 라인 위치에 접속된다. 결과적으로, 선택된 메모리가 저항성 부하로부터 멀리 떨어진 있을 때, 즉, 감지 증폭기에 인접하여 있을때, 저항성 부하와 선택된 메모리 셀간의 긴 비트 라인 길이로 인하여 큰 전위 감소가 비트 라인에서 발생된다. 결과적으로, 그 선택된 메모리 장치에 접속된 비트 라인쌍들간의 전위차는 꽤 큰 편이며, 이로써 판독 동작 마진(margin)을 저하시키다. 또한, 이 큰 전위차는 판독 동작 속도를 감소시킨다. 상기는 상세히 후술될 것이다.

또한, 또다른 종래 기술의 SRAM에 있어서, 행의 저항성 부하는 감지 증폭기에 인접한 비트 라인상의 위치에 접속된다. 결과적으로, 선택된 메모리가 그 저항성 부하로부터 멀리 떨어져 있을때, 즉, 감지 증폭기로부터 멀리 떨어져 있을때, 판독 동작의 속도는 각각의 부하와 선택된 메모리 셀간의 긴 비트 라인 길이로 인하여 매우 낮다. 이는 상세히 후술될 것이다.

특히, 최근에 SRAM의 집적화의 진보함에 있어서, 비트 라인의 길이는 증가하는 반면에, 비트 라인의 폭은 감소되고 있다. 이것은 또한 판독 동작 속도를 감소시키고 판독 동작 마진을 저하시킨다.

[발명의 개요]

본 발명은 개선된 판독 동작 속도 및 마진을 갖는 SRAM을 제공하는 것을 목적으로 한다.

본 발명에 따라, 다수의 워드 라인, 다수의 비트 라인쌍, 상기 워드 라인과 비트 라인쌍 사이의 교차부에서의 다수의 정적 메모리 셀 및 선택된 비트 라인쌍 사이의 전위차를 감지하는 최소한 한개의 감지 증폭기를 포함하는 반도체 메모리 장치에 있어서, 각각의 부하는 각각의 비트 라인의 중앙 위치에 접속된다. 이리하여, 각각의 부하와 선택된 메모리 셀간의 최대 비트 라인 길이는 감소되므로, 비트 라인의 저항 성분에 의한 전위 감소는 저하되어 선택된 비트 라인쌍 간의 전위차는 너무 크지 않다.

본 발명은 첨부도면을 참조하여 종래 기술과 비교 설명함으로써 더욱 분명히 이해될 것이다.

[양호한 실시예에 대한 설명]

양호한 실시예를 설명하기에 앞서, 제1도 내지 6도를 참조하여 종래 기술의 SRAM을 설명할 것이다.

제1도에 있어서, 워드 라인(WL₀, WL₁,..., WL_n-1)과 비트 라인쌍(BL₀, _0;BL1, _1,..., BL_n-1, _n-1)간의 교차부에 제공된 플립플롭형 정적 메모리 셀(Co₀, Co₁,..., C_n-1,_n-1)인 종래 기술의 SRAM이 도시되어 있다. 각각의 비트 라인(BL₀, _0;..., BL_n-1, _n-1)의 한 측상에는 전원 공급단자 Vcc에 접속된 저항성 부하(QL0, _{L0 L n-1 L n-1 0 0; n-1 n-1 1 1 n-1 1 n-1 1 2 n-1 1 n-1 0 0; n-1 n-1}

감지 증폭기(So, S₁,..., S_n-1)는 데이타 버이스(DB,)를 통해 저항(R₁, R₂), 출력 데이타 신호(D_OUT)를 발생하는 출력 버퍼(OB), 및 입력 데이타 신호(D_IN)를 수신하는 기록 증폭기(WA)에 접속된다.

제2도에 도시되어 있듯이, 각각의 메모리 셀 Cij(j, j=0, 1,...,n-1)은 두개의 저항(R₃, R₄) 및 플립플롭으로서 기여하는 교차 결합된 N 채널 MOS 트랜지스터(Q₁, Q₂)와, 전송 게이트로서 기여하는 N 채널 MOS 트랜지스터(Q₃, Q₄)로 형성된다. 플립플롭의 상태는 절점(N₁, N₂)에서의 전위에 의해 정의된다. N 채널 MOS 트랜지스터 Q₃(Q₄)는 비트 라인 BL_j( _{j 1 2 i 3 4}

예를 들어, 절점(N₁, N₂)에서의 전위가 각각 로우, 하이라고 가정하면, 트랜지스터(Q₁, Q₂)는 각각 턴온, 턴오프된다. 이 상태에서, 행 선택 신호 Xi가 하이인 메모리 셀(C_ij)에 대해 판독 동작 모드동안, 비트 라인 BL_j및 _j에서의 전위는 각각 로우 및 하이가 된다. 이 경우, 비트 라인 BL_j에서의 전위 V₁(제4도 참조)는 다음과 같다.

V₁=V_CC·(R(Q₁)+R(Q₃))/(RL+R(Q₁)+R(Q₃))...(1)

여기서, RL은 저항성 부하(Q_Lj)의 저항 성분이며,

R(Q₁)은 트랜지스터 Q₁의 저항 성분이며,

R(Q₃)은 트랜지스터 Q₃의 저항 성분이며,

이에 비해, 비트 라인 _j에서의 전위 V₂는 V_cc이다(제4도 참조). 그러므로, 이 경우, 전압차V(제4도 참조)는 아래와 같으며 감지 증폭기 Sj에 공급된다.

V=V₂-V₁

=V_CCRL/(RL+R(Q₁)+R(Q₃))...(2)

또한, 제3도에 도시되어 있듯이, 감지 증폭기 S_j(j=0, 1,..,n-1)는 데이타 버스에 접속된 N 채널MOS 트랜지스터 Q₅, 데이타 버스 DB에 접속된 N 채널 MOS 트랜지스터 Q₆, 및 MOS 트랜지스터(Q₅, Q₆)에 접속된 N 채널 MOS 트랜지스터 Q₇에 의해 형성된다. 트랜지스터 Q₅, Q₆는 비트 라인 BL_j, _j에서의 전위에 의해 각각 제어되며, 트랜지스터 Q₇은 열 선택 신호 Y_j에 의해 제어된다. 결과적으로, 비트 라인 BL_j에서의 전위가 비트 라인 _j에서의 전위 보다 하이일 때, 데이타 버스 DB의 전위는 데이타 버스의 전위 보다 높다.

그런데, 제1도의 SRAM에 있어서, 식(1)에 의해 정의된 저전위 비트 라인에서의 전위 V₁과 식(2)에 의해 정의된 전압차V는 선택된 메모리 셀의 위치에 달려있다.

즉, 제4도에 도시되어 있듯이, 저항성 부하(Q_L0, _L0)에 인접한 C_OO와 같은 메모리 셀이 선택될 때, 저항성 부하 Q_L0로부터 메모리 셀 C_OO로 전류 I_C1가 흐른다. 결과적으로, 비트 라인 BL_O에서의 전위 V₁는 식(1)에 의해 주어지며, 전압차V는 식(2)에 의해 주어진다. 그러나, 저항성 부하(Q_L0, _{L0 O n-1 O C2 L0 n-1}

결과적으로, 비트 라인 BL_O에서의 전위 V₁은 다음과 같다.

V₁=V_CC·(R(Q₁)+R(Q₃))/(RL+Rb+R(Q₁)+R(Q₃))...(3)

따라서, 전압차V는 아래와 같다.

V=V₂-V₁

=(RL+Rb)/(RL+Rb+R(Q₁)+R(Q₃))...(4)

이리하여, 감지 증폭기 S_O에 제공된 전위에서의 전압차V는 식(2)와 비교할 때 증가되며, 판독 동작 마진을 저하시킨다. 또한, 감지 증폭기 S_O에 공급된 상기 큰 전압차V는 판독 동작 속도를 감소시킨다.

제5도에 있어서, 또 다른 종래 기술의 SRAM을 도시하고 있으며, 저항성 부하(Q_L0, _L0, Q_L1, _L1,..., Q_L,_n-1, _L,_n-1)가 감지 증폭기(So, S₁,..., S_n-1)와 동일 측상에서 비트 라인(BL₀, ₀, BL₁, _1,..., BL_n-1, _n-1)에 접속된다.

이 경우, 제6도에 도시되어 있듯이, 저항성 부하(Q_L0, _{L0 O OO O C3 LO OO}

결과적으로, 비트 라인 BL_O에서의 전위 V₁는 다음과 같다.

V₁=V_CC·(Rb+R(Q₁)+R(Q₃))/(RL+Rb+R(Q₁)+R(Q₃))...(5)

따라서, 전압차V는 아래와 같다.

V=V₂-V₁

=RL/(RL+Rb+R(Q₁)+R(Q₃))...(6)

또한, 저항성 부하 Q_LO, _L0에 인접하고 감지 증폭기에도 인접한 C_n-1, o와, 같은 메모리 셀이 선택될 때, 저항성 부하 Q_L0로부터 메모리 셀 C_O,_n-1로 전류 I_C4가 흐른다. 결과적으로, 비트 라인 BL_O에서의 전위 V₁은 식(1)에 의해 주어지고 그 전압차V는 식(2)에 의해 주어진다.

이리하여, 감지 증폭기 S_O에 공급된 전위에서의 전압차V는 크게 증가하지는 않는다. 그러나, 감지 증폭기 S_O로 멀리 떨어진 C_OO와 같은 메모리 셀이 선택될 때, 비트 라인 BL_O상의 전류 I_C3에 의한 풀링 업(pulling up) 동작이 실효 저항 Rb로 인하여 지연되어, 판독 동작 속도를 저하시킨다.

제7도에서, 본 발명에 따른 제1실시예를 도시한 것으로, 저항성 부하는 비트 라인(BL₀, ₀, BL₁, ₁,..., BL_n-1, _n-1)의 중앙 위치에 접속된다.즉, 저항성 부하(Q_L0, _L0, Q_L1, _L1, Q_L,_n-1, _L,_n-1)는 워드 라인 WL_i와 워드 라인 WL_i+1 간에 위치된다. 예를 들어, SRAM이 16Mbit형이라면, n이 4096일 때, i는 2047과 같거나, 보다 바람직하게는 2047 보다 작은 값인 1500과 같다. 제8도에 도시되어 있듯이, 감지 증폭기 S_O로부터 멀리 떨어진 C_OO와 같은 메모리 셀이 선택될 때, 그 실효 저항이 Rb/2인 비트 라인 BL₀을 통해 전류 I_C5가 저항성 부하 Q_L0로부터 메모리 셀 C_OO로 흐른다. 결과적으로, 비트 라인 BL₀에서의 전위 V₁는 다음과 같다.

V₁=V_CC·(Rb/2+R(Q₁)+R(Q₃))/(RL+Rb/2+R(Q₁)+R(Q₃))...(7)

따라서, 전압차V는 아래와 같다.

V=V₂-V₁

=RL/(RL+Rb/2+R(Q₁)+R(Q₃))...(8)

결과적으로, 비트 라인 BL₀에서의 전위 V₁는 식(7)에 의해 주어지며 그 전압차V는 식(8)에 의해 주어진다. 또한, 감지 증폭기(S_O)에 인접한 C_O,_n-1와 같은 메모리 셀이 선택될 때, 저항성 부하 Q_L0로부터 메모리 셀 C_O,_n-1로 전류 I_C6가 흐른다. 이리하여, 감지 증폭기(S_O)에 공급된 전위에서의 전압차V는 크게 증가되지 않는다. 동시에, 감지 증폭기 S_O로부터 멀리 떨어져 있는 C_OO와 같은 메모리 셀이 선택될 때, 비트 라인 BL_O상의 전류 I_C3에 의한 풀링 업 동작은 실효 저항 Rb/2로 인해 크게 지연되지 않으며, 따라서, 판독 동작 속도를 개선시킨다.

제9도에 도시되어 있듯이, 16Mbit SRAM에서의 지연 시간(D)와, 비트 라인(BL₀, ₀, BL₁, ₁,..., BL_n-1, _n-1)에 따른 저항성 부하(Q_L0, _L0, Q_L1, _L1, ..., Q_L,_n-1, _L,_n-1)의 상대 위치사이의 관계를 도시한 것으로, 지연 시간(D)은 BL_O와 같은 비트 라인의 저항 Rb가 상당히 클때, 저항성 부하(Q_L0, _L0, Q_L1, _L1, ..., Q_L,_n-1, _L,_n-1)의 상대 위치에 두드러지게 종속된다.

또한, 제9도는 저항성 부하(Q_L0, _L0, Q_L1, _L1, ..., Q_L,_n-1, _L,_n-1)가 비트 라인(BL₀, ₀,BL₁, ₁,..., BL,_n-1,,_n-1)의 중앙 위치로부터 감지 증폭기(So, S₁,..., S_n-1)에 더욱 근접할때, 지연 시간(D)은 최소이다.

제10도에서, 본 발명에 따른 제2실시예를 도시한 것으로, 저항성 부하(Q_L0, _L0, Q_L1, _L1, ..., Q_L,_n-1, _L,_n-1)가 다수 행으로 제공되어 있다. 예를 들어, 한 행의 저항 부하(Q_L0, _L0, Q_L1, _L1, ..., Q_L,_n-1, _L,_n-1)는 4 워드 라인마다 제공된다. 이 경우, 제10도에 도시되어 있듯이, 행 디코더(1)는 워드 라인(WLo, WL₁,..., WL_n-1)중의 한 라인을 선택하기 위해 L 비트 행 어드레스 신호(A_R0, A_R1, ..., A_RL(n=2^L))를 수신하고 행 선택 신호(Xo, X₁,..., X_n-1)를 하이로 만들며, 블럭 디코더(2)는 부하 라인(Lo, L₁,..., L_n-1)중의 한 라인을 선택하기 위해, (L-2) 비트 행 어드레스 신호(A_R2, AR₃, ..., A_RL)를 수신하며 그 전위를 로우로 한다. 한편, 열 디코더(3)는 열 선택 신호(Yo, Y₁,..., Y_n-1)중의 한 신호를 선택하기 위해 L 비트 행 어드레스 신호(A_C0, A_C1, ..., A_CL(n=2^L))를 수신하며 그 전위를 하이로 한다.

제10도에서, 비트 라인(BL₀, ₀, BL₁, ₁,..., BL,_n-1,,_n-1)에 대해 고속의 프리챠지(precharging) 동작 또는 이퀄라이징 동작을 수행하기 위해, 두개 이상의 부하 라인(Lo, L₁,...)은 동시에 로우로 될 수 있다. 예를 들어, 제11도에 도시되어 있듯이, 제어 회로(4)는 기록 동작후에 판독 대기 상태에서 하이가 되는 제어 신호 ψ를 발생하기 위해 제공되며, 결과적으로, 제어 신호 ψ가 하이일때, 모든 로드 라인(Lo, L₁,...)은 로우가 되어 모든 비트 라인(BL₀, _{0 1 1 n-1} ,_n-1)을 풀업한다.

제12도에 있어서, 본 발명에 따른 제3실시예를 도시한 것으로, 한행의 저항성 부하(Q_L0, _L0, Q_L1, _L1, ..., Q_L,_n-1, _L,_n-1)는 워드 라인(WL₀, WL₁,..., WL_n-1)중의 한 라인에 대해 제공된다. 이 경우, 인버터(I₀, I₁,...)가 제10도의 블럭 디코더(2) 대신에 제공된다.

예를 들어, 워드 라인 WL₀이 선택되어 하이가 될때, 부하 라인 L₀은 선택되고 로우가 된다.

제10도 내지 제11도에서, 한 메모리 셀이 선택될때, 저항성 부하로부터 전류가 그 선택된 메모리 셀로 흐른다. 결과적으로 BL₀와 같은 비트 라인의 실효 저항은 감지 증폭기(S₀)에 공급된 전위차가 작고 일정할 수 있도록 영향을 주며, 판독 동작 마진을 개선시킨다. 이것은 판독 동작 속도를 증가시킨다.

상기 실시예들이 다수의 감지 증폭기가 각각 한 쌍의 비트라인에 대해 제공되는 SRAM에 적용될지라도, 본 발명은 제13도에 도시한 바와 같이 한개의 감지 증폭기가 비트 라인(BL₀, _{0 1 1 n-1} ,_n-1)에 대해 공통적으로 제공된 SRAM에 적용될 수 있다. 이 경우, P 채널 MOS 트랜지스터에 의해 형성된 전송 게이트(Q_T0, _{T0 T1 T1 T n-1 T n-1 0 0 1 1 n-1} ,_n-1)상에 제공되며, 열 선택 신호(Y₁, Y₂,..., Y_n-1)의 반전된 신호에 의해 각각 제어된다. 또한, 제13도의 감지 증폭기 SA는 제14도에 도시된 회로에 의해 구성된다.

또한, 본 발명은 m행 x n열 매트릭스 메모리 셀 어레이(mn)를 갖는 SRAM에 적용될 수 있다.

상기 설명된 대로, 본 발명에 따라, 감지 증폭기에 인가된 전위차는 비교적 작고 일정하므로, 판독 동작 마진이 개선될 수 있다. 동시에, 판독 동작 속도도 개선될 수 있다.

Claims (8)

1. 다수의 워드 라인(WLo, WL₁,..., WL_n-1)과,

   다수의 비트 라인쌍(BL₀, ₀,BL₁, ₁,..., BL,_n-1,,_n-1)과,

   상기 워드 라인중의 한 라인 및 상기 비트 라인쌍중의 한 라인쌍에 각각 접속된 다수의 정적 메모리 셀(C₀, C₁, ...)과,

   상기 비트 라인에 접속되어 상기 비트 라인쌍중의 한 쌍사이의 전위차를 감지하는 감지 증폭기 수단(S₀, S₁, ...) 및,

   상기 비트 라인의 중앙 위치에 각각 접속되고 전원 공급 수단(V_CC)에 접속된 다수의 저항성 부하(Q_L0, _L0,...)를 갖춘 반도체 메모리 장치.
2. 제1항에 있어서,

   상기 워드 라인에 접속되어 상기 워드 라인중의 한 라인을 선택하는 워드 라인 선택 수단(1) 및,

   상기 비트 라인쌍에 접속되어 상기 비트 라인쌍중의 한 라인쌍을 선택하는 비트 라인쌍 선택 수단(3)을 더 구비하며, 상기 감지 증폭기 수단은 상기 비트 라인쌍 선택 수단에 의해 선택된 상기 비트 라인쌍중의 한 라인쌍 사이의 전위차를 감지하는 반도체 메모리 장치.
3. 제1항에 있어서,

   상기 워드 라인에 접속되어 상기 워드 라인중의 한 라인을 선택하는 워드 라인 선택 수단(1)과,

   상기 비트 라인쌍에 접속되어 상기 비트 라인쌍중의 한 라인쌍을 선택하는 비트 라인쌍 선택 수단(3) 및,

   상기 저항성 부하에 접속되어 상기 저항성 부하중의 한 부하를 한개의 비트 라인에 대해 선택 및 턴 온하는 저항성 부하 선택 수단(2)을 더 구비하며, 상기 각각의 저항성 부하는 상기 비트 라인중의 여러 위치에 접속되는 반도체 메모리 장치.
4. 제3항에 있어서,

   상기 저항성 부하 선택 수단은 상기 워드 라인 선택 수단의 동작에 동기하여 한 비트 라인에 대해 상기 저항성 부하중의 한 부하를 선택 및 턴온하는 반도체 메모리 장치.
5. 제4항에 있어서,

   상기 저항성 부하 선택 수단은 상기 워드 라인 선택 수단에 의해 선택된 상기 워드 라인중의 한 라인에 인접한 비트 라인당 상기 저항성 부하중의 한 부하를 선택하는 반도체 메모리 장치.
6. 제3항에 있어서,

   상기 다수의 저항성 부하를 한 비트 라인당 기록 동작후의 판독 대기 모드에서 선택 및 턴온하는 제어 수단(4, 5-0, 5-1, ...)을 구비하는 반도체 메모리 장치.
7. 제1항에 있어서,

   상기 감지 증폭기 수단은 상기 비트 라인쌍중의 한 라인쌍에 각각 접속된 다수의 감지 증폭기(S₀, S₁, ...)를 구비하는 반도체 메모리 장치.
8. 제1항에 있어서,

   상기 감지 증폭기 수단은 상기 비트 라인쌍에 접속된 감지 증폭기(SA)를 구비하는 반도체 메모리 장치.