JP3082670B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にランダムアクセスメモリ（ＲＡＭ）としての半
導体記憶装置に関する。
し、特にランダムアクセスメモリ（ＲＡＭ）としての半
導体記憶装置に関する。
【０００１】
【従来の技術】従来図９、図１０に示すような半導体記
憶装置（ＲＡＭ）が提案されている。図１０はデータを
記憶するためのＲＡＭセルであり、インバータ１，２と
ＮＭＯＳトランジスタ３，４からなっている。ＮＭＯＳ
トランジスタ３のソースはインバータ１の入力、インバ
ータ２の出力に接続され、トランジスタ４のソースはイ
ンバータ２の入力、インバータ１の出力に接続され、Ｎ
ＭＯＳトランジスタ３，４のドレインは各々、ビット線
５、相補ビット線６に接続され、トランジスタ３，４の
ゲートはワード線７に接続している。
憶装置（ＲＡＭ）が提案されている。図１０はデータを
記憶するためのＲＡＭセルであり、インバータ１，２と
ＮＭＯＳトランジスタ３，４からなっている。ＮＭＯＳ
トランジスタ３のソースはインバータ１の入力、インバ
ータ２の出力に接続され、トランジスタ４のソースはイ
ンバータ２の入力、インバータ１の出力に接続され、Ｎ
ＭＯＳトランジスタ３，４のドレインは各々、ビット線
５、相補ビット線６に接続され、トランジスタ３，４の
ゲートはワード線７に接続している。
【０００２】図９に戻って、データリード／ライト時
は、各々のビット線、相補ビット線をプリチャージし、
プリチャージ終了後、行デコーダはアドレス信号にもと
づき１本のワード線１４を活性化させ、ビット線１５〜
１８および相補ビット線１９〜２０に活性化されたワー
ド線につながるメモリセルのデータを出力する。一対の
ビット線の値が列選択トランジスタを含む列選択スイッ
チを介してデータ線２３、相補データ線２４に読み出
し、データアンプで増幅して出力している。
は、各々のビット線、相補ビット線をプリチャージし、
プリチャージ終了後、行デコーダはアドレス信号にもと
づき１本のワード線１４を活性化させ、ビット線１５〜
１８および相補ビット線１９〜２０に活性化されたワー
ド線につながるメモリセルのデータを出力する。一対の
ビット線の値が列選択トランジスタを含む列選択スイッ
チを介してデータ線２３、相補データ線２４に読み出
し、データアンプで増幅して出力している。
【０００３】この従来の回路において、ＲＡＭセル１０
〜１３までの値がＬＯＷであるとすると、ビット線１５
〜１８はプリチャージレベルから、ＬＯＷレベルに変化
する。すなわち、接地線に対し、電流が流れる。相補ビ
ット線１９〜２２はプリチャージレベルのままであるた
め、消費電流は流れない。ここで、ビット線１５、相補
ビット線１９が選択されるとすると、その値は列選択ト
ランジスタによりデータ線２３、相補データ線２４に接
続されるが、非選択列のビット線１６〜１８、相補ビッ
ト線２０〜２２の値はどこからも参照されない。つま
り、これらのビット線の変化は本来必要のない動作であ
るにもかかわらず、これらのビット線から接地線へ流れ
る消費電流は冗長なものである。
〜１３までの値がＬＯＷであるとすると、ビット線１５
〜１８はプリチャージレベルから、ＬＯＷレベルに変化
する。すなわち、接地線に対し、電流が流れる。相補ビ
ット線１９〜２２はプリチャージレベルのままであるた
め、消費電流は流れない。ここで、ビット線１５、相補
ビット線１９が選択されるとすると、その値は列選択ト
ランジスタによりデータ線２３、相補データ線２４に接
続されるが、非選択列のビット線１６〜１８、相補ビッ
ト線２０〜２２の値はどこからも参照されない。つま
り、これらのビット線の変化は本来必要のない動作であ
るにもかかわらず、これらのビット線から接地線へ流れ
る消費電流は冗長なものである。
【０００４】そこで、特開平２−１２６９３号広報には
上記の列選択トランジスタで選択されないビット線の消
費電力を削減した半導体記憶装置が提案されている。た
だし、この半導体記憶装置はリードオンリメモリ（ＲＯ
Ｍ）であり、その構成を図１１に示す。
上記の列選択トランジスタで選択されないビット線の消
費電力を削減した半導体記憶装置が提案されている。た
だし、この半導体記憶装置はリードオンリメモリ（ＲＯ
Ｍ）であり、その構成を図１１に示す。
【０００５】図１１に示したメモリでは、ビット線２６
のプリチャージをデータ線２５のプリチャージ回路を用
いて列選択トランジスタ２７を介して行っている。した
がって、選択されないビット線のプリチャージは行わ
ず、この結果、選択されないビット線の消費電力を削減
している。
のプリチャージをデータ線２５のプリチャージ回路を用
いて列選択トランジスタ２７を介して行っている。した
がって、選択されないビット線のプリチャージは行わ
ず、この結果、選択されないビット線の消費電力を削減
している。
【０００６】
【発明が解決しようとする課題】ところが、上記の従来
技術をＳＲＡＭに適用すると、以下のような問題点が発
生する。
技術をＳＲＡＭに適用すると、以下のような問題点が発
生する。
【０００７】すなわち、通常ＲＡＭセルは相補な値を出
力するため、プリチャージしないビット線、相補ビット
線の電位がＬＯＷレベルであると、ビット線、相補ビッ
ト線のどちらか一方と電源線との間に充電電流が流れて
しまう。このため、目的とする消費電力削減の効果が相
殺されてしまう。
力するため、プリチャージしないビット線、相補ビット
線の電位がＬＯＷレベルであると、ビット線、相補ビッ
ト線のどちらか一方と電源線との間に充電電流が流れて
しまう。このため、目的とする消費電力削減の効果が相
殺されてしまう。
【０００８】また、列トランジスタで選択されないビッ
ト線、相補ビット線の電位はプリチャージされないた
め、電位が不定になる。ビット線、相補ビット線の電位
がＲＡＭセル内で保持している値と逆の値になる可能性
があり、この結果、ＲＡＭセルが保持する値を変化させ
てしまうことになる。
ト線、相補ビット線の電位はプリチャージされないた
め、電位が不定になる。ビット線、相補ビット線の電位
がＲＡＭセル内で保持している値と逆の値になる可能性
があり、この結果、ＲＡＭセルが保持する値を変化させ
てしまうことになる。
【０００９】さらにまた、列選択制御信号はメモリのア
ドレスの一部をデコードして作られるが、このデコード
のタイミングをプリチャージ期間に行うとすると、ビッ
ト線のプリチャージは列選択制御信号のデコード、列選
択トランジスタのスイッチングが完了してから行われる
ため、この時間の分だけプリチャージ期間が長くなる。
また、列選択制御信号のデコードをプリチャージ期間が
始まる以前に完了していれば、プリチャージ期間が長く
なることはないが、メモリのアドレスのプリチャージ期
間に対するセットアップ時間を長くする必要がある。こ
のため、どちらの方法を用いても、ＳＲＡＭの動作時間
（プリチャージ時間＋読出し時間）が長くなり動作周波
数が低下してしまう。
ドレスの一部をデコードして作られるが、このデコード
のタイミングをプリチャージ期間に行うとすると、ビッ
ト線のプリチャージは列選択制御信号のデコード、列選
択トランジスタのスイッチングが完了してから行われる
ため、この時間の分だけプリチャージ期間が長くなる。
また、列選択制御信号のデコードをプリチャージ期間が
始まる以前に完了していれば、プリチャージ期間が長く
なることはないが、メモリのアドレスのプリチャージ期
間に対するセットアップ時間を長くする必要がある。こ
のため、どちらの方法を用いても、ＳＲＡＭの動作時間
（プリチャージ時間＋読出し時間）が長くなり動作周波
数が低下してしまう。
【００１０】そこで、非選択な列の消費電力を低減する
方法として、各列ごとに列選択信号をビット線と同じ方
向に配置し、この信号と、ビット線とＲＡＭセルとの間
に追加したトランジスタにより、非選択な列のビット線
のディスチャージを防止する方法が考えられる。しかし
ながら、この方法では、新たな列選択制御線の配線をマ
トリックス状に配置されたＲＡＭセル間に設ける必要が
あり、また、各ＲＡＭセルとビット線間に新たなトラン
ジスタを設ける必要があることからレイアウト面積が増
大し、高集積化を図る上で問題がある。
方法として、各列ごとに列選択信号をビット線と同じ方
向に配置し、この信号と、ビット線とＲＡＭセルとの間
に追加したトランジスタにより、非選択な列のビット線
のディスチャージを防止する方法が考えられる。しかし
ながら、この方法では、新たな列選択制御線の配線をマ
トリックス状に配置されたＲＡＭセル間に設ける必要が
あり、また、各ＲＡＭセルとビット線間に新たなトラン
ジスタを設ける必要があることからレイアウト面積が増
大し、高集積化を図る上で問題がある。
【００１１】本発明の目的は、消費電力を低減した半導
体メモリを提供することにある。
体メモリを提供することにある。
【００１２】本発明の他の目的はプリチャージ時間を短
縮して高速化することにある。
縮して高速化することにある。
【００１３】本発明のさらに他の目的はＲＡＭセルのノ
イズマージンを広くすることにより、信頼性を高くする
ことにある。
イズマージンを広くすることにより、信頼性を高くする
ことにある。
【００１４】本発明のさらに他の目的はＲＡＭセルへの
書き込み時間を高速化し、このときの消費電力を削減す
ることにある。
書き込み時間を高速化し、このときの消費電力を削減す
ることにある。
【００１５】
【課題を解決するための手段】本発明によるメモリで
は、同一の列方向に配置されたメモリセルに共通に電流
線を設けるとともに各電流線と電源ラインとの間に電流
制限回路を設け、列選択信号により前記電流制限回路に
流れる電流値を可変にすることを特徴としている。
は、同一の列方向に配置されたメモリセルに共通に電流
線を設けるとともに各電流線と電源ラインとの間に電流
制限回路を設け、列選択信号により前記電流制限回路に
流れる電流値を可変にすることを特徴としている。
【００１６】好ましい実施形態では、行方向にとなりあ
ったビット線をビット線プリチャージの際に、前記ビッ
ト線同志をイコライズしている。
ったビット線をビット線プリチャージの際に、前記ビッ
ト線同志をイコライズしている。
【００１７】さらに好ましくは、データ書き込み時に、
列選択制御信号と書き込み制御信号により前記電流制限
回路に流れる電流を可変にしている。
列選択制御信号と書き込み制御信号により前記電流制限
回路に流れる電流を可変にしている。
【００１８】かかる構成によれば、非選択な列のディス
チャージ線と接地線との間の電流値が制限される。これ
により、非選択列のビット線のディスチャージによる消
費電力が低減される。また、非選択な列のＲＡＭセルの
ノイズマージンが広くなり、信頼性が向上する。
チャージ線と接地線との間の電流値が制限される。これ
により、非選択列のビット線のディスチャージによる消
費電力が低減される。また、非選択な列のＲＡＭセルの
ノイズマージンが広くなり、信頼性が向上する。
【００１９】また、隣接する行のビット線、相補ビット
線間をイコライズする。これにより、ビット線のプリチ
ャージ時間が高速化される。さらには、選択列のチャー
ジ線と電源線の間の電流値をＲＡＭセル書き込み時に制
限され、書き込み時間が高速化され書き込み時の消費電
力が低減される。
線間をイコライズする。これにより、ビット線のプリチ
ャージ時間が高速化される。さらには、選択列のチャー
ジ線と電源線の間の電流値をＲＡＭセル書き込み時に制
限され、書き込み時間が高速化され書き込み時の消費電
力が低減される。
【００２０】
【発明の実施の形態】次に、本発明の上記および他の目
的、特徴および利点を明確にすべく、本発明の実施の形
態について図面を参照して詳細に説明する。
的、特徴および利点を明確にすべく、本発明の実施の形
態について図面を参照して詳細に説明する。
【００２１】図１を参照すると、行選択デコーダ３０は
アドレス信号３１の一部をデコードし、ワード線群の中
から一つのワード線として例えばワード線３２をアクテ
ィブにする。一方、列選択デコーダ３３はアドレス信号
３１の他の一部をデコードし、一つの列選択信号として
例えば信号５０をアクティブにする。列選択回路３３−
１は列選択信号により、複数のビット線５９〜６２およ
び相補ビット線６３〜６６からそれぞれ一対のビットと
してのビット線対５９，６３を選択し、データ線３７お
よび相補データ線３８にそれぞれ接続する。センスアン
プ３９はデータ線３７および相補データ線３８の電位差
を検出し、データ出力信号４０を生成する。
アドレス信号３１の一部をデコードし、ワード線群の中
から一つのワード線として例えばワード線３２をアクテ
ィブにする。一方、列選択デコーダ３３はアドレス信号
３１の他の一部をデコードし、一つの列選択信号として
例えば信号５０をアクティブにする。列選択回路３３−
１は列選択信号により、複数のビット線５９〜６２およ
び相補ビット線６３〜６６からそれぞれ一対のビットと
してのビット線対５９，６３を選択し、データ線３７お
よび相補データ線３８にそれぞれ接続する。センスアン
プ３９はデータ線３７および相補データ線３８の電位差
を検出し、データ出力信号４０を生成する。
【００２２】マトリックス状に配置されたＲＡＭセル４
１は接続されたワード線がアクティブな時にその内部に
保持している相補な値をビット線、相補ビット線に出力
するが、本発明に従って、同一列のＲＡＭセルの基準ノ
ードはそれぞれディスチャージ線４２〜４５に接続され
ており、それぞれのディスチャージ線４２〜４５は電流
制限回路４６〜４９にそれぞれ接続される。電流制限回
路４６〜４９はそれぞれ列選択制御線５０〜５３に接続
され、選択されない列の電流制御回路はディスチャージ
線と接地線の間に流れる電流を小さくするように構成さ
れている。
１は接続されたワード線がアクティブな時にその内部に
保持している相補な値をビット線、相補ビット線に出力
するが、本発明に従って、同一列のＲＡＭセルの基準ノ
ードはそれぞれディスチャージ線４２〜４５に接続され
ており、それぞれのディスチャージ線４２〜４５は電流
制限回路４６〜４９にそれぞれ接続される。電流制限回
路４６〜４９はそれぞれ列選択制御線５０〜５３に接続
され、選択されない列の電流制御回路はディスチャージ
線と接地線の間に流れる電流を小さくするように構成さ
れている。
【００２３】プリチャージ回路５４〜５７はプリチャー
ジ信号５８によりビット線５９〜６２と相補ビット線６
３〜６６をプリチャージし、また、同一列内のビット線
と相補ビット線をイコライズする回路であり、そのため
に、図示のように構成されている。
ジ信号５８によりビット線５９〜６２と相補ビット線６
３〜６６をプリチャージし、また、同一列内のビット線
と相補ビット線をイコライズする回路であり、そのため
に、図示のように構成されている。
【００２４】図２は図１におけるＲＡＭセル回路の構成
例を示す回路である。ＰＭＯＳトランジスタ７０，７２
のソースは電源線に接続され、ＮＭＯＳトランジスタ７
１，７３のソースはディスチャージノード７６に接続さ
れる。トランジスタ７０と７１のドレイン、トランジス
タ７２と７３のゲート、およびトランジスタ７４のソー
スは相互に接続される。トランジスタ７２と７３のドレ
イン、トランジスタ７０と７１のゲート、およびトラン
ジスタ７５のソースは相互に接続される。トランジスタ
７４と７５のゲートはワード線６９に接続され、トラン
ジスタ７４のドレインはビット線に、トランジスタ７５
のドレインは相補ビット線にそれぞれ接続する。
例を示す回路である。ＰＭＯＳトランジスタ７０，７２
のソースは電源線に接続され、ＮＭＯＳトランジスタ７
１，７３のソースはディスチャージノード７６に接続さ
れる。トランジスタ７０と７１のドレイン、トランジス
タ７２と７３のゲート、およびトランジスタ７４のソー
スは相互に接続される。トランジスタ７２と７３のドレ
イン、トランジスタ７０と７１のゲート、およびトラン
ジスタ７５のソースは相互に接続される。トランジスタ
７４と７５のゲートはワード線６９に接続され、トラン
ジスタ７４のドレインはビット線に、トランジスタ７５
のドレインは相補ビット線にそれぞれ接続する。
【００２５】図３を参照すると、図１に示した電流制限
回路４６の構成例が示されている。他の回路４７〜４６
も同一構成である。本回路では、カレントミラー型負荷
回路により、列選択信号５０がＬＯＷの時、ＮＭＯＳト
ランジスタ９２は飽和領域にいるため、トランジスタ９
２のソース、ドレイン間は定電流が流れる。一方、列選
択信号５０がＨＩＧＨの時、トランジスタ９２は線形領
域にいるため、Ｖｄｓに応じた電流が流れる。換言すれ
ば、信号５０がＨＩＧＨのとき、トランジスタ９２は実
質的にスイッチとしてディスチャージ線４２を接地す
る。したがって、かくして、列選択信号５０がＬＯＷの
ときはトランジスタ９２にはカレントミラー回路として
の小さな電流が流れ、ＨＩＧＨのときは大きな電流を流
し得るようになる。
回路４６の構成例が示されている。他の回路４７〜４６
も同一構成である。本回路では、カレントミラー型負荷
回路により、列選択信号５０がＬＯＷの時、ＮＭＯＳト
ランジスタ９２は飽和領域にいるため、トランジスタ９
２のソース、ドレイン間は定電流が流れる。一方、列選
択信号５０がＨＩＧＨの時、トランジスタ９２は線形領
域にいるため、Ｖｄｓに応じた電流が流れる。換言すれ
ば、信号５０がＨＩＧＨのとき、トランジスタ９２は実
質的にスイッチとしてディスチャージ線４２を接地す
る。したがって、かくして、列選択信号５０がＬＯＷの
ときはトランジスタ９２にはカレントミラー回路として
の小さな電流が流れ、ＨＩＧＨのときは大きな電流を流
し得るようになる。
【００２６】次に図１の回路の動作につき、図４のタイ
ミングチャートも参照しながら説明する。
ミングチャートも参照しながら説明する。
【００２７】ＲＡＭセル４１には値“０”が記憶されて
いる状態であるとする。プリチャージ信号第１周期目は
ビット線５９を含む行が列選択信号５９により選択さ
れ、第２周期目は列選択信号５１によりビット線６０を
含む行が選択されるものとする。
いる状態であるとする。プリチャージ信号第１周期目は
ビット線５９を含む行が列選択信号５９により選択さ
れ、第２周期目は列選択信号５１によりビット線６０を
含む行が選択されるものとする。
【００２８】プリチャージ信号５８がＨＩＧＨになる
と、プリチャージ回路５４〜５８が動作し、ビット線５
９〜６２、相補ビット線６３〜６６がプリチャージレベ
ルまでプリチャージされる。このプリチャージ信号がＨ
ＩＧＨである期間に行選択デコード、列選択デコードが
終了し、列選択信号５０，５１が確定する。プリチャー
ジ信号５８がＬＯＷになると、プリチャージ動作が終了
しサンプリング期間が開始する。ワード線３２がアクテ
ィブになり、このワード線に接続された、ＲＡＭセル内
のトランジスタ７４，７５がＯＮになり、ビット線７７
のディスチャージが始まる。ビット線７７に蓄えられた
電荷は、トランジスタ７４，７１，９２を通り、接地線
にディスチャージされる。
と、プリチャージ回路５４〜５８が動作し、ビット線５
９〜６２、相補ビット線６３〜６６がプリチャージレベ
ルまでプリチャージされる。このプリチャージ信号がＨ
ＩＧＨである期間に行選択デコード、列選択デコードが
終了し、列選択信号５０，５１が確定する。プリチャー
ジ信号５８がＬＯＷになると、プリチャージ動作が終了
しサンプリング期間が開始する。ワード線３２がアクテ
ィブになり、このワード線に接続された、ＲＡＭセル内
のトランジスタ７４，７５がＯＮになり、ビット線７７
のディスチャージが始まる。ビット線７７に蓄えられた
電荷は、トランジスタ７４，７１，９２を通り、接地線
にディスチャージされる。
【００２９】ここで、ビット線５９を含む列が非選択で
あるプリチャージの第２周期時を考える。トランジスタ
９２に流れる電流が低く抑えられているため、ビット線
のディスチャージは列が選択されているときに比べ、ゆ
っくりと行われるため、プリチャージ、サンプリングが
ある一定周期以上で繰り返し行われる場合に、選択列の
ビット線６０はプリチャージの開始前にＬＯＷレベルに
遷移するが、非選択列のビット線５９は中間電位に遷移
し、完全にＬＯＷレベルに遷移しないのでビット線に蓄
えられていた電荷の一部しかディスチャージしない。こ
れにより、非選択列のビット線ディスチャージ電流を低
減することができる。
あるプリチャージの第２周期時を考える。トランジスタ
９２に流れる電流が低く抑えられているため、ビット線
のディスチャージは列が選択されているときに比べ、ゆ
っくりと行われるため、プリチャージ、サンプリングが
ある一定周期以上で繰り返し行われる場合に、選択列の
ビット線６０はプリチャージの開始前にＬＯＷレベルに
遷移するが、非選択列のビット線５９は中間電位に遷移
し、完全にＬＯＷレベルに遷移しないのでビット線に蓄
えられていた電荷の一部しかディスチャージしない。こ
れにより、非選択列のビット線ディスチャージ電流を低
減することができる。
【００３０】なお、電流制限回路４６〜４９の電流制限
値は値を小さく設定すれば、ディスチャージ電流の低減
の度合は大きくなるが、ノード８０の電位が（ビット線
７７の電位−トランジスタ７４のしきい値電圧）により
近づく。ＲＡＭセルが値“ＬＯＷ”を保持している時、
ノード８０の電圧が、トランジスタ７２，７３，９２で
構成されるインバータのスイッチング電圧を上回ると、
このインバータの出力ノード８１の値が反転し、ＲＡＭ
セルの値を破壊してしまう。しかし、前記インバータの
スイッチング電圧はインバータ内のＰＭＯＳ，ＮＭＯＳ
に流れる電流が等しくなった場合であるから、トランジ
スタ９２の電流を制限した場合、前記トランジスタのス
イッチング電圧は上昇する。また、ノード７６の電位は
接地線と、同一でないため、トランジスタ７３のソース
−基盤間の電圧が正の値になるため、ＭＯＳトランジス
タの基板効果により、トランジスタ７３のしきい値電圧
が上昇する。これにより、さらに、前記インバータのス
イッチング電圧が上昇する。これにより、電流制限回路
の電流制限値を小さく設定した場合、ＲＡＭセルのノイ
ズマージン（前記インバータのスイッチング電圧とノー
ド８０の電位差）を広くとることができ、ＲＡＭセルの
値の破壊を防ぐことができ、信頼性を高めることができ
る。
値は値を小さく設定すれば、ディスチャージ電流の低減
の度合は大きくなるが、ノード８０の電位が（ビット線
７７の電位−トランジスタ７４のしきい値電圧）により
近づく。ＲＡＭセルが値“ＬＯＷ”を保持している時、
ノード８０の電圧が、トランジスタ７２，７３，９２で
構成されるインバータのスイッチング電圧を上回ると、
このインバータの出力ノード８１の値が反転し、ＲＡＭ
セルの値を破壊してしまう。しかし、前記インバータの
スイッチング電圧はインバータ内のＰＭＯＳ，ＮＭＯＳ
に流れる電流が等しくなった場合であるから、トランジ
スタ９２の電流を制限した場合、前記トランジスタのス
イッチング電圧は上昇する。また、ノード７６の電位は
接地線と、同一でないため、トランジスタ７３のソース
−基盤間の電圧が正の値になるため、ＭＯＳトランジス
タの基板効果により、トランジスタ７３のしきい値電圧
が上昇する。これにより、さらに、前記インバータのス
イッチング電圧が上昇する。これにより、電流制限回路
の電流制限値を小さく設定した場合、ＲＡＭセルのノイ
ズマージン（前記インバータのスイッチング電圧とノー
ド８０の電位差）を広くとることができ、ＲＡＭセルの
値の破壊を防ぐことができ、信頼性を高めることができ
る。
【００３１】また、本記憶装置では、接地配線をディス
チャージ配線に置き換えることで実現できるため、面積
増加がなく、高集積な記憶装置が実現できる。
チャージ配線に置き換えることで実現できるため、面積
増加がなく、高集積な記憶装置が実現できる。
【００３２】本発明の第一の実施の形態において、サン
プリング期間に、選択列のビット線、相補ビット線は片
一方がプリチャージレベル、もう片方がＬＯＷレベルに
遷移し、また、非選択列のビット線、相補ビット線は片
一方はプリチャージレベル、もう片方は中間電位に遷移
するため、非選択列のプリチャージ、イコライズに比
べ、選択列のプリチャージ、イコライズはビット線と相
補ビット線の電位差が大きいため、プリチャージ、イコ
ライズに、より長い時間を要する。
プリング期間に、選択列のビット線、相補ビット線は片
一方がプリチャージレベル、もう片方がＬＯＷレベルに
遷移し、また、非選択列のビット線、相補ビット線は片
一方はプリチャージレベル、もう片方は中間電位に遷移
するため、非選択列のプリチャージ、イコライズに比
べ、選択列のプリチャージ、イコライズはビット線と相
補ビット線の電位差が大きいため、プリチャージ、イコ
ライズに、より長い時間を要する。
【００３３】この点をも解決したＳＲＡＭを本発明の第
二の実施の形態として図５を参照して詳細に説明する。
二の実施の形態として図５を参照して詳細に説明する。
【００３４】ビット線５９〜６２、相補ビット線６３〜
６６はプリチャージ、イコライズ回路により、プリチャ
ージ、かつ同一列内でイコライズされる。トランジスタ
１００〜１０２のソース、ドレインは隣り合う列のビッ
ト線、相補ビット線に接続される。トランジスタ１００
〜１０２のゲートはプリチャージ信号５８に接続され
る。トランジスタ１００〜１０２はプリチャージ期間中
に隣り合う列のビット線、相補ビット線をイコライズす
るため、ビット線、５９〜６２、相補ビット線６３〜６
６はすべてトランジスタで接続、イコライズされること
になり、選択列のイコライズと非選択列のイコライズが
同時間で行えるようになり、かつ、選択列のイコライズ
をより短時間で行うことが可能になる。
６６はプリチャージ、イコライズ回路により、プリチャ
ージ、かつ同一列内でイコライズされる。トランジスタ
１００〜１０２のソース、ドレインは隣り合う列のビッ
ト線、相補ビット線に接続される。トランジスタ１００
〜１０２のゲートはプリチャージ信号５８に接続され
る。トランジスタ１００〜１０２はプリチャージ期間中
に隣り合う列のビット線、相補ビット線をイコライズす
るため、ビット線、５９〜６２、相補ビット線６３〜６
６はすべてトランジスタで接続、イコライズされること
になり、選択列のイコライズと非選択列のイコライズが
同時間で行えるようになり、かつ、選択列のイコライズ
をより短時間で行うことが可能になる。
【００３５】本発明の第三の実施の形態を図６、図７、
図８を参照して詳細に説明する。
図８を参照して詳細に説明する。
【００３６】図７を参照すると、ＲＡＭセルのＰＭＯＳ
トランジスタ１１０，１１２のソースノードはチャージ
線に接続される。図６を参照すると、各ＲＡＭセルのソ
ースノードは列ごとに共通なチャージ線１３０〜１３３
に接続され、電流制限回路１３４〜１３７に接続され
る。書き込み制御信号１３８は電流制限回路１３４〜１
３７に接続される。
トランジスタ１１０，１１２のソースノードはチャージ
線に接続される。図６を参照すると、各ＲＡＭセルのソ
ースノードは列ごとに共通なチャージ線１３０〜１３３
に接続され、電流制限回路１３４〜１３７に接続され
る。書き込み制御信号１３８は電流制限回路１３４〜１
３７に接続される。
【００３７】電流制限回路の実施の形態を図８に示す。
トランジスタ１５０のゲートは接地線に接続され、常に
ＯＮになっている。トランジスタ１５１はトランジスタ
１５０と並列に接続され、そのゲートは書き込み制御信
号１５２と列選択信号１５３のＡＮＤ信号が入力され
る。書き込み制御信号１５２と列選択信号１５３がアク
ティブであるとき、トランジスタ１５１はＯＦＦにな
り、チャージ線に流れる電流はトランジスタ１５１がＯ
Ｎの時にくらべ減少する。
トランジスタ１５０のゲートは接地線に接続され、常に
ＯＮになっている。トランジスタ１５１はトランジスタ
１５０と並列に接続され、そのゲートは書き込み制御信
号１５２と列選択信号１５３のＡＮＤ信号が入力され
る。書き込み制御信号１５２と列選択信号１５３がアク
ティブであるとき、トランジスタ１５１はＯＦＦにな
り、チャージ線に流れる電流はトランジスタ１５１がＯ
Ｎの時にくらべ減少する。
【００３８】書き込み制御信号、列選択制御信号がアク
ティブであるとき、選択された列のＲＡＭセルはプリチ
ャージ動作のあと、書き込み動作を行う。このとき、選
択された列のＲＡＭセルはそのチャージ線から電源線に
流れる電流が非選択列にくらべ、少なく制限されている
ため、ＲＡＭセル内のインバータのスイッチング電圧が
下降し、かつ、ＲＡＭセルのＰＭＯＳトランジスタの利
得係数が小さくなる。ＲＡＭセルが値“０”を保持する
時に、“１”を書き込みを行う時、ビット線１１７はＨ
ＩＧＨレベルを、相補ビット線１１８はＬＯＷレベルを
ライトドライバ２００によりドライブされる。この時、
トランジスタ１５０，１１２，１１３で構成されるイン
バータのスイッチング電圧が低くなっているため、ノー
ド１２０のわずかな電圧上昇で前記インバータが反転す
る。また、前記インバータのＰＭＯＳトランジスタの利
得係数が小さいため、ノード１２１が高速にＬＯＷレベ
ルに遷移し、また、ノード１２１に流れる電流も低減さ
れる。
ティブであるとき、選択された列のＲＡＭセルはプリチ
ャージ動作のあと、書き込み動作を行う。このとき、選
択された列のＲＡＭセルはそのチャージ線から電源線に
流れる電流が非選択列にくらべ、少なく制限されている
ため、ＲＡＭセル内のインバータのスイッチング電圧が
下降し、かつ、ＲＡＭセルのＰＭＯＳトランジスタの利
得係数が小さくなる。ＲＡＭセルが値“０”を保持する
時に、“１”を書き込みを行う時、ビット線１１７はＨ
ＩＧＨレベルを、相補ビット線１１８はＬＯＷレベルを
ライトドライバ２００によりドライブされる。この時、
トランジスタ１５０，１１２，１１３で構成されるイン
バータのスイッチング電圧が低くなっているため、ノー
ド１２０のわずかな電圧上昇で前記インバータが反転す
る。また、前記インバータのＰＭＯＳトランジスタの利
得係数が小さいため、ノード１２１が高速にＬＯＷレベ
ルに遷移し、また、ノード１２１に流れる電流も低減さ
れる。
【００３９】これらのことにより、ＲＡＭセルへの書き
込み時間が短縮され、かつ、消費電流が削減される。ま
た、本記憶装置では、電源配線をチャージ配線に置き換
えることで実現できるため、面積増加がなく、高集積な
記憶装置が実現できる。
込み時間が短縮され、かつ、消費電流が削減される。ま
た、本記憶装置では、電源配線をチャージ配線に置き換
えることで実現できるため、面積増加がなく、高集積な
記憶装置が実現できる。
【００４０】
【発明の効果】以上のとおり、本発明によれば、まず消
費電力が低減できることである。このため、長い時間提
携用のシステムなど、乾電池をつかったシステムに使用
する場合、長時間使用できる。その理由は、非選択列の
ビット線、相補ビット線のディスチャージ電流を低減す
るからである。
費電力が低減できることである。このため、長い時間提
携用のシステムなど、乾電池をつかったシステムに使用
する場合、長時間使用できる。その理由は、非選択列の
ビット線、相補ビット線のディスチャージ電流を低減す
るからである。
【００４１】第２の効果は動作周波数が高くなることで
ある。このため、高速なシステムに使用できる。その理
由は、となりあうビット線、相補ビット線をイコライズ
することで、プリチャージ時間を短縮するからである。
ある。このため、高速なシステムに使用できる。その理
由は、となりあうビット線、相補ビット線をイコライズ
することで、プリチャージ時間を短縮するからである。
【００４２】第３の効果は半導体記憶装置への書き込み
が高速化されることである。このため高速なシステムに
使用できる。その理由は、ＲＡＭセルと電源線との間の
電流値を制限することで、スイッチング電圧が下降する
からである。
が高速化されることである。このため高速なシステムに
使用できる。その理由は、ＲＡＭセルと電源線との間の
電流値を制限することで、スイッチング電圧が下降する
からである。
【００４３】第４の効果は導体記憶装置への書き込み時
の消費電力が低減できることである。このため、低消費
電力なシステムに使用できる。その理由は、ＲＡＭセル
と、電源線間にながれる電流値を制限するからである。
の消費電力が低減できることである。このため、低消費
電力なシステムに使用できる。その理由は、ＲＡＭセル
と、電源線間にながれる電流値を制限するからである。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１に含まれるＲＡＭセルの回路図である。
【図３】図１に含まれる電流制限回路の回路図である。
【図４】図１の動作を説明するタイミングチャートであ
る。
る。
【図５】本発明の第２の実施例を示すブロック図であ
る。
る。
【図６】本発明の第３の実施例を示すブロック図であ
る。
る。
【図７】図６に含まれるＲＡＭセルの回路図である。
【図８】図６に含まれる電流制限回路の回路図である。
【図９】従来技術による半導体記憶装置の例を示すブロ
ック図である。
ック図である。
【図１０】図９に含まれるＲＡＭセルの回路図である。
【図１１】従来技術による公知例のブロック図である。
４２〜４５ ディスチャージ線 ４６〜４９ 電流制限回路 ７６ ディスチャージ線 ９１ ディスチャージ線 １１６ チャージ線 １３０〜１３３ チャージ線 １３４〜１３７ 電流制限回路 １５２ 書き込み制御信号 １５３ 列選択制御信号
Claims (6)
- 【請求項１】 複数のビット線対、複数のワード線およ
びそれぞれが対応するビット線対およびワード線に接続
された複数のメモリセルを有するメモリセルアレイと、
列選択信号に応答して一つのビット線対を選択して一対
のデータ線に接続する列選択回路とを備え、前記メモリ
セルアレイ内の同一の列方向に配置された各メモリセル
に共通に接続された電流線を設けるとともに、各電流線
と電源ラインとの間に電流制限回路を設け、前記列選択
信号により前記電流制限回路に流れる電流値を可変にし
た半導体記憶装置において、前記電流制限回路はカレン
トミラー回路を有し、前記電流制限回路に流れる電流で
ある前記カレントミラー回路の出力電流が前記列選択信
号の論理状態に応じて変化することを特徴とする半導体
記憶装置。 - 【請求項２】 複数のビット線対、複数のワード線およ
びそれぞれが対応するビット線対およびワード線に接続
された複数のメモリセルを有するメモリセルアレイと、
列選択信号に応答して一つのビット線対を選択して一対
のデータ線に接続する列選択回路とを備え、前記メモリ
セルアレイ内の同一の列方向に配置された各メモリセル
に共通に接続された電流線を設けるとともに、各電流線
と電源ラインとの間に電流制限回路を設け、前記列選択
信号により前記電流制限回路に流れる電流値を可変にし
た半導体記憶装置において、前記ビット線対をプリチャ
ージする際に、隣り合ったビット線対間もイコライズす
ることを特徴とする半導体記憶装置。 - 【請求項３】 マトリクス状に配置された複数のメモリ
セルと、列選択信号に応答して選択されたメモリセルに
データを書き込むライトドライバとを有する半導体記憶
装置において、同一の列方向に配置された各メモリセル
に共通に電流線を設けるとともに各電流線と電源ライン
との間に電流制限回路を設け、前記ライトドライバによ
るデータ書込み時に前記列選択制御信号を用いて、前記
電流制限回路に流れる電流を可変にし、選択された列の
電源線に流れる電流を非選択の電源線に流れる電流より
少なく制限することを特徴とする半導体記憶装置。 - 【請求項４】 マトリクス状に配置された複数のメモリ
セルと、列選択信号に応答して選択されたメモリセルに
データを書き込むライトドライバとを有する半 導体記憶
装置において、同一の列方向に配置された各メモリセル
に共通に電流線を設けるとともに各電流線と電源ライン
との間に電流制限回路を設け、前記ライトドライバによ
るデータ書込み時に前記列選択制御信号を用いて、前記
電流制限回路に流れる電流を可変にする半導体記憶装置
であって、前記電流制限回路は、前記ライトドライバに
よるデータ書き込み時に、当該電流制限回路に流れる電
流をデータ書き込み時以外のときより少なくすることを
特徴とする半導体記憶装置。 - 【請求項５】 一方の入力および出力ノードが他方の出
力および入力ノードにそれぞれ接続され、両方の電源ノ
ードが共通に接続された第１および第２のインバータ
と、前記電源ノードと電源ラインとの間に設けられると
ともに制御信号を受け、前記制御信号が第１の論理状態
のときは第１の電流を流し、第２の論理状態のときは前
記第１の電流よりも大きな第２の電流を流す電流源とを
備えた半導体記憶装置において、前記電流源は、カレン
トミラー回路を有し、このカレントミラー回路の出力電
流が前記制御信号の論理状態に応じて変化されることを
特徴とする半導体記憶装置。 - 【請求項６】 一方の入力および出力ノードが他方の出
力および入力ノードにそれぞれ接続され、両方の電源ノ
ードが共通に接続された第１および第２のインバータ
と、前記電源ノードと電源ラインとの間に設けられると
ともに制御信号を受け、前記制御信号が第１の論理状態
のときは第１の電流を流し、第２の論理状態のときは前
記第１の電流よりも大きな第２の電流を流する電流源と
を備えた半導体記憶装置において、前記電流源はＭＯＳ
トランジスタで形成され、このＭＯＳトランジスタが、
前記制御信号によって前記第１の論理状態のときは定電
流を流し、前記制御信号が前記第２の論理状態のときは
ソース・ドレイン電圧に応じた電流を流すように制御さ
れることを特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08163408A JP3082670B2 (ja) | 1996-06-24 | 1996-06-24 | 半導体記憶装置 |
| US08/881,303 US5808950A (en) | 1996-06-24 | 1997-06-24 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08163408A JP3082670B2 (ja) | 1996-06-24 | 1996-06-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1011968A JPH1011968A (ja) | 1998-01-16 |
| JP3082670B2 true JP3082670B2 (ja) | 2000-08-28 |
Family
ID=15773332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08163408A Expired - Fee Related JP3082670B2 (ja) | 1996-06-24 | 1996-06-24 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5808950A (ja) |
| JP (1) | JP3082670B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5999469A (en) * | 1998-03-04 | 1999-12-07 | Lsi Logic Corporation | Sense time reduction using midlevel precharge |
| JP2002170388A (ja) * | 2000-11-30 | 2002-06-14 | Mitsubishi Electric Corp | スタティック型半導体記憶装置 |
| US6934213B2 (en) * | 2003-06-11 | 2005-08-23 | Artisan Components, Inc. | Method and apparatus for reducing write power consumption in random access memories |
| DE102004010243A1 (de) * | 2004-03-03 | 2005-05-19 | Infineon Technologies Ag | Statische Speicherzelle mit einem PMC-Widerstandsbauelement |
| JP2006134484A (ja) * | 2004-11-05 | 2006-05-25 | Nec Micro Systems Ltd | 半導体記憶装置 |
| JP2007066392A (ja) * | 2005-08-30 | 2007-03-15 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| KR100927397B1 (ko) * | 2007-06-08 | 2009-11-19 | 주식회사 하이닉스반도체 | 반도체 메모리장치 및 그 리드/라이트 방법 |
| JP5184237B2 (ja) * | 2008-07-17 | 2013-04-17 | 日本電信電話株式会社 | 判定回路及び判定方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4758994A (en) * | 1986-01-17 | 1988-07-19 | Texas Instruments Incorporated | On chip voltage regulator for common collector matrix programmable memory array |
| JPH0212693A (ja) * | 1988-06-30 | 1990-01-17 | Fujitsu Ltd | 半導体記憶装置 |
-
1996
- 1996-06-24 JP JP08163408A patent/JP3082670B2/ja not_active Expired - Fee Related
-
1997
- 1997-06-24 US US08/881,303 patent/US5808950A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1011968A (ja) | 1998-01-16 |
| US5808950A (en) | 1998-09-15 |
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