JP2002074950A

JP2002074950A - 半導体集積回路

Info

Publication number: JP2002074950A
Application number: JP2000259108A
Authority: JP
Inventors: Yoshihiro Kono; 良洋河野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-08-29
Filing date: 2000-08-29
Publication date: 2002-03-15
Also published as: US20020024876A1; US6538955B2

Abstract

(57)【要約】【課題】昇圧電圧を用いる半導体集積回路において、ホ
ットキャリア対策用のトランジスタを設けた場合でも回
路レイアウトがそれ程大きくならず、かつ消費電力もそ
れ程増大しないようにする。【解決手段】昇圧電圧ＶＰＰがソースに印加されるＰチ
ャネルトランジスタＰ２、Ｐ３、Ｐ４それぞれと、ドレ
インが上記各ＰチャネルトランジスタＰ２、Ｐ３、Ｐ４
のドレインに接続されたＮチャネルトランジスタＮ４、
Ｎ５、Ｎ６それぞれとからなるプリドライバ回路１１、
１２及びワード線ドライバ回路１４において、Ｎチャネ
ルトランジスタＮ４、Ｎ５、Ｎ６のソースを共通に接続
し、このソース共通接続ノードｎ４と接地電圧ＶＳＳが
印加されるノードとの間に電圧緩和用のＮチャネルトラ
ンジスタＮ７を接続する。このＮチャネルトランジスタ
Ｎ７のゲートには昇圧電圧ＶＰＰを印加する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、昇圧電圧を用い
る半導体集積回路に係り、特にこの昇圧電圧が印加され
る素子のホットキャリア耐性を向上させるようにした半
導体集積回路に関する。

【０００２】

【従来の技術】最近、半導体集積回路の一種であるＤＲ
ＡＭ（ダイナミック・ランダム・アクセス・メモリ）で
は、ワード線の高レベル側の電圧を内部電源電圧よりも
高い昇圧電圧まで持ち上げることにより、データの読み
出し、書き込み動作の高速化を図ることが行われてい
る。ワード線の高レベル側の電圧を内部電源電圧よりも
高い昇圧電圧とすることにより、メモリセルの選択時に
ワード線に接続されている選択トランジスタのゲートに
高い電圧が加わり、この選択トランジスタの導通抵抗が
低くなり、内部電源電圧を選択トランジスタのゲートに
加える場合に比較して、より大きな読み出し電流または
書き込み電流が選択トランジスタに流れ、これによって
データの読み出し、書き込み動作の高速化が達成され
る。

【０００３】しかし、内部電源電圧よりも高い昇圧電圧
を用いることにより、ＤＲＡＭが形成されている半導体
基板に流れる基板電流が増え、これによってホットキャ
リアの増大が引き起こされ、閾値電圧の増大やコンダク
タンスの減少というトランジスタの劣化が発生してしま
う。

【０００４】そこで、ホットキャリアの増大によるトラ
ンジスタ劣化を抑制して寿命を伸ばすために、昇圧電圧
が印加されるトランジスタに対して直列に別のトランジ
スタを接続するという手法が従来から取られている。ホ
ットキャリアによる寿命劣化は基板電流と密接に関連づ
けられており、基板電流を一桁低減すると寿命は約三桁
伸びることが知られている。基板電流はソース・ドレイ
ン間電圧Ｖdsの指数関数になるので、電圧条件を緩和し
てトランジスタに加わる電界強度を下げることが、トラ
ンジスタの寿命を伸ばすことに最も効果がある。複数個
のトランジスタを直列に接続することにより電圧を分圧
することができ、１個あたりのトランジスタに加わる電
圧を緩和することができる。

【０００５】また、一般的にＰチャネルよりもＮチャネ
ルトランジスタの方がホットキャリアに対して弱いの
で、Ｐチャネル及びＮチャネル両トランジスタが設けら
れているＣＭＯＳ型ＤＲＡＭでは、Ｎチャネル側にのみ
トランジスタを直列接続することが有効である。

【０００６】図７は、上記のようなホットキャリア対策
を施した半導体集積回路の一例として、ＣＭＯＳ型ＤＲ
ＡＭにおける従来のロウデコーダ回路を示している。一
般にロウデコーダ回路では複数のデコード回路がアレイ
状に配置されているが、ここでは１つのワード線ＷＬを
選択する１つのデコード回路のみを示している。

【０００７】このロウデコーダ回路は、アドレスをデコ
ードする部分デコード回路５０と、この部分デコード回
路５０の出力を順次反転するように縦続接続された２個
のプリドライバ回路５１、５２と、部分デコード回路５
０の出力をラッチするラッチ回路５３と、最終段のプリ
ドライバ回路５２の出力に基づいてワード線ＷＬを駆動
するワード線ドライバ回路５４とから構成されている。

【０００８】部分デコード回路５０は、プリチャージ／
ディスチャージ方式のものであり、Ｐチャネルトランジ
スタＰ１１と３個のＮチャネルトランジスタＮ１１〜Ｎ
１３とから構成されている。この部分デコード回路５０
は、プリチャージ信号ＰＲＥＣに基づくプリチャージ期
間が終了した後に、複数ビット、この例では３ビットの
アドレスＡＸ，ＡＹ，ＡＺに基づいてデコード信号を出
力する。

【０００９】２個のプリドライバ回路５１、５２は、各
１個のＰチャネルトランジスタＰ１２、Ｐ１３それぞれ
と、各２個のＮチャネルトランジスタＮ１４とＮ１５、
Ｎ１６とＮ１７とから構成され、部分デコード回路５０
の出力を順次反転する。

【００１０】ワード線ドライバ回路５４は、１個のＰチ
ャネルトランジスタＰ１４と２個のＮチャネルトランジ
スタＮ１８とＮ１９とから構成され、プリドライバ回路
５２の出力を受けてワード線ＷＬを駆動する。

【００１１】ラッチ回路５３は、Ｐチャネルトランジス
タＰ１５と２個のＮチャネルトランジスタＮ２０、Ｎ２
１とから構成されている。このラッチ回路５３は、部分
デコード回路５０におけるプリチャージ期間が終了し、
さらに入力アドレスに基づくデコード信号が確定した後
に、入力アドレスのレベルが変化した後でも元の入力ア
ドレスに応じたデコード信号をラッチしておくものであ
り、プリチャージ信号ＰＲＥＣ及びプリドライバ回路５
１の出力に基づいて動作が制御される。

【００１２】ここで、ワード線ＷＬの高レベル側の電圧
を内部電源電圧よりも高い昇圧電圧とするために、プリ
ドライバ回路５１、５２、ラッチ回路５３及びワード線
ドライバ回路５４内の各Ｐチャネルトランジスタのソー
スには、内部電源電圧ＶＣＣを昇圧することによって得
られる昇圧電圧ＶＰＰが印加されている。

【００１３】このような構成のロウデコーダ回路では、
プリドライバ回路５１、５２及びワード線ドライバ回路
５４の電源電圧として昇圧電圧ＶＰＰが用いられてお
り、プリドライバ回路５１、５２及びワード線ドライバ
回路５４のＮチャネル側の各トランジスタに加わる電界
強度を下げるために、ＮチャネルトランジスタＮ１５、
Ｎ１７、Ｎ１９に対し、各ゲートに昇圧電圧ＶＰＰが印
加されたＮチャネルトランジスタＮ１４、Ｎ１６、Ｎ１
８がそれぞれ直列接続されている。

【００１４】このようにＮチャネルトランジスタＮ１
５、Ｎ１７、Ｎ１９に対し、各ゲートに昇圧電圧ＶＰＰ
が印加されたＮチャネルトランジスタＮ１４、Ｎ１６、
Ｎ１８をそれぞれ直列接続することにより、Ｎチャネル
トランジスタＮ１５、Ｎ１７、Ｎ１９それぞれのソース
に加わる電圧の最大値はＶＰＰ−ＶｔｈＮ（ＶｔｈＮは
Ｎチャネルトランジスの閾値電圧）となり、Ｎチャネル
トランジスタＮ１５、Ｎ１７、Ｎ１９の各ドレイン・ソ
ース間に加わる電圧Ｖｄｓは、図８に示すようにワード
線ＷＬに加わる電圧の最大値ＶＰＰに比べてＶｔｈＮ分
だけ低下する。これにより、先に説明したような基板電
流の増加に基づく閾値電圧の増大やコンダクタンスの減
少というトランジスタの劣化が抑制される。

【００１５】しかし、ワード線ドライバ回路５４では、
ＮチャネルトランジスタＮ１９に対して直列にトランジ
スタＮ１８が直列に接続されているために、Ｎチャネル
側の駆動力を、トランジスタＮ１８を接続しない場合と
同等に取ろうとすると、Ｎチャネル側におけるトランジ
スタの総サイズは元の４倍に増加してしまう。

【００１６】ワード線ドライバ回路５４を構成するＮチ
ャネル側のトランジスタのサイズが大きくなれば、その
大きくなったトランジスタを駆動するために、前段回路
である各プリドライバ回路５２、５１でもＮチャネル側
のトランジスタサイズを大きくしなければならないとい
う悪循環に陥る。

【００１７】例えば、ワード線ドライバ回路５４のＮチ
ャネル側を１個のトランジスタのみで構成し、この１個
のトランジスタのチャネル幅をＷとし、Ｎチャネル側を
直列接続された２個のトランジスタで構成した時に１個
の場合と同等の駆動力を得ようとすると、この直列接続
された２個の各トランジスタのチャネル幅はそれぞれ２
Ｗにする必要がある。すなわち、ホットキャリア対策を
施すと、ワード線ドライバ回路５４では、Ｎチャネル側
のトランジスタの合計の素子サイズが元のサイズの４倍
になる。

【００１８】通常、ワード線ドライバ回路５４を駆動す
るプリドライバ回路５２のＮチャネル側のトランジスタ
の素子サイズは、ファンアウト３で駆動とすると仮定す
るならば、ワード線ドライバ回路５４におけるそれをＷ
とするとＷ／３、このプリドライバ回路５２を駆動する
プリドライバ回路５１のＮチャネル側のトランジスタの
素子サイズはＷ／９にされており、ワード線ドライバ回
路５４のＮチャネル側のトランジスタの各チャネル幅が
２Ｗになると、プリドライバ回路５２を構成する２個の
Ｎチャネル側のチャネル幅はそれぞれ２Ｗ／３、プリド
ライバ回路５１を構成する２個のＮチャネル側のチャネ
ル幅はそれぞれ２Ｗ／９にする必要がある。

【００１９】この結果、プリドライバ回路５１、５２及
びワード線ドライバ回路５４におけるＮチャネル側のト
ランジスタのチャネル幅の合計は、｛２Ｗ＋（２Ｗ／
３）＋（２Ｗ／９）｝×２＝５２Ｗ／９≒５．７８Ｗと
なる。

【００２０】このように、ホットキャリア対策を施した
従来のロウデコーダ回路では、ホットキャリア対策を施
さない場合に比べて回路レイアウトが大きくなる。

【００２１】特にワード線を駆動するロウデコーダ回路
に上記のようなホットキャリア対策を施すと、デコーダ
回路の長さがＤＲＡＭ自体のチップサイズを規定する要
素であるため、チップサイズの大幅な増大を引き起こし
てしまう。

【００２２】また、回路レイアウトが大きくなるという
ことは、それに伴って消費電力が大きくなることを意味
する。

【００２３】

【発明が解決しようとする課題】このように昇圧電圧を
用いる従来の半導体集積回路においてホットキャリア対
策を施すと、チップサイズが大幅に増大すると共に消費
電力が大きくなるという問題が生じる。

【００２４】この発明は上記のような事情を考慮してな
されたものであり、その目的は、昇圧電圧を用いる半導
体集積回路において、チップサイズの増大を低く抑えか
つ消費電力の増大もそれ程伴わずにホットキャリア対策
を図ることができる半導体集積回路を提供することにあ
る。

【００２５】

【課題を解決するための手段】この発明の半導体集積回
路は、内部電源電圧を昇圧して得られる昇圧電圧が印加
される第１のノードと、複数の第２のノードと、上記第
１のノードと上記複数の各第２のノードそれぞれとの間
に挿入されたＰチャネルの複数の第１のトランジスタ
と、第３のノードと、上記複数の各第２のノードそれぞ
れと上記第３のノードとの間に接続されたＮチャネルの
複数の第２のトランジスタと、上記昇圧電圧よりも低い
低電圧が印加される第４のノードと、上記第３のノード
と第４のノードとの間に接続され、ゲートに上記低電圧
よりも高い電圧が印加されるＮチャネルの第３のトラン
ジスタとを具備したことを特徴とする。

【００２６】この発明の半導体集積回路は、アドレスを
デコードする部分デコード回路と、内部電源電圧を昇圧
して得られる昇圧電圧が印加される第１のノードと、ソ
ースが上記第１のノードに接続されたＰチャネルの第１
のトランジスタ及びドレインが上記第１のトランジスタ
のドレインに接続されたＮチャネルの第２のトランジス
タからなる反転回路を少なくとも１つ有し、上記部分デ
コード回路の出力が入力されるプリドライバ回路と、ソ
ースが上記第１のノードに接続されたＰチャネルの第３
のトランジスタ及びドレインが上記第３のトランジスタ
のドレインに接続され、ソースが上記第２のトランジス
タのソースに共通に接続されたＮチャネルの第４のトラ
ンジスタからなり、上記プリドライバ回路の出力が供給
され、ワード線を駆動するワード線駆動回路とをそれぞ
れ有するアレイ状に配置された複数のデコード回路と、
上記昇圧電圧よりも低い低電圧が印加される第２のノー
ドと、上記第２及び第４のトランジスタのソース共通接
続ノードと上記第２のノードとの間に接続され、ゲート
に上記低電圧よりも高い電圧が印加されるＮチャネルの
第５のトランジスタとを具備したことを特徴とする。

【００２７】

【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を詳細に説明する。

【００２８】図１は、発明に係る半導体集積回路をＣＭ
ＯＳ型ＤＲＡＭにおけるロウデコーダ回路に実施した第
１の実施の形態による回路図である。一般にロウデコー
ダ回路では複数のデコード回路がアレイ状に配置されて
おり、ここでは１つのワード線ＷＬを選択する１つのデ
コード回路のみを示している。

【００２９】このロウデコーダ回路は、アドレスをデコ
ードする部分デコード回路１０と、この部分デコード回
路１０の出力を順次反転するように縦続接続された２個
のプリドライバ回路１１、１２と、部分デコード回路１
０の出力をラッチするラッチ回路１３と、最終段のプリ
ドライバ回路１２の出力に基づいてワード線ＷＬを駆動
するワード線ドライバ回路１４とから構成されている。

【００３０】部分デコード回路１０は、プリチャージ／
ディスチャージ方式のものであり、内部電源電圧ＶＣＣ
を昇圧して得られる昇圧電圧ＶＰＰが印加されるノード
と出力ノードｎ１との間にソース・ドレイン間が接続さ
れたＰチャネルトランジスタＰ１と、上記出力ノードｎ
１と０Ｖの接地電圧ＶＳＳが印加されるノードとの間に
ソース・ドレイン間が直列接続された３個のＮチャネル
トランジスタＮ１〜Ｎ３とから構成されている。

【００３１】この部分デコード回路１０は、プリチャー
ジ信号ＰＲＥＣに基づくプリチャージ期間が終了した後
に、複数ビット、この例では３ビットのアドレスＡＸ，
ＡＹ，ＡＺに基づいてデコード信号を出力ノードｎ１か
ら出力する。

【００３２】プリドライバ回路１１は、昇圧電圧ＶＰＰ
が印加されるノードにソースが接続され、ドレインが出
力ノードｎ２に接続されたＰチャネルトランジスタＰ２
と、ドレインが上記出力ノードｎ２に接続され、ゲート
が上記ＰチャネルトランジスタＰ２のゲートと共通接続
されたＮチャネルトランジスタＮ４とからなるＣＭＯＳ
型の反転回路で構成され、トランジスタＰ２とＮ４のゲ
ート共通接続ノードが上記部分デコード回路１０の出力
ノードｎ１に接続されている。

【００３３】プリドライバ回路１２は、昇圧電圧ＶＰＰ
が印加されるノードにソースが接続され、ドレインが出
力ノードｎ３に接続されたＰチャネルトランジスタＰ３
と、ドレインが上記出力ノードｎ３に接続され、ゲート
が上記ＰチャネルトランジスタＰ３のゲートと共通接続
されたＮチャネルトランジスタＮ５とからなるＣＭＯＳ
型の反転回路で構成され、トランジスタＰ３とＮ５のゲ
ート共通接続ノードが上記プリドライバ回路１１の出力
ノードｎ２に接続されている。

【００３４】すなわち、上記２個のプリドライバ回路１
１、１２は、上記部分デコード回路１０の出力を順次反
転するように縦続接続されている。

【００３５】ワード線ドライバ回路１４は、昇圧電圧Ｖ
ＰＰが印加されるノードにソースが接続され、ドレイン
がワード線ＷＬに接続されたＰチャネルトランジスタＰ
４と、ドレインが上記ワード線ＷＬに接続され、ゲート
が上記ＰチャネルトランジスタＰ４のゲートと共通接続
されたＮチャネルトランジスタＮ６からなるＣＭＯＳ型
の反転回路で構成され、トランジスタＰ４とＮ６のゲー
ト共通接続ノードが上記プリドライバ回路１２の出力ノ
ードｎ３に接続され、プリドライバ回路１２からの出力
が入力されて、ワード線ＷＬを駆動する。

【００３６】さらに、上記プリドライバ回路１１内のＮ
チャネルのトランジスタＮ４、プリドライバ回路１２内
のＮチャネルのトランジスタＮ５及びワード線ドライバ
回路１４内のＮチャネルのトランジスタＮ６の各ソース
は共通に接続されており、このソース共通接続ノードｎ
４には電圧緩和用のＮチャネルトランジスタＮ７のドレ
インが接続されている。このＮチャネルトランジスタＮ
７のソースは０Ｖの接地電圧ＶＳＳが印加されるノード
に接続され、そのゲートには昇圧電圧ＶＰＰが印加され
ている。

【００３７】ラッチ回路１３は、昇圧電圧ＶＰＰが印加
されるノードにソースが接続され、部分デコード回路１
０の出力ノードｎ１にドレインが接続されたＰチャネル
トランジスタＰ５と、上記出力ノードｎ１と０Ｖの接地
電圧ＶＳＳが印加されるノードとの間にソース・ドレイ
ン間が直列接続された２個のＮチャネルトランジスタＮ
８、Ｎ９とから構成されている。そして、Ｐチャネルト
ランジスタＰ５及びＮチャネルトランジスタＮ９のゲー
トは共にプリドライバ回路１１の出力ノードｎ２に接続
され、ＮチャネルトランジスタＮ８のゲートにはプリチ
ャージ信号ＰＲＥＣが供給される。

【００３８】次に、上記構成でなるロウデコーダ回路の
動作を簡単に説明する。プリチャージ信号ＰＲＥＣが
“Ｌ”レベルにされているプリチャージ期間では、部分
デコード回路１０内のＰチャネルトランジスタＰ１が導
通し、その出力ノードｎ１が昇圧電圧ＶＰＰに対応した
“Ｈ”レベルにプリチャージされる。

【００３９】プリチャージ信号ＰＲＥＣが“Ｈ”レベル
に変化してプリチャージ期間が終了した後のデコード期
間に、３ビットのアドレスＸＡ、ＸＢ、ＸＣに基づいて
デコード動作が行われる。例えば３ビットのアドレスＸ
Ａ、ＸＢ、ＸＣの全てが“Ｈ”レベルであれば、この部
分デコード回路１０は選択状態となり、選択時には３個
のＮチャネルトランジスタＮ１〜Ｎ３の全てが導通し、
予め“Ｈ”レベルにプリチャージされていた出力ノード
ｎ１が“Ｌ”レベルにディスチャージされる。

【００４０】他方、デコード期間に、３ビットのアドレ
スＸＡ、ＸＢ、ＸＣのうち少なくとも１つが“Ｌ”レベ
ルであれば、直列接続されている３個のＮチャネルトラ
ンジスタＮ１〜Ｎ３ののうち少なくとも１つが非導通と
なるために、予め“Ｈ”レベルにプリチャージされてい
た出力ノードｎ１はプリチャージ状態のまま維持され
る。

【００４１】縦続接続されている２個のプリドライバ回
路１１、１２は、部分デコード回路１０の出力を順次反
転し、さらにワード線ドライバ回路１４はプリドライバ
回路１２の出力を反転する。このため、部分デコード回
路１０の選択時には、プリドライバ回路１１の出力は
“Ｈ”レベル、プリドライバ回路１２の出力は“Ｌ”レ
ベル、ワード線ドライバ回路１４の出力は“Ｈ”レベル
となり、ワード線ＷＬには“Ｈ”レベルに対応した昇圧
電圧ＶＰＰが出力される。

【００４２】他方、部分デコード回路１０の非選択時に
は、プリドライバ回路１１の出力は“Ｌ”レベル、プリ
ドライバ回路１２の出力は“Ｈ”レベル、ワード線ドラ
イバ回路１４の出力は“Ｌ”レベルとなり、ワード線Ｗ
Ｌには“Ｌ”レベルに対応した低い電圧が出力される。

【００４３】デコード期間に、部分デコード回路１０に
おけるデコード動作が行われた後は、ラッチ回路１４に
よって部分デコード回路１０の出力がラッチされる。例
えばデコード動作が行われた後に、部分デコード回路１
０の出力ノードｎ１の信号が“Ｌ”レベルであったとす
る。このノードｎ１の信号はプリドライバ回路１１によ
って反転され、その出力ノードｎ２の信号は“Ｈ”レベ
ルになる。このノードｎ２の信号を受けてラッチ回路１
４内のＮチャネルトランジスタＮ９が導通する。このと
き、プリチャージ期間は既に終了しているので、プリチ
ャージ信号ＰＲＥＣは“Ｈ”レベルであり、ラッチ回路
１４内のＮチャネルトランジスタＮ８は導通している。
従って、ラッチ回路１４によってノードｎ１の信号は
“Ｌ”レベルに設定される。

【００４４】また、デコード動作が行われた後に、部分
デコード回路１０の出力ノードｎ１の信号が“Ｈ”レベ
ルの場合、プリドライバ回路１１の出力ノードｎ２の信
号は“Ｌ”レベルになり、このノードｎ２の信号を受け
てラッチ回路１４内のＰチャネルトランジスタＰ５が導
通する。従って、ラッチ回路１４によってノードｎ１の
信号が“Ｈ”レベルに設定される。

【００４５】このようにデコード動作が行われた後は、
部分デコード回路１０の出力ノードｎ１の信号がラッチ
回路１４によってラッチされるので、次のプリチャージ
期間に入る前に３ビットのアドレスＸＡ、ＸＢ、ＸＣの
レベルが変化してもワード線ＷＬの選択／非選択状態は
変わらない。

【００４６】ところで、先に説明したように、部分デコ
ード回路１０の非選択時に、ワード線ＷＬには“Ｌ”レ
ベルの低い電圧が出力されるが、この“Ｌ”レベルに対
応した低い電圧は以下のようにして決まる。ワード線ド
ライバ回路１４内のＮチャネルトランジスタＮ６のソー
スと接地電圧ＶＳＳのノードとの間には、電圧緩和用の
ＮチャネルトランジスタＮ７のドレイン・ソース間が挿
入されている。また、このＮチャネルトランジスタＮ７
のゲートには昇圧電圧ＶＰＰが印加されている。従っ
て、このＮチャネルトランジスタＮ７は導通する。

【００４７】いま、ワード線ＷＬに昇圧電圧ＶＰＰが出
力されている状態から、次のプリチャージ期間が始ま
り、部分デコード回路１０の出力ノードｎ１が“Ｈ”レ
ベル、プリドライバ回路１１の出力ノードｎ２が“Ｌ”
レベル、プリドライバ回路１２の出力ノードｎ３が
“Ｈ”レベルにそれぞれ変わると、いままで非導通であ
ったワード線ドライバ回路１４内のＮチャネルトランジ
スタＮ６が導通し、ワード線ＷＬの信号はＶＰＰから低
下し始める。

【００４８】この時、ＮチャネルトランジスタＮ６を介
してＮチャネルトランジスタＮ７にも電流が流れる。一
般にトランジスタが導通する際に、ソース・ドレイン間
には、そのチャネル幅等によって異なるが、ある程度の
導通抵抗が存在している。従って、上記電流が流れるこ
とにより、ＮチャネルトランジスタＮ７のソース・ドレ
イン間には抵抗成分による電圧降下が生じる。この結
果、ＮチャネルトランジスタＮ６の導通後に、Ｎチャネ
ルトランジスタＮ７のドレインが接続されているノード
ｎ４の電位は、図２に示すようにＶＳＳに対して上昇す
る。この結果、ＮチャネルトランジスタＮ６のソース・
ドレイン間に加わる電圧Ｖｄｓは、ノードｎ４の電位が
上昇した分だけワード線ＷＬの電圧から低下する。

【００４９】ＮチャネルトランジスタＮ７のソース・ド
レイン間における抵抗成分による電圧降下は、トランジ
スタＮ７に流れる電流の値やトランジスタＮ７の素子サ
イズによって決まるが、一例として例えば０．２Ｖ〜
０．３Ｖ程度である。

【００５０】このように、ワード線ドライバ回路１４で
はトランジスタＮ６が導通する際に、このトランジスタ
Ｎ６に対して直列に接続されているトランジスタＮ７の
ソース・ドレイン間に電圧降下が生じ、トランジスタＮ
６のソース電圧がＶＳＳに対して上昇するので、トラン
ジスタＮ６のソース・ドレイン間電圧ＶｄｓがＶＰＰよ
りも低下する。

【００５１】また、各プリドライバ回路１１、１２にお
いても、それぞれの出力ノードｎ２、ｎ３の信号がＶＰ
Ｐの状態から、ＮチャネルトランジスタＮ４、Ｎ５が導
通して各出力ノードｎ２、ｎ３が“Ｌ”レベルに対応し
た低い電圧に変わる際に、ＮチャネルトランジスタＮ４
またはＮ５を介してＮチャネルトランジスタＮ７にオン
電流が流れるので、先に説明した場合と同様に、Ｎチャ
ネルトランジスタＮ７のソース・ドレイン間には抵抗成
分による電圧降下が生じる。この結果、Ｎチャネルトラ
ンジスタＮ４またはＮ５の導通後に、Ｎチャネルトラン
ジスタＮ７のドレインが接続されているノードｎ４の電
位は、図２に示すようにＶＳＳに対して上昇し、Ｎチャ
ネルトランジスタＮ４またはＮ５のソース・ドレイン間
に加わる電圧Ｖｄｓは、ノードｎ４の電位が上昇した分
だけ低下する。

【００５２】このように、プリドライバ回路１１、１２
及びワード線ドライバ回路１４ではトランジスタＮ４ま
たはＮ５またはＮ６が導通する際に、これら各トランジ
スタに対して直列に接続されているトランジスタＮ７の
ソース・ドレイン間に電圧降下が生じ、ノードｎ４の電
圧がＶＳＳに対して上昇するので、トランジスタＮ４ま
たはＮ５またはＮ６のソース・ドレイン間電圧Ｖｄｓが
ＶＰＰよりも低下する。

【００５３】この結果、図１に示すロウデコーダ回路で
は、内部電源電圧ＶＣＣよりも高い昇圧電圧ＶＰＰが用
いられていても、Ｎチャネル側のトランジスタ（Ｎ４、
Ｎ５、Ｎ６）のソース・ドレイン間に加わる電圧をＶＰ
Ｐよりも下げることができ、これによって基板電流の増
加に基づく閾値電圧の増大やコンダクタンスの減少とい
うトランジスタの劣化が抑制され、寿命を伸ばすことが
できる。

【００５４】しかも、図１に示すロウデコーダ回路で
は、プリドライバ回路１１、１２及びワード線ドライバ
回路１４に対し、電圧緩和用のＮチャネルトランジスタ
として１個のトランジスタＮ７が共通に設けられてい
る。

【００５５】ここで、従来の場合と同様に、プリドライ
バ回路１１、１２及びワード線ドライバ回路１４のＮチ
ャネル側をそれぞれ１個のトランジスタのみで構成し、
ワード線ドライバ回路１４におけるＮチャネルトランジ
スタのチャネル幅をＷ、プリドライバ回路１２における
Ｎチャネルトランジスタのチャネル幅をＷ／３、プリド
ライバ回路１１におけるＮチャネルトランジスタのチャ
ネル幅をＷ／９とした時、図１のロウデコーダ回路でこ
れと同等の駆動力を得ようとすると、ノードｎ４と接地
電圧ＶＳＳのノードとの間に接続されたＮチャネルトラ
ンジスタＮ７のチャネル幅は｛Ｗ＋（Ｗ／３）＋（Ｗ／
９）｝にすればよい。この結果、プリドライバ回路１
１、１２及びワード線ドライバ回路１４におけるＮチャ
ネル側のトランジスタのチャネル幅の合計は、｛Ｗ＋
（Ｗ／３）＋（Ｗ／９）｝×２＝２６Ｗ／９≒２．８８
Ｗとなり、図７に示した従来回路の５．７８Ｗに対して
５０％になる。

【００５６】この結果、ホットキャリア対策を施した従
来のロウデコーダ回路に比べて回路レイアウトを十分に
小さくすることができる。

【００５７】また、回路レイアウトが小さくなることに
より、消費電力を削減することができる。

【００５８】図３は、一般的なＤＲＡＭのコア部分の構
成を示すブロック図である。２０、２０…はそれぞれ複
数個のメモリセルがマトリクス状に配置されたメモリセ
ルアレイであり、これら各メモリセルアレイ２０内には
それぞれ複数のワード線ＷＬ及びビット線ＢＬが互いに
交差するように配列されている。また、各ワード線ＷＬ
とビット線ＢＬとの交点には図示しないメモリセルが配
置されている。

【００５９】各メモリセルアレイ２０内のワード線ＷＬ
は、各メモリセルアレイ２０に隣接して設けられた個々
のロウデコーダ（ロウデコーダ回路）２１、２１…によ
って選択駆動される。また、複数のメモリセルアレイ２
０のうち互いに隣接する各２つのメモリセルアレイ２０
の相互間にはビット線ＢＬに読み出されたデータをセン
スするセンスアンプ２２が配置されている。すなわち、
センスアンプ２２は互いに隣接する各２つのメモリセル
アレイ２０で共有化されている。

【００６０】さらに複数のメモリセルアレイ２０に対し
て１個のカラムデコーダ２３が設けられている。このカ
ラムデコーダ２３は１つのメモリセルアレイ２０に隣接
して配置されている。

【００６１】ここで、上記各ロウデコーダ２１内には、
図１に示すようなデコード回路がアレイ状に多数配置さ
れており、これら各デコーダ回路それぞれの回路レイア
ウトが大きくなると、図３中の寸法ｌで示すロウデコー
ダ２１の長さが長くなる。ロウデコーダ２１におけるこ
の長さｌはＤＲＡＭ自体のチップサイズを規定する要素
であるため、個々のデコーダ回路の回路レイアウトを小
さくすることができる図１のＤＲＡＭでは、上記寸法ｌ
を従来よりも縮小することができ、これによりチップサ
イズを小さくすることができる。

【００６２】次に、この発明の第２の実施の形態につい
て説明する。

【００６３】図４は、この発明に係る半導体集積回路を
ＣＭＯＳ型ＤＲＡＭにおけるロウデコーダ回路に実施し
た第２の実施の形態による回路図である。

【００６４】先に説明したように、ロウデコーダ回路に
は複数のデコード回路が設けられ、これら複数のデコー
ド回路がアレイ状に配置されている。図４では、ＷＬ１
とＷＬ２の２つのワード線を駆動するする２つのデコー
ド回路３０、３０を例示している。なお、図４におい
て、先の図１と対応する箇所には同じ符号を付してその
説明は省略する。

【００６５】ここで、ワード線ＷＬ１を選択駆動するデ
コード回路３０の部分デコード回路１０内のＮチャネル
トランジスタＮ１、Ｎ２、Ｎ３にはアドレスＡＸ、Ｂ
Ｘ、ＣＸが入力され、ワード線ＷＬ２を選択駆動するデ
コード回路３０の部分デコード回路１０内のＮチャネル
トランジスタＮ１、Ｎ２、Ｎ３にはアドレスＡＸ、Ｂ
Ｘ、／ＣＸ（／ＣＸはＣＸの反対レベル）が入力され
る。また、図示しない他のデコード回路３０の部分デコ
ード回路１０内のＮチャネルトランジスタＮ１、Ｎ２、
Ｎ３には、上記２つのデコード回路３０に入力されるア
ドレスＡＸ、ＢＸ、ＣＸ及びＡＸ、ＢＸ、／ＣＸとは異
なるアドレスがそれぞれ入力される。

【００６６】このロウデコーダ回路において、アドレス
をデコードする前のプリチャージ期間では、各部分デコ
ード回路１０の出力ノードｎ１は“Ｈ”レベルにプリチ
ャージされており、このとき、各プリドライバ回路１１
の出力ノードｎ２は“Ｌ”レベル、各プリドライバ回路
１２の出力ノードｎ３は“Ｈ”レベル、各ワード線ドラ
イバ回路１４の出力は“Ｌ”レベルとなり、その後、ア
ドレスに基づいて選択された部分デコード回路１０の出
力ノードｎ１のみが“Ｌ”レベルにディスチャージさ
れ、そのデコード回路内のワード線ドライバ回路１４の
出力のみが“Ｈ”レベルになり、対応するワード線が選
択駆動される。

【００６７】従って、複数のデコード回路３０のうち、
プリドライバ回路１１、１２及びワード線ドライバ回路
１４内の各出力が“Ｈ”レベルの状態から、Ｎチャネル
トランジスタＮ１、Ｎ２、Ｎ３が全て導通し、“Ｌ”レ
ベルになるものは、アドレスが一致するただ１つしか存
在しない。

【００６８】このため、図４に示すように、電圧緩和用
のＮチャネルトランジスタＮ７は、複数のデコード回路
３０に対して共通にただ１個のみ設ければよい。

【００６９】この場合、電圧緩和用のＮチャネルトラン
ジスタＮ７のチャネル幅は、図１の場合と同様に｛Ｗ＋
（Ｗ／３）＋（Ｗ／９）｝にすればよいので、複数の各
デコード回路３０に対してそれぞれ電圧緩和用のＮチャ
ネルトランジスタＮ７を設ける場合に比べて、回路レイ
アウトをさらに小さくできるという効果が得られる。

【００７０】次に、この発明の第３の実施の形態につい
て説明する。

【００７１】上記第１及び第２の実施の形態では、電圧
緩和用のＮチャネルトランジスタＮ７のゲートに昇圧電
圧ＶＰＰを印加する場合について説明したが、これは昇
圧電圧ＶＰＰではなく、接地電圧ＶＳＳよりも高い電
圧、例えば内部電源電圧ＶＣＣを印加するようにしても
よい。

【００７２】このように電圧緩和用のＮチャネルトラン
ジスタＮ７のゲートに内部電源電圧ＶＣＣを印加した場
合、このトランジスタＮ７の駆動力は、昇圧電圧ＶＰＰ
を印加する場合よりも弱くなり、ノードｎ４の電圧はさ
らに上昇する。これにより、ＮチャネルトランジスタＮ
４、Ｎ５、Ｎ６それぞれにおける電圧条件が緩和され、
ホットキャリア対策がより効果的になる。

【００７３】図５は、図４のロウデコーダ回路におい
て、アレイ状に配置された複数のデコード回路３０にお
けるＮチャネルトランジスタＮ４、Ｎ５、Ｎ６と電圧緩
和用のＮチャネルトランジスタＮ７の部分を抽出してそ
の配置状態の一例を示すパターン平面図である。

【００７４】図５において、４１、４１…はＮチャネル
トランジスタＮ４、Ｎ５、Ｎ６のソースとなるソース拡
散領域、４２、４２、…はＮチャネルトランジスタＮ
４、Ｎ５、Ｎ６のドレインとなるドレイン拡散領域、４
３、４３、…はＮチャネルトランジスタＮ４、Ｎ５、Ｎ
６のゲートとなるゲート電極であり、４４はＮチャネル
トランジスタＮ７のドレインとなるドレイン拡散領域、
４５はＮチャネルトランジスタＮ７のソースとなるソー
ス拡散領域、４６はＮチャネルトランジスタＮ７のゲー
トとなるゲート電極である。

【００７５】ここで、各デコード回路３０におけるＮチ
ャネルトランジスタＮ４、Ｎ５、Ｎ６の全てのソース拡
散領域４１と、ＮチャネルトランジスタＮ７のドレイン
拡散領域４４とは、金属配線４７によって相互に接続さ
れている。

【００７６】電圧緩和用のＮチャネルトランジスタＮ７
は、アレイ状に配置された複数のデコード回路３０とは
異なる位置に配置されており、各デコード回路３０にお
けるＮチャネルトランジスタＮ４、Ｎ５、Ｎ６のゲート
電極４３の延長方向（チャネル幅方向）は、電圧緩和用
のＮチャネルトランジスタＮ７のゲート電極４６の延長
方向と交差している。

【００７７】図６は、図４のロウデコーダ回路におい
て、アレイ状に配置された複数のデコード回路３０にお
けるＮチャネルトランジスタＮ４、Ｎ５、Ｎ６と電圧緩
和用のＮチャネルトランジスタＮ７の部分を抽出してそ
の配置状態の他の例を示すパターン平面図である。な
お、図５と対応する箇所には同じ符号を付してその説明
は省略する。

【００７８】図５では、電圧緩和用のトランジスタＮ７
が、アレイ状に配置された複数のデコード回路３０とは
異なる位置に１つのトランジスタとして配置されてい
た。

【００７９】これに対し、この図６の場合には、電圧緩
和用のトランジスタＮ７を素子サイズが小さな複数のト
ランジスタによって構成し、この素子サイズが小さな複
数の各トランジスタを、アレイ状に配置された複数のデ
コード回路３０内に分散配置するようにしたものであ
る。

【００８０】なお、図６において、４８は分散配置され
た複数のトランジスタのドレイン領域同士を接続する金
属配線、４９は同じくソース領域同士を接続する金属配
線であり、上記金属配線４８は前記金属配線４７に接続
されている。

【００８１】この場合にも、各デコード回路３０におけ
るＮチャネルトランジスタＮ４、Ｎ５、Ｎ６のゲート電
極４３の延長方向（チャネル幅方向）は、電圧緩和用の
ＮチャネルトランジスタＮ７のゲート電極Ｇの延長方向
と交差している。

【００８２】なお、この発明は上記各実施の形態に限定
されるものではなく、種々の変形が可能であることはい
うまでもない。例えば上記各実施の形態ではＮチャネル
トランジスタＮ３、Ｎ７、Ｎ９のソースを接地電圧ＶＳ
Ｓのノードに接続する場合について説明したが、これは
接地電圧ＶＳＳのノードではなく、負の電圧が印加され
るノードに接続するようにしてもよい。

【００８３】また、上記各実施の形態ではワード線ドラ
イバ回路１４内のＰチャネルトランジスタＰ４のソース
を昇圧電圧ＶＰＰが印加されるノードに接続する場合に
ついて説明したが、これは先の３ビットのロウアドレス
ＡＸ、ＡＹ、ＡＺとは異なるロウアドレスに応じて昇圧
電圧ＶＰＰをデコードし、選択されたもののみから昇圧
電圧ＶＰＰが出力されるようなノードに接続するように
してもよい。

【００８４】なお、この発明は、上記各実施の形態に限
定されるものではなく、実施段階ではその要旨を逸脱し
ない範囲で種々に変形することが可能である。

【００８５】さらに、上記実施の形態には種々の段階の
発明が含まれており、開示される複数の構成要件におけ
る適宜な組み合わせにより種々の発明が抽出され得る。
例えば、実施の形態に示される全構成要件から幾つかの
構成要件が削除されても、発明が解決しようとする課題
の欄で述べた課題が解決でき、発明の効果の欄で述べら
れている効果が得られる場合には、この構成要件が削除
された構成が発明として抽出され得る。

【００８６】

【発明の効果】以上説明したようにこの発明によれば、
昇圧電圧を用いる半導体集積回路において、チップサイ
ズの増大を低く抑えかつ消費電力の増大もそれ程伴わず
にホットキャリア対策を図ることができる半導体集積回
路を提供することができる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態によるロウデコー
ダ回路の回路図。

【図２】図１のロウデコーダ回路における一部の信号の
電圧波形を示す図。

【図３】一般的なＤＲＡＭのコア部分の構成を示すブロ
ック図。

【図４】この発明の第２の実施の形態によるロウデコー
ダ回路の回路図。

【図５】図４のロウデコーダ回路の配置状態の一例を示
すパターン平面図。

【図６】図４のロウデコーダ回路の配置状態の他の例を
示すパターン平面図。

【図７】ＣＭＯＳ型ＤＲＡＭにおける従来のロウデコー
ダ回路の回路図。

【図８】図７のロウデコーダ回路における一部の信号の
電圧波形を示す図。

【符号の説明】

１０…部分デコード回路、１１、１２…プリドライバ回路、１３…ラッチ回路、１４…ワード線ドライバ回路、Ｐ１〜Ｐ５…Ｐチャネルトランジスタ、Ｎ１〜Ｎ９…Ｎチャネルトランジスタ、２０…メモリセルアレイ、２１…ロウデコーダ（ロウデコーダ回路）、２２…センスアンプ、２３…カラムデコーダ、３０…デコード回路、４１…ソース拡散領域、４２…ドレイン拡散領域、４３…ゲート電極、４４…ドレイン拡散領域、４５…ソース拡散領域、４６…ゲート電極、４７、４８、４９…金属配線。

Claims

【特許請求の範囲】

【請求項１】内部電源電圧を昇圧して得られる昇圧電
圧が印加される第１のノードと、複数の第２のノードと、上記第１のノードと上記複数の各第２のノードそれぞれ
との間に挿入されたＰチャネルの複数の第１のトランジ
スタと、第３のノードと、上記複数の各第２のノードそれぞれと上記第３のノード
との間に接続されたＮチャネルの複数の第２のトランジ
スタと、上記昇圧電圧よりも低い低電圧が印加される第４のノー
ドと、上記第３のノードと第４のノードとの間に接続され、ゲ
ートに上記低電圧よりも高い電圧が印加されるＮチャネ
ルの第３のトランジスタとを具備したことを特徴とする
半導体集積回路。
【請求項２】前記複数の第１又は第２のトランジスタ
の少なくとも１つのゲートには、複数のアドレスをデコ
ードした信号が供給されることを特徴する請求項１記載
の半導体集積回路。
【請求項３】前記第３のトランジスタのゲートに印加
される電圧が前記昇圧電圧であることを特徴する請求項
１、２のいずれか１項記載の半導体集積回路。
【請求項４】前記第３のトランジスタのゲートに印加
される電圧が前記内部電源電圧であることを特徴する請
求項１、２のいずれか１項記載の半導体集積回路。
【請求項５】前記低電圧が負極性の電圧であることを
特徴する請求項１ないし４のいずれか１項記載の半導体
集積回路。
【請求項６】アドレスをデコードする部分デコード回
路と、内部電源電圧を昇圧して得られる昇圧電圧が印加される
第１のノードと、ソースが上記第１のノードに接続されたＰチャネルの第
１のトランジスタ及びドレインが上記第１のトランジス
タのドレインに接続されたＮチャネルの第２のトランジ
スタからなる反転回路を少なくとも１つ有し、上記部分
デコード回路の出力が入力されるプリドライバ回路と、ソースが上記第１のノードに接続されたＰチャネルの第
３のトランジスタ及びドレインが上記第３のトランジス
タのドレインに接続され、ソースが上記第２のトランジ
スタのソースに共通に接続されたＮチャネルの第４のト
ランジスタからなり、上記プリドライバ回路の出力が供
給され、ワード線を駆動するワード線駆動回路とをそれ
ぞれ有するアレイ状に配置された複数のデコード回路
と、上記昇圧電圧よりも低い低電圧が印加される第２のノー
ドと、上記第２及び第４のトランジスタのソース共通接続ノー
ドと上記第２のノードとの間に接続され、ゲートに上記
低電圧よりも高い電圧が印加されるＮチャネルの第５の
トランジスタとを具備したことを特徴とする半導体集積
回路。
【請求項７】前記第５のトランジスタのゲートに印加
される電圧が前記昇圧電圧であることを特徴する請求項
６記載の半導体集積回路。
【請求項８】前記第５のトランジスタのゲートに印加
される電圧が前記内部電源電圧であることを特徴する請
求項６記載の半導体集積回路。
【請求項９】前記低電圧が負極性の電圧であることを
特徴する請求項６ないし８のいずれか１項記載の半導体
集積回路。
【請求項１０】前記第５のトランジスタが前記アレイ
状に配置された複数のデコード回路とは異なる箇所に配
置されていることを特徴する請求項６ないし９のいずれ
か１項記載の半導体集積回路。
【請求項１１】前記第５のトランジスタが前記アレイ
状に配置された複数の各デコード回路に分散配置されて
いることを特徴する請求項６ないし９のいずれか１項記
載の半導体集積回路。