KR0172424B1 - 불휘발성 반도체 메모리 장치 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술 분야
불휘발성 반도체 메모리 장치에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
칩의 오동작 방지와 레이아웃 면적을 줄일 수 있는 불휘발성 반도체 메모리 장치를 제공함에 있다.
3. 발명의 해결방법의 요지
복수 개의 데이터 라인과, 상기 비트라인과 접지 전원 사이에 접속되어 상기 비트라인을 방전시키기 위한 제1방전 수단과, 상기 비트라인 상기 전원전압 사이에 접속되어 상기 비트라인을 프리차아지시키기 위한 프리차아지수단과, 상기 비트라인과 상기 데이터 라인 사이에 접속되어 상기 비트라인 상기 데이터 라인에 인가된 전압을 분리하기 위한 분리 수단과, 상기 데이터 라인과 접지 전원 접속되어 상기 데이터 라인에 인가된 전압을 방전시키기 위한 제2방전 수단과, 상기 데이터 라인에 일단이 접속되어 데이터를 래치하기 위한 래치수단과, 상기 래치수단의 타단과 접지 전원 사이에 접속되어 상기 래치수단의 타단에 인가된 전압을 방전시키기 위한 제3방전수단을 구비한다.
4. 발명의 중요한 용도
고집적 반도체 메모리 장치에 적합하게 사용된다.
Description
제1도는 종래의 기술에 따른 불휘발성 반도체 메모리 장치의 개략적 회로도.
제2도는 종래의 기술에 따른 불휘발성 반도체 메모리 장치의 타이밍도.
제3도는 본 발명에 따른 불휘발성 반도체 메모리 장치의 개략적 회로도.
제4도는 본 발명에 따른 불휘발성 반도체 메모리 장치의 타이밍도.
본 발명은 반도체 메모리 장치에 있어서, 특히 불휘발성 반도체 메모리 장치에 관한 것이다.
일반적으로, 불휘발성 반도체 메모리 장치 중 낸드형 플래시메모리처럼 첫 번째 억세스 타임이 수 ㎲인 제품은 제1도와 같은 회로도를 갖고 있다. 즉, 각각의 비트라인들 BL1∼BLi에 스트링이 연결되어 있고, 상기 스트링은 상기 비트라인 BL과 접지 전원 VSS사이에 접속된 스트링 선택 트랜지스터 ST1과 다수 개의 메모리 셀 M1~M16로 구성된다. 상기 스트링선택트랜지스터 ST1의 게이트와 메모리셀들 M1∼M16의 게이트가 각기 대응되는 스트링 선택라인 SL1과 워드라인들 WL1∼WL16에 연결되어 있다. 또한 상기 비트라인 BL1∼BLi의 일끝단에 각기 접속된 서브 페이지 버퍼들 PB1∼PBi을 가지는 페이지 버퍼(20)가 연결되어 있으며, 상기 페이지 버퍼(20)의 출력단에는 컬럼 패스부(30)가 접속되어 있고, 상기 컬럼 패스부(30)의 출력단에는 출력 버퍼(50)가 연결되어 있다. 따라서 상기 출력 버퍼(50)의 출력단에 접속된 입출력 패드 I/O로 메모리 셀의 데이터가 출력된다. 그리고, 상기 스트링 선택라인 SL1과 워드라인 WL1∼WL16은 로우 디코더(40)에 접속되어 있다. 상기 서브 페이지 버퍼 PBi(상기 서브 페이지 버퍼들 중 불특정 서브 페이지 버퍼를 칭함)는 상기 한 워드라인 WLi(상기 워드라인들 중 불특정 워드라인을 칭함)에 접속된 메모리 셀들의 데이터를 동시에 리드(Read)하는 동작을 말한다.
동작은 제2도의 동작 타이밍도를 참조하여 설명하겠다.
동작을 살펴보면, 외부에서 인가되는 어드레스 신호에 의하여 선택된 상기 로우 디코더(40)에 의하여 상기 스트링 선택라인 SL1과 그에 따른 상기 워드라인 WLi이 정해지는데, 낸드형 메모리 셀에서는 선택된 워드라인 WLi에는 로우 레벨(접지 전압)이 나머지 비선택된 워드라인 WLi에는 하이레벨(전원전압)이 인가되는 구조를 가진다. 이때 상기 선택된 워드라인 WLi에 접속된 상기 메모리 셀 Mi(상기 메모리 셀들 M1∼M18 중 하나를 칭함)이 공핍형 트랜지스터라고 가정하면, 상기 선택형 공핍형 트랜지스터의 낮은 드레쉬홀드전압(threshold voltage, 이하 Vt라 칭함)에 의해 게이트에 로우 레벨이 인가되어도 온되어 전류가 흐를 수 있게 되며, 상기 선택된 공핍형 트랜지스터를 온 셀로 판단하게 된다. 게다가, 상기 나머지 워드라인 WLi에는 하이레벨이 인가되므로 당연히 온되어 상기 비트라인 BLi를 통해 상기 메모리 셀들 M1∼M16에 전류가 흐르게 된다. 물론 상기 스트링에서 선택된 워드라인 WLi의 메모리 셀 Mi이 증가형 트랜지스터인 경우는 오프(Off)되어 상기 비트라인 BLi에 전류가 흐르지 않게 된다. 이때 상기 선택된 증가형 트랜지스터는 오프 셀이라 한다.
이러한 상기 메모리 셀들 M1∼M16의 집합인 스트링들이 연결된 모든 비트라인 BL1∼BLi에는 데이터 래치(10)가 있어 상기 메모리 셀의 데이터(논리값 '1' 또는 논리값 '0')를 읽어내는데 그 동작을 제2도와 함께 설명하면, 다음과 같다.
먼저 엔모오스 트랜지스터 T2와 T4의 게이트에 각각 일정 구간인 제1구간 M1 동안 하이레벨인 펄스신호 φA와 φB를 인가하여 상기 비트라인 BLi을 그라운드 레벨로 방전시킨 뒤, 피모오스 트랜지스터 T3에 펄스신호 φC를 인가하여 턴-온 시켜서 각각의 상기 비트라인 BLi을 일정 전압 레벨(공핍형 트랜지스터의 차단전압)로 차아지 시킨다. 여기서 펄스신호 φC는 전류미러의 출력이다.
상기 스트링 내의 선택된 메모리 셀이 온셀일 경우와 오프 셀일 경우의 비트라인 BLi인즉, 노드 N1은 서로 다른 값의 전압을 가지며, 엔모오스 트랜지스터 T5가 온 되었을 때 노드 N2와 노드 N3에 래치되는 레벨을 결정한다. 이 래치된 데이터는 상기 컬럼 패스부(30)를 통해 상기 데이터 출력 버퍼(50)로 보내진다. 이때 엔모오스 트랜지스터 T6은 상기 각 비트라인 BLi의 전압 레벨을 상기 데이터 래치(10)에 래치할 때만 제2구간 M2에서 턴-온 되고, 그 외의 구간에는 턴-오프 된다.
그러나 이러한 데이터 래치(10)는 메모리 셀 어레이의 디자인 루울이 줄어들수록 레이아웃이 힘들어져 칩 사이즈의 손실을 초래하며, 논리값 0 또는 1의 데이터 독출시 데이터 래치(20)가 갯수에 따라 많은 일시적인 전류 경로가 생겨 이로 인해 칩이 동작에 페일을 유발할 수 있다. 또한 하나의 비트라인 BLi에 하나의 페이지 버퍼가 필요하며 메모리 셀의 디자인 룰이 감소함에 따라 데이터 래치의 레이아웃이 칩 사이즈에 중대한 영향을 미치게 되었다.
이러한 문제는 전원 라인의 폭 및 데이터 래치의 사이즈 비를 조절하여 해결할 수 있으나 이 또한 레이아웃의 면적을 증가시키는 것이다.
따라서 본 발명의 목적은 동작 특성 향상 및 레이아웃 면적을 최소화 할 수 있는 불휘발성 반도체 메모리 장치를 제공함에 있다.
상기한 목적을 달성하기 위한 본 발명의 기술적 사상에 따르면, 복수 개의 데이터 라인과, 상기 비트라인과 접지 전원 사이에 접속되어 상기 비트라인을 방전시키기 위한 제1방전수단과, 상기 비트라인과 상기 전원전압 사이에 접속되어 상기 비트라인을 프리차아지시키기 위한 프리차아지수단과, 상기 비트라인과 상기 데이터 라인 사이에 접속되어 상기 비트라인과 상기 데이터 라인에 인가된 전압을 분리하기 위한 분리 수단과, 상기 데이터 라인과 접지 전원 사이에 접속되어 상기 데이터 라인에 인가된 전압을 방전시키기 위한 제2방전 수단과, 상기 데이터 라인에 일단이 접속되어 데이터를 래치하기 위한 래치수단과, 상기 래치수단의 타단과 접지 전원 사이에 접속되어 상기 래치수단이 타단에 인가된 전압을 방전시키기 위한 제3방전수단을 가짐을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
우선 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다.
본 발명의 구성 및 동작 설명은 롬(ROM)의 일종인 페이지 단위로 처리 가능한 불휘발성 반도체 메모리 장치 중 마스크롬에 국한하여 상세히 설명할 것이다. 그러나 본 발명은 마스크롬에 한정하여 실시하였지만 이들은 동일한 효과를 얻는 범위 내에서 다른 불휘발성 반도체 메모리 장치에 실시되어질 수도 있다.
제3도는 본 발명에 따른 불휘발성 반도체 메모리의 개략적인 회로도이다.
제3도를 참조하면, 본 발명에 따른 페이지 버퍼(200)는 상기 비트라인들 BL1∼BLi에 각기 접속된 서브 페이지 버퍼 PBB1∼PBBi이 접속되어 있다. 상기 서브 페이지 버퍼 PBB1은 상기 비트라인 BL1과 데이터 라인인 노드 N4 사이에 접속된 엔모오스 트랜지스터 T7과, 상기 비트라인 BL1과 접지 전원 사이에 채널이 직렬로 접속된 엔모오스 트랜지스터 T8과, 전원전압과 상기 노드 N4 사이에 채널이 직렬로 접속된 피모오스 트랜지스터 T11과, 상기 노드 N4와 접지 전원 사이에 채널이 직렬로 접속된 엔모오스 트랜지스터 T13과, 전원전압과 접지 전원 사이에 채널이 직렬로 접속되고 각기 펄스신호 φC와 상기 노드 N4에 접속된 게이트를 가지는 피모오스 트랜지스터 T9, T10와 엔모오스 트랜지스터 T12와, 상기 피모오스 트랜지스터 T10의 드레인과 엔모오스 트랜지스터 T12의 드레인이 접속된 노드 N5와 접지 전원 사이에 채널이 직렬로 접속된 엔모오스 트랜지스터 T14를 가진다. 상기 노드 N5는 상기 컬럼 패스부(30)내의 엔모오스 트랜지스터 YAT1에 접속된다. 그리고 상기 트랜지스터들 T7∼T9의 게이트는 각기 펄스신호 φB, φA, φC, φE에 접속되고, 상기 엔모오스 트랜지스터들 T13, T14의 게이트는 각기 노드 N5와 펄스신호 φD에 접속된다.
동작은 제4도에 도시된 타이밍도와 함께 설명될 것이다.
제3도와 제4도를 참조하여 동작을 설명하면, 일정 구간인 구간 M3 동안 하이 레벨의 펄스신호 φA, φD를 인가하여 상기 비트라인 BLi을 방전시키고, 상기 페이지 버퍼(200)의 출력을 재설정(Reset)한 다음, 구간 M4에서 상기 피모오스 트랜지스터 T11을 로우 레벨이 펄스신호 φE로 상기 엔모오스 트랜지스터 T7을 하이레벨의 펄스신호 φB로 각기 턴-온 시켜 상기 각각의 비트라인 BLi을 일정 전압 레벨(VCC-Vt)로 충전시킨다. 여기서 펄스신호 φE는 전류미러의 출력이다.
상기 충전 동작이 끝나고 상기 비트라인 BLi이 디벨롭(Develop)되면, 선택된 셀의 성질(공핍형 트랜지스터인 경우 온-셀, 증가형 트랜지스터인 경우 오프-셀)에 따라 상기 노드 N4는 다른 값의 전압을 가지며, 상기 피모오스 트랜지스터 T9가 턴-온 되었을 때 노드 N5에 나타나는 전압레벨(데이터)을 결정한다. 이 데이터는 상기 컬럼 패스부(30)를 통해 상기 데이터 출력 버퍼(50)로 보내진다. 이때 상기 피모오스 트랜지스터 T9는 상기 데이터를 감지하는 구간 M6에서만 인에이블 시켜 상기 피모오스 트랜지스터 T11과 엔모오스 트랜지스터 T13을 통한 전류 경로의 형성기간을 최소화하도록 하여야 하며, 상기 엔모오스 트랜지스터 T13의 사이즈 결정에 주의가 요구된다. 따라서 상기 감지구간 M6에서 발생될 수 있는 피크전류를 최소화할 수 있다.
전술한 바와 같이 본 발명은 데이터 감지 구간에서의 피크 전류를 줄여 칩의 페일을 막을 수 있는 이점을 가진다. 또한 본 발명은 레이아웃 면적을 줄일 수 있는 이점을 갖는다.
Claims (5)
- 행과 열의 매트릭스 형태로 배열된 메모리 셀들로 구성된 메모리 셀 어레이와, 상기 메모리 셀들의 드레인을 공통으로 하여 접속된 복수 개의 비트라인들을 가지는 불휘발성 반도체 메모리에 있어서: 복수 개의 데이터 라인과, 상기 비트라인과 접지 전원 사이에 접속되어 상기 비트라인을 방전시키기 위한 제1방전 수단과, 상기 비트라인과 상기 전원전압 사이에 접속되어 상기 비트라인을 프리차아지시키기 위한 프리차아지수단과, 상기 비트라인과 상기 데이터 라인사이에 접속되어 상기 비트라인과 상기 데이터 라인에 인가된 전압을 분리하기 위한 분리 수단과, 상기 데이터 라인과 접지 전원 사이에 접속되어 상기 데이터 라인에 인가된 전압을 방전시키기 위한 제2방전 수단과, 상기 데이터 라인에 일단이 접속되어 데이터를 래치하기 위한 래치수단과, 상기 래치수단의 타단과 접지 전원 사이에 접속되어 상기 래치수단의 타단에 인가된 전압을 방전시키기 위한 제3방전수단을 가짐을 특징으로 하는 페이지 버퍼 회로.
- 제1항에 있어서, 상기 제1∼제3방전수단은 각기 제1∼제3엔모오스 트랜지스터임을 특징으로 하는 페이지 버퍼회로.
- 제1항에 있어서, 상기 프리차아지수단은 제1피모오스 트랜지스터임을 특징으로 하는 페이지 버퍼회로.
- 제1항에 있어서, 상기 분리수단은 제4엔모오스 트랜지스터임을 특징으로 하는 페이지 버퍼회로.
- 제1항에 있어서, 상기 래치수단은 전원전압과 접지 전원 사이에 채널이 직렬로 접속되고 게이트가 외부 펄스신호 접속된 제2피모오스 트랜지스터와, 상기 제2피모오스 트랜지스터의 드레인과 접지 전원 사이에 채널이 직렬로 접속되고 게이트가 상기 데이터 라인에 접속된 제3피모오스 트랜지스터와 제5엔모오스 트랜지스터를 가짐을 특징으로 하는 페이지 버퍼회로.
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1995
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