JP3652812B2 - 不揮発性メモリ装置及びその読出方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は不揮発性メモリ装置に係り、特に、電気的消去可能でプログラム可能な不揮発性メモリ装置（ＥＥＰＲＯＭ）に関する。
【０００２】
【従来の技術】
近年、ＥＥＰＲＯＭは高集積化されていく傾向にあり、同時にその性能及び動作速度も向上している。通常、ＥＥＰＲＯＭはフローティングゲート、制御ゲート、ソース及びドレインを有するフローティングゲートトランジスタをメモリセルとして使用している。その多数のメモリセルは、行及び列のマトリックス状に配列され、同一行に配列されたメモリセルの制御ゲートはワードラインに、同一列に配列されたメモリセルのドレインはビットラインに接続されている。メモリセルアレイは、このような多数のメモリセル、多数のワードライン、及び多数のビットラインから構成される。
【０００３】
このようなＥＥＰＲＯＭにおいては、動作速度を向上させるために、多数のワードラインのうち選択された一本のワードラインと接続している各メモリセルに記憶されたデータを、対応する多数のビットラインを通じて一度に読出すようにしている。このような読出動作をページ読出と呼び、多数のビットラインに読出されたデータは、ページバッファと呼ばれるデータラッチの貯蔵手段に一時的に貯蔵される。ページ読出動作は、例えば１９９４年８月１９日付公開の大韓民国特許公開第９４−１８８７０号に開示されている。
【０００４】
ＥＥＰＲＯＭでは、メモリ容量を増加させるためにＮＡＮＤ構造のメモリセル（ストリング）が開発されている。このストリングは、ストリング選択を行うストリング選択トランジスタとグランド選択を行うグランド選択トランジスタとの間に、複数のメモリセルを直列接続して構造を有する。このようなストリングを多数有するメモリセルアレイにおいて読出動作を行う場合、アドレス入力後に該アドレスによる選択メモリセル内のデータを読出すページ読出に数μｓかかる。従って、図１に示す読出動作時の信号タイミングと図２に示すＥＥＰＲＯＭにおける読出動作の説明図から分かるように、１ローデータ（ページ）の同時読出動作（ページ読出）を行ってメモリ装置内のラッチ部に貯蔵した後、外部提供の連続的な信号である読出エネーブル信号バーＲＥｘに従って順次に読出さなければならない。
【０００５】
即ち図中、ｔ０〜ｔ１の期間はページ読出命令の入力期間であり、この期間ｔ０〜ｔ１で外部命令のラッチエネーブル信号ＣＬＥｘを論理“Ｈ”でアドレスラッチエネーブル信号ＡＬＥｘを論理“Ｌ”レベルとし、そして書込エネーブル信号バーＷＥｘを論理“Ｌ”にトグルさせながらデータ入出力端子Ｉ／Ｏからページ読出命令を入力することにより、ページ読出動作が設定される。その後のｔ１〜ｔ２の期間はアドレス信号の入力期間であり、この期間でアドレスラッチエネーブル信号ＡＬＥｘに従いカラムアドレス信号及びローアドレス信号のアドレスラッチ動作が遂行される。
【０００６】
ｔ２〜ｔ３の期間は、ラッチしたカラムアドレス信号及びローアドレス信号によりページ読出動作を遂行する期間である。即ち、この期間でページバッファを構成するデータラッチに読出データが貯蔵される。そして、ｔ３以降の期間が、読出されたデータを順次にデータ入出力端子Ｉ／Ｏを通じて外部へ出力する期間である。図２は、１ページＰ１に対する読出動作の概略で、図１に示したようなタイミングで１ページＰ１についてのラッチ動作を遂行した後、データ入出力端子Ｉ／Ｏを通じて出力する動作を矢印で示してある。
【０００７】
図３は、順次読出動作の詳細を示した信号タイミング図、図４はＥＥＰＲＯＭにおける順次読出動作の説明図である。
【０００８】
図１及び図２に示したような１ページＰ１に対する直接的な読出動作がｔ４で完了すると、ｔ４〜ｔ５の期間で、次ページＰ２のアドレス入力を省略してチップ内部で自動的に次ページＰ２に対するページ読出動作を遂行する。このときの動作は前記ｔ２〜ｔ３の期間における動作と同様にしてラッチまでが行われ、そしてｔ５以降、外部提供の連続的な読出エネーブル信号バーＲＥｘによって連続的なデータを出力（順次読出）する。これにより、各ページのアドレス入力動作を省くことができる。
【０００９】
【発明が解決しようとする課題】
上記のような順次読出動作において、１ページＰ１に対する読出動作と次ページＰ２に対する読出動作との間には、期間ｔ４〜ｔ５で示されような次ページについてのページ読出時間が必要になる。このようなページ読出時間の間は外部信号が待機状態に保留されることになるので、全体的なデータアクセス時間の改善に限界があり、システム遂行能力をそれ以上向上させられないという解決課題がある。
【００１０】
従って、本発明の目的は、１ページ以上の連続的なデータ出力動作に際して、１ページに対するデータ出力動作が遂行される間に次ページのデータを読出してデータ出力の終了した貯蔵手段に先に貯蔵しておくことを可能とし、これにより外部信号の待機保留による時間損失を抑制して、より高速に連続的データ出力動作をすることが可能な不揮発性メモリ装置及びその読出方法を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するために本発明によれば、フローティングゲート形の多数のメモリセルをもつＮＡＮＤセルユニットが各ビットラインごとに接続され、該ＮＡＮＤセルユニット内のメモリセルの制御ゲートにそれぞれワードラインが接続されるＮＡＮＤ構造を有する不揮発性メモリ装置において、前記ビットラインのうち所定数のビットラインとその残りのビットラインに区分されて接続され、対応するビットラインに現れる前記メモリセルの記憶データを第１、第２貯蔵制御信号に応じてページ単位で貯蔵する第１、第２グループの貯蔵手段と、前記ワードラインのうち選択されたワードラインに接続された全てのメモリセルのデータを前記第１、第２グループの貯蔵手段に同時に貯蔵させ、そして、前記第１グループの貯蔵手段に貯蔵された全てのデータを入出力端子を介して順次出力した後、前記第２グループの貯蔵手段に貯蔵されたデータを前記入出力端子を介して順次出力すると共に前記選択されたワードラインの次のワードラインに接続されたメモリセルのデータを前記第１グループの貯蔵手段に同時に貯蔵させるように前記第１、第２貯蔵制御信号を発生する読出制御手段と、を備えることを特徴とする。
【００１４】
その読出制御手段は、データ読出期間中に読出エネーブル信号及びカラムアドレス信号に応じてカラムアドレス信号をカウントアップするカラムアドレスカウンタと、該カラムアドレスカウンタによるカウントアップされたカラムアドレス信号を感知して次ページ読出の活性化のための制御信号を発生するカラムアドレス感知回路と、前記カラムアドレスカウンタによりカウントアップされるカラムアドレス信号に応じて第１、第２グループの貯蔵手段に貯蔵されたデータを入出力端子へ伝送するための信号を提供するカラムデコーダと、外部からアドレス信号を受けて前記カラムアドレスカウンタのカウントアップを制御するための信号とページ読出を活性化するための信号を発生する順次読出制御回路と、前記カウントアップされた信号と読出エネーブル信号を受けて読出動作を活性化及び終了させるための信号と前記第１、第２グループの貯蔵手段をそれぞれ制御するための信号とを発生する読出クロック制御信号発生回路と、該読出クロック制御信号発生回路の出力信号を受けてビットラインのプリチャージ動作、データ貯蔵動作及び前記入出力端子へのデータ伝送動作を制御するための信号を発生する読出クロック回路と、を有するものとする。
【００１５】
そして、本発明によれば、行及び列のマトリックス状に配列されたＮＡＮＤ型の多数のメモリセルを有する第１及び第２メモリセルアレイと、該第１及び第２メモリセルアレイのビットラインに接続され、読出動作でデータをラッチするためのラッチ手段及びデータを感知するための感知手段を有するページバッファと、該ページバッファにプリチャージ電圧を提供するための電流供給回路と、を少なくとも備える不揮発性メモリ装置の読出方法において、前記各メモリセルアレイのローデータを前記ページバッファに同時に貯蔵する第１過程と、該第１過程で貯蔵したデータのうち前記第１メモリセルアレイのデータを入出力端子へ伝送する第２過程と、該第２過程に続いて、前記第１過程で貯蔵したデータのうち前記第２メモリセルアレイのデータを前記入出力端子へ伝送すると共に前記第１メモリセルアレイのローデータを前記ページバッファに同時に貯蔵する第３過程と、該第３過程で貯蔵した前記第１メモリセルアレイのデータを前記入出力端子へ伝送すると共に前記第２メモリセルアレイのローデータを前記ページバッファに同時に貯蔵する第４過程と、を実施することを特徴とする。この場合、第３過程と第４過程を反復していくことができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。下記の説明において、ＮＡＮＤセルやビットライン数、電圧値、回路構成など多くの特定詳細が本発明のより全般的な理解を提供するために提示されるが、これら特定詳細に限らず本発明を実施可能であることは勿論である。
【００１７】
ここで使用されるメモリセルとは、ソース、ドレイン、フローティングゲート、及び制御ゲートを有するフローティングゲートＭＯＳＦＥＴを意味し、プログラムとは、選択されたメモリセルへのデータ書込を意味する。また一例として電源供給電圧Ｖｃｃに３．３Ｖを用いる例を説明するが、本発明はこの電圧値に限定されるものではない。
【００１８】
本実施形態のＥＥＰＲＯＭは、チップ上にＣＭＯＳ製造技術を用いて制作され、約−１．８Ｖのしきい値電圧を有するデプレッションモードのＮチャネルＭＯＳトランジスタ（Ｄ形トランジスタ）、約０．７Ｖのしきい値電圧を有するエンハンスメントモードのＮチャネルＭＯＳトランジスタ（Ｎチャネルトランジスタ）、及び約−０．９Ｖのしきい値電圧を有するＰチャネルＭＯＳトランジスタ（Ｐチャネルトランジスタ）が用いられる。この例では４Ｍ×８ビットのＮＡＮＤ形ＥＥＰＲＯＭについて説明するが、本発明はこのようなＮＡＮＤ形のＥＥＰＲＯＭに限定されるものではない。
【００１９】
図５は、ＥＥＰＲＯＭの順次読出動作を遂行するための周辺回路の概略を示したブロック図である。
【００２０】
この図５には、順次読出動作時にアドレスバッファ（図示略）からのローアドレス信号とカウントアップ信号ＸＣＮＴｕｐに応じてカウントアップを行うローアドレスカウンタ回路５と、このローアドレスカウンタ回路５の出力に応じてローデコーダ７を制御する信号を発生するロープリデコーダ６と、読出エネーブル信号ＲＥｘによる順次データを出力するためのカラムアドレスカウンタ８及びカラムデコーダ９と、順次読出動作のためのカラムアドレス感知回路１１及び順次読出制御回路４と、ページ読出動作のための読出クロック回路３及び読出クロック制御信号発生回路２と、データ出力のためのデータ入出力バッファ１０と、カラムアドレスカウンタ８の出力信号を感知してページ読出活性化のための信号を発生し、順次読出動作のためのカラムアドレス感知回路１１と、行及び列のマトリックス状にメモリセルを配列したメモリセルアレイ１と、メモリセルアレイ１を制御するためのローデコーダ７及びページバッファ１２（貯蔵手段）と、カラム選択のためのカラム選択回路１３と、が示されている。
【００２１】
カラムアドレスカウンタ５としては、１９９４年１０月１日付出願の大韓民国特許出願第９４−２５２４３号に開示されているようなカラムアドレスカウンタを使用できる。
【００２２】
図６は、図５に示したメモリセルアレイ、ページバッファ、カラム選択回路、及びデータ入出力バッファの具体的な回路図である。同図において、メモリセルアレイ１は２つの上下位サブメモリセルアレイ１Ａ，１Ｂから構成され、５１２バイトが１ページとして構成されるが、１０２４バイトを１ページとして構成することもできる。
【００２３】
この図６には、メモリセルアレイ１内のビットラインＢＬ０〜ＢＬ５１１にそれぞれ接続され、データを感知するセンスアンプ機能及び読出データを一時的に貯蔵する貯蔵機能を有する上下位ページバッファ１２Ａ，１２Ｂと、上下位ページバッファ１２Ａ，１２Ｂから構成されたページバッファ１２に接続され、メモリセル内のデータを読出すときにビットラインＢＬへ供給される電流量を調節するカレントミラーの電流供給回路１４と、ページバッファ１２の出力端子に接続され、データの入出力時に外部制御信号の印加を受けてパス（経路）を決定する上下位入出力パス部１５Ａ，１５Ｂと、ビットラインＢＬ０〜ＢＬ５１１を選択するために、入出力パス部１５Ａ，１５Ｂの出力端子に接続されたカラム選択トランジスタから構成されるカラム選択回路１３と、カラム選択トランジスタにそれぞれ接続され、データ入出力端子Ｉ／Ｏを通じて入力される外部データをＣＭＯＳレベルのデータに変換してラッチする機能をもち、ラッチエネーブル信号又はデータ出力エネーブル信号に応じてラッチしたデータをデータバス又はデータ入出力端子Ｉ／Ｏに提供するデータ入出力バッファ１０と、が示されている。
【００２４】
下位サブメモリセルアレイ１Ａは、２５６個のＮＡＮＤセルユニットから構成される。各ＮＡＮＤセルユニットは、第１選択トランジスタＳＴ１（ストリング選択）のソースと第２選択トランジスタＳＴ２（グランド選択）のドレインとの間にチャネルが直列接続された１６個のメモリセルＭ１〜Ｍ１６から構成されている。各ＮＡＮＤセルユニット内の第１選択トランジスタＳＴ１のドレインは、低抵抗接続により対応ビットラインＢＬに接続され、また各ＮＡＮＤセルユニット内の第２選択トランジスタＳＴ２のソースは共通ソースラインＣＳＬに接続される。同一行に配列された第１選択トランジスタＳＴ１の制御ゲート、メモリセルＭ１〜Ｍ１６の制御ゲート及び第２選択トランジスタＳＴ２の制御ゲートは、第１選択ラインＳＳＬ、ワードラインＷＬ０〜ＷＬ１５及び第２選択ラインＧＳＬにそれぞれ接続される。この下位サブメモリセルアレイ１Ａ内の第１選択ラインＳＳＬ、第２選択ラインＧＳＬ、ワードラインＷＬ０〜ＷＬ１５はそれぞれローデコーダ７に接続される。尚、上位サブメモリセルアレイ１Ｂも下位サブメモリセルアレイ１Ａと同じ構造を有する。このようなメモリセルアレイ１を構成するＮＡＮＤセルユニットの構造及び平面レイアウトは、大韓民国公開特許第９４−１８８７０号に開示されている。
【００２５】
ビットラインＢＬに接続されるページバッファ１２において、ビットラインＢＬ上の高電圧伝送を防止するためのＤ形トランジスタＴ１のドレインがビットラインＢＬに接続され、このＤ形トランジスタＴ１のゲートにはビットライン制御信号ＢＬｃｔｌが印加される。Ｄ形トランジスタＴ１のソースは、読出動作中にビットラインＢＬのプリチャージレベルを設定するためのＮ形トランジスタＴ２のドレインに接続され、このＮ形トランジスタＴ２のゲートには電源電圧Ｖｃｃが印加される。Ｎ形トランジスタＴ２のソースに接続されて選択されたメモリセルの記憶データを感知してラッチするために、ノードＮ１とノードＮ２との間にドレイン・ソース通路が接続されたＮ形トランジスタＴ５と、ノードＮ１と接地電圧Ｖｓｓとの間にドレイン・ソース通路が接続されたＮ形トランジスタＴ４と、ノードＮ２とＮ３との間に対向接続された２つのインバータＧ１，Ｇ２と、ノードＮ３と接地電圧Ｖｓｓとの間にドレイン・ソース通路が直列接続されたＮ形トランジスタＴ６，Ｔ７と、Ｎ形トランジスＴ６のゲートに接続するデータ感知ラインＳ０と電源電圧Ｖｃｃとの間にドレイン・ソース通路が接続されたＰ形トランジスタＴ３と、が構成されている。
【００２６】
ノードＮ２とノードＮ３との間に対向接続されたインバータＧ１とインバータＧ２はデータラッチ回路Ｇ３（ラッチ手段）を構成し、ノードＮ３と接地電圧Ｖｓｓとの間に直列接続されたトランジスタＴ６，Ｔ７、及びデータラインＳ０はデータ感知回路（感知手段）を構成する。Ｎ形トランジスタＴ４のゲートは初期化制御信号φＤＣＢに接続され、Ｎ形トランジスタＴ５のゲートは下位分離制御信号φＳＢＬＬに接続される。Ｎ形トランジスタＴ５は、そのゲートに入力される下位分離制御信号φＳＢＬＬに応じてノードＮ１とノードＮ２との間を分離する。Ｎ形トランジスタＴ４，Ｔ５は、制御信号φＤＣＢ，φＳＢＬＬに応じてノードＮ３を論理“Ｈ”レベルに初期化する。Ｎ形トランジスタＴ７のゲートは下位バッファラッチ信号φＬａｔｃｈＬに接続される。
【００２７】
カレントミラー形の電流供給回路１４は、Ｐ形トランジスタＴ３のゲートに接続され、ビットラインＢＬ及びデータ感知ラインＳ０をプリチャージするプリチャージ電流と、ビットラインに接続されたメモリセルの記憶データを感知するための感知電流を提供する。この電流供給回路１４は、電源供給電圧Ｖｃｃと接地電圧Ｖｓｓとの間にＰ形トランジスタＴ１０のソース・ドレイン通路と、並列接続されたＰ形トランジスタＴ１１，Ｔ１２のソース・ドレイン通路と、Ｎ形トランジスタＴ１３，Ｔ１４のドレイン・ソース通路と、が直列接続されている。Ｐ形トランジスタＴ３，Ｔ１２のゲートがラインＺＯを通じて接続されており、ラインＺＯと接地電源Ｖｓｓとの間にはＮ形トランジスタＴ１５のドレイン・ソース通路が接続されている。Ｎ形トランジスタＴ１５及びＰ形トランジスタＴ１０のゲートはプリチャージ制御信号φＰＲＥに接続される。Ｐ形トランジスタＴ１２のゲートとドレインは共通接続され、Ｎ形トランジスタＴ１３のゲートは基準電圧Ｖｒｅｆに接続される。Ｎ形トランジスタＴ１４のゲートには、センスアンプ活性化信号φＳＡＥが印加される。
【００２８】
トランジスタＴ１５は、プリチャージ制御信号φＰＲＥに応じてラインＺＯを接地電圧Ｖｓｓへプルダウンさせ、これによりＰ形トランジスタＴ３がターンオン状態となり、このＰ形トランジスタＴ３のターンオンによってビットラインＢＬはプリチャージされる。Ｐ形トランジスタＴ３は十分に強いターンオン状態となるので、ビットラインＢＬは迅速にプリチャージされる。その後、ラインＺＯはセンスアンプ活性化信号φＳＡＥに応じて所定の電圧レベルとなり、これによりＰ形トランジスタＴ３が弱いターンオン状態となる。この状態になると微少電流Ｉｓｅｎｓｅがデータ感知ラインＳ０上へ供給される。
【００２９】
インバータＧ１，Ｇ２からなるデータラッチ回路Ｇ３に貯蔵されるデータは、下位読出制御信号φＲｅａｄＬに応答するトライステートインバータＧ４を介してカラム選択回路１３内のカラム選択トランジスタＴ９のドレインに印加される。トライステートインバータＧ４の入出力端子の間にはＮ形トランジスタＴ８のドレイン・ソース通路が並列接続され、そのゲートは制御信号ＳＰＢに接続される。
【００３０】
以上、１本のビットラインＢＬ０に接続されたページバッファ１２、入出力パス部１５、及びカラム選択回路１３を代表説明してきたが、残りのビットラインＢＬ１〜ＢＬ５１１も同一の回路構成である。尚、上位ページバッファ１２Ｂと上位入出力パス部１５Ｂは、上位分離制御信号φＳＢＬＨに応答するＮ形トランジスタＴ５と、上位バッファラッチ信号φＬａｔｃｈＨに応答するＮ形トランジスタＴ７と、上位読出制御信号φＲｅａｄＨに応答するトライステートインバータＧ４と、を有する。
【００３１】
図７は、図６に示したトライステートインバータの具体的な回路図である。このトライステートインバータＧ４は、Ｐ形トランジスタＴ１６，Ｔ１７とＮ形トランジスタＴ１８，Ｔ１９とから構成され、Ｐ形トランジスタＴ１７のゲートとＮ形トランジスタＴ１８のゲートに相補読出制御信号バーφＲｅａｄと読出制御信号φＲｅａｄがそれぞれ印加される。
【００３２】
図８は、図６中に示した複数の制御信号を発生するための読出クロック制御信号発生回路の具体的な回路図である。この読出クロック制御信号発生回路２は、ページ読出動作中であることを示す読出動作制御信号発生回路１６と、ページ読出動作の終了を示す読出終了信号発生回路１７と、ページバッファ１２のメモリセルアレイ接続を制御する信号を発生するバッファ制御信号発生回路１８と、から構成される。
【００３３】
読出動作制御信号発生回路１６は、インバータ１９〜２１及びＮＯＲゲート２２〜２４から構成される。このうちＮＯＲゲート２３，２４は、フリップフロップ２５を形成するために交差接続されている。この読出動作制御信号発生回路１６は、アドレスラッチ終了信号バーＡＬＥｅｎｄの論理“Ｌ”レベルへの遷移とページ読出エネーブル信号φＲｅｎの論理“Ｌ”レベルとの組合せに応じて論理“Ｌ”レベルから論理“Ｈ”レベルへ遷移する読出動作信号Ｒｏｐを発生し、読出終了制御信号φＳｆｉｎの論理“Ｈ”レベルへの遷移に応じて読出動作制御信号Ｒｏｐを論理“Ｈ”レベルから論理“Ｌ”レベルにディスエーブルさせる。
【００３４】
読出終了信号発生回路１７は、カウント信号Ｇｓｒｓｔ及び駆動信号φＲｃｙｅｎ、そして相補カウント信号バーＧｓｒｓｔに応じて読出終了制御信号φＳｆｉｎを発生する。この読出終了信号発生回路１７は、インバータ２６〜３０、遅延回路３１〜３３、ＮＡＮＤゲート３４、及びＮＯＲゲート３５，３６から構成される。インバータ２８，２９、遅延回路３３及びＮＡＮＤゲート３４から構成されたパルス発生回路３７は、ページ読出動作が１回以上行われたことを現す相補カウント信号バーＧｓｒｓｔの論理“Ｈ”レベルへの遷移を検出し、論理“Ｈ”レベルの短パルスを発生させる。そして、カウント信号Ｇｓｒｓｔの論理“Ｈ”レベルへの遷移と駆動信号φＲｃｙｅｎの短い幅の論理“Ｈ”レベルのクロックによりＮＯＲゲート３５から発生する論理“Ｈ”レベルの短パルスと、パルス発生回路３７からの論理“Ｈ”レベルの短パルスと、に応じて読出終了を知らせる読出終了制御信号φＳｆｉｎが論理“Ｌ”レベルから論理“Ｈ”レベルへの短パルスとして発生される。
【００３５】
バッファ制御信号発生回路１８は、アドレス信号Ａ８、相補アドレス信号バーＡ８、カウント信号Ｇｓｒｓｔ、相補カウント信号バーＧｓｒｓｔ、読出モードであることを現すフラグ信号Ｓｇｓｒに応じて、ページバッファ１２の活性化を制御する上下位バッファ制御信号バーＧＳＲＬ，バーＧＳＲＨを発生させる。このバッファ制御信号発生回路１８は、２つのＮＡＮＤゲート３８，３９で構成される。
【００３６】
図９は、図６中に示した複数の制御信号を発生するための読出クロック回路の具体的な回路図である。この読出クロック回路３は、制御信号発生回路４０と、感知及びラッチ制御信号発生回路４１と、読出制御信号発生回路４２と、から構成される。
【００３７】
制御信号発生回路４０は、インバータ４３〜５４、遅延回路５５，５６及びＮＡＮＤゲート５７〜６０から構成される。この制御信号発生回路４０は、読出動作制御信号発生回路１６からの読出動作信号Ｒｏｐと上下位バッファ制御信号バーＧＳＲＬ，バーＧＳＲＨに応じて、上下位分離制御信号φＳＢＬＬ，φＳＢＬＨ、ビットライン制御信号ＢＬｃｔｌ、初期化制御信号φＤＣＢ及びプリチャージ制御信号φＰＲＥを発生させる。インバータ４３，４４、遅延回路５５及びＮＡＮＤゲート５７から構成される第１クロック発生回路６１は、読出動作信号Ｒｏｐの論理“Ｈ”レベルへの遷移に応じて、遅延回路５５の遅延時間により定められる論理“Ｈ”レベルのクロックを発生させる。ＮＡＮＤゲート５８，５９及びインバータ４８，４９は、第１クロック発生回路６１からの論理“Ｈ”レベルのクロックと上下位バッファ制御信号バーＧＳＲＬ，バーＧＳＲＨに応じて、上下位分離制御信号φＳＢＬＬ，φＳＢＬＨをそれぞれ出力する。インバータ５０，５１は、第１クロック発生回路６１からの論理“Ｈ”レベルのクロックに応じて、論理“Ｈ”レベルのクロックである初期化制御信号φＤＣＢを出力する。インバータ５２〜５４、遅延回路５６及びＮＡＮＤゲート６０からなる第２クロック発生回路６２は、第１クロック発生回路６１からのクロックの論理“Ｌ”レベルへの遷移に応じて、遅延回路５６の遅延時間によって定められる論理“Ｈ”レベルのクロック、即ちプリチャージ制御信号φＰＲＥを発生する。インバータ４５，４６，４７は、読出動作信号Ｒｏｐに応じて論理“Ｌ”レベルのクロック、即ちビットライン制御信号ＢＬｃｔｌを出力する。
【００３８】
感知及びラッチ制御信号発生回路４１は、プリチャージ制御信号φＰＲＥと上下位バッファ制御信号バーＧＳＲＬ，バーＧＳＲＨに応じてセンスアンプ活性化信号φＳＡＥ、下位及び上位バッファラッチ信号φＬａｔｃｈＬ，φＬａｔｃｈＨを発生する。インバータ６３〜６６、遅延回路６７，６８及びＮＡＮＤゲート６９からなる感知制御信号発生回路７５は、制御信号発生回路４０からのプリチャージ制御信号φＰＲＥの論理“Ｈ”レベルへの遷移に応じて、遅延回路６７，６８の両遅延時間によって定められるパルス幅の論理“Ｈ”レベルのクロック、即ちセンスアンプ活性化信号φＳＡＥを発生させる。インバータ６３，７１，７２、遅延回路６８、ＮＡＮＤゲート７０及びＮＯＲゲート７３，７４から構成されるラッチ制御信号発生回路７６は、遅延回路６７を通じたプリチャージ制御信号φＰＲＥに応じて、遅延回路６８の遅延時間により定められるパルス幅のクロックである上下位ラッチ制御信号φＬａｔｃｈＬ，φＬａｔｃｈＨを発生させる。
【００３９】
読出制御信号発生回路４２は、感知制御信号発生回路７５からのセンスアンプ活性化信号φＳＡＥ、フラグ信号Ｓｇｓｒ、駆動信号φＲｃｙｅｎ、及び上下位バッファ制御信号バーＧＳＲＬ，バーＧＳＲＨに応じて、下位読出制御信号φＲｅａｄＬとその相補信号バーφＲｅａｄＬ及び上位読出制御信号φＲｅａｄＨとその相補信号バーφＲｅａｄＨを発生させる。この読出制御信号発生回路４２は、インバータ７７〜８８、遅延回路８９、ＮＡＮＤゲート９０及びＮＯＲゲート９１〜９６から構成される。インバータ７７〜７９、遅延回路８９及びＮＡＮＤゲート９０から構成された第３クロック発生回路９７は、センスアンプ活性化信号φＳＡＥの論理“Ｌ”レベルへの遷移に応じて論理“Ｈ”レベルの短パルスを発生し、このパルスが駆動信号φＲｃｙｅｎとして用いられる。ＮＯＲゲート９１，９２から構成されたフリップフロップ９８は、第３クロック発生回路９７からの論理“Ｈ”レベルの短パルスに応じて、論理“Ｈ”レベルから論理“Ｌ”レベルに遷移する信号を発生し、これによりカウント信号Ｇｓｒｓｔが論理“Ｌ”レベルから論理“Ｈ”レベルに遷移する。このカウント信号Ｇｓｒｓｔ、センスアンプ活性化信号φＳＡＥ及び上下位バッファ制御信号バーＧＳＲＬ，バーＧＳＲＨの印加をそれぞれ受けるＮＯＲゲート９５，９３を介して感知終了時、即ちセンスアンプ活性化信号φＳＡＥが論理“Ｌ”レベルに遷移するときに、読出制御信号φＲｅａｄＬ，バーφＲｅａｄＬ，φＲｅａｄＨ，バーφＲｅａｄＨが発生する。
【００４０】
図１０は、図６中に示した複数の制御信号を発生するための順次読出制御回路の具体的な回路図である。この順次読出制御回路４は、カウントアップ及びページ読出信号発生回路９９及びカラムアドレスリセット信号発生回路１００から構成される。
【００４１】
カウントアップ及びページ読出信号発生回路９９は、カラムアドレスの読出動作が完了したことを知らせるカラムアドレス感知信号Ｈｓａｙ、カラム開始信号φＦｓａｙ及びフラグ信号Ｓｇｓｒに応じて、カウントアップ信号ＸＣＮＴｕｐとページ読出エネーブル信号φＲｅｎを発生する。このカウントアップ及びページ読出信号発生回路９９は、インバータ１０１〜１０８、ＮＡＮＤゲート１０９〜１１２、遅延回路１１３及びＮＯＲゲート１１４から構成される。ＮＡＮＤゲート１１１，１１２からなるフリップフロップ１１６は、カラム開始信号φＦｓａｙの論理“Ｈ”レベルの短パルスとフラグ信号Ｓｇｓｒの論理“Ｈ”レベルに応じて、論理“Ｌ”レベルから論理“Ｈ”レベルに遷移する信号を発生する。インバータ１０２、遅延回路１１３、及びＮＡＮＤゲート１１０から構成された第４クロック発生回路１１５は、カラムアドレス感知信号Ｈｓａｙの論理“Ｌ”レベルから論理“Ｈ”レベルへの遷移とフリップフロップ１１６の論理“Ｈ”レベルへの遷移に応じて、論理“Ｌ”レベルの短パルスを発生する。この論理“Ｌ”レベルの短パルスは、インバータ１０３〜１０５を介して論理“Ｈ”レベルの短パルス、即ちカウントアップ信号ＸＣＮＴｕｐとなる。ＮＯＲゲート１１４とインバータ１０６は、第４クロック発生回路１１５の論理“Ｌ”レベルへの出力遷移とカラム開始信号φＦｓａｙの論理“Ｈ”レベルの短パルスに応じて、論理“Ｈ”レベルの短パルス、即ちページ読出エネーブル信号φＲｅｎを発生する。
【００４２】
カラムアドレスリセット発生回路１００は、トグル入力される読出エネーブル信号バーＲＥｘ、カラム終了信号Ｆｓａｙの論理“Ｈ”レベルの短パルス、論理“Ｌ”レベルのデータ伝送終了信号Ｒｏｐｄｉｓに応じて、論理“Ｈ”レベルの短パルス、即ちカラム開始信号φＦｓａｙを発生する。このカラムアドレスリセット信号発生回路１００は、インバータ１１７〜１１９、ＮＡＮＤゲート１２０〜１２３及び遅延回路１２４から構成される。ＮＡＮＤゲート１２１，１２２からなるフリップフロップ１２５は、読出エネーブル信号バーＲＥｘ、カラム終了信号Ｆｓａｙ、カラム開始信号φＦｓａｙに応じて論理“Ｈ”レベルの短パルスを発生し、この論理“Ｈ”レベルの短パルスの印加を受けて第５クロック発生回路１２６が論理“Ｈ”レベルの短パルスを出力する。この第５クロック発生回路１２６は、インバータ１１８，１１９、遅延回路１２４及びＮＡＮＤゲート１２３から構成される。
【００４３】
図１１及び図１２に、本実施形態のＥＥＰＲＯＭで順次読出動作を遂行する再のタイミング図を示し、図５〜図１０を参照しつつその読出動作を説明する。
【００４４】
まず、Ｍ０〜Ｍ１の期間は、読出動作のための命令を入力するための期間であり、メモリ装置内のコマンドレジスタ（図示略）からの読出動作モードであることを現すフラグ信号Ｓｇｓｒが論理“Ｌ”レベルから論理“Ｈ”レベルに遷移する。次に、Ｍ１〜Ｍ２の期間はカラムアドレスとローアドレスを入力する期間であり、最終アドレスが入力されると、メモリセルに対するページ読出動作の活性化信号であるアドレスラッチエネーブル信号バーＡＬＥｅｎｄが論理“Ｈ”レベルから論理“Ｌ”レベルに短い時間でトグルされ、これによりページ読出動作中であることを現す読出動作信号Ｒｏｐが論理“Ｌ”レベルから論理“Ｈ”レベルに遷移する。この読出動作信号Ｒｏｐが論理“Ｌ”レベルから論理“Ｈ”レベルに遷移すると読出動作を遂行することになり、当該期間Ｍ２〜Ｍ３では、１ページに対する読出動作が遂行される。
【００４５】
この期間Ｍ２〜Ｍ３では、ビットラインＢＬ０〜ＢＬ５１１をＤ形トランジスタの遮断電圧(Shut Off Voltage)レベル以下に維持させるビットライン制御信号ＢＬｃｔｌが論理“Ｈ”レベルから論理“Ｌ”レベルに遷移し、そしてビットラインの放電を行い且つページバッファ１２をセットするクロック信号φＳＢＬＬ，φＳＢＬＨ，φＤＣＢが論理“Ｌ”レベルから論理“Ｈ”レベルに一定時間活性化され、図６に示したＮ形トランジスタＴ４，Ｔ５を介して全てのビットラインがグランドレベルに放電され、各ビットラインに接続されたページバッファ１２が全てセットされる。この際、ページ読出動作時に１ページを構成するページバッファ１２のうち、下位メモリセルアレイ１Ａを選択するためのアドレスによって選択されるビットラインＢＬ０〜ＢＬ２５５に接続された下位ページバッファ１２Ａと、上位メモリセルアレイ１Ｂを選択するためのアドレスによって選択されるビットラインＢＬ２５６〜ＢＬ５１１に接続された上位ページバッファ１２Ｂとの活性化を制御する上位バッファ制御信号バーＧＳＲＨと下位バッファ制御信号バーＧＳＲＬは全て論理“Ｈ”レベルに維持される。
【００４６】
ビットラインの放電及び上下位ページバッファ１２Ａ，１２Ｂに対するセットが終了すると、プリチャージ制御信号φＰＲＥ及びセンスアンプ活性化信号φＳＡＥが論理“Ｌ”レベルから論理“Ｈ”レベルに遷移する。これにより、ビットラインに接続されたＰ形トランジスタＴ３のゲートに印加される電圧が論理“Ｌ”レベルになって多量の電流がビットラインにそれぞれ提供され、従って、全てのビットラインはＤ形トランジスタの遮断電圧レベルにプリチャージされ、データ感知ラインＳ０〜Ｓ５１１は電源電圧レベルになる。このようにビットラインのプリチャージ動作が十分に遂行された後、プリチャージ制御信号φＰＲＥが論理“Ｈ”レベルから論理“Ｌ”レベルに遷移して非活性状態となり、これに従って全てのビットラインに接続されたＰ形トランジスタＴ３のゲート電圧が論理“Ｌ”レベルから一定の電圧レベルに上昇し、微少電流Ｉｓｅｎｃｅのみがビットラインに供給されることになる。このとき、電流供給回路１４内のＮ形トランジスタＴ１３のゲートへ印加される基準電圧Ｖｒｅｆは、常時一定の電圧レベルに保持される。すると、遮断電圧レベルにプリチャージされたビットラインは、その対応するメモリセルのデータに応じて、該選択メモリセルによりグランドへ放電される電流がビットラインに流入する微少電流Ｉｓｅｎｓｅより大きい場合にはグランドレベルとなり、反対に小さい場合には遮断電圧レベルとなりる。これにより、各データ感知ラインＳｉ（ｉ＝０〜５１１）が、選択されたメモリセルのデータに応じて電源電圧又はグランドレベルになる。
【００４７】
選択メモリセル内のデータに応じて各データ感知ラインＳｉの電圧レベルが決定されると、その読出データをページバッファ１２へ貯蔵させる下位及び上位バッファラッチ信号φＬａｔｃｈＬ，φＬａｔｃｈＨが論理“Ｌ”レベルから論理“Ｈ”レベルに活性化される。すると、選択メモリセルのデータに従ってデータ感知ラインＳｉが電源電圧レベル（オフセルの場合）となるページバッファ１２のＮ形トランジスタＴ６，Ｔ７は全てターンオン状態になるので、そのラッチが論理“Ｌ”レベルに反転することになる。一方、データ感知ラインＳｉがグランドレベル（オンセルの場合）となるページバッファ１２のＮ形トランジスタＴ７はターンオン状態になるが、ＮＭＯＳトランジスタＴ６はターンオフ状態になるので、ラッチが論理“Ｈ”レベルをそのまま維持する。このようにして、読出されたメモリセルデータがページバッファ１２に貯蔵されると、読出データを貯蔵するための下位及び上位バッファラッチ信号φＬａｔｃｈＬ，φＬａｔｃｈＨ、センスアンプ活性化信号φＳＡＥは論理“Ｈ”レベルから論理“Ｌ”レベルに遷移して非活性化される。
【００４８】
センスアンプ活性化信号φＳＡＥが論理“Ｈ”レベルから論理“Ｌ”レベルに遷移するのに合わせて、トライステートインバータＧ４を活性化させるための上下位読出制御信号φＲｅａｄＬ，バーφＲｅａｄＬ，φＲｅａｄＨ，バーφＲｅａｄＨを活性化させる駆動信号φＲｃｙｅｎが、論理“Ｌ”レベルから一定時間論理“Ｈ”レベルへトグルされる。これにより上下位読出制御信号φＲｅａｄＬ，バーφＲｅａｄＬ，φＲｅａｄＨ，バーφＲｅａＨが活性化され、外部信号によるページバッファ１２のデータ出力が可能となり、また、メモリセルに対するページ読出動作が１回以上行われたことを現すカウント信号Ｇｓｒｓｔが論理“Ｌ”レベルから論理“Ｈ”レベルに遷移する。これに従って、ページ読出動作時に上位カラムアドレス信号により選択されるビットラインに接続されたページバッファ１２の活性化を制御する上位バッファ制御信号バーＧＳＲＨが論理“Ｈ”レベルから論理“Ｌ”レベルに遷移し、ページ読出動作の終了を現す読出終了制御信号φＳｆｉｎが論理“Ｌ”レベルから論理“Ｈ”レベルに短時間トグルされる。
【００４９】
読出終了制御信号φＳｆｉｎのトグルが行われると、ページ読出動作中であることを現す読出動作信号Ｒｏｐが論理“Ｈ”レベルから論理“Ｌ”レベルに遷移し、ビットラインをＤ形トランジスタの遮断電圧レベル以下に維持させるビットライン制御信号ＢＬｃｔｌが論理“Ｌ”レベルから論理“Ｈ”レベルに遷移する。ページ読出動作が終了すると、選択された１ページ該当のメモリセルからページバッファ１２へのデータ伝送動作が終了する。
【００５０】
続くＭ３〜Ｍ４の期間は、下位メモリセルアレイ１Ａについてのデータを入出力端子Ｉ／Ｏを通じて出力する期間である。この期間において、選択された１ページに該当のメモリセルからページバッファ１２へのデータ伝送動作が終了すると、読出エネーブル信号バーＲＥｘのトグルによりカラムアドレスが１ずつ増加する。従って、外部の読出エネーブル信号バーＲＥｘのトグルにより連続的かつ順次的なデータの出力動作が可能になる。読出エネーブル信号バーＲＥｘのトグルにより連続的なデータの出力動作が行われ、下位カラムアドレスによって選択されるビットラインに接続されたページバッファ１２Ａのデータ出力が終了すると、中間カラムアドレス２５６及び最終カラムアドレス５１２を感知するカラムアドレス感知回路１１の出力としての、中間カラムアドレスであることを現すカラムアドレス感知信号Ｈｓａｙが論理“Ｌ”レベルから論理“Ｈ”レベルに遷移する。
【００５１】
この次のＭ４〜Ｍ５の期間は、下位メモリセルアレイ１Ａから下位ページバッファ１２Ａへのデータ伝送を行う期間であり、またＭ４〜Ｍ６の期間は、上位ページバッファ１２Ｂにラッチされたデータを入出力端子Ｉ／Ｏへ出力する動作を行うための期間である。
【００５２】
期間Ｍ４〜Ｍ５で、カラムアドレス感知信号Ｈｓａｙが論理“Ｌ”レベルから論理“Ｈ”レベルに遷移すると、ローアドレスを増加させるカウントアップ信号ＸＣＮＴｕｐが論理“Ｌ”レベルから一定時間論理“Ｈ”レベルに１回トグルされてローアドレスを増加させ、これにより次のページ（Ｎ＋１番目）が選択されるようにする。そして、ページ読出を活性化させるアドレスラッチエネーブル信号バーＡＬＥｅｎｄ以外の他のページ読出エネーブル信号φＲｅｎが論理“Ｌ”レベルから論理“Ｈ”レベルにトグルされ、これに従ってページ読出動作中であることを現す読出動作信号Ｒｏｐが論理“Ｌ”レベルから論理“Ｈ”レベルに再び遷移する。この際、読出エネーブル信号バーＲＥｘの連続的なトグルを通じて、次ページに対するページ読出動作の活性化とは無関係に、上位カラムアドレスにより選択されるビットラインに接続されたページバッファ１２Ｂのデータを出力させることができる。
【００５３】
期間Ｍ４〜Ｍ５では、ページ読出動作中であることを現す読出動作信号Ｒｏｐの論理“Ｈ”レベルへの遷移によって、ページ読出動作時にビットラインレベルをＤ形トランジスタの遮断電圧レベル以下に維持させるビットライン制御信号ＢＬｃｔｌが論理“Ｈ”レベルから論理“Ｌ”レベルに遷移する。このとき、上位カラムアドレスによって選択されるビットラインに接続された上位ページバッファ１２Ｂの活性化を制御する上位バッファ制御信号バーＧＳＲＨは論理“Ｌ”レベルであるため、ビットラインを放電し且つ下位ページバッファ１２Ａをセットする下位分離制御信号φＳＢＬＬと初期化制御信号φＤＣＢのみが論理“Ｌ”レベルから論理“Ｈ”レベルに一定時間活性化され、これに従い、Ｎ形トランジスタＴ４，Ｔ５を介して全てのビットラインがグランドレベルに放電され、また下位カラムアドレスにより選択されるビットラインに接続された下位ページバッファ１２Ａのみがセットされる。
【００５４】
全てのビットラインの放電及び下位ページに該当する下位ページバッファ１２Ａのセットが終了すると、ビットラインプリチャージを活性化させるためのプリチャージ制御信号φＰＲＥ及びセンスアンプ活性化信号φＳＡＥが論理“Ｌ”レベルから論理“Ｈ”レベルに再び遷移する。プリチャージ制御信号φＰＲＥ及びセンスアンプ活性化信号φＳＡＥが論理“Ｌ”レベルから論理“Ｈ”レベルに遷移すると、上位カラムアドレスによって選択されるビットラインに接続された上位ページバッファ１２Ｂの活性化を制御する上位バッファ制御信号バーＧＳＲＨは論理“Ｌ”レベルであるため、トライステートインバータＧ４を活性化するための下位読出制御信号φＲｅａｄＬ，バーφＲｅａｄＬが非活性化され、そして全てのビットラインに接続されたＰ形トランジスタＴ３のゲートに印加される電圧が再びグランドレベルになって多量の電流がビットラインに注入される。これにより、全てのビットラインに接続されたＤ形トランジスタＴ１の遮断電圧レベルに再びプリチャージが行われ、全てのデータ感知ラインＳ０〜Ｓ５１１は再び電源電圧レベルになる。
【００５５】
このようにビットラインのプリチャージ動作が十分に行われた後、ビットライン制御信号φＢＬｃｔ１は論理“Ｈ”レベルから論理“Ｌ”レベルに遷移して非活性状態となり、全てのビットラインに接続されたＰ形トランジスタＴ３のゲートに印加される電圧がグランドレベルから一定の電圧レベルに上昇することになる。その結果、再び微少電流Ｉｓｅｎｃｅのみがビットラインに供給される。すると、Ｄ形トランジスタＴ１の遮断電圧レベルにプリチャージされているビットラインは、対応する選択メモリセルのデータに応じて、上記同様にその電圧レベルが決定され、これに従いデータ感知ラインＳｉも選択メモリセルのデータに応じて再び電源電圧又はグランドレベルになる。
【００５６】
選択されたメモリセルのデータに応じて各データ感知ラインＳｉの電圧レベルが決定されると、読出さデータをページバッファ１２へ貯蔵させるための上下位バッファラッチ信号φＬａｔｃｈＬ，φＬａｔｃｈＨのうち下位バッファラッチ信号φＬａｔｃｈＬのみが活性化され、これにより、上記同様にして、下位カラムアドレスにより選択されるビットラインに接続された下位ページバッファ１２Ａにのみ選択的に読出データが貯蔵される。下位ページバッファ１２Ａにのみ読出データを貯蔵する動作が終了すると、読出データを下位ページバッファ１２Ａへ貯蔵させるための下位バッファラッチ信号φＬａｔｃｈＬとセンスアンプ活性化信号φＳＡＥが論理“Ｈ”レベルから論理“Ｌ”レベルに遷移して非活性化される。
【００５７】
センスアンプ活性化信号φＳＡＥが論理“Ｈ”レベルから論理“Ｌ”レベルに遷移すると、トライステートインバータＧ４を活性化させる下位読出制御信号φＲｅａｄＬ，バーφＲｅａｄＬが活性化され、上下位読出制御信号φＲｅａｄＬ，バーφＲｅａｄＬ，φＲｅａｄＨ，バーφＲｅａｄＨを活性化させる駆動信号φＲｃｙｅｎが論理“Ｌ”レベルから一定時間論理“Ｈ”レベルに再びトグルされる。
【００５８】
しかしこのとき、トライステートインバータＧ４を活性化させる上下位読出制御信号φＲｅａｄＬ，バーφＲｅａｄＬ，φＲｅａｄＨ，バーφＲｅａｄＨは、その前にすでに活性化されている。そして、ページ読出動作が１回以上遂行されたか否かを現すカウント信号Ｇｓｒｓｔが論理“Ｈ”レベルの状態にあるので、ページ読出動作の終了を現す読出終了制御信号φＳｆｉｎは、論理“Ｌ”レベルから論理“Ｈ”レベルに短時間トグルされる。読出終了制御信号φＳｆｉｎがトグルされると、ページ読出動作中であることを現す読出動作信号Ｒｏｐが論理“Ｈ”レベルから論理“Ｌ”レベルに遷移し、これにより、ビットラインレベルをＤ形トランジスＴ１の遮断電圧レベル以下に維持させるビットライン制御信号ＢＬｃｔｌが論理“Ｌ”レベルから論理“Ｈ”レベルに遷移する。従って、ページ読出動作が終了し、Ｎ＋１番目の次ページについて下位カラムアドレスで選択されるビットラインに接続されたメモリセルから下位カラムアドレスで選択されるビットラインに接続された下位ページバッファ１２Ａへのデータ伝送動作が終了する。
【００５９】
一方、読出エネーブル信号バーＲＥｘのトグルによる順次アクセス(Serial Access) のサイクル時間が５０ｎｓであり、ページ読出時間が３μｓであると仮定すると、Ｎ＋１番目の次ページについて下位カラムアドレスによって選択されるビットラインに接続されたメモリセルから下位カラムアドレスによって選択されるビットラインに接続された下位ページバッファ１２Ａへのデータ伝送動作が終了しても、Ｎ番目の１ページについて上位カラムアドレスによって選択されるビットラインに接続された上位ページバッファ１２Ｂに貯蔵されているデータの連続的な処理が行われている。読出エネーブル信号バーＲＥｘのトグルによって、Ｎ番目の１ページについて上位カラムアドレスによって選択されるビットラインに接続された上位ページバッファ１２Ｂに貯蔵されているデータの連続的な処理が行われ、最終データが出力されると、中間カラムアドレス及び最終カラムアドレスを感知するカラムアドレス感知回路１１の出力であるカラム終了信号Ｆｓａｙが論理“Ｌ”レベルから論理“Ｈ”レベルに遷移する。従って、上位ページバッファ１２Ｂに貯蔵されたデータを出力する動作は期間Ｍ４〜Ｍ６で遂行することになる。
【００６０】
次に、Ｍ６〜Ｍ７の期間は、上位メモリセルアレイ１Ｂから上位ページバッファ１２Ｂへのデータ伝送を行う期間であり、またＭ６以降の期間は、下位ページバッファ１２Ａにラッチされたデータを入出力端子Ｉ／Ｏへ出力する動作を行うための期間である。
【００６１】
最終カラムアドレスであることを現すカラム終了信号Ｆｓａｙが論理“Ｌ”レベルから論理“Ｈ”レベルに遷移すると、カラムアドレスを再設定(Reset) するカラム開始信号φＦｓａｙが論理“Ｌ”レベルから一定時間論理“Ｈ”レベルにトグルされ、これによりカラムアドレスカウンタ８がリセットされると、ページ読出動作を活性化するためのページ読出エネーブル信号φＲｅｎが論理“Ｌ”レベルから論理“Ｈ”レベルにトグルされる。カラムアドレスが再設定されると、最終カラムアドレスであることを現すカラム終了信号Ｆｓａｙが論理“Ｈ”レベルから論理“Ｌ”レベルに遷移し、上位ページバッファ１２Ｂの活性化を制御する上位バッファ制御信号バーＧＳＲＨが論理“Ｌ”レベルから論理“Ｈ”レベルに遷移し、下位ページバッファ１２Ａの活性化を制御する下位バッファ制御信号バーＧＳＲＬが論理“Ｈ”レベルから論理“Ｌ”レベルに遷移する。
【００６２】
また、ページ読出動作を活性化するページ読出エネーブル信号φＲｅｎが論理“Ｌ”レベルから論理“Ｈ”レベルにトグルされると、ページ読出動作中であることを現す読出動作信号Ｒｏｐが論理“Ｌ”レベルから論理“Ｈ”レベルに再び遷移する。この際、読出エネーブル信号バーＲＥｘは連続的にトグルしてページ読出動作の活性化とは関係なく下位ページバッファ１２Ａのデータを出力させることができ、このときの下位ページバッファ１２Ａのデータは、Ｎ＋１番目の次ページの下位カラムアドレスによって選択されるビットラインに接続されたメモリセルのデータを貯蔵している。
【００６３】
ページ読出動作中であることを現す読出動作信号Ｒｏｐが論理“Ｌ”レベルから論理“Ｈ”レベルに再び遷移すると、ページ読出動作時にビットラインレベルをＤ形トランジスタＴ１の遮断電圧レベル以下に維持させるビットライン制御信号ＢＬｃｔｌが論理“Ｈ”レベルから論理“Ｌ”レベルに遷移し、下位ページバッファ１２Ａの活性化を制御する下位バッファ制御信号バーＧＳＲＬが論理“Ｌ”レベル、上位ページバッファ１２Ｂの活性化を制御する上位バッファ制御信号バーＧＳＲＨが論理“Ｈ”レベルにあるので、下位ページバッファ１２Ａをセットし且つビットラインを放電する下位分離制御信号φＳＢＬＬ及び初期化制御信号φＤＣＢのみが論理“Ｌ”レベルから論理“Ｈ”レベルに一定時間活性化され、これによりＮ形トランジスタＴ４，Ｔ５を介して全てのビットラインがグランドレベルに放電され、上位ページバッファ１２Ｂのセットが終了すると、プリチャージ制御信号φＰＲＥ及びセンスアンプ活性化信号φＳＡＥが論理“Ｌ”レベルから論理“Ｈ”レベルに再び遷移する。
【００６４】
プリチャージ制御信号φＰＲＥ及びセンスアンプ活性化信号φＳＡＥが論理“Ｌ”レベルから論理“Ｈ”レベルに遷移すると、下位ページバッファ１２Ａの活性化を制御する下位バッファ制御信号バーＧＳＲＬが論理“Ｌ”レベルにあるので、トライステートインバータＧ４を活性化させる上位読出制御信号φＲｅａｄＨ，バーφＲｅａｄＨが非活性化される。以後のビットラインレベル及びデータ感知ラインＳｉのレベル決定は、上記同様にして行われる。
【００６５】
ビットラインレベル及びデータ感知ラインＳｉのレベルが決定されると、読出データをページバッファ１２へ貯蔵させるための上下位バッファラッチ信号φＬａｔｃｈＬ，φＬａｔｃｈＨのうち上位バッファラッチ信号φＬａｔｃｈＨのみが活性化され、これにより上記同様にして、上位カラムアドレスによって選択されるビットラインに接続された上位ページバッファ１２Ｂにのみ選択的に読出データが貯蔵される。上位ページバッファ１２Ｂにのみ選択的に読出データを貯蔵する動作が終了すると、読出データを上位ページバッファ１２Ｂへ貯蔵させるための上位バッファラッチ信号φＬａｔｃｈＨとセンスアンプ活性化信号φＳＡＥが論理“Ｈ”レベルから論理“Ｌ”レベルに遷移して非活性化される。
【００６６】
センスアンプ活性化信号φＳＡＥが論理“Ｈ”レベルから論理“Ｌ”レベルに遷移するのに合わせて、トライステートインバータＧ４を活性化させる上位読出制御信号φＲｅａｄＨ，バーφＲｅａｄＨが活性化され、上下位読出制御信号φＲｅａｄＬ，バーφＲｅａｄＬ，φＲｅａｄＨ，バーφＲｅａｄＨを活性化させる駆動信号φＲｃｙｅｎが論理“Ｌ”レベルから一定時間論理“Ｈ”レベルに再びトグルされる。しかしこの際もトライステートインバータＧ４を活性化させる上下位読出制御信号φＲｅａｄＬ，バーφＲｅａｄＬ，φＲｅａｄＨ，バーφＲｅａｄＨはその前に既に活性化されている。そして、ページ読出動作が１回以上行われたか否かを現すカウント信号Ｇｓｒｓｔが論理“Ｈ”レベルの状態にあるので、ページ読出動作を知らせる読出終了制御信号φＳｆｉｎが論理“Ｌ”レベルから論理“Ｈ”レベルに短い時間トグルされる。
【００６７】
読出終了制御信号φＳｆｉｎがトグルされると、ページ読出動作中であることを現す読出動作信号Ｒｏｐが論理“Ｈ”レベルから論理“Ｌ”レベルに遷移し、これにより、ビットラインレベルをＤ形トランジスタの遮断電圧レベル以下に維持させるビットライン制御信号ＢＬｃｔｌが論理“Ｌ”レベルから論理“Ｈ”レベルに遷移し、ページ読出動作が終了してＮ＋１番目の次ページについて上位カラムアドレスによって選択されるビットラインに接続されたメモリセルから上位カラムアドレスによって選択されるビットラインに接続された上位ページバッファ１２Ｂへのデータ伝送動作が完了する。
【００６８】
上位ページバッファ１２Ｂへのデータ伝送動作が終了しても、下位カラムアドレスによって選択されるビットラインに接続された下位ページバッファ１２Ａに貯蔵されているデータの連続的な処理動作が継続して行われている。
【００６９】
以上、図面を中心に例を挙げて実施形態を説明してきたが、本発明の技術的思想の範囲内ではこの他に多様な変形が可能であることは勿論である。
【００７０】
【発明の効果】
本発明の揮発性メモリ装置によれば、連続的なデータ出力動作の間に次のページに対するページ読出動作を遂行するようになっているので、外部信号の待機保留時間が不要であり、従って、システムの実行能力と出力時間が改善され、より高速、高機能化が図られる。
【図面の簡単な説明】
【図１】従来における不揮発性メモリ装置の読出動作タイミングを示す信号波形図。
【図２】図１に示したタイミングに関連する読出動作の説明図。
【図３】従来における不揮発性メモリ装置の順次読出動作タイミングを示す信号波形図。
【図４】図３に示したタイミングに関連する順次読出動作の説明図。
【図５】本発明による不揮発性メモリ装置のブロック図。
【図６】図５中のメモリセルアレイ、ページバッファ、カラム選択回路、及びデータ入出力バッファについて示す回路図。
【図７】図６中のトライステートインバータＧ４の回路図。
【図８】図５中の読出クロック制御回路２の回路図。
【図９】図５中の読出クロック回路３の回路図。
【図１０】図５中の順次読出制御回路４の回路図。
【図１１】図５の不揮発性メモリ装置の順次読出動作タイミングを示す信号波形図。
【図１２】図１１に続く信号波形図。
【符号の説明】
１ メモリセルアレイ
２ 読出クロック制御回路
３ 読出クロック回路
４ 順次読出制御回路
５ ローアドレスカウンタ
６ ロープリデコーダ
７ ローデコーダ
８ カラムアドレスカウンタ
９ カラムデコーダ
１０ データ入出力バッファ
１１ カラムアドレス感知回路
１２ ページバッファ
１３ カラム選択回路
１４ 電流供給回路
１５ 入出力パス部
１６ 読出動作制御信号発生回路
１７ 読出終了信号発生回路
１８ バッファ制御信号発生回路
４０ 制御信号発生回路
４１ 感知及びラッチ制御信号発生回路
４２ 読出制御信号発生回路
９９ カウントアップ及びページ読出発生回路
１００ カラムアドレスリセット信号発生回路
【発明の属する技術分野】
本発明は不揮発性メモリ装置に係り、特に、電気的消去可能でプログラム可能な不揮発性メモリ装置（ＥＥＰＲＯＭ）に関する。
【０００２】
【従来の技術】
近年、ＥＥＰＲＯＭは高集積化されていく傾向にあり、同時にその性能及び動作速度も向上している。通常、ＥＥＰＲＯＭはフローティングゲート、制御ゲート、ソース及びドレインを有するフローティングゲートトランジスタをメモリセルとして使用している。その多数のメモリセルは、行及び列のマトリックス状に配列され、同一行に配列されたメモリセルの制御ゲートはワードラインに、同一列に配列されたメモリセルのドレインはビットラインに接続されている。メモリセルアレイは、このような多数のメモリセル、多数のワードライン、及び多数のビットラインから構成される。
【０００３】
このようなＥＥＰＲＯＭにおいては、動作速度を向上させるために、多数のワードラインのうち選択された一本のワードラインと接続している各メモリセルに記憶されたデータを、対応する多数のビットラインを通じて一度に読出すようにしている。このような読出動作をページ読出と呼び、多数のビットラインに読出されたデータは、ページバッファと呼ばれるデータラッチの貯蔵手段に一時的に貯蔵される。ページ読出動作は、例えば１９９４年８月１９日付公開の大韓民国特許公開第９４−１８８７０号に開示されている。
【０００４】
ＥＥＰＲＯＭでは、メモリ容量を増加させるためにＮＡＮＤ構造のメモリセル（ストリング）が開発されている。このストリングは、ストリング選択を行うストリング選択トランジスタとグランド選択を行うグランド選択トランジスタとの間に、複数のメモリセルを直列接続して構造を有する。このようなストリングを多数有するメモリセルアレイにおいて読出動作を行う場合、アドレス入力後に該アドレスによる選択メモリセル内のデータを読出すページ読出に数μｓかかる。従って、図１に示す読出動作時の信号タイミングと図２に示すＥＥＰＲＯＭにおける読出動作の説明図から分かるように、１ローデータ（ページ）の同時読出動作（ページ読出）を行ってメモリ装置内のラッチ部に貯蔵した後、外部提供の連続的な信号である読出エネーブル信号バーＲＥｘに従って順次に読出さなければならない。
【０００５】
即ち図中、ｔ０〜ｔ１の期間はページ読出命令の入力期間であり、この期間ｔ０〜ｔ１で外部命令のラッチエネーブル信号ＣＬＥｘを論理“Ｈ”でアドレスラッチエネーブル信号ＡＬＥｘを論理“Ｌ”レベルとし、そして書込エネーブル信号バーＷＥｘを論理“Ｌ”にトグルさせながらデータ入出力端子Ｉ／Ｏからページ読出命令を入力することにより、ページ読出動作が設定される。その後のｔ１〜ｔ２の期間はアドレス信号の入力期間であり、この期間でアドレスラッチエネーブル信号ＡＬＥｘに従いカラムアドレス信号及びローアドレス信号のアドレスラッチ動作が遂行される。
【０００６】
ｔ２〜ｔ３の期間は、ラッチしたカラムアドレス信号及びローアドレス信号によりページ読出動作を遂行する期間である。即ち、この期間でページバッファを構成するデータラッチに読出データが貯蔵される。そして、ｔ３以降の期間が、読出されたデータを順次にデータ入出力端子Ｉ／Ｏを通じて外部へ出力する期間である。図２は、１ページＰ１に対する読出動作の概略で、図１に示したようなタイミングで１ページＰ１についてのラッチ動作を遂行した後、データ入出力端子Ｉ／Ｏを通じて出力する動作を矢印で示してある。
【０００７】
図３は、順次読出動作の詳細を示した信号タイミング図、図４はＥＥＰＲＯＭにおける順次読出動作の説明図である。
【０００８】
図１及び図２に示したような１ページＰ１に対する直接的な読出動作がｔ４で完了すると、ｔ４〜ｔ５の期間で、次ページＰ２のアドレス入力を省略してチップ内部で自動的に次ページＰ２に対するページ読出動作を遂行する。このときの動作は前記ｔ２〜ｔ３の期間における動作と同様にしてラッチまでが行われ、そしてｔ５以降、外部提供の連続的な読出エネーブル信号バーＲＥｘによって連続的なデータを出力（順次読出）する。これにより、各ページのアドレス入力動作を省くことができる。
【０００９】
【発明が解決しようとする課題】
上記のような順次読出動作において、１ページＰ１に対する読出動作と次ページＰ２に対する読出動作との間には、期間ｔ４〜ｔ５で示されような次ページについてのページ読出時間が必要になる。このようなページ読出時間の間は外部信号が待機状態に保留されることになるので、全体的なデータアクセス時間の改善に限界があり、システム遂行能力をそれ以上向上させられないという解決課題がある。
【００１０】
従って、本発明の目的は、１ページ以上の連続的なデータ出力動作に際して、１ページに対するデータ出力動作が遂行される間に次ページのデータを読出してデータ出力の終了した貯蔵手段に先に貯蔵しておくことを可能とし、これにより外部信号の待機保留による時間損失を抑制して、より高速に連続的データ出力動作をすることが可能な不揮発性メモリ装置及びその読出方法を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するために本発明によれば、フローティングゲート形の多数のメモリセルをもつＮＡＮＤセルユニットが各ビットラインごとに接続され、該ＮＡＮＤセルユニット内のメモリセルの制御ゲートにそれぞれワードラインが接続されるＮＡＮＤ構造を有する不揮発性メモリ装置において、前記ビットラインのうち所定数のビットラインとその残りのビットラインに区分されて接続され、対応するビットラインに現れる前記メモリセルの記憶データを第１、第２貯蔵制御信号に応じてページ単位で貯蔵する第１、第２グループの貯蔵手段と、前記ワードラインのうち選択されたワードラインに接続された全てのメモリセルのデータを前記第１、第２グループの貯蔵手段に同時に貯蔵させ、そして、前記第１グループの貯蔵手段に貯蔵された全てのデータを入出力端子を介して順次出力した後、前記第２グループの貯蔵手段に貯蔵されたデータを前記入出力端子を介して順次出力すると共に前記選択されたワードラインの次のワードラインに接続されたメモリセルのデータを前記第１グループの貯蔵手段に同時に貯蔵させるように前記第１、第２貯蔵制御信号を発生する読出制御手段と、を備えることを特徴とする。
【００１４】
その読出制御手段は、データ読出期間中に読出エネーブル信号及びカラムアドレス信号に応じてカラムアドレス信号をカウントアップするカラムアドレスカウンタと、該カラムアドレスカウンタによるカウントアップされたカラムアドレス信号を感知して次ページ読出の活性化のための制御信号を発生するカラムアドレス感知回路と、前記カラムアドレスカウンタによりカウントアップされるカラムアドレス信号に応じて第１、第２グループの貯蔵手段に貯蔵されたデータを入出力端子へ伝送するための信号を提供するカラムデコーダと、外部からアドレス信号を受けて前記カラムアドレスカウンタのカウントアップを制御するための信号とページ読出を活性化するための信号を発生する順次読出制御回路と、前記カウントアップされた信号と読出エネーブル信号を受けて読出動作を活性化及び終了させるための信号と前記第１、第２グループの貯蔵手段をそれぞれ制御するための信号とを発生する読出クロック制御信号発生回路と、該読出クロック制御信号発生回路の出力信号を受けてビットラインのプリチャージ動作、データ貯蔵動作及び前記入出力端子へのデータ伝送動作を制御するための信号を発生する読出クロック回路と、を有するものとする。
【００１５】
そして、本発明によれば、行及び列のマトリックス状に配列されたＮＡＮＤ型の多数のメモリセルを有する第１及び第２メモリセルアレイと、該第１及び第２メモリセルアレイのビットラインに接続され、読出動作でデータをラッチするためのラッチ手段及びデータを感知するための感知手段を有するページバッファと、該ページバッファにプリチャージ電圧を提供するための電流供給回路と、を少なくとも備える不揮発性メモリ装置の読出方法において、前記各メモリセルアレイのローデータを前記ページバッファに同時に貯蔵する第１過程と、該第１過程で貯蔵したデータのうち前記第１メモリセルアレイのデータを入出力端子へ伝送する第２過程と、該第２過程に続いて、前記第１過程で貯蔵したデータのうち前記第２メモリセルアレイのデータを前記入出力端子へ伝送すると共に前記第１メモリセルアレイのローデータを前記ページバッファに同時に貯蔵する第３過程と、該第３過程で貯蔵した前記第１メモリセルアレイのデータを前記入出力端子へ伝送すると共に前記第２メモリセルアレイのローデータを前記ページバッファに同時に貯蔵する第４過程と、を実施することを特徴とする。この場合、第３過程と第４過程を反復していくことができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。下記の説明において、ＮＡＮＤセルやビットライン数、電圧値、回路構成など多くの特定詳細が本発明のより全般的な理解を提供するために提示されるが、これら特定詳細に限らず本発明を実施可能であることは勿論である。
【００１７】
ここで使用されるメモリセルとは、ソース、ドレイン、フローティングゲート、及び制御ゲートを有するフローティングゲートＭＯＳＦＥＴを意味し、プログラムとは、選択されたメモリセルへのデータ書込を意味する。また一例として電源供給電圧Ｖｃｃに３．３Ｖを用いる例を説明するが、本発明はこの電圧値に限定されるものではない。
【００１８】
本実施形態のＥＥＰＲＯＭは、チップ上にＣＭＯＳ製造技術を用いて制作され、約−１．８Ｖのしきい値電圧を有するデプレッションモードのＮチャネルＭＯＳトランジスタ（Ｄ形トランジスタ）、約０．７Ｖのしきい値電圧を有するエンハンスメントモードのＮチャネルＭＯＳトランジスタ（Ｎチャネルトランジスタ）、及び約−０．９Ｖのしきい値電圧を有するＰチャネルＭＯＳトランジスタ（Ｐチャネルトランジスタ）が用いられる。この例では４Ｍ×８ビットのＮＡＮＤ形ＥＥＰＲＯＭについて説明するが、本発明はこのようなＮＡＮＤ形のＥＥＰＲＯＭに限定されるものではない。
【００１９】
図５は、ＥＥＰＲＯＭの順次読出動作を遂行するための周辺回路の概略を示したブロック図である。
【００２０】
この図５には、順次読出動作時にアドレスバッファ（図示略）からのローアドレス信号とカウントアップ信号ＸＣＮＴｕｐに応じてカウントアップを行うローアドレスカウンタ回路５と、このローアドレスカウンタ回路５の出力に応じてローデコーダ７を制御する信号を発生するロープリデコーダ６と、読出エネーブル信号ＲＥｘによる順次データを出力するためのカラムアドレスカウンタ８及びカラムデコーダ９と、順次読出動作のためのカラムアドレス感知回路１１及び順次読出制御回路４と、ページ読出動作のための読出クロック回路３及び読出クロック制御信号発生回路２と、データ出力のためのデータ入出力バッファ１０と、カラムアドレスカウンタ８の出力信号を感知してページ読出活性化のための信号を発生し、順次読出動作のためのカラムアドレス感知回路１１と、行及び列のマトリックス状にメモリセルを配列したメモリセルアレイ１と、メモリセルアレイ１を制御するためのローデコーダ７及びページバッファ１２（貯蔵手段）と、カラム選択のためのカラム選択回路１３と、が示されている。
【００２１】
カラムアドレスカウンタ５としては、１９９４年１０月１日付出願の大韓民国特許出願第９４−２５２４３号に開示されているようなカラムアドレスカウンタを使用できる。
【００２２】
図６は、図５に示したメモリセルアレイ、ページバッファ、カラム選択回路、及びデータ入出力バッファの具体的な回路図である。同図において、メモリセルアレイ１は２つの上下位サブメモリセルアレイ１Ａ，１Ｂから構成され、５１２バイトが１ページとして構成されるが、１０２４バイトを１ページとして構成することもできる。
【００２３】
この図６には、メモリセルアレイ１内のビットラインＢＬ０〜ＢＬ５１１にそれぞれ接続され、データを感知するセンスアンプ機能及び読出データを一時的に貯蔵する貯蔵機能を有する上下位ページバッファ１２Ａ，１２Ｂと、上下位ページバッファ１２Ａ，１２Ｂから構成されたページバッファ１２に接続され、メモリセル内のデータを読出すときにビットラインＢＬへ供給される電流量を調節するカレントミラーの電流供給回路１４と、ページバッファ１２の出力端子に接続され、データの入出力時に外部制御信号の印加を受けてパス（経路）を決定する上下位入出力パス部１５Ａ，１５Ｂと、ビットラインＢＬ０〜ＢＬ５１１を選択するために、入出力パス部１５Ａ，１５Ｂの出力端子に接続されたカラム選択トランジスタから構成されるカラム選択回路１３と、カラム選択トランジスタにそれぞれ接続され、データ入出力端子Ｉ／Ｏを通じて入力される外部データをＣＭＯＳレベルのデータに変換してラッチする機能をもち、ラッチエネーブル信号又はデータ出力エネーブル信号に応じてラッチしたデータをデータバス又はデータ入出力端子Ｉ／Ｏに提供するデータ入出力バッファ１０と、が示されている。
【００２４】
下位サブメモリセルアレイ１Ａは、２５６個のＮＡＮＤセルユニットから構成される。各ＮＡＮＤセルユニットは、第１選択トランジスタＳＴ１（ストリング選択）のソースと第２選択トランジスタＳＴ２（グランド選択）のドレインとの間にチャネルが直列接続された１６個のメモリセルＭ１〜Ｍ１６から構成されている。各ＮＡＮＤセルユニット内の第１選択トランジスタＳＴ１のドレインは、低抵抗接続により対応ビットラインＢＬに接続され、また各ＮＡＮＤセルユニット内の第２選択トランジスタＳＴ２のソースは共通ソースラインＣＳＬに接続される。同一行に配列された第１選択トランジスタＳＴ１の制御ゲート、メモリセルＭ１〜Ｍ１６の制御ゲート及び第２選択トランジスタＳＴ２の制御ゲートは、第１選択ラインＳＳＬ、ワードラインＷＬ０〜ＷＬ１５及び第２選択ラインＧＳＬにそれぞれ接続される。この下位サブメモリセルアレイ１Ａ内の第１選択ラインＳＳＬ、第２選択ラインＧＳＬ、ワードラインＷＬ０〜ＷＬ１５はそれぞれローデコーダ７に接続される。尚、上位サブメモリセルアレイ１Ｂも下位サブメモリセルアレイ１Ａと同じ構造を有する。このようなメモリセルアレイ１を構成するＮＡＮＤセルユニットの構造及び平面レイアウトは、大韓民国公開特許第９４−１８８７０号に開示されている。
【００２５】
ビットラインＢＬに接続されるページバッファ１２において、ビットラインＢＬ上の高電圧伝送を防止するためのＤ形トランジスタＴ１のドレインがビットラインＢＬに接続され、このＤ形トランジスタＴ１のゲートにはビットライン制御信号ＢＬｃｔｌが印加される。Ｄ形トランジスタＴ１のソースは、読出動作中にビットラインＢＬのプリチャージレベルを設定するためのＮ形トランジスタＴ２のドレインに接続され、このＮ形トランジスタＴ２のゲートには電源電圧Ｖｃｃが印加される。Ｎ形トランジスタＴ２のソースに接続されて選択されたメモリセルの記憶データを感知してラッチするために、ノードＮ１とノードＮ２との間にドレイン・ソース通路が接続されたＮ形トランジスタＴ５と、ノードＮ１と接地電圧Ｖｓｓとの間にドレイン・ソース通路が接続されたＮ形トランジスタＴ４と、ノードＮ２とＮ３との間に対向接続された２つのインバータＧ１，Ｇ２と、ノードＮ３と接地電圧Ｖｓｓとの間にドレイン・ソース通路が直列接続されたＮ形トランジスタＴ６，Ｔ７と、Ｎ形トランジスＴ６のゲートに接続するデータ感知ラインＳ０と電源電圧Ｖｃｃとの間にドレイン・ソース通路が接続されたＰ形トランジスタＴ３と、が構成されている。
【００２６】
ノードＮ２とノードＮ３との間に対向接続されたインバータＧ１とインバータＧ２はデータラッチ回路Ｇ３（ラッチ手段）を構成し、ノードＮ３と接地電圧Ｖｓｓとの間に直列接続されたトランジスタＴ６，Ｔ７、及びデータラインＳ０はデータ感知回路（感知手段）を構成する。Ｎ形トランジスタＴ４のゲートは初期化制御信号φＤＣＢに接続され、Ｎ形トランジスタＴ５のゲートは下位分離制御信号φＳＢＬＬに接続される。Ｎ形トランジスタＴ５は、そのゲートに入力される下位分離制御信号φＳＢＬＬに応じてノードＮ１とノードＮ２との間を分離する。Ｎ形トランジスタＴ４，Ｔ５は、制御信号φＤＣＢ，φＳＢＬＬに応じてノードＮ３を論理“Ｈ”レベルに初期化する。Ｎ形トランジスタＴ７のゲートは下位バッファラッチ信号φＬａｔｃｈＬに接続される。
【００２７】
カレントミラー形の電流供給回路１４は、Ｐ形トランジスタＴ３のゲートに接続され、ビットラインＢＬ及びデータ感知ラインＳ０をプリチャージするプリチャージ電流と、ビットラインに接続されたメモリセルの記憶データを感知するための感知電流を提供する。この電流供給回路１４は、電源供給電圧Ｖｃｃと接地電圧Ｖｓｓとの間にＰ形トランジスタＴ１０のソース・ドレイン通路と、並列接続されたＰ形トランジスタＴ１１，Ｔ１２のソース・ドレイン通路と、Ｎ形トランジスタＴ１３，Ｔ１４のドレイン・ソース通路と、が直列接続されている。Ｐ形トランジスタＴ３，Ｔ１２のゲートがラインＺＯを通じて接続されており、ラインＺＯと接地電源Ｖｓｓとの間にはＮ形トランジスタＴ１５のドレイン・ソース通路が接続されている。Ｎ形トランジスタＴ１５及びＰ形トランジスタＴ１０のゲートはプリチャージ制御信号φＰＲＥに接続される。Ｐ形トランジスタＴ１２のゲートとドレインは共通接続され、Ｎ形トランジスタＴ１３のゲートは基準電圧Ｖｒｅｆに接続される。Ｎ形トランジスタＴ１４のゲートには、センスアンプ活性化信号φＳＡＥが印加される。
【００２８】
トランジスタＴ１５は、プリチャージ制御信号φＰＲＥに応じてラインＺＯを接地電圧Ｖｓｓへプルダウンさせ、これによりＰ形トランジスタＴ３がターンオン状態となり、このＰ形トランジスタＴ３のターンオンによってビットラインＢＬはプリチャージされる。Ｐ形トランジスタＴ３は十分に強いターンオン状態となるので、ビットラインＢＬは迅速にプリチャージされる。その後、ラインＺＯはセンスアンプ活性化信号φＳＡＥに応じて所定の電圧レベルとなり、これによりＰ形トランジスタＴ３が弱いターンオン状態となる。この状態になると微少電流Ｉｓｅｎｓｅがデータ感知ラインＳ０上へ供給される。
【００２９】
インバータＧ１，Ｇ２からなるデータラッチ回路Ｇ３に貯蔵されるデータは、下位読出制御信号φＲｅａｄＬに応答するトライステートインバータＧ４を介してカラム選択回路１３内のカラム選択トランジスタＴ９のドレインに印加される。トライステートインバータＧ４の入出力端子の間にはＮ形トランジスタＴ８のドレイン・ソース通路が並列接続され、そのゲートは制御信号ＳＰＢに接続される。
【００３０】
以上、１本のビットラインＢＬ０に接続されたページバッファ１２、入出力パス部１５、及びカラム選択回路１３を代表説明してきたが、残りのビットラインＢＬ１〜ＢＬ５１１も同一の回路構成である。尚、上位ページバッファ１２Ｂと上位入出力パス部１５Ｂは、上位分離制御信号φＳＢＬＨに応答するＮ形トランジスタＴ５と、上位バッファラッチ信号φＬａｔｃｈＨに応答するＮ形トランジスタＴ７と、上位読出制御信号φＲｅａｄＨに応答するトライステートインバータＧ４と、を有する。
【００３１】
図７は、図６に示したトライステートインバータの具体的な回路図である。このトライステートインバータＧ４は、Ｐ形トランジスタＴ１６，Ｔ１７とＮ形トランジスタＴ１８，Ｔ１９とから構成され、Ｐ形トランジスタＴ１７のゲートとＮ形トランジスタＴ１８のゲートに相補読出制御信号バーφＲｅａｄと読出制御信号φＲｅａｄがそれぞれ印加される。
【００３２】
図８は、図６中に示した複数の制御信号を発生するための読出クロック制御信号発生回路の具体的な回路図である。この読出クロック制御信号発生回路２は、ページ読出動作中であることを示す読出動作制御信号発生回路１６と、ページ読出動作の終了を示す読出終了信号発生回路１７と、ページバッファ１２のメモリセルアレイ接続を制御する信号を発生するバッファ制御信号発生回路１８と、から構成される。
【００３３】
読出動作制御信号発生回路１６は、インバータ１９〜２１及びＮＯＲゲート２２〜２４から構成される。このうちＮＯＲゲート２３，２４は、フリップフロップ２５を形成するために交差接続されている。この読出動作制御信号発生回路１６は、アドレスラッチ終了信号バーＡＬＥｅｎｄの論理“Ｌ”レベルへの遷移とページ読出エネーブル信号φＲｅｎの論理“Ｌ”レベルとの組合せに応じて論理“Ｌ”レベルから論理“Ｈ”レベルへ遷移する読出動作信号Ｒｏｐを発生し、読出終了制御信号φＳｆｉｎの論理“Ｈ”レベルへの遷移に応じて読出動作制御信号Ｒｏｐを論理“Ｈ”レベルから論理“Ｌ”レベルにディスエーブルさせる。
【００３４】
読出終了信号発生回路１７は、カウント信号Ｇｓｒｓｔ及び駆動信号φＲｃｙｅｎ、そして相補カウント信号バーＧｓｒｓｔに応じて読出終了制御信号φＳｆｉｎを発生する。この読出終了信号発生回路１７は、インバータ２６〜３０、遅延回路３１〜３３、ＮＡＮＤゲート３４、及びＮＯＲゲート３５，３６から構成される。インバータ２８，２９、遅延回路３３及びＮＡＮＤゲート３４から構成されたパルス発生回路３７は、ページ読出動作が１回以上行われたことを現す相補カウント信号バーＧｓｒｓｔの論理“Ｈ”レベルへの遷移を検出し、論理“Ｈ”レベルの短パルスを発生させる。そして、カウント信号Ｇｓｒｓｔの論理“Ｈ”レベルへの遷移と駆動信号φＲｃｙｅｎの短い幅の論理“Ｈ”レベルのクロックによりＮＯＲゲート３５から発生する論理“Ｈ”レベルの短パルスと、パルス発生回路３７からの論理“Ｈ”レベルの短パルスと、に応じて読出終了を知らせる読出終了制御信号φＳｆｉｎが論理“Ｌ”レベルから論理“Ｈ”レベルへの短パルスとして発生される。
【００３５】
バッファ制御信号発生回路１８は、アドレス信号Ａ８、相補アドレス信号バーＡ８、カウント信号Ｇｓｒｓｔ、相補カウント信号バーＧｓｒｓｔ、読出モードであることを現すフラグ信号Ｓｇｓｒに応じて、ページバッファ１２の活性化を制御する上下位バッファ制御信号バーＧＳＲＬ，バーＧＳＲＨを発生させる。このバッファ制御信号発生回路１８は、２つのＮＡＮＤゲート３８，３９で構成される。
【００３６】
図９は、図６中に示した複数の制御信号を発生するための読出クロック回路の具体的な回路図である。この読出クロック回路３は、制御信号発生回路４０と、感知及びラッチ制御信号発生回路４１と、読出制御信号発生回路４２と、から構成される。
【００３７】
制御信号発生回路４０は、インバータ４３〜５４、遅延回路５５，５６及びＮＡＮＤゲート５７〜６０から構成される。この制御信号発生回路４０は、読出動作制御信号発生回路１６からの読出動作信号Ｒｏｐと上下位バッファ制御信号バーＧＳＲＬ，バーＧＳＲＨに応じて、上下位分離制御信号φＳＢＬＬ，φＳＢＬＨ、ビットライン制御信号ＢＬｃｔｌ、初期化制御信号φＤＣＢ及びプリチャージ制御信号φＰＲＥを発生させる。インバータ４３，４４、遅延回路５５及びＮＡＮＤゲート５７から構成される第１クロック発生回路６１は、読出動作信号Ｒｏｐの論理“Ｈ”レベルへの遷移に応じて、遅延回路５５の遅延時間により定められる論理“Ｈ”レベルのクロックを発生させる。ＮＡＮＤゲート５８，５９及びインバータ４８，４９は、第１クロック発生回路６１からの論理“Ｈ”レベルのクロックと上下位バッファ制御信号バーＧＳＲＬ，バーＧＳＲＨに応じて、上下位分離制御信号φＳＢＬＬ，φＳＢＬＨをそれぞれ出力する。インバータ５０，５１は、第１クロック発生回路６１からの論理“Ｈ”レベルのクロックに応じて、論理“Ｈ”レベルのクロックである初期化制御信号φＤＣＢを出力する。インバータ５２〜５４、遅延回路５６及びＮＡＮＤゲート６０からなる第２クロック発生回路６２は、第１クロック発生回路６１からのクロックの論理“Ｌ”レベルへの遷移に応じて、遅延回路５６の遅延時間によって定められる論理“Ｈ”レベルのクロック、即ちプリチャージ制御信号φＰＲＥを発生する。インバータ４５，４６，４７は、読出動作信号Ｒｏｐに応じて論理“Ｌ”レベルのクロック、即ちビットライン制御信号ＢＬｃｔｌを出力する。
【００３８】
感知及びラッチ制御信号発生回路４１は、プリチャージ制御信号φＰＲＥと上下位バッファ制御信号バーＧＳＲＬ，バーＧＳＲＨに応じてセンスアンプ活性化信号φＳＡＥ、下位及び上位バッファラッチ信号φＬａｔｃｈＬ，φＬａｔｃｈＨを発生する。インバータ６３〜６６、遅延回路６７，６８及びＮＡＮＤゲート６９からなる感知制御信号発生回路７５は、制御信号発生回路４０からのプリチャージ制御信号φＰＲＥの論理“Ｈ”レベルへの遷移に応じて、遅延回路６７，６８の両遅延時間によって定められるパルス幅の論理“Ｈ”レベルのクロック、即ちセンスアンプ活性化信号φＳＡＥを発生させる。インバータ６３，７１，７２、遅延回路６８、ＮＡＮＤゲート７０及びＮＯＲゲート７３，７４から構成されるラッチ制御信号発生回路７６は、遅延回路６７を通じたプリチャージ制御信号φＰＲＥに応じて、遅延回路６８の遅延時間により定められるパルス幅のクロックである上下位ラッチ制御信号φＬａｔｃｈＬ，φＬａｔｃｈＨを発生させる。
【００３９】
読出制御信号発生回路４２は、感知制御信号発生回路７５からのセンスアンプ活性化信号φＳＡＥ、フラグ信号Ｓｇｓｒ、駆動信号φＲｃｙｅｎ、及び上下位バッファ制御信号バーＧＳＲＬ，バーＧＳＲＨに応じて、下位読出制御信号φＲｅａｄＬとその相補信号バーφＲｅａｄＬ及び上位読出制御信号φＲｅａｄＨとその相補信号バーφＲｅａｄＨを発生させる。この読出制御信号発生回路４２は、インバータ７７〜８８、遅延回路８９、ＮＡＮＤゲート９０及びＮＯＲゲート９１〜９６から構成される。インバータ７７〜７９、遅延回路８９及びＮＡＮＤゲート９０から構成された第３クロック発生回路９７は、センスアンプ活性化信号φＳＡＥの論理“Ｌ”レベルへの遷移に応じて論理“Ｈ”レベルの短パルスを発生し、このパルスが駆動信号φＲｃｙｅｎとして用いられる。ＮＯＲゲート９１，９２から構成されたフリップフロップ９８は、第３クロック発生回路９７からの論理“Ｈ”レベルの短パルスに応じて、論理“Ｈ”レベルから論理“Ｌ”レベルに遷移する信号を発生し、これによりカウント信号Ｇｓｒｓｔが論理“Ｌ”レベルから論理“Ｈ”レベルに遷移する。このカウント信号Ｇｓｒｓｔ、センスアンプ活性化信号φＳＡＥ及び上下位バッファ制御信号バーＧＳＲＬ，バーＧＳＲＨの印加をそれぞれ受けるＮＯＲゲート９５，９３を介して感知終了時、即ちセンスアンプ活性化信号φＳＡＥが論理“Ｌ”レベルに遷移するときに、読出制御信号φＲｅａｄＬ，バーφＲｅａｄＬ，φＲｅａｄＨ，バーφＲｅａｄＨが発生する。
【００４０】
図１０は、図６中に示した複数の制御信号を発生するための順次読出制御回路の具体的な回路図である。この順次読出制御回路４は、カウントアップ及びページ読出信号発生回路９９及びカラムアドレスリセット信号発生回路１００から構成される。
【００４１】
カウントアップ及びページ読出信号発生回路９９は、カラムアドレスの読出動作が完了したことを知らせるカラムアドレス感知信号Ｈｓａｙ、カラム開始信号φＦｓａｙ及びフラグ信号Ｓｇｓｒに応じて、カウントアップ信号ＸＣＮＴｕｐとページ読出エネーブル信号φＲｅｎを発生する。このカウントアップ及びページ読出信号発生回路９９は、インバータ１０１〜１０８、ＮＡＮＤゲート１０９〜１１２、遅延回路１１３及びＮＯＲゲート１１４から構成される。ＮＡＮＤゲート１１１，１１２からなるフリップフロップ１１６は、カラム開始信号φＦｓａｙの論理“Ｈ”レベルの短パルスとフラグ信号Ｓｇｓｒの論理“Ｈ”レベルに応じて、論理“Ｌ”レベルから論理“Ｈ”レベルに遷移する信号を発生する。インバータ１０２、遅延回路１１３、及びＮＡＮＤゲート１１０から構成された第４クロック発生回路１１５は、カラムアドレス感知信号Ｈｓａｙの論理“Ｌ”レベルから論理“Ｈ”レベルへの遷移とフリップフロップ１１６の論理“Ｈ”レベルへの遷移に応じて、論理“Ｌ”レベルの短パルスを発生する。この論理“Ｌ”レベルの短パルスは、インバータ１０３〜１０５を介して論理“Ｈ”レベルの短パルス、即ちカウントアップ信号ＸＣＮＴｕｐとなる。ＮＯＲゲート１１４とインバータ１０６は、第４クロック発生回路１１５の論理“Ｌ”レベルへの出力遷移とカラム開始信号φＦｓａｙの論理“Ｈ”レベルの短パルスに応じて、論理“Ｈ”レベルの短パルス、即ちページ読出エネーブル信号φＲｅｎを発生する。
【００４２】
カラムアドレスリセット発生回路１００は、トグル入力される読出エネーブル信号バーＲＥｘ、カラム終了信号Ｆｓａｙの論理“Ｈ”レベルの短パルス、論理“Ｌ”レベルのデータ伝送終了信号Ｒｏｐｄｉｓに応じて、論理“Ｈ”レベルの短パルス、即ちカラム開始信号φＦｓａｙを発生する。このカラムアドレスリセット信号発生回路１００は、インバータ１１７〜１１９、ＮＡＮＤゲート１２０〜１２３及び遅延回路１２４から構成される。ＮＡＮＤゲート１２１，１２２からなるフリップフロップ１２５は、読出エネーブル信号バーＲＥｘ、カラム終了信号Ｆｓａｙ、カラム開始信号φＦｓａｙに応じて論理“Ｈ”レベルの短パルスを発生し、この論理“Ｈ”レベルの短パルスの印加を受けて第５クロック発生回路１２６が論理“Ｈ”レベルの短パルスを出力する。この第５クロック発生回路１２６は、インバータ１１８，１１９、遅延回路１２４及びＮＡＮＤゲート１２３から構成される。
【００４３】
図１１及び図１２に、本実施形態のＥＥＰＲＯＭで順次読出動作を遂行する再のタイミング図を示し、図５〜図１０を参照しつつその読出動作を説明する。
【００４４】
まず、Ｍ０〜Ｍ１の期間は、読出動作のための命令を入力するための期間であり、メモリ装置内のコマンドレジスタ（図示略）からの読出動作モードであることを現すフラグ信号Ｓｇｓｒが論理“Ｌ”レベルから論理“Ｈ”レベルに遷移する。次に、Ｍ１〜Ｍ２の期間はカラムアドレスとローアドレスを入力する期間であり、最終アドレスが入力されると、メモリセルに対するページ読出動作の活性化信号であるアドレスラッチエネーブル信号バーＡＬＥｅｎｄが論理“Ｈ”レベルから論理“Ｌ”レベルに短い時間でトグルされ、これによりページ読出動作中であることを現す読出動作信号Ｒｏｐが論理“Ｌ”レベルから論理“Ｈ”レベルに遷移する。この読出動作信号Ｒｏｐが論理“Ｌ”レベルから論理“Ｈ”レベルに遷移すると読出動作を遂行することになり、当該期間Ｍ２〜Ｍ３では、１ページに対する読出動作が遂行される。
【００４５】
この期間Ｍ２〜Ｍ３では、ビットラインＢＬ０〜ＢＬ５１１をＤ形トランジスタの遮断電圧(Shut Off Voltage)レベル以下に維持させるビットライン制御信号ＢＬｃｔｌが論理“Ｈ”レベルから論理“Ｌ”レベルに遷移し、そしてビットラインの放電を行い且つページバッファ１２をセットするクロック信号φＳＢＬＬ，φＳＢＬＨ，φＤＣＢが論理“Ｌ”レベルから論理“Ｈ”レベルに一定時間活性化され、図６に示したＮ形トランジスタＴ４，Ｔ５を介して全てのビットラインがグランドレベルに放電され、各ビットラインに接続されたページバッファ１２が全てセットされる。この際、ページ読出動作時に１ページを構成するページバッファ１２のうち、下位メモリセルアレイ１Ａを選択するためのアドレスによって選択されるビットラインＢＬ０〜ＢＬ２５５に接続された下位ページバッファ１２Ａと、上位メモリセルアレイ１Ｂを選択するためのアドレスによって選択されるビットラインＢＬ２５６〜ＢＬ５１１に接続された上位ページバッファ１２Ｂとの活性化を制御する上位バッファ制御信号バーＧＳＲＨと下位バッファ制御信号バーＧＳＲＬは全て論理“Ｈ”レベルに維持される。
【００４６】
ビットラインの放電及び上下位ページバッファ１２Ａ，１２Ｂに対するセットが終了すると、プリチャージ制御信号φＰＲＥ及びセンスアンプ活性化信号φＳＡＥが論理“Ｌ”レベルから論理“Ｈ”レベルに遷移する。これにより、ビットラインに接続されたＰ形トランジスタＴ３のゲートに印加される電圧が論理“Ｌ”レベルになって多量の電流がビットラインにそれぞれ提供され、従って、全てのビットラインはＤ形トランジスタの遮断電圧レベルにプリチャージされ、データ感知ラインＳ０〜Ｓ５１１は電源電圧レベルになる。このようにビットラインのプリチャージ動作が十分に遂行された後、プリチャージ制御信号φＰＲＥが論理“Ｈ”レベルから論理“Ｌ”レベルに遷移して非活性状態となり、これに従って全てのビットラインに接続されたＰ形トランジスタＴ３のゲート電圧が論理“Ｌ”レベルから一定の電圧レベルに上昇し、微少電流Ｉｓｅｎｃｅのみがビットラインに供給されることになる。このとき、電流供給回路１４内のＮ形トランジスタＴ１３のゲートへ印加される基準電圧Ｖｒｅｆは、常時一定の電圧レベルに保持される。すると、遮断電圧レベルにプリチャージされたビットラインは、その対応するメモリセルのデータに応じて、該選択メモリセルによりグランドへ放電される電流がビットラインに流入する微少電流Ｉｓｅｎｓｅより大きい場合にはグランドレベルとなり、反対に小さい場合には遮断電圧レベルとなりる。これにより、各データ感知ラインＳｉ（ｉ＝０〜５１１）が、選択されたメモリセルのデータに応じて電源電圧又はグランドレベルになる。
【００４７】
選択メモリセル内のデータに応じて各データ感知ラインＳｉの電圧レベルが決定されると、その読出データをページバッファ１２へ貯蔵させる下位及び上位バッファラッチ信号φＬａｔｃｈＬ，φＬａｔｃｈＨが論理“Ｌ”レベルから論理“Ｈ”レベルに活性化される。すると、選択メモリセルのデータに従ってデータ感知ラインＳｉが電源電圧レベル（オフセルの場合）となるページバッファ１２のＮ形トランジスタＴ６，Ｔ７は全てターンオン状態になるので、そのラッチが論理“Ｌ”レベルに反転することになる。一方、データ感知ラインＳｉがグランドレベル（オンセルの場合）となるページバッファ１２のＮ形トランジスタＴ７はターンオン状態になるが、ＮＭＯＳトランジスタＴ６はターンオフ状態になるので、ラッチが論理“Ｈ”レベルをそのまま維持する。このようにして、読出されたメモリセルデータがページバッファ１２に貯蔵されると、読出データを貯蔵するための下位及び上位バッファラッチ信号φＬａｔｃｈＬ，φＬａｔｃｈＨ、センスアンプ活性化信号φＳＡＥは論理“Ｈ”レベルから論理“Ｌ”レベルに遷移して非活性化される。
【００４８】
センスアンプ活性化信号φＳＡＥが論理“Ｈ”レベルから論理“Ｌ”レベルに遷移するのに合わせて、トライステートインバータＧ４を活性化させるための上下位読出制御信号φＲｅａｄＬ，バーφＲｅａｄＬ，φＲｅａｄＨ，バーφＲｅａｄＨを活性化させる駆動信号φＲｃｙｅｎが、論理“Ｌ”レベルから一定時間論理“Ｈ”レベルへトグルされる。これにより上下位読出制御信号φＲｅａｄＬ，バーφＲｅａｄＬ，φＲｅａｄＨ，バーφＲｅａＨが活性化され、外部信号によるページバッファ１２のデータ出力が可能となり、また、メモリセルに対するページ読出動作が１回以上行われたことを現すカウント信号Ｇｓｒｓｔが論理“Ｌ”レベルから論理“Ｈ”レベルに遷移する。これに従って、ページ読出動作時に上位カラムアドレス信号により選択されるビットラインに接続されたページバッファ１２の活性化を制御する上位バッファ制御信号バーＧＳＲＨが論理“Ｈ”レベルから論理“Ｌ”レベルに遷移し、ページ読出動作の終了を現す読出終了制御信号φＳｆｉｎが論理“Ｌ”レベルから論理“Ｈ”レベルに短時間トグルされる。
【００４９】
読出終了制御信号φＳｆｉｎのトグルが行われると、ページ読出動作中であることを現す読出動作信号Ｒｏｐが論理“Ｈ”レベルから論理“Ｌ”レベルに遷移し、ビットラインをＤ形トランジスタの遮断電圧レベル以下に維持させるビットライン制御信号ＢＬｃｔｌが論理“Ｌ”レベルから論理“Ｈ”レベルに遷移する。ページ読出動作が終了すると、選択された１ページ該当のメモリセルからページバッファ１２へのデータ伝送動作が終了する。
【００５０】
続くＭ３〜Ｍ４の期間は、下位メモリセルアレイ１Ａについてのデータを入出力端子Ｉ／Ｏを通じて出力する期間である。この期間において、選択された１ページに該当のメモリセルからページバッファ１２へのデータ伝送動作が終了すると、読出エネーブル信号バーＲＥｘのトグルによりカラムアドレスが１ずつ増加する。従って、外部の読出エネーブル信号バーＲＥｘのトグルにより連続的かつ順次的なデータの出力動作が可能になる。読出エネーブル信号バーＲＥｘのトグルにより連続的なデータの出力動作が行われ、下位カラムアドレスによって選択されるビットラインに接続されたページバッファ１２Ａのデータ出力が終了すると、中間カラムアドレス２５６及び最終カラムアドレス５１２を感知するカラムアドレス感知回路１１の出力としての、中間カラムアドレスであることを現すカラムアドレス感知信号Ｈｓａｙが論理“Ｌ”レベルから論理“Ｈ”レベルに遷移する。
【００５１】
この次のＭ４〜Ｍ５の期間は、下位メモリセルアレイ１Ａから下位ページバッファ１２Ａへのデータ伝送を行う期間であり、またＭ４〜Ｍ６の期間は、上位ページバッファ１２Ｂにラッチされたデータを入出力端子Ｉ／Ｏへ出力する動作を行うための期間である。
【００５２】
期間Ｍ４〜Ｍ５で、カラムアドレス感知信号Ｈｓａｙが論理“Ｌ”レベルから論理“Ｈ”レベルに遷移すると、ローアドレスを増加させるカウントアップ信号ＸＣＮＴｕｐが論理“Ｌ”レベルから一定時間論理“Ｈ”レベルに１回トグルされてローアドレスを増加させ、これにより次のページ（Ｎ＋１番目）が選択されるようにする。そして、ページ読出を活性化させるアドレスラッチエネーブル信号バーＡＬＥｅｎｄ以外の他のページ読出エネーブル信号φＲｅｎが論理“Ｌ”レベルから論理“Ｈ”レベルにトグルされ、これに従ってページ読出動作中であることを現す読出動作信号Ｒｏｐが論理“Ｌ”レベルから論理“Ｈ”レベルに再び遷移する。この際、読出エネーブル信号バーＲＥｘの連続的なトグルを通じて、次ページに対するページ読出動作の活性化とは無関係に、上位カラムアドレスにより選択されるビットラインに接続されたページバッファ１２Ｂのデータを出力させることができる。
【００５３】
期間Ｍ４〜Ｍ５では、ページ読出動作中であることを現す読出動作信号Ｒｏｐの論理“Ｈ”レベルへの遷移によって、ページ読出動作時にビットラインレベルをＤ形トランジスタの遮断電圧レベル以下に維持させるビットライン制御信号ＢＬｃｔｌが論理“Ｈ”レベルから論理“Ｌ”レベルに遷移する。このとき、上位カラムアドレスによって選択されるビットラインに接続された上位ページバッファ１２Ｂの活性化を制御する上位バッファ制御信号バーＧＳＲＨは論理“Ｌ”レベルであるため、ビットラインを放電し且つ下位ページバッファ１２Ａをセットする下位分離制御信号φＳＢＬＬと初期化制御信号φＤＣＢのみが論理“Ｌ”レベルから論理“Ｈ”レベルに一定時間活性化され、これに従い、Ｎ形トランジスタＴ４，Ｔ５を介して全てのビットラインがグランドレベルに放電され、また下位カラムアドレスにより選択されるビットラインに接続された下位ページバッファ１２Ａのみがセットされる。
【００５４】
全てのビットラインの放電及び下位ページに該当する下位ページバッファ１２Ａのセットが終了すると、ビットラインプリチャージを活性化させるためのプリチャージ制御信号φＰＲＥ及びセンスアンプ活性化信号φＳＡＥが論理“Ｌ”レベルから論理“Ｈ”レベルに再び遷移する。プリチャージ制御信号φＰＲＥ及びセンスアンプ活性化信号φＳＡＥが論理“Ｌ”レベルから論理“Ｈ”レベルに遷移すると、上位カラムアドレスによって選択されるビットラインに接続された上位ページバッファ１２Ｂの活性化を制御する上位バッファ制御信号バーＧＳＲＨは論理“Ｌ”レベルであるため、トライステートインバータＧ４を活性化するための下位読出制御信号φＲｅａｄＬ，バーφＲｅａｄＬが非活性化され、そして全てのビットラインに接続されたＰ形トランジスタＴ３のゲートに印加される電圧が再びグランドレベルになって多量の電流がビットラインに注入される。これにより、全てのビットラインに接続されたＤ形トランジスタＴ１の遮断電圧レベルに再びプリチャージが行われ、全てのデータ感知ラインＳ０〜Ｓ５１１は再び電源電圧レベルになる。
【００５５】
このようにビットラインのプリチャージ動作が十分に行われた後、ビットライン制御信号φＢＬｃｔ１は論理“Ｈ”レベルから論理“Ｌ”レベルに遷移して非活性状態となり、全てのビットラインに接続されたＰ形トランジスタＴ３のゲートに印加される電圧がグランドレベルから一定の電圧レベルに上昇することになる。その結果、再び微少電流Ｉｓｅｎｃｅのみがビットラインに供給される。すると、Ｄ形トランジスタＴ１の遮断電圧レベルにプリチャージされているビットラインは、対応する選択メモリセルのデータに応じて、上記同様にその電圧レベルが決定され、これに従いデータ感知ラインＳｉも選択メモリセルのデータに応じて再び電源電圧又はグランドレベルになる。
【００５６】
選択されたメモリセルのデータに応じて各データ感知ラインＳｉの電圧レベルが決定されると、読出さデータをページバッファ１２へ貯蔵させるための上下位バッファラッチ信号φＬａｔｃｈＬ，φＬａｔｃｈＨのうち下位バッファラッチ信号φＬａｔｃｈＬのみが活性化され、これにより、上記同様にして、下位カラムアドレスにより選択されるビットラインに接続された下位ページバッファ１２Ａにのみ選択的に読出データが貯蔵される。下位ページバッファ１２Ａにのみ読出データを貯蔵する動作が終了すると、読出データを下位ページバッファ１２Ａへ貯蔵させるための下位バッファラッチ信号φＬａｔｃｈＬとセンスアンプ活性化信号φＳＡＥが論理“Ｈ”レベルから論理“Ｌ”レベルに遷移して非活性化される。
【００５７】
センスアンプ活性化信号φＳＡＥが論理“Ｈ”レベルから論理“Ｌ”レベルに遷移すると、トライステートインバータＧ４を活性化させる下位読出制御信号φＲｅａｄＬ，バーφＲｅａｄＬが活性化され、上下位読出制御信号φＲｅａｄＬ，バーφＲｅａｄＬ，φＲｅａｄＨ，バーφＲｅａｄＨを活性化させる駆動信号φＲｃｙｅｎが論理“Ｌ”レベルから一定時間論理“Ｈ”レベルに再びトグルされる。
【００５８】
しかしこのとき、トライステートインバータＧ４を活性化させる上下位読出制御信号φＲｅａｄＬ，バーφＲｅａｄＬ，φＲｅａｄＨ，バーφＲｅａｄＨは、その前にすでに活性化されている。そして、ページ読出動作が１回以上遂行されたか否かを現すカウント信号Ｇｓｒｓｔが論理“Ｈ”レベルの状態にあるので、ページ読出動作の終了を現す読出終了制御信号φＳｆｉｎは、論理“Ｌ”レベルから論理“Ｈ”レベルに短時間トグルされる。読出終了制御信号φＳｆｉｎがトグルされると、ページ読出動作中であることを現す読出動作信号Ｒｏｐが論理“Ｈ”レベルから論理“Ｌ”レベルに遷移し、これにより、ビットラインレベルをＤ形トランジスＴ１の遮断電圧レベル以下に維持させるビットライン制御信号ＢＬｃｔｌが論理“Ｌ”レベルから論理“Ｈ”レベルに遷移する。従って、ページ読出動作が終了し、Ｎ＋１番目の次ページについて下位カラムアドレスで選択されるビットラインに接続されたメモリセルから下位カラムアドレスで選択されるビットラインに接続された下位ページバッファ１２Ａへのデータ伝送動作が終了する。
【００５９】
一方、読出エネーブル信号バーＲＥｘのトグルによる順次アクセス(Serial Access) のサイクル時間が５０ｎｓであり、ページ読出時間が３μｓであると仮定すると、Ｎ＋１番目の次ページについて下位カラムアドレスによって選択されるビットラインに接続されたメモリセルから下位カラムアドレスによって選択されるビットラインに接続された下位ページバッファ１２Ａへのデータ伝送動作が終了しても、Ｎ番目の１ページについて上位カラムアドレスによって選択されるビットラインに接続された上位ページバッファ１２Ｂに貯蔵されているデータの連続的な処理が行われている。読出エネーブル信号バーＲＥｘのトグルによって、Ｎ番目の１ページについて上位カラムアドレスによって選択されるビットラインに接続された上位ページバッファ１２Ｂに貯蔵されているデータの連続的な処理が行われ、最終データが出力されると、中間カラムアドレス及び最終カラムアドレスを感知するカラムアドレス感知回路１１の出力であるカラム終了信号Ｆｓａｙが論理“Ｌ”レベルから論理“Ｈ”レベルに遷移する。従って、上位ページバッファ１２Ｂに貯蔵されたデータを出力する動作は期間Ｍ４〜Ｍ６で遂行することになる。
【００６０】
次に、Ｍ６〜Ｍ７の期間は、上位メモリセルアレイ１Ｂから上位ページバッファ１２Ｂへのデータ伝送を行う期間であり、またＭ６以降の期間は、下位ページバッファ１２Ａにラッチされたデータを入出力端子Ｉ／Ｏへ出力する動作を行うための期間である。
【００６１】
最終カラムアドレスであることを現すカラム終了信号Ｆｓａｙが論理“Ｌ”レベルから論理“Ｈ”レベルに遷移すると、カラムアドレスを再設定(Reset) するカラム開始信号φＦｓａｙが論理“Ｌ”レベルから一定時間論理“Ｈ”レベルにトグルされ、これによりカラムアドレスカウンタ８がリセットされると、ページ読出動作を活性化するためのページ読出エネーブル信号φＲｅｎが論理“Ｌ”レベルから論理“Ｈ”レベルにトグルされる。カラムアドレスが再設定されると、最終カラムアドレスであることを現すカラム終了信号Ｆｓａｙが論理“Ｈ”レベルから論理“Ｌ”レベルに遷移し、上位ページバッファ１２Ｂの活性化を制御する上位バッファ制御信号バーＧＳＲＨが論理“Ｌ”レベルから論理“Ｈ”レベルに遷移し、下位ページバッファ１２Ａの活性化を制御する下位バッファ制御信号バーＧＳＲＬが論理“Ｈ”レベルから論理“Ｌ”レベルに遷移する。
【００６２】
また、ページ読出動作を活性化するページ読出エネーブル信号φＲｅｎが論理“Ｌ”レベルから論理“Ｈ”レベルにトグルされると、ページ読出動作中であることを現す読出動作信号Ｒｏｐが論理“Ｌ”レベルから論理“Ｈ”レベルに再び遷移する。この際、読出エネーブル信号バーＲＥｘは連続的にトグルしてページ読出動作の活性化とは関係なく下位ページバッファ１２Ａのデータを出力させることができ、このときの下位ページバッファ１２Ａのデータは、Ｎ＋１番目の次ページの下位カラムアドレスによって選択されるビットラインに接続されたメモリセルのデータを貯蔵している。
【００６３】
ページ読出動作中であることを現す読出動作信号Ｒｏｐが論理“Ｌ”レベルから論理“Ｈ”レベルに再び遷移すると、ページ読出動作時にビットラインレベルをＤ形トランジスタＴ１の遮断電圧レベル以下に維持させるビットライン制御信号ＢＬｃｔｌが論理“Ｈ”レベルから論理“Ｌ”レベルに遷移し、下位ページバッファ１２Ａの活性化を制御する下位バッファ制御信号バーＧＳＲＬが論理“Ｌ”レベル、上位ページバッファ１２Ｂの活性化を制御する上位バッファ制御信号バーＧＳＲＨが論理“Ｈ”レベルにあるので、下位ページバッファ１２Ａをセットし且つビットラインを放電する下位分離制御信号φＳＢＬＬ及び初期化制御信号φＤＣＢのみが論理“Ｌ”レベルから論理“Ｈ”レベルに一定時間活性化され、これによりＮ形トランジスタＴ４，Ｔ５を介して全てのビットラインがグランドレベルに放電され、上位ページバッファ１２Ｂのセットが終了すると、プリチャージ制御信号φＰＲＥ及びセンスアンプ活性化信号φＳＡＥが論理“Ｌ”レベルから論理“Ｈ”レベルに再び遷移する。
【００６４】
プリチャージ制御信号φＰＲＥ及びセンスアンプ活性化信号φＳＡＥが論理“Ｌ”レベルから論理“Ｈ”レベルに遷移すると、下位ページバッファ１２Ａの活性化を制御する下位バッファ制御信号バーＧＳＲＬが論理“Ｌ”レベルにあるので、トライステートインバータＧ４を活性化させる上位読出制御信号φＲｅａｄＨ，バーφＲｅａｄＨが非活性化される。以後のビットラインレベル及びデータ感知ラインＳｉのレベル決定は、上記同様にして行われる。
【００６５】
ビットラインレベル及びデータ感知ラインＳｉのレベルが決定されると、読出データをページバッファ１２へ貯蔵させるための上下位バッファラッチ信号φＬａｔｃｈＬ，φＬａｔｃｈＨのうち上位バッファラッチ信号φＬａｔｃｈＨのみが活性化され、これにより上記同様にして、上位カラムアドレスによって選択されるビットラインに接続された上位ページバッファ１２Ｂにのみ選択的に読出データが貯蔵される。上位ページバッファ１２Ｂにのみ選択的に読出データを貯蔵する動作が終了すると、読出データを上位ページバッファ１２Ｂへ貯蔵させるための上位バッファラッチ信号φＬａｔｃｈＨとセンスアンプ活性化信号φＳＡＥが論理“Ｈ”レベルから論理“Ｌ”レベルに遷移して非活性化される。
【００６６】
センスアンプ活性化信号φＳＡＥが論理“Ｈ”レベルから論理“Ｌ”レベルに遷移するのに合わせて、トライステートインバータＧ４を活性化させる上位読出制御信号φＲｅａｄＨ，バーφＲｅａｄＨが活性化され、上下位読出制御信号φＲｅａｄＬ，バーφＲｅａｄＬ，φＲｅａｄＨ，バーφＲｅａｄＨを活性化させる駆動信号φＲｃｙｅｎが論理“Ｌ”レベルから一定時間論理“Ｈ”レベルに再びトグルされる。しかしこの際もトライステートインバータＧ４を活性化させる上下位読出制御信号φＲｅａｄＬ，バーφＲｅａｄＬ，φＲｅａｄＨ，バーφＲｅａｄＨはその前に既に活性化されている。そして、ページ読出動作が１回以上行われたか否かを現すカウント信号Ｇｓｒｓｔが論理“Ｈ”レベルの状態にあるので、ページ読出動作を知らせる読出終了制御信号φＳｆｉｎが論理“Ｌ”レベルから論理“Ｈ”レベルに短い時間トグルされる。
【００６７】
読出終了制御信号φＳｆｉｎがトグルされると、ページ読出動作中であることを現す読出動作信号Ｒｏｐが論理“Ｈ”レベルから論理“Ｌ”レベルに遷移し、これにより、ビットラインレベルをＤ形トランジスタの遮断電圧レベル以下に維持させるビットライン制御信号ＢＬｃｔｌが論理“Ｌ”レベルから論理“Ｈ”レベルに遷移し、ページ読出動作が終了してＮ＋１番目の次ページについて上位カラムアドレスによって選択されるビットラインに接続されたメモリセルから上位カラムアドレスによって選択されるビットラインに接続された上位ページバッファ１２Ｂへのデータ伝送動作が完了する。
【００６８】
上位ページバッファ１２Ｂへのデータ伝送動作が終了しても、下位カラムアドレスによって選択されるビットラインに接続された下位ページバッファ１２Ａに貯蔵されているデータの連続的な処理動作が継続して行われている。
【００６９】
以上、図面を中心に例を挙げて実施形態を説明してきたが、本発明の技術的思想の範囲内ではこの他に多様な変形が可能であることは勿論である。
【００７０】
【発明の効果】
本発明の揮発性メモリ装置によれば、連続的なデータ出力動作の間に次のページに対するページ読出動作を遂行するようになっているので、外部信号の待機保留時間が不要であり、従って、システムの実行能力と出力時間が改善され、より高速、高機能化が図られる。
【図面の簡単な説明】
【図１】従来における不揮発性メモリ装置の読出動作タイミングを示す信号波形図。
【図２】図１に示したタイミングに関連する読出動作の説明図。
【図３】従来における不揮発性メモリ装置の順次読出動作タイミングを示す信号波形図。
【図４】図３に示したタイミングに関連する順次読出動作の説明図。
【図５】本発明による不揮発性メモリ装置のブロック図。
【図６】図５中のメモリセルアレイ、ページバッファ、カラム選択回路、及びデータ入出力バッファについて示す回路図。
【図７】図６中のトライステートインバータＧ４の回路図。
【図８】図５中の読出クロック制御回路２の回路図。
【図９】図５中の読出クロック回路３の回路図。
【図１０】図５中の順次読出制御回路４の回路図。
【図１１】図５の不揮発性メモリ装置の順次読出動作タイミングを示す信号波形図。
【図１２】図１１に続く信号波形図。
【符号の説明】
１ メモリセルアレイ
２ 読出クロック制御回路
３ 読出クロック回路
４ 順次読出制御回路
５ ローアドレスカウンタ
６ ロープリデコーダ
７ ローデコーダ
８ カラムアドレスカウンタ
９ カラムデコーダ
１０ データ入出力バッファ
１１ カラムアドレス感知回路
１２ ページバッファ
１３ カラム選択回路
１４ 電流供給回路
１５ 入出力パス部
１６ 読出動作制御信号発生回路
１７ 読出終了信号発生回路
１８ バッファ制御信号発生回路
４０ 制御信号発生回路
４１ 感知及びラッチ制御信号発生回路
４２ 読出制御信号発生回路
９９ カウントアップ及びページ読出発生回路
１００ カラムアドレスリセット信号発生回路
Claims (4)
- フローティングゲート形の多数のメモリセルをもつＮＡＮＤセルユニットが各ビットラインごとに接続され、該ＮＡＮＤセルユニット内のメモリセルの制御ゲートにそれぞれワードラインが接続されるＮＡＮＤ構造を有する不揮発性メモリ装置において、
前記ビットラインのうち所定数のビットラインとその残りのビットラインに区分されて接続され、対応するビットラインに現れる前記メモリセルの記憶データを第１、第２貯蔵制御信号に応じてページ単位で貯蔵する第１、第２グループの貯蔵手段と、前記ワードラインのうち選択されたワードラインに接続された全てのメモリセルのデータを前記第１、第２グループの貯蔵手段に同時に貯蔵させ、そして、前記第１グループの貯蔵手段に貯蔵された全てのデータを入出力端子を介して順次出力した後、前記第２グループの貯蔵手段に貯蔵されたデータを前記入出力端子を介して順次出力すると共に前記選択されたワードラインの次のワードラインに接続されたメモリセルのデータを前記第１グループの貯蔵手段に同時に貯蔵させるように前記第１、第２貯蔵制御信号を発生する読出制御手段と、を備えることを特徴とする不揮発性メモリ装置。 - 読出制御手段は、データ読出期間中に読出エネーブル信号及びカラムアドレス信号に応じてカラムアドレス信号をカウントアップするカラムアドレスカウンタと、該カラムアドレスカウンタによるカウントアップされたカラムアドレス信号を感知して次ページ読出の活性化のための制御信号を発生するカラムアドレス感知回路と、前記カラムアドレスカウンタによりカウントアップされるカラムアドレス信号に応じて第１、第２グループの貯蔵手段に貯蔵されたデータを入出力端子へ伝送するための信号を提供するカラムデコーダと、外部からアドレス信号を受けて前記カラムアドレスカウンタのカウントアップを制御するための信号とページ読出を活性化するための信号を発生する順次読出制御回路と、前記カウントアップされた信号と読出エネーブル信号を受けて読出動作を活性化及び終了させるための信号と前記第１、第２グループの貯蔵手段をそれぞれ制御するための信号とを発生する読出クロック制御信号発生回路と、該読出クロック制御信号発生回路の出力信号を受けてビットラインのプリチャージ動作、データ貯蔵動作及び前記入出力端子へのデータ伝送動作を制御するための信号を発生する読出クロック回路と、を有する請求項１記載の不揮発性メモリ装置。
- 行及び列のマトリックス状に配列されたＮＡＮＤ型の多数のメモリセルを有する第１及び第２メモリセルアレイと、該第１及び第２メモリセルアレイのビットラインに接続され、読出動作でデータをラッチするためのラッチ手段及びデータを感知するための感知手段を有するページバッファと、該ページバッファにプリチャージ電圧を提供するための電流供給回路と、を少なくとも備える不揮発性メモリ装置の読出方法において、前記各メモリセルアレイのローデータを前記ページバッファに同時に貯蔵する第１過程と、該第１過程で貯蔵したデータのうち前記第１メモリセルアレイのデータを入出力端子へ伝送する第２過程と、該第２過程に続いて、前記第１過程で貯蔵したデータのうち前記第２メモリセルアレイのデータを前記入出力端子へ伝送すると共に前記第１メモリセルアレイのローデータを前記ページバッファに同時に貯蔵する第３過程と、該第３過程で貯蔵した前記第１メモリセルアレイのデータを前記入出力端子へ伝送すると共に前記第２メモリセルアレイのローデータを前記ページバッファに同時に貯蔵する第４過程と、を実施することを特徴とする不揮発性メモリ装置の読出方法。
- 第３過程と第４過程を反復する請求項３記載の不揮発性メモリ装置の読出方法。
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