JP4044755B2 - 不揮発性半導体メモリ装置及びそれのプログラム方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体メモリ装置に係り、より詳細には、フィールド領域によって電気的に絶縁された同一の行の隣接したメモリセルの間に寄生的に存在する寄生ＭＯＳトランジスタのしきい値電圧を調節できるフラッシュメモリ装置及びそれのプログラム方法に関するものである。
【０００２】
【従来の技術】
半導体メモリ装置に貯蔵されたデータのリフレッシュなしにデータを電気的に消去及びプログラム可能な半導体メモリ装置に対する要求が増加しつつある。又、メモリ装置の貯蔵容量及び集積度を増加させることが主な傾向である。貯蔵されたデータのリフレッシュなしに大容量及び高集積度を提供する不揮発性半導体メモリ装置の一例が、ＮＡＮＤ型フラッシュメモリ装置である。パワーオフの時にもデータを維持するので、そのようなフラッシュメモリ装置は電源が急に遮断される恐れのある電子装置（例えば、携帯用端末器、携帯用コンピュータ等）に幅広く使用されている。
【０００３】
ＮＡＮＤ型フラッシュメモリ装置のような不揮発性半導体メモリ装置は、電気的に消去及びプログラム可能なＲＯＭセルを含み、“フラッシュＥＥＰＲＯＭセル”と呼ばれる。通常、フラッシュＥＥＰＲＯＭセルは、セルトランジスタを含み、トランジスタは第１導電型（例えば、Ｐ型）の半導体基板（又は、バルク）、所定間隔離隔された第２導電型（例えば、Ｎ形）のソース及びドレイン領域、ソース及びドレイン領域の間のチャンネル領域の上に位置し、電荷を貯蔵する浮遊ゲート、そして、浮遊ゲートの上に位置した制御ゲートを含む。
【０００４】
前述した構造を有するフラッシュＥＥＰＲＯＭセルのアレイを図１に示す。
【０００５】
図１を参照すると、メモリセルアレイはビットラインに各々対応する複数のセルストリング１０を含む。便宜のために、図１には２つのビットラインＢＬ０，ＢＬ１及びそれに対応する２つのセルストリング１０を示す。各セルストリング１０は第１選択トランジスタとしてのストリング選択トランジスタＳＳＴ、第２選択トランジスタとしての接地選択トランジスタＧＳＴ、そして、選択トランジスタＳＳＴ，ＧＳＴの間に直列連結された複数のフラッシュＥＥＰＲＯＭセルＭＣｍ（ｍ＝０〜１５）で構成される。ストリング選択トランジスタＳＳＴは対応するビットラインに連結されたドレイン及びストリング選択ラインＳＳＬに連結されたゲートを有し、接地選択トランジスタＧＳＴは共通ソースラインＣＳＬに連結されたソース及び接地選択ラインＧＳＬに連結されたゲートを有する。そして、ストリング選択トランジスタＳＳＴのソース及び接地選択トランジスタＧＳＴのドレインの間にはフラッシュＥＥＰＲＯＭセルＭＣ１５〜ＭＣ０が直列連結され、セルＭＣ１５〜ＭＣ０は対応するワードラインＷＬ１５〜ＷＬ０に各々連結される。
【０００６】
初期に、メモリセルアレイのフラッシュＥＥＰＲＯＭセルは、例えば、−３Ｖのしきい値電圧を有するように消去される。次に、フラッシュＥＥＰＲＯＭセルをプログラムするために、所定時間の間、選択されたフラッシュＥＥＰＲＯＭセルのワードラインに高電圧（例えば、２０Ｖ）を印加することによって、選択されたメモリセルがより高いしきい値電圧に変化するのに対して、残りの（選択されない）ＥＥＰＲＯＭセルのしきい値電圧は変化しない。
【０００７】
選択されたワードラインの上に連結された選択されないフラッシュＥＥＰＲＯＭセルをプログラムしないで、同一のワードラインの上に連結された選択されたメモリセルをプログラムしようとする時、問題点が発生する。ワードラインにプログラム電圧が印加される時、プログラム電圧は選択されたフラッシュＥＥＰＲＯＭセルだけでなく同一のワードラインに沿って配列された選択されないフラッシュＥＥＰＲＯＭセルにも印加される。ワードラインの上に連結された選択されないフラッシュＥＥＰＲＯＭセル、特に、選択されたメモリセルに隣接したフラッシュＥＥＰＲＯＭセルがプログラムされる。選択されたワードラインに連結された非選択セルの意図しないプログラムは“プログラムディスターブ”と呼ばれる。
【０００８】
プログラムディスターブを防止するための方法の１つは、自己昇圧スキームを利用したプログラム禁止方法である。自己昇圧スキームを利用したプログラム禁止方法は、米国特許第５，６７７，８７３号に“ＭＥＴＨＯＤ ＯＦ ＰＲＯＧＲＡＭＭＩＮＧ ＦＬＡＳＨ ＥＥＰＲＯＭ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴ ＭＥＭＯＲＹ ＤＥＶＩＣＥＳ ＴＯ ＰＲＥＶＥＮＴ ＩＮＡＤＶＥＲＴＥＮＴ ＰＲＯＧＲＡＭＭＩＮＧ ＯＦ ＮＯＮＤＥＳＩＧＮＡＴＥＤ ＮＡＮＤ ＭＥＭＯＲＹ ＣＥＬＬＳ ＴＨＥＲＥＩＮ”の名称で、米国特許第５，９９１，２０２号に“ＭＥＴＨＯＤ ＦＯＲ ＲＥＤＵＣＩＮＧ ＰＲＯＧＲＡＭ ＤＩＳＴＵＲＢ ＤＵＲＩＮＧ ＳＥＬＦ−ＢＯＯＳＴＩＮＧ ＩＮ ＡＮＡＮＤ ＦＬＡＳＨ ＭＥＭＯＲＹ”の名称で開示されている。
【０００９】
自己昇圧スキームを利用したプログラム禁止方法においては、接地選択トランジスタＧＳＴのゲートに０Ｖの電圧を印加することによって、接地経路が遮断される。選択ビットライン（例えば、ＢＬ０）にはプログラム電圧として０Ｖの電圧が印加され、非選択ビットライン（例えば、ＢＬ１）にはプログラム禁止電圧として３．３Ｖ又は５Ｖの電源電圧Ｖｃｃが印加される。同時に、ビットラインＢＬ１に連結されたストリング選択トランジスタＳＳＴのゲートに電源電圧を印加することによって、ストリング選択トランジスタＳＳＴのソースがＶｃｃ−Ｖｔｈ（Ｖｔｈはストリング選択トランジスタのしきい値電圧）まで充電される。この時、ストリング選択トランジスタＳＳＴは遮断される（又は、シャットオフされる）。次に、選択ワードラインに高電圧Ｖｐｇｍを印加し、選択されないワードラインにパス電圧Ｖｐａｓｓを印加することによって、プログラムが禁止されたセルトランジスタのチャンネル電圧が昇圧される。これは浮遊ゲートとチャンネルとの間にＦ−Ｎトンネリングを発生させなく、その結果、プログラムが禁止されたセルトランジスタが初期の消去状態に維持される。
【００１０】
【発明が解決しようとする課題】
前述したプログラム禁止スキームを使用する時、１つの問題点が発生する。即ち、寄生ＭＯＳトランジスタを通じて流れる漏洩電流によって、プログラムされるフラッシュＥＥＰＲＯＭセルに隣接したプログラム禁止のフラッシュＥＥＰＲＯＭセルに“プログラムディスターブ”が発生する。これは詳細に後述される。
【００１１】
図１の点線Ａ−Ａ’に沿って切るメモリセルアレイを示す図２を参照すると、同一のワードラインＷＬ１４に連結されたフラッシュＥＥＰＲＯＭセルは半導体基板（又は、ポケットＰウェル）に形成されたフィールド領域又はフィールド酸化膜領域１２によって、電気的に絶縁されている。このような構造では、隣接したフラッシュＥＥＰＲＯＭセル、ワードラインＷＬ１４、そして、半導体基板が寄生ＭＯＳトランジスタを形成する。隣接したフラッシュＥＥＰＲＯＭセルのうち、プログラムが禁止されるセルのチャンネル領域は寄生ＭＯＳトランジスタのドレイン領域として作用し、プログラムされるセルのチャンネル領域は寄生ＭＯＳトランジスタのソース領域として作用し、ワードラインＷＬ１４は寄生ＭＯＳトランジスタのゲートとして作用する。そして、寄生ＭＯＳトランジスタのソース及びドレイン領域の間のフィールド領域１２に接する半導体基板は寄生ＭＯＳトランジスタのチャンネル領域として作用する。
【００１２】
ワードラインＷＬ１４に印加される高電圧Ｖｐｇｍが寄生ＭＯＳトランジスタのしきい値電圧より高い場合、寄生ＭＯＳトランジスタがターンオンされる。これはプログラムが禁止されるセルのチャンネル領域からプログラムされるセルのチャンネル領域にターンオンされた寄生ＭＯＳトランジスタを通じて漏洩電流を流す。従って、プログラムが禁止されるセルの自己昇圧されたチャンネル電圧が低まり、その結果、プログラムが禁止されるフラッシュＥＥＰＲＯＭセルにプログラムディスターブが発生する。
【００１３】
このような問題点は寄生ＭＯＳトランジスタのしきい値電圧を増加させることによって防止できる。フィールド領域に不純物を注入することによって、寄生ＭＯＳトランジスタのしきい値電圧を増加させる方法が提案されてきた。しかし、このような不純物注入方法はドレイン領域のブレークダウン電圧が低まる短所がある。又、メモリセルアレイの寸法が減少するのに従って、不純物濃度を増加させることが制限される。半導体基板（又は、ポケットＰウェル）をマイナス電圧にバイアスすることによって、寄生ＭＯＳトランジスタのしきい値電圧を増加させる方法が提案されてきた。しかし、このような方法は、ポケットＰウェルを充電するのに長時間が所要されるので、全体的なプログラム時間が増加する短所がある。
【００１４】
結果的に、隣接したフラッシュＥＥＰＲＯＭセルの間に存在する寄生ＭＯＳトランジスタを通じて流れる漏洩電流を効果的に遮断できる新たなプログラム方法が要求される。
【００１５】
【発明が解決しようとする課題】
本発明は、プログラム動作の時、ワードライン電圧の増加なしに、隣接したセルの間に形成される寄生ＭＯＳトランジスタのしきい値電圧を増加させ得る不揮発性半導体メモリ装置及びそれのプログラム方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明の一特徴によると、不揮発性半導体メモリ装置は、第１及び第２ページバッファ、第１及び第２ビットラインレベル制御トランジスタ、そして、ビットラインレベル制御回路を含む。第１及び第２ページバッファは第１及び第２ビットラインに各々対応し、プログラム動作の間、メモリセルアレイにプログラムされるデータビットをラッチする。第１及び第２ビットラインレベル制御トランジスタは第１及び第２ビットラインと第１及び第２ページバッファとの間に各々連結され、ビットラインレベル制御信号に応じて第１及び第２ビットラインと第１及び第２ページバッファを電気的に分離／連結する。ビットラインレベル制御回路は第１及び第２ビットライン電圧制御トランジスタに共通に印加されるビットラインレベル制御信号を発生する。ここで、ビットラインレベル制御信号はプログラムサイクルの第１ビットラインセットアップ区間の間、ページバッファに各々ラッチされたデータビットが対応するビットラインに十分に伝達されるように第１電圧を有し、そして、第１及び第２ページバッファからの充電電流が第１及び第２ビットラインに各々供給されるプログラムサイクルの第２ビットラインセットアップ区間の間、プログラムを示すデータビットに対応するビットラインの電位が接地電圧より高く設定されるように第１電圧より低い第２電圧を有する。
【００１７】
本発明の他の特徴によると、不揮発性半導体メモリ装置のプログラム方法が提供される。不揮発性半導体メモリ装置は、第１及び第２ビットラインと、この第１及び第２ビットラインに連結された第１及び第２セルストリングであって、各セルストリングは第１及び第２選択トランジスタの間に直列連結されたメモリセルトランジスタで構成され、メモリセルトランジスタは対応するワードラインに各々連結されたセルストリングと、第１及び第２ビットラインに各々対応し、プログラムされるデータビットを各々ラッチするレジスタとを含む。不揮発性半導体メモリ装置のプログラム方法としては、先ず、対応するレジスタに各々ラッチされたプログラムされるデータビットに従って、第１及び第２ビットラインに第１電圧及び第２電圧のうち、１つが各々提供される。次に、第１及び第２ビットラインを対応するレジスタから電気的に分離した後、第１電圧が印加されたビットラインの電位が第１電圧より高くバイアスされるように、所定時間の間、第１及び第２ビットラインに所定の充電電流が供給される。次に、第１及び第２ビットラインへの電流供給を遮断した後、ワードラインのうち、選択されたワードラインにプログラム電圧が印加される。
【００１８】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
【００１９】
本発明によるＮＡＮＤ型フラッシュメモリ装置を示す構成図を図３に示す。メモリ装置はセルアレイ１００、行デコーダ回路１２０、ページバッファ回路１３０、そして、列パスゲート回路１４０を含む。セルアレイ１００は列に配列された複数のセルストリング（又は、ＮＡＮＤストリング）１２からなる。各セルストリング１２はストリング選択トランジスタＳＳＴｍ（ｍ＝０，１，２，．．．，ｉ）を含み、このストリング選択トランジスタＳＳＴｍのゲートはストリング選択ラインＳＳＬに連結される。各セルストリング１２は、又、接地選択トランジスタＧＳＴｍを含む。この接地選択トランジスタＧＳＴｍのゲートは接地選択ラインＧＳＬに連結される。各セルストリング１２のストリング選択トランジスタＳＳＴｍのソースと接地選択トランジスタＧＳＴｍとの間には、複数のメモリセル又はフラッシュＥＥＰＲＯＭセルＭＣｎ（ｎ＝０，１，２，．．．，１５）が直列連結される。各セルストリング１２のＥＥＰＲＯＭセルＭＣｎの制御ゲートは対応するワードラインＷＬｊに各々連結される。各ストリング選択トランジスタＳＳＴｍのドレインは対応するビットラインＢＬｍに連結され、各接地選択トランジスタＧＳＴｍのソースは共通ソースラインＣＳＬに連結される。ストリング選択ラインＳＳＬ、ワードラインＷＬｊ、そして、接地選択ラインＧＳＬは行デコーダ回路１２０に電気的に連結される。
【００２０】
ビットラインＢＬｍはビットラインレベル制御トランジスタとしての対応するＮＭＯＳトランジスタＭ１を通じてページバッファ回路１３０に連結され、ＮＭＯＳトランジスタＭ１はビットラインレベル制御回路１１０から発生した制御信号ＢＬＣＴＬによって、共通に制御される。各ＮＭＯＳトランジスタＭ１はビットラインレベル制御回路１１０から出力される制御信号ＢＬＣＴＬの電圧レベルに従って対応するビットラインの電圧レベルを調節し、これは詳細に後述される。
【００２１】
続いて、図３を参照すると、ページバッファ回路１３０はビットラインＢＬｉに各々対応するページバッファ１３０＿ｉを含む。リードサイクルの間、ページバッファは選択されたデータを感知し、データを列パスゲート回路１４０を通じてデータ出力バッファ（図示しない）に伝達する。プログラムサイクルの間、ページバッファは列パスゲート回路１４０を通じて入出力バッファから印加されるデータを貯蔵する。以降、ビットラインＢＬ０に対応するページバッファ１３０＿０を参照して、構成及び機能をより詳細に説明する。他のビットラインＢＬ１〜ＢＬｉに対応するページバッファ１３０＿１〜１３０＿ｉはページバッファ１３０＿０と同一の機能と構成を有する。
【００２２】
ページバッファ１３０＿０はＰＭＯＳトランジスタＭ２、４つのＮＭＯＳトランジスタＭ３〜Ｍ６、そして、２つのインバータで構成されたラッチ５０を含む。ドレインがノードＮ１に連結されたＰＭＯＳトランジスタＭ２のゲート及びソースは信号ＬＯＡＤＥＮ及び電源電圧Ｖｃｃに各々連結される。ＰＭＯＳトランジスタＭ２はビットラインセットアップ動作が実行される時、活性化される信号ＬＯＡＤＥＮに応じてビットラインＢＬ０に電流を供給する。ソース及びゲートが接地電圧Ｖｓｓと信号ＢＬＤＩＳに各々連結されたトランジスタＭ３はノードＮ１と接地電圧との間に連結され、ビットラインＢＬ０の電圧を放電し、ページバッファ（即ち、ラッチ）を接地電圧レベルに初期化する。ゲートが信号ＢＬＳＥＬに連結されたＮＭＯＳトランジスタＭ４はノードＮ１及びラッチ５０のノードＮ２の間に連結される。ラッチ５０のノードＮ３はＮＭＯＳトランジスタＭ５，Ｍ６を通じて接地電圧に連結される。トランジスタＭ５のゲートはノードＮ１に連結され、トランジスタＭ６のゲートは信号ＬＡＴＣＨに連結される。ＮＭＯＳトランジスタＭ５，Ｍ６はビットラインＢＬ０の上の電圧レベル及び信号ＬＡＴＣＨに応じてラッチ５０に貯蔵されたデータの状態を変化させる。
【００２３】
図４は図３に示したビットラインレベル制御回路１１０の望ましい実施形態を示す。
【００２４】
図４を参照すると、ビットラインレベル制御回路１１０はフィールド禁止電圧発生器２１０、レベルシフタ２２０、伝達ゲート回路２３０、ＮＯＲゲートＧ２、そして、ＮＭＯＳトランジスタＭ２２で構成され、図に示すように、連結される。ビットラインレベル制御回路１１０は信号ＢＬＣＴＬＥＮ１〜ＢＬＣＴＬＥＮ４に応じて制御信号ＢＬＣＴＬを発生し、制御信号ＢＬＣＴＬはプログラムサイクルのビットラインセットアップ動作、プログラム動作、そして、リカバリ動作の時、異なる電圧レベルを有する。詳細に説明すると、次のとおりである。
【００２５】
よく知られているように、ＮＡＮＤ型フラッシュメモリ装置のプログラムサイクルは、ビットラインセットアップ動作、プログラム動作、そして、リカバリ動作からなる。プログラムサイクルの間、変化する信号ＢＬＣＴＬＥＮ１〜ＢＬＣＴＬＥＮ４の関係を図５に示す。ビットラインセットアップ動作は第１ビットラインセットアップ区間Ａと第２ビットラインセットアップ区間Ｂに分けられる。ビットラインレベル制御回路１１０の出力信号ＢＬＣＴＬは第１ビットラインセットアップ区間Ａの間、パス電圧Ｖｐａｓｓを有し、第２ビットラインセットアップ区間Ｂの間（又は、第２ビットラインセットアップ区間及びプログラム区間）、所定電圧Ｖｆｉ’レベルを有する。ここで、電圧Ｖｆｉ’は、寄生ＭＯＳトランジスタをターンオフするのに必要な最小のソースバルク電圧Ｖｆｉ（以下、“フィールド禁止電圧”という）とＮＭＯＳトランジスタ（即ち、ビットラインレベル制御トランジスタ）のしきい値電圧を合わせた値と同一である。
【００２６】
本発明によるＮＡＮＤ型フラッシュメモリ装置においては、隣接したセルの間に形成される寄生ＭＯＳトランジスタのしきい値電圧を増加させるために、プログラムされるフラッシュＥＥＰＲＯＭセルに対応するビットラインに接地電圧より高い電圧、即ち、フィールド禁止電圧Ｖｆｉが供給される。一般に、ＭＯＳトランジスタのしきい値電圧Ｖｔは数１によって決定される。
【００２７】
【数１】
【００２８】
ここで、電圧Ｖｔ０はＶＳＢが０である時、得られるしきい値電圧Ｖｔを示し、γは工程パラメータを示す。数１から分かるように、しきい値電圧Ｖｔはソースとバルクとの間の電圧ＶＳＢによって影響を受ける。フィールド禁止電圧Ｖｆｉレベルは、プログラム動作の時、ワードラインに印加される電圧の増加なしに隣接したセルの間の漏洩電流を効果的に遮断できるように（寄生ＭＯＳトランジスタのしきい値電圧（又は、フィールド領域の電位）がプログラムの時、ワードライン電圧より高くなるように）、決定される。又、フィールド禁止電圧Ｖｆｉは、図４から分かるように、分配器として動作する抵抗Ｒ１，Ｒ２の値に従って決定される。プログラムセルに対応するビットラインをフィールド禁止電圧Ｖｆｉにバイアシングするためには、ＮＭＯＳトランジスタＭ１のゲートに印加される制御信号ＢＬＣＴＬはＶｆｉ＋Ｖｔｈ１（Ｖｔｈ１ はＮＭＯＳトランジスタＭ１のしきい値電圧を示す）の電圧（Ｖｆｉ’）を有しなければならない。そのような電圧Ｖｆｉ’レベルの制御信号ＢＬＣＴＬを発生するビットラインレベル制御回路１１０の動作を図４及び図５を参照して説明する。
【００２９】
先ず、図５に示すように、信号ＢＬＣＴＬＥＮ１〜ＢＬＣＴＬＥＮ４が全部ローレベルに維持される時、ＮＭＯＳトランジスタＭ２２はターンオンされ、その結果、制御信号ＢＬＣＴＬは接地電圧に維持される。次に、信号ＢＬＣＴＬＥＮ１がハイレベルに維持され、信号ＢＬＣＴＬＥＮ２〜ＢＬＣＴＬＥＮ４がローレベルに維持される時、ＮＭＯＳトランジスタＭ２２はターンオフされ、制御信号ＢＬＣＴＬはレベルシフタ２２０を通じてパス電圧ＶＰａｓｓレベルを有する。この時、伝達ゲート回路２３０の経路は遮断され、フィールド禁止電圧発生器２１０の出力信号ＶｂｌｃｔｌはＰＭＯＳトランジスタＭ１８を通して電源電圧Ｖｃｃレベルを有する。図５に示すように、信号ＢＬＣＴＬＥＮ１がハイロー遷移を有し、信号ＢＬＣＴＬＥＮ２，ＢＬＣＴＬＥＮ３はローハイ遷移を有する。これは伝達ゲート回路２３０の経路を形成させ、ＮＭＯＳトランジスタＭ１９をターンオンさせる。この時、レベルシフタ２２０の出力は接地電圧を有する。結果的に、制御信号ＢＬＣＴＬの電圧は前述した放電経路を通じてパス電圧Ｖｐａｓｓから接地電圧に低まる。このような動作はプログラムサイクルのビットラインセットアップ動作のうち、第１ビットラインセットアップ区間Ａｎｉ属する。言い換えれば、第１ビットラインセットアップ区間Ａでは、プログラムされるデータビット各々に対応する電位が対応するビットラインに十分に伝達されるように制御信号ＢＬＣＴＬはパス電圧Ｖｐａｓｓレベルを有する。
【００３０】
プログラムサイクルのビットラインセットアップ動作のうち、第２ビットラインセットアップ区間Ｂの初期に、信号ＢＬＣＴＬＥＮ４はローレベルからハイレベルに遷移する。これはＮＭＯＳトランジスタＭ１６，Ｍ２３をターンオンさせ、その結果、比較器として動作する差動増幅器２１２は基準電圧ＶＲＥＦと抵抗Ｒ１，Ｒ２によって分配された電圧を比較する。ノードＮ４の電圧が要求される電圧Ｖｆｉ’＋Ｖｔｈ１７（Ｖｔｈ１７はＮＭＯＳトランジスタＭ１７のしきい値電圧を示す）より低いと、又は、基準電圧ＶＲＥＦが抵抗Ｒ１，Ｒ２によって分配された電圧より高いと、ノードＮ４の電圧はＰＭＯＳトランジスタＭ１０を通じて供給される電流に従って次第に増加する。ノードＮ４の電圧が要求される電圧Ｖｆｉ’＋Ｖｔｈ１７に至る時、フィールド禁止電圧発生器２１０の出力電圧ＶｂｌｃｔｌはＶｆｉ’になる。即ち、制御信号ＢＬＣＴＬは第２ビットラインセットアップ区間Ｂに対応する所定時間ｔｆｉの間、Ｖｆｉ’のレベルを有する。続くプログラム動作の間、制御信号ＢＬＣＴＬはＶｆｉ’の電圧レベルに維持される。即ち、制御信号ＢＬＣＴＬＥＮ１〜ＢＬＣＴＬＥＮ４は第２ビットラインセットアップ区間Ｂで設定されたレベルと同一に維持される。
【００３１】
要するに、ビットラインレベル制御回路１１０の出力信号ＢＬＣＴＬはプログラムされるデータビット（例えば、“１”）に対応する電位（例えば、電源電圧又はプログラム禁止電圧）が対応するビットラインに十分に伝達されるように、第１ビットラインセットアップ区間Ａでパス電圧Ｖｐａｓｓを有する。次に、出力信号ＢＬＣＴＬは“０”のデータビットに対応するビットラインがフィールド禁止電圧Ｖｆｉにバイアスされる第２ビットラインセットアップ区間Ｂで所定電圧Ｖｆｉ’＝Ｖｆｉ＋Ｖｔｈ１を有する。プログラム動作の間、ビットラインレベル制御回路１１０の出力信号ＢＬＣＴＬは第２ビットラインセットアップ区間Ｂと同一の電圧Ｖｆｉ’レベルに維持される。
【００３２】
図６は本発明によるＮＡＮＤ型フラッシュメモリ装置のプログラム方法を説明するための動作タイミング図である。以下、図３乃至図６を参照してＮＡＮＤ型フラッシュメモリ装置のプログラム動作を詳細に説明する。
【００３３】
プログラムされるデータビット“０１”がビットラインＢＬ０，ＢＬ１に対応するページバッファ１３０＿０，１３０＿１に各々ロードされたと仮定する。“０”データビットをラッチしたページバッファ１３０＿０に対応するビットラインＢＬ０は選択ビットラインと呼び、“１”データビットをラッチしたページバッファ１３０＿１に対応するビットラインＢＬ１は非選択ビットラインと呼ぶ。又、プログラムされるセル（例えば、ＭＣ１４）に連結されたワードラインＷＬ１４はプログラムサイクルのプログラム動作の間、高電圧Ｖｐｇｍが供給され、選択ワードラインと呼ぶ。残りのワードラインＷＬ０〜ＷＬ１３，ＷＬ１５はパス電圧Ｖｐａｓｓが供給され、非選択ワードラインと呼ぶ。
【００３４】
このような仮定下で、図６に示すように、第１ビットラインセットアップ区間Ａでは、ストリング選択信号ＳＳＬが電源電圧のハイレベルに遷移し、信号ＢＬＳＥＬ，ＢＬＣＴＬはパス電圧Ｖｐａｓｓのハイレベルに遷移する。これと同時に、信号ＧＳＬ，ＣＳＬ，ＢＬＤＩＳ，ＬＡＴＣＨは接地電圧のローレベルに維持される。このような条件によると、ＮＭＯＳトランジスタＭ１はパス電圧Ｖｐａｓｓを有するビットラインレベル制御信号ＢＬＣＴＬによってターンオンされ、セルストリング１２のストリング選択トランジスタＳＳＴ０，ＳＳＴ１は電源電圧のハイレベルを有するストリング選択信号ＳＳＬによってターンオンされる。しかも、ページバッファ１３０＿０，１３０＿１の内部のＮＭＯＳトランジスタＭ４がパス電圧Ｖｐａｓｓのハイレベルを有する信号ＢＬＳＥＬによってターンオンされる。結果的に、第１ビットラインセットアップ区間Ａで、選択ビットラインＢＬ０はプログラム電圧として接地電圧を有するように設定され、非選択ビットラインＢＬ１はプログラム禁止電圧として電源電圧を有するように設定される。
【００３５】
ビットラインＢＬ０，ＢＬ１が十分に設定され、第２ビットラインセットアップ区間Ｂが開始される前に、信号ＢＬＣＴＬ，ＢＬＳＥＬはパス電圧Ｖｐａｓｓのハイレベルから接地電圧のローレベルに遷移する。これは接地電圧を有する選択ビットラインＢＬ０及び電源電圧を有する非選択ビットラインＢＬ１を対応するページバッファ１３０＿０，１３０＿１と電気的に絶縁させる。第２ビットラインセットアップ区間Ｂが開始されると、ビットラインレベル制御回路１１０は、前述のように、Ｖｆｉ＋Ｖｔｈ１の電圧を有する制御信号ＢＬＣＴＬを発生する。これと同時に、信号ＬＯＡＤＥＮは電源電圧のハイレベルから接地電圧のローレベルに遷移する。このようなバイアス条件によると、選択ビットラインＢＬ０にはＮＭＯＳトランジスタＭ１を通じてＰＭＯＳトランジスタＭ２から電流が供給される。ＮＭＯＳトランジスタＭ１のゲート電圧がＶｆｉ＋Ｖｔｈ１であるので、選択ビットラインＢＬ０の電圧はフィールド禁止電圧Ｖｆｉになる。これに対して、非選択ビットラインＢＬ１は第１ビットラインセットアップ区間Ａで設定された電圧、即ち、電源電圧に維持される。この時、ストリング選択トランジスタＳＳＴ０，ＳＳＴ１が実質的にシャットオフされるので、ビットラインＢＬ０，ＢＬ１に対応するセルストリング１２がフローティングされる。
【００３６】
続いて、実質的なプログラム動作が開始されると、選択ワードラインＷＬ１４には高電圧Ｖｐｇｍが印加され、非選択ワードラインＷＬ０〜ＷＬ１３，ＷＬ１５にはパス電圧Ｖｐａｓｓが印加される。すると、前述のように、非選択ビットラインＢＬ１に対応するセルストリング１２がフローティングされるので、非選択ビットラインＢＬ１及び選択ワードラインＷＬ１４によって規定されたフラッシュＥＥＰＲＯＭセルＭＣ１４、即ち、プログラム禁止セルのチャンネル電圧は自己昇圧メカニズムによってＦ−Ｎトンネリングを防止するのに十分な電圧まで昇圧される。一方、選択ビットラインＢＬ０及び選択ワードラインＷＬ１４によって規定されたフラッシュＥＥＰＲＯＭセルＭＣ１４、即ち、プログラムされるフラッシュＥＥＰＲＯＭセルのチャンネル電圧は高電圧Ｖｐｇｍの印加によって昇圧される。しかし、ストリング選択トランジスタＳＳＴ０のゲート電圧が電源電圧であるので、昇圧される電位はストリング選択トランジスタＳＳＴ０を通じて選択ビットラインＢＬ０に放電される。従って、プログラムされるフラッシュＥＥＰＲＯＭセルのチャンネル電圧は第２ビットラインセットアップ区間Ｂでバイアスされたフィールド禁止電圧Ｖｆｉに維持される。プログラム動作が完了した後、リカバリ動作区間の間、ビットラインＢＬ０，ＢＬ１の電位が放電され、ページバッファ１３０＿０，１３０＿１は初期化される。
【００３７】
前述のバイアス条件によると、選択ワードラインＷＬ１４に連結された隣接したフラッシュＥＥＰＲＯＭセルＭＣ１４の間に形成される寄生ＭＯＳトランジスタのしきい値電圧Ｖｔは、数１から分かるように、プログラムされるフラッシュＥＥＰＲＯＭセルのチャンネル電圧Ｖｆｉ、即ち、ソースバルク電圧ＶＳＢに比例して、ワードライン電圧Ｖｐｇｍより高く設定される。したがって、選択ワードラインの隣接したフラッシュＥＥＰＲＯＭセルの間に形成される寄生ＭＯＳトランジスタはターンオフされるので、プログラム動作の間、寄生ＭＯＳトランジスタのチャンネルを通じて流れる漏洩電流が遮断される。結果的に、寄生ＭＯＳトランジスタによって発生するプログラムディスターブを防止できる。
【００３８】
図７は本発明によるＮＡＮＤ型フラッシュメモリ装置のプログラム動作を説明するための動作タイミング図である。
【００３９】
よく知られているように、ＮＡＮＤ型フラッシュメモリ装置のプログラムサイクルは、ビットラインセットアップ動作、プログラム動作、そして、リカバリ動作からなる。本発明において、ビットラインセットアップ動作は第１ビットラインセットアップ区間Ａと第２ビットラインセットアップ区間Ｂに分けられる。第１ビットラインセットアップ区間の間に、ページバッファ１３０＿ｉにラッチされたデータビットが対応するビットラインに伝達される。そして、第２ビットラインセットアップ区間Ｂの間に、プログラムを示すデータビットに対応するビットラインが寄生ＭＯＳトランジスタをターンオフするのに必要な最小のソースバルク電圧にバイアスされる。プログラムを示すデータビットに対応するビットラインがフィールド禁止電圧にバイアスされると、隣接したフラッシュＥＥＰＲＯＭセルの間に形成される寄生ＭＯＳトランジスタのしきい値電圧が選択されたワードラインに印加される電圧Ｖｐｇｍより増加する。
【００４０】
一般に、ＭＯＳトランジスタのしきい値電圧Ｖｔは前述の数１によって決定される。
【００４１】
数１から分かるように、しきい値電圧Ｖｔはソースとバルクとの間の電圧ＶＳＢによって影響を受ける。フィールド禁止電圧Ｖｆｉレベルはプログラム動作の時、ワードラインに印加される電圧の増加なしに隣接したセルの間の漏洩電流を効果的に遮断できるように（寄生ＭＯＳトランジスタのしきい値電圧（又は、フィールド領域の電位）がプログラムの時、ワードライン電圧より高くなるように）、決定される。プログラムされるフラッシュＥＥＰＲＯＭセルに対応するビットラインをフィールド禁止電圧Ｖｆｉでバイアシングするための動作を詳細に説明する。
【００４２】
図７を参照すると、プログラムされるデータビット“０１”がビットラインＢＬ０，ＢＬ１に対応するページバッファ１３０＿０，１３０＿１に各々ロードされたと仮定する。“０”データビットをラッチしたページバッファ１３０＿０に対応するビットラインＢＬ０は選択ビットラインと呼び、“１”データビットをラッチしたページバッファ１３０＿１に対応するビットラインＢＬ１は非選択ビットラインと呼ぶ。又、プログラムされるセル（例えば、ＭＣ１４）に連結されたワードラインＷＬ１４はプログラムサイクルのプログラム動作の間、プログラム電圧Ｖｐｇｍが供給され、選択ワードラインと呼ぶ。残りのワードラインＷＬ０〜ＷＬ１３，ＷＬ１５はパス電圧Ｖｐａｓｓが供給され、非選択ワードラインと呼ぶ。
【００４３】
このような仮定下で、図７に示すように、第１ビットラインセットアップ区間Ａでは、ストリング選択信号ＳＳＬが電源電圧のハイレベルに遷移し、信号ＢＬＳＥＬ，ＢＬＣＴＬはパス電圧Ｖｐａｓｓのハイレベルに遷移する。これと同時に、信号ＧＳＬ，ＣＳＬ，ＢＬＤＩＳ，ＬＡＴＣＨは接地電圧のローレベルに維持される。このような条件によると、ＮＭＯＳトランジスタＭ１はパス電圧Ｖｐａｓｓを有するビットラインレベル制御信号ＢＬＣＴＬによってターンオンされ、セルストリング１２のストリング選択トランジスタＳＳＴ０，ＳＳＴ１は電源電圧のハイレベルを有するストリング選択信号ＳＳＬによってターンオンされる。しかも、ページバッファ１３０＿０，１３０＿１の内部のＮＭＯＳトランジスタＭ４がパス電圧Ｖｐａｓｓのハイレベルを有する信号ＢＬＳＥＬによってターンオンされる。結果的に、第１ビットラインセットアップ区間Ａで、選択ビットラインＢＬ０は接地電圧に設定され、非選択ビットラインＢＬ１はプログラム禁止電圧として電源電圧に設定される。
【００４４】
第２ビットラインセットアップ区間Ｂが開始されると、共通ソースラインＣＳＬには接地選択トランジスタＧＳＴ０，ＧＳＴ１の突抜け現象を防止するための電圧Ｖｃｓｌが印加される。そして、信号ＢＬＳＥＬはハイレベルからローレベルに遷移し、その結果、ビットラインＢＬ０，ＢＬ１が対応するページバッファ１３０＿０，１３０＿１と電気的に分離される。これと同時に、一定時間ｔｆｉの間、ビットラインＢＬ０，ＢＬ１にロード電流Ｉｌｏａｄを供給するように、ビットラインプリチャージ信号ＬＯＡＤＥＮの電圧レベルがハイレベルの電源電圧から所定の電圧Ｖｌｏａｄに低まる。プログラムを示すデータビットに対応するビットラインをフィールド禁止電圧Ｖｆｉにバイアスするための時間ｔｆｉとロード電流Ｉｌｏａｄとの関係を数２に示す。
【００４５】
【数２】
【００４６】
ここで、ＣＢＬはビットラインのキャパシタンスを示す。
【００４７】
第２ビットラインセットアップ区間Ｂの間、又は時間ｔｆｉの間に、ＰＭＯＳトランジスタＭ２を通じて供給されるロード電流によって選択ビットラインＢＬ０はフィールド禁止電圧Ｖｆｉにバイアスされる。これに対して、非選択ビットラインＢＬ１は第１ビットラインセットアップ区間Ａで設定された電圧、即ち、電源電圧に維持される。この時、ストリング選択トランジスタＳＳＴ０，ＳＳＴ１が実質的にシャットオフされるので、ビットラインＢＬ０，ＢＬ１に対応するセルストリング１２がフローティングされる。
【００４８】
続いて、実質的なプログラム動作が開始されると、選択ワードラインＷＬ１４には高電圧Ｖｐｇｍが印加され、非選択ワードラインＷＬ０〜ＷＬ１３，ＷＬ１５にはパス電圧Ｖｐａｓｓが印加される。すると、前述のように、非選択ビットラインＢＬ１に対応するセルストリング１２がフローティングされるので、非選択ビットラインＢＬ１及び選択ワードラインＷＬ１４によって規定されたフラッシュＥＥＰＲＯＭセルＭＣ１４、即ち、プログラム禁止セルのチャンネル電圧は自己昇圧メカニズムによってＦ−Ｎトンネリングを防止するのに十分な電圧まで昇圧される。そのように昇圧されたチャンネル電圧（例えば、８Ｖ以上）はプログラムが禁止されたフラッシュＥＥＰＲＯＭセルがプログラムされることを防止する。一方、選択ビットラインＢＬ０及び選択ワードラインＷＬ１４によって規定されたフラッシュＥＥＰＲＯＭセルＭＣ１４、即ち、プログラムされるフラッシュＥＥＰＲＯＭセルのチャンネル電圧は第２ビットラインセットアップ区間Ｂでバイアスされたフィールド禁止電圧Ｖｆｉに維持される。プログラム動作が完了した後、リカバリ動作区間の間、ビットラインＢＬ０，ＢＬ１の電位が放電され、ページバッファ１３０＿０，１３０＿１は初期化される。
【００４９】
前述のバイアス条件によると、選択ワードラインＷＬ１４に連結された隣接したフラッシュＥＥＰＲＯＭセルＭＣ１４の間に形成される寄生ＭＯＳトランジスタのしきい値電圧Ｖｔは、数１から分かるように、プログラムされるフラッシュＥＥＰＲＯＭセルのチャンネル電圧Ｖｆｉ、即ち、ソースバルク電圧ＶＳＢに比例して、ワードライン電圧Ｖｐｇｍより高く増加する。したがって、選択ワードラインの隣接したフラッシュＥＥＰＲＯＭセルの間に形成される寄生ＭＯＳトランジスタはターンオフされるので、プログラム動作の間、寄生ＭＯＳトランジスタのチャンネルを通じて流れる漏洩電流が遮断される。結果的に、寄生ＭＯＳトランジスタによって発生するプログラムディスターブを防止できる。
【００５０】
【発明の効果】
以上のように、本発明によれば、同一のワードライン上の隣接したセルの間に形成された寄生ＭＯＳトランジスタをターンオフするための最小の電圧（又は、フィールド禁止電圧）を選択されたビットラインに印加することによって、寄生ＭＯＳトランジスタのしきい値電圧がプログラム電圧より高く増加する。従って、寄生ＭＯＳトランジスタによるプログラムディスターブ現象を防止できる。
【図面の簡単な説明】
【図１】一般的なＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイを示す回路図である。
【図２】図１の点線Ａ−Ａ’に沿って切るメモリセルアレイを示す断面図である。
【図３】本発明によるＮＡＮＤ型フラッシュメモリ装置を示す回路図である。
【図４】図３に示したビットラインレベル制御回路の望ましい実施形態を示す回路図である。
【図５】図４に示したビットラインレベル制御回路の動作タイミング図である。
【図６】本発明によるＮＡＮＤ型フラッシュメモリ装置のプログラム動作を説明するための動作タイミング図である。
【図７】本発明によるＮＡＮＤ型フラッシュメモリ装置のプログラム動作を説明するための動作タイミング図である。
【符号の説明】
１００ メモリセルアレイ
１１０ ビットラインレベル制御回路
１２０ 行デコーダ回路
１３０ ページバッファ回路
１４０ 列パスゲート回路
【発明の属する技術分野】
本発明は不揮発性半導体メモリ装置に係り、より詳細には、フィールド領域によって電気的に絶縁された同一の行の隣接したメモリセルの間に寄生的に存在する寄生ＭＯＳトランジスタのしきい値電圧を調節できるフラッシュメモリ装置及びそれのプログラム方法に関するものである。
【０００２】
【従来の技術】
半導体メモリ装置に貯蔵されたデータのリフレッシュなしにデータを電気的に消去及びプログラム可能な半導体メモリ装置に対する要求が増加しつつある。又、メモリ装置の貯蔵容量及び集積度を増加させることが主な傾向である。貯蔵されたデータのリフレッシュなしに大容量及び高集積度を提供する不揮発性半導体メモリ装置の一例が、ＮＡＮＤ型フラッシュメモリ装置である。パワーオフの時にもデータを維持するので、そのようなフラッシュメモリ装置は電源が急に遮断される恐れのある電子装置（例えば、携帯用端末器、携帯用コンピュータ等）に幅広く使用されている。
【０００３】
ＮＡＮＤ型フラッシュメモリ装置のような不揮発性半導体メモリ装置は、電気的に消去及びプログラム可能なＲＯＭセルを含み、“フラッシュＥＥＰＲＯＭセル”と呼ばれる。通常、フラッシュＥＥＰＲＯＭセルは、セルトランジスタを含み、トランジスタは第１導電型（例えば、Ｐ型）の半導体基板（又は、バルク）、所定間隔離隔された第２導電型（例えば、Ｎ形）のソース及びドレイン領域、ソース及びドレイン領域の間のチャンネル領域の上に位置し、電荷を貯蔵する浮遊ゲート、そして、浮遊ゲートの上に位置した制御ゲートを含む。
【０００４】
前述した構造を有するフラッシュＥＥＰＲＯＭセルのアレイを図１に示す。
【０００５】
図１を参照すると、メモリセルアレイはビットラインに各々対応する複数のセルストリング１０を含む。便宜のために、図１には２つのビットラインＢＬ０，ＢＬ１及びそれに対応する２つのセルストリング１０を示す。各セルストリング１０は第１選択トランジスタとしてのストリング選択トランジスタＳＳＴ、第２選択トランジスタとしての接地選択トランジスタＧＳＴ、そして、選択トランジスタＳＳＴ，ＧＳＴの間に直列連結された複数のフラッシュＥＥＰＲＯＭセルＭＣｍ（ｍ＝０〜１５）で構成される。ストリング選択トランジスタＳＳＴは対応するビットラインに連結されたドレイン及びストリング選択ラインＳＳＬに連結されたゲートを有し、接地選択トランジスタＧＳＴは共通ソースラインＣＳＬに連結されたソース及び接地選択ラインＧＳＬに連結されたゲートを有する。そして、ストリング選択トランジスタＳＳＴのソース及び接地選択トランジスタＧＳＴのドレインの間にはフラッシュＥＥＰＲＯＭセルＭＣ１５〜ＭＣ０が直列連結され、セルＭＣ１５〜ＭＣ０は対応するワードラインＷＬ１５〜ＷＬ０に各々連結される。
【０００６】
初期に、メモリセルアレイのフラッシュＥＥＰＲＯＭセルは、例えば、−３Ｖのしきい値電圧を有するように消去される。次に、フラッシュＥＥＰＲＯＭセルをプログラムするために、所定時間の間、選択されたフラッシュＥＥＰＲＯＭセルのワードラインに高電圧（例えば、２０Ｖ）を印加することによって、選択されたメモリセルがより高いしきい値電圧に変化するのに対して、残りの（選択されない）ＥＥＰＲＯＭセルのしきい値電圧は変化しない。
【０００７】
選択されたワードラインの上に連結された選択されないフラッシュＥＥＰＲＯＭセルをプログラムしないで、同一のワードラインの上に連結された選択されたメモリセルをプログラムしようとする時、問題点が発生する。ワードラインにプログラム電圧が印加される時、プログラム電圧は選択されたフラッシュＥＥＰＲＯＭセルだけでなく同一のワードラインに沿って配列された選択されないフラッシュＥＥＰＲＯＭセルにも印加される。ワードラインの上に連結された選択されないフラッシュＥＥＰＲＯＭセル、特に、選択されたメモリセルに隣接したフラッシュＥＥＰＲＯＭセルがプログラムされる。選択されたワードラインに連結された非選択セルの意図しないプログラムは“プログラムディスターブ”と呼ばれる。
【０００８】
プログラムディスターブを防止するための方法の１つは、自己昇圧スキームを利用したプログラム禁止方法である。自己昇圧スキームを利用したプログラム禁止方法は、米国特許第５，６７７，８７３号に“ＭＥＴＨＯＤ ＯＦ ＰＲＯＧＲＡＭＭＩＮＧ ＦＬＡＳＨ ＥＥＰＲＯＭ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴ ＭＥＭＯＲＹ ＤＥＶＩＣＥＳ ＴＯ ＰＲＥＶＥＮＴ ＩＮＡＤＶＥＲＴＥＮＴ ＰＲＯＧＲＡＭＭＩＮＧ ＯＦ ＮＯＮＤＥＳＩＧＮＡＴＥＤ ＮＡＮＤ ＭＥＭＯＲＹ ＣＥＬＬＳ ＴＨＥＲＥＩＮ”の名称で、米国特許第５，９９１，２０２号に“ＭＥＴＨＯＤ ＦＯＲ ＲＥＤＵＣＩＮＧ ＰＲＯＧＲＡＭ ＤＩＳＴＵＲＢ ＤＵＲＩＮＧ ＳＥＬＦ−ＢＯＯＳＴＩＮＧ ＩＮ ＡＮＡＮＤ ＦＬＡＳＨ ＭＥＭＯＲＹ”の名称で開示されている。
【０００９】
自己昇圧スキームを利用したプログラム禁止方法においては、接地選択トランジスタＧＳＴのゲートに０Ｖの電圧を印加することによって、接地経路が遮断される。選択ビットライン（例えば、ＢＬ０）にはプログラム電圧として０Ｖの電圧が印加され、非選択ビットライン（例えば、ＢＬ１）にはプログラム禁止電圧として３．３Ｖ又は５Ｖの電源電圧Ｖｃｃが印加される。同時に、ビットラインＢＬ１に連結されたストリング選択トランジスタＳＳＴのゲートに電源電圧を印加することによって、ストリング選択トランジスタＳＳＴのソースがＶｃｃ−Ｖｔｈ（Ｖｔｈはストリング選択トランジスタのしきい値電圧）まで充電される。この時、ストリング選択トランジスタＳＳＴは遮断される（又は、シャットオフされる）。次に、選択ワードラインに高電圧Ｖｐｇｍを印加し、選択されないワードラインにパス電圧Ｖｐａｓｓを印加することによって、プログラムが禁止されたセルトランジスタのチャンネル電圧が昇圧される。これは浮遊ゲートとチャンネルとの間にＦ−Ｎトンネリングを発生させなく、その結果、プログラムが禁止されたセルトランジスタが初期の消去状態に維持される。
【００１０】
【発明が解決しようとする課題】
前述したプログラム禁止スキームを使用する時、１つの問題点が発生する。即ち、寄生ＭＯＳトランジスタを通じて流れる漏洩電流によって、プログラムされるフラッシュＥＥＰＲＯＭセルに隣接したプログラム禁止のフラッシュＥＥＰＲＯＭセルに“プログラムディスターブ”が発生する。これは詳細に後述される。
【００１１】
図１の点線Ａ−Ａ’に沿って切るメモリセルアレイを示す図２を参照すると、同一のワードラインＷＬ１４に連結されたフラッシュＥＥＰＲＯＭセルは半導体基板（又は、ポケットＰウェル）に形成されたフィールド領域又はフィールド酸化膜領域１２によって、電気的に絶縁されている。このような構造では、隣接したフラッシュＥＥＰＲＯＭセル、ワードラインＷＬ１４、そして、半導体基板が寄生ＭＯＳトランジスタを形成する。隣接したフラッシュＥＥＰＲＯＭセルのうち、プログラムが禁止されるセルのチャンネル領域は寄生ＭＯＳトランジスタのドレイン領域として作用し、プログラムされるセルのチャンネル領域は寄生ＭＯＳトランジスタのソース領域として作用し、ワードラインＷＬ１４は寄生ＭＯＳトランジスタのゲートとして作用する。そして、寄生ＭＯＳトランジスタのソース及びドレイン領域の間のフィールド領域１２に接する半導体基板は寄生ＭＯＳトランジスタのチャンネル領域として作用する。
【００１２】
ワードラインＷＬ１４に印加される高電圧Ｖｐｇｍが寄生ＭＯＳトランジスタのしきい値電圧より高い場合、寄生ＭＯＳトランジスタがターンオンされる。これはプログラムが禁止されるセルのチャンネル領域からプログラムされるセルのチャンネル領域にターンオンされた寄生ＭＯＳトランジスタを通じて漏洩電流を流す。従って、プログラムが禁止されるセルの自己昇圧されたチャンネル電圧が低まり、その結果、プログラムが禁止されるフラッシュＥＥＰＲＯＭセルにプログラムディスターブが発生する。
【００１３】
このような問題点は寄生ＭＯＳトランジスタのしきい値電圧を増加させることによって防止できる。フィールド領域に不純物を注入することによって、寄生ＭＯＳトランジスタのしきい値電圧を増加させる方法が提案されてきた。しかし、このような不純物注入方法はドレイン領域のブレークダウン電圧が低まる短所がある。又、メモリセルアレイの寸法が減少するのに従って、不純物濃度を増加させることが制限される。半導体基板（又は、ポケットＰウェル）をマイナス電圧にバイアスすることによって、寄生ＭＯＳトランジスタのしきい値電圧を増加させる方法が提案されてきた。しかし、このような方法は、ポケットＰウェルを充電するのに長時間が所要されるので、全体的なプログラム時間が増加する短所がある。
【００１４】
結果的に、隣接したフラッシュＥＥＰＲＯＭセルの間に存在する寄生ＭＯＳトランジスタを通じて流れる漏洩電流を効果的に遮断できる新たなプログラム方法が要求される。
【００１５】
【発明が解決しようとする課題】
本発明は、プログラム動作の時、ワードライン電圧の増加なしに、隣接したセルの間に形成される寄生ＭＯＳトランジスタのしきい値電圧を増加させ得る不揮発性半導体メモリ装置及びそれのプログラム方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明の一特徴によると、不揮発性半導体メモリ装置は、第１及び第２ページバッファ、第１及び第２ビットラインレベル制御トランジスタ、そして、ビットラインレベル制御回路を含む。第１及び第２ページバッファは第１及び第２ビットラインに各々対応し、プログラム動作の間、メモリセルアレイにプログラムされるデータビットをラッチする。第１及び第２ビットラインレベル制御トランジスタは第１及び第２ビットラインと第１及び第２ページバッファとの間に各々連結され、ビットラインレベル制御信号に応じて第１及び第２ビットラインと第１及び第２ページバッファを電気的に分離／連結する。ビットラインレベル制御回路は第１及び第２ビットライン電圧制御トランジスタに共通に印加されるビットラインレベル制御信号を発生する。ここで、ビットラインレベル制御信号はプログラムサイクルの第１ビットラインセットアップ区間の間、ページバッファに各々ラッチされたデータビットが対応するビットラインに十分に伝達されるように第１電圧を有し、そして、第１及び第２ページバッファからの充電電流が第１及び第２ビットラインに各々供給されるプログラムサイクルの第２ビットラインセットアップ区間の間、プログラムを示すデータビットに対応するビットラインの電位が接地電圧より高く設定されるように第１電圧より低い第２電圧を有する。
【００１７】
本発明の他の特徴によると、不揮発性半導体メモリ装置のプログラム方法が提供される。不揮発性半導体メモリ装置は、第１及び第２ビットラインと、この第１及び第２ビットラインに連結された第１及び第２セルストリングであって、各セルストリングは第１及び第２選択トランジスタの間に直列連結されたメモリセルトランジスタで構成され、メモリセルトランジスタは対応するワードラインに各々連結されたセルストリングと、第１及び第２ビットラインに各々対応し、プログラムされるデータビットを各々ラッチするレジスタとを含む。不揮発性半導体メモリ装置のプログラム方法としては、先ず、対応するレジスタに各々ラッチされたプログラムされるデータビットに従って、第１及び第２ビットラインに第１電圧及び第２電圧のうち、１つが各々提供される。次に、第１及び第２ビットラインを対応するレジスタから電気的に分離した後、第１電圧が印加されたビットラインの電位が第１電圧より高くバイアスされるように、所定時間の間、第１及び第２ビットラインに所定の充電電流が供給される。次に、第１及び第２ビットラインへの電流供給を遮断した後、ワードラインのうち、選択されたワードラインにプログラム電圧が印加される。
【００１８】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
【００１９】
本発明によるＮＡＮＤ型フラッシュメモリ装置を示す構成図を図３に示す。メモリ装置はセルアレイ１００、行デコーダ回路１２０、ページバッファ回路１３０、そして、列パスゲート回路１４０を含む。セルアレイ１００は列に配列された複数のセルストリング（又は、ＮＡＮＤストリング）１２からなる。各セルストリング１２はストリング選択トランジスタＳＳＴｍ（ｍ＝０，１，２，．．．，ｉ）を含み、このストリング選択トランジスタＳＳＴｍのゲートはストリング選択ラインＳＳＬに連結される。各セルストリング１２は、又、接地選択トランジスタＧＳＴｍを含む。この接地選択トランジスタＧＳＴｍのゲートは接地選択ラインＧＳＬに連結される。各セルストリング１２のストリング選択トランジスタＳＳＴｍのソースと接地選択トランジスタＧＳＴｍとの間には、複数のメモリセル又はフラッシュＥＥＰＲＯＭセルＭＣｎ（ｎ＝０，１，２，．．．，１５）が直列連結される。各セルストリング１２のＥＥＰＲＯＭセルＭＣｎの制御ゲートは対応するワードラインＷＬｊに各々連結される。各ストリング選択トランジスタＳＳＴｍのドレインは対応するビットラインＢＬｍに連結され、各接地選択トランジスタＧＳＴｍのソースは共通ソースラインＣＳＬに連結される。ストリング選択ラインＳＳＬ、ワードラインＷＬｊ、そして、接地選択ラインＧＳＬは行デコーダ回路１２０に電気的に連結される。
【００２０】
ビットラインＢＬｍはビットラインレベル制御トランジスタとしての対応するＮＭＯＳトランジスタＭ１を通じてページバッファ回路１３０に連結され、ＮＭＯＳトランジスタＭ１はビットラインレベル制御回路１１０から発生した制御信号ＢＬＣＴＬによって、共通に制御される。各ＮＭＯＳトランジスタＭ１はビットラインレベル制御回路１１０から出力される制御信号ＢＬＣＴＬの電圧レベルに従って対応するビットラインの電圧レベルを調節し、これは詳細に後述される。
【００２１】
続いて、図３を参照すると、ページバッファ回路１３０はビットラインＢＬｉに各々対応するページバッファ１３０＿ｉを含む。リードサイクルの間、ページバッファは選択されたデータを感知し、データを列パスゲート回路１４０を通じてデータ出力バッファ（図示しない）に伝達する。プログラムサイクルの間、ページバッファは列パスゲート回路１４０を通じて入出力バッファから印加されるデータを貯蔵する。以降、ビットラインＢＬ０に対応するページバッファ１３０＿０を参照して、構成及び機能をより詳細に説明する。他のビットラインＢＬ１〜ＢＬｉに対応するページバッファ１３０＿１〜１３０＿ｉはページバッファ１３０＿０と同一の機能と構成を有する。
【００２２】
ページバッファ１３０＿０はＰＭＯＳトランジスタＭ２、４つのＮＭＯＳトランジスタＭ３〜Ｍ６、そして、２つのインバータで構成されたラッチ５０を含む。ドレインがノードＮ１に連結されたＰＭＯＳトランジスタＭ２のゲート及びソースは信号ＬＯＡＤＥＮ及び電源電圧Ｖｃｃに各々連結される。ＰＭＯＳトランジスタＭ２はビットラインセットアップ動作が実行される時、活性化される信号ＬＯＡＤＥＮに応じてビットラインＢＬ０に電流を供給する。ソース及びゲートが接地電圧Ｖｓｓと信号ＢＬＤＩＳに各々連結されたトランジスタＭ３はノードＮ１と接地電圧との間に連結され、ビットラインＢＬ０の電圧を放電し、ページバッファ（即ち、ラッチ）を接地電圧レベルに初期化する。ゲートが信号ＢＬＳＥＬに連結されたＮＭＯＳトランジスタＭ４はノードＮ１及びラッチ５０のノードＮ２の間に連結される。ラッチ５０のノードＮ３はＮＭＯＳトランジスタＭ５，Ｍ６を通じて接地電圧に連結される。トランジスタＭ５のゲートはノードＮ１に連結され、トランジスタＭ６のゲートは信号ＬＡＴＣＨに連結される。ＮＭＯＳトランジスタＭ５，Ｍ６はビットラインＢＬ０の上の電圧レベル及び信号ＬＡＴＣＨに応じてラッチ５０に貯蔵されたデータの状態を変化させる。
【００２３】
図４は図３に示したビットラインレベル制御回路１１０の望ましい実施形態を示す。
【００２４】
図４を参照すると、ビットラインレベル制御回路１１０はフィールド禁止電圧発生器２１０、レベルシフタ２２０、伝達ゲート回路２３０、ＮＯＲゲートＧ２、そして、ＮＭＯＳトランジスタＭ２２で構成され、図に示すように、連結される。ビットラインレベル制御回路１１０は信号ＢＬＣＴＬＥＮ１〜ＢＬＣＴＬＥＮ４に応じて制御信号ＢＬＣＴＬを発生し、制御信号ＢＬＣＴＬはプログラムサイクルのビットラインセットアップ動作、プログラム動作、そして、リカバリ動作の時、異なる電圧レベルを有する。詳細に説明すると、次のとおりである。
【００２５】
よく知られているように、ＮＡＮＤ型フラッシュメモリ装置のプログラムサイクルは、ビットラインセットアップ動作、プログラム動作、そして、リカバリ動作からなる。プログラムサイクルの間、変化する信号ＢＬＣＴＬＥＮ１〜ＢＬＣＴＬＥＮ４の関係を図５に示す。ビットラインセットアップ動作は第１ビットラインセットアップ区間Ａと第２ビットラインセットアップ区間Ｂに分けられる。ビットラインレベル制御回路１１０の出力信号ＢＬＣＴＬは第１ビットラインセットアップ区間Ａの間、パス電圧Ｖｐａｓｓを有し、第２ビットラインセットアップ区間Ｂの間（又は、第２ビットラインセットアップ区間及びプログラム区間）、所定電圧Ｖｆｉ’レベルを有する。ここで、電圧Ｖｆｉ’は、寄生ＭＯＳトランジスタをターンオフするのに必要な最小のソースバルク電圧Ｖｆｉ（以下、“フィールド禁止電圧”という）とＮＭＯＳトランジスタ（即ち、ビットラインレベル制御トランジスタ）のしきい値電圧を合わせた値と同一である。
【００２６】
本発明によるＮＡＮＤ型フラッシュメモリ装置においては、隣接したセルの間に形成される寄生ＭＯＳトランジスタのしきい値電圧を増加させるために、プログラムされるフラッシュＥＥＰＲＯＭセルに対応するビットラインに接地電圧より高い電圧、即ち、フィールド禁止電圧Ｖｆｉが供給される。一般に、ＭＯＳトランジスタのしきい値電圧Ｖｔは数１によって決定される。
【００２７】
【数１】
ここで、電圧Ｖｔ０はＶＳＢが０である時、得られるしきい値電圧Ｖｔを示し、γは工程パラメータを示す。数１から分かるように、しきい値電圧Ｖｔはソースとバルクとの間の電圧ＶＳＢによって影響を受ける。フィールド禁止電圧Ｖｆｉレベルは、プログラム動作の時、ワードラインに印加される電圧の増加なしに隣接したセルの間の漏洩電流を効果的に遮断できるように（寄生ＭＯＳトランジスタのしきい値電圧（又は、フィールド領域の電位）がプログラムの時、ワードライン電圧より高くなるように）、決定される。又、フィールド禁止電圧Ｖｆｉは、図４から分かるように、分配器として動作する抵抗Ｒ１，Ｒ２の値に従って決定される。プログラムセルに対応するビットラインをフィールド禁止電圧Ｖｆｉにバイアシングするためには、ＮＭＯＳトランジスタＭ１のゲートに印加される制御信号ＢＬＣＴＬはＶｆｉ＋Ｖｔｈ１（Ｖｔｈ１ はＮＭＯＳトランジスタＭ１のしきい値電圧を示す）の電圧（Ｖｆｉ’）を有しなければならない。そのような電圧Ｖｆｉ’レベルの制御信号ＢＬＣＴＬを発生するビットラインレベル制御回路１１０の動作を図４及び図５を参照して説明する。
【００２９】
先ず、図５に示すように、信号ＢＬＣＴＬＥＮ１〜ＢＬＣＴＬＥＮ４が全部ローレベルに維持される時、ＮＭＯＳトランジスタＭ２２はターンオンされ、その結果、制御信号ＢＬＣＴＬは接地電圧に維持される。次に、信号ＢＬＣＴＬＥＮ１がハイレベルに維持され、信号ＢＬＣＴＬＥＮ２〜ＢＬＣＴＬＥＮ４がローレベルに維持される時、ＮＭＯＳトランジスタＭ２２はターンオフされ、制御信号ＢＬＣＴＬはレベルシフタ２２０を通じてパス電圧ＶＰａｓｓレベルを有する。この時、伝達ゲート回路２３０の経路は遮断され、フィールド禁止電圧発生器２１０の出力信号ＶｂｌｃｔｌはＰＭＯＳトランジスタＭ１８を通して電源電圧Ｖｃｃレベルを有する。図５に示すように、信号ＢＬＣＴＬＥＮ１がハイロー遷移を有し、信号ＢＬＣＴＬＥＮ２，ＢＬＣＴＬＥＮ３はローハイ遷移を有する。これは伝達ゲート回路２３０の経路を形成させ、ＮＭＯＳトランジスタＭ１９をターンオンさせる。この時、レベルシフタ２２０の出力は接地電圧を有する。結果的に、制御信号ＢＬＣＴＬの電圧は前述した放電経路を通じてパス電圧Ｖｐａｓｓから接地電圧に低まる。このような動作はプログラムサイクルのビットラインセットアップ動作のうち、第１ビットラインセットアップ区間Ａｎｉ属する。言い換えれば、第１ビットラインセットアップ区間Ａでは、プログラムされるデータビット各々に対応する電位が対応するビットラインに十分に伝達されるように制御信号ＢＬＣＴＬはパス電圧Ｖｐａｓｓレベルを有する。
【００３０】
プログラムサイクルのビットラインセットアップ動作のうち、第２ビットラインセットアップ区間Ｂの初期に、信号ＢＬＣＴＬＥＮ４はローレベルからハイレベルに遷移する。これはＮＭＯＳトランジスタＭ１６，Ｍ２３をターンオンさせ、その結果、比較器として動作する差動増幅器２１２は基準電圧ＶＲＥＦと抵抗Ｒ１，Ｒ２によって分配された電圧を比較する。ノードＮ４の電圧が要求される電圧Ｖｆｉ’＋Ｖｔｈ１７（Ｖｔｈ１７はＮＭＯＳトランジスタＭ１７のしきい値電圧を示す）より低いと、又は、基準電圧ＶＲＥＦが抵抗Ｒ１，Ｒ２によって分配された電圧より高いと、ノードＮ４の電圧はＰＭＯＳトランジスタＭ１０を通じて供給される電流に従って次第に増加する。ノードＮ４の電圧が要求される電圧Ｖｆｉ’＋Ｖｔｈ１７に至る時、フィールド禁止電圧発生器２１０の出力電圧ＶｂｌｃｔｌはＶｆｉ’になる。即ち、制御信号ＢＬＣＴＬは第２ビットラインセットアップ区間Ｂに対応する所定時間ｔｆｉの間、Ｖｆｉ’のレベルを有する。続くプログラム動作の間、制御信号ＢＬＣＴＬはＶｆｉ’の電圧レベルに維持される。即ち、制御信号ＢＬＣＴＬＥＮ１〜ＢＬＣＴＬＥＮ４は第２ビットラインセットアップ区間Ｂで設定されたレベルと同一に維持される。
【００３１】
要するに、ビットラインレベル制御回路１１０の出力信号ＢＬＣＴＬはプログラムされるデータビット（例えば、“１”）に対応する電位（例えば、電源電圧又はプログラム禁止電圧）が対応するビットラインに十分に伝達されるように、第１ビットラインセットアップ区間Ａでパス電圧Ｖｐａｓｓを有する。次に、出力信号ＢＬＣＴＬは“０”のデータビットに対応するビットラインがフィールド禁止電圧Ｖｆｉにバイアスされる第２ビットラインセットアップ区間Ｂで所定電圧Ｖｆｉ’＝Ｖｆｉ＋Ｖｔｈ１を有する。プログラム動作の間、ビットラインレベル制御回路１１０の出力信号ＢＬＣＴＬは第２ビットラインセットアップ区間Ｂと同一の電圧Ｖｆｉ’レベルに維持される。
【００３２】
図６は本発明によるＮＡＮＤ型フラッシュメモリ装置のプログラム方法を説明するための動作タイミング図である。以下、図３乃至図６を参照してＮＡＮＤ型フラッシュメモリ装置のプログラム動作を詳細に説明する。
【００３３】
プログラムされるデータビット“０１”がビットラインＢＬ０，ＢＬ１に対応するページバッファ１３０＿０，１３０＿１に各々ロードされたと仮定する。“０”データビットをラッチしたページバッファ１３０＿０に対応するビットラインＢＬ０は選択ビットラインと呼び、“１”データビットをラッチしたページバッファ１３０＿１に対応するビットラインＢＬ１は非選択ビットラインと呼ぶ。又、プログラムされるセル（例えば、ＭＣ１４）に連結されたワードラインＷＬ１４はプログラムサイクルのプログラム動作の間、高電圧Ｖｐｇｍが供給され、選択ワードラインと呼ぶ。残りのワードラインＷＬ０〜ＷＬ１３，ＷＬ１５はパス電圧Ｖｐａｓｓが供給され、非選択ワードラインと呼ぶ。
【００３４】
このような仮定下で、図６に示すように、第１ビットラインセットアップ区間Ａでは、ストリング選択信号ＳＳＬが電源電圧のハイレベルに遷移し、信号ＢＬＳＥＬ，ＢＬＣＴＬはパス電圧Ｖｐａｓｓのハイレベルに遷移する。これと同時に、信号ＧＳＬ，ＣＳＬ，ＢＬＤＩＳ，ＬＡＴＣＨは接地電圧のローレベルに維持される。このような条件によると、ＮＭＯＳトランジスタＭ１はパス電圧Ｖｐａｓｓを有するビットラインレベル制御信号ＢＬＣＴＬによってターンオンされ、セルストリング１２のストリング選択トランジスタＳＳＴ０，ＳＳＴ１は電源電圧のハイレベルを有するストリング選択信号ＳＳＬによってターンオンされる。しかも、ページバッファ１３０＿０，１３０＿１の内部のＮＭＯＳトランジスタＭ４がパス電圧Ｖｐａｓｓのハイレベルを有する信号ＢＬＳＥＬによってターンオンされる。結果的に、第１ビットラインセットアップ区間Ａで、選択ビットラインＢＬ０はプログラム電圧として接地電圧を有するように設定され、非選択ビットラインＢＬ１はプログラム禁止電圧として電源電圧を有するように設定される。
【００３５】
ビットラインＢＬ０，ＢＬ１が十分に設定され、第２ビットラインセットアップ区間Ｂが開始される前に、信号ＢＬＣＴＬ，ＢＬＳＥＬはパス電圧Ｖｐａｓｓのハイレベルから接地電圧のローレベルに遷移する。これは接地電圧を有する選択ビットラインＢＬ０及び電源電圧を有する非選択ビットラインＢＬ１を対応するページバッファ１３０＿０，１３０＿１と電気的に絶縁させる。第２ビットラインセットアップ区間Ｂが開始されると、ビットラインレベル制御回路１１０は、前述のように、Ｖｆｉ＋Ｖｔｈ１の電圧を有する制御信号ＢＬＣＴＬを発生する。これと同時に、信号ＬＯＡＤＥＮは電源電圧のハイレベルから接地電圧のローレベルに遷移する。このようなバイアス条件によると、選択ビットラインＢＬ０にはＮＭＯＳトランジスタＭ１を通じてＰＭＯＳトランジスタＭ２から電流が供給される。ＮＭＯＳトランジスタＭ１のゲート電圧がＶｆｉ＋Ｖｔｈ１であるので、選択ビットラインＢＬ０の電圧はフィールド禁止電圧Ｖｆｉになる。これに対して、非選択ビットラインＢＬ１は第１ビットラインセットアップ区間Ａで設定された電圧、即ち、電源電圧に維持される。この時、ストリング選択トランジスタＳＳＴ０，ＳＳＴ１が実質的にシャットオフされるので、ビットラインＢＬ０，ＢＬ１に対応するセルストリング１２がフローティングされる。
【００３６】
続いて、実質的なプログラム動作が開始されると、選択ワードラインＷＬ１４には高電圧Ｖｐｇｍが印加され、非選択ワードラインＷＬ０〜ＷＬ１３，ＷＬ１５にはパス電圧Ｖｐａｓｓが印加される。すると、前述のように、非選択ビットラインＢＬ１に対応するセルストリング１２がフローティングされるので、非選択ビットラインＢＬ１及び選択ワードラインＷＬ１４によって規定されたフラッシュＥＥＰＲＯＭセルＭＣ１４、即ち、プログラム禁止セルのチャンネル電圧は自己昇圧メカニズムによってＦ−Ｎトンネリングを防止するのに十分な電圧まで昇圧される。一方、選択ビットラインＢＬ０及び選択ワードラインＷＬ１４によって規定されたフラッシュＥＥＰＲＯＭセルＭＣ１４、即ち、プログラムされるフラッシュＥＥＰＲＯＭセルのチャンネル電圧は高電圧Ｖｐｇｍの印加によって昇圧される。しかし、ストリング選択トランジスタＳＳＴ０のゲート電圧が電源電圧であるので、昇圧される電位はストリング選択トランジスタＳＳＴ０を通じて選択ビットラインＢＬ０に放電される。従って、プログラムされるフラッシュＥＥＰＲＯＭセルのチャンネル電圧は第２ビットラインセットアップ区間Ｂでバイアスされたフィールド禁止電圧Ｖｆｉに維持される。プログラム動作が完了した後、リカバリ動作区間の間、ビットラインＢＬ０，ＢＬ１の電位が放電され、ページバッファ１３０＿０，１３０＿１は初期化される。
【００３７】
前述のバイアス条件によると、選択ワードラインＷＬ１４に連結された隣接したフラッシュＥＥＰＲＯＭセルＭＣ１４の間に形成される寄生ＭＯＳトランジスタのしきい値電圧Ｖｔは、数１から分かるように、プログラムされるフラッシュＥＥＰＲＯＭセルのチャンネル電圧Ｖｆｉ、即ち、ソースバルク電圧ＶＳＢに比例して、ワードライン電圧Ｖｐｇｍより高く設定される。したがって、選択ワードラインの隣接したフラッシュＥＥＰＲＯＭセルの間に形成される寄生ＭＯＳトランジスタはターンオフされるので、プログラム動作の間、寄生ＭＯＳトランジスタのチャンネルを通じて流れる漏洩電流が遮断される。結果的に、寄生ＭＯＳトランジスタによって発生するプログラムディスターブを防止できる。
【００３８】
図７は本発明によるＮＡＮＤ型フラッシュメモリ装置のプログラム動作を説明するための動作タイミング図である。
【００３９】
よく知られているように、ＮＡＮＤ型フラッシュメモリ装置のプログラムサイクルは、ビットラインセットアップ動作、プログラム動作、そして、リカバリ動作からなる。本発明において、ビットラインセットアップ動作は第１ビットラインセットアップ区間Ａと第２ビットラインセットアップ区間Ｂに分けられる。第１ビットラインセットアップ区間の間に、ページバッファ１３０＿ｉにラッチされたデータビットが対応するビットラインに伝達される。そして、第２ビットラインセットアップ区間Ｂの間に、プログラムを示すデータビットに対応するビットラインが寄生ＭＯＳトランジスタをターンオフするのに必要な最小のソースバルク電圧にバイアスされる。プログラムを示すデータビットに対応するビットラインがフィールド禁止電圧にバイアスされると、隣接したフラッシュＥＥＰＲＯＭセルの間に形成される寄生ＭＯＳトランジスタのしきい値電圧が選択されたワードラインに印加される電圧Ｖｐｇｍより増加する。
【００４０】
一般に、ＭＯＳトランジスタのしきい値電圧Ｖｔは前述の数１によって決定される。
【００４１】
数１から分かるように、しきい値電圧Ｖｔはソースとバルクとの間の電圧ＶＳＢによって影響を受ける。フィールド禁止電圧Ｖｆｉレベルはプログラム動作の時、ワードラインに印加される電圧の増加なしに隣接したセルの間の漏洩電流を効果的に遮断できるように（寄生ＭＯＳトランジスタのしきい値電圧（又は、フィールド領域の電位）がプログラムの時、ワードライン電圧より高くなるように）、決定される。プログラムされるフラッシュＥＥＰＲＯＭセルに対応するビットラインをフィールド禁止電圧Ｖｆｉでバイアシングするための動作を詳細に説明する。
【００４２】
図７を参照すると、プログラムされるデータビット“０１”がビットラインＢＬ０，ＢＬ１に対応するページバッファ１３０＿０，１３０＿１に各々ロードされたと仮定する。“０”データビットをラッチしたページバッファ１３０＿０に対応するビットラインＢＬ０は選択ビットラインと呼び、“１”データビットをラッチしたページバッファ１３０＿１に対応するビットラインＢＬ１は非選択ビットラインと呼ぶ。又、プログラムされるセル（例えば、ＭＣ１４）に連結されたワードラインＷＬ１４はプログラムサイクルのプログラム動作の間、プログラム電圧Ｖｐｇｍが供給され、選択ワードラインと呼ぶ。残りのワードラインＷＬ０〜ＷＬ１３，ＷＬ１５はパス電圧Ｖｐａｓｓが供給され、非選択ワードラインと呼ぶ。
【００４３】
このような仮定下で、図７に示すように、第１ビットラインセットアップ区間Ａでは、ストリング選択信号ＳＳＬが電源電圧のハイレベルに遷移し、信号ＢＬＳＥＬ，ＢＬＣＴＬはパス電圧Ｖｐａｓｓのハイレベルに遷移する。これと同時に、信号ＧＳＬ，ＣＳＬ，ＢＬＤＩＳ，ＬＡＴＣＨは接地電圧のローレベルに維持される。このような条件によると、ＮＭＯＳトランジスタＭ１はパス電圧Ｖｐａｓｓを有するビットラインレベル制御信号ＢＬＣＴＬによってターンオンされ、セルストリング１２のストリング選択トランジスタＳＳＴ０，ＳＳＴ１は電源電圧のハイレベルを有するストリング選択信号ＳＳＬによってターンオンされる。しかも、ページバッファ１３０＿０，１３０＿１の内部のＮＭＯＳトランジスタＭ４がパス電圧Ｖｐａｓｓのハイレベルを有する信号ＢＬＳＥＬによってターンオンされる。結果的に、第１ビットラインセットアップ区間Ａで、選択ビットラインＢＬ０は接地電圧に設定され、非選択ビットラインＢＬ１はプログラム禁止電圧として電源電圧に設定される。
【００４４】
第２ビットラインセットアップ区間Ｂが開始されると、共通ソースラインＣＳＬには接地選択トランジスタＧＳＴ０，ＧＳＴ１の突抜け現象を防止するための電圧Ｖｃｓｌが印加される。そして、信号ＢＬＳＥＬはハイレベルからローレベルに遷移し、その結果、ビットラインＢＬ０，ＢＬ１が対応するページバッファ１３０＿０，１３０＿１と電気的に分離される。これと同時に、一定時間ｔｆｉの間、ビットラインＢＬ０，ＢＬ１にロード電流Ｉｌｏａｄを供給するように、ビットラインプリチャージ信号ＬＯＡＤＥＮの電圧レベルがハイレベルの電源電圧から所定の電圧Ｖｌｏａｄに低まる。プログラムを示すデータビットに対応するビットラインをフィールド禁止電圧Ｖｆｉにバイアスするための時間ｔｆｉとロード電流Ｉｌｏａｄとの関係を数２に示す。
【００４５】
【数２】
ここで、ＣＢＬはビットラインのキャパシタンスを示す。
【００４７】
第２ビットラインセットアップ区間Ｂの間、又は時間ｔｆｉの間に、ＰＭＯＳトランジスタＭ２を通じて供給されるロード電流によって選択ビットラインＢＬ０はフィールド禁止電圧Ｖｆｉにバイアスされる。これに対して、非選択ビットラインＢＬ１は第１ビットラインセットアップ区間Ａで設定された電圧、即ち、電源電圧に維持される。この時、ストリング選択トランジスタＳＳＴ０，ＳＳＴ１が実質的にシャットオフされるので、ビットラインＢＬ０，ＢＬ１に対応するセルストリング１２がフローティングされる。
【００４８】
続いて、実質的なプログラム動作が開始されると、選択ワードラインＷＬ１４には高電圧Ｖｐｇｍが印加され、非選択ワードラインＷＬ０〜ＷＬ１３，ＷＬ１５にはパス電圧Ｖｐａｓｓが印加される。すると、前述のように、非選択ビットラインＢＬ１に対応するセルストリング１２がフローティングされるので、非選択ビットラインＢＬ１及び選択ワードラインＷＬ１４によって規定されたフラッシュＥＥＰＲＯＭセルＭＣ１４、即ち、プログラム禁止セルのチャンネル電圧は自己昇圧メカニズムによってＦ−Ｎトンネリングを防止するのに十分な電圧まで昇圧される。そのように昇圧されたチャンネル電圧（例えば、８Ｖ以上）はプログラムが禁止されたフラッシュＥＥＰＲＯＭセルがプログラムされることを防止する。一方、選択ビットラインＢＬ０及び選択ワードラインＷＬ１４によって規定されたフラッシュＥＥＰＲＯＭセルＭＣ１４、即ち、プログラムされるフラッシュＥＥＰＲＯＭセルのチャンネル電圧は第２ビットラインセットアップ区間Ｂでバイアスされたフィールド禁止電圧Ｖｆｉに維持される。プログラム動作が完了した後、リカバリ動作区間の間、ビットラインＢＬ０，ＢＬ１の電位が放電され、ページバッファ１３０＿０，１３０＿１は初期化される。
【００４９】
前述のバイアス条件によると、選択ワードラインＷＬ１４に連結された隣接したフラッシュＥＥＰＲＯＭセルＭＣ１４の間に形成される寄生ＭＯＳトランジスタのしきい値電圧Ｖｔは、数１から分かるように、プログラムされるフラッシュＥＥＰＲＯＭセルのチャンネル電圧Ｖｆｉ、即ち、ソースバルク電圧ＶＳＢに比例して、ワードライン電圧Ｖｐｇｍより高く増加する。したがって、選択ワードラインの隣接したフラッシュＥＥＰＲＯＭセルの間に形成される寄生ＭＯＳトランジスタはターンオフされるので、プログラム動作の間、寄生ＭＯＳトランジスタのチャンネルを通じて流れる漏洩電流が遮断される。結果的に、寄生ＭＯＳトランジスタによって発生するプログラムディスターブを防止できる。
【００５０】
【発明の効果】
以上のように、本発明によれば、同一のワードライン上の隣接したセルの間に形成された寄生ＭＯＳトランジスタをターンオフするための最小の電圧（又は、フィールド禁止電圧）を選択されたビットラインに印加することによって、寄生ＭＯＳトランジスタのしきい値電圧がプログラム電圧より高く増加する。従って、寄生ＭＯＳトランジスタによるプログラムディスターブ現象を防止できる。
【図面の簡単な説明】
【図１】一般的なＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイを示す回路図である。
【図２】図１の点線Ａ−Ａ’に沿って切るメモリセルアレイを示す断面図である。
【図３】本発明によるＮＡＮＤ型フラッシュメモリ装置を示す回路図である。
【図４】図３に示したビットラインレベル制御回路の望ましい実施形態を示す回路図である。
【図５】図４に示したビットラインレベル制御回路の動作タイミング図である。
【図６】本発明によるＮＡＮＤ型フラッシュメモリ装置のプログラム動作を説明するための動作タイミング図である。
【図７】本発明によるＮＡＮＤ型フラッシュメモリ装置のプログラム動作を説明するための動作タイミング図である。
【符号の説明】
１００ メモリセルアレイ
１１０ ビットラインレベル制御回路
１２０ 行デコーダ回路
１３０ ページバッファ回路
１４０ 列パスゲート回路
Claims (21)
- 複数のビットラインに連結され、ゲートが複数のワードラインに連結された複数のメモリセルトランジスタを含む複数のメモリセルストリングと、ビットラインに対応する複数のレジスタとを含み、
同一のワードラインに連結された隣接したメモリセルはフィールド領域によって電気的に分離され、前記隣接したメモリセルの間に寄生ＭＯＳトランジスタが形成され、前記同一のワードラインは前記寄生ＭＯＳトランジスタのゲートの役割を果たし、前記隣接したメモリセルのうち、１つは前記寄生ＭＯＳトランジスタのドレインの役割を果たし、前記隣接したメモリセルのうち、もう１つは前記寄生ＭＯＳトランジスタのソースの役割を果たすように構成された不揮発性半導体メモリ装置をプログラムする方法において、
前記レジスタから供給された第１電圧及び第２電圧を隣接した第１ビットラインと第２ビットラインに各々印加する段階と、
対応するレジスタから前記第１ビットライン及び前記第２ビットラインを電気的に分離する段階と、
前記第１ビットラインを前記第１電圧より高く、前記第２電圧より低い第３電圧まで充電しつつ、前記第２ビットラインを前記第２電圧に維持する段階と、
前記第１ビットライン及び前記第２ビットラインへの電流経路を遮断した後、第４電圧をワードラインに印加する段階とを備え、
前記第３電圧は前記第１電圧に対して前記第４電圧と同方向の電圧であることを特徴とする不揮発性半導体メモリ装置のプログラム方法。 - 前記第１、第２、第３及び第４電圧は各々接地電圧、電源電圧、禁止電圧及びプログラム電圧であることを特徴とする請求項１に記載の不揮発性半導体メモリ装置のプログラム方法。
- 第１及び第２ビットラインと、この第１及び第２ビットラインに連結された第１及び第２セルストリングであって、各セルストリングは第１及び第２選択トランジスタの間に直列連結されたメモリセルトランジスタで構成され、前記メモリセルトランジスタは対応するワードラインに各々連結されたセルストリングと、前記第１及び第２ビットラインに各々対応し、プログラムされるデータビットを各々ラッチする第１及び第２ページバッファと、ビットラインレベル制御信号に応じて対応する第１及び第２ビットライン及び第１及び第２ページバッファを同時に連結／分離する第１及び第２ビットラインレベル制御トランジスタとを含み、
同一のワードラインに連結された隣接したメモリセルはフィールド領域によって電気的に分離され、前記隣接したメモリセルの間に寄生ＭＯＳトランジスタが形成され、前記同一のワードラインは前記寄生ＭＯＳトランジスタのゲートの役割を果たし、前記隣接したメモリセルのうち、１つは前記寄生ＭＯＳトランジスタのドレインの役割を果たし、前記隣接したメモリセルのうち、もう１つは前記寄生ＭＯＳトランジスタのソースの役割を果たすように構成された不揮発性半導体メモリ装置のプログラム方法において、
前記第１及び第２ページバッファに各々ラッチされたデータビットに従って、前記第１及び第２ビットラインがプログラム電圧及びプログラム禁止電圧のうち、１つを各々有するように第１電圧を有するビットラインレベル制御信号を発生する段階と、
前記第１及び第２ビットラインを前記第１及び第２ページバッファから電気的に絶縁する段階と、
前記プログラム電圧を有するビットラインの電位が前記プログラム電圧より高く設定されるように、前記第１電圧より低い第２電圧を有するビットラインレベル制御信号を発生すると同時に、前記第１及び第２ビットラインに電流を供給する段階と、
前記第１ビットラインを前記第１電圧より高く、前記第２電圧より低い第３電圧まで充電しつつ、前記第２ビットラインを前記第２電圧に維持する段階と、
前記第１及び第２ビットラインへの電流供給を遮断した後、前記ワードラインのうち、選択ワードラインに第４電圧を印加する段階とを備え、
前記第３電圧は前記第１電圧に対して前記第４電圧と同方向の電圧であることを特徴とする不揮発性半導体メモリ装置のプログラム方法。 - 前記プログラム電圧は接地電圧であり、前記プログラム禁止電圧は電源電圧であることを特徴とする請求項３に記載の不揮発性半導体メモリ装置のプログラム方法。
- 前記高電圧が前記選択ワードラインに供給される時、前記選択ワードラインに連結された前記第２セルストリングの内部のメモリセルトランジスタのチャンネル電圧が前記プログラム禁止電圧より高く昇圧されることを特徴とする請求項３に記載の不揮発性半導体メモリ装置のプログラム方法。
- 前記高電圧が前記選択ワードラインに供給される時、前記第２セルストリングの内部のメモリセルトランジスタのチャンネル電圧が昇圧されるように、前記第２プログラム電圧より低いパス電圧が選択されないワードラインに印加されることを特徴とする請求項３に記載の不揮発性半導体メモリ装置のプログラム方法。
- 前記第１電圧は前記パス電圧であり、前記第２電圧は前記プログラム禁止電圧より低く、前記プログラム電圧より高いことを特徴とする請求項４又は６に記載の不揮発性半導体メモリ装置のプログラム方法。
- 同一の行に沿って配列された隣接したセルはフィールド領域によって電気的に分離され、前記隣接したメモリセルの間に寄生ＭＯＳトランジスタが形成され、前記同一のワードラインは前記寄生ＭＯＳトランジスタのゲートの役割を果たし、前記隣接したメモリセルのうち、１つは前記寄生ＭＯＳトランジスタのドレインの役割を果たし、前記隣接したメモリセルのうち、もう１つは前記ＭＯＳトランジスタのソースの役割を果たすことを特徴とする請求項３に記載の不揮発性半導体メモリ装置のプログラム方法。
- 前記第２電圧は、前記寄生ＭＯＳトランジスタのしきい値電圧を選択されたワードラインに印加されるプログラム電圧より高く増加させるフィールド禁止電圧及び前記ビットラインレベル制御トランジスタのしきい値電圧の合計であることを特徴とする請求項８に記載の不揮発性半導体メモリ装置のプログラム方法。
- 第１及び第２ビットライン、この第１及び第２ビットラインに連結された第１及び第２セルストリングであって、各セルストリングは第１及び第２選択トランジスタの間に直列連結されたメモリセルトランジスタで構成され、前記メモリセルトランジスタは対応するワードラインに各々連結されたセルストリング、前記第１及び第２ビットラインに各々対応し、プログラムされるデータビットを各々ラッチするレジスタを含み、
同一のワードラインに連結された隣接したメモリセルはフィールド領域によって電気的に分離され、前記隣接したメモリセルの間に寄生ＭＯＳトランジスタが形成され、前記同一のワードラインは前記寄生ＭＯＳトランジスタのゲートの役割を果たし、前記隣接したメモリセルのうち、１つは前記寄生ＭＯＳトランジスタのドレインの役割を果たし、前記隣接したメモリセルのうち、もう１つは前記寄生ＭＯＳトランジスタのソースの役割を果たすように構成された不揮発性半導体メモリ装置のプログラム方法において、
前記対応するレジスタに各々ラッチされたプログラムされるデータビットに従って前記第１及び第２ビットラインに第１電圧及び第２電圧のうち、１つを各々提供する段階と、
前記第１及び第２ビットラインを前記対応するレジスタから電気的に分離する段階と、
前記第１電圧が印加されたビットラインの電位が前記第１電圧より高くバイアスされるように、所定時間の間、ビットラインプリチャージに応じて前記第１及び第２ビットラインに電流を供給する段階と、
前記第１ビットラインを前記第１電圧より高く、前記第２電圧より低い第３電圧まで充電しつつ、前記第２ビットラインを前記第２電圧に維持する段階と、
前記第１及び第２ビットラインへの電流供給を遮断した後、前記ワードラインのうち、選択されたワードラインにプログラム電圧を印加する段階とを備え、
前記第３電圧は前記第１電圧に対して前記プログラム電圧と同方向の電圧であることを特徴とする不揮発性半導体メモリ装置のプログラム方法。 - 前記第１電圧は接地電圧であり、前記第２電圧は電源電圧であることを特徴とする請求項１０に記載の不揮発性半導体メモリ装置のプログラム方法。
- 前記プログラム電圧が前記選択されたワードラインに供給される時、前記選択されたワードラインに連結された前記第２セルストリングの内部のメモリセルトランジスタのチャンネル電圧が前記第２電圧より高く昇圧されることを特徴とする請求項１０に記載の不揮発性半導体メモリ装置のプログラム方法。
- 前記プログラム電圧が前記選択されたワードラインに供給される時、前記第２セルストリングの内部のメモリセルトランジスタのチャンネル電圧が昇圧されるように、前記プログラム電圧より低いパス電圧が選択されないワードラインに印加されることを特徴とする請求項１０に記載の不揮発性半導体メモリ装置のプログラム方法。
- 同一の行に沿って配列された隣接したセルはフィールド領域によって電気的に分離され、前記隣接したメモリセルの間に寄生ＭＯＳトランジスタが形成され、前記同一のワードラインは前記寄生ＭＯＳトランジスタのゲートの役割を果たし、前記隣接したメモリセルのうち、１つは前記寄生ＭＯＳトランジスタのドレインの役割を果たし、前記隣接したメモリセルのうち、もう１つは前記寄生ＭＯＳトランジスタのソースの役割を果たすことを特徴とする請求項１０に記載の不揮発性半導体メモリ装置のプログラム方法。
- 前記第１電圧より高くバイアスされたビットラインの電位は前記寄生ＭＯＳトランジスタのしきい値電圧を選択されたワードラインに印加されるプログラム電圧より高く増加させる最小電圧であることを特徴とする請求項１４に記載の不揮発性半導体メモリ装置のプログラム方法。
- 前記ビットラインに電流が供給される前記所定時間はビットラインキャパシタンス及び第３電圧によって決定され、前記第３電圧はプログラムを示すデータビットに対応するビットラインの最小電圧であることを特徴とする請求項１５に記載の不揮発性半導体メモリ装置のプログラム方法。
- 第１及び第２セルストリング及びこのセルストリングに対応する第１及び第２ビットラインを有するメモリセルアレイと、
前記第１及び第２ビットラインに各々対応し、プログラム動作の間、前記メモリセルアレイにプログラムされるデータビットをラッチする第１及び第２ページバッファと、
前記第１及び第２ビットラインと前記第１及び第２ページバッファの間に各々連結され、ビットラインレベル制御信号に応じて前記第１及び第２ビットラインと前記第１及び第２ページバッファを電気的に分離／連結する第１及び第２ビットライン電圧制御トランジスタと、
この第１及び第２ビットライン電圧制御トランジスタに共通に印加されるビットラインレベル制御信号を発生するビットライン電圧制御回路とを含み、
前記セルストリングの各々は対応するビットラインに連結されたストリング選択トランジスタ、共通ソースラインに連結された接地選択トランジスタ、そして、前記ストリング及び接地選択トランジスタの間に直列連結された複数のメモリセルを有し、前記各セルストリングのメモリセルは対応するワードラインに各々連結され、
同一のワードラインに連結された隣接したメモリセルはフィールド領域によって電気的に分離され、前記隣接したメモリセルの間に寄生ＭＯＳトランジスタが形成され、前記同一のワードラインは前記寄生ＭＯＳトランジスタのゲートの役割を果たし、前記隣接したメモリセルのうち、１つは前記寄生ＭＯＳトランジスタのドレインの役割を果たし、前記隣接したメモリセルのうち、もう１つは前記寄生ＭＯＳトランジスタのソースの役割を果たし、
前記ビットラインレベル制御信号はプログラムサイクルの第１ビットラインセットアップ区間の間、前記ページバッファに各々ラッチされたデータビットが対応するビットラインに十分に伝達されるように第１電圧を有し、そして、前記第１及び第２ページバッファからの充電電流が前記第１及び第２ビットラインに各々供給される前記プログラムサイクルの第２ビットラインセットアップ区間の間、プログラムを示すデータビットに対応したビットライン電圧が前記第１ビットラインセットアップ区間の間に伝達された電圧より高 い第３電圧に設定され、かつプログラム禁止を示すデータビットに対応するビットライン電圧が前記第１ビットラインセットアップ区間の間に伝達された電圧を維持するように、前記第１電圧より低い第２電圧を有し、
前記第３電圧は、前記第１ビットラインセットアップ区間の間に伝達された電圧に対して、プログラム電圧と同方向の電圧であることを特徴とする不揮発性半導体メモリ装置。 - 前記第１電圧はパス電圧であることを特徴とする請求項１７に記載の不揮発性半導体メモリ装置。
- プログラム動作の時、高電圧が選択されたワードラインに供給される時、前記選択されたワードラインに連結された前記第２セルストリングの内部のメモリセルトランジスタのチャンネル電圧が電源電圧より高く昇圧されることを特徴とする請求項１８に記載の不揮発性半導体メモリ装置。
- プログラム動作の時、高電圧が選択されたワードラインに供給される時、前記第２セルストリングの内部のメモリセルトランジスタのチャンネル電圧が昇圧されるように前記高電圧より低いパス電圧が選択されないワードラインに印加されることを特徴とする請求項１８に記載の不揮発性半導体メモリ装置。
- 前記第２電圧は、前記寄生ＭＯＳトランジスタのしきい値電圧を選択されたワードラインに印加されるプログラム電圧より高く増加させるフィールド禁止電圧及び前記ビットラインレベル制御トランジスタのしきい値電圧の合計であることを特徴とする請求項１８に記載の不揮発性半導体メモリ装置。
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