JP2003208793A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 所望の書き込み電圧をワード線に与えること
が可能な半導体記憶装置を提供することを目的としてい
る。 【解決手段】 アドレス入力に応じてメモリセルのワー
ド線を選択する複数のワード線選択手段１０と、ワード
線選択手段を介してワード線に第一の電圧を供給するワ
ード線電圧供給回路６と、ワード線電圧供給回路から出
力される第一の電圧をワード線に転送するためにワード
線選択手段に第二の電圧を供給し、この第二の電圧をワ
ード線選択手段に供給した後にワード線電圧供給回路か
らワード線に第一の電圧を供給する動作において、ワー
ド線に第一の電圧を供給する前に第二の電圧の供給を停
止する転送電圧供給回路２０と、第二の電圧を発生する
昇圧回路３０と、第二の電圧から第一の電圧を電圧降下
させて発生する電圧降下手段２５とを有する半導体記憶
装置である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的に書き換え
可能な半導体記憶装置に係り、特に書き込み制御動作が
行われる半導体記憶装置に関する。

【０００２】

【従来の技術】従来の半導体記憶装置の構成として図１
１に示されるように、メモリセルブロック１００に対し
て、ブロックロウデコーダ１０、電圧供給回路CGドライ
バ６、VPP pump回路３０、VPASS Pump回路４０、VRDEC
driver１５０を有している。図１２に示されたVRDECド
ライバ１５０は、レベルシフタ１５１を介して電圧VPGM
Hがゲートに入力される直列接続されたNMOS Dタイプト
ランジスタ１５２を有していて、その一端には、電圧VP
GMHが入力され、他端側から制御信号VRDECを出力する。
また、制御信号VRDEC_Vがインバータ１５３を介して、
ゲートに入力された直列接続のNMOS Dタイプトランジス
タ１５４が制御信号VRDECとVddの間に設けられている。

【０００３】メモリ領域には例えばNAND型フラッシュメ
モリセルが備えられている。この図１１において、上下
方向をロー方向、左右方向をカラム方向としている。こ
のロー、カラム方向のメモリセルの個数はメモリ容量に
より適宜設定される。

【０００４】この半導体記憶装置のいくつかのノードの
電位を書き込み動作波形として図１３に示す。時刻t0
で、入力されたアドレスによりブロックを選択し、制御
信号VRDEC_VによりVRDECドライバ１５０は、電圧VPGMH
をロウデコーダに出力する。すなわち、信号VRDEC_Vが
時刻t0で、Vddになると、制御信号VRDECの出力は、Vdd
からVPGMH、すなわち、20V＋Vtnまで上昇を始める。ま
た、ビット線BL0〜BLiにはセンスアンプから書き込みデ
ータが出力され、ビット線側の選択ゲートSGD(SG2)をVd
dにして、書き込みデータを選択されたNAND型セルに入
力する。

【０００５】時刻t1で、電圧供給回路CGドライバ６から
書き込み電圧VPGM、書き込み中間電圧VPASSをそれぞれ
のワード線CG0〜CG15に転送すると、ビット線BL0〜BLi
から送られた書き込みデータによって、書き込みが行わ
れる。ここで、書き込み中間電圧VPASS（図中10V）は、
選択ゲートから選択メモリセルの間にある非選択ワード
線のメモリセル（非選択セル）をオンさせてビット線の
書き込みデータを選択メモリセルに転送するだけでな
く、選択メモリセルに閾値シフトを生じさせなくするた
めの非書き込み電位をNANDセル内のチャネルに生じさせ
るために利用される。

【０００６】ところで、図１１に示されるような回路構
成においては、書き込み電圧VPGMを転送トランジスタ３
で転送するための電圧VPGMHは、時刻t1のタイミングで
電圧VPGMの供給を始めると、VPGMを転送する経路の寄生
容量やワード線容量などによって、電圧VPGMHもレベル
ダウンする。VPP pump回路３０の能力が弱く、VPGM転送
経路の負荷が大きい場合に、この傾向は大きくなる。こ
の時、電圧VPGMは、VPP pumpの出力部で電圧VPGMHよりN
MOSトランジスタの閾値分低い電圧になるように発生さ
れるため、少なくともNMOSトランジスタの閾値分の差Vt
nを有したまま連動する。従って、選択したロウデコー
ダにおいて、転送トランジスタ３のゲートTransfer Gに
電圧VPGMHと同電位の電圧が転送される場合には、図１
３中のAのように転送トランジスタ３のゲートTransfer
Gに20V+Vtnが転送され、選択ワード線に20Vを転送する
ことができる。

【０００７】次に、図１４にブロックデコーダ１０内の
レベルシフタ２の回路構成を示す。20V＋αの制御信号V
RDECがソースに入力されたＤタイプＮＭＯＳトランジス
タ９０が備えられている。このＮＭＯＳトランジスタ９
０のゲートには、転送トランジスタ３のゲートTransfer
Gが接続されている。このＤタイプＮＭＯＳトランジス
タ９０のドレインには、ゲートにデコーダの出力２が接
続されたＰＭＯＳトランジスタ９１が接続されている。
このＰＭＯＳトランジスタ９１のドレインには、ゲート
にVddが入力されたＮＭＯＳトランジスタ９２が接続さ
れる。このＮＭＯＳトランジスタ９２のソースには、デ
コーダの出力１が入力されている。

【０００８】ここで、このレベルシフタが含まれるブロ
ックデコーダが選択された場合、デコーダの出力１はVd
dに、デコーダの出力２は0Vになる。これによって、Ｎ
ＭＯＳトランジスタ９２はTransfer GにVdd−Vtnを転送
した後カットオフし、DタイプNMOSトランジスタ９０
は、そのTransfer Gに応じた電圧をPMOSトランジスタ９
１のウエルとソースに転送し、PMOSトランジスタ９１は
オンする。よって、NMOSDタイプトランジスタ９０が転
送した電圧は、オンしたPMOSトランジスタ９１を介し
て、Transfer Gに転送される。この電圧によって、NMOS
Dタイプトランジスタ９０は更に高い電圧を転送する。
このように、Transfer Gとトランジスタ９０，９１の間
で、正帰還がかかるため、VRDECに印加する電圧が図１
４中に矢印で示されるように印加される。

【０００９】

【発明が解決しようとする課題】以上のような従来の半
導体記憶装置では、以下の課題が生じる。レベルシフタ
の動作マージン的な問題により、図１３中のC1の波形の
ように、VPGMHの電圧を転送トランジスタ３のゲートTra
nsfer Gに完全に転送できないケースが起こりうる。

【００１０】ここで、レベルシフタ２内のNMOS Dタイプ
トランジスタの閾値と電流量の関係を図１５に示す。ソ
ースに電圧がかかるにつれて、バックゲートバイアス効
果により、閾値が大きくなる。回路設計の当初、20V＋V
tnのバックゲートバイアス印加時にケース１の特性を想
定していた場合、つまりNMOS DタイプトランジスタがVP
GMHを転送するまでオン状態であると想定したものが、
ケース２のように何らかの原因でバックゲートバイアス
特性が大きく悪化してしまうと、図１４に示されたレベ
ルシフタが転送できる電圧が大きく低下してしまう。

【００１１】この時、DC動作的には、レベルシフタは図
１３中に破線で示すC1波形のような電圧まで充電した
後、転送トランジスタ３のゲートTransfer Gがフローテ
ィングになっている。タイミングt1でワード線に書き込
み電圧VPGM（20V）を転送するため、前述のように制御
信号VRDECに充電した電圧VPGMHの電位が低下すると、転
送トランジスタ３のゲートTransfer Gの電位は連動して
低下し、時刻tfまではDC的に転送トランジスタ３のゲー
トTransfer Gをバイアスする。時刻tf以降に転送トラン
ジスタ３のゲートTransfer Gがフローティングになるた
め、立ち上がり途中の書き込み電圧VPGMや書き込み中間
電圧VPASSの寄与により、時刻tf以降でも転送トランジ
スタ３のゲートTransfer Gの電位はカップリングの効果
でやや上昇するが、波形C2のようになる。波形C2の電位
は、波形C1の電位より上昇しているが、VPGMHの電位で
ある20V＋Vtnまで上昇していないと、選択ワード線に転
送される電圧は、波形C2によって決まる低い電圧とな
り、所定のVPGM(20V)が転送されなくなってしまう。す
なわち、書き込み電圧VPGMを完全に転送することができ
なくなる。

【００１２】正常な状態では、トランスファゲートの電
位波形はAで表され、波形VPGMHの電位となる。電位VPGM
Hは、選択ワード線に印加される書き込み電圧20Vにトラ
ンスファゲートの閾値分が加えられた電圧となっている
ので、本来ならば問題なく、書き込み電圧20Vがワード
線に転送される。すなわち、従来のVRDECドライバ回路
１５０では、書き込み動作中、制御信号VRDEC_Vを書き
込みの最初から最後まで“H”レベルにして、VRDECドラ
イバ回路１５０内のレベルシフタ１５１からNMOSDタイ
プトランジスタ１５２のゲートに電圧VPGMHを出力する
ことにより、VRDECドライバ回路１５０は、電圧VPGMHを
出力し続けていた。これによって、VPP pump回路３０の
根元の電圧VPGMHが、書き込み電圧VPGMをワード線に転
送する時にレベルダウンすると、そのまま制御信号VRDE
Cにもレベルダウンした電圧VPGMHが転送されていた。

【００１３】このような場合に、レベルシフタの動作マ
ージン的な問題が影響して、所望の書き込み電圧がメモ
リセルのワード線に印加できなくなるケースがあった。

【００１４】本発明の目的は以上のような従来技術の課
題を解決することにある。特に本発明の目的は、ロウデ
コーダの回路動作マージン的な影響を受けにくくする電
圧転送制御方法を提供する。

【００１５】

【課題を解決するための手段】上記課題を解決するため
に、本発明の特徴は、電気的に書き換え可能なメモリセ
ルがマトリックス状に配置されたメモリセルアレイと、
アドレス入力に応じてメモリセルのワード線を選択する
複数のワード線選択手段と、このワード線選択手段を介
してワード線に第一の電圧を供給するワード線電圧供給
回路と、このワード線電圧供給回路から出力される第一
の電圧をワード線に転送するためにワード線選択手段に
第二の電圧を供給し、この第二の電圧を前記ワード線選
択手段に供給した後にワード線電圧供給回路からワード
線に第一の電圧を供給する動作において、ワード線に第
一の電圧を供給する前に第二の電圧の供給を停止する転
送電圧供給回路と、第二の電圧を発生する昇圧回路と、
第二の電圧から電圧降下させて第一の電圧を発生する電
圧降下手段とを有する半導体記憶装置としている。

【００１６】

【発明の実施の形態】（第１の実施の形態）本実施の形
態の半導体記憶装置として、電気的に書き換え可能な不
揮発性メモリの一つとして、NAND型フラッシュメモリを
説明する。図１にそのメモリセルアレイの一部とロウデ
コーダ、センスアンプの接続関係を示す。メモリセルア
レイの基本構成となるNAND型セル１０１は、ビット線BL
0〜BLi（iは、０以上の整数）側の選択トランジスタST2
と共通ソース線CELSRC側の選択トランジスタST1とその
二つの選択トランジスタST1,ST2の間に直列に接続され
るメモリセルMCによって構成されている。NAND型セル１
０１は、ワード線WL0〜WL15、選択ゲート線SG1、SG2を
共有する形で配列されブロック１００を形成し、ブロッ
ク１００が複数配列されてメモリセルアレイが形成され
ている。

【００１７】それぞれのNAND型セルに接続されるビット
線BL0〜BLiは、センスアンプ５０に接続されている。セ
ンスアンプ５０には、ビット線から読み出したデータを
一時的に保持するラッチ回路を有し、これは、メモリセ
ルにデータを書き込むためのデータ保持の役割も果たし
ている。ロウデコーダ１０は、アドレス入力によってブ
ロックを選択するためのデコーダ１と、所定のワード線
電圧や選択ゲートの電圧を転送するための複数の転送ト
ランジスタ３と、転送トランジスタ３のゲートに所定の
電圧を出力するためのレベルシフタ２により構成されて
いる。デコーダ１へは、ロウアドレス信号が入力されて
いる。各ブロックにこのロウデコーダ１０が接続されて
いるため、実際にはロウデコーダ１０は、ブロックデコ
ーダとなっている。NAND型セル内のそれぞれのワード線
や、選択ゲート線に所望の電圧を出力するため、選択ゲ
ート線SG1に対してSGSドライバ５、選択ゲート線SG2に
対してSGDドライバ７、ワード線に対してCGドライバ６
が、転送トランジスタ３を介して接続されている。ま
た、レベルシフタ２は前述した図１４に示されるような
回路構成となっている。

【００１８】ここで、NAND型のメモリセルへの書き込み
動作を図２を用いて説明する。このメモリセル閾値シフ
トをする書き込みを行う場合、ビット線BLを0Vに設定す
る。ここで、選択トランジスタST2のゲートには、2.5V
のVdd電位を与えると、選択ゲートST2がオン状態とな
り、非書き込みメモリセルMC0、MC2〜MC15のそれぞれの
ゲートには10Vが与えられ、書き込みが行われるメモリ
セルMC1のゲートには20Vが与えられ、それぞれのメモリ
セルはオン状態となる。CELSRC信号線には、1〜2Vの電
位が与えられているが、選択トランジスタST1のゲート
には0Vが与えられ、この選択トランジスタST1はカット
オフ状態となっている。ビット線から０Ｖの電位が選択
ゲートST2及びメモリセルMC2〜MC15を介してメモリセル
MC1まで転送されるため、メモリセルMC1では、ゲートと
チャネルの間に20Vの電位差が生じる。よって浮遊ゲー
トに電子が注入されて書き込みが行われる。メモリセル
MC0、MC2〜MC15のゲートには、10Vの中間電位が与えら
れているので、これらのメモリセルに対しての書き込み
は行われない。

【００１９】一方で、閾値シフトを行わない書き込みを
行う場合には、ビット線BLをVdd電位(2.5V)に設定す
る。この場合、選択トランジスタST2は、2.5V−Vt（Vt
は、選択トランジスタST2の閾値）の電位をNAND型セル
内に転送した後、カットオフする。従って、メモリセル
MC0、MC2〜MC15のゲートに10Vの中間電位を印加し、メ
モリセルMC1のゲートに20Vを印加すると、フローティン
グとなったNAND型セル内すべてのチャネル電位がカップ
リングによって、2.5V−Vtよりも高い電位に上昇する。
これにより、選択メモリセルＭＣ１のゲートとチャネル
の間には、ＦＮ（Fowler-Nordheim）トンネル電流が生
じない電位差が印加されることになり、閾値シフトが生
じない。

【００２０】図１におけるVPP pump回路３０は、書き込
み電圧VPGM及びVPGMより高いVPGMHを発生する。VRDECド
ライバ回路２０は、選択されたロウデコーダ１０のレベ
ルシフタ回路２を介して転送トランジスタ３のゲートTr
ansfer Gに電圧VPGMHを供給する。VRDECドライバ回路２
０は、制御回路１１からの信号で、制御される。この制
御回路１１は、書き込み動作コマンドを受け取り保持す
るコマンドレジスタ１２からの信号により、制御され
る。

【００２１】VPASS pump回路４０は、書き込み動作にお
いて選択されたブロック１００の中の非選択ワード線に
転送される書き込み中間電圧を発生する。

【００２２】VPP pump回路３０の出力電圧VPGMHはダイ
オード接続された電圧降下トランジスタ２５のドレイン
に接続されて、トランジスタの閾値分だけ電圧降下され
た電圧VPGMが、電圧供給回路CGドライバ6へ出力され
る。ここで、電圧VPGMと電圧VPGMHの電位差は、転送ト
ランジスタ３の閾値電圧以上であることが望ましい。書
き込みデータは、センスアンプ５０から各ビット線BL0
〜BLiへ入力される。センスアンプ５０には、読み出し
データや書き込みデータを一時的に保持するラッチ回路
が備えられている。

【００２３】これらのVPP pump回路３０、VRDECドライ
バ回路２０、VPASS pump回路４０、SGD ドライバ回路
７、 SGSドライバ回路５、電圧降下トランジスタ２５、
電圧供給回路CGドライバ回路６は、各ブロック共通に設
けられる。

【００２４】ここで、VRDECドライバ回路２０の回路を
図３に示す。ここでは、VRDEC_V信号、VRDECBIAS_V信号
がNAND回路２７に入力されている。このNAND回路２７の
出力はインバータ２６に入力されている。このインバー
タ２６は、レベルシフタ２１に入力されている。このレ
ベルシフタ２１へは、さらにVPGMH信号が入力されてい
る。このレベルシフタ２１の出力は、VPGMH信号と出力
のVRDEC信号との間に直列に接続された２つのNMOS Dタ
イプトランジスタ２２のゲートに入力されている。さら
に、制御信号VRDEC_Vが入力されるインバータ２３が設
けられている。このインバータ２３の出力は、Vdd電位
とVRDEC信号との間に直列に接続された２つのNMOS Dタ
イプトランジスタ２４のゲートに入力されている。

【００２５】ここで、図３の回路では、レベルシフタ２
１に制御信号VRDEC_VとVRDECBIAS_VのAND論理出力が入
力されている。このVRDECドライバを用いた通常書き込
み動作波形を図４に示す。制御信号VRDEC_Vの波形は、
従来通りであるが、制御信号VRDECBIAS_Vは、ワード線
に信号VPGMが印加されるタイミングt1で“L”レベルに
する。これによって、t1のタイミングで、レベルシフタ
２１の出力がVPGMHから放電され、NMOS Dタイプトラン
ジスタ２２がカットオフする。よって、時刻t1からVRDE
Cの出力は、フローティング状態になる。この時刻t1は
例えば５μ秒程度である。ここで、ロウデコーダ１０の
レベルシフタ２が制御信号VRDECと同電位を転送する場
合には図４中の波形Eのようになり、ロウデコーダ１０
のレベルシフタ２が動作マージンがなく、制御信号VRDE
Cと同電位を転送できない場合は波形Fのようになる。波
形Fの時刻t1での電位は、電圧VPGMを転送するのに不十
分な電位であるが、その後で、ワード線に印加される制
御信号VPGM、VPASSの立ち上がりにより、フローティン
グになった時点の電圧からCG線、ワード線と転送トラン
ジスタ３のゲート間のカップリング効果で、書き込み電
圧VPGMを転送するのに十分な電圧が得られる。

【００２６】波形Eのように、時刻t1までに、転送トラ
ンジスタのゲートTransfer Gに電圧VRDECと同電位を転
送できた場合には、CG線、ワード線からのカップリング
の効果を受けても、転送トランジスタ３のゲートTransf
er Gの電位は、ほぼフローティングの信号VRDECと同電
位になる。この時、フローティングの信号VRDECの寄生
容量は、選択ブロックの転送トランジスタ３のゲートTr
ansfer Gの容量より大きいため、時刻t1でフローティン
グ状態にしてから、ほぼ一定のフローティング電位に保
たれる。図４中の20V＋VtnはTransfer Gの電位であり、
20V(B)は、ワード線の電位である。厳密には、Transfer
Gの電位はレベルシフト回路２内のトランジスタ特性で
決まる電位になる。レベルシフト回路２が、図１４のよ
うな回路で構成され、その中のNMOS Dタイプトランジス
タのVg−Id特性がケース２のような場合、Transfer Gの
電位は、バックゲートバイアス印加時の閾値Vt2程度、V
RDECより高くなりうる。

【００２７】時刻t2において、ワード線電位20Vは降下
を開始する。この時刻t2は、例えば約20μ秒程度であ
る。次に、時刻t3で、非選択ワード線電位は10Vから降
下を開始する。この時刻t3は、例えば約22μ秒程度であ
る。次に、時刻t4において、ゲート電圧は20V＋Vtnから
降下を開始する。この時刻t4は、例えば約24μ秒程度で
ある。選択ビット線BLは、「１」がプログラムされる場
合、Vddレベルとなり、「０」がプログラムされる場
合、Vssレベルとなる。

【００２８】選択ゲートSGD、SGSはともに時刻t0にて、
それぞれVddと0Vとなり、時刻t4において、0Vとなる。
図５(Ａ)に信号VRDEC_Vを制御する回路の一例を示す。
この回路は、D-FF回路２００と、NOR回路２０１、２０
２により構成されている。制御信号SEQは、書き込み動
作中に“H”レベルになる信号で、書き込み動作をしな
い時には“L”レベルになり、制御信号VRDEC_Vをリセッ
ト状態（“L”レベル出力）にする。ここで、t0や、t4
は時刻を示す信号で、その時刻になると“L”レベルか
ら“H”レベルに変化する。従って、図４に示すように
制御信号VRDEC_Vは、時刻t0で“H”レベルへ移行を開始
し、時刻t4で、“L”レベルへ移行を開始する。

【００２９】図５(Ｂ)に信号VRDECBIAS_Vを制御する回
路の一例を示す。この回路の構成は図５(Ａ)に示される
VRDEC_V制御回路と同様である。図４に示すように制御
信号VRDECBIAS_Vを時刻t1で“L”レベル出力とするため
に、NOR回路２１２には、信号t1が入力される。このよ
うな制御回路により制御信号VRDEC_V、及び制御信号VRD
ECBIAS_Vが出力され、図４のような動作制御が実現され
る。

【００３０】前述の説明では、書き込み電圧を20Vとし
て説明したが、NAND型フラッシュメモリの実際の書き込
み動作では、図６に示されるように書き込み電圧を印加
する動作と、ベリファィ読み出し動作が繰り返される。
書き込み電圧は１回数毎に徐々に高められる。

【００３１】第１回目書き込み時はで示されるように
最も低い書き込み電圧が与えられる。この後、ベリファ
ィ動作が行われる。この第１回目ベリファイの後で、正
しく所望のデータが書き込まれていない場合、第１回目
書き込み電圧よりもΔVpgm分だけ高い電圧が加えられ
て、第２回目書き込み動作が行われる。次に、第２回目
ベリファイ動作が行われる。この後、所望のデータが正
しく書き込まれていない場合、さらに第２回目書き込み
電圧よりもΔVpgm分だけ高い書き込み電圧が加えられて
第３回目書き込み動作が行われる。次に、第３回目ベリ
ファイ動作が行われる。このようにして、通常書き込み
動作では、５回程度の書き込み動作、ベリファイ動作が
繰り返され、その都度、書き込み電圧が増加する。メモ
リセルの書き込み特性のばらつきや、書き込み特性の劣
化への対応としては、このように書き込み電圧を上昇さ
せることが制御方法として有効なため、広い範囲で、所
望の書き込み電圧をワード線へ転送できることが必須で
ある。

【００３２】ここで、ロウデコーダのレベルシフタ内の
トランジスタの閾値が何らかの原因によって大きく変化
し、転送ゲートTransfer Gに所望の電圧が転送されなく
なると、書き込むべきメモリセルのワード線（ゲート）
に所望の書き込み電圧が与えられなくなってしまう。こ
のようにマージンがなくなることを本実施の形態のよう
な構成とすることで防止できる。

【００３３】次に、図7にメモリセルアレイへ通常書き
込みを行う場合のロウデコーダでのカップリング効果を
示す。ここで、選択されたメモリセルへ書き込みを行う
ため、１本のワード線WL0へ20Vを印加する。他のワード
線WL1〜WL15へは、すべて10Vの中間電位を与える。ここ
で、転送トランジスタ３のゲートTransfer Gの信号線と
各CG線及び各ワード線との間のカップリング容量によ
り、これらワード線への電圧印加時にTransfer Gの電圧
をある程度押し上げることが可能である。本実施の形態
はこの効果を有効に活用している。

【００３４】本実施の形態の半導体記憶装置では、NAND
型フラッシュメモリの書き込み動作において、書き込み
電圧をワード線に転送するための転送電圧を供給する経
路を所定のタイミングでフローティングに制御すること
により、ロウデコーダに備えられたレベルシフタやロー
カルポンプの転送能力が不足する場合でも書き込みを行
うことができる。

【００３５】よって、デバイス特性の悪化があった場合
でも、動作可能な半導体記憶装置として、動作マージン
を広げることができる。このように、本実施の形態で
は、書き込み時に制御信号VRDECの電位を信号VPGMHの供
給状態からフローティング状態に切り替えることで、所
望の書き込み電圧をワード線に与えることが可能とな
る。

【００３６】（第２の実施の形態）本実施の形態の半導
体記憶装置では、第１の実施の形態の半導体記憶装置に
おいて、さらに以下の特徴を有している。図８に、半導
体記憶装置内の全ブロックの全メモリセルに対する書き
込み動作時の波形を示す。第１の実施の形態において
は、ワード線に書き込み電圧を印加するタイミングで制
御信号VRDECをフローティングにする制御を行うことを
説明した。しかし、全ブロック、全メモリセルに対する
書き込み動作（Flash Write：フラッシュライト）にお
いては、制御信号VRDECをフローティングにする動作が
好ましくない。この好ましくない動作を防止するのが、
本実施の形態の半導体記憶装置である。

【００３７】まず、フラッシュライト動作において制御
信号VRDECをフローティングにする場合について説明す
る。時刻t0のタイミングでフラッシュライトの書き込み
動作を開始すると、まず、制御信号VRDECがVPGMHの電位
に充電される。この時、全ブロックが選択状態にあるた
め、VPGMHの負荷容量が大きくなっているが、図８に示
すように時刻t1’までのあいだにVPGMHの電位に充電さ
れているものとする。時刻t1’で制御信号VRDECをVPGMH
の電位にバイアスした状態から、フローティング状態に
する制御を行うと、時刻t1’から半導体記憶装置のチッ
プ内全てのワード線に対してVPGMの電位を充電するた
め、電位VPGMの負荷が著しく増加するので、VPP pump回
路３０の出力電圧自体が相当レベルダウンして、ワード
線電圧の立ち上がりも非常に遅くなる。制御信号VRDEC
をフローティングにすると、前述のように、これによる
レベル低下はない。

【００３８】全ワード線の電圧が上昇していくと、前述
のようにCG線、ワード線と全てのロウデコーダにおい
て、転送トランジスタ３のゲート電圧Transfer Gがカッ
プリングにより上昇する。この時、カップリングによる
転送トランジスタ３のゲート電圧Transfer Gの電位上昇
の大きさは、NANDセル内の全てのワード線が電位VPGMの
振幅を持つため、非常に大きくなる。ここで、制御信号
VRDECがフローティングになっていると、全てのブロッ
クの転送トランジスタ３のゲート電圧Transfer Gで昇圧
された電荷が流れ込むことになるため、制御信号VRDEC
の配線の電位もまた大きく上昇してしまう。

【００３９】第１の実施の形態では、一つのブロックの
転送トランジスタ３のゲート電圧Transfer Gで昇圧され
た電荷が制御信号VRDECに流れ込むにすぎないので、制
御信号VRDECの電位上昇は小さく抑えられた。従って、
時刻t1’までの間に全てのロウデコーダにおいて、転送
トランジスタ３のゲート電圧Transfer Gが制御信号VRDE
Cと同じ電位VPGMHに充電されるケースでは、波形Gのよ
うになり、転送トランジスタ３のゲート電圧Transfer G
の電位や制御信号VRDECの電位が非常に高くなり、ロウ
デコーダ１０やVRDECドライバ２０の素子が素子耐圧を
越えた電位が印加されることで、ジャンクションブレー
クダウンを起して、破壊に至る可能性がある。例えば、
波形Gのように、時刻t1’までの間に制御信号VRDECが所
定の電位20V＋Vtnまで上昇していた場合には、リーク電
流を考えなければ40V近くまで電圧が上昇する可能性が
ある。実際には、その電圧に到達する前に接合耐圧等の
弱い箇所でのリークにより放電されるが、回路的に制御
できない電圧に上昇する動作を許すことは素子の信頼性
の面で問題がある。通常のワード線電位である20Vで
は、もちろん破壊は生じないが、デバイス設計時のマー
ジン以上に電位が上昇すると、素子が破壊される可能性
がでてきてしまう。

【００４０】ロウデコーダのレベルシフタの動作マージ
ンにより、時刻t1’でのTransfer Gの充電レベルが低い
場合は、波形Gより電圧が低い波形Hのようになるが、波
形Gのようになるか波形Hのようになるかは、レベルシフ
タの能力によって決まる動作マージン的な問題であるた
め、区別して制御するのは困難である。このように、時
刻t1’以降選択ワード線の電位は、立ち上がりが遅いが
上昇する。ここで、波形Gと波形Hとの電位差は例えば、
約1V〜2V程度である。

【００４１】従って、波形Gのように電圧が上昇しすぎ
て素子破壊に至ることを避けるため、フラッシュライト
時には、制御信号VRDECBIAS_Vを“H”レベルにしたま
ま、書き込みを行う。すなわち、制御信号VRDECを時刻t
1’でフローティングにすることなく、制御信号VRDECに
VPGMHを供給し続ける。この場合、ロウデコーダのレベ
ルシフタの動作マージン的な問題に関する対策は行われ
なくなるが、素子破壊を防ぐことへの対応が可能とな
る。

【００４２】フラッシュライト時に制御信号VRDECをフ
ローティングにしないようにするため、制御信号VRDECB
IAS_Vは、フラッシュライトである条件により制御され
る。すなわち、全ブロックを選択した場合、あるいは、
全ブロックを選択し、かつ、NAND内の全ページを選択状
態にした場合に、制御信号VRDECBIAS_Vを“H”レベルに
維持する。

【００４３】次に、図９にメモリセルアレイへフラッシ
ュライトを行う場合の電圧変化を表す回路図を示す。こ
こで、すべてのメモリセルへ書き込みを行うため、すべ
てのワード線へ20Vを印加する。ここで、Transfer Gの
信号線と各ワード線との間でカップリングが起きるが、
１６本のワード線の電位である20Vの影響力が大きいた
めに通常書き込み時と比べてカップリング効果が大きく
なる。

【００４４】次に、図１０に、本実施の形態における制
御信号VRDECBIAS_Vの制御回路を示す。図５（Ｂ）に示
される第１の実施の形態の同回路に比べて、インバータ
２２３、AND回路２２４、OR回路２２５が追加されてい
る。インバータ２２３に入力される信号FWは、フラッシ
ュライトの条件により“H”レベルとなる信号である。
この信号FWは、書き込み動作を指定するコマンド入力等
によって、出力が決定される。書き込み動作が開始され
ると、信号FWに関わらず、まず時刻t0で制御信号VRDECB
IAS_Vが“H”レベルになる。その後、信号FWが“L”レ
ベルの場合には、例えば、通常のページ書き込み動作の
場合には、AND回路２２４に入力される時刻t1の信号に
よって、制御信号VRDECBIAS_Vが“L”レベルになる。こ
の場合、制御信号VRDECBIAS_Vは、図４のような波形と
なる。一方で、信号FWが“H”レベルの場合には、OR回
路225に入力される時刻t4の信号によって、制御信号VRD
ECBIAS_Vが“L”レベルになる。この場合、制御信号VRD
ECBIAS_Vは、図８のような波形となる。図１０におい
て、時刻に対応する信号t 1やt4は、フラッシュライト
時には、異なる時刻t1’、t4’になる。

【００４５】このようにして、通常の書き込み動作にお
いては、ノードVRDECをフローティング制御し、フラッ
シュライト時には、ノードVRDECをフローティングにし
ない制御を行うことができる。

【００４６】なお、この第２の実施の形態では、全ブロ
ック、全メモリセル選択時の書き込み動作時に制御信号
VRDECをフローティングにしないと説明したが、ノードV
RDECをフローティングにしない条件は、これに限らず、
ブロック内の所定数のワード線を同時選択した場合や、
ブロック内の所定数のワード線を同時選択し、かつ、所
定数の複数のブロックを同時選択した場合にも適用して
よい。

【００４７】本実施の形態によれば、第１の実施の形態
同様の効果を得た上で、フラッシュライト時の素子破壊
を防止できる。すなわち、制御信号VRDECの電位を通常
のプログラム時には、フローティング状態に設定し、フ
ラッシュライト時には、プログラム中、所定の電位を印
加し続けるように書き込み動作中の制御を切り替えて、
所望の書き込み電圧をワード線に与え、かつ、素子の破
壊を防止した半導体記憶装置を提供できる。

【００４８】

【発明の効果】本発明によれば、所望の書き込み電圧を
ワード線に与えることが可能な半導体記憶装置を提供で
きる。

【図面の簡単な説明】

【図１】 本発明の第１の実施の形態の半導体記憶装置
を示すブロック図。

【図２】 本発明の第１の実施の形態の半導体記憶装置
のメモリセルアレイを示す回路図。

【図３】 本発明の第１の実施の形態の半導体記憶装置
のVRDECドライバ回路の構成を示す回路図。

【図４】 本発明の第１の実施の形態の半導体記憶装置
の書き込み動作を示すタイミングチャート。

【図５】 （Ａ）は、本発明の第１の実施の形態の半導
体記憶装置のVRDEC_V制御回路の構成を示す論理回路図
であり、（Ｂ）は、本発明の第１の実施の形態の半導体
記憶装置のVRDECBIAS_V制御回路の構成を示す論理回路
図である。

【図６】 本発明の第１の実施の形態の半導体記憶装置
の時間に対する書き込み・読み出し電圧の変化を示す電
圧変化図。

【図７】 本発明の第１の実施の形態の半導体記憶装置
のメモリセルアレイへ通常書き込みを行う場合の電圧変
化を表す回路図。

【図８】 本発明の第２の実施の形態の半導体記憶装置
のフラッシュライト時の書き込み動作を示すタイミング
チャート。

【図９】 本発明の第２の実施の形態の半導体記憶装置
のメモリセルアレイへFラッシュライトを行う場合の電
圧変化を表す回路図。

【図１０】 本発明の第２の実施の形態の半導体記憶装
置のVRDECBIAS_V制御回路を示す論理回路図。

【図１１】 従来の半導体記憶装置を示すブロック図。

【図１２】 従来のVRDECドライバを示す回路図。

【図１３】 従来の半導体記憶装置の書き込み動作を示
すタイミングチャート。

【図１４】 従来の半導体記憶装置のレベルシフタの構
成を示す回路図。

【図１５】 従来の半導体記憶装置のレベルシフタの回
路中のトランジスタの閾値と電流量の関係を示す電圧・
電流特性図。

【符号の説明】

１ デコーダ ２、２１ レベルシフタ ３ 転送トランジスタ ５ SGSドライバ ６ CGドライバ ７ SGDドライバ １０ ロウデコーダ １１ 制御回路 １２ コマンドレジスタ ２０ VRDECドライバ ２２、２４、９０ DタイプNMOSトランジスタ ２３、２６、２２３ インバータ ２５ 電圧降下トランジスタ ２７ NAND回路 ３０ VPP pump回路 ４０ VPASS pump回路 ５０ センスアンプ ９１ ＰＭＯＳトランジスタ ９２ ＮＭＯＳトランジスタ １００ ブロック １０１ NAND型セル ２００、２１０、２２０ D型フリップフロップ ２０１、２０２、２１１、２１２、２２１、２２２ NO
R回路 ２２４ AND回路 ２２５ OR回路 MC0、MC1、・・・、MC15、MC メモリセルトランジスタ ST1、ST2 選択トランジスタ WL0、WL1、・・・、WL15 ワード線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 寛 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5B025 AD03 AD04 AD09 AD10 AE00

Claims (7)

【特許請求の範囲】
1. 【請求項１】電気的に書き換え可能なメモリセルがマト
   リックス状に配置されたメモリセルアレイと、 アドレス入力に応じて前記メモリセルのワード線を選択
   する複数のワード線選択手段と、 このワード線選択手段を介して前記ワード線に第一の電
   圧を供給するワード線電圧供給回路と、 このワード線電圧供給回路から出力される前記第一の電
   圧を前記ワード線に転送するために前記ワード線選択手
   段に第二の電圧を供給し、この第二の電圧を前記ワード
   線選択手段に供給した後に前記ワード線電圧供給回路か
   ら前記ワード線に前記第一の電圧を供給する動作におい
   て、前記ワード線に前記第一の電圧を供給する前に前記
   第二の電圧の供給を停止する転送電圧供給回路と、 前記第二の電圧を発生する昇圧回路と、 前記第二の電圧から電圧降下させて前記第一の電圧を発
   生する電圧降下手段とを有することを特徴とする半導体
   記憶装置。
2. 【請求項２】前記複数のワード線選択手段が同時に選択
   されて、前記転送電圧供給回路から前記第二の電圧を前
   記ワード線選択手段に供給した後に前記ワード線電圧供
   給回路から前記ワード線に前記第一の電圧を供給する動
   作において、前記転送電圧供給回路からの前記第二の電
   圧供給が継続されることを特徴とする請求項１記載の半
   導体記憶装置。
3. 【請求項３】前記ワード線電圧供給回路を複数個有する
   ことを特徴とする請求項１又は２いずれか１項記載の半
   導体記憶装置。
4. 【請求項４】前記メモリセルアレイは、ＮＡＮＤ型メモ
   リセルにより構成されていることを特徴とする請求項１
   乃至３いずれか１項記載の半導体記憶装置。
5. 【請求項５】前記転送電圧供給回路は、前記メモリセル
   アレイへの通常書き込み時に、前記第二の電圧の供給を
   停止した後に第一のフローティング電位を保持し、前記
   ワード線選択手段は、ワード線に第一の電圧を転送する
   ための第一の転送トランジスタを有し、前記メモリセル
   アレイへの通常書き込み時に、この転送トランジスタの
   ゲートには第二のフローティング電位が印加されること
   を特徴とする請求項１乃至４いずれか１項記載の半導体
   記憶装置。
6. 【請求項６】前記電圧降下手段により生成される前記第
   一の電圧と前記第二の電圧との電位差は、前記ワード線
   選択手段の第一の転送トランジスタの閾値以上の電位差
   であることを特徴とする請求項１乃至４いずれか１項記
   載の半導体記憶装置。
7. 【請求項７】前記ワード線選択手段は、前記転送トラン
   ジスタのゲートに前記第二の電圧を転送するための第二
   の転送トランジスタを有し、前記第二のフローティング
   電位と前記第一のフローティング電位の電位差は、前記
   第二の転送トランジスタの閾値以下であることを特徴と
   する請求項５記載の半導体記憶装置。