JP2014179148A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】消費電流を削減し、動作速度を高速化することが可能な不揮発性半導体記憶装置を提供する。
【解決手段】複数の第１の電位選択回路２２は、第１の制御信号に従って電位生成回路の出力電圧のうちの１つを選択して第１の信号線に供給する。第２の電位選択回路５は、複数の第１の電位選択回路の前記第１の信号線が接続され、第２の制御信号に従って、第１の信号線の電位をロウデコーダに接続された第２の信号線に供給する。第１の放電回路は、第１の電位選択回路に設けられ、第１の信号線に接続されている。第２の放電回路は、第２の電位選択回路に設けられ、第２の信号線に接続されている。
【選択図】図１

Description

本発明の実施形態は、電気的書き換え可能な不揮発性半導体記憶装置に関する。

不揮発性半導体記憶装置、例えばＮＡＮＤフラッシュメモリは大容量化されている。これに伴い、ビット密度を向上するためのアプローチとして、メモリセルを積層した三次元構造のＮＡＮＤフラッシュメモリが提案されている。

特開２００７−１７９６８７号公報 特開２００３−２０８７９３号公報

ISSCC2008 : 23.6 A 120mm2 16Gb 4-MLC NAND Flash Memory with 43nm CMOS Technology, [Toshiba Semiconductor, SanDisk] ONFI 3.0 仕様書、http://www.micron.com/~/media/Documents/Products/Other%20Documents/ONFI3_0Gold.ashx 186ページ

本実施形態は、消費電流を削減し、動作速度を高速化することが可能な不揮発性半導体記憶装置を提供するものである。

本実施形態の不揮発性半導体記憶装置によれば、複数のメモリセルが配列されたメモリセルアレイと、前記メモリセルアレイに接続されたロウデコーダと、複数の電位を生成する電位生成回路と、前記電位生成回路に接続され、第１の制御信号に従って前記電位生成回路の出力電位のうちの１つを選択して第１の信号線に供給する複数の第１の電位選択回路と、前記複数の第１の電位選択回路の前記第１の信号線に接続され、第２の制御信号に従って、前記第１の信号線の電位を前記ロウデコーダに接続された第２の信号線に供給する第２の電位選択回路と、前記第１の電位選択回路に設けられ、前記第１の信号線に接続された第１の放電回路と、前記第２の電位選択回路に設けられ、前記第２の信号線に接続された第２の放電回路とを具備することを特徴とする。

第１の実施形態に適用される不揮発性半導体記憶装置の一例を示す構成図。 第１の実施形態に適用される不揮発性半導体記憶装置の三次元積層構造を示す斜視図。 図２の一部を示す断面図。 図４（ａ）は、図１に示す不揮発性半導体記憶装置の周辺回路部を概略的に示す断面図、図４（ｂ）は、図１に示す不揮発性半導体記憶装置のワード線引き出し部を概略的に示す断面図、図４（ｃ）は、図２に示すＡ−Ａ線に沿った断面図、図４（ｄ）は、図２のＢ−Ｂ線に沿った断面図。 第１の実施形態に適用される制御ゲートドライバと高電圧スイッチの接続関係を示す構成図。 第１の実施形態に係る制御ゲートドライバと高電圧スイッチを示す構成図。 図６に示す制御ゲートドライバの構成を示す回路図。 図６に示す高電圧スイッチの構成を示す回路図。 図６に示す制御ゲートドライバと高電圧スイッチの変形例を示す回路図。 図７に示す制御ゲートドライバの変形例を示す回路図。 図８に示す高電圧スイッチの変形例を示す回路図。 第１の実施形態の動作を説明するために示す波形図。 第２の実施形態の動作を説明するために示す波形図。 第２の実施形態の変形例の動作を説明するために示す波形図。 第３の実施形態に係る不揮発性半導体記憶装置の一例を示す構成図。 第３の実施形態に係り、コマンドシーケンスの一例を示す波形図。 図１６Ａの動作に続く動作を示す波形図。 図１６Ｂの動作に続く動作を示す波形図。 第３の実施形態の変形例に係るコマンドシーケンスの一例を示す波形図。 第４の実施形態に係る不揮発性半導体記憶装置の一例を示す構成図。 第５の実施形態に係る不揮発性半導体記憶装置の一例を示す構成図。 第５の実施形態の動作を説明するために示す波形図。 第５の実施形態のコマンドシーケンスの一例を示す波形図。

以下、実施の形態について、図面を参照して説明する。

図１は、本発明の実施形態が適用される例えば三次元積層不揮発性半導体記憶装置を概略的に示している。

この不揮発性半導体記憶装置は、メモリコア部（以下、単に、コア部と称す）ＭＣ０、及び周辺回路部４により構成されている。コア部ＭＣ０は、メモリセルアレイ１と、ロウデコーダ２と、キャッシュ及びセンスアンプ（Ｓ／Ａ）３により構成されている。メモリセルアレイ１は、三次元積層構造をなし、ロウデコーダ２は、ワード線電位とブロックを選択する。キャッシュ及びセンスアンプ３は、書込みデータや読み出しデータを蓄積するキャッシュと、ビット線の電位を検知するセンスアンプを含んでいる。

周辺回路部４は、第１のバッファ１１と、第２のバッファ１２と、コマンドデコーダ１３と、アドレスバッファ１４と、データバッファ１５と、出力バッファ１６と、ステートマシン１７と、ロウ系制御レジスタ（ＲＣＲ）（以下、単にコントロールレジスタと称す）１８と、電圧制御レジスタ（ＶＣＲ）（以下、単にコントロールレジスタと称す）１９と、電圧レギュレータ２０と、昇圧回路としてのチャージポンプ回路２１と、第１の電位選択回路としての制御ゲート（ＣＧ）ドライバ２２と、選択ゲート（ＳＧ）ドライバ２３と、分配器２４と、により構成されている。

第１のバッファ１１は、各種制御ピンの情報ＣＥｎｘ、ＷＥｎｘ、ＲＥｎｘ、ＣＬＥｘ、ＡＬＥｘ、ＷＰｎｘを受け取る。ＣＥｎｘは、チップイネーブル信号、ＷＥｎｘは、ライト・イネーブル信号、ＲＥｎｘは、リード・イネーブル信号、ＣＬＥｘは、コマンド・ラッチ・イネーブル信号、ＡＬＥｘは、アドレス・ラッチ・イネーブル信号、ＷＰｎｘは、ライト・プロテクト信号である。

第２のバッファ１２は、入出力ピンＩＯｘ＜７：０＞よりアドレス、データ、コマンドコードなどを受け取るとともに、メモリセルから読み出されたデータを入出力ピンＩＯｘ＜７：０＞に出力する。

コマンドデコーダ１３は、第１のバッファ１１と第２のバッファ１２の状態をデコードして必要なコマンドを生成する。
アドレスバッファ１４は、第１のバッファ１１と第２のバッファ１２の状態をデコードして必要なアドレスを解釈する。
データバッファ１５は、第１のバッファ１１と第２のバッファ１２の状態をデコードして必要な書き込みデータを解釈する。
出力バッファ１６は、読み出しデータを第２のバッファ１２に送ったり必要なデータを選択したりする。

ステートマシン１７は、受け取ったコマンドを解釈して読み出しや書き込み、消去等を制御する。
コントロールレジスタ１８は、ステートマシン１７の制御により、ロウデコーダ２等のロウ系の回路を制御する。
コントロールレジスタ１９は、電圧レギュレータ２０やチャージポンプ回路２１を制御する。
電圧レギュレータ２０は、コントロールレジスタ１９の出力信号に基づき、例えば電圧ＶＣＧＲＶを出力する。
チャージポンプ回路２１は、コントロールレジスタ１９の出力信号に基づき、例えば書き込み選択電圧ＶＰＧＭ、書込み非選択電圧ＶＰＡＳＳ、読み出しやベリファイ非選択電圧ＶＲＥＡＤを生成する。ＳＧドライバ２３は、アドレスバッファ１４の出力信号に基づき、メモリセルアレイ１を構成する選択ゲートを制御する。

ステートマシン１７は、コントロールレジスタ１８を制御し、コントロールレジスタ１８は、初期化信号ＣＧ＿ＩＮＩＴｎと、クロック信号ＣＧＣＬＫと、データＣＧＤＡＴＡ＜３：０＞と、クロック信号ＣＧＥＮとによりＣＧドライバ２２を制御する。初期化信号ＣＧ＿ＩＮＩＴｎは、後述するＣＧドライバ２２内のレジスタを初期化するための信号である。クロック信号ＣＧＣＬＫは、ＣＧドライバ２２内のレジスタにデータを蓄積するための信号である。データＣＧＤＡＴＡ＜３：０＞は、クロック信号ＣＧＣＬＫに同期して転送されるデータである。クロック信号ＣＧＥＮは、ＣＧドライバ２２内のレジスタにデータを蓄積するための信号である。

さらに、コントロールレジスタ１８は、コア部ＭＣ０に配置された第２の電位選択回路としての高電圧スイッチ（以下、ＨＶＳＷと称す）５に、信号ＵＡ＿ＩＮＩＴｎと、クロック信号ＵＡＣＬＫと、データＵＡＤＡＴＡと、クロックＵＡＥＮを供給する。信号ＵＡ＿ＩＮＩＴｎは、レジスタを初期化する。クロック信号ＵＡＣＬＫは、レジスタにデータを蓄積する際のクロック信号である。データＵＡＤＡＴＡは、クロック信号ＵＡＣＬＫに同期して変わる。クロック信号ＵＡＥＮは、ＨＶＳＷ５に配置されたレジスタにデータを蓄積する際に必要である。

ＣＧドライバ（第１の電位選択回路）２２、及びＨＶＳＷ（第２の電位選択回路）５の構成及び動作は後述する。
選択ゲートドライバ２３は、メモリセルアレイ１内の選択ゲートを制御する。
分配器２４は、入出力データの転送を制御する。

図２は、図１に示すメモリセルアレイ１の概略構成を示している。
なお、図２は、４層分だけ積層されたメモリセルＭＣを下端で折り返し、８個のメモリセルＭＣを直列接続することでＮＡＮＤストリングＮＳを形成している。しかし、メモリセルの積層数、メモリセルの数は、これに限定されるものではない。

図２において、半導体基板ＳＢには回路領域ＲＡが設けられ、回路領域ＲＡ上にはメモリ領域ＲＢが設けられている。

回路領域ＲＡにおいて、半導体基板ＳＢ上には回路層ＣＵが形成されている。回路層ＣＵには、図１に示すロウデコーダ２、キャッシュ及びセンスアンプ３、周辺回路部４を構成する回路のうち全部又は一部を形成することができる。メモリセル領域ＲＢには、図１のメモリセルアレイ１を形成することができる。

また、メモリセル領域ＲＢにおいて、回路層ＣＵ上にはバックゲート層ＢＧが形成され、バックゲート層ＢＧには接続層ＣＰが形成されている。接続層ＣＰ上には、柱状体ＭＰ１、ＭＰ２が隣接して配置され、柱状体ＭＰ１、ＭＰ２の下端は接続層ＣＰを介して互いに接続されている。

また、接続層ＣＰ上には、４層分のワード線ＷＬ３〜ＷＬ０が順次積層されるとともに、ワード線ＷＬ３〜ＷＬ０にそれぞれ隣接するように４層分のワード線ＷＬ４〜ＷＬ７が順次積層されている。ワード線ＷＬ４〜ＷＬ７が柱状体ＭＰ１により貫かれるとともに、ワード線ＷＬ０〜ＷＬ３が柱状体ＭＰ２により貫かれることで、ＮＡＮＤストリングＮＳが構成されている。

また、柱状体ＭＰ１、ＭＰ２上には柱状体ＳＰ１、ＳＰ２がそれぞれ形成されている。

最上層のワード線ＷＬ７の上方には、柱状体ＳＰ１により貫かれたセレクトゲート電極ＳＧ１が形成され、最上層のワード線ＷＬ０の上方には、柱状体ＳＰ２により貫かれたセレクトゲート電極ＳＧ２が形成されている。

また、セレクトゲート電極ＳＧ２の上方には、柱状体ＳＰ２に接続されたソース線ＳＬが設けられ、セレクトゲート電極ＳＧ１上方には、プラブＰＧを介して柱状体ＳＰ１に接続されたビット線ＢＬ１〜ＢＬ６がカラムごとに形成されている。なお、柱状体ＭＰ１、ＭＰ２は、ビット線ＢＬ１〜ＢＬ６とワード線ＷＬ０〜ＷＬ７との交点に配置することができる。

図３は、図２に示す点線Ｅ部分を拡大して示す断面図である。

図３において、ワード線ＷＬ０〜ＷＬ３とワード線ＷＬ４〜ＷＬ７との間には絶縁体ＩＬが埋め込まれている。

ワード線ＷＬ０〜ＷＬ３間及びワード線ＷＬ４〜ＷＬ７間には層間絶縁膜４５が形成されている。

また、ワード線ＷＬ０〜ＷＬ３及び層間絶縁膜４５には、それらを積層方向に貫通する貫通孔ＫＡ２が形成され、ワード線ＷＬ４〜ＷＬ７及び層間絶縁膜４５には、それらを積層方向に貫通する貫通孔ＫＡ１が形成されている。貫通孔ＫＡ１内には柱状体ＭＰ１が形成されるとともに、貫通孔ＫＡ２内には柱状体ＭＰ２が形成されている。

柱状体ＭＰ１、ＭＰ２の中心には柱状半導体４１が形成されている。貫通孔ＫＡ１、ＫＡ２の内面と柱状半導体４１との間にはトンネル絶縁膜４２が形成され、貫通孔ＫＡ１、ＫＡ２の内面とトンネル絶縁膜４２との間にはチャージトラップ層４３が形成され、貫通孔ＫＡ１、ＫＡ２の内面とチャージトラップ層４３との間にはブロック絶縁膜４４が形成されている。

柱状半導体４１は、例えば、ポリシリコンなどの半導体を用いて形成することができる。トンネル絶縁膜４２及びブロック絶縁膜４４は、例えば、シリコン酸化膜を用いて形成することができる。チャージトラップ層４３は、例えば、シリコン窒化膜又はＯＮＯ膜（シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の３層積層構造）を用いて形成することができる。

図４（ａ）は、図１に示す不揮発性半導体記憶装置の周辺回路部を概略的に示す断面図、図４（ｂ）は、図１に示す不揮発性半導体記憶装置のワード線引き出し部を概略的に示す断面図、図４（ｃ）は、図２に示すＡ−Ａ線に沿った断面図、図４（ｄ）は、図２のＢ−Ｂ線に沿った断面図である。

図４（ａ）〜図４（ｄ）において、メモリ領域ＲＢの周辺には周辺領域ＲＣが設けられている。なお、周辺領域ＲＣには回路領域ＲＡを設けることができる。また、メモリ領域ＲＢには、メモリセル領域ＲＢ１及び引き出し領域ＲＢ２が設けられている。回路領域ＲＡにおいて、半導体基板ＳＢには素子分離領域としてのＳＴＩ（shallow trench isolation）３１が形成され、ＳＴＩ３１により分離されたアクティブ領域には拡散層３２が形成され、拡散層３２間のチャネル領域上にゲート電極３３が配置されることでトランジスタが形成されている。

また、トランジスタが形成された半導体基板ＳＢ上には層間絶縁膜３４が形成され、層間絶縁膜３４にはプラグ３５及び配線３６が埋め込まれている。配線３６上には層間絶縁膜３７、４０が形成されている。

また、メモリセル領域ＲＢ１において、層間絶縁膜４０上には、バックゲート層ＢＧが形成され、バックゲート層ＢＧには接続層ＣＰが形成されている。ワード線ＷＬ３〜ＷＬ０が層間絶縁膜４５を介して順次積層されるとともに、ワード線ＷＬ４〜ＷＬ７が層間絶縁膜４５を介して順次積層されている。

さらに、ワード線ＷＬ０上には層間絶縁膜４６を介してセレクトゲート電極ＳＧ２が形成され、ワード線ＷＬ７上には層間絶縁膜４６を介してセレクトゲート電極ＳＧ１が形成されている。また、セレクトゲート電極ＳＧ１、ＳＧ２間には層間絶縁膜４７が埋め込まれている。

さらに、セレクトゲート電極ＳＧ２上には層間絶縁膜４８を介してソース線ＳＬが形成され、ソース線ＳＬは層間絶縁膜４９にて埋め込まれている。また、セレクトゲート電極ＳＧ１及びソース線ＳＬ上には層間絶縁膜５０を介してビット線ＢＬ１が形成されている。

また、周辺領域ＲＣにおいて、層間絶縁膜４０上には層間絶縁膜６１，６２，６８が形成されている。層間絶縁膜３７、４０、６１、６２、６８には、プラグ６４、６６及び配線６５、６７が埋め込まれている。ここで、図４に示す周辺領域ＲＣは、図１の周辺回路部４、図４のＲＢ部は図１のコア部ＭＣ０の全部又は一部に対応させることができる。

図５は、ワード線電位転送系の系統図を示す図であり、図１と同一部分には同一符号を付している。

周辺回路部４に少なくとも１つ配置されたＣＧドライバ（第１の電位選択回路）２２は、書き込み選択電圧ＶＰＧＭ、書込み非選択電圧ＶＰＡＳＳ、読み出しやベリファイ選択電圧ＶＣＧＲＶ、読み出しやベリファイ非選択電圧ＶＲＥＡＤなど、複数のチャージポンプ回路２１や電圧レギュレータ２０の出力電位の内の１つを選択して１つの第１のワード線信号（以下、ＣＧ線と称す）の電位を決定する。図５に示す例では、１６層積層時を想定してワード線が３２本ある場合を示している。ＣＧ線は、コア部ＭＣ０に引き込まれる。

ここでは、異なる２つのコア部ＭＣ０、通常プレーンと呼ばれる複数のブロックが配置され、且つビット線を共有する単位からなる例を示している。それぞれのコア部ＭＣ０は、ＨＶＳＷ（第２の電位選択回路）５を有し、ＣＧ線は、必要に応じて負荷分散などを目的として、複数の第２のワード線信号ＣＧＩ、ＣＧＩＳ（以下、ＣＧＩ線と称す）に分割される。これらＣＧＩ線は、ロウデコーダ２に接続され、最終的にはメモリセルアレイのワード線に接続される。

（第１の実施形態）
図６は、第１の電位選択回路としてのＣＧドライバ２２、第２の電位選択回路としてのＨＶＳＷ５、及びロウデコーダ２の構成を示している。

ＣＧドライバ２２、及びＨＶＳＷ５は、それぞれ複数のＣＧドライバユニット２２−０、２２−１〜２２−３１、複数のＨＶＳＷユニット５−０、５−１〜５−３１により構成されている。すなわち、ＣＧドライバユニット２２−０、２２−１〜２２−３１、及びＨＶＳＷユニット５−０、５−１〜５−３１は、各ＣＧ線、ＣＧＩ線に１ユニットずつ配置されている。ここではそれぞれ３２個のユニットにより構成された例を示している。

ＣＧドライバユニット２２−０、２２−１〜２２−３１のそれぞれは、コントロールレジスタ１８から出力される信号ＣＧ＿ＩＮＩＴｎ、ＣＧＣＬＫ、ＣＧＥＮを受けるとともに、ポンプ回路２１、電圧レギュレータ２０から供給される書き込み選択電圧ＶＰＧＭ、書込み非選択電圧ＶＰＡＳＳ、読み出しやベリファイ非選択電圧ＶＲＥＡＤ、読み出しやベリファイ選択電圧ＶＣＧＲＶも各ユニットに共通して入力される。但し、図６において、ＣＧドライバユニット２２−１〜２２−３１へのＶＰＧＭ、ＶＰＡＳＳ、ＶＲＥＡＤ、ＶＣＧＲＶの供給は省略している。

さらに、ＣＧドライバユニット２２−０、２２−１〜２２−３１は、そのデータ線が直列に接続されている。具体的には、ＣＧドライバユニット２２−０の入力ポートＣＧＤＡＴＡ＜３：０＞には、コントロールレジスタ１８の出力信号ＣＧＤＡＴＡ＜３：０＞が供給され、ＣＧドライバユニット２２−０の出力ポートｒＣＧＤＡＴＡ＜３：０＞の信号は、ＣＧドライバユニット２２−１の入力ポートＣＧＤＡＴＡ＜３：０＞に供給される。以下ＣＧドライバユニット２２−３１の入力ポートまで、データ線が直列に接続される。

また、ＣＧドライバユニット２２−０、２２−１〜２２−３１の出力ポートＣＧ＜０＞〜ＣＧ＜３１＞は、対応するＨＶＳＷユニット５−０、５−１〜５−３１の入力ポートＣＧに接続される。

ＨＶＳＷユニット５−０、５−１〜５−３１は、ＣＧドライバユニット２２−０、２２−１〜２２−３１から出力されるＣＧ信号、コントロールレジスタ１８から出力される信号ＵＡ＿ＩＮＩＴｎ、ＵＡＣＬＫ、ＵＡＥＮを受ける。

ＨＶＳＷユニット５−０、５−１〜５−３１は、ＣＧドライバユニット２２−０、２２−１〜２２−３１と同様に、データ線が直列接続されている。具体的には、ＨＶＳＷユニット５−０の入力ポートＵＡＤＡＴＡには、コントロールレジスタ１８の出力信号ＵＡＤＡＴＡが供給され、ＨＶＳＷユニット５−０の出力ポートｒＵＡＤＡＴＡはＨＶＳＷユニット５−１の入力ポートＵＡＤＡＴＡに接続されている。以下、ＨＶＳＷユニット５−３１の入力ポートまで、データ線が直列に接続される。

また、ＨＶＳＷユニット５−０、５−１〜５−３１の出力ポートＣＧＩ＜０＞〜ＣＧＩ＜３１＞は、ロウデコーダ２に接続され、ロウデコーダ２を介して選択されたブロックのワード線に所定の電位が供給される。

図７は、例えばＣＧドライバユニット２２−０の構成の一例を示す図であり、他のＣＧドライバユニット２２−１〜２２−３１もＣＧドライバユニット２２−０と同様の構成である。

ＣＧドライバユニット２２−０は、第１のレジスタ２２ａ、第２のレジスタ２２ｂ、複数のレベルシフタ（Ｌ．Ｓ．）２２ｃ−０〜２２ｃ−４、複数のＮチャネルＭＯＳトランジスタ２２ｄ−０〜２２ｄ−４、及びＮＯＲ回路２２ｅにより構成されている。第１のレジスタ２２ａは、複数のフリップフロップ回路Ｄ１−０〜Ｄ１−３により構成され、第２のレジスタ２２ｂは、複数のフリップフロップ回路Ｄ２−０〜Ｄ２−３により構成されている。ＮチャネルＭＯＳトランジスタ２２ｄ−０〜２２ｄ−４は、メモリセルアレイ１内のトランジスタに比べて耐圧が高く設定されている。

コントロールレジスタ１８の出力信号ＣＧＤＡＴＡ＜３：０＞は、第１のレジスタ２２ａを構成するフリップフロップ回路Ｄ１−０〜Ｄ１−３のデータ端子Ｄに供給され、クロック信号ＣＧＣＬＫは、フリップフロップ回路Ｄ１−０〜Ｄ１−３のクロック端子に供給され、信号ＣＧ＿ＩＮＩＴｎは、初期リセット端子に供給される。

フリップフロップ回路Ｄ１−０〜Ｄ１−３の出力信号ｒＣＧＤＡＴＡ＜３：０＞は、第２のレジスタ２２ｂを構成するフリップフロップ回路Ｄ２−０〜Ｄ２−３のデータ端子Ｄに供給される。また、コントロールレジスタ１８の出力信号ＣＧＥＮは、フリップフロップ回路Ｄ２−０〜Ｄ２−３のクロック端子に供給され、信号ＣＧ＿ＩＮＩＴｎは、フリップフロップ回路Ｄ２−０〜Ｄ２−３の初期リセット端子に供給される。フリップフロップ回路Ｄ２−０〜Ｄ２−３の出力信号は、レベルシフタ２２ｃ−０〜２２ｃ−３に供給されるとともに、ＮＯＲ回路２２ｅに供給される。ＮＯＲ回路２２ｅの出力信号は、レベルシフタ２２ｃ−４に供給される。

レベルシフタ２２ｃ−０〜２２ｃ−３は、第２のレジスタ２２ｂの出力信号のレベルを、それぞれ書き込み選択電圧ＶＰＧＭ、電圧ＶＣＧＲＶ、書込み非選択電圧ＶＰＡＳＳ、読み出しやベリファイ非選択電圧ＶＲＥＡＤよりＮチャネルＭＯＳトランジスタの閾値電圧分高い電圧Ｇ_ＶＰＧＭ、Ｇ_ＶＣＧＲＶ、Ｇ_ＶＰＡＳＳ、Ｇ_ＶＲＥＡＤにシフトする。レベルシフタ２２ｃ−０〜２２ｃ−３の出力電圧Ｇ_ＶＰＧＭ、Ｇ_ＶＣＧＲＶ、Ｇ_ＶＰＡＳＳ、Ｇ_ＶＲＥＡＤは、それぞれＮチャネルＭＯＳトランジスタ２２ｄ−０〜２２ｄ−３のゲート電極に供給される。これらトランジスタ２２ｄ−０〜２２ｄ−３の電流通路（ソース／ドレイン）の一端には、書き込み選択電圧ＶＰＧＭ、電圧ＶＣＧＲＶ、書込み非選択電圧ＶＰＡＳＳ、読み出しやベリファイ非選択電圧ＶＲＥＡＤが供給され、他端は、共通接続ノードＮ１に接続されている。この共通接続ノードＮ１より電圧ＣＧが出力される。トランジスタ２２ｄ−０〜２２ｄ−３は、レベルシフタ２２ｃ−０〜２２ｃ−３の出力電圧に従って書き込み選択電圧ＶＰＧＭ、電圧ＶＣＧＲＶ、書込み非選択電圧ＶＰＡＳＳ、及び読み出しやベリファイ非選択電圧ＶＲＥＡＤのうちの１つを選択し、電圧ＣＧとして出力する。

また、レベルシフタ２２ｃ−４は、ＮＯＲ回路２２ｅの出力電圧を電圧Ｇ_ＶＳＳにシフトする。この電圧Ｇ_ＶＳＳは、ＮチャネルＭＯＳトランジスタ２２ｄ−４を介してＣＧ線の電位を放電するのに必要な電圧であり、放電用のＮチャネルＭＯＳトランジスタ２２ｄ−４のゲート電極に供給される。このトランジスタ２２ｄ−４の電流通路の一端は、共通接続ノードＮ１に接続され、他端は接地されている。トランジスタ２２ｄ−４は、第２のレジスタ２２ｂを構成するフリップフロップ回路Ｄ２−０〜Ｄ２−３の出力信号が全てローレベルである場合、共通接続ノードＮ１の電荷を放電する。

図８は、第２の電位選択回路としてのＨＶＳＷユニット５−０の構成例を示している。他のＨＶＳＷユニット５−１〜５−３１の構成もＨＶＳＷユニット５−０と同様である。

ＨＶＳＷユニット５−０は、第１のレジスタ５ａを構成するフリップフロップ回路Ｄ３、第２のレジスタ５ｂを構成するフリップフロップ回路Ｄ４、レベルシフタ５ｃ−０、５ｃ−１、及びＮチャネルＭＯＳトランジスタ５ｄ−０、５ｄ−１、インバータ回路５ｅにより構成されている。

コントロールレジスタ１８から出力される信号ＵＤＡＴＡは、フリップフロップ回路Ｄ３のデータ端子Ｄに入力され、信号ＵＡＣＬＫは、フリップフロップ回路Ｄ３のクロック端子に供給され、信号ＵＡ＿ＩＮＩＴｎは、フリップフロップ回路Ｄ３の初期リセット端子に供給される。

フリップフロップ回路Ｄ３の出力端子Ｑから出力される信号ｒＵＡＤＡＴＡは、第２のレジスタ５ｂを構成するフリップフロップ回路Ｄ４のデータ端子Ｄに供給され、コントロールレジスタ１８から出力される信号ＵＡＥＮは、フリップフロップ回路Ｄ４のクロック端子に供給され、信号ＵＡ＿ＩＮＩＴｎは、初期リセット端子に供給される。

フリップフロップ回路Ｄ４の出力端子Ｑから出力される信号は、レベルシフタ５ｃ−０に供給されるとともに、インバータ回路５ｅを介してレベルシフタ５ｃ−１に供給される。レベルシフタ５ｃ−０は、フリップフロップ回路Ｄ４の出力電圧を前記電圧Ｇ_ＶＰＧＭにシフトし、トランジスタ５ｄ−０のゲート電極に供給する。トランジスタ５ｄ−０の電流通路の一端には、電圧ＣＧが供給され、他端は共通接続ノードＮ２に接続されている。トランジスタ５ｄ−０は、電圧Ｇ_ＶＰＧＭに応じて、電圧ＣＧを電圧ＣＧＩとして出力する。

また、レベルシフタ５ｃ−１は、インバータ回路５ｅから供給されるハイレベルの電圧を、例えば前記電圧Ｇ_ＶＰＧＭにシフトし、トランジスタ５ｄ−１のゲート電極に供給する。トランジスタ５ｄ−１の電流通路の一端は、共通接続ノードＮ２に接続され、他端は接地されている。トランジスタ５ｄ−１は、第２のレジスタ５ｂの出力信号がローレベルである場合、共通接続ノードＮ２の電荷を放電する。

第１の実施形態では、第２の電位選択回路としてのＨＶＳＷ５内に第２のレジスタ５ｂと、放電電位を選択するトランジスタ５ｄ−１、及びこのトランジスタ５ｄ−１を選択するためのインバータ回路５ｅと、レベルシフタ５ｃ−１を設けた。

比較例として二次元の不揮発性半導体記憶装置を検討する。比較例では、第１の電位選択回路としてのＣＧドライバ２２を周辺回路部４に配置するが、第２の電位選択回路としてのＨＶＳＷ５は、配置をしないか、配置したとしても必要最小限のＣＧ線の電位をＣＧＩ線に伝達するためスイッチとしてのトランジスタのみを配置する。したがって、接続ノードの電荷を放電するためのトランジスタは設けない。

これに対して、第１の実施形態では、共通接続ノードＮ２の電荷を放電するためのトランジスタ５ｄ−１を設け、さらに、３２本のＣＧＩ線に対して、ＣＧ線の電位を個別に伝達するか、放電するかを制御可能としている。このため、不揮発性半導体記憶装置の大容量化に伴い、読み出し時間を短縮することが可能である。

（図６の変形例）
図９は、図６に示す構成の変形例であり、図９において、図６と同一部分には同一符号を付し、説明は省略する。

図６において、ＣＧドライバ２２は、ＣＧドライバユニット２２−０〜２２−３１にＣＧＤＡＴＡ＜３：０＞をセットするため、ＣＧドライバユニット２２−０〜２２−３１を直列接続し、ＨＶＳＷ５は、ＨＶＳＷユニット５−０〜５−３１にＵＡＤＡＴＡ０〜３１をセットするため、ＨＶＳＷユニット５−０〜５−３１を直列接続した。

これに対して、図９に示す変形例において、ＣＧ０ＤＡＴＡ＜３：０＞〜ＣＧ３１ＤＡＴＡ＜３１：０＞は、ＣＧドライバユニット２２−０〜２２−３１に直接入力され、ＵＡＤＡＴＡ０〜ＵＡＤＡＴＡ３１は、ＨＶＳＷユニット５−０〜５−３１に直接入力される。このため、ＣＧドライバユニット２２−０〜２２−３１は、直列接続されておらず、ＨＶＳＷユニット５−０〜５−３１も直列接続されていない。

具体的には、コントロールレジスタ１８の出力信号としての初期化信号ＣＧ＿ＩＮＩＴｎ、及びクロック信号ＣＧＥＮは、ＣＧドライバユニット２２−０〜２２−３１に供給され、ＣＧドライバユニット２２−０〜２２−３１を個別に制御するために必要な制御信号ＣＧ０ＤＡＴＡ＜３：０＞〜ＣＧ３１ＤＡＴＡ＜３：０＞は、ＣＧドライバユニット２２−０〜２２−３１に個別に供給される。ＣＧ０ＤＡＴＡ＜３：０＞〜ＣＧ３１ＤＡＴＡ＜３：０＞は、クロック信号ＣＧＥＮにより、ＣＧドライバユニット２２−０〜２２−３１対応するレジスタに設定される。

図９に示す変形例によれば、図６に示す例とは異なり、各ＣＧドライバユニットからの出力信号を次のＣＧドライバユニットに転送する必要がなく、コントロールレジスタ１８から各ＣＧドライバユニットに制御信号ＣＧ０ＤＡＴＡ＜３：０＞〜ＣＧ３１ＤＡＴＡ＜３：０＞を直接供給しているため、クロック信号ＣＧＣＬＫが不要となる。このため、回路構成を容易化することができる。

さらに、第２の電位選択回路としてのＨＶＳＷ５についても同様に、コントロールレジスタ１８から出力される制御データＵＡＤＡＴＡ０〜ＵＡＤＡＴＡ３１がＨＶＳＷユニット５−０〜５−３１に直接供給される。このため、各ＨＶＳＷユニットから次のＨＶＳＷユニットに制御データＵＡＤＡＴＡを転送する必要がなく、クロック信号ＵＡＣＬＫを各ＨＶＳＷユニットに供給する必要がなく、各ＨＶＳＷユニット５−０〜５−３１は、コントロールレジスタ１８から供給される信号ＵＡＥＮ、ＵＡ＿ＩＮＩＴｎにより制御される。したがって、図６に示す例に比べて回路構成を容易化することが可能である。

（図７の変形例）
図１０は、図７に示す構成の変形例であり、図１０において、図７と同一部分には同一符号を付し、説明は省略する。

図１０に示すＣＧドラバユニット２２−０は、図７に示すＣＧドラバユニット２２−０から第１のレジスタ２２ａが除かれている。すなわち、図７に示すＣＧドラバユニット２２−０は、制御データＣＧＤＡＴＡ＜３：０＞をシリアルに転送する必要があったが、図１０に示すＣＧドライバユニット２２−０において、制御データＣＧＤＡＴＡ＜３：０＞は、第２のレジスタのフリップフロップ回路Ｄ２−０〜Ｄ２−３に直接供給される構成であるため、第１のレジスタ２２ａが不要となっている。

図１０に示す変形例によれば、図７に示す回路から第１のレジスタ２２ａを省略することが可能である。このため、回路構成を簡単化することができるとともに、高速動作が可能である。

（図８の変形例）
図１１は、図８の変形例を示すものであり、図１１において、図８と同一部分には同一符号を付し、説明は省略する。

図１１に示すＨＶＳＷユニット５−０は、図８に示すＨＶＳＷユニット５−０から第１のレジスタ５ａが除かれている、すなわち、図８に示すＨＶＳＷユニット５−０は、制御データＵＡＤＡＴＡをシリアルに転送する必要があったが、図１１に示すＨＶＳＷユニット５−０において、制御データＵＡＤＡＴＡは、第２のレジスタ５ｂのフリップフロップ回路Ｄ４に直接供給される構成であるため、第１のレジスタ５ａが不要となっている。

図９乃至図１１に示す第１の実施形態の変形例は、ＣＧ線やＣＧＩ線が多くなると、コントロールレジスタ１８から出力される制御信号ＣＧ０ＤＡＴＡ＜３：０＞〜ＣＧ３１ＤＡＴＡ＜３：０＞や、制御信号を伝送するための信号線の本数が増大するが、制御信号の転送に要する時間を削減することができるため、動作速度を向上することが可能である。

（動作説明）
図１２は、第１の実施形態に係るＣＧドライバ２２、及びＨＶＳＷ５の動作を示すものであり、例えば図６乃至図８に示す回路の動作を示す波形図である。尚、図１２以降の波形を示す図面は、ＣＧ＜０＞〜ＣＧ＜３＞を代表として示している。

本例は不揮発性半導体記憶装置の読み出し動作を想定しており、図示せぬ読み出し動作を指示するコマンドが装置外部より供給され、不揮発性半導体記憶装置がそのコマンドを解釈して所定の読み出し動作に係る一連の動作中に、図１２に示す動作が行われるものとする。

時刻ｔ１において、信号ＣＧ＿ＩＮＩＴｎ及び信号ＵＡ＿ＩＮＩＴｎが活性化される。具体的には、信号ＣＧ＿ＩＮＩＴｎ及び信号ＵＡ＿ＩＮＩＴｎの電位が、一旦ローレベルに設定される。このとき、ＣＧドライバ２２に配置される第１のレジスタ２２ａと第２のレジスタ２２ｂ、ＨＶＳＷ５に配置される第１のレジスタ５ａと第２のレジスタ５ｂが初期化されて、ＣＧ線とＣＧＩ線は放電電位ＶＳＳに設定される。

次に、時刻ｔ２より、ＣＧ線に所定の電位を与えるため、ＣＧドライバ２２に所定の制御データＣＧＤＡＴＡ＜３：０＞が供給され、これと同期してクロック信号ＣＧＣＬＫがＣＧドライバ２２に供給される。本実施形態において、ワード線ＷＬ１が読み出し用の選択ワード線に設定され、それ以外は非選択ワード線に設定される。このため、ワード線ＷＬ１に選択電位ＶＣＧＲＶが供給され、それ以外のワード線に非選択電位ＶＲＥＡＤが供給されることを期待して、ＣＧＤＡＴＡ＜３：０＞は、ＣＧ＜１＞に対して“２ｈ”（ここで、“ｈ”は１６進数を示す）が設定され、それ以外のＣＧ＜０＞＜２＞＜３＞には“８ｈ”が設定される。

また、ＣＧＩ線に所定の電位を与えるため、ＨＶＳＷ５に対して所定の制御データＵＡＤＡＴＡが供給され、これと同期してクロック信号ＵＡＣＬＫが供給される。本例において、全ＣＧＩ線はＣＧ線と同電位になる必要があるため、制御データＵＡＤＡＴＡは全てハイレベルのデータに設定される。

ＣＧドライバ２２内の第１のレジスタ２２ａ、及びＨＶＳＷ５内の第１のレジスタ５ａが、これらのデータを受け取った後、ＣＧドライバ２２内の第１のレジスタ２２ａから第２のレジスタ２２ｂにデータを転送するため、クロック信号ＣＧＥＮが活性化される。また、ＨＶＳＷ５内の第１のレジスタ５ａから第２のレジスタ５ｂにデータを転送するため、クロック信号ＵＡＥＮが活性化される。

本例では、時刻ｔ３において、信号ＣＧＥＮ、及びＵＡＥＮの立ち下がりエッジにて制御データの転送動作が完了する。これとともに、時刻ｔ３より、各ＣＧドライバユニット２２−０〜２２−３１のＣＧ線ＣＧ＜０＞〜ＣＧ＜３＞は、制御データＣＧＤＡＴＡ＜３：０＞に基づいた電圧ＶＲＥＡＤ、ＶＣＧＲＶ、ＶＲＥＡＤ、ＶＲＥＡＤに設定される。

また、各ＨＶＳＷユニット５−０〜５−３１も、時刻ｔ３より、各ＨＶＳＷユニット５−０〜５−３１のＣＧＩ線ＣＧＩ＜０＞〜ＣＧＩ＜３＞は、制御データＣＧＤＡＴＡ＜３：０＞に基づいた電圧ＶＲＥＡＤ、ＶＣＧＲＶ、ＶＲＥＡＤ、ＶＲＥＡＤに設定される。

これとともに、時刻ｔ３において、信号ＲＤＥＣがハイレベルとされることによりロウデコーダ２が活性化され、データの読み出し動作が実行される。

尚、上記説明において、ＣＧドライバ２２とＨＶＳＷ５は、同時に動作するものとして説明したが、これは必ずしも同時に動作させる必要はない。

また、図９乃至図１１に示す第１の実施形態の変形例の場合、例えば時刻ｔ３において、制御データＣＧ０ＤＡＴＡ＜３：０＞〜ＣＧ３１ＤＡＴＡ＜３：０＞が各ＣＧドライバユニット２２−０〜２２−３１の第２のレジスタ２２ｂに直接設定され、制御データＵＡＤＡＴＡ０〜ＵＡＤＡＴＡ３１が各ＨＶＳＷユニット５−０〜５−３１の第２のレジスタ５ｂに直接設定される。これにより、時刻ｔ３において、ＣＧ線、ＣＧＩ線に図１２に示す所定に電圧が出力され、信号ＲＤＥＣによりロウデコーダ２が活性化され、データの読み出し動作が実行される。

一方、時刻ｔ４において、読み出し動作が完了し、ワード線を含むＣＧ線全てに対して読み出し非選択電位ＶＲＥＡＤ及び読み出し選択電位ＶＣＧＲＶを与える必要がなくなった場合、初期化信号ＣＧ＿ＩＮＩＴｎ、及びＵＡ＿ＩＮＩＴｎが活性化される。具体的には、初期化信号ＣＧ＿ＩＮＩＴｎ、及びＵＡ＿ＩＮＩＴｎが一旦ローレベルに設定され、ＣＧドライバ２２に配置された第１のレジスタ２２ａと第２のレジスタ２２ｂ、及びＨＶＳＷ５に配置された第１のレジスタ５ａと第２のレジスタ５ｂが初期化される。このため、ＣＧドライバ２２のトランジスタ２２ｄ−４、及びＨＶＳＷ５のトランジスタ５ｄ−１がオンとされる。したがって、トランジスタ２２ｄ−４を介してＣＧ線の電荷が放電され、トランジスタ５ｄ−１を介してＣＧＩ線の電荷が放電される。

また、上記動作は、データの読み出しを例に説明したが、データの書き込み時においても、同様の動作が実行され、選択されたワード線と、非選択ワード線に所定の電圧が供給される。また、書き込み動作が完了すると、ＣＧ線、ＣＧＩ線の電荷が放電される。

上記第１の実施形態によれば、各ＣＧドライバユニット２２−０〜２２−３１内にＣＧ線が接続された接続ノードＮ１の電荷を放電するためのトランジスタ２２ｄ−４を設けるとともに、各ＨＶＳＷユニット５−０〜５−３１内にＣＧＩ線が接続された接続ノードＮ２の電荷を放電するためのトランジスタ５ｄ−１を設けている。

例えば二次元のＮＡＮＤフラッシュメモリ（以下、比較例と称す）では、ＨＶＳＷ５にＣＧＩ線の電荷を放電させるためのトランジスタは配置されておらず、ワード線を含めＣＧ線は全てＣＧドライバ２２内に配置されたトランジスタにより放電されていた。このため、ＣＧドライバ２２内のトランジスタの放電能力を高めるべく大きなサイズのトランジスタを配置しなければならなかった。

しかし、第１の実施形態の場合、各ＨＶＳＷユニット５−０〜５−３１に放電用のトランジスタ５ｄ−１を配置して、負荷分散を図ったため、比較例に比べてＣＧドライバ２２内のトランジスタ２２ｄ−４のサイズを小さくすることが可能であるとともに、ＣＧ線、ＣＧＩ線を高速に放電することが可能である。

さらに、複数のメモリセルが接続されたワード線を充電するための電荷量が増大した場合においても、ワード線の充電開始から安定化するまでに要する時間、及び放電開始から安定化するまでに要する時間を短縮することができる。特に、不揮発性半導体記憶装置の大容量化に伴い、ワード線の負荷容量が増大した場合に有効で、たとえば読み出し時間の短縮が可能である。

さらに、図９乃至図１１に示す第１の実施形態の変形例によれば、ＣＧドライバユニット２２−０〜２２−３１は、第１のレジスタ２２ａを持たず、ＨＶＳＷユニット５−０〜５−３１は、第１のレジスタ５ａを持たず、制御データＣＧＤＡＴＡ＜３：０＞は、ＣＧドライバユニット２２−０〜２２−３１の第２のレジスタ２２ｂに直接設定され、制御データＵＡＤＡＴＡは、ＨＶＳＷユニット５−０〜５−３１の第２のレジスタ５ｂに直接設定される。このため、制御データＣＧＤＡＴＡ＜３：０＞、ＵＡＤＡＴＡを第２のレジスタ２２ｂ、５ｂに設定するための時間を短縮することができる。すなわち、高速動作に加えて、制御データの設定時間も短縮できるため、全体的な動作速度を高速化することが可能である。

（第２の実施形態）
図１３は、第２の実施形態に係り、ＣＧドライバ２２及びＨＶＳＷ５の動作を説明するための波形図を示している。

第２の実施形態は、不揮発性半導体記憶装置の読み出し動作のうち、キャッシュリードを想定している。キャッシュリードとは、データの出力中に次のデータを読み出す動作である。これにより、データを連続的に読み出すことが可能となる。

前述したように、ＣＧドライバ２２は、第１、第２のレジスタ２２ａ、２２ｂにより構成され、及びＨＶＳＷ５も第１、第２のレジスタ５ａ、５ｂにより構成されている。すなわち、ＣＧドライバ２２及びＨＶＳＷ５は、第１、第２のレジスタが所謂ダブルバッファを構成している。このため、第２のレジスタ２２ｂ、５ｂに保持された制御データを用いてリード動作を行っているとき、第１のレジスタ２２ａ、５ａに、次のリード動作のための制御データを受けることができるため、キャッシュリードを実行することが可能である。

後述するように、外部より読み出し動作を指示するコマンドが供給され、不揮発性半導体記憶装置がそのコマンドを解釈して所定の読み出し動作に係る一連の動作中に、図１３に示す動作が行われるものとする。

図１３に示すように、時刻ｔ１において、初期化信号ＣＧ＿ＩＮＩＴｎ及びＵＡ＿ＩＮＩＴｎが例えば一旦ローレベルとされ、活性化される。このとき、ＣＧドライバ２２に配置された第１のレジスタ２２ａと第２のレジスタ２２ｂ、及びＨＶＳＷ５に配置された第１のレジスタ５ａと第２のレジスタ５ｂが初期化され、ＣＧ線とＣＧＩ線は放電電位ＶＳＳに設定される。

次に、時刻ｔ２において、ＣＧ線に所定の電位を供給するため、ＣＧドライバ２２に制御データＣＧＤＡＴＡ＜３：０＞が供給され、これと同期してクロック信号ＣＧＣＬＫが供給される。本実施形態において、ワード線ＷＬ１が読み出し用の選択ワード線に設定され、それ以外は非選択ワード線に設定される。このため、ワード線ＷＬ１に選択電位ＶＣＧＲＶが供給され、それ以外のワード線に非選択電位ＶＲＥＡＤが供給されることを期待して、制御データＣＧＤＡＴＡ＜３：０＞は、ＣＧ＜１＞に対して“２ｈ”が設定され、それ以外のＣＧ＜０＞＜２＞＜３＞には“８ｈ”が設定される。

また、ＣＧＩ線に所定の電位を与えるため、ＨＶＳＷ５に対して所定の制御データＵＡＤＡＴＡが供給され、これと同期してクロック信号ＵＡＣＬＫが供給される。本例において、全ＣＧＩ線はＣＧ線と同電位になる必要があるため、制御信号ＵＡＤＡＴＡは全てハイレベルのデータに制御される。

ＣＧドライバ２２内の第１のレジスタ２２ａ、及びＨＶＳＷ５内の第１のレジスタ５ａが、これらのデータを受け取った後、ＣＧドライバ２２内の第１のレジスタ２２ａから第２のレジスタ２２ｂにデータを転送するため、クロック信号ＣＧＥＮが活性化される。また、ＨＶＳＷ５内の第１のレジスタ５ａから第２のレジスタ５ｂにデータを転送するため、クロック信号ＵＡＥＮが活性化される。

本例では、時刻ｔ３において、信号ＣＧＥＮ、及びＵＡＥＮの立ち下がりエッジにて制御信号の転送動作が完了する。これとともに、時刻ｔ３より、各ＣＧドライバユニット２２−０〜２２−３１のＣＧ線ＣＧ＜０＞〜ＣＧ＜３＞は、制御データＣＧＤＡＴＡ＜３：０＞に基づいた電圧ＶＲＥＡＤ、ＶＣＧＲＶ、ＶＲＥＡＤ、ＶＲＥＡＤに設定される。

また、時刻ｔ３において、各ＨＶＳＷユニット５−０〜５−３１のＣＧＩ線ＣＧＩ＜０＞〜ＣＧＩ＜３＞は、制御データＣＧＤＡＴＡ＜３：０＞に基づいた電圧ＶＲＥＡＤ、ＶＣＧＲＶ、ＶＲＥＡＤ、ＶＲＥＡＤに設定される。

これとともに、時刻ｔ３において、信号ＲＤＥＣがハイレベルとされることにより、ロウデコーダ２が活性化され、データの読み出し動作が実行される。

尚、上記説明において、ＣＧドライバ２２とＨＶＳＷ５は、同時に動作するものとして説明したが、これらは必ずしも同時に動作させる必要はない。

上記読み出し動作の実行開始から時刻ｔ４の読み出し動作が完了するまでの間に、キャッシュリードを行うため、次のワード線の読み出しを行うための準備が実行される。すなわち、本例ではワード線ＷＬ２の読み出しを行うことが予め不揮発性半導体記憶装置の外部からの命令により指示されている。この指示に従って、制御データＣＧＤＡＴＡ＜３：０＞がＣＧドライバユニット２２−０〜２２−３１の第１のレジスタ２２ａに設定される。

より具体的には、制御データＣＧＤＡＴＡ＜３：０＞は、ＣＧ＜２＞に対して“２ｈ”が設定され、それ以外のＣＧ＜０＞、ＣＧ＜１＞、ＣＧ＜３＞に対して“８ｈ”が設定される。制御データＣＧＤＡＴＡ＜３：０＞の転送が完了した時点において、ＣＧドライバ２２内の第２のレジスタ２２ｂには、ワード線ＷＬ１の読み出しに必要な電位のデータが保持され、第１のレジスタ２２ａには、次の読み出しに備えたワード線ＷＬ２の読み出しに必要な電位のデータが保持され、第１のレジスタ２２ａから第２のレジスタ２２ｂへデータが転送されることを待っている状態となっている。

一方、時刻ｔ４において、読み出し動作が完了すると、キャッシュリード動作でない場合、ワード線は放電される。しかし、キャッシュリード動作の場合、ワード線ＷＬ１のリードと次に行うワード線ＷＬ２のリードで電位の変更がある箇所のみＣＧ線の電位が変更される。すなわち、クロック信号ＣＧＥＮが活性化され、ＣＧドライバユニット２２−０〜２２−３１の第１のレジスタ２２ａのデータが第２のレジスタ２２ｂに転送される。これにより、次の読み出し動作、つまりワード線ＷＬ２の読み出し動作が開始される。

具体的には、本例の場合、ＣＧ＜１＞が電圧ＶＣＧＲＶからＶＲＥＡＤに変化され、ＣＧ＜２＞が電圧ＶＲＥＡＤからＶＣＧＲＶに変化される。これに伴い、ＣＧＩ＜１＞が電圧ＶＣＧＲＶからＶＲＥＡＤに変化され、ＣＧＩ＜２＞が電圧ＶＲＥＡＤからＶＣＧＲＶに変化される。これにより、ワード線ＷＬ２の読み出し動作が開始される。

時刻ｔ５において、ワード線ＷＬ２の読み出しが終了し、次の読み出しが指示されていない場合、一連の読み出し動作を終了するため、初期化信号ＣＧ＿ＩＮＩＴｎ、ＵＡ＿ＩＮＩＴｎが活性化され、ＣＧ線、ＣＧＩ線の電荷が放電され読み出し動作が終了される。

上記第２の実施形態によれば、ＣＧドライバ２２は、第１のレジスタ２２ａ、及び第２のレジスタ２２ｂの少なくとも２つの異なるレジスタを有し、キャッシュリードの際、連続する２つの読み出し動作において、同じ電位のＣＧ線は、充電状態を維持したままに設定し、異なる電位のＣＧ線のみ電位を変更している。このため、読み出し非選択ワード線に対応するＣＧ線、ＣＧＩ線の電位を保持することができる。したがって、充電、放電、再充電するＣＧ線、ＣＧＩ線の数を最小限とすることができ、電荷を効率的に利用することにより、読み出し時の消費電流を削減することができる。しかも、ＣＧ線、ＣＧＩ線の充電、放電を高速化できるため、キャッシュリードを高速化することが可能である。

（第２の実施形態の変形例）
図１４は、第２の実施形態の変形例を示すものであり、ＣＧドライバ２２及びＨＶＳＷ５の波形図を示している。

本変形例は、ワード線ＷＬ１の読み出し、及びワード線ＷＬ２の読み出しを連続して行うキャッシュリード時、所謂ディスターブ等を考慮してＣＧＩ線の一部、若しくは全部の電荷を一旦放電してから再充電する場合を想定している。

図１４は、ＣＧＩ線の一部、具体的にはワード線ＷＬ１とワード線ＷＬ２のみ放電し、それ以外はＣＧ線のレベルを維持したままワード線ＷＬ１の読み出しからワード線ＷＬ２の読み出しを行うものである。

図１４において、時刻ｔ１及び時刻ｔ２における動作は、図１３と同様である。

時刻ｔ３以降は、ワード線ＷＬ１の読み出しのため、ＣＧ線及びＣＧＩ線が所定電位ＶＣＧＲＶとＶＲＥＡＤに設定される。キャッシュリード動作であるため、次に別のワード線ＷＬ２の読み出しを行うことが予め不揮発性半導体記憶装置の外部から命令により指示されている。このため、次のリード動作に備えるための動作が実行される。

具体的には、ワード線ＷＬ２の読み出しに備えて、ＣＧドライバ２２の電位を決める制御データＣＧＤＡＴＡ＜３：０＞がクロック信号ＣＧＣＬＫによりＣＧドライバ２２に供給される。より具体的には、制御データＣＧＤＡＴＡ＜３：０＞は、ＣＧ＜２＞に対して“２ｈ”を設定し、それ以外のＣＧ＜０＞＜１＞＜３＞には“８ｈ”を供給する。制御データの転送が終了した時点で、ＣＧドライバ２２内の第２のレジスタ２２ｂには、ワード線ＷＬ１の読み出しに必要な電位データが保持され、トランジスタ２２ｄ−０〜２２ｄ−４を制御しており、第１のレジスタ２２ａには、次の読み出しに備えたワード線ＷＬ２の読み出しに必要な電位データが保持され、第１のレジスタ２２ａから第２のレジスタ２２ｂへデータが転送されることを待っている状態となっている。

また、これと同時に、ＨＶＳＷ５は、一旦、ワード線ＷＬ１に対して、読み出し選択電位ＶＣＧＲＶから放電電位を設定し、ワード線ＷＬ２に対して、読み出し非選択電位ＶＲＥＡＤから放電電位を設定するため、ＨＶＳＷ５に制御データＵＡＤＡＴＡを設定する。

具体的には、制御データＵＡＤＡＴＡのＣＧＩ＜１＞、ＣＧＩ＜２＞の箇所がローレベルに設定され、それ以外の箇所は、ハイレベルに設定される。この制御データＵＡＤＡＴＡがクロック信号ＵＡＣＬＫに従って、ＨＶＳＷ５の第１のバッファ５ａに保持され、第１のレジスタ５ａから第２のレジスタ５ｂへ転送されることを待っている状態となっている。

この後、時刻ｔ４において、ＣＧドライバ２２の電位を変更するために、クロック信号ＣＧＥＮが活性化され、さらに、ＨＶＳＷ５において、ＣＧＩ線の一部を放電するため、クロック信号ＵＡＥＮが活性化される。

ＣＧＩ線が放電されると、次の読み出し動作に備えてＨＶＳＷ５の制御データＵＡＤＡＴＡを供給するため、クロック信号ＵＡＣＬＫが供給される。

時刻ｔ５において、クロックＵＡＥＮが活性化されることにより、ＣＧＩ線の一部ＣＧＩ＜１＞、ＣＧＩ＜２＞が放電された状態からワード線ＷＬ２の読み出しに必要な電位ＶＣＧＲＶがＣＧＩ＜２＞に供給され、ＶＲＥＡＤがＣＧＩ＜１＞が供給される。

上記第２の実施形態の変形例によれば、ＨＶＳＷ５が第１のレジスタ５ａと第２のレジスタ５ｂを有しているため、ＣＧ線とＣＧＩ線で異なる電位状態を設定することができ、さらに、ＣＧＩ線を個別に放電することができる。したがって、キャッシュリード動作において、ＣＧ線やＣＧＩ線、ワード線を必要に応じて、充放電することができるため、全ワード線と全ＣＧ線やＣＧＩ線を全て放電し、その後充電していた場合に比べて、読み出し時の電荷効率、すなわち消費電流を削減することができ、高速な動作が可能である。

つまり、時刻ｔ４において、ＣＧ線ＣＧ＜１＞とＣＧ＜２＞の電位を変更するとき、対応するＨＶＳＷ５は放電電位に設定されているが、ＣＧ線ＣＧ＜０＞とＣＧ＜３＞の電位は保持されているため、昇圧回路からみた負荷は少なくなっている。このため、電位変更時に発生する消費電流ピークを抑制できる。

（第３の実施形態）
上記第２の実施形態、及び第２の実施形態の変形例は、キャッシュリード動作について説明した。第３の実施形態は、キャッシュリード動作におけるコマンドシーケンスについて説明する。

図１５は、第３の実施形態に係る三次元積層不揮発性半導体記憶装置を概略的に示すものであり、図１と同一部分には、同一符号を付している。

図１５において、図１と異なるのは、ステートマシン１７から信号ＣＡＣＨＥＯＫが出力され、これがコマンドデコーダ１３に供給される点、及びコマンドデコーダ１３からステートマシン１７に、信号ＣＭＤ＿２ｎｄＲＥＡＤが供給される点である。信号ＣＡＣＨＥＯＫは、後述するように、第２のリードアドレスを受けることができる期間を示す信号であり、信号ＣＭＤ＿２ｎｄＲＥＡＤは、第２のリードアドレスに対応する第２のリードコマンド（２回目のリードコマンド）を受けたことを示す信号である。

図１６Ａ乃至図１６Ｃは、図１５に示す不揮発性半導体記憶装置のキャッシュリード動作のコマンドシーケンスを示すものであり、外部から供給されるコマンドに従って異なる３ページに対してキャッシュリード動作を実行する例を示している。ここで、図中、Internal Taskは、不揮発性半導体記憶装置のステートマシン１７のタスク状態を示したものであり、たとえば第１ページリードとは、ステートマシン１７が第１ページのリードを行っており、ＣＧ線等の電位も第１ページリードの電位に設定されていることを示している。

図１６Ａに示すように、先ず、信号ＲＢｘ（レディー／ビジー）がレディー状態（ハイレベル）である場合において、コマンド（ｃｍｄ１）とともに、第１のリードアドレス（Ａｄ１〜Ａｄ５）が供給される。尚、信号ＲＢｘは、図示せぬが、不揮発性半導体記憶装置に設けられた出力信号ピンであり、たとえばステートマシン１７がその信号状態を決定する。

時刻ｔ１において、コマンド（ｃｍｄ２）で不揮発性半導体記憶装置の読み出し動作を開始する（時刻ｔ１）。このとき、不揮発性半導体記憶装置は、信号ＲＢｘをビジー状態（ローレベル）に設定し、外部に通知する。

不揮発性半導体記憶装置のステートマシン１７は、リード動作を制御する。このとき、ステートマシン１７は信号ＣＡＣＨＥＯＫを活性化（ハイレベル）し、第２のリードアドレスを受け付けることが可能な状態にあることを示す。この信号ＣＡＣＨＥＯＫは、コマンドデコーダ１３に供給される。

図１６Ａに示すように、第１ページリードの期間中で、且つ信号ＣＡＣＨＥＯＫが活性化されている期間中にコマンド（ｃｍｄ３）とともに、第２のリードアドレスが外部から供給される。

時刻ｔ２において、コマンド（ｃｍｄ４）にてリード動作の実行が指示されると、コマンドデコーダ１３の出力信号ＣＭＤ＿２ｎｄＲＥＡＤが活性化（ハイレベル）される。第２のリードアドレスによる読み出しは、時刻ｔ３において、信号ＣＡＣＨＥＯＫが非活性（ローレベル）となるまで少なくとも１回受け付けられるように構成される。

時刻ｔ３は、第１ページリード中で、且つ第２の実施形態の時刻ｔ４（２回目のリード動作）より前の時刻に設定されると、第１ページリードと第２ページリードを第２の実施形態のように、電荷を再利用しながら連続して読み出し動作を実行できるため好ましい。

図１６Ｂに示す時刻ｔ４において、第１ページリードが完了すると、信号ＲＢｘがハイレベルに設定され、ＩＯｘ＜７：０＞にデータを出力可能となったことが示される。次いで、信号ＲＥｎｘのトグルにより、第１のリードアドレスに従って読み出されたデータが外部に出力される。

一方、時刻ｔ４において、不揮発性半導体記憶装置は、データの出力と同時にステートマシン１７により、先に入力した第２のリードアドレスに従って第２ページリードが開始される。

さらに、第３のリードアドレスを受け取り可能な状態となっているため、ステートマシン１７は、信号ＣＡＣＨＥＯＫを再度活性化する。また、第２ページリード動作を開始したため、コマンドデコーダ１３は、信号ＣＡＣＨＥＯＫに従って信号ＣＭＤ＿２ｎｄＲＥＡＤを非活性化する。

この後、時刻ｔ５において、コマンド（ｃｍｄ３）とともに、第３のリードアドレスを受け、時刻ｔ６において、コマンド（ｃｍｄ４）によりリード動作の実行が指示されると、時刻ｔ２と同様に、コマンドデコーダ１３は、信号ＣＭＤ＿２ｎｄＲＥＡＤを活性化する。これに伴い、ステートマシン１７は、信号ＣＡＣＨＥＯＫを非活性化する。

時刻ｔ７において、第２ページリードが完了すると、時刻ｔ４と同様に、信号ＲＢｘがハイレベルに設定され、ＩＯｘ＜７：０＞に読み出されたデータが出力可能であることが示され、第２のデータが信号ＲＥｎｘのトグルにより、外部に出力される。

これと同時に、ステートマシン１７は、第３のリードアドレスに従って第３ページのリード動作を開始する。

さらに、ステートマシン１７は、第４のリードアドレスを受け取れる状態となっているため、信号ＣＡＣＨＥＯＫを活性化し、コマンドデコーダ１３は、第３ページのリード動作が開始されているため、信号ＣＡＣＨＥＯＫの活性化を受けると、信号ＣＭＤ＿２ｎｄＲＥＡＤを非活性化する。

図１６Ｃに示す時刻ｔ８において、第４のリードアドレスを受け取るか、若しくはキャッシュリード動作を終えるための終了コマンド（ｃｍｄ５）を受ける。コマンド（ｃｍｄ５）は、第２、第３のリードアドレスを供給するタイミングでも入力することができる。コマンド（ｃｍｄ５）を受けたとき、コマンドデコーダ１５は、信号ＣＭＤ＿２ｎｄＲＥＡＤは非活性のままに保持する。一方、ステートマシン１７は、信号ＣＡＣＨＥＯＫを非活性化する。

時刻ｔ９において、第３ページリードが完了すると、信号ＲＢｘがハイレベルに設定され、信号ＲＥｎｘのトグルにより、第３ページリードにより読み出された第３のデータがＩＯｘ＜７：０＞を介して外部に読み出される。一方、信号ＣＭＤ＿２ｎｄＲＥＡＤが非活性状態、信号ＣＡＣＨＥＯＫが非活性状態であるため、次のリード動作を行うことなく、ステートマシン１７は静止状態（レディー状態）となる。

上記第３の実施形態によれば、ステートマシン１７は、次のコマンドの入力が可能であるかどうかを示す信号ＣＡＣＨＥＯＫを出力し、コマンドデコーダ１３は、２回目のリードコマンドを受けると信号ＣＭＤ＿２ｎｄＲＥＡＤを出力している。信号ＣＭＤ＿２ｎｄＲＥＡＤがハイレベルであり、連続した読み出しが可能である場合、例えば図１３に示す時刻ｔ３〜ｔ４のように、ＣＧ線、ＣＧＩ線は、必要な部分のみが充放電される。また、信号ＣＭＤ＿２ｎｄＲＥＡＤがローレベルである場合、連続した読み出しが行われないため、時刻ｔ４以降において、全ＣＧ線、ＣＧＩ線の電荷が放電されるなど、適切な電位設定がなされる。したがって、信号ＣＡＣＨＥＯＫ、及び信号ＣＭＤ＿２ｎｄＲＥＡＤに基づき、キャッシュリード動作を確実、且つ効率良く制御することが可能である。

（第３の実施形態の変形例）
図１７は、第３の実施形態の変形例を示している。

図１６Ａに示す第３の実施形態では、第１のリードアドレスを受け、第１ページのリード動作を開始後、第２のリードアドレスを受けていた。しかし、予め連続読み出し動作を実行することが確定している場合は、第１のリードアドレス、及び第２のリードアドレスを受けてから、第１ページのリード動作を開始することも可能である。

すなわち、第３の実施形態は、図１７に示すように、第１のリードアドレスを受け、リード動作の実行指示（ｃｍｄ２）を受けた時点（時刻ｔ１）において、ステートマシン１７が信号ＣＡＣＨＥＯＫを活性化する。しかし、信号ＲＢｘ、及びステートマシン１７は、レディー状態のままである。この状態において、コマンド（ｃｍｄ３）とともに第２のリードアドレスを受ける。

この後、時刻ｔ２において、リード動作の実行を指示するコマンド（ｃｍｄ４）を受けると、コマンドデコーダ１３は、信号ＣＭＤ＿２ｎｄＲＥＡＤを活性化し、ステートマシン１７は、第１ページのリード動作を開始する。以下の動作は、図１６Ａ、１６Ｂ、１６Ｃと同様である。

上記第３の実施形態の変形例によれば、予め連続読み出しが実行されることが確定している場合、第１、第２のリードアドレスを連続して供給した後、読み出し動作を開始することが可能であり、第３の実施形態と同様の効果を得ることが可能である。

（第４の実施形態）
上記第３の実施形態は、図１６Ａに示すように、第１のリードアドレスを受けた後、第２のリードアドレスを、時刻ｔ１から時刻ｔ３の間で受けることを説明した。この時刻ｔ１は、不揮発性半導体記憶装置の外部に接続された図示せぬコントローラがコマンド（ｃｍｄ２）を発行する時間であるため、そのタイミングは明確である。しかし、時刻ｔ３は、不揮発性半導体記憶装置内部のステートマシン１７が定めたタイミングであるため、コントローラは、そのタイミングを知ることができない。したがって、コントローラは第２のリードアドレスが不揮発性半導体記憶装置に受け付けが可能であるかどうかを判別することができないため、利便性の点で好ましくない。

そこで、第４の実施形態は、コントローラに第２のリードアドレスが受け付け可能であるかどうかを通知可能とする。

図１８は、第４の実施形態に係る不揮発性半導体記憶装置の一例を示している。ステートマシン１７は、図１６Ａの時刻ｔ１からｔ３に関連する期間を示す信号、具体的には第２のリードアドレスを受け付け可能であることを示す信号ＣＯＫ＿ＳＴ出力する。この信号ＣＯＫ＿ＳＴは、分配器２４の出力信号とともに、セレクタ２５の入力端に供給される。セレクタ２５の出力端は、出力バッファ１６に接続されている。

また、コマンドデコーダ１３は、図示せぬ外部のコントローラから問い合わせコマンドが発行された場合、活性化される信号ＣＭＤ＿ＱＵＥＲＹを出力する。この信号ＣＭＤ＿ＱＵＥＲＹは、セレクタ２５に選択制御信号として供給される。セレクタ２５は、この信号ＣＭＤ＿ＱＵＥＲＹが活性化されたとき、ステートマシン１７の出力信号ＣＯＫ＿ＳＴを選択し、信号ＣＭＤ＿ＱＵＥＲＹが非活性である場合、分配器２４の出力信号を選択する。

ここで、ステートマシン１７の出力信号ＣＡＣＨＥＯＫが、時刻ｔ１から時刻ｔ３の期間において活性化されているとする。また、ステートマシン１７の出力信号ＣＯＫ＿ＳＴは、時刻ｔ１から、時刻ｔ３よりも有限時間時刻ｔ１に近い期間において活性化されているように設定される。この期間は、図示せぬコントローラが問い合わせコマンドを発行した後、不揮発性半導体記憶装置が第２のリードアドレスを受付可能であることを通知し、コントローラが第２のリードアドレスを発行して実行コマンド（ｃｍｄ４）を発行するまでの時間を考慮して決められる。

上記第４の実施形態によれば、ステートマシン１７は、第２のリードアドレスが不揮発性半導体記憶装置に受け付け可能であるかどうかを通知する信号ＣＯＫ＿ＳＴを出力し、コマンドデコーダ１３は、外部のコントローラから問い合わせコマンドが発行された場合、信号ＣＭＤ＿ＱＵＥＲＹを活性化し、セレクタ２５は、信号ＣＭＤ＿ＱＵＥＲＹが活性化された場合、出力データに代えて、ステートマシン１７の出力信号ＣＯＫ＿ＳＴを選択し、出力バッファ１６、第２のバッファ１２を介してコントローラに送っている。このため、コントローラは、不揮発性半導体記憶装置から供給される信号ＣＯＫ＿ＳＴにより、第２のリードアドレスが受け付け可能であるかどうかを知ることができる。

（第５の実施形態）
第５の実施形態は、キャッシュリード動作は使用しないが、連続的にリード動作を行う場合において、電荷の利用効率を向上でき、消費電流の削減を図るものである。

図１９は、第５の実施形態に係る不揮発性半導体記憶装置の一例を示している。

図１９において、コマンドデコーダ１３は、読み出し動作が連続することを指示するコマンドが発行されると、信号ＣＭＤ＿ＦＡＳＴを出力する。この信号ＣＭＤ＿ＦＡＳＴは、コントロールレジスタ１８とコントロールレジスタ１９に供給される。

図２０は、第５の実施形態の動作を示す波形図である。

図２０に示すように、時刻ｔ１に先立って、外部のコントローラより、読み出し動作が連続することを指示するコマンドが予め発行されている。これに伴い、コマンドデコーダ１３から出力される信号ＣＭＤ＿ＦＡＳＴが活性状態に設定されている。

時刻ｔ１から時刻ｔ４の直前までの動作は、図１２に示す動作と同様である。

時刻ｔ４において、読み出し動作が完了すると、第１の実施形態ではＣＧドライバ２２を初期化するために初期化信号ＣＧ＿ＩＮＩＴｎが活性化、すなわちローレベルとされたが、ここでは非活性、すなわち、ハイレベルの状態のままである。

一方、時刻ｔ４において、ＨＶＳＷ５は、初期化信号ＵＡ＿ＩＮＩＴｎが活性化され、ＣＧＩ線が全て放電される。

このとき、読み出し動作が全て終了しても、ＣＧ線は直前のバイアス電位、具体的にはＣＧ＜０＞、ＣＧ＜２＞、ＣＧ＜３＞は、読み出し非選択電位ＶＲＥＡＤに保持され、ＣＧ＜１＞は、読み出し選択電位ＶＣＧＲＶに保持されている。

ここで、前述したように、信号ＣＭＤ＿ＦＡＳＴにより、連続読み出し動作が指示されているため、ある時刻経過後に、次の読み出しコマンドが発行され、読み出し動作が行われることを前提としている。このため、読み出し非選択電位ＶＲＥＡＤを充電したままとすることにより、次の読み出し動作時に、放電電位から読み出し非選択電位ＶＲＥＡＤへ再充電にかかる電荷量、すなわち、消費電流を削減することができる。

尚、読み出し非選択電位ＶＲＥＡＤを生成するチャージポンプ回路２１、電圧レギュレータ２０は、その出力電圧レベルを維持できるように構成される。

一方、時刻ｔｎにおいて、信号ＣＭＤ＿ＦＡＳＴが非活性状態とされると、連続読み出しが行われないと判断され、充電状態で保持していたＣＧ線などは放電電位に設定される。

図２１は、第５の実施形態のコマンドインターフェースと、不揮発性半導体記憶装置の内部動作を示している。

第１のリードコマンドに先だって、連続読み出しを指示するコマンドＦＡが発行される。このコマンドＦＡは、コマンドデコーダ１３により保持され、コマンドデコーダ１３は、信号ＣＭＤ＿ＦＡＳＴを活性化する。

第１のリードコマンド（ｃｍｄ１、ｃｍｄ２）が発行されると、第１のリード動作が実行される。第１のリード動作は、最初の読み出しであるため、放電電位であったＣＧ線を所定電位に充電するために必要なセットアップ時間（ｔｓｅｔｕｐ１）が経過した後、読み出し動作が開始される。読み出し動作が完了した後、ポストプロセスにより、ＣＧＩ線が放電される。このとき、ＣＧ線は充電状態に保持される。

次に、第２のリードコマンド（ｃｍｄ１、ｃｍｄ２）が発行されると、第２のリード動作が実行される。このとき、ＣＧ線は充電状態に保持されているため、第１のリード動作時に必要であったセットアップ時間（ｔｓｅｔｕｐ１）よりも短い時間（ｔｓｅｔｕｐ２）で、読み出し動作に移行することができる。これにより、第２のリードコマンド（ｃｍｄ２）を受けてから信号ＲＢｘがローレベルとなり、読み出しを完了する時点、つまり信号ＲＢｘがハイレベルになるまでのビジー期間ｔＢＵＳＹ２は、第１のリード動作に要するビジー期間ｔＢＵＳＹ１に比べて短くなる（ｔＢＵＳＹ１ ＞ ｔＢＵＳＹ２）。結果として、二回目以降の読み出しにかかる時間を短縮することが可能である。

上記第５の実施形態によれば、コマンドデコーダ１３は、連続読み出しを指示するコマンドＦＡが発行されると、信号ＣＭＤ＿ＦＡＳＴを活性化し、コントロールレジスタ１８は、信号ＣＭＤ＿ＦＡＳＴに従って、読み出し動作が完了した後、初期化信号ＣＧ＿ＩＮＩＴｎを非活性状態に保持し、ＣＧ線の電位を保持させている。このため、次の読み出し動作において、充電時間を短縮することが可能であり、消費電流を削減することが可能である。

その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

（付記）
（１）
複数のメモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイに接続されたロウデコーダと、
複数の電位を生成する電位生成回路と、
前記電位生成回路に接続され、第１の制御信号に従って前記電位生成回路の出力電位のうちの１つを選択して第１の信号線に供給する複数の第１の電位選択回路と、
前記複数の第１の電位選択回路の前記第１の信号線に接続され、第２の制御信号に従って、前記第１の信号線の電位を前記ロウデコーダに接続された第２の信号線に供給する第２の電位選択回路と、
前記第１の電位選択回路に設けられ、前記第１の信号線に接続された第１の放電回路と、
前記第２の電位選択回路に設けられ、前記第２の信号線に接続された第２の放電回路と
を具備することを特徴とする不揮発性半導体記憶装置。

（２）
前記第１及び第２の電位選択回路は、シリコン基板上に設けられ、前記シリコン基板上をＸＹ平面として、ＸＹ平面内に前記複数のメモリセルは配置されず、ＸＹ平面に垂直なＺ軸方向に前記複数のメモリセルが配置されることを特徴とする（１）記載の不揮発性半導体記憶装置。

（３）
前記複数の第１の電位選択回路のそれぞれは、前記第１の制御信号を受ける第１のレジスタと、前記第１のレジスタに接続された第２のレジスタを具備し、
前記複数の第２の電位選択回路のそれぞれは、前記第２の制御信号を受ける第３のレジスタと、前記第３のレジスタに接続された第４のレジスタを具備することを特徴とする（２）記載の不揮発性半導体記憶装置。

（４）
第１の読み出し動作と第２の読み出し動作が連続して行われる場合において、前記第１、第２の電位選択回路は、前記第１の読み出し動作と第２の読み出し動作において、前記第１の信号線と第２の信号線の電位が同じである場合、その電位を保持し、前記第１の信号線と第２の信号線の電位が異なる場合、前記第１の信号線と第２の信号線の電位を変更することを特徴とする（３）記載の不揮発性半導体記憶装置。

（５）
第１の読み出し動作と第２の読み出し動作が連続して行われる場合において、前記第１、第２の電位選択回路は、前記第１の読み出し動作と第２の読み出し動作において、前記第１の信号線と第２の信号線の電位が異なる場合、前記第２の電位選択回路は、前記第２の放電回路により前記第２の信号線の電荷を放電させ、別の電位を設定することを特徴とする（３）記載の不揮発性半導体記憶装置。

（６）
前記第２の電位選択回路が選択する電位は、第１の読み出し命令に続いて入力される第２の読み出し命令により変更されることを特徴とする（５）記載の不揮発性半導体記憶装置。

（７）
前記第２の読み出し命令は、不揮発性半導体記憶装置の指定する期間にのみ受けとることができ、前記指定する期間を通知する手段を有することを特徴とする（６）の不揮発性半導体記憶装置。

（８）
前記第１の電位選択回路の選択状態は、読み出し命令に先だって入力される連続読み出しを示す第１のコマンドの有無によって変更できることを特徴とする（１）記載の不揮発性半導体記憶装置。

（９）
前記第１のコマンドが発行されている期間中の２回目以降の読み出し時間は、前記第１のコマンドが発行された直後の１回目の読み出し時間よりも短いことを特徴とする（８）記載の不揮発性半導体記憶装置。

１…メモリセルアレイ、２…ロウデコーダ、５…ＨＶＳＷ、１３…コマンドデコーダ、１６…出力バッファ、１７…ステートマシン、１８、１９…コントロールレジスタ、２１…ポンプ回路、２２…ＣＧドライバ、２５…セレクタ。

Claims (5)

1. 複数のメモリセルが配列されたメモリセルアレイと、
   前記メモリセルアレイに接続されたロウデコーダと、
   複数の電位を生成する電位生成回路と、
   前記電位生成回路に接続され、第１の制御信号に従って前記電位生成回路の出力電位のうちの１つを選択して第１の信号線に供給する複数の第１の電位選択回路と、
   前記複数の第１の電位選択回路の前記第１の信号線に接続され、第２の制御信号に従って、前記第１の信号線の電位を前記ロウデコーダに接続された第２の信号線に供給する第２の電位選択回路と、
   前記第１の電位選択回路に設けられ、前記第１の信号線に接続された第１の放電回路と、
   前記第２の電位選択回路に設けられ、前記第２の信号線に接続された第２の放電回路と
   を具備することを特徴とする不揮発性半導体記憶装置。
2. 前記第１及び第２の電位選択回路は、シリコン基板上に設けられ、前記シリコン基板上をＸＹ平面として、ＸＹ平面内に前記複数のメモリセルは配置されず、ＸＹ平面に垂直なＺ軸方向に前記複数のメモリセルが配置されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 第１の読み出し動作と第２の読み出し動作が連続して行われる場合において、前記第１、第２の電位選択回路は、前記第１の読み出し動作と第２の読み出し動作において、前記第１の信号線と第２の信号線の電位が同じである場合、その電位を保持し、前記第１の信号線と第２の信号線の電位が異なる場合、前記第１の信号線と第２の信号線の電位を変更することを特徴とする請求項１記載の不揮発性半導体記憶装置。
4. 前記第１の電位選択回路の選択状態は、読み出し命令に先だって入力される連続読み出しを示す第１のコマンドの有無によって変更できることを特徴とする請求項３記載の不揮発性半導体記憶装置。
5. 前記第１のコマンドが発行されている期間中の２回目以降の読み出し時間は、前記第１のコマンドが発行された直後の１回目の読み出し時間よりも短いことを特徴とする請求項４記載の不揮発性半導体記憶装置。

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