JP2022089065A - 半導体記憶装置 - Google Patents

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Abstract

【課題】半導体記憶装置の消費電力を低減すること。【解決手段】半導体記憶装置は、半導体のピラー、複数の第１メモリセルが直列に接続された第１ストリング、第１ワード線、複数の第２メモリセルが直列に接続された第２ストリング、及び第２ワード線を有し、第１チャネル及び前記第２メモリセルはチャネルを共有する。前記第１ストリングにおけるｋ番目の前記第１メモリセルのデータを読み出す場合、読み出し動作の初期動作において、ｋ番目の前記第１メモリセルに接続された前記第１ワード線に供給される電圧が第１電圧に達した後に、前記第２ストリングにおけるｋ番目の前記第２メモリセル以外の少なくとも一部の前記第２メモリセルに接続された前記第２ワード線に供給される電圧が前記第１電圧に達する。【選択図】図１４

Description

本開示の実施形態は半導体記憶装置に関する。
半導体記憶装置としてのＮＡＮＤ型フラッシュメモリと、当該ＮＡＮＤ型フラッシュメモリを制御するコントローラと、を備えるメモリシステムが知られている。
特開２０１７－１６８１６３号公報 特開２０１８－１６４０７０号公報
半導体記憶装置の消費電力を低減すること。
一実施形態に係る半導体記憶装置は、半導体のピラーと、前記ピラーの第１側に設けられ、複数の第１メモリセルが直列に接続された第１ストリングと、前記複数の第１メモリセルの各々に接続された第１ワード線と、前記ピラーに対して前記第１側とは反対側の第２側に設けられ、複数の第２メモリセルが直列に接続された第２ストリングと、前記複数の第２メモリセルの各々に接続された第２ワード線と、を有する。対向する前記第１メモリセル及び前記第２メモリセルにおいて、前記第１メモリセルで形成される第１チャネル及び前記第２メモリセルで形成される第２チャネルは、前記ピラーの一部を共有する。前記第１ストリングにおけるｋ番目の前記第１メモリセルのデータを読み出す場合、読み出し動作の初期動作において、ｋ番目の前記第１メモリセルに接続された前記第１ワード線に供給される電圧が第１電圧に達した後に、ｋ番目の前記第１メモリセルと対向する前記第２ストリングにおけるｋ番目の前記第２メモリセル以外の少なくとも一部の前記第２メモリセルに接続された前記第２ワード線に供給される電圧が前記第１電圧に達する。
一実施形態に係るメモリシステムの電源系統を説明するためのブロック図である。 一実施形態に係るメモリシステムの信号系統の構成を説明するためのブロック図である。 一実施形態に係る半導体記憶装置の構成を説明するためのブロック図である。 一実施形態に係る半導体記憶装置のメモリセルアレイの回路構成を示す図である。 一実施形態に係る半導体記憶装置のセレクトゲート線、ビット線、及びメモリピラーのレイアウトを示す図である。 一実施形態に係る半導体記憶装置のワード線及びメモリピラーのレイアウトを示す図である。 図５及び図６に示す半導体記憶装置のＡ－Ａ’断面図である。 図５及び図６に示す半導体記憶装置のＢ－Ｂ’断面図である。 図７に示すメモリセルのＣ－Ｃ’断面図である。 図９に示すメモリセルのＤ－Ｄ’断面図である。 図９に示すメモリセルの変形例である。 図１１に示すメモリセルのＥ－Ｅ’断面図である。 一実施形態に係る半導体記憶装置において隣接するストリングの等価回路を示す図である。 一実施形態に係る半導体記憶装置の動作を示すタイミングチャートである。 一実施形態に係る半導体記憶装置のセンスアンプの回路構成の一例である。 一実施形態に係る半導体記憶装置の昇圧駆動回路の回路構成の一例を示す回路図である。 一実施形態に係る半導体記憶装置の昇圧回路の回路構成の一例を示す回路図である。 一実施形態に係る半導体記憶装置の動作を示すタイミングチャートである。 一実施形態に係る半導体記憶装置の昇圧駆動回路の回路構成の一例を示す回路図である。 一実施形態に係る半導体記憶装置の昇圧駆動回路の回路構成の一例を示す回路図である。 従来の半導体記憶装置の動作を示すタイミングチャートである。
以下、本実施形態にかかる不揮発性半導体記憶装置を図面を参照して具体的に説明する。以下の説明において、略同一の機能及び構成を有する要素について、同一符号が付されており、必要な場合にのみ重複して説明する。以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示する。実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定されない。実施形態の技術的思想は、特許請求の範囲に対して、種々の変更を加えたものであってもよい。
以下の説明では、信号Ｘ＜ｎ：０＞（ｎは自然数）とは、（ｎ＋１）ビットの信号であり、各々が１ビットの信号である信号Ｘ＜０＞、Ｘ＜１＞、・・・、及びＸ＜ｎ＞の集合を意味する。構成要素Ｙ＜ｎ：０＞とは、信号Ｘ＜ｎ：０＞の入力又は出力に１対１に対応する構成要素Ｙ＜０＞、Ｙ＜１＞、・・・、及びＹ＜ｎ＞の集合を意味する。
以下の説明では、信号ＢＺは、信号Ｚの反転信号であることを示す。あるいは、信号Ｚが制御信号である場合、信号Ｚが正論理であり、信号ＢＺが負論理である。すなわち、信号Ｚの“Ｈ”レベルがアサートに対応し、信号Ｚの“Ｌ”レベルがネゲートに対応する。信号ＢＺの“Ｌ”レベルがアサートに対応し、信号Ｚの“Ｈ”レベルがネゲートに対応する。
以下の説明において、Ａ／Ｂという表記はＡ又はＢを意味する。例えば、Ｘは、Ａ／Ｂ、Ｃ／Ｄ、及びＥを有する、という場合、ＸがＡ、Ｃ、及びＥを有する場合とＸがＢ、Ｄ、及びＥを有する場合とを含む。
＜第１実施形態＞
図１～図１５を用いて、第１実施形態に係るメモリシステムについて説明する。第１実施形態に係るメモリシステムは、例えば、半導体記憶装置としてのＮＡＮＤ型フラッシュメモリと、当該ＮＡＮＤ型フラッシュメモリを制御するメモリコントローラと、を含む。
［メモリシステムの全体構成］
第１実施形態に係るメモリシステムの全体構成について、図１及び図２を用いて説明する。メモリシステム１は、例えば、外部の図示しないホスト機器と通信する。メモリシステム１は、ホスト機器から受信したデータを保持し、半導体記憶装置５～８から読み出されたデータをホスト機器に送信する。
図１は、第１実施形態に係るメモリシステムの電源系統を説明するためのブロック図である。図１に示すように、メモリシステム１はメモリコントローラ（memory controller）２、ＮＡＮＤパッケージ（NAND package）３、パワーマネージャ（power manager）４、及び基準抵抗９を備えている。ＮＡＮＤパッケージ３は、例えば、複数の半導体記憶装置（semiconductor storage device）５～８を含む。図１の例では、ＮＡＮＤパッケージ３内に４つのチップが含まれる場合が示されている。以下の説明では、半導体記憶装置５～８はそれぞれ、チップＡ～Ｄと読替えてもよい。
パワーマネージャ４は、メモリコントローラ２及びＮＡＮＤパッケージ３に供給される電圧を管理するためのＩＣ（Integrated circuit）である。パワーマネージャ４は、例えば、メモリコントローラ２及びＮＡＮＤパッケージ３に電圧ＶＣＣＱを供給する。電圧ＶＣＣＱは、メモリコントローラ２とＮＡＮＤパッケージ３との間の入出力信号に用いられる電圧の基準電圧として用いられる。パワーマネージャ４は、例えば、ＮＡＮＤパッケージ３に電圧ＶＣＣを供給する。電圧ＶＣＣは、ＮＡＮＤパッケージ３内で用いられるその他の電圧の基準電圧として用いられる。
ＮＡＮＤパッケージ３は、基準抵抗９を介して電圧ＶＳＳと接続される。基準抵抗９は、例えば、ＮＡＮＤパッケージ３内の半導体記憶装置５～８の各々の出力インピーダンスを補正するために用いられる。電圧ＶＳＳは、接地電圧であり、例えば、メモリシステム１内のグラウンド（０Ｖ）として定義される。
図２は、一実施形態に係るメモリシステムの信号系統の構成を説明するためのブロック図である。図２に示すように、メモリコントローラ２は半導体記憶装置５～８を制御する。具体的には、メモリコントローラ２は、半導体記憶装置５～８にデータを書込み、半導体記憶装置５～８からデータを読出す。メモリコントローラ２は、ＮＡＮＤバスによって半導体記憶装置５～８に接続される。
半導体記憶装置５～８の各々は、複数のメモリセルを備え、データを不揮発に記憶する。半導体記憶装置５～８の各々は、例えば、個別のチップイネーブル信号が供給されることで、又は、個別のチップアドレスが予め割当てられることで、一意に識別可能な半導体チップである。従って、半導体記憶装置５～８の各々は、メモリコントローラ２の指示によって独立に動作可能である。
半導体記憶装置５～８の各々と接続されたＮＡＮＤバスにおいて、同種の信号が送受信される。ＮＡＮＤバスは、複数の信号線を含み、ＮＡＮＤインタフェースに従った信号の送受信を行う。ＢＣＥはチップイネーブル信号であり、負論理で動作する。ＢＲＢはレディビジー信号であり、負論理で動作する。ＣＬＥはコマンドラッチイネーブル信号であり、正論理で動作する。ＡＬＥはアドレスラッチイネーブル信号であり、正論理で動作する。ＢＷＥはライトイネーブル信号であり、負論理で動作する。ＲＥ及びＢＲＥはリードイネーブル信号及びその反転信号である。ＲＥは正論理で動作する。ＢＲＥは負論理で動作する。例えば、ＲＥ及び／又はＢＲＥは、出力指示信号として機能する。ＢＷＰはライトプロテクト信号であり、不論理で動作する。
ＤＱ＜７：０＞はデータ信号である。データ信号ＤＱ＜７：０＞は入出力端子（Ｉ／Ｏポート）を介して入出力される。例えば、信号ＤＱＳ及びＢＤＱＳはデータストローブ信号及びその反転信号である。ＤＱＳ及び／又はＢＤＱＳは、ストローブ信号又はタイミング制御信号として機能する。ストローブ信号（ＤＱＳ／ＢＤＱＳ）は、互いに逆の位相を有する信号対である。ストローブ信号は、データ信号ＤＱ＜７：０＞の送受信タイミングを規定する信号である。信号ＢＣＥ０～ＢＣＥ３は、メモリコントローラ２から半導体記憶装置５～８の各々に独立して送信される。信号ＢＲＢ０～ＢＲＢ３は、半導体記憶装置５～８の各々からメモリコントローラ２に独立して送信される。信号ＣＬＥ、ＡＬＥ、ＢＷＥ、ＲＥ、ＢＲＥ、及びＢＷＰは、メモリコントローラ２から半導体記憶装置５～８に共通して送信される。
信号ＢＣＥ０～ＢＣＥ３の各々は、半導体記憶装置５～８をイネーブル（有効）にするための信号である。信号ＣＬＥは、信号ＣＬＥが“Ｈ（High）”レベルである間に半導体記憶装置５～８に送信されるデータ信号ＤＱ＜７：０＞がコマンドであることを半導体記憶装置５～８に通知する。信号ＡＬＥは、信号ＡＬＥが“Ｈ”レベルである間に半導体記憶装置５～８に送信されるデータ信号ＤＱ＜７：０＞がアドレスであることを半導体記憶装置５～８に通知する。信号ＢＷＥは、信号ＢＷＥが“Ｌ（Low）”レベルである間に半導体記憶装置５～８に送信されるデータ信号ＤＱ＜７：０＞を半導体記憶装置５～８に書込むことを指示する。
信号ＲＥ及びＢＲＥは、半導体記憶装置５～８にデータ信号ＤＱ＜７：０＞を出力することを指示し、例えば、データ信号ＤＱ＜７：０＞を出力する際の半導体記憶装置５～８の動作タイミングを制御する。信号ＢＷＰは、データ書込み及び消去の禁止を半導体記憶装置５～８に指示する。信号ＢＲＢ０～ＢＲＢ３の各々は、半導体記憶装置５～８がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。
データ信号ＤＱ＜７：０＞は、例えば、８ビットの信号である。データ信号ＤＱ＜７：０＞は、半導体記憶装置５～８とメモリコントローラ２との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。信号ＤＱＳ及びＢＤＱＳは、例えば、信号ＲＥ及びＢＲＥに基づいて生成され、データ信号ＤＱ＜７：０＞に係る半導体記憶装置５～８の動作タイミングを制御する。
メモリコントローラ２は、プロセッサ（ＣＰＵ：Central Processing Unit）６１、内蔵メモリ（ＲＡＭ：Random Access Memory）６２、ＮＡＮＤインタフェース回路６３、バッファメモリ６４、及びホストインタフェース回路６５を備えている。
プロセッサ６１はメモリコントローラ２全体の動作を制御する。プロセッサ（processor）６１は、例えば、外部から受信したデータの書込み命令に応答して、ＮＡＮＤインタフェースに基づく書込み命令を半導体記憶装置５～８に対して発行する。この機能は、読出し、消去、及び校正等の動作に共通する機能である。
内蔵メモリ（built-in memory）６２は、例えば、ＤＲＡＭ（Dynamic RAM）等の半導体メモリであり、プロセッサ６１の作業領域として使用される。内蔵メモリ６２は、半導体記憶装置５～８を管理するためのファームウェア、及び各種の管理テーブル等を保持する。
ＮＡＮＤインタフェース回路（NAND interface）６３は、上述のＮＡＮＤバスを介して半導体記憶装置５～８と接続され、半導体記憶装置５～８との通信を実行する。ＮＡＮＤインタフェース回路６３は、プロセッサ６１の指示により、コマンド、アドレス、及び書込みデータを半導体記憶装置５～８に送信する。ＮＡＮＤインタフェース回路６３は、半導体記憶装置５～８からステータス、及び読出しデータを受信する。
バッファメモリ（buffer memory）６４は、メモリコントローラ２が半導体記憶装置５～８及び外部から受信したデータ等を一時的に保持する。
ホストインタフェース回路（host interface）６５は、外部の図示しないホスト機器と接続され、ホスト機器との通信を実行する。ホストインタフェース回路６５は、例えば、ホスト機器から受信した命令及びデータを、それぞれプロセッサ６１及びバッファメモリ６４に転送する。
［半導体記憶装置の構成］
第１実施形態に係る半導体記憶装置の構成例について、図３を用いて説明する。半導体記憶装置５～８は、例えば、同等の構成を有する。このため、以下の説明では、半導体記憶装置５～８のうち、半導体記憶装置５の構成について説明し、半導体記憶装置６～８の構成については、その説明を省略する。
図３に示すように、半導体記憶装置５は、メモリセルアレイ（memory cell array）２１、入出力回路（input/output）２２、ＺＱ補正回路（ZQ calibration）２３、ロジック制御回路（logic control）２４、温度センサ（temp. sensor）２５、レジスタ（register）２６、シーケンサ（sequencer）２７、電圧生成回路（voltage generation）２８、ドライバセット（driver set）２９、ロウデコーダ（row decoder）３０、センスアンプ（sense amplifier）３１、入出力用パッド群３２、ＺＱ補正用パッド３３、及びロジック制御用パッド群３４を備えている。
メモリセルアレイ２１は、ワード線及びビット線に関連付けられた複数の不揮発性メモリセル（図示せず）を含む。
入出力回路２２は、メモリコントローラ２に対するデータ信号ＤＱ＜７：０＞の送受信を行う。入出力回路２２は、データ信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ２６に転送する。入出力回路２２は、センスアンプ３１に対する書込みデータ及び読出しデータの送受信を行う。
ＺＱ補正回路２３は、ＺＱ補正用パッド３３を介して、基準抵抗９に基づいて半導体記憶装置５の出力インピーダンスを補正する。
ロジック制御回路２４は、メモリコントローラ２から信号ＢＣＥ０、ＣＬＥ、ＡＬＥ、ＢＷＥ、ＲＥ、ＢＲＥ、及びＢＷＰを受信する。ロジック制御回路２４は、信号ＢＲＢ０をメモリコントローラ２に転送して半導体記憶装置５の状態を外部に通知する。
温度センサ２５は、半導体記憶装置５内の温度を測定可能な機能を有する。温度センサ２５は、測定した温度に関する情報をシーケンサ２７に送出する。温度センサ２５は、メモリセルアレイ２１の温度とみなし得る温度が測定可能な範囲において、半導体記憶装置５内の任意の場所に設けられることができる。
レジスタ２６は、コマンド及びアドレスを保持する。レジスタ２６は、アドレスをロウデコーダ３０及びセンスアンプ３１に転送すると共に、コマンドをシーケンサ２７に転送する。
シーケンサ２７は、コマンドを受け取り、受け取ったコマンドに基づくシーケンスに従って半導体記憶装置５の全体を制御する。シーケンサ２７は、温度センサ２５から受けた温度に関する情報を、入出力回路２２を介してメモリコントローラ２に送出する。
電圧生成回路２８は、シーケンサ２７からの指示に基づき、データの書込み、読出し、及び消去等の動作に必要な電圧を生成する。電圧生成回路２８は、生成した電圧をドライバセット２９に供給する。
ドライバセット２９は、複数のドライバを含み、レジスタ２６からのアドレスに基づいて、電圧生成回路２８からの電圧をロウデコーダ３０及びセンスアンプ３１に供給する。ドライバセット２９は、例えば、アドレス中のロウアドレスに基づき、ロウデコーダ３０に電圧を供給する。
ロウデコーダ３０は、レジスタ２６からアドレス中のロウアドレスを受取り、当該ロウアドレスに基づく行のメモリセルを選択する。選択された行のメモリセルには、ロウデコーダ３０を介してドライバセット２９からの電圧が転送される。
センスアンプ３１は、データの読出し時には、メモリセルからビット線に読出された読出しデータを感知し、感知した読出しデータを入出力回路２２に転送する。センスアンプ３１は、データの書込み時には、ビット線を介して書込まれる書込みデータをメモリセルに転送する。センスアンプ３１は、レジスタ２６からアドレス中のカラムアドレスを受取り、当該カラムアドレスに基づくカラムのデータを出力する。
入出力用パッド群３２は、メモリコントローラ２から受信したデータ信号ＤＱ＜７：０＞、信号ＤＱＳ、及び信号ＢＤＱＳを入出力回路２２に転送する。入出力用パッド群３２は、入出力回路２２から送信されたデータ信号ＤＱ＜７：０＞を半導体記憶装置５の外部に転送する。
ＺＱ補正用パッド３３は、一端が基準抵抗９に接続され、他端がＺＱ補正回路２３に接続される。
ロジック制御用パッド群３４は、メモリコントローラ２から受信した信号ＢＣＥ０、ＣＬＥ，ＡＬＥ、ＢＷＥ、ＲＥ、ＢＲＥ、及びＢＷＰをロジック制御回路２４に転送する。ロジック制御用パッド群３４は、ロジック制御回路２４から送信されたＢＲＢ０を半導体記憶装置５の外部に転送する。
［メモリセルアレイ２１の構成］
メモリセルアレイ２１の回路構成について、図４を用いて説明する。図４は、ブロックＢＬＫの等価回路図である。図示するように、ブロックＢＬＫは複数のメモリグループＭＧ（ＭＧ０、ＭＧ１、ＭＧ２、・・・）を含む。各々のメモリグループＭＧは、複数のＮＡＮＤストリング５０を含む。以下の説明において、偶数番目のメモリグループＭＧｅ（ＭＧ０、ＭＧ２、ＭＧ４、・・・）のＮＡＮＤストリングをＮＡＮＤストリング５０ｅと呼び、奇数番目のメモリグループＭＧｏ（ＭＧ１、ＭＧ３、ＭＧ５、・・・）のＮＡＮＤストリングをＮＡＮＤストリング５０ｏと呼ぶ。
ＮＡＮＤストリング５０の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）及び選択トランジスタＳＴ１、ＳＴ２を含む。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備える。メモリセルトランジスタＭＴは閾値電圧を持っており、制御ゲートに閾値電圧以上の電圧を印加されるとオン状態になる。メモリセルトランジスタＭＴに対する書き込みがなされると、すなわち、メモリセルトランジスタＭＴの電荷蓄積層に電子が注入されると、メモリセルトランジスタＭＴの閾値電圧は変化する。電荷蓄積層に電子が注入されている状態におけるメモリセルトランジスタＭＴの閾値電圧は、電荷蓄積層に電子が注入されていない状態におけるメモリセルトランジスタＭＴの閾値電圧よりも高い。メモリセルトランジスタＭＴは、電荷蓄積層に電子を注入されることによる閾値電圧の変化を介して、データを不揮発に保持する。８個のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。
メモリグループＭＧの各々における選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ（ＳＧＤ０、ＳＧＤ１、・・・）に接続される。各セレクトゲート線ＳＧＤは、ロウデコーダ３０によって独立に制御される。偶数番目のメモリグループＭＧｅ（ＭＧ０、ＭＧ２、・・・）の各々における選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳｅに共通接続される。奇数番目のメモリグループＭＧｏ（ＭＧ１、ＭＧ３、・・・）の各々における選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳｏに共通接続される。セレクトゲート線ＳＧＳｅ及びＳＧＳｏは、共通に接続されてもよく、独立に制御可能であってもよい。
同一のブロックＢＬＫ内のメモリグループＭＧｅに含まれるメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）の制御ゲートは、それぞれワード線ＷＬｅ（ＷＬｅ０～ＷＬｅ７）に共通接続される。他方で、メモリグループＭＧｏに含まれるメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）の制御ゲートは、それぞれワード線ＷＬｏ（ＷＬｏ０～ＷＬｏ７）に共通接続される。ワード線ＷＬｅ及びＷＬｏは、ロウデコーダ３０によって独立に制御される。
ブロックＢＬＫは、例えばデータの消去単位である。すなわち、同一ブロックＢＬＫ内に含まれるメモリセルトランジスタＭＴの保持するデータは、一括して消去される。消去された状態のメモリセルトランジスタＭＴの閾値電圧は、書き込まれた状態のメモリセルトランジスタＭＴの閾値電圧と比べて低い。
メモリセルアレイ２１内において、同一列に設けられたＮＡＮＤストリング５０の選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ０～ＢＬ（Ｌ－１）、但し（Ｌ－１）は２以上の自然数）に共通接続される。すなわち、ビット線ＢＬは、複数のメモリグループＭＧ間でＮＡＮＤストリング５０に共通接続される。メモリセルアレイ２１内において、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続される。
つまり、メモリグループＭＧは、異なるビット線ＢＬに接続され、かつ同一のセレクトゲート線ＳＧＤに接続された複数のＮＡＮＤストリング５０を含む。ブロックＢＬＫは、ワード線ＷＬを共通にする複数のメモリグループＭＧを含む。メモリセルアレイ２１は、ビット線ＢＬを共通にする複数のブロックＢＬＫを含む。メモリセルアレイ２１内において、上記セレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤが半導体基板上方に積層されることで、メモリセルトランジスタＭＴが三次元に積層されている。
＜メモリセルアレイの平面レイアウトについて＞
図５を用いて、メモリセルアレイ２１の平面構成について説明する。図５は、あるブロックＢＬＫの、半導体基板面（ＸＹ平面）内における、セレクトゲート線ＳＧＤの平面レイアウトを示す。本実施形態では、１つのブロックＢＬＫ内に４つのセレクトゲート線ＳＧＤが含まれる場合について説明する。
図５に示すように、Ｘ方向に長手を有する配線層１０－０ａ、１０－０ｂ、１０－０ｃは、Ｙ方向に長手を有する第１接続部（1st connect）１０－０ｄによって接続されている。２本の配線層１０－０ａ、１０－０ｃはＹ方向の両端に設けられている。配線層１０－０ａ、１０－０ｂは、他の１の配線層（配線層１０－１ａ）を挟んでＹ方向に隣接している。第１接続部１０－０ｄはＸ方向の一端に設けられている。３本の配線層１０－０ａ、１０－０ｂ、１０－０ｃがセレクトゲート線ＳＧＤ０として機能する。
Ｘ方向に長手を有する配線層１０－１ａ、１０－１ｂは、Ｙ方向に長手を有する第２接続部（2nd connect）１０－１ｄによって接続されている。配線層１０－１ａは、配線層１０－０ａ、１０－０ｂの間に設けられている。配線層１０－１ｂは、配線層１０－０ｂと他の１の配線層（配線層１０－２ａ）との間に設けられている。第２接続部１０－１ｄは、Ｘ方向において第１接続部１０－０ｄの反対側である他端に設けられている。２本の配線層１０－１ａ、１０－１ｂがセレクトゲート線ＳＧＤ１として機能する。
Ｘ方向に長手を有する配線層１０－２ａ、１０－２ｂは、Ｙ方向に長手を有する第１接続部１０－２ｄによって接続されている。同様に、Ｘ方向に長手を有する配線層１０－３ａ、１０－３ｂは、Ｙ方向に長手を有する第２接続部１０－３ｄによって接続されている。配線層１０－２ａは、配線層１０－１ｂと配線層１０－３ａとの間に設けられている。配線層１０－３ａは、配線層１０－２ａと配線層１０－２ｂとの間に設けられている。配線層１０－２ｂは、配線層１０－３ａと配線層１０－３ｂとの間に設けられている。配線層１０－３ｂは、配線層１０－２ｂと配線層１０－０ｃとの間に設けられている。第１接続部１０－２ｄは、Ｘ方向において第１接続部１０－０ｄと同じ側である一端に設けられている。第２接続部１０－３ｄは、Ｘ方向において第１接続部１０－０ｄの反対側である他端に設けられている。２本の配線層１０－２ａ、１０－２ｂがセレクトゲート線ＳＧＤ２として機能する。２本の配線層１０－３ａ、１０－３ｂがセレクトゲート線ＳＧＤ３として機能する。
本実施形態では、各々の配線層が第１接続部１０－０ｄ、１０－２ｄ、又は第２接続部１０－１ｄ、１０－３ｄによって接続された構成が例示されているが、この構成に限定されない。例えば、各々の配線層が独立しており、配線層１０－０ａ、１０－０ｂ、１０－０ｃに同じ電圧が供給され、配線層１０－１ａ、１０－１ｂに同じ電圧が供給され、配線層１０－２ａ、１０－２ｂに同じ電圧が供給され、配線層１０－３ａ、１０－３ｂに同じ電圧が供給されるように制御されてもよい。
配線層１０－０ａ、１０－０ｂ、１０－０ｃに隣接するメモリピラーＭＰを含むグループをメモリグループＭＧ０という。配線層１０－１ａ、１０－１ｂに隣接するメモリピラーＭＰを含むグループをメモリグループＭＧ１という。配線層１０－２ａ、１０－２ｂに隣接するメモリピラーＭＰを含むグループをメモリグループＭＧ２という。配線層１０－３ａ、１０－３ｂに隣接するメモリピラーＭＰを含むグループをメモリグループＭＧ３という。
ブロックＢＬＫ内においてＹ方向に隣接する配線層１０は絶縁されている。隣接する配線層１０を絶縁する領域を、スリットＳＬＴ２と呼ぶ。スリットＳＬＴ２では、例えば半導体基板面から、少なくとも配線層１０が設けられるレイヤまでの領域が絶縁層によって埋め込まれている。メモリセルアレイ２１内には、例えばＹ方向に、図５に示すブロックＢＬＫが複数配列されている。Ｙ方向に隣接するブロックＢＬＫ間も、上記と同様に絶縁されている。隣接するブロックＢＬＫを絶縁する領域を、スリットＳＬＴ１と呼ぶ。スリットＳＬＴ１はＳＬＴ２と同様の構成を有する。
Ｙ方向に隣接する配線層１０間には、複数のメモリピラーＭＰ（ＭＰ０～ＭＰ１５）が設けられる。複数のメモリピラーＭＰの各々はＺ方向に長手を有する。Ｚ方向は、ＸＹ方向に直交する方向であり、すなわち半導体基板面に直交する方向である。複数のメモリピラーＭＰはメモリセル部（memory cell）に設けられている。
具体的には、配線層１０－０ａ、１０－１ａの間にはメモリピラーＭＰ４、ＭＰ１２が設けられている。配線層１０－１ａ、１０－０ｂの間にはメモリピラーＭＰ０、ＭＰ８が設けられている。配線層１０－０ｂ、１０－１ｂの間にはメモリピラーＭＰ５、ＭＰ１３が設けられている。配線層１０－１ｂ、１０－２ａの間にはメモリピラーＭＰ１、ＭＰ９が設けられている。配線層１０－２ａ、１０－３ａの間にはメモリピラーＭＰ６、ＭＰ１４が設けられている。配線層１０－３ａ、１０－２ｂの間にはメモリピラーＭＰ２、ＭＰ１０が設けられている。配線層１０－２ｂ、１０－３ｂの間にはメモリピラーＭＰ７、ＭＰ１５が設けられている。配線層１０－３ｂ、１０－０ｃの間にはメモリピラーＭＰ３、ＭＰ１１が設けられている。
メモリピラーＭＰは、選択トランジスタＳＴ１、ＳＴ２及びメモリセルトランジスタＭＴを形成する構造体である。メモリピラーＭＰの詳細な構造は後述する。
メモリピラーＭＰ０～ＭＰ３は、Ｙ方向に沿って配列されている。メモリピラーＭＰ８～ＭＰ１１は、メモリピラーＭＰ０～ＭＰ３に対してＸ方向に隣接する位置において、Ｙ方向に沿って配列されている。つまり、メモリピラーＭＰ０～ＭＰ３と、メモリピラーＭＰ８～ＭＰ１１とが並行に配列されている。
メモリピラーＭＰ４～ＭＰ７及びメモリピラーＭＰ１２～ＭＰ１５は、それぞれＹ方向に沿って配列される。メモリピラーＭＰ４～ＭＰ７は、Ｘ方向において、メモリピラーＭＰ０～ＭＰ３とメモリピラーＭＰ８～ＭＰ１１との間に位置する。メモリピラーＭＰ１２～ＭＰ１５は、メモリピラーＭＰ４～ＭＰ７に対してＸ方向に隣接する位置において、Ｙ方向に沿って配列されている。つまり、メモリピラーＭＰ４～ＭＰ７と、メモリピラーＭＰ１２～ＭＰ１５とが並行に配列されている。
メモリピラーＭＰ０～ＭＰ３の上方には、２本のビット線ＢＬ０、ＢＬ１が設けられる。ビット線ＢＬ０はメモリピラーＭＰ１、ＭＰ３に共通に接続される。ビット線ＢＬ１はメモリピラーＭＰ０、ＭＰ２に共通に接続される。メモリピラーＭＰ４～ＭＰ７の上方には、２本のビット線ＢＬ２、ＢＬ３が設けられる。ビット線ＢＬ２はメモリピラーＭＰ５、ＭＰ７に共通に接続される。ビット線ＢＬ３はメモリピラーＭＰ４、ＭＰ６に共通に接続される。
メモリピラーＭＰ８～ＭＰ１１の上方には、２本のビット線ＢＬ４、ＢＬ５が設けられる。ビット線ＢＬ４はメモリピラーＭＰ９、ＭＰ１１に共通に接続される。ビット線ＢＬ５はメモリピラーＭＰ８、ＭＰ１０に共通に接続される。メモリピラーＭＰ１２～ＭＰ１５の上方には、２本のビット線ＢＬ６、ＢＬ７が設けられる。ビット線ＢＬ６はメモリピラーＭＰ１３、ＭＰ１５に共通に接続される。ビット線ＢＬ７はメモリピラーＭＰ１２、ＭＰ１４に共通に接続される。
本実施形態の場合、メモリピラーＭＰ０～ＭＰ３、ＭＰ８～ＭＰ１１のＹ方向の位置は、メモリピラーＭＰ４～ＭＰ７、ＭＰ１２～ＭＰ１５に対して、メモリピラーＭＰ間の距離の１／２だけシフトした位置に配置される。ここで、メモリピラーＭＰ０～ＭＰ３、ＭＰ８～ＭＰ１１をグループＧＲ０、メモリピラーＭＰ４～ＭＰ７、ＭＰ１２～ＭＰ１５をグループＧＲ１に分けて分類する。
上記のように、メモリピラーＭＰは、Ｙ方向において隣接する２つの配線層１０の間に設けられ、いずれかのスリットＳＬＴ２の一部に埋め込まれるようにして設けられ、且つＹ方向に隣接するメモリピラーＭＰ間には１つのスリットＳＬＴ２が存在する。Ｙ方向において、グループＧＲ０に属するメモリピラーＭＰが埋め込まれるスリットＳＬＴ２は、グループＧＲ１に属する２つのメモリピラーＭＰ間に位置する。同様に、Ｙ方向において、グループＧＲ１に属するメモリピラーＭＰが埋め込まれるスリットＳＬＴ２は、グループＧＲ０に属する２つのメモリピラーＭＰ間に位置する。
なお、スリットＳＬＴ１を挟んで隣接する配線層１０－０ａと１０－０ｃとの間の領域には、メモリピラーＭＰは設けられない。ただし、プロセス安定性の観点から、当該領域に、ＢＬに接続されないダミーのメモリピラーＭＰが設けられてもよい。
図６は、図５と同様に、ＸＹ平面におけるワード線ＷＬの平面レイアウトを示している。図６は図５の１ブロック分の領域に対応しており、図５で説明した配線層１０よりも下層に設けられる配線層１１のレイアウトである。
図６に示すように、Ｘ方向に延びる９個の配線層１１（１１－０ａ、１１－０ｂ、１１－１～１１－７）が、Ｙ方向に沿って配列されている。各配線層１１－０ａ、１１－０ｂ、１１－１～１１－７は、絶縁層を介して配線層１０－０～１０－７の下層に設けられる。
各配線層１１は、ワード線ＷＬ７として機能する。その他のワード線ＷＬ０～ＷＬ６もワード線ＷＬ７と同様の構成及び機能を有する。図６の例では、配線層１１－０ａ、１１－２、１１－４、１１－６、１１－０ｂがワード線ＷＬｅ７として機能する。これらの配線層１１－０ａ、１１－２、１１－４、１１－６、１１－０ｂは、Ｙ方向に長手を有する第１接続部（1st connect）１１－８によって接続されている。第１接続部１１－８はＸ方向の一端に設けられている。配線層１１－０ａ、１１－２、１１－４、１１－６、１１－０ｂは、第１接続部１１－８を介してロウデコーダ３０に接続される。第１接続部１１－８及び配線層１１－０ａ、１１－２、１１－４、１１－６、１１－０ｂをまとめて配線層１１ｅという場合がある。
配線層１１－１、１１－３、１１－５、１１－７は、ワード線ＷＬｏ７として機能する。これらの配線層１１－１、１１－３、１１－５、１１－７は、Ｙ方向に長手を有する第２接続部（2nd connect）１１－９によって接続されている。第２接続部１１－９は、Ｘ方向において第１接続部１１－８の反対側である他端に設けられている。配線層１１－１、１１－３、１１－５、１１－７は、第２接続部１１－９を介してロウデコーダ３０に接続される。第２接続部１１－９及び配線層１１－１、１１－３、１１－５、１１－７をまとめて配線層１１ｏという場合がある。
第１接続部１１－８と第２接続部１１－９との間にメモリセル部（memory cell）が設けられる。メモリセル部において、Ｙ方向に隣接する配線層１１は、図５で説明したスリットＳＬＴ２によって離隔されている。Ｙ方向に隣接するブロックＢＬＫ間の配線層１１も、図５の説明と同様にスリットＳＬＴ１によって離隔されている。メモリセル部において、図５と同様にメモリピラーＭＰ０～ＭＰ１５が設けられている。
セレクトゲート線ＳＧＳ及びワード線ＷＬ０～ＷＬ６は、図６のワード線ＷＬ７と同様の構成を有する。
＜メモリセルアレイの断面構造について＞
図７を用いて、メモリセルアレイ２１の断面構造について説明する。図７は、図５及び図６に示す半導体記憶装置のＡ－Ａ’断面図である。
図７に示すように、半導体基板１３のｐ型ウェル領域（p-well）の上方には、セレクトゲート線ＳＧＳとして機能する配線層１２が設けられる。配線層１２の上方には、ワード線ＷＬ０～ＷＬ７として機能する８層の配線層１１が、Ｚ方向に沿って積層される。配線層１１、１２の平面レイアウトは、図６に示されたレイアウトと同様のレイアウトである。配線層１１の上方には、セレクトゲート線ＳＧＤとして機能する配線層１０が設けられる。配線層１０の平面レイアウトは、図５に示されたレイアウトである。
配線層１２は、セレクトゲート線ＳＧＳｏ又はセレクトゲート線ＳＧＳｅとして機能する。セレクトゲート線ＳＧＳｏ、ＳＧＳｅはＹ方向に交互に配置される。Ｙ方向に隣接するセレクトゲート線ＳＧＳｏ、ＳＧＳｅの間にはメモリピラーＭＰが設けられている。
配線層１１は、ワード線ＷＬｏ又はワード線ＷＬｅとして機能する。ワード線ＷＬｏ、ＷＬｅはＹ方向に交互に配置される。Ｙ方向に隣接するワード線ＷＬｏ、ＷＬｅの間にはメモリピラーＭＰが設けられている。メモリピラーＭＰとワード線ＷＬｏとの間、及びメモリピラーＭＰとワード線ＷＬｅとの間には後述するメモリセルが設けられている。
Ｙ方向に隣接するブロックＢＬＫ間にはスリットＳＬＴ１が設けられる。前述の通り、スリットＳＬＴ１には絶縁層が設けられている。ただし、半導体基板１３内に設けられた領域に電圧を供給するためのコンタクトプラグ等がスリットＳＬＴ１内に設けられてもよい。例えば、選択トランジスタＳＴ２のソースをソース線に接続するためのコンタクトプラグ又は溝形状の導体がスリットＳＬＴ１内に設けられてもよい。
メモリピラーＭＰ上には、ビット線ＢＬ１、ＢＬ２が設けられている。メモリピラーＭＰ０とビット線ＢＬ１との間、及びメモリピラーＭＰ２とビット線ＢＬ１との間には、各メモリピラーＭＰとビット線ＢＬとを接続するコンタクトプラグ１６が設けられている。同様に、メモリピラーＭＰ５とビット線ＢＬ２との間、及びメモリピラーＭＰ７とビット線ＢＬ２との間には、各メモリピラーＭＰとビット線ＢＬとを接続するコンタクトプラグ１６が設けられている。その他のメモリピラーＭＰは、図７に示す断面以外の領域で、コンタクトプラグ１６を介してビット線ＢＬ１又はビット線ＢＬ２と接続されている。
図８は、図５及び図６に示す半導体記憶装置のＢ－Ｂ’断面図である。図７で説明したように、半導体基板１３の上方には、配線層１２、１１、１０が順次設けられている。図８では、Ｂ－Ｂ’断面図の奥行き方向に存在する構成が点線で描かれている。
第１接続領域（1st connect）１７ｄでは、配線層１１、１２が階段状に形成されている。つまり、ＸＹ平面で見たときに、８層の配線層１１の各々の端部、及び配線層１２の端部の上面が第１接続領域１７ｄにおいて露出される。第１接続領域１７ｄにおいて露出された配線層１１、１２にコンタクトプラグ１７が設けられる。コンタクトプラグ１７は金属配線層１８に接続される。偶数セレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＤ４、ＳＧＤ６、偶数ワード線ＷＬｅ、及び偶数セレクトゲート線ＳＧＳｅとして機能する配線層１０～１２が、金属配線層１８を介してロウデコーダ３０に電気的に接続される。
第２接続領域（2nd connect）１９ｄでは、上記と同様に配線層１１、１２が階段状に形成されている。つまり、ＸＹ平面で見たときに、８層の配線層１１の各々の端部、及び配線層１２の端部の上面が第２接続領域１９ｄにおいて露出される。第２接続領域１９ｄにおいて露出された配線層１１、１２にコンタクトプラグ１９が設けられる。コンタクトプラグ１９は金属配線層２０に接続される。奇数セレクトゲート線ＳＧＤ１、ＳＧＤ３、ＳＧＤ５、ＳＧＤ７、奇数ワード線ＷＬｏ、及び奇数セレクトゲート線ＳＧＳｏとして機能する配線層１１及び１２が、金属配線層２０を介してロウデコーダ３０に電気的に接続される。
配線層１０は、第１接続領域１７ｄの代わりに第２接続領域１９ｄを介してロウデコーダ３０に電気的に接続されてもよく、第１接続領域１７ｄ及び第２接続領域１９ｄの両方を介してロウデコーダ３０に電気的に接続されてもよい。
＜メモリピラー及びメモリセルトランジスタの構造について＞
図９及び図１０を用いて、メモリピラーＭＰ及びメモリセルトランジスタＭＴの構造について説明する。
［第１の例］
図９及び図１０を用いて、第１の例に係るメモリピラーＭＰ及びメモリセルトランジスタＭＴの構成について説明する。図９は、図７に示すメモリセルのＣ－Ｃ’断面図である。図１０は、図９に示すメモリセルのＤ－Ｄ’断面図である。第１の例は、メモリセルトランジスタＭＴの電荷蓄積層として導電層が用いられた、フローティングゲート型のメモリセルトランジスタＭＴである。
図９及び図１０に示すように、メモリピラーＭＰは、Ｚ方向に沿って設けられた絶縁層４８、４３、半導体層４０、絶縁層４１、導電層４２、及び絶縁層４６ａ～４６ｃを含む。絶縁層４８は、例えばシリコン酸化層である。半導体層４０は、絶縁層４８の周囲を取り囲むようにして設けられる。半導体層４０は、例えば多結晶シリコン層である。半導体層４０は、メモリセルトランジスタＭＴのチャネルとして機能する。半導体層４０は、１つのメモリピラーＭＰに含まれる２つのメモリセルトランジスタＭＴ間で連続して設けられており、メモリセルトランジスタＭＴごとに分離されていない。
上記のように半導体層４０は対向する２つのメモリセルトランジスタＭＴ間で連続している。したがって、当該２つのメモリセルトランジスタＭＴの各々において形成されるチャネルは、メモリピラーＭＰの一部を共有する。具体的には、図９において、互いに対向する左側のメモリセルトランジスタＭＴ（第１メモリセル）及び右側のメモリセルトランジスタＭＴ（第２メモリセル）において、第１メモリセルで形成されるチャネル（第１チャネル）及び第２メモリセルで形成されるチャネル（第２チャネル）は、メモリピラーＭＰの一部を共有する。ここで、２つのチャネルがメモリピラーＭＰの一部を共有するとは、２つのチャネルが同一のメモリピラーＭＰに形成され、且つ、２つのチャネルが一部重なっていることを意味する。上記の構成を、２つのメモリセルトランジスタＭＴがチャネル共有する、又は２つのメモリセルトランジスタＭＴが対向する、という場合がある。
絶縁層４１は、半導体層４０の周囲に設けられ、各メモリセルトランジスタＭＴのゲート絶縁層として機能する。絶縁層４１は、図９に示すＸＹ平面内において２つの領域に分離され、それぞれが、１つのメモリピラーＭＰに含まれる２つのメモリセルトランジスタＭＴのゲート絶縁層として機能する。絶縁層４１は、例えばシリコン酸化層とシリコン窒化層の積層構造である。導電層４２は、絶縁層４１の周囲に設けられ、且つ、絶縁層４３によって、Ｙ方向に沿って２つの領域に分離されている。導電層４２は例えば導電性を備えた多結晶シリコン層である。分離された導電層４２は、それぞれ上記の２つのメモリセルトランジスタＭＴの電荷蓄積層として機能する。
絶縁層４３は例えばシリコン酸化層である。導電層４２の周囲には、絶縁層４６ａ、４６ｂ、４６ｃが順次設けられる。絶縁層４６ａ、４６ｃは、例えばシリコン酸化層である。絶縁層４６ｂは、例えばシリコン窒化層である。これらの絶縁層はメモリセルトランジスタＭＴのブロック絶縁層として機能する。これらの絶縁層４６ａ～４６ｂも、Ｙ方向に沿って２つの領域に分離され、それらの間には絶縁層４３が設けられる。スリットＳＬＴ２内には絶縁層４３が埋め込まれている。絶縁層４３は、例えばシリコン酸化層である。
上記構成のメモリピラーＭＰの周囲には、例えばＡｌＯ層４５が設けられる。ＡｌＯ層４５の周囲には、例えばバリアメタル層（ＴｉＮ層等）４７が形成される。バリアメタル層４７の周囲に、ワード線ＷＬとして機能する配線層１１が設けられる。配線層１１は、例えばタングステンである。
上記構成により、１つのメモリピラーＭＰ内には、Ｙ方向に沿って２つのメモリセルトランジスタＭＴが設けられている。選択トランジスタＳＴ１及びＳＴ２も上記と同様の構成を有している。Ｚ方向に隣接するメモリセルトランジスタ間には図示されていない絶縁層が設けられ、この絶縁層と絶縁層４３、４６によって、導電層４２は個々のメモリセルトランジスタ毎に絶縁されている。
［第２の例］
図１１及び図１２を用いて第２の例に係るメモリピラーＭＰ及びメモリセルトランジスタＭＴの構成について説明する。図１１は、図９に示すメモリセルの変形例である。図１２は、図１１に示すメモリセルのＥ－Ｅ’断面図である。第２の例は、メモリセルトランジスタＭＴの電荷蓄積層に絶縁層を用いられた、ＭＯＮＯＳ型のメモリセルトランジスタＭＴである。
図１１及び図１２に示すように、メモリピラーＭＰは、Ｚ方向に沿って設けられた絶縁層７０、半導体層７１、及び絶縁層７２～７４を含む。絶縁層７０は、例えばシリコン酸化層である。半導体層７１は、絶縁層７０の周囲を取り囲むようにして設けられている。半導体層７１は、メモリセルトランジスタＭＴのチャネルとして機能する。半導体層７１は、例えば多結晶シリコン層である。半導体層７１は、１つのメモリピラーＭＰに含まれる２つのメモリセルトランジスタＭＴ間で連続して設けられている。したがって、２つのメモリセルトランジスタＭＴの各々において形成されるチャネルは、メモリピラーＭＰの一部を共有する。
絶縁層７２は、半導体層７１の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのゲート絶縁層として機能する。絶縁層７２は、例えばシリコン酸化層及びシリコン窒化層の積層構造である。絶縁層７３は、半導体層７１の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴの電荷蓄積層として機能する。絶縁層７３は、例えばシリコン窒化層である。絶縁層７４は、絶縁層７３の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのブロック絶縁層として機能する。絶縁層７４は、例えばシリコン酸化層である。メモリピラーＭＰ部を除くスリットＳＬＴ２内には、絶縁層７７が埋め込まれている。絶縁層７７は、例えばシリコン酸化層である。
上記構成のメモリピラーＭＰの周囲には、例えばＡｌＯ層７５が設けられる。ＡｌＯ層７５の周囲に、例えばバリアメタル層（ＴｉＮ層等）７６が形成される。バリアメタル層７６の周囲に、ワード線ＷＬとして機能する配線層１１が設けられる。配線層１１は、例えばタングステンである。
上記構成により、１つのメモリピラーＭＰ内には、Ｙ方向に沿って２つのメモリセルトランジスタＭＴが設けられている。選択トランジスタＳＴ１及びＳＴ２も上記と同様の構成を有している。
［等価回路］
図１３は、一実施形態に係る半導体記憶装置において隣接するストリングの等価回路を示す図である。図１３に示すように、１本のメモリピラーＭＰに、２つのＮＡＮＤストリング５０ｏ、５０ｅが形成されている。ＮＡＮＤストリング５０ｏ、５０ｅの各々は、直列に接続された選択トランジスタＳＴ１、メモリセルトランジスタＭＴ０～ＭＴ７、及び選択トランジスタＳＴ２を有する。
ＮＡＮＤストリング５０ｏを「第１ストリング」という場合がある。第１ストリングに含まれるメモリセルトランジスタＭＴ０～ＭＴ７を「第１メモリセル」という場合がある。メモリピラーＭＰの第１ストリングが設けられた側を「第１側」という場合がある。ＮＡＮＤストリング５０ｅを「第２ストリング」という場合がある。第２ストリングに含まれるメモリセルトランジスタＭＴ０を「第２メモリセル」という場合がある。メモリピラーＭＰの第２ストリングが設けられた側を「第２側」という場合がある。第２側は、メモリピラーＭＰに対して第１側の反対側である。
ＮＡＮＤストリング５０ｏの選択トランジスタＳＴ１は、セレクトゲート線ＳＧＤ１に接続されている。ＮＡＮＤストリング５０ｅの選択トランジスタＳＴ１は、セレクトゲート線ＳＧＤ０に接続されている。ＮＡＮＤストリング５０ｏのメモリセルトランジスタＭＴ０～ＭＴ７は、それぞれワード線ＷＬｏ０～ＷＬｏ７に接続されている。ＮＡＮＤストリング５０ｅのメモリセルトランジスタＭＴ０～ＭＴ７は、それぞれワード線ＷＬｅ０～ＷＬｅ７に接続されている。ＮＡＮＤストリング５０ｏの選択トランジスタＳＴ２は、セレクトゲート線ＳＧＳｏに接続されている。ＮＡＮＤストリング５０ｅの選択トランジスタＳＴ２は、セレクトゲート線ＳＧＳｅに接続されている。
ＮＡＮＤストリング５０ｏ（第１ストリング）に含まれるメモリセルトランジスタＭＴ０～ＭＴ７に接続されたワード線ＷＬｏ０～ＷＬｏ７を「第１ワード線」という場合がある。ＮＡＮＤストリング５０ｅ（第２ストリング）に含まれるメモリセルトランジスタＭＴ０～ＭＴ７に接続されたワード線ＷＬｅ０～ＷＬｅ７を「第２ワード線」という場合がある。
対向する選択トランジスタＳＴ１のソース同士及びドレイン同士は電気的に接続されている。それぞれ対向するメモリセルトランジスタＭＴ０～７のソース同士及びドレイン同士は電気的に接続されている。対向する選択トランジスタＳＴ２のソース同士及びドレイン同士は電気的に接続されている。上記の電気的な接続は、対向するトランジスタにおいて形成されるチャネルがメモリピラーＭＰの一部を共有することに起因する。
同一のメモリピラーＭＰ内の２つのＮＡＮＤストリング５０ｏ、５０ｅは、同一のビット線ＢＬ及び同一のソース線ＳＬに接続される。
［読み出し動作］
セレクトゲート線ＳＧＤが選択される様子について、図５及び図６を用いて説明する。
セレクトゲート線ＳＧＤ０～ＳＧＤ３のいずれかが選択される場合、各セレクトゲート線に対応する１つの配線層１０－０～１０－３に、選択トランジスタＳＴ１をオン状態にする電圧が供給される。例えば、配線層１０－１が選択されると、メモリピラーＭＰ０、ＭＰ１、ＭＰ４、ＭＰ５、ＭＰ８、ＭＰ９、ＭＰ１２、及びＭＰ１３に設けられた８つの選択トランジスタＳＴ１がオン状態になる。これにより、上記のメモリピラーに属する８つのメモリセルトランジスタＭＴが選択される。つまり、上記の８つのメモリセルトランジスタＭＴによって、１ページが形成される。上記の配線層１０－１以外の配線層が選択された場合の動作は上記と同様なので、説明は省略する。
図１４を用いて、上記構成のＮＡＮＤ型フラッシュメモリにおけるデータの読み出し方法について説明する。図１４は、奇数番目のセレクトゲート線ＳＧＤｏ（つまり、奇数番目のメモリグループＭＧ）及びワード線ＷＬｏ０が選択された場合における各種配線の電圧変化を示すタイミングチャートである。
図１４に示すように、時刻ｔ１において、選択ブロックＢＬＫにおける全セレクトゲート線ＳＧＤ（ＳＥＬ－ＳＧＤ及びＵＳＥＬ－ＳＧＤ）に電圧ＶＳＧが供給されて、選択トランジスタＳＴ１がオン状態になる。セレクトゲート線ＳＥＬ－ＳＧＤは選択されたセレクトゲート線である。セレクトゲート線ＵＳＥＬ－ＳＧＤは非選択のセレクトゲート線である。同様に、時刻ｔ１において、選択ブロックＢＬＫにおける全セレクトゲート線ＳＧＳ（ＳＥＬ－ＳＧＳｏ及びＵＳＥＬ－ＳＧＳｅ）に電圧ＶＳＧが供給されて、選択トランジスタＳＴ２がオン状態になる。セレクトゲート線ＳＥＬ－ＳＧＳｏは選択されたセレクトゲート線である。セレクトゲート線ＵＳＥＬ－ＳＧＳｅは非選択のセレクトゲート線である。
時刻ｔ１において、ワード線ＳＥＬ－ＷＬｏ０及びワード線ＷＬｏ１～ＷＬｏ７に電圧ＶＲＥＡＤが供給されて、これらのワード線に接続されたメモリセルトランジスタＭＴ０～ＭＴ７が保持データに関わらずオン状態になる。ワード線ＳＥＬ－ＷＬｏ０は、読み出し対象である１番目のメモリセルトランジスタＭＴ０に接続されたワード線である。ワード線ＷＬｏ１～ＷＬｏ７は、読み出し対象のメモリセルトランジスタＭＴ０と同一のストリングに含まれる他のメモリセルトランジスタＭＴ１～ＭＴ７に接続されたワード線である。時刻ｔ１において、ワード線ＵＳＥＬ－ＷＬｅ０には、継続して電圧ＶＳＳが供給される。
図１３を参照すると、ワード線ＵＳＥＬ－ＷＬｅ０は、読み出し対象であるＮＡＮＤストリング５０ｏに含まれるメモリセルトランジスタＭＴ０とチャネルを共有するメモリセルトランジスタＭＴ０に接続される。つまり、ワード線ＳＥＬ－ＷＬｏ０に接続されたメモリセルトランジスタＭＴ０及びワード線ＵＳＥＬ－ＷＬｅ０に接続されたメモリセルトランジスタＭＴ０はチャネルを共有する。上記の動作は、読み出し動作における初期動作である。
図１４に示すように、時刻ｔ１において、ワード線ＷＬｅ１～ＷＬｅ７にも電圧ＶＲＥＡＤが供給される。ただし、ワード線ＷＬｅ１～ＷＬｅ７に供給される電圧が電圧ＶＲＥＡＤに達するタイミングは、ワード線ＳＥＬ－ＷＬｏ０及びワード線ＷＬｏ１～ＷＬｏ７に供給される電圧が電圧ＶＲＥＡＤに達するタイミングと異なる。本実施形態では、ワード線ＳＥＬ－ＷＬｏ０及びワード線ＷＬｏ１～ＷＬｏ７に供給される電圧が電圧ＶＲＥＡＤに達した後に、ワード線ＷＬｅ１～ＷＬｅ７に供給される電圧が電圧ＶＲＥＡＤに達する。
上記の例は、ＮＡＮＤストリング５０ｏ（第１ストリング）における１番目（ｋ＝１）のメモリセルトランジスタＭＴ０（第１メモリセル）のデータを読み出す動作を示す例だが、ＮＡＮＤストリング５０ｏ（第１ストリング）における２～８番目のメモリセルトランジスタＭＴ１～７（ｋ＝２～８）のデータを読み出す場合も上記と同様に動作する。上記のように、読み出し動作における初期動作において、ワード線ＳＥＬ－ＷＬｏ０（第１ストリングにおけるｋ番目の第１メモリセルに接続された第１ワード線）に供給される電圧が電圧ＶＲＥＡＤ（第１電圧）に達した後に、ワード線ＷＬｅ１～ＷＬｅ７（第２ストリングにおけるｋ番目の第２メモリセル以外の第２メモリセルに接続された第２ワード線）に供給される電圧が電圧ＶＲＥＡＤ（第１電圧）に達する。
本実施形態では、時刻ｔ１から、すなわち、ワード線ＳＥＬ－ＷＬｏ０（ｋ番目の第１メモリセルに接続された第１ワード線）及びワード線ＷＬｏ１～ＷＬｏ７への電圧の供給と同時に、ワード線ＷＬｅ１～ＷＬｅ７（ｋ番目以外の第２メモリセルに接続された第２ワード線）への電圧の供給が開始される。ただし、ワード線ＷＬｅ１～ＷＬｅ７に供給される電圧の昇圧速度は、ワード線ＳＥＬ－ＷＬｏ０及びワード線ＷＬｏ１～ＷＬｏ７に供給される電圧の昇圧速度よりも遅い。その結果、上記のように、ワード線ＳＥＬ－ＷＬｏ０及びワード線ＷＬｏ１～ＷＬｏ７に供給される電圧が電圧ＶＲＥＡＤ（第１電圧）に達した後に、ワード線ＷＬｅ１～ＷＬｅ７に供給される電圧が電圧ＶＲＥＡＤ（第１電圧）に達する。
なお、ワード線ＷＬｅ１～ＷＬｅ７に供給される電圧は、後述する時刻ｔ４までに電圧ＶＲＥＡＤに達する。換言すると、上記の初期動作において、ＮＡＮＤストリング５０ｅ（第２ストリング）におけるｉ番目（ｉ＝２～８）のメモリセルトランジスタＭＴ１～ＭＴ７（第２メモリセル）に接続されたワード線ＷＬｅ１～ＷＬｅ７（第２ワード線）に供給される電圧は、ＮＡＮＤストリング５０ｏ（第１ストリング）におけるｋ番目（ｋ＝１）のメモリセルトランジスタＭＴ０（第１メモリセル）に接続されたワード線ＳＥＬ－ＷＬｏ０（第１ワード線）に供給される電圧が電圧ＶＲＥＡＤ（第１電圧）から下降して、後述するように時刻ｔ４から開始される読み出し動作が開始される直前の読み出し電圧ＶＣＧＲＶ（第２電圧）に達する前に、電圧ＶＲＥＡＤ（第１電圧）に達する。
本実施形態では、ＮＡＮＤストリング５０ｅ（第２ストリング）におけるｉ番目（ｉ＝２～８）のメモリセルトランジスタＭＴ１～７に接続された全てのワード線ＷＬｅ１～ＷＬｅ７に対して同じタイミングで電圧ＶＲＥＡＤを供給しているが、この構成に限定されない。例えば、ワード線ＷＬｅ１～ＷＬｅ７の一部にワード線ＳＥＬ－ＷＬｏ０と同じタイミングで電圧ＶＲＥＡＤが供給されてもよい。
上記のように、セレクトゲート線ＳＥＬ－ＳＧＤ及びセレクトゲート線ＳＥＬ－ＳＧＳに電圧ＶＳＧが供給されることで、選択トランジスタＳＴ１、ＳＴ２はオン状態になる。ワード線ＳＥＬ－ＷＬｏ０及びワード線ＷＬｏ１～ＷＬｏ７に電圧ＶＲＥＡＤが供給されることで、メモリセルトランジスタＭＴ０～７は保持データに関わらずオン状態になる。これにより、選択ブロックＢＬＫにおいてＮＡＮＤストリング５０ｏ（第１ストリング）に含まれる全てのトランジスタが導通状態となり、各トランジスタのチャネルにＶＳＳ（例えば０Ｖ）が供給される。
次に、時刻ｔ２において、セレクトゲート線ＵＳＥＬ－ＳＧＤ、ワード線ＳＥＬ－ＷＬｏ０、及びセレクトゲート線ＵＳＥＬ－ＳＧＳｅに電圧ＶＳＳが供給される。同様に時刻ｔ２において、ワード線ＵＳＥＬ－ＷＬｅ０に電圧ＶＮＥＧが供給される。上記の構成を換言すると、ＮＡＮＤストリング５０ｏ（第１ストリング）におけるｋ番目（ｋ＝１）のメモリセルトランジスタＭＴ０（第１メモリセル）に接続されたワード線ＳＥＬ－ＷＬｏ０（第１ワード線）に供給される電圧が電圧ＶＲＥＡＤ（第１電圧）から下降するとともに、ＮＡＮＤストリング５０ｅ（第２ストリング）におけるｋ番目（ｋ＝１）のメモリセルトランジスタＭＴ０（第２メモリセル）に接続されたワード線ＵＳＥＬ－ＷＬｅ０（第２ワード線）に供給される電圧が下降する。電圧ＶＮＥＧは、メモリセルトランジスタＭＴを強制的にオフ状態にするための電圧である。すなわち、電圧ＶＮＥＧは、データが消去された状態におけるメモリセルトランジスタＭＴの閾値電圧よりも十分低い電圧である。
次に、時刻ｔ３において、センスアンプ３１によってビット線ＢＬがプリチャージされる。この動作により、各ビット線ＢＬ（ＢＬ０～ＢＬ７）に電圧ＶＢＬが供給される。詳細は後述するが、図１４に示すように、センスアンプ３１は制御信号ＨＬＬ、制御信号ＸＸＬ、及び制御信号ＳＴＢによって制御される。
次に、時刻ｔ４において、選択されたセレクトゲート線ＳＥＬ－ＳＧＤ、ＳＥＬ－ＳＧＳｏに電圧ＶＳＧが供給された状態で、選択されたワード線ＳＥＬ－ＷＬｏ０に読み出し電圧ＶＣＧＲＶが供給される。時刻ｔ４において、非選択のワード線ＵＳＥＬ－ＷＬｅ０には電圧ＶＮＥＧが供給され、その他の非選択のワード線ＷＬｏ１～ＷＬｏ７及びワード線ＷＬｅ１～ＷＬｅ７には電圧ＶＲＥＡＤが供給される。読み出し電圧ＶＣＧＲＶは、読み出しレベルに応じた電圧であり、選択されたメモリセルトランジスタＭＴの保持データが“０”であるか“１”であるかを判断するための電圧である。上記のように、電圧ＶＮＥＧは、メモリセルトランジスタＭＴを強制的にオフ状態にするための電圧である。
次に、時刻ｔ５において、読み出し動作が終了すると、各ビット線ＢＬ０～ＢＬ７に供給される電圧は電圧ＶＢＬから電圧ＶＳＳに変化する。次に、時刻ｔ６において、非選択のセレクトゲート線ＵＳＥＬ－ＳＧＤ、ＵＳＥＬ－ＳＧＳｅに電圧ＶＳＧが供給され、選択されたワード線ＳＥＬ－ＷＬｏ０及び非選択のワード線ＵＳＥＬ－ＷＬｅ０に電圧ＶＲＥＡＤが供給される。上記以外のセレクトゲート線ＳＥＬ－ＳＧＤ、ＳＥＬ－ＳＧＳｏには、継続して電圧ＶＳＧが供給される。上記以外のワード線ＷＬｏ１～ＷＬｏ７、ＷＬｅ１～ＷＬｅ７には、継続して電圧ＶＲＥＡＤが供給される。
上記の動作によって、ＮＡＮＤストリング５０ｏに含まれる１番目のメモリセルトランジスタＭＴ０に対して読み出しを行う場合、当該メモリセルトランジスタＭＴ０とチャネルを共有し、ＮＡＮＤストリング５０ｅに含まれる１番目のメモリセルトランジスタＭＴ０は強制的にオフ状態になる。したがって、読み出し対象のメモリセルトランジスタＭＴに対向し、読み出し対象ではないメモリセルトランジスタＭＴの影響を排除することができる。さらに、１番目のメモリセルトランジスタＭＴ０以外のメモリセルトランジスタＭＴ１～７は全てオン状態であるため、読み出し対象のメモリセルトランジスタＭＴ０以外のメモリセルトランジスタＭＴ１～７による抵抗成分を小さくすることができる。その結果、より正確に読み出し対象のメモリセルトランジスタＭＴ０の値を読み出すことができる。
本実施形態では、ワード線ＳＥＬ－ＷＬｏ０及びワード線ＷＬｏ１～ＷＬｏ７に供給される電圧が電圧ＶＲＥＡＤに達した後に、ワード線ＷＬｅ１～ＷＬｅ７に供給される電圧が電圧ＶＲＥＡＤに達する。つまり、急速な昇圧が必要なセレクトゲート線及びワード線では急峻な昇圧を行い、急速な昇圧が不必要なワード線では緩やかな昇圧を行う。このような動作によって、各セレクトゲート線及びワード線において、電圧を供給する際に発生するピーク電流の発生（詳細は後述する）を抑制しつつ、急速な読み出し動作を行うことができる。
［比較例］
図２１を用いて、比較例の動作について説明する。図２１に示すように、比較例では、時刻ｔ１において、ワード線ＷＬｏ１～ＷＬｏ７及びワード線ＷＬｅ１～ＷＬｅ７に対して、セレクトゲート線ＳＥＬ－ＳＧＤ、ＵＳＥＬ－ＳＧＤ、ＳＥＬ－ＳＧＳｏ、ＵＳＥＬ－ＳＧＳｅ、及びワード線ＳＥＬ－ＷＬｏ０と同様の電圧が供給されている。つまり、比較例では、ワード線ＷＬｏ１～ＷＬｏ７及びワード線ＷＬｅ１～ＷＬｅ７に供給される電圧が電圧ＶＲＥＡＤに達するタイミングは、ワード線ＳＥＬ－ＷＬｏ０に供給される電圧が電圧ＶＲＥＡＤに達するタイミングと同じである。
上記のように、比較例では、非選択のワード線ＵＳＥＬ－ＷＬｅ０を除く全てのワード線及びセレクトゲート線に対してほぼ同時に電圧が供給さる。一般に、信号線に対して電圧を供給すると、信号線の容量負荷に応じた電流負荷が発生する。比較例では、多くの信号線に対して（大きな容量負荷に対して）同時に電圧が供給されるため、半導体記憶装置全体における電流負荷が瞬時的に大きくなる。本明細書においては、この現象を、ピーク電流が発生するという。このようなピーク電流の発生を抑制するために電圧供給時の電圧の立ち上がりを緩やかにすることが考えられる。しかし、単純に電圧供給時の電圧の立ち上がりを緩やかにする場合、読み出し動作が完了するまでの期間が長くなる。
ここで、読み出し動作の速度を向上又は維持するためには、少なくとも読み出し対象のメモリセルトランジスタＭＴ０を含むＮＡＮＤストリング５０ｏに属するメモリセルトランジスタＭＴ０～７に接続されたワード線ＷＬｏ０～ＷＬｏ７に対して急峻な電圧供給を行うことが好ましい。ここで、図１３に関連して述べたように、対向するトランジスタにおいて形成されるチャネルはメモリピラーＭＰの一部を共有しているため、それぞれ対向するメモリセルトランジスタＭＴ０～７のソース同士及びドレイン同士が電気的に接続されている。この場合、ＮＡＮＤストリング５０ｏに属するメモリセルトランジスタＭＴ０～７に接続されたワード線ＷＬｏ０～ＷＬｏ７に対して電圧供給を行うことで、ＮＡＮＤストリング５０ｅに属するメモリセルトランジスタＭＴ０～７のチャネルへ電荷を供給する効果がある。従って、読み出し対象のメモリセルトランジスタＭＴ０を含むＮＡＮＤストリング５０ｏに属するメモリセルトランジスタＭＴ０～７に接続されたワード線ＷＬｏ０～ＷＬｏ７に対しては急峻な電圧供給を行うことが好ましい一方、ＮＡＮＤストリング５０ｏに対向するＮＡＮＤストリング５０ｅに属するメモリセルトランジスタＭＴに接続されたワード線ＷＬｅ１～ＷＬｅ７に対しては、上記のような急峻な電圧供給は、必ずしも必要ない。
したがって、図１４に示すように、ワード線ＷＬｅ１～ＷＬｅ７に対する電圧供給を、緩やかに行うことができる。このように、本実施形態に係る構成の場合、急峻な電圧供給を行う信号線を少なくすることができるため、上記のようなピーク電流の発生を抑制することができる。また、同程度のピーク電流の発生を許容する場合、ワード線ＷＬｏ０～ＷＬｏ７に対して、より急峻な電圧供給を行うことが可能である。
さらに、図２１に示す比較例では、時刻ｔ１において、ワード線ＵＳＥＬ－ＷＬｅ０に電圧ＶＮＥＧが供給される。一方、時刻ｔ１において、ワード線ＵＳＥＬ－ＷＬｅ０以外の他の信号線では電圧供給が行われる。当該他の信号線において電圧供給が行われると、容量結合の影響によってワード線ＵＳＥＬ－ＷＬｅ０の電圧が上昇しようとする。したがって、ワード線ＵＳＥＬ－ＷＬｅ０の電圧を降圧するためには、他の信号線に対する電圧供給による影響に対抗しなければいけないため、通常よりも大きな電力が必要である。
一方、図１４に示すように、セレクトゲート線ＵＳＥＬ－ＳＧＤ、ワード線ＳＥＬ－ＷＬｏ０、及びセレクトゲート線ＵＳＥＬ－ＳＧＳｅに供給される電圧が電圧ＶＳＧ、ＶＲＥＡＤからＶＳＳに小さくなるタイミングでワード線ＵＳＥＬ－ＷＬｅ０の電圧が降圧される。したがって、ワード線ＵＳＥＬ－ＷＬｅ０の降圧に必要な電力を小さくすることができる。また、ワード線ＵＳＥＬ－ＷＬｅ０の降圧タイミングとワード線ＳＥＬ－ＷＬｏ０の降圧タイミングとが同じになるため、それらの降圧のための時間を短くすることができる。これにより、読み出し動作が完了するまでの期間をさらに短くすることができる。
［センスアンプユニットの回路構成］
次に、センスアンプユニットＳＡＵの回路構成の一例を説明する。図１５は、センスアンプユニットＳＡＵの回路構成の一例である。なお、図１５に示すセンスアンプユニットＳＡＵの回路構成は一例であって、本実施形態に係る不揮発性半導体記憶装置のセンスアンプユニットＳＡＵの回路構成は、図１５に示す例に限定されない。
図３に示すセンスアンプ３１は、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の自然数）にそれぞれ関連付けられた複数のセンスアンプユニットＳＡＵを含む。図１５には、１つのセンスアンプユニットＳＡＵの回路構成が抽出して示されている。
センスアンプユニットＳＡＵは、例えば、対応するビット線ＢＬに読み出されたデータを一時的に保持することが可能である。センスアンプユニットＳＡＵは、一時的に保存したデータを用いて、論理演算をすることが可能である。詳細は後述するが、半導体記憶装置５は、センスアンプ３１（センスアンプユニットＳＡＵ）を用いて、本実施形態に係る読み出し動作を実行可能である。
図１５に示すように、センスアンプユニットＳＡＵは、センスアンプ部ＳＡ、及びラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬを含んでいる。当該センスアンプ部及び当該ラッチ回路は、互いにデータを送受信可能なようにバスＬＢＵＳによって接続される。
センスアンプ部ＳＡは、例えば読み出し動作において、対応するビット線ＢＬに読み出されたデータをセンスして、読み出したデータが”０“であるか”１”であるかを判定する。センスアンプ部ＳＡは、例えばｐチャネルＭＯＳトランジスタ１２０、ｎチャネルＭＯＳトランジスタ１２１～１２８、及びキャパシタ１２９を含んでいる。
トランジスタ１２０の一端は電源線に接続され、トランジスタ１２０のゲートはラッチ回路ＳＤＬ内のノードＩＮＶに接続される。トランジスタ１２１の一端はトランジスタ１２０の他端に接続され、トランジスタ１２１の他端はノードＣＯＭに接続され、トランジスタ１２１のゲートには制御信号ＢＬＸが入力される。トランジスタ１２２の一端はノードＣＯＭに接続され、トランジスタ１２２のゲートには制御信号ＢＬＣが入力される。トランジスタ１２３は、高耐圧のＭＯＳトランジスタであり、トランジスタ１２３の一端はトランジスタ１２２の他端に接続され、トランジスタ１２３の他端は対応するビット線ＢＬに接続され、トランジスタ１２３のゲートには制御信号ＢＬＳが入力される。
トランジスタ１２４の一端はノードＣＯＭに接続される。トランジスタ１２４の他端はノードＳＲＣに接続される。トランジスタ１２４のゲートはノードＩＮＶに接続される。トランジスタ１２５の一端はトランジスタ１２０の他端に接続される。トランジスタ１２５の他端はノードＳＥＮに接続される。トランジスタ１２５のゲートには制御信号ＨＬＬが入力される。トランジスタ１２６の一端はノードＳＥＮに接続される。トランジスタ１２６の他端はノードＣＯＭに接続され、トランジスタ１２６のゲートには制御信号ＸＸＬが入力される。
トランジスタ１２７の一端は接地され、トランジスタ１２７のゲートはノードＳＥＮに接続されている。トランジスタ１２８の一端はトランジスタ１２７の他端に接続され、トランジスタ１２８の他端はバスＬＢＵＳに接続され、トランジスタ１２８のゲートには制御信号ＳＴＢが入力される。キャパシタ１２９の一端はノードＳＥＮに接続され、キャパシタ１２９の他端にはクロックＣＬＫが入力される。
以上で説明した制御信号ＢＬＸ、ＢＬＣ、ＢＬＳ、ＨＬＬ、ＸＸＬ、ＳＴＢは、例えば図３に示すシーケンサ２７によって生成される。トランジスタ１２０の一端に接続された電源線には、例えば半導体記憶装置５の内部電源電圧である電圧ＶＤＤが印加され、ノードＳＲＣには、例えば半導体記憶装置５の接地電圧である電圧ＶＳＳが印加される。
ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬは、読み出しデータを一時的に保持する。ラッチ回路ＸＤＬは、例えば、レジスタ２６に接続され、センスアンプユニットＳＡＵと入出力回路２２との間のデータの入出力に使用される。
ラッチ回路ＳＤＬは、例えばインバータ１３０、１３１、及びｎチャネルＭＯＳトランジスタ１３２、１３３を含む。インバータ１３０の入力ノードはノードＬＡＴに接続される。インバータ１３０の出力ノードはノードＩＮＶに接続される。インバータ１３１の入力ノードはノードＩＮＶに接続され、インバータ１３１の出力ノードはノードＬＡＴに接続される。トランジスタ１３２の一端はノードＩＮＶに接続され、トランジスタ１３２の他端はバスＬＢＵＳに接続され、トランジスタ１３２のゲートには制御信号ＳＴＩが入力される。トランジスタ１３３の一端はノードＬＡＴに接続され、トランジスタ１３３の他端はバスＬＢＵＳに接続され、トランジスタ１３３のゲートには制御信号ＳＴＬが入力される。例えば、ノードＬＡＴにおいて保持されるデータがラッチ回路ＳＤＬに保持されるデータに相当し、ノードＩＮＶにおいて保持されるデータはノードＬＡＴに保持されるデータの反転データに相当する。ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、ＸＤＬの回路構成は、例えばラッチ回路ＳＤＬの回路構成と同様のため、説明を省略する。
以上で説明したセンスアンプ３１において、各センスアンプユニットＳＡＵがビット線ＢＬに読み出されたデータを判定するタイミングは、制御信号ＳＴＢがアサートされたタイミングに基づいている。本明細書等において「シーケンサ２７が制御信号ＳＴＢをアサートする」とは、シーケンサ２７が制御信号ＳＴＢを”Ｌ”レベルから”Ｈ”レベルに変化させることに対応している。
本実施形態に係るセンスアンプ３１の構成は、上記の構成に限定されない。例えば、センスアンプユニットＳＡＵにおいて、ゲートに制御信号ＳＴＢが入力されるトランジスタ１２８は、ｐチャネルＭＯＳトランジスタで構成されてもよい。この場合、「シーケンサ２７が制御信号ＳＴＢをアサートする」とは、シーケンサ２７が制御信号ＳＴＢを”Ｈ”レベルから”Ｌ”レベルに変化させることに対応する。
センスアンプユニットＳＡＵが備えるラッチ回路の個数は、任意の個数に設計することが可能である。この場合にラッチ回路の個数は、例えば１つのメモリセルトランジスタＭＣが保持するデータのビット数に基づいて設計される。１つのセンスアンプユニットＳＡＵには、セレクタを介して複数のビット線ＢＬが接続されてもよい。
［昇圧駆動回路］
図１６を用いて、本実施形態に係る電圧生成回路２８及びドライバセット２９（図３参照）の詳細な構成について説明する。図１６に示すように、電圧生成回路２８は、昇圧駆動回路（Pump Cont. circuit）２８０、第１電源回路（power 1）２８１、及び第２電源回路（power 2）２８２を有する。ドライバセット２９は、第１制御ゲートドライバ（CG driver 1）２９１及び第２制御ゲートドライバ（CG driver 2）２９２を有する。第１制御ゲートドライバ２９１は金属配線層１８（図８参照）を介して配線層１１ｅに接続されている。第２制御ゲートドライバ２９２は金属配線層２０を介して配線層１１ｏに接続されている。昇圧駆動回路２８０は、第１電源回路２８１と第２電源回路２８２とをそれぞれ異なる周波数のクロック信号で制御する。
第１電源回路２８１及び第１制御ゲートドライバ２９１を併せて「第１電圧供給回路」という場合がある。第２電源回路２８２及び第２制御ゲートドライバ２９２を併せて「第２電圧供給回路」という場合がある。この場合、昇圧駆動回路２８０は、第１電圧供給回路及び電圧供給回路にそれぞれ異なる周波数のクロック信号を供給する、と表現することができる。
具体的には、昇圧駆動回路２８０は、第１電源回路２８１をクロックＣＬＫ１で制御し、第２電源回路２８２をクロックＣＬＫ１よりも高周波数であるクロックＣＬＫ２で制御する。第１電源回路２８１及び第２電源回路２８２の電源を制御するクロック信号の周波数が高い場合、これらの電源の昇圧速度は早く、当該クロック信号の周波数が低ければ、これらの電源の昇圧速度は遅い。その結果、配線層１１ｏに供給される電圧の昇圧速度は、例えば図１４のワード線ＷＬｏ１～ＷＬｏ７のように相対的に早く、配線層１１ｅに供給される電圧の昇圧速度は、図１４のワード線ＷＬｅ１～ＷＬｅ７のように相対的に遅い。
［第１電源回路２８１及び第２電源回路２８２の回路図］
図１７を用いて、第１電源回路２８１及び第２電源回路２８２の回路図を説明する。第１電源回路２８１及び第２電源回路２８２は同様の回路構成を有する。図１７は、一実施形態に係る半導体記憶装置の昇圧回路の回路構成の一例を示す回路図である。図１７に示す第１電源回路２８１及び第２電源回路２８２は一例であって、本実施形態の第１電源回路２８１及び第２電源回路２８２の構成を限定するものではない。
図１７に示すように、第１電源回路２８１及び第２電源回路２８２は、クロック信号生成回路３１１およびチャージポンプ３１２を備える。
チャージポンプ３１２は、ＮＭＯＳトランジスタＮＭ１～ＮＭ４およびキャパシタＣ１～Ｃ３を含む。なお、チャージポンプ３１２におけるＮＭＯＳトランジスタおよびキャパシタの数は、上記の構成に限らない。
ＮＭＯＳトランジスタＮＭ１～ＮＭ４は、それぞれダイオード接続され、ダイオードとして機能する。ＮＭＯＳトランジスタＮＭ１～ＮＭ４は、その電流経路が順に直列接続される。
キャパシタＣ１～Ｃ３の一端は、それぞれＮＭＯＳトランジスタＮＭ２～ＮＭ４の一端に電気的に接続される。キャパシタＣ２の他端にはクロック信号ＣＬＫ＿ＯＵＴが供給され、キャパシタＣ１、Ｃ３の他端にはクロック信号ＢＣＬＫ＿ＯＵＴが供給される。クロック信号ＢＣＬＫ＿ＯＵＴはクロック信号ＣＬＫ＿ＯＵＴの反転信号である。
ＮＭＯＳトランジスタＮＭ１の一端には、電圧Ｖ１＿ｓｕｐが供給（入力）される。そして、クロック信号ＣＬＫ＿ＯＵＴ、ＢＣＬＫ＿ＯＵＴによって、キャパシタＣ１～Ｃ３がクロッキングされ、入力電圧Ｖ１＿ｓｕｐがブーストされることで、電圧Ｖ１＿ｓｕｐよりも大きい出力電圧Ｖ１＿ＯＵＴが生成される。ＮＭ１～ＮＭ４は転送トランジスタである。このようにして、ＮＭＯＳトランジスタＮＭ４の他端に出力電圧Ｖ１＿ＯＵＴが転送（出力）される。
クロック信号生成回路３１１は、クロック信号生成回路３１３及びクロック信号生成回路３１４を備える。クロック信号生成回路３１３では、クロック信号ＢＣＬＫが入力され、クロック信号ＣＬＫ＿ＯＵＴが出力される。クロック信号生成回路３１４では、クロック信号ＣＬＫが入力され、クロック信号ＢＣＬＫ＿ＯＵＴが出力される。クロック信号ＢＣＬＫはクロック信号ＣＬＫの反転信号である。
クロック信号生成回路３１３は、インバータＩＮＶ１、ＩＮＶ２を含む。クロック信号生成回路３１４は、インバータＩＮＶ３、ＩＮＶ４を含む。
インバータＩＮＶ１の入力端子はインバータＩＮＶ３の出力端子に電気的に接続されている。インバータＩＮＶ１の入力端子にはクロック信号ＢＣＬＫが供給される。インバータＩＮＶ１の電源端子には電圧Ｖ１＿ｓｕｐが供給される。インバータＩＮＶ１の出力端子には、クロック信号ＣＬＫが出力される。
インバータＩＮＶ２の入力端子はインバータＩＮＶ１の出力端子に電気的に接続されている。インバータＩＮＶ２の入力端子にはクロック信号ＣＬＫが供給される。インバータＩＮＶ２の電源端子には電圧Ｖ１＿ｓｕｐが供給される。インバータＩＮＶ２の出力端子はノードＮ１に電気的に接続されている。ノードＮ１にはクロック信号ＣＬＫ＿ＯＵＴが出力される。
インバータＩＮＶ３の入力端子にはクロック信号ＣＬＫが供給される。インバータＩＮＶ３の電源端子には電圧Ｖ１＿ｓｕｐが供給される。インバータＩＮＶ３の出力端子には、クロック信号ＢＣＬＫが出力される。
インバータＩＮＶ４の入力端子はインバータＩＮＶ３の出力端子に電気的に接続されている。インバータＩＮＶ４の入力端子にはクロック信号ＢＣＬＫが供給される。インバータＩＮＶ４の電源端子には電圧Ｖ１＿ｓｕｐが供給される。インバータＩＮＶ４の出力端子はノードＮ２に電気的に接続され、ノードＮ２にはクロック信号ＢＣＬＫ＿ＯＵＴが出力される。
図１６に示す昇圧駆動回路２８０からのクロックＣＬＫ１、ＣＬＫ２は、それぞれ第１電源回路２８１及び第２電源回路２８２に設けられたインバータＩＮＶ３に入力される。インバータＩＮＶ３に入力されるクロックの周波数が相対的に高ければ、上記の電源回路から出力される出力電圧Ｖ１＿ＯＵＴは急峻に昇圧され、当該クロックの周波数が相対的に低ければ、上記の電源回路から出力される出力電圧Ｖ１＿ＯＵＴは緩やかに昇圧される。上記の構成によって、図１４に示す動作が実現される。ただし、図１４に示す動作を実現する構成は上記の構成に限定されない。
＜第２実施形態＞
図１８を用いて第２実施形態に係るメモリシステムについて説明する。図１８は、一実施形態に係る半導体記憶装置の動作を示すタイミングチャートである。図１８に示すタイミングチャートは、図１４に示すタイミングチャートと類似するが、ワード線ＷＬｅ１～ＷＬｅ７に電圧ＶＲＥＡＤが供給され始めるタイミングが図１４に示すタイミングチャートと相違する。以下の説明において、図１４の構成と同様の特徴については説明を省略し、主に図１４の構成と相違する点について説明する。
［読み出し動作］
図１８に示すように、ワード線ＷＬｅ１～ＷＬｅ７（ｋ番目以外の第２ワード線）に供給される電圧の供給開始は、ワード線ＳＥＬ－ＷＬｏ０（ｋ番目の第１ワード線）に供給される電圧の供給開始よりも遅い。具体的には、ワード線ＳＥＬ－ＷＬｏ０には、時刻ｔ１において電圧ＶＲＥＡＤの供給が開始され、ワード線ＷＬｅ１～ＷＬｅ７には、時刻ｔ３において電圧ＶＲＥＡＤの供給が開始される。本実施形態では、ワード線ＳＥＬ－ＷＬｏ０及びワード線ＷＬｅ１～ＷＬｅ７に対する電圧ＶＲＥＡＤの昇圧速度は同じである。
ワード線ＷＬｅ１～ＷＬｅ７の電圧は、時刻ｔ４までに電圧ＶＲＥＡＤに達していればよい。したがって、ワード線ＷＬｅ１～ＷＬｅ７への電圧ＶＲＥＡＤの供給開始は、ｔ３より前であっても後であってもよい。ワード線ＷＬｅ１～ＷＬｅ７に対する電圧ＶＲＥＡＤの昇圧速度が、図１４と同様にワード線ＳＥＬ－ＷＬｏ０に対する電圧ＶＲＥＡＤの昇圧速度よりも遅くてもよい。
図１９を用いて、本実施形態に係る電圧生成回路２８及びドライバセット２９（図３参照）の詳細な構成について説明する。図１９は、一実施形態に係る半導体記憶装置の昇圧駆動回路の回路構成の一例を示す回路図である。図１９に示すように、電圧生成回路２８は、電源回路（power）２８３、第１トランジスタ２８４、第２トランジスタ２８５、第１切り替え回路２８６、及び第２切り替え回路２８７を有する。ドライバセット２９は、第１制御ゲートドライバ（CG driver 1）２９１及び第２制御ゲートドライバ（CG driver 2）２９２を有する。
第１トランジスタ２８４及び第２トランジスタ２８５は、昇圧駆動回路２８０によって個別に制御可能なトランジスタである。本実施形態では、これらのトランジスタを制御するタイミングによって、図１８に示す動作を実現する。第１切り替え回路２８６は、第１トランジスタ２８４及び第２トランジスタ２８５の各々の出力端子に接続され、いずれか一方の出力端子から出力された電圧を第１制御ゲートドライバ２９１に転送する。第２切り替え回路２８７は、第１トランジスタ２８４及び第２トランジスタ２８５の各々の出力端子に接続され、第１切り替え回路２８６によって選択されていない出力端子から出力された電圧を第２制御ゲートドライバ２９２に転送する。
上記の構成の場合、第１トランジスタ２８４は電源回路２８３と配線層１１ｏ（第１ワード線）との間に設けられている、ということができる。同様に、第２トランジスタ２８５は電源回路２８３と配線層１１ｅ（第２ワード線）との間に設けられている、ということができる。
図１８に示すタイミングチャートにおける時刻ｔ１において、第２トランジスタ２８５を制御し、第２切り替え回路２８７によって第２トランジスタ２８５の出力端子と第２制御ゲートドライバ２９２とを電気的に接続することで、配線層１１ｏに電圧ＶＲＥＡＤが供給される。その後、時刻ｔ３において、第１トランジスタ２８４を制御し、第１切り替え回路２８６によって第１トランジスタ２８４の出力端子と第１制御ゲートドライバ２９１とを電気的に接続することで配線層１１ｅに電圧ＶＲＥＡＤが供給される。つまり、第１トランジスタ２８４のゲート端子には、第２トランジスタ２８５のゲート端子とは異なるタイミングで電圧が供給される。換言すると、第２トランジスタ２８５がオン状態になった後に、第１トランジスタ２８４がオン状態になる。
第１トランジスタ２８４、第１切り替え回路２８６、及び第２切り替え回路２８７を併せて「第１電圧供給回路」という場合がある。第２トランジスタ２８５、第１切り替え回路２８６、及び第２切り替え回路２８７を併せて「第２電圧供給回路」という場合がある。なお、第１切り替え回路２８６及び第２切り替え回路２８７を省略することができる。
図１８に示す動作は、図１６に示す回路構成で実現することも可能である。具体的には、図１６において、昇圧駆動回路２８０からのクロックＣＬＫ１、ＣＬＫ２が第１電源回路２８１及び第２電源回路２８２に供給されるタイミングを制御することで、図１８に示す動作を実現することができる。
上記のように、ワード線ＷＬｅ１～ＷＬｅ７に供給される電圧が電圧ＶＲＥＡＤに達するタイミングが、その他の信号線に供給される電圧が電圧ＶＲＥＡＤ、ＶＳＧに達するタイミングと異なることで、図１４の動作と同様にピーク電流の発生を抑制することができる。
図１９に示す回路構成によって、図１４に示す動作を実現することもできる。具体的には、第１切り替え回路２８６によって第１トランジスタ２８４の出力端子と第１制御ゲートドライバ２９１とが電気的に接続され、第２切り替え回路２８７によって第２トランジスタ２８５の出力端子と第２制御ゲートドライバ２９２とが電気的に接続された状態で、第１トランジスタ２８４及び第２トランジスタ２８５の各々のゲートに供給される電圧を制御することで、例えば第１トランジスタ２８４がオフ状態からオン状態に変化する速度を第２トランジスタ２８５がオフ状態からオン状態に変化する速度よりも遅くすることで、図１４に示す動作を実現することができる。
＜第３実施形態＞
図２０を用いて第３実施形態に係るメモリシステムについて説明する。図２０は、一実施形態に係る半導体記憶装置の昇圧駆動回路の回路構成の一例を示す回路図である。図２０に示すように、電圧生成回路２８は、電源回路（power）２８３、第１切り替え回路２８６、第２切り替え回路２８７、及び抵抗素子２８８を有する。ドライバセット２９は、第１制御ゲートドライバ（CG driver 1）２９１及び第２制御ゲートドライバ（CG driver 2）２９２を有する。
第１切り替え回路２８６は、抵抗素子２８８を介する経路又は抵抗素子２８８を介しない経路で、電源回路２８３の出力を第１制御ゲートドライバ２９１に転送する。第２切り替え回路２８７は、第１切り替え回路２８６によって選択されなかった経路で、電源回路２８３の出力を第２制御ゲートドライバ２９２に転送する。
電源回路２８３の出力が抵抗素子２８８を介する経路で第１制御ゲートドライバ２９１又は第２制御ゲートドライバ２９２に転送されると、ＲＣ遅延によって、抵抗素子２８８を介しない経路で転送される場合に比べて昇圧速度が遅くなる。したがって、例えば、第１切り替え回路２８６によって抵抗素子２８８を介する経路で電源回路２８３の出力端子と第１制御ゲートドライバ２９１とが接続され、第２切り替え回路２８７によって抵抗素子２８８を介しない経路で電源回路２８３の出力端子と第２制御ゲートドライバ２９２とが接続されることで、配線層１１ｅに供給される電圧の昇圧速度を配線層１１ｏに供給される電圧の昇圧回路より遅くすることができる。その結果、図１４に示す動作を実現することができる。
上記の構成の場合、抵抗素子２８８は電源回路２８３と配線層１１ｅ（第２ワード線）との間に設けられている、ということができる。
以上、本発明について図面を参照しながら説明したが、本発明は上記の実施形態に限られるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、本実施形態の圧縮・伸長回路を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。さらに、上述した各実施形態は、相互に矛盾がない限り適宜組み合わせが可能であり、各実施形態に共通する技術事項については、明示の記載がなくても各実施形態に含まれる。
上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
１：メモリシステム、 ２：メモリコントローラ、 ３：ＮＡＮＤパッケージ、 ４：パワーマネージャ、 ５～８：半導体記憶装置、 ９：基準抵抗、 １０、１１、１２：配線層、 １０－０ｄ、１０－２ｄ、１１－８：第１接続部、 １０－１ｄ、１０－３ｄ、１１－９：第２接続部、 １３：半導体基板、 １６、１７、１９：コンタクトプラグ、 １７ｄ：第１接続領域、 １９ｄ：第２接続領域、 １８、２０：金属配線層、 ２１：メモリセルアレイ、 ２２：入出力回路、 ２３：補正回路、 ２４：ロジック制御回路、 ２５：温度センサ、 ２６：レジスタ、 ２７：シーケンサ、 ２８：電圧生成回路、 ２９：ドライバセット、 ３０：ロウデコーダ、 ３１：センスアンプ、 ３２：入出力用パッド群、 ３３：補正用パッド、 ３４：ロジック制御用パッド群、 ４０：半導体層、 ４１、４３、４６、４８：絶縁層、 ４２：導電層、 ４５：ＡｌＯ層、 ４７：バリアメタル層、 ５０：ストリング、 ６１：プロセッサ、 ６２：内蔵メモリ、 ６３：インタフェース回路、 ６４：バッファメモリ、 ６５：ホストインタフェース回路、 ７０、７２、７３、７４：絶縁層、 ７１：半導体層、 ７５：ＡｌＯ層、 ７６：バリアメタル層、 ７７：絶縁層、 １２０～１２８、１３２、１３３：トランジスタ、 １２９：キャパシタ、 １３０、１３１：インバータ、 ２８０：昇圧駆動回路、 ２８１：第１電源回路、 ２８２：第２電源回路、 ２８３：電源回路、 ２８４：第１トランジスタ、 ２８５：第２トランジスタ、 ２８６：第１切り替え回路、 ２８７：第２切り替え回路、 ２８８：抵抗素子、 ２９１：第１制御ゲートドライバ、 ２９２：第２制御ゲートドライバ、 ３１１：クロック信号生成回路、 ３１２：チャージポンプ、 ３１３：クロック信号生成回路、 ３１４：クロック信号生成回路

Claims (11)

  1. 半導体のピラーと、
    前記ピラーの第１側に設けられ、複数の第１メモリセルが直列に接続された第１ストリングと、
    前記複数の第１メモリセルの各々に接続された第１ワード線と、
    前記ピラーに対して前記第１側とは反対側の第２側に設けられ、複数の第２メモリセルが直列に接続された第２ストリングと、
    前記複数の第２メモリセルの各々に接続された第２ワード線と、を有し、
    対向する前記第１メモリセル及び前記第２メモリセルにおいて、前記第１メモリセルで形成される第１チャネル及び前記第２メモリセルで形成される第２チャネルは、前記ピラーの一部を共有し、
    前記第１ストリングにおけるｋ番目の前記第１メモリセルのデータを読み出す場合、読み出し動作の初期動作において、ｋ番目の前記第１メモリセルに接続された前記第１ワード線に供給される電圧が第１電圧に達した後に、ｋ番目の前記第１メモリセルと対向する前記第２ストリングにおけるｋ番目の前記第２メモリセル以外の少なくとも一部の前記第２メモリセルに接続された前記第２ワード線に供給される電圧が前記第１電圧に達する半導体記憶装置。
  2. 前記初期動作において、ｋ番目以外の少なくとも一部の前記第２メモリセルに接続された前記第２ワード線に供給される電圧の昇圧速度は、ｋ番目の前記第１メモリセルに接続された前記第１ワード線に供給される電圧の昇圧速度よりも遅い、請求項１に記載の半導体記憶装置。
  3. 前記初期動作において、ｋ番目以外の少なくとも一部の前記第２メモリセルに接続された前記第２ワード線に供給される電圧の供給開始は、ｋ番目の前記第１メモリセルに接続された前記第１ワード線に供給される電圧の供給開始よりも遅い、請求項１に記載の半導体記憶装置。
  4. 前記第１メモリセルに接続された前記第１ワード線に接続された第１電圧供給回路と、
    前記第２メモリセルに接続された前記第２ワード線に接続された第２電圧供給回路と、
    前記第１電圧供給回路と前記第２電圧供給回路とを制御する昇圧駆動回路と、をさらに有する、請求項１乃至３のいずれか一に記載の半導体記憶装置。
  5. 前記昇圧駆動回路は、前記第１電圧供給回路及び前記第２電圧供給回路にそれぞれ異なる周波数のクロック信号を供給する、請求項４に記載の半導体記憶装置。
  6. 電源と前記第１メモリセルに接続された前記第１ワード線との間に設けられた第１トランジスタと、
    電源と前記第２メモリセルに接続された前記第２ワード線との間に設けられた第２トランジスタと、をさらに有する、請求項１乃至３のいずれか一に記載の半導体記憶装置。
  7. 前記第１トランジスタのゲート端子には、前記第２トランジスタのゲート端子とは異なるタイミングで電圧が供給される、請求項６に記載の半導体記憶装置。
  8. 前記第１トランジスタがオン状態になった後に、前記第２トランジスタがオン状態になる、請求項６に記載の半導体記憶装置。
  9. 電源と前記第２メモリセルに接続された前記第２ワード線との間に設けられた抵抗素子をさらに有する、請求項１乃至３のいずれか一に記載の半導体記憶装置。
  10. 前記初期動作において、ｋ番目以外の少なくとも一部の前記第２メモリセルに接続された前記第２ワード線に供給される電圧は、ｋ番目の前記第１メモリセルに接続された前記第１ワード線に供給される電圧が前記第１電圧から下降して、読み出し動作が開始される直前の第２電圧に達する前に前記第１電圧に達する、請求項１乃至９のいずれか一に記載の半導体記憶装置。
  11. ｋ番目の前記第１メモリセルに接続された前記第１ワード線に供給される電圧が前記第１電圧から下降するとともに、ｋ番目の前記第２メモリセルに接続された前記第２ワード線に供給される電圧が下降する、請求項１乃至１０のいずれか一に記載の半導体記憶装置。
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