JP6235153B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、たとえばスプリットゲートタイプの不揮発性メモリを含む半導体装置に関する。

従来からメモリセルに接続されるワード線、コントロールゲート線、またはメモリゲート線を駆動するドライバの配置を工夫し、またはドライバの個数を低減するための技術が知られている。

たとえば、特開２００９-２４６３７０号公報（特許文献１）の半導体装置は、コントロールゲート線を駆動する第１ドライバと、メモリゲート線を駆動する第２ドライバを有する。第１ドライバは第１電圧を動作電源とし、第２ドライバは第１電圧よりも高い電圧を動作電源とする。これによって、不揮発性メモリセルアレイを挟んで一方側に第１ドライバが配置され、他方側に第２ドライバが配置される。高電圧を動作電源とするドライバと相対的に低い電圧を動作電源として動作する回路を分離することが可能になる。

特開平１１-１７７０７１号公報（特許文献２）のメモリセルアレイは、ビット線方向に複数のブロックに分けられ、更に各ブロックがワード線方向に複数のサブブロックに分けられる。ワード線駆動回路により駆動される各ワード線は、各サブブロックの境界領域上に形成された制御トランジスタにより接続されて、かつ複数のサブブロックにまたがって連続的に配設される。これによって、サブブロック毎の一括消去を可能とする。

特開２００９-２４６３７０号公報 特開平１１-１７７０７１号公報

しかしながら、特開２００９-２４６３７０号公報（特許文献１）に記載の装置では、不揮発性メモリアレイのメモリセルにデータを書き込む場合、メモリセルに電流を流す必要があるが、消費電流の制約のため、一度に書き込みができるメモリセルの数は限られる。そのため、選択されたメモリゲート線上のメモリセルは何回かに分けて書き込みが実施される。このとき、選択されたメモリゲート線上の書き込み対象外のメモリセルにはディスターブと呼ばれるストレスが掛かる。その結果、書き込み対象外のメモリセルには、誤書込み、または誤消去が行われる。

また、特開平１１-１７７０７１号公報（特許文献２）の記載の装置では、ＮＡＮＤ型メモリセルを想定しているため、ワード線をフローティングにすることによりディスターブを回避する構成となっているが、特開２００９-２４６３７０号公報（特許文献１）のようなスプリットゲートタイプのメモリセルにおいては、コントロールゲート線またはメモリゲート線をフローティングにすることはできない。

さらに、特開２００９-２４６３７０号公報（特許文献１）において、不揮発性メモリアレイのメモリセルからデータを読出す場合に、コントロールゲート線が長いと、高速に読み出すことができない。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかであろう。

本発明の一実施形態の半導体装置は、複数個に分割されたコントロールゲート線と、複数個に分割されたメモリゲート線を備える。

本発明の一実施形態によれば、高速読出しと、書き込み時のディスターブを抑えることができる。

第１の実施形態の半導体装置の構成を表わす図である。 第２の実施形態の半導体装置の構成を表わす図である。 （ａ）は、書込み時において、選択されたメモリセルに与えられる電圧を表わす図である。（ｂ）は、書込み時において、選択されていないメモリセルに与えられる電圧を表わす図である。（ｃ）は、ＢＴＢＴ（Band-To-Band Tunneling）方式による消去時にメモリセルに与えられる電圧を表わす図である。（ｄ）は、ＦＮ（Fowler Nordheim）方式による消去時にメモリセルに与えられる電圧を表わす図である。 ＭＧドライバの具体的な構成を示す。 本発明の実施形態のＭＧドライバに与えられる正電源、負電源、および入力電圧に対する出力電圧を表わす図である。 図５の出力電圧の各値の相対的な大きさを表わす図である。 第２の実施形態の半導体装置の詳細な構成を示す図である。 １つのロウ上のメモリセルに書き込みを実施する場合の書き込みシーケンスの手順を表わすフローチャートである。 第２の実施形態におけるメモリゲート線およびゲート電圧線の電圧の遷移と、制御電圧の遷移を表わす図である。 第３の実施形態の半導体装置の構成を表わす図である。 第３の実施形態の半導体装置の詳細な構成を示す図である。 第３の実施形態におけるメモリゲート線およびゲート電圧線の電圧の遷移と、制御電圧の遷移を表わす図である。 第４の実施形態の半導体装置の詳細な構成を示す図である。 第４の実施形態におけるメモリゲート線およびゲート電圧線の電圧の遷移と、制御電圧の遷移を表わす図である。 第５の実施形態の半導体装置の詳細な構成を示す図である。 第５の実施形態におけるメモリゲート線およびゲート電圧線の電圧の遷移と、制御電圧の遷移を表わす図である。 第６の実施形態の半導体装置の詳細な構成を示す図である。 第６の実施形態におけるメモリゲート線およびゲート電圧線の電圧の遷移と、制御電圧の遷移を表わす図である。 第７の実施形態の半導体装置の構成を表わす図である。 第７の実施形態の半導体装置の詳細な構成を示す図である。 第７の実施形態におけるメモリゲート線およびゲート電圧線の電圧の遷移と、制御電圧の遷移を表わす図である。 本発明の実施形態による半導体装置の構成を示すブロック図である。

以下、本発明の実施の形態について図面を用いて説明する。なお、以下の説明では、特に断らない限り、トランジスタは、エンハンスト型のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタであるものとする。

［第１の実施形態］
図１は、第１の実施形態の半導体装置の構成を表わす図である。

図１に示すように、この半導体装置は、複数のスプリット型メモリセル２５０Ｌを含む第１のメモリマット１Ｌと、複数のスプリット型メモリセル２５０Ｒを含む第２のメモリマット１Ｒとを備える。

この半導体装置は、さらに、第１のメモリマット１Ｌのスプリット型メモリセル１００ＬのコントロールゲートＣＧに接続される第１のコントロールゲート線ＣＧＬと、第２のメモリマット１Ｒのスプリット型メモリセル１００ＲのコントロールゲートＣＧに接続される第２のコントロールゲート線ＣＧＲとを備える。

この半導体装置は、さらに、第１のメモリマット１Ｌのスプリット型メモリセル１００ＬのメモリゲートＭＧに接続される第１のメモリゲート線ＭＧＬと、第２のメモリマット１Ｒのスプリット型メモリセル１００ＲのメモリゲートＭＧに接続される第２のメモリゲート線ＭＧＲとを備える。

本実施の形態によれば、コントロールゲート線が２つに分割されているので、負荷が軽くなり、高速に立ち上げることができる。その結果高速読出しが可能となる。

さらに、メモリゲート線が２つに分割されているので、書き込み時のディスターブを抑えることができる。

［第２の実施形態］
図２は、第２の実施形態の半導体装置の構成を表わす図である。

図２を参照して、この半導体装置のメモリセルアレイは中央で２分割される。この半導体装置は、左マットメモリセルアレイ１Ｌ、右マットメモリセルアレイ１Ｒ、左マットメモリセルアレイ１Ｌ用のＣＧドライバ回路２Ｌ、右マットメモリセルアレイ１Ｒ用のＣＧドライバ回路２Ｒと、高電圧デコード回路５と、左マットメモリセルアレイ１Ｌ用のセンスアンプ／書き込み制御回路６Ｌとを備える。さらに、この半導体装置は、右マットメモリセルアレイ１Ｒ用のセンスアンプ／書き込み制御回路６Ｒと、左マットメモリセルアレイ１Ｌ用のＭＧドライバ回路４Ｌと、右マットメモリセルアレイ１Ｒ用のＭＧドライバ回路４Ｒと、低電圧デコード回路３と、アドレス制御回路８と、データ制御回路９と、昇圧回路７とを備える。

左マットメモリセルアレイ１Ｌは、行列状に配置された複数のメモリセル１００Ｌを有する。右マットメモリセルアレイ１Ｒは、行列状に配置された複数のメモリセル１００Ｒを有する。メモリセル１００Ｌおよび１００Ｒは、スプリットゲートタイプの不揮発性メモリである。以下の説明では、左マットメモリセルアレイ１Ｌは、左メモリマット１Ｌまたは左マット１Ｌと略し、右マットメモリセルアレイ１Ｒは、右メモリマット１Ｒまたは右マット１Ｒと略す場合もある。

メモリセル１００Ｌ，１００は、ソース・ドレイン領域の間のチャネル形成領域の上にゲート絶縁膜を介して配置されたコントロールゲートＣＧとメモリゲートＭＧを有する。メモリゲートＭＧとゲート絶縁膜の間にはシリコンナイトライドなどの電荷トラップ領域（SiN）が配置される。選択ゲート側のソースまたはドレイン領域は、ビット線に接続され、メモリゲート側のソースまたはドレイン領域はソース線ＳＬに接続される。

メモリセル１００Ｌは、ビット線ＢＬＬと、ソース線ＳＬと接続する。また、メモリセル１００ＬのコントロールゲートＣＧは、左マットメモリセルアレイ１Ｌ用のコントロールゲート線ＣＧＬと接続し、メモリセル１００ＬのメモリゲートＭＧは、左マットメモリセルアレイ１Ｌ用のメモリゲート線ＭＧＬと接続する。メモリセル１００Ｒは、ビット線ＢＬＲと、ソース線ＳＬと接続する。また、メモリセル１００ＲのコントロールゲートＣＧは、右マットメモリセルアレイ１Ｒ用のコントロールゲート線ＣＧＲと接続し、メモリセル１００ＲのメモリゲートＭＧは、右マットメモリセルアレイ１Ｒのメモリゲート線ＭＧＲと接続する。

センスアンプ／書き込み制御回路６Ｌは、左マットメモリセルアレイ１Ｌ内のメモリセル１００Ｌとビット線ＢＬＬを介して接続され、メモリセル１００Ｌのデータの読み出しおよび書き換えを制御する。センスアンプ／書き込み制御回路６Ｒは、右マットメモリセルアレイ１Ｒ内のメモリセル１００Ｒとビット線ＢＬＲを介して接続され、メモリセル１００Ｒのデータの読み出しおよび書き換えを制御する。

ここで、データの読出しおよび書き換えとは、通常のデータ、およびプログラムの読出しおよび書き換えを意味する。

アドレス制御回路８は、外部アドレス入力端子１４からアドレスを取り込み、ロウアドレス信号ＲＡＲを高電圧デコード回路３および低電圧デコード回路５に伝送し、かつカラムアドレス信号ＣＡＲをセンスアンプ／書き込み制御回路６Ｌおよび６Ｒに伝送する。

データ制御回路９は、センスアンプ／書き込み制御回路６Ｌ，６Ｒから出力されるリードデータＲＤを外部データ入出力端子１５に出力し、外部データ入出力端子１５に入力されたライトデータＷＤをセンスアンプ／書き込み制御回路６Ｌ，６Ｒへ出力する。

ＣＧドライバ回路２Ｌは、主に読み出しに使用するワード線（コントロールゲート線）（ＣＧＬ）を駆動する複数のＣＧドライバ２００Ｌを備える。ＣＧドライバ回路２Ｒは、主に読み出しに使用するワード線（ＣＧＲ）を駆動する複数のＣＧドライバ２００Ｒを備える。低電圧デコード回路３は、アドレス制御回路８から供給されるロウアドレス信号ＲＡＲに基づいて、ロウを選択し、選択したロウに対応するＣＧドライバ２００Ｌ，２００Ｒを選択する。

ＣＧドライバ回路２Ｌおよび２Ｒは、左マットメモリセルアレイ１Ｌと右マットメモリセルアレイ１Ｒの間に配置される。具体的には、ＣＧドライバ回路２Ｌは、左マットメモリセルアレイ１Ｌの右側に隣接して配置される。ＣＧドライバ回路２Ｒは、右マットメモリセルアレイ１Ｒの左側に隣接して配置される。

ＭＧドライバ回路４Ｌは、主に書き換えに使用するワード線（メモリゲート線）（ＭＧＬ）を駆動する複数のＭＧドライバ４００Ｌを備える。ＭＧドライバ回路４Ｒは、主に書き換えに使用するワード線（メモリゲート線）（ＭＧＲ）を駆動する複数のＭＧドライバ４００Ｒを備える。

ＭＧドライバ回路４Ｌは、左マットメモリセルアレイ１Ｌと右マットメモリセルアレイ１Ｒの両方を囲む領域の外側における左マットメモリセルアレイ１Ｌに隣接した位置に配置される。具体的には、ＭＧドライバ回路４Ｌは、左マットメモリセルアレイ１Ｌの左側に隣接して配置される。

ＭＧドライバ回路４Ｒは、左マットメモリセルアレイ１Ｌと右マットメモリセルアレイ１Ｒの両方を囲む領域の外側における右マットメモリセルアレイ１Ｒに隣接した位置に配置される。具体的には、ＭＧドライバ回路４Ｒは、右マットメモリセルアレイ１Ｒの右側に隣接して配置される。

高電圧デコード回路５は、アドレス制御回路８から供給されるロウアドレス信号ＲＡＲに基づいて、ロウを選択し、選択したロウに対応するＭＧドライバ４００Ｌ，４００Ｒを選択する。高電圧デコード回路５は、さらにメモリセル１００Ｌ、１００Ｒに接続されるソース線ＳＬを駆動するＳＬドライバ５００を含む。

昇圧回路７は、書き換え用正電圧ＶＰＰと、書き換え用負電圧ＶＥＥを発生し、ＭＧドライバ回路４Ｌ、４Ｒと、高電圧デコード回路５の正電源端子１０Ｌ、１０Ｒと、負電源端子１１Ｌ、１１Ｒに供給する。ここで、書き換え用正電圧ＶＰＰは、選択ブロック用の正電圧ＶＰＰｓと、非選択ブロック用の正電圧ＶＰＰｕからなる。書き換え用負電圧ＶＥＥは、選択ブロック用の負電圧ＶＥＥｓと、非選択ブロック用の負電圧ＶＥＥｕからなる。書き込みパルス印可時には、ＶＰＰｓ＞ＶＰＰｕ＝ＶＥＥｓ＞ＶＥＥｕ＝ＶＳＳの関係が成り立つ。

ＣＧドライバ回路２Ｌ、２Ｒ、低電圧デコード回路３の正電圧端子１２、負電圧端子１３には、それぞれ低電圧系の正電源ＶＤＤ、負電源ＶＳＳが接続される。

なお、高速性を重視する場合、ビット線ＢＬＬ，ＢＬＲを読み出し用と書込み用に分離する構成を採ることや、階層化して主ビット線と副ビット線に分離する構成を採ることも可能である。また、図２では、ソース線ＳＬは、ロウごとに設けられるものとしているが、書き換え単位の複数のロウで１つのソース線ＳＬを共用する構成を採ることや、ディスターブ低減のため１つのロウ中で複数に分割する構成を採ることも可能である。

読み出しの高速化を考慮し、読出し用のワード線であるコントロールゲート線は負荷を軽くするために、メモリアレイの中央で左メモリマット１Ｌ用と右メモリマット１Ｒ用に２分割され、分割されたそれぞれのコントロールゲート線ＣＧＬ，ＣＧＲは、独立したＣＧドライバ２００Ｌ，２００Ｒで駆動される。また、読み出し経路を極力短くするため、ＣＧドライバ２００Ｌ，２００Ｒを制御する低電圧デコード回路３は、メモリセルアレイの中央部に配置されている。すなわち、左メモリマット１Ｌと右メモリマット１Ｒの間に低電圧デコード回路３が配置される。

一方、上述したような書き込み時のディスターブを防止するために、コントロールゲート線と同様に、書き換え用のワード線であるメモリゲート線も中央で分割される。分割されたメモリゲート線ＭＧＬ，ＭＧＲは、メモリアレイ両端のＭＧドライバ回路４Ｌ、４Ｒでそれぞれ駆動される。

図３（ａ）は、書込み時において、選択されたメモリセルに与えられる電圧を表わす図である。

選択されたメモリセルのコントロールゲートＣＧには１．０Ｖの電圧が与えられ、メモリゲートＭＧには６．４〜１１Ｖの電圧が与えられ、ビット線ＢＬには０．８Ｖの電圧が与えられ、ソース線ＳＬには３．２〜７．０Ｖの電圧が与えられる。

上記の電圧が与えられることによって、ソース線ＳＬからビット線ＢＬに書込み電流を流し、それによってコントロールゲートＣＧとメモリゲートＭＧの境界部分で発生するホットエレクトロンが電荷トラップ領域（SiN）に注入される。

図３（ｂ）は、書込み時において、選択されていないメモリセルに与えられる電圧を表わす図である。

選択されていないメモリセルのコントロールゲートＣＧには、１．０Ｖの電圧が与えられ、メモリゲートＭＧには６．４〜１１Ｖの電圧が与えられ、ビット線ＢＬには１．５Ｖの電圧が与えられ、ソース線ＳＬには３．２〜７．０Ｖの電圧が与えられる。

選択されていないメモリセルに接続されるビット線ＢＬの電圧は、選択されたメモリセルのように０．８Ｖではないが、選択されていないメモリセルのメモリゲートＭＧに与えられる電圧は、選択されたメモリセルと同じで６．４〜１１Ｖである。その結果、選択されていないメモリセルには誤書込みまたは誤消去が発生する。

図３（ｃ）は、ＢＴＢＴ（Band-To-Band Tunneling）方式による消去時にメモリセルに与えられる電圧を表わす図である。

メモリセルのコントロールゲートＣＧには０Ｖの電圧が与えられ、メモリゲートＭＧに−３．３〜−８Ｖの電圧が与えられ、ビット線ＢＬはフローティング状態にされ、ソース線ＳＬには３．２〜７．０Ｖの電圧が与えられる。

上記の電圧が与えられることによって、ウェル領域（ＷＥＬＬ）とメモリゲートＭＧ間の高電界によって電荷トラップ領域（SiN）からウェル領域（ＷＥＬＬ）に電子が引き抜かれる。

図３（ｄ）は、ＦＮ（Fowler Nordheim）方式による消去時にメモリセルに与えられる電圧を表わす図である。

メモリセルのコントロールゲートＣＧには０Ｖの電圧が与えられ、メモリゲートＭＧには１５Ｖの電圧が与えられ、ビット線ＢＬには０Ｖの電圧が与えられ、ソース線ＳＬには０Ｖの電圧が与えられる。

上記の電圧が与えられることによって、メモリゲートＭＧからホールがＦＮトンネリングによって電荷トラップ領域（SiN）に注入される。さらに、書込み時に電荷トラップ領域（SiN）に蓄積された電子がメモリゲートＭＧへ引き抜かれる。

図４は、ＭＧドライバ４００Ｌ、４００Ｒの具体的な構成を示す。
ＭＧドライバ４００Ｌ，４００Ｒは、ＰＭＯＳトランジスタ４０１とＮＭＯＳトランジスタ４０２からなるインバータで構成される。

ＰＭＯＳトランジスタ４０１は、正電源ＶＰに接続され、ＮＭＯＳトランジスタ４０２は負電源ＶＮに接続される。ＰＭＯＳトランジスタ４０１の基板電位１０は半導体装置内の最高電圧とする必要があり、ＮＭＯＳトランジスタ４０２の基板電位１１は半導体装置内の最低電位とする必要がある。書き込み状態では、ＰＭＯＳトランジスタ４０１の基板電位はＶＰＰｓとなり、ＮＭＯＳトランジスタ４０２の基板電位１１はＶＥＥｕ（＝ＶＳＳ）となる。

ＭＧドライバ４００Ｌ，４００Ｒは、入力電圧ＶＩＮを受けて、電圧ＯＵＴを出力する。

図５は、本発明の実施形態のＭＧドライバに与えられる正電源ＶＰ、負電源ＶＮ、および入力電圧ＶＩＮに対する出力電圧ＶＯＵＴを表わす図である。図６は、図５の出力電圧ＶＯＵＴの各値の相対的な大きさを表わす図である。

図５および図６を参照して、正電源ＶＰがＶＰＰｓで、負電源ＶＮがＶＰＰｕで、入力電圧ＶＩＮがＶＰＰｕの場合には、ＭＧドライバの出力電圧ＶＯＵＴは、ＶＰＰｓとなる。正電源ＶＰがＶＰＰｓで、負電源ＶＮがＶＰＰｕで、入力電圧ＶＩＮがＶＰＰｓの場合には、ＭＧドライバの出力電圧ＶＯＵＴは、ＶＰＰｕとなる。正電源ＶＰがＶＰＰｕで、負電源ＶＮがＶＳＳで、入力電圧ＶＩＮがＶＰＰｕの場合には、ＭＧドライバの出力電圧ＶＯＵＴは、ＶＳＳとなる。正電源ＶＰがＶＰＰｕで、負電源ＶＮがＶＳＳで、入力電圧ＶＩＮがＶＰＰｓの場合には、ＭＧドライバの出力電圧ＶＯＵＴは、ＶＳＳとなる。正電源ＶＰがＶＲ１で、負電源ＶＮがＶＳＳで、入力電圧ＶＩＮがＶＳＳの場合には、ＭＧドライバの出力電圧ＶＯＵＴは、ＶＲ１となる。正電源ＶＰがＶＲ１で、負電源ＶＮがＶＳＳで、入力電圧ＶＩＮがＶＲ１の場合には、ＭＧドライバの出力電圧ＶＯＵＴは、ＶＳＳとなる。正電源ＶＰがＶＳＳで、負電源ＶＮがＶＳＳで、入力電圧ＶＩＮがＶＳＳの場合には、ＭＧドライバの出力電圧ＶＯＵＴは、ＶＳＳとなる。正電源ＶＰがＶＳＳで、負電源ＶＮがＶＳＳで、入力電圧ＶＩＮがＶＲ１の場合には、ＭＧドライバの出力電圧ＶＯＵＴは、ＶＳＳとなる。上述のＶ１は、ベリファイ時に使用される電圧である。

図７は、第２の実施形態の半導体装置の詳細な構成を示す図である。
左マットメモリセルアレイ１Ｌと、右マットメモリセルアレイ１Ｒの間には、ＣＧドライバ２Ｌ，２Ｒおよび低電圧デコード回路３が配置されている。なお、図７ではメモリセル１００Ｌ，１００Ｒ、コントロールゲート線ＣＧＬ，ＣＧＲ、ソース線ＳＬ、ビット線ＢＬＬ，ＢＬＲが省略されている。

高電圧デコード回路５は、第１デコーダ５−１、第２デコーダ５−２、第３デコーダ５−３（スイッチ制御回路）を含む。第１デコーダ５−１、第２デコーダ５−２、第３デコーダ５−３には、正電源としてＶＰＰｓ、ＶＰＰｕが供給され、負電源としてＶＥＥｓ、ＶＥＥｕが供給される。

図７に示すように、この半導体装置は、２つのブロックＡ、Ｂが含まれる。書き込み時において、いずれかのブロックが選択される。

ブロックＡには、左マットメモリセルアレイ１Ｒおよび右メモリセルアレイの２つのロウ（上の２つのロウ）のメモリセルと、それらのメモリセルに接続されるメモリゲート線ＭＧＡＬ＜０＞，ＭＧＡＬ＜１＞，ＭＧＡＲ＜０＞，ＭＧＡＲ＜１＞と、コントロールゲート線（図示せず）が含まれる。また、ブロックＡには、ブロックＡに含まれる上述のメモリゲート線に接続されるＭＧドライバ４００ＡＬ＜０＞、４００ＡＬ＜１＞，４００ＡＲ＜０＞，４００ＡＲ＜１＞と、ブロックＡに含まれるコントロールゲート線に接続されるＣＧドライバ（図示せず）が含まれる。また、ブロックＡには、ブロックＡに含まれるＭＧドライバ４００ＡＬ＜０＞、４００ＡＬ＜１＞，４００ＡＲ＜０＞，４００ＡＲ＜１＞の正電源、負電源にそれぞれ接続される正側電圧線ＭＧＢＰＡ、負側電圧線ＭＧＢＮＡが含まれる。

ブロックＢには、左マットメモリセルアレイ１Ｒおよび右メモリセルアレイの２つのロウ（下の２つのロウ）のメモリセルと、それらのメモリセルに接続されるメモリゲート線ＭＧＢＬ＜０＞，ＭＧＢＬ＜１＞，ＭＧＢＲ＜０＞，ＭＧＢＲ＜１＞と、コントロールゲート線（図示せず）が含まれる。また、ブロックＢには、ブロックＢに含まれる上述のメモリゲート線に接続されるＭＧドライバ４００ＢＬ＜０＞、４００ＢＬ＜１＞，４００ＢＲ＜０＞，４００ＢＲ＜１＞と、ブロックＢに含まれるコントロールゲート線に接続されるＣＧドライバ（図示せず）が含まれる。また、ブロックＢには、ブロックＢに含まれるＭＧドライバ４００ＢＬ＜０＞、４００ＢＬ＜１＞，４００ＢＲ＜０＞，４００ＢＲ＜１＞の正電源、負電源にそれぞれ接続される正側電圧線ＭＧＢＰＢ、負側電圧線ＭＧＢＮＢが含まれる。

選択ブロックの正側電圧線、負側電圧線には、選択制御電圧ＭＧＢＰｓ、ＭＧＢＮｓが与えられる。非選択ブロックの正側電圧線、負側電圧線には、非選択制御電圧ＭＧＢＰｕ、ＭＧＢＮｕが与えられる。本実施の形態では、選択ブロックをブロックＡとするので、正側電圧線ＭＧＢＰＡ、負側電圧線ＭＧＢＮＡに、それぞれ選択制御電圧ＭＧＢＰｓ、ＭＧＢＮｓが与えられ、正側電圧線ＭＧＢＰＢ、負側電圧線ＭＧＢＮＢに、それぞれ非選択制御電圧ＭＧＢＰｕ、ＭＧＢＮｕが与えられる。

書き込み時には、２つのブロックの中から１つのブロックが選択され、２つのメモリマットの中から１つのメモリマットが選択される。さらに、選択されたメモリマットの選択されたブロックに含まれる２つのロウの中から１つのロウが選択される。

本実施の形態では、ブロックＡが選択され、かつ左メモリマット１Ｌが選択され、さらにブロックＡかつ左メモリマット１Ｌの上側のロウが選択されるものとする。選択されたロウのメモリセルには、メモリゲート線ＭＧＡＬ＜０＞が接続され、メモリゲート線ＭＧＡＬ＜０＞には、ＭＧドライバ４００ＡＬ＜０＞が接続される。

第１デコーダ５−１は、選択されたブロックＡに含まれる正側電圧線ＭＧＢＰＡおよび負側電圧線ＭＧＢＮＡにそれぞれ正側の選択制御電圧ＭＧＢＰｓ、負側の選択制御電圧ＭＧＢＮｓを供給する。第１デコーダ５−１は、非選択のブロックＢに含まれる正側電圧線ＭＧＢＰＢおよび負側電圧線ＭＧＢＮＢにそれぞれ正側の非選択制御電圧ＭＧＢＰｕ、負側の非選択制御電圧ＭＧＢＮｕを供給する。

第１デコーダ５−１は、ＭＧドライバ回路４Ｒに隣接して配置される。
第２デコーダ５−２は、右マットメモリアレイ１Ｒの制御のためのゲート電圧線ＭＧＧＲ＜０＞およびゲート電圧線ＭＧＧＲ＜１＞にそれぞれ非選択制御電圧ＭＧＧｕ、ＭＧＧｕを供給する。

第２デコーダ５−２は、ＭＧドライバ回路４Ｒに隣接して配置される。
第３デコーダ５−３は、左マットメモリアレイ１Ｌの制御のためのゲート電圧線ＭＧＧＬ＜０＞およびゲート電圧線ＭＧＧＬ＜１＞にそれぞれ選択制御電圧ＭＧＧｓ、非選択制御電圧ＭＧＧｕを供給する。

第３デコーダ５−３は、ＭＧドライバ回路４Ｌに隣接して配置される。
左メモリマット１Ｌ用のＭＧドライバ回路４Ｌは、ブロックＡに含まれるＭＧドライバ４００ＡＬ＜０＞，４００ＡＬ＜１＞を備え、ブロックＢに含まれるＭＧドライバ４００ＢＬ＜０＞，４００ＢＬ＜１＞を備える。ゲート電圧線ＭＧＧＬ＜０＞の電圧が左メモリマット１Ｌの両ブロックＡ，Ｂのロウ（０）のＭＧドライバ４００ＡＬ＜０＞，４００ＢＬ＜０＞に供給される。ゲート電圧線ＭＧＧＬ＜１＞の電圧が左メモリマット１Ｌの両ブロックＡ，Ｂのロウ（１）のＭＧドライバ４００ＡＬ＜１＞，４００ＢＬ＜１＞に供給される。

ＭＧドライバ４００ＡＬ＜０＞は、ＰＭＯＳトランジスタ４１ＡＬ＜０＞と、ＮＭＯＳトランジスタ４２ＡＬ＜０＞とを備える。ＰＭＯＳトランジスタ４１ＡＬ＜０＞と、ＮＭＯＳトランジスタ４２ＡＬ＜０＞のゲートは、ゲート電圧線ＭＧＧＬ＜０＞に接続される。ＰＭＯＳトランジスタ４１ＡＬ＜０＞のソースは、正側電圧線ＭＧＢＰＡに接続される。ＮＭＯＳトランジスタ４２ＡＬ＜０＞のソースは、負側電圧線ＭＧＢＮＡに接続される。ＰＭＯＳトランジスタ４１ＡＬ＜０＞のドレインとＮＭＯＳトランジスタ４２ＡＬ＜０＞のドレインとが接続され、その接続点がメモリゲート線ＭＧＡＬ＜０＞が接続される。

ＭＧドライバ４００ＡＬ＜１＞は、ＰＭＯＳトランジスタ４１ＡＬ＜１＞と、ＮＭＯＳトランジスタ４２ＡＬ＜１＞とで構成されるインバータである。ＰＭＯＳトランジスタ４１ＡＬ＜１＞と、ＮＭＯＳトランジスタ４２ＡＬ＜１＞のゲートは、ゲート電圧線ＭＧＧＬ＜１＞に接続される。ＰＭＯＳトランジスタ４１ＡＬ＜１＞のソースは、正側電圧線ＭＧＢＰＡに接続される。ＮＭＯＳトランジスタ４２ＡＬ＜１＞のソースは、負側電圧線ＭＧＢＮＡに接続される。ＰＭＯＳトランジスタ４１ＡＬ＜１＞のドレインとＮＭＯＳトランジスタ４２ＡＬ＜１＞のドレインとが接続され、その接続点がメモリゲート線ＭＧＡＬ＜１＞が接続される。

ＭＧドライバ４００ＢＬ＜０＞は、ＰＭＯＳトランジスタ４１ＢＬ＜０＞と、ＮＭＯＳトランジスタ４２ＢＬ＜０＞とで構成されるインバータである。ＰＭＯＳトランジスタ４１ＢＬ＜０＞と、ＮＭＯＳトランジスタ４２ＢＬ＜０＞のゲートは、ゲート電圧線ＭＧＧＬ＜０＞に接続される。ＰＭＯＳトランジスタ４１ＢＬ＜０＞のソースは、正側電圧線ＭＧＢＰＢに接続される。ＮＭＯＳトランジスタ４２ＢＬ＜０＞のソースは、負側電圧線ＭＧＢＮＢに接続される。ＰＭＯＳトランジスタ４１ＢＬ＜０＞のドレインとＮＭＯＳトランジスタ４２ＢＬ＜０＞のドレインとが接続され、その接続点がメモリゲート線ＭＧＢＬ＜０＞が接続される。

ＭＧドライバ４００ＢＬ＜１＞は、ＰＭＯＳトランジスタ４１ＢＬ＜１＞と、ＮＭＯＳトランジスタ４２ＢＬ＜１＞とで構成されるインバータである。ＰＭＯＳトランジスタ４１ＢＬ＜１＞と、ＮＭＯＳトランジスタ４２ＢＬ＜１＞のゲートは、ゲート電圧線ＭＧＧＬ＜１＞に接続される。ＰＭＯＳトランジスタ４１ＢＬ＜１＞のソースは、正側電圧線ＭＧＢＰＢに接続される。ＮＭＯＳトランジスタ４２ＢＬ＜１＞のソースは、負側電圧線ＭＧＢＮＢに接続される。ＰＭＯＳトランジスタ４１ＢＬ＜１＞のドレインとＮＭＯＳトランジスタ４２ＢＬ＜１＞のドレインとが接続され、その接続点がメモリゲート線ＭＧＢＬ＜１＞が接続される。

右メモリマット１Ｒ用のＭＧドライバ回路４Ｒは、ブロックＡに含まれるＭＧドライバ４００ＡＲ＜０＞，４００ＡＲ＜１＞を備え、ブロックＢに含まれるＭＧドライバ４００ＢＲ＜０＞，４００ＢＲ＜１＞を備える。ゲート電圧線ＭＧＧＲ＜０＞の電圧が右メモリマット１Ｒの両ブロックＡ，Ｂのロウ（０）のＭＧドライバ４００ＡＲ＜０＞，４００ＢＲ＜０＞に供給される。ゲート電圧線ＭＧＧＲ＜１＞の電圧が右メモリマット１Ｒの両ブロックＡ，Ｂのロウ（１）のＭＧドライバ４００ＡＲ＜１＞，４００ＢＲ＜１＞に供給される。

ＭＧドライバ４００ＡＲ＜０＞は、ＰＭＯＳトランジスタ４１ＡＲ＜０＞と、ＮＭＯＳトランジスタ４２ＡＲ＜０＞とで構成されるインバータである。ＰＭＯＳトランジスタ４１ＡＲ＜０＞と、ＮＭＯＳトランジスタ４２ＡＲ＜０＞のゲートは、ゲート電圧線ＭＧＧＲ＜０＞に接続される。ＰＭＯＳトランジスタ４１ＡＲ＜０＞のソースは、正側電圧線ＭＧＢＰＡに接続される。ＮＭＯＳトランジスタ４２ＡＲ＜０＞のソースは、負側電圧線ＭＧＢＮＡに接続される。ＰＭＯＳトランジスタ４１ＡＲ＜０＞のドレインとＮＭＯＳトランジスタ４２ＡＲ＜０＞のドレインとが接続され、その接続点がメモリゲート線ＭＧＡＲ＜０＞が接続される。

ＭＧドライバ４００ＡＲ＜１＞は、ＰＭＯＳトランジスタ４１ＡＲ＜１＞と、ＮＭＯＳトランジスタ４２ＡＲ＜１＞とで構成されるインバータである。ＰＭＯＳトランジスタ４１ＡＲ＜１＞と、ＮＭＯＳトランジスタ４２ＡＲ＜１＞のゲートは、ゲート電圧線ＭＧＧＲ＜１＞に接続される。ＰＭＯＳトランジスタ４１ＡＲ＜１＞のソースは、正側電圧線ＭＧＢＰＡに接続される。ＮＭＯＳトランジスタ４２ＡＲ＜１＞のソースは、負側電圧線ＭＧＢＮＡに接続される。ＰＭＯＳトランジスタ４１ＡＲ＜１＞のドレインとＮＭＯＳトランジスタ４２ＡＲ＜１＞のドレインとが接続され、その接続点がメモリゲート線ＭＧＡＲ＜１＞に接続される。

ＭＧドライバ４００ＢＲ＜０＞は、ＰＭＯＳトランジスタ４１ＢＲ＜０＞と、ＮＭＯＳトランジスタ４２ＢＲ＜０＞とで構成されるインバータである。ＰＭＯＳトランジスタ４１ＢＲ＜０＞と、ＮＭＯＳトランジスタ４２ＢＲ＜０＞のゲートは、ゲート電圧線ＭＧＧＲ＜０＞に接続される。ＰＭＯＳトランジスタ４１ＢＲ＜０＞のソースは、正側電圧線ＭＧＢＰＢに接続される。ＮＭＯＳトランジスタ４２ＢＲ＜０＞のソースは、負側電圧線ＭＧＢＮＢに接続される。ＰＭＯＳトランジスタ４１ＢＲ＜０＞のドレインとＮＭＯＳトランジスタ４２ＢＲ＜０＞のドレインとが接続され、その接続点がメモリゲート線ＭＧＢＲ＜０＞が接続される。

ＭＧドライバ４００ＢＲ＜１＞は、ＰＭＯＳトランジスタ４１ＢＲ＜１＞と、ＮＭＯＳトランジスタ４２ＢＲ＜１＞とで構成されるインバータである。ＰＭＯＳトランジスタ４１ＢＲ＜１＞と、ＮＭＯＳトランジスタ４２ＢＲ＜１＞のゲートは、ゲート電圧線ＭＧＧＲ＜１＞に接続される。ＰＭＯＳトランジスタ４１ＢＲ＜１＞のソースは、正側電圧線ＭＧＢＰＢに接続される。ＮＭＯＳトランジスタ４２ＢＲ＜１＞のソースは、負側電圧線ＭＧＢＮＢに接続される。ＰＭＯＳトランジスタ４１ＢＲ＜１＞のドレインとＮＭＯＳトランジスタ４２ＢＲ＜１＞のドレインとが接続され、その接続点がメモリゲート線ＭＧＢＲ＜１＞が接続される。

左メモリマット１Ｌ用のＭＧ押さえ回路９１Ｌは、ブロックＡに含まれるＮＭＯＳトランジスタ９１ＡＬ＜０＞、９１ＡＬ＜１＞と、ブロックＢに含まれるＮＭＯＳトランジスタ９１ＢＬ＜０＞、９１ＢＬ＜１＞とを備える。

ＮＭＯＳトランジスタ９１ＡＬ＜０＞のゲートは、ゲート電圧線ＭＧＦＩＸＧに接続される。ＮＭＯＳトランジスタ９１ＡＬ＜０＞のドレインは、メモリゲート線ＭＧＡＬ＜０＞に接続される。ＮＭＯＳトランジスタ９１ＡＬ＜０＞のソースは、ソース電圧線ＭＧＦＩＸＤに接続される。ＮＭＯＳトランジスタ９１ＡＬ＜１＞のゲートは、ゲート電圧線ＭＧＦＩＸＧに接続される。ＮＭＯＳトランジスタ９１ＡＬ＜１＞のドレインは、メモリゲート線ＭＧＡＬ＜１＞に接続される。ＮＭＯＳトランジスタ９１ＡＬ＜１＞のソースは、ソース電圧線ＭＧＦＩＸＤに接続される。ＮＭＯＳトランジスタ９１ＢＬ＜０＞のゲートは、ゲート電圧線ＭＧＦＩＸＧに接続される。ＮＭＯＳトランジスタ９１ＢＬ＜０＞のドレインは、メモリゲート線ＭＧＢＬ＜０＞に接続される。ＮＭＯＳトランジスタ９１ＢＬ＜０＞のソースは、ソース電圧線ＭＧＦＩＸＤに接続される。ＮＭＯＳトランジスタ９１ＢＬ＜１＞のゲートは、ゲート電圧線ＭＧＦＩＸＧに接続される。ＮＭＯＳトランジスタ９１ＢＬ＜１＞のドレインは、メモリゲート線ＭＧＢＬ＜１＞に接続される。ＮＭＯＳトランジスタ９１ＢＬ＜１＞のソースは、ソース電圧線ＭＧＦＩＸＤに接続される。

このようなＮＭＯＳトランジスタ９１ＡＬ＜０＞、９１ＡＬ＜１＞、９１ＢＬ＜０＞、９１ＢＬ＜１＞を設けることによって、リード時のコンロールゲート線とのカップリングによるメモリゲート線ＭＧＡＬ＜０＞、ＭＧＡＬ＜１＞、ＭＧＢＬ＜０＞、ＭＧＢＬ＜１＞の電圧の浮きを抑え、ソース電圧線ＭＧＦＩＸＤの電圧に固定することができる。

右メモリマット１Ｒ用のＭＧ押さえ回路９１Ｒは、ブロックＡに含まれるＮＭＯＳトランジスタ９１ＡＲ＜０＞、９１ＡＲ＜１＞と、ブロックＢに含まれるＮＭＯＳトランジスタ９１ＢＲ＜０＞、９１ＢＲ＜１＞とを備える。

ＮＭＯＳトランジスタ９１ＡＲ＜０＞のゲートは、ゲート電圧線ＭＧＦＩＸＧに接続される。ＮＭＯＳトランジスタ９１ＡＲ＜０＞のドレインは、メモリゲート線ＭＧＡＲ＜０＞に接続される。ＮＭＯＳトランジスタ９１ＡＲ＜０＞のソースは、ソース電圧線ＭＧＦＩＸＤに接続される。ＮＭＯＳトランジスタ９１ＡＲ＜１＞のゲートは、ゲート電圧線ＭＧＦＩＸＧに接続される。ＮＭＯＳトランジスタ９１ＡＲ＜１＞のドレインは、メモリゲート線ＭＧＡＲ＜１＞に接続される。ＮＭＯＳトランジスタ９１ＡＲ＜１＞のソースは、ソース電圧線ＭＧＦＩＸＤに接続される。ＮＭＯＳトランジスタ９１ＢＲ＜０＞のゲートは、ゲート電圧線ＭＧＦＩＸＧに接続される。ＮＭＯＳトランジスタ９１ＢＲ＜０＞のドレインは、メモリゲート線ＭＧＢＲ＜０＞に接続される。ＮＭＯＳトランジスタ９１ＢＲ＜０＞のソースは、ソース電圧線ＭＧＦＩＸＤに接続される。ＮＭＯＳトランジスタ９１ＢＲ＜１＞のゲートは、ゲート電圧線ＭＧＦＩＸＧに接続される。ＮＭＯＳトランジスタ９１ＢＲ＜１＞のドレインは、メモリゲート線ＭＧＢＲ＜１＞に接続される。ＮＭＯＳトランジスタ９１ＢＲ＜１＞のソースは、ソース電圧線ＭＧＦＩＸＤに接続される。

このようなＮＭＯＳトランジスタ９１ＡＲ＜０＞、９１ＡＲ＜１＞、９１ＢＲ＜０＞、９１ＢＲ＜１＞を設けることによって、リード時のコンロールゲート線とのカップリングによるメモリゲート線ＭＧＡＲ＜０＞、ＭＧＡＲ＜１＞、ＭＧＢＲ＜０＞、ＭＧＢＲ＜１＞の電圧の浮きを抑え、ソース電圧線ＭＧＦＩＸＤの電圧に固定することができる。

なお、書き込み時には、ＮＭＯＳトランジスタ９１ＡＲ＜０＞、９１ＡＲ＜１＞、９１ＢＲ＜０＞、９１ＢＲ＜１＞のすべてをオフさせる必要があるため、ソース電圧線ＭＧＦＩＸＤがＶＳＳに設定され、ゲート電圧線ＭＧＦＩＸＧがＶＥＥｕに設定される。

ＰＭＯＳトランジスタ４１ＡＬ＜０＞、４１ＡＬ＜１＞、４１ＢＬ＜０＞、４１ＢＬ＜１＞、４１ＡＲ＜０＞、４１ＡＲ＜１＞、４１ＢＲ＜０＞、４１ＢＲ＜１＞の基板電位は、半導体装置内の最大電圧に設定され、書き込み時には、ＶＰＰｓに設定される。

ＮＭＯＳトランジスタ４２ＡＬ＜０＞、４２ＡＬ＜１＞、４２ＢＬ＜０＞、４２ＢＬ＜１＞、４２ＡＲ＜０＞、４２ＡＲ＜１＞、４２ＢＲ＜０＞、４２ＢＲ＜１＞、９１ＡＬ＜０＞、９１ＡＬ＜１＞、９１ＢＬ＜０＞、９１ＢＬ＜１＞、９１ＡＲ＜０＞、９１ＡＲ＜１＞、９１ＢＲ＜０＞、９１ＢＲ＜１＞の基板電位は、半導体装置内の最小電圧に設定される。書き込み時には、この基板電位は、ＶＥＥｕ＝ＶＳＳに設定される。

図８は、１つのロウ上のメモリセルに書き込みを実施する場合の書き込みシーケンスの手順を表わすフローチャートである。

図８を参照して、ステップ０Ａは、すべてのメモリセルが非選択であるアイドル状態である。

ステップ１Ａにおいて、左メモリマット１Ｌのメモリゲート線ＭＧＬが選択されて、センスアンプ／書き込み制御回路６Ｌによって、外部データ入出力端子１５に入力されたライトデータＷＤに基づいて、左メモリマット１Ｌに書き込みパルスが印加される。

ステップ０Ｂにおいて、すべてのメモリセルが非選択であるアイドル状態に戻る。
ステップ２Ａにおいて、左メモリマット１Ｌのメモリセルにデータが書き込まれたかどうかを確認するため、左メモリマット１Ｌのメモリゲート線ＭＧＬが選択されて、センスアンプ／書き込み制御回路６Ｌによって、ベリファイが実施される。

ステップ３Ａにおいて、ベリファイがパスした場合には、処理がステップ４に進み、ベリファイがフェイルした場合には、処理がステップ０Ａに戻る。

ステップ４において、書き込み対象マットが右メモリマット１Ｒに切り替えられる。
ステップ０Ｃにおいて、すべてのメモリセルが非選択であるアイドル状態に戻る。

ステップ１Ｂにおいて、右メモリマット１Ｒのメモリゲート線ＭＧＲが選択されて、センスアンプ／書き込み制御回路６Ｒによって、外部データ入出力端子１５に入力されたライトデータＷＤに基づいて、右メモリマット１Ｒに書き込みパルスが印加される。

ステップ０Ｄにおいて、すべてのメモリセルが非選択であるアイドル状態に戻る。
ステップ２Ｂにおいて、右メモリマット１Ｒのメモリセルにデータが書き込まれたか確認するため、右メモリマット１Ｒのメモリゲート線ＭＧＲが選択されて、センスアンプ／書き込み制御回路６Ｌによって、ベリファイが実施される。

ステップ３Ｂにおいて、ベリファイがパスした場合には、処理がステップ０Ｅに進み、ベリファイがフェイルした場合には、処理がステップ０Ｃに戻る。

なお、上記の処理順序は、従来と同様であるが、従来ではメモリゲート線が分割されていないため、左メモリマット１Ｌの書き込み時には、左メモリマット１Ｌのメモリセルに接続されているメモリゲート線の部分だけでなく、右メモリマット１Ｒのメモリセルに接続されているメモリゲート線の部分も選択される。同様に、右メモリマット１Ｒの書き込み時には、右メモリマット１Ｒのメモリセルに接続されているメモリゲート線の部分だけでなく、左メモリマット１Ｌのメモリセルに接続されているメモリゲート線の部分も選択される。

図９は、第２の実施形態におけるメモリゲート線およびゲート電圧線の電圧の遷移と、制御電圧の遷移を表わす図である。

図９において、選択制御電圧ＭＧＢＰｓ、ＭＧＢＮｓ、ゲート電圧線ＭＧＧＬ＜０＞、ＭＧＧＲ＜０＞、メモリゲート線ＭＧＡＬ<０>、ＭＧＡＲ＜０＞、ＭＧＢ＊＜＊＞の電圧が実線で示され、非選択制御電圧ＭＧＢＰｕ、ＭＧＢＮｕ、ゲート電圧ＭＧＧＬ＜１＞、ＭＧＧＲ＜１＞、メモリゲート線ＭＧＡＬ<１>、ＭＧＡＲ＜１＞の電圧が破線で示されている。ただし、ＭＧＢ＊＜＊＞は、ＭＧＢＬ＜０＞、ＭＧＢＬ＜１＞、ＭＧＢＲ＜０＞、およびＭＧＢＲ＜１＞のすべてを表わす。

図９の右端に示されるＶＰＰｓは１０Ｖ程度の正電圧、ＶＰＰｕ（＝ＶＥＥｓ）は３Ｖ程度の正電圧である。ＶＥＥｕはＶＳＳレベルである。

以下、図８のフローチャートの手順に従って電圧の遷移を説明する。図８のフローチャートの各ステップに対応する期間は図９の上部に記載する。

ステップ０Ａ（アイドル状態）において、すべての信号は非選択状態であり、ＭＧＧＬ＜０＞、ＭＧＧＬ＜１＞、ＭＧＧＲ＜０＞、ＭＧＧＲ＜１＞は、ＶＲ１レベルとなり、その他の信号はＶＳＳ（＝ＶＥＥｕ）レベルとなる。

ステップ１Ａ（左メモリマット１Ｌに書き込みパルスを印加）において、第１デコーダ５−１によって、制御電圧ＭＧＢＰｓ、ＭＧＢＰｕ、ＭＧＢＮｓ、ＭＧＢＮｕのうち、正側の選択制御電圧ＭＧＢＰｓがＶＰＰｓレベルとなり、正側の非選択制御電圧ＭＧＢＰｕがＶＰＰｕレベルとなり、負側の選択制御電圧ＭＧＢＮｓがＶＰＰｕレベルとなり、負側の非選択制御電圧ＭＧＢＮｕがＶＳＳ（＝ＶＥＥｕ）レベルを維持する。

また、第２デコーダ５−２および第３デコーダ５−３によって、ゲート電圧線ＭＧＧＬ＜０＞、ＭＧＧＬ＜１＞、ＭＧＧＲ＜０＞、ＭＧＧＲ＜１＞のうち、選択メモリマット１Ｌの選択ロウ（０）のゲート電圧線ＭＧＧＬ＜０＞のみがＶＰＰｕ（＝ＶＥＥｓ）レベルとなり、その他は、ＶＰＰｓレベルとなる。

その結果、ＭＧドライバ回路４Ｌおよび４Ｒによって、メモリゲート線ＭＧＡＬ＜０＞、ＭＧＡＬ＜１＞、ＭＧＡＲ＜０＞、ＭＧＡＲ＜１＞のうち、選択メモリマット１Ｌの選択ブロックＡの選択ロウ（０）のメモリゲート線ＭＧＡＬ＜０＞のみがＶＰＰｓレベルとなり（活性化される）、その他は、ＶＰＰｕ（＝ＶＥＥｓ）レベルとなる。

また、ＭＧドライバ回路４Ｌおよび４Ｒによって、非選択ブロックＢのメモリゲート線ＭＧＢＬ＜０＞、ＭＧＢＬ＜１＞、ＭＧＢＲ＜０＞、ＭＧＢＲ＜１＞は、ＶＳＳ（＝ＶＥＥｕ）を維持する。

センスアンプ／書き込み制御回路６Ｌによって、外部データ入出力端子１５に入力されたライトデータＷＤに基づいて、左メモリマット１Ｌに書き込みパルスが印加される。

その後、一旦ステップ０Ｂ（アイドル状態）に戻り、ステップ２Ａに移行する。
ステップ２Ａ（左メモリマット１Ｌのベリファイ）において、第１デコーダ５−１によって、制御電圧ＭＧＢＰｓ、ＭＧＢＰｕ、ＭＧＢＮｓ、ＭＧＢＮｕのうち、正側の選択制御電圧ＭＧＢＰｓのみがＶＲ１レベルとなり、その他は、ＶＳＳ（＝ＶＥＥｕ）レベルを維持する。

また、第２デコーダ５−２および第３デコーダ５−３によって、ゲート電圧線ＭＧＧＬ＜０＞、ＭＧＧＬ＜１＞、ＭＧＧＲ＜０＞、ＭＧＧＲ＜１＞のうち、選択メモリマット１Ｌの選択ロウ（０）のゲート電圧線ＭＧＧＬ＜０＞のみがＶＳＳ（＝ＶＥＥｕ）レベルとなり、その他は、ＶＲ１ベルとなる。

その結果、ＭＧドライバ回路４Ｌおよび４Ｒによって、メモリゲート線ＭＧＡＬ＜０＞、ＭＧＡＬ＜１＞、ＭＧＡＲ＜０＞、ＭＧＡＲ＜１＞のうち、選択メモリマット１Ｌの選択ブロックＡの選択ロウ（０）のメモリゲート線ＭＧＡＬ＜０＞のみがＶＲ１レベルとなり、その他は、ＶＳＳ（＝ＶＥＥｕ）レベルとなる。

また、ＭＧドライバ回路４Ｌおよび４Ｒによって、非選択ブロックＢのメモリゲート線ＭＧＢＬ＜０＞、ＭＧＢＬ＜１＞、ＭＧＢＲ＜０＞、ＭＧＢＲ＜１＞は、ＶＳＳ（＝ＶＥＥｕ）を維持する。

センスアンプ／書き込み制御回路６Ｌによって、左メモリマット１Ｌのベリファイが行われる。

その後、ステップ４（選択メモリマットを右メモリマット１Ｒに切り替え）、ステップ０Ｃ（アイドル状態）を経て、ステップ１Ｂに移行する。

ステップ１Ｂ（右メモリマット１Ｒに書き込みパルスを印加）において、第１デコーダ５−１によって、制御電圧ＭＧＢＰｓ、ＭＧＢＰｕ、ＭＧＢＮｓ、ＭＧＢＮｕのうち、正側の選択制御電圧ＭＧＢＰｓがＶＰＰｓレベルとなり、正側の非選択制御電圧ＭＧＢＰｕがＶＰＰｕレベルとなり、負側の選択制御電圧ＭＧＢＮｓがＶＰＰｕレベルとなり、負側の非選択制御電圧ＭＧＢＮｕがＶＳＳ（＝ＶＥＥｕ）レベルを維持する。

また、第２デコーダ５−２および第３デコーダ５−３によって、ゲート電圧線ＭＧＧＬ＜０＞、ＭＧＧＬ＜１＞、ＭＧＧＲ＜０＞、ＭＧＧＲ＜１＞のうち、選択メモリマット１Ｒの選択ロウ（０）のゲート電圧線ＭＧＧＲ＜０＞のみがＶＰＰｕ（＝ＶＥＥｓ）レベルとなり、その他は、ＶＰＰｓレベルとなる。

その結果、ＭＧドライバ回路４Ｌおよび４Ｒによって、メモリゲート線ＭＧＡＬ＜０＞、ＭＧＡＬ＜１＞、ＭＧＡＲ＜０＞、ＭＧＡＲ＜１＞のうち、選択メモリマット１Ｒの選択ブロックＡの選択ロウ（０）のメモリゲート線ＭＧＡＲ＜０＞のみがＶＰＰｓレベルとなり（活性化される）、その他は、ＶＰＰｕ（＝ＶＥＥｓ）レベルとなる。

また、ＭＧドライバ回路４Ｌおよび４Ｒによって、非選択ブロックＢのメモリゲート線ＭＧＢＬ＜０＞、ＭＧＢＬ＜１＞、ＭＧＢＲ＜０＞、ＭＧＢＲ＜１＞は、ＶＳＳ（＝ＶＥＥｕ）を維持する。

センスアンプ／書き込み制御回路６Ｒによって、外部データ入出力端子１５に入力されたライトデータＷＤに基づいて、右メモリマット１Ｒに書き込みパルスが印加される。

その後、一旦ステップ０Ｄ（アイドル状態）に戻り、ステップ２Ｂに移行する。
ステップ２Ｂ（右メモリマット１Ｒのベリファイ）において、第１デコーダ５−１によって、制御電圧ＭＧＢＰｓ、ＭＧＢＰｕ、ＭＧＢＮｓ、ＭＧＢＮｕのうち、正側の選択制御電圧ＭＧＢＰｓのみがＶＲ１レベルとなり、その他は、ＶＳＳ（＝ＶＥＥｕ）レベルを維持する。

また、第２デコーダ５−２および第３デコーダ５−３によって、ゲート電圧線ＭＧＧＬ＜０＞、ＭＧＧＬ＜１＞、ＭＧＧＲ＜０＞、ＭＧＧＲ＜１＞のうち、選択メモリマット１Ｒの選択ロウ（０）のゲート電圧線ＭＧＧＲ＜０＞のみがＶＳＳ（＝ＶＥＥｕ）レベルとなり、その他は、ＶＲ１レベルとなる。

その結果、ＭＧドライバ回路４Ｌおよび４Ｒによって、メモリゲート線ＭＧＡＬ＜０＞、ＭＧＡＬ＜１＞、ＭＧＡＲ＜０＞、ＭＧＡＲ＜１＞のうち、選択メモリマット１Ｒの選択ブロックＡの選択ロウ（０）のメモリゲート線ＭＧＡＲ＜０＞のみがＶＲ１レベルとなり、その他は、ＶＳＳ（＝ＶＥＥｕ）レベルとなる。

また、ＭＧドライバ回路４Ｌおよび４Ｒによって、非選択ブロックＢのメモリゲート線ＭＧＢＬ＜０＞、ＭＧＢＬ＜１＞、ＭＧＢＲ＜０＞、ＭＧＢＲ＜１＞は、ＶＳＳ（＝ＶＥＥｕ）を維持する。

センスアンプ／書き込み制御回路６Ｒによって、右メモリマット１Ｒのベリファイが行われる。

その後、ステップ０Ｅ（アイドル状態）に戻り、書き込みシーケンスが終了する。
以上のように、本実施の形態では、左メモリマットと右メモリマットのメモリゲート線を分断し、独立に制御することによって、書き込み時に書き込み対象メモリセルのあるメモリマット以外のメモリゲート線を非選択にできる。これによって、非選択メモリセルに接続されるメモリゲートを選択する時間が半減され、ディスターブによるメモリセルのご書き込みまたは誤消去が低減される。

また、本実施の形態では、コントロールゲート線も短くするために分断するので、コントロールゲート線を高速に立ち上げることができ、高速読出しが実現できる。

左メモリマットのコントロールゲート線を駆動するＣＧドライバを左メモリマットの右側に配置し、右メモリマットのコントロールゲート線を駆動するＣＧドライバを右メモリマットの左側に配置し、これらのＣＧドライバの間に、これらのＣＧドライバを制御する低電圧デコード回路を配置する。２つのＣＧドライバと低電圧デコーダとが近接して配置されるので、左メモリマットのコントロールゲート線と、右メモリマットのコントロールゲート線を高速に立ち上げることができるとともに、これらのコントロールゲート線の電圧が変化するタイミングの差を少なくすることができる。

左メモリマットのメモリゲート線を駆動するＭＧドライバを左メモリマットの左側に配置し、右メモリマットのメモリゲート線を駆動するＭＧドライバを右メモリマットの右側に配置し、これらのＭＧドライバを制御する高電圧デコード回路を右メモリマットのＭＧドライバの右側に配置する。これによって、高電圧が印加される高電圧デコード回路が、低電圧が印加される低電圧デコード回路から離れた位置に配置することができる。
［第３の実施形態］
図１０は、第３の実施形態の半導体装置の構成を表わす図である。

この半導体装置が、第２の実施形態の半導体装置と相違する点は、ＭＧスイッチ回路５２を備える点である。ＭＧスイッチ回路５２は、左メモリマット１Ｌのメモリゲート線ＭＧＬと、右メモリマット１Ｒのメモリゲート線ＭＧＲとを接続または分断する。

また、この半導体装置は、第２の実施形態の半導体装置に含まれる左メモリマット１Ｌ用のＭＧドライバ回路４Ｌの代わりに、左マット１Ｌのメモリゲート線ＭＧＡＬ，ＭＧＢＬを非選択の電圧に遷移させるためのＭＧリセット回路８１を備える。

図１１は、第３の実施形態の半導体装置の詳細な構成を示す図である。
図１１ではメモリセル１００Ｌ，１００Ｒ、コントロールゲート線ＣＧＬ，ＣＧＲ、ソース線ＳＬ、ビット線ＢＬＬ，ＢＬＲが省略されている。

ＭＧスイッチ回路５２は、左メモリマット１ＬのＣＧドライバ回路２Ｌと、左メモリマット１ＬのＭＧ押さえ回路９１Ｌの間に配置される。

第２の実施の形態では、正側電圧線ＭＧＢＰＡおよびＭＧＢＰＢ、負側電圧線ＭＧＢＮＡおよびＭＧＢＮＢが、ＭＧドライバ回路４Ｌと４Ｒに接続した。そのため、正側電圧線ＭＧＢＰＡおよびＭＧＢＰＢ、負側電圧線ＭＧＢＮＡおよびＭＧＢＮＢがメモリアレイ１Ｌ、１Ｒ上を横断させる必要がある。一方、第３の実施形態では、ＭＧリセット回路８１は、正電源を使用しない。そのため、負側電圧線ＭＧＢＮＡおよびＭＧＢＮＢのみがメモリアレイ１Ｌ、１Ｒ上を横断する。正側電圧線ＭＧＢＰＡおよびＭＧＢＰＢは、右メモリマット１ＲのＭＧドライバ回路４Ｒのみと接続する。

ＭＧドライバ回路４Ｒは、第２の実施形態と同様に、左マットメモリセルアレイ１Ｌと右マットメモリセルアレイ１Ｒの両方を囲む領域の外側における右マットメモリセルアレイ１Ｒに隣接した位置に配置される。具体的には、ＭＧドライバ回路４Ｒは、右マットメモリセルアレイ１Ｒの右側に隣接して配置される。

第１デコーダ５−１は、第２の実施形態と同様に、選択されたブロックＡに含まれる正側電圧線ＭＧＢＰＡおよび負側電圧線ＭＧＢＮＡにそれぞれ正側の選択制御電圧ＭＧＢＰｓ、負側の選択制御電圧ＭＧＢＮｓを供給する。第１デコーダ５−１は、非選択のブロックＢに含まれる正側電圧線ＭＧＢＰＢおよび負側電圧線ＭＧＢＮＢにそれぞれ正側の非選択制御電圧ＭＧＢＰｕ、負側の非選択制御電圧ＭＧＢＮｕを供給する。第１デコーダ５−１は、ＭＧドライバ回路４Ｒに隣接して配置される。

また、第２の実施形態では、ＭＧ押さえ回路９１Ｌ，９１Ｒに含まれるＮＭＯＳトランジスタ９１ＡＬ＜０＞、９１ＡＬ＜１＞、９１ＢＬ＜０＞、９１ＢＬ＜１＞、９１ＡＲ＜０＞、９１ＡＲ＜１＞、９１ＢＲ＜０＞、９１ＢＲ＜１＞のゲートは、ゲート電圧線ＭＧＦＩＸＧに接続される。

これに対して、第３の実施形態では、左メモリマット１ＬのＭＧ押さえ回路９１Ｌに含まれるＮＭＯＳトランジスタ９１ＡＬ＜０＞、９１ＡＬ＜１＞、９１ＢＬ＜０＞、９１ＢＬ＜１＞と、ＭＧリセット回路８１に含まれるＮＭＯＳトランジスタ８１Ａ＜０＞、８１Ａ＜１＞、８１Ｂ＜０＞、８１Ｂ＜１＞のゲートは、ゲート電圧線ＭＧＦＩＸＧＬに接続される。また、右メモリマット１ＲのＭＧ押さえ回路９１Ｒに含まれる９１ＡＲ＜０＞、９１ＡＲ＜１＞、９１ＢＲ＜０＞、９１ＢＲ＜１＞のゲートは、ゲート電圧線ＭＧＦＩＸＧＲに接続される。

この半導体装置は、第２の実施形態の半導体装置に含まれる第３デコーダ５−３の代わりに、第３デコーダ５−３２（スイッチ制御回路）を備える。

第３デコーダ５−３２は、ブロックに共通の相補信号であるスイッチ信号ＭＧＴｐとＭＧＴｎをＭＧスイッチ回路５２に供給する。

ＭＧスイッチ回路５２は、ブロックＡに含まれるＰＭＯＳトランジスタ５２Ａ＜０＞、ＮＭＯＳトランジスタ５３Ａ＜０＞、ＰＭＯＳトランジスタ５２Ａ＜１＞、ＮＭＯＳトランジスタ５３Ａ＜１＞と、ブロックＢに含まれるＰＭＯＳトランジスタ５２Ｂ＜０＞、ＮＭＯＳトランジスタ５３Ｂ＜０＞、ＰＭＯＳトランジスタ５２Ｂ＜１＞、ＮＭＯＳトランジスタ５３Ｂ＜１＞とを備える。

ＰＭＯＳトランジスタ５２Ａ＜０＞とＮＭＯＳトランジスタ５３Ａ＜０＞は、ＣＭＯＳ（Complementary MOS）トランスファゲートを構成する。ＰＭＯＳトランジスタ５２Ａ＜０＞およびＮＭＯＳトランジスタ５３Ａ＜０＞は、左メモリマット１Ｌのメモリゲート線ＭＧＡＬ＜０＞の一端と、右メモリマット１Ｒのメモリゲート線ＭＧＡＲ＜０＞の一端の間に設けられる。ＰＭＯＳトランジスタ５２Ａ＜０＞のゲートは、スイッチ信号ＭＧＴｎを受ける。ＮＭＯＳトランジスタ５３Ａ＜０＞のゲートは、スイッチ信号ＭＧＴｐを受ける。

ＰＭＯＳトランジスタ５２Ａ＜１＞とＮＭＯＳトランジスタ５３Ａ＜１＞は、ＣＭＯＳトランスファゲートを構成する。ＰＭＯＳトランジスタ５２Ａ＜１＞およびＮＭＯＳトランジスタ５３Ａ＜１＞は、左メモリマット１Ｌのメモリゲート線ＭＧＡＬ＜１＞の一端と、右メモリマット１Ｒのメモリゲート線ＭＧＡＲ＜１＞の一端の間に設けられる。ＰＭＯＳトランジスタ５２Ａ＜１＞のゲートは、スイッチ信号ＭＧＴｎを受ける。ＮＭＯＳトランジスタ５３Ａ＜１＞のゲートは、スイッチ信号ＭＧＴｐを受ける。

ＰＭＯＳトランジスタ５２Ｂ＜０＞とＮＭＯＳトランジスタ５３Ｂ＜０＞は、ＣＭＯＳトランスファゲートを構成する。ＰＭＯＳトランジスタ５２Ｂ＜０＞およびＮＭＯＳトランジスタ５３Ｂ＜０＞は、左メモリマット１Ｌのメモリゲート線ＭＧＢＬ＜０＞の一端と、右メモリマット１Ｒのメモリゲート線ＭＧＢＲ＜０＞の一端の間に設けられる。ＰＭＯＳトランジスタ５２Ｂ＜０＞のゲートは、スイッチ信号ＭＧＴｎを受ける。ＮＭＯＳトランジスタ５３Ｂ＜０＞のゲートは、スイッチ信号ＭＧＴｐを受ける。

ＰＭＯＳトランジスタ５２Ｂ＜１＞とＮＭＯＳトランジスタ５３Ｂ＜１＞は、ＣＭＯＳトランスファゲートを構成する。ＰＭＯＳトランジスタ５２Ｂ＜１＞およびＮＭＯＳトランジスタ５３Ｂ＜１＞は、左メモリマット１Ｌのメモリゲート線ＭＧＢＬ＜１＞の一端と、右メモリマット１Ｒのメモリゲート線ＭＧＢＲ＜１＞の一端の間に設けられる。ＰＭＯＳトランジスタ５２Ｂ＜１＞のゲートは、スイッチ信号ＭＧＴｎを受ける。ＮＭＯＳトランジスタ５３Ｂ＜１＞のゲートは、スイッチ信号ＭＧＴｐを受ける。

ＭＧリセット回路８１は、ブロックＡに含まれるＮＭＯＳトランジスタ８１Ａ＜０＞、８１Ａ＜１＞と、ブロックＢに含まれるＮＭＯＳトランジスタ８１Ｂ＜０＞、８１Ｂ＜１＞とを備える。

ＮＭＯＳトランジスタ８１Ａ＜０＞のゲートは、ゲート電圧線ＭＧＦＩＸＧＬに接続される。ＮＭＯＳトランジスタ８１Ａ＜０＞のドレインは、メモリゲート線ＭＧＡＬ＜０＞に接続される。ＮＭＯＳトランジスタ８１Ａ＜０＞のソースは、負側電圧線ＭＧＢＮＡに接続される。

ＮＭＯＳトランジスタ８１Ａ＜１＞のゲートは、ゲート電圧線ＭＧＦＩＸＧＬに接続される。ＮＭＯＳトランジスタ８１Ａ＜１＞のドレインは、メモリゲート線ＭＧＡＬ＜１＞に接続される。ＮＭＯＳトランジスタ８１Ａ＜１＞のソースは、負側電圧線ＭＧＢＮＡに接続される。

ＮＭＯＳトランジスタ８１Ｂ＜０＞のゲートは、ゲート電圧線ＭＧＦＩＸＧＬに接続される。ＮＭＯＳトランジスタ８１Ｂ＜０＞のドレインは、メモリゲート線ＭＧＢＬ＜０＞に接続される。ＮＭＯＳトランジスタ８１Ｂ＜０＞のソースは、負側電圧線ＭＧＢＮＢに接続される。

ＮＭＯＳトランジスタ８１Ｂ＜１＞のゲートは、ゲート電圧線ＭＧＦＩＸＧＬに接続される。ＮＭＯＳトランジスタ８１Ｂ＜１＞のドレインは、メモリゲート線ＭＧＢＬ＜１＞に接続される。ＮＭＯＳトランジスタ８１Ｂ＜１＞のソースは、負側電圧線ＭＧＢＮＢに接続される。

図１２は、第３の実施形態におけるメモリゲート線およびゲート電圧線の電圧の遷移と、制御電圧の遷移を表わす図である。

図１２には、第２の実施形態から変更のある電圧及び追加された電圧のみが記載されている。そのため、表記されていない正側電圧ＭＧＢＰｓ、ＭＧＢＰｕ、負側電圧ＭＧＢＮｓ、ＭＧＢＮｕの遷移は図９と同じである。

図１２において、ゲート電圧線ＭＧＦＩＸＧＬ、スイッチ信号ＭＧＴｐ、ゲート電圧線ＭＧＧＲ＜０＞、メモリゲート線ＭＧＡＬ＜０＞、ＭＧＡＲ＜０＞、ＭＧＢ＊＜＊＞の電圧が実線で示され、ゲート電圧線ＭＧＦＩＸＧＲ、スイッチ信号ＭＧＴｎ、ゲート電圧線ＭＧＧＲ＜１＞、メモリゲート線ＭＧＡＬ＜１＞、ＭＧＡＲ＜１＞、ＭＧＢ＊＜＊＞の電圧が破線で示される。

以下、図８のフローチャートの手順に従って電圧の遷移を説明する。図８のフローチャートの各ステップに対応する期間は図１２の上部に記載する。

ステップ０Ａ（アイドル状態）において、すべての信号は非選択状態であり、ＭＧＴＰ、ＭＧＧＲ＜０＞、ＭＧＧＲ＜１＞は、ＶＲ１レベルとなり、ＭＧＦＩＸＧＬ、ＭＧＦＩＸＧＲは、ＶＰＰｕ（＝ＶＥＥｓ）レベルとなり、その他の信号はＶＳＳ（＝ＶＥＥｕ）レベルとなる。

ステップ１Ａ（左メモリマット１Ｌに書き込みパルスを印加）において、第１デコーダ５−１によって、制御電圧ＭＧＢＰｓ、ＭＧＢＰｕ、ＭＧＢＮｓ、ＭＧＢＮｕのうち、正側の選択制御電圧ＭＧＢＰｓがＶＰＰｓレベルとなり、正側の非選択制御電圧ＭＧＢＰｕがＶＰＰｕレベルとなり、負側の選択制御電圧ＭＧＢＮｓがＶＰＰｕレベルとなり、負側の非選択制御電圧ＭＧＢＮｕがＶＳＳ（＝ＶＥＥｕ）レベルを維持する。

また、第２デコーダ５−２によって、ゲート電圧線ＭＧＧＲ＜０＞、ＭＧＧＲ＜１＞のうち、選択ロウ（０）のゲート電圧線ＭＧＧＲ＜０＞がＶＰＰｕ（＝ＶＥＥｓ）レベルとなり、その他は、ＶＰＰｓレベルとなる。

また、第３デコーダ５−３２によって、スイッチ信号ＭＧＴｐがＶＰＰｓレベルとなり、スイッチ信号ＭＧＴｎが、ＶＰＰｕ（＝ＶＥＥｓ）レベルとなる。これにより、ＭＧスイッチ回路５２に含まれるＮＭＯＳトランジスタ５３Ａ＜０＞、５３Ａ＜１＞、５３Ｂ＜０＞、５３Ｂ＜１＞およびＰＭＯＳトランジスタ５２Ａ＜０＞、５２Ａ＜１＞、５２Ｂ＜０＞、５２Ｂ＜１＞がすべてオンとなる。その結果、メモリゲート線ＭＧＡＬ＜０＞とＭＧＡＲ＜０＞が接続され、メモリゲート線ＭＧＡＬ＜１＞とＭＧＡＲ＜１＞が接続され、メモリゲート線ＭＧＢＬ＜０＞とＭＧＢＲ＜０＞が接続され、メモリゲート線ＭＧＢＬ＜１＞とＭＧＢＲ＜１＞が接続される。

以上により、ＭＧドライバ回路４Ｒによって、メモリゲート線ＭＧＡＬ＜０＞、ＭＧＡＬ＜１＞、ＭＧＡＲ＜０＞、ＭＧＡＲ＜１＞のうち、両メモリマット（１Ｌ、１Ｒ）の選択ブロックＡの選択ロウ（０）のメモリゲート線ＭＧＡＬ＜０＞、ＭＧＡＲ＜０＞のみがＶＰＰｓレベルとなり（活性化される）、その他は、ＶＰＰｕ（＝ＶＥＥｓ）レベルとなる。また、ＭＧドライバ回路４Ｒによって、非選択ブロックＢのメモリゲート線ＭＧＢＬ＜０＞、ＭＧＢＬ＜１＞、ＭＧＢＲ＜０＞、ＭＧＢＲ＜１＞は、ＶＳＳ（＝ＶＥＥｕ）を維持する。

センスアンプ／書き込み制御回路６Ｌによって、外部データ入出力端子１５に入力されたライトデータＷＤに基づいて、左メモリマット１Ｌに書き込みパルスが印加される。

その後、一旦ステップ０Ｂ（アイドル状態）に戻り、ステップ２Ａに移行する。
ステップ２Ａ（左メモリマット１Ｌのベリファイ）において、第１デコーダ５−１によって、制御電圧ＭＧＢＰｓ、ＭＧＢＰｕ、ＭＧＢＮｓ、ＭＧＢＮｕのうち、正側の選択制御電圧ＭＧＢＰｓのみがＶＲ１レベルとなり、その他は、ＶＳＳ（＝ＶＥＥｕ）レベルを維持する。

また、第２デコーダ５−２によって、ゲート電圧線ＭＧＧＲ＜０＞、ＭＧＧＲ＜１＞のうち、選択ロウ（０）のゲート電圧線ＭＧＧＲ＜０＞がＶＳＳ（＝ＶＥＥｕ）レベルとなり、その他は、ＶＲ１レベルとなる。

また、第３デコーダ５−３２によって、スイッチ信号ＭＧＴｐがＶＲ１レベルとなり、スイッチ信号ＭＧＴｎが、ＶＳＳ（＝ＶＥＥｕ）レベルとなる。

これにより、ＭＧスイッチ回路５２に含まれるＮＭＯＳトランジスタ５３Ａ＜０＞、５３Ａ＜１＞、５３Ｂ＜０＞、５３Ｂ＜１＞がオフとなり、ＰＭＯＳトランジスタ５２Ａ＜０＞、５２Ａ＜１＞、５２Ｂ＜０＞、５２Ｂ＜１＞がオンとなる。その結果、メモリゲート線ＭＧＡＬ＜０＞とＭＧＡＲ＜０＞の接続が維持され、メモリゲート線ＭＧＡＬ＜１＞とＭＧＡＲ＜１＞の接続が維持され、メモリゲート線ＭＧＢＬ＜０＞とＭＧＢＲ＜０＞の接続が維持され、メモリゲート線ＭＧＢＬ＜１＞とＭＧＢＲ＜１＞の接続が維持される。

以上により、ＭＧドライバ回路４Ｒによって、メモリゲート線ＭＧＡＬ＜０＞、ＭＧＡＬ＜１＞、ＭＧＡＲ＜０＞、ＭＧＡＲ＜１＞のうち、両メモリマット（１Ｌ、１Ｒ）の選択ブロックＡの選択ロウ（０）のメモリゲート線ＭＧＡＬ＜０＞、ＭＧＡＲ＜０＞のみがＶＲ１レベルとなり、その他は、ＶＳＳ（＝ＶＥＥｕ）レベルとなる。また、ＭＧドライバ回路４Ｒによって、非選択ブロックＢのメモリゲート線ＭＧＢＬ＜０＞、ＭＧＢＬ＜１＞、ＭＧＢＲ＜０＞、ＭＧＢＲ＜１＞は、ＶＳＳ（＝ＶＥＥｕ）を維持する。

センスアンプ／書き込み制御回路６Ｌによって、左メモリマット１Ｌのベリファイが行われる。

その後、ステップ４（選択メモリマットを右メモリマット１Ｒに切り替え）、ステップ０Ｃ（アイドル状態）を経て、ステップ１Ｂに移行する。

ステップ１Ｂ（右メモリマット１Ｒに書き込みパルスを印加）において、第１デコーダ５−１によって、制御電圧ＭＧＢＰｓ、ＭＧＢＰｕ、ＭＧＢＮｓ、ＭＧＢＮｕのうち、正側の選択制御電圧ＭＧＢＰｓがＶＰＰｓレベルとなり、正側の非選択制御電圧ＭＧＢＰｕがＶＰＰｕレベルとなり、負側の選択制御電圧ＭＧＢＮｓがＶＰＰｕレベルとなり、負側の非選択制御電圧ＭＧＢＮｕがＶＳＳ（＝ＶＥＥｕ）レベルを維持する。

また、第２デコーダ５−２によって、ゲート電圧線ＭＧＧＲ＜０＞、ＭＧＧＲ＜１＞のうち、選択ロウ（０）のゲート電圧線ＭＧＧＲ＜０＞がＶＰＰｕ（＝ＶＥＥｓ）レベルとなり、その他は、ＶＰＰｓレベルとなる。

また、第３デコーダ５−３２によって、スイッチ信号ＭＧＴｐがＶＰＰｕ（＝ＶＥＥｓ）レベルとなり、スイッチ信号ＭＧＴｎが、ＶＰＰｓレベルとなる。これにより、ＭＧスイッチ回路５２に含まれるＮＭＯＳトランジスタ５３Ａ＜０＞、５３Ａ＜１＞、５３Ｂ＜０＞、５３Ｂ＜１＞およびＰＭＯＳトランジスタ５２Ａ＜０＞、５２Ａ＜１＞、５２Ｂ＜０＞、５２Ｂ＜１＞がすべてオフとなる。その結果、メモリゲート線ＭＧＡＬ＜０＞とＭＧＡＲ＜０＞が分断され、メモリゲート線ＭＧＡＬ＜１＞とＭＧＡＲ＜１＞が分断され、メモリゲート線ＭＧＢＬ＜０＞とＭＧＢＲ＜０＞が分断され、メモリゲート線ＭＧＢＬ＜１＞とＭＧＢＲ＜１＞が分断される。

また、ゲート電圧ＭＧＦＩＸＧＬがＶＰＰｓレベルに設定される。これにより、ＭＧリセット回路８１内のＮＭＯＳトランジスタ８１Ａ＜０＞，８１Ａ＜１＞によって、左メモリマット１Ｌの選択ブロックＡのメモリゲート線ＭＧＡＬ＜０＞、ＭＧＡＬ＜１＞の電圧はディスチャージして、負側の選択制御電圧ＭＧＢＮｓ（＝ＶＰＰｕ）レベルに固定される。また、ＭＧリセット回路８１内のＮＭＯＳトランジスタ８１Ｂ＜０＞，８ＢＡ＜１＞によって、左メモリマット１Ｌの非選択ブロックＢのメモリゲート線ＭＧＢＬ＜０＞、ＭＧＢＬ＜１＞の電圧はディスチャージして、負側の非選択制御電圧ＭＧＢＮｕ（＝ＶＳＳ）レベルに固定される。

以上により、ＭＧドライバ回路４Ｒによって、メモリゲート線ＭＧＡＬ＜０＞、ＭＧＡＬ＜１＞、ＭＧＡＲ＜０＞、ＭＧＡＲ＜１＞のうち、右メモリマット１Ｒの選択ブロックＡの選択ロウ（０）のメモリゲートＭＧＡＲ＜０＞のみがＶＰＰｓレベルとなり（活性化される）、その他は、ＶＰＰｕ（＝ＶＥＥｓ）レベルとなる。また、ＭＧドライバ回路４Ｒによって、非選択ブロックＢのメモリゲート線ＭＧＢＬ＜０＞、ＭＧＢＬ＜１＞、ＭＧＢＲ＜０＞、ＭＧＢＲ＜１＞は、ＶＳＳ（＝ＶＥＥｕ）を維持する。

センスアンプ／書き込み制御回路６Ｒによって、外部データ入出力端子１５に入力されたライトデータＷＤに基づいて、右メモリマット１Ｒに書き込みパルスが印加される。

その後、一旦ステップ０Ｄ（アイドル状態）に戻り、ステップ２Ｂに移行する。
ステップ２Ｂ（右メモリマット１Ｒのベリファイ）において、第１デコーダ５−１によって、制御電圧ＭＧＢＰｓ、ＭＧＢＰｕ、ＭＧＢＮｓ、ＭＧＢＮｕのうち、正側の選択制御電圧ＭＧＢＰｓのみがＶＲ１レベルとなり、その他は、ＶＳＳ（＝ＶＥＥｕ）レベルを維持する。

また、第２デコーダ５−２によって、ゲート電圧線ＭＧＧＲ＜０＞、ＭＧＧＲ＜１＞のうち、選択ロウ（０）のゲート電圧線ＭＧＧＲ＜０＞がＶＳＳ（＝ＶＥＥｕ）レベルとなり、その他は、ＶＲ１レベルとなる。

また、第３デコーダ５−３２によって、スイッチ信号ＭＧＴｐがＶＳＳ（＝ＶＥＥｕ）レベルとなり、スイッチ信号ＭＧＴｎが、ＶＲ１ベルとなる。

これにより、ＭＧスイッチ回路５２に含まれるＮＭＯＳトランジスタ５３Ａ＜０＞、５３Ａ＜１＞、５３Ｂ＜０＞、５３Ｂ＜１＞およびＰＭＯＳトランジスタ５２Ａ＜０＞、５２Ａ＜１＞、５２Ｂ＜０＞、５２Ｂ＜１＞がすべてオフとなる。その結果、メモリゲート線ＭＧＡＬ＜０＞とＭＧＡＲ＜０＞の分断が維持され、メモリゲート線ＭＧＡＬ＜１＞とＭＧＡＲ＜１＞の分断が維持され、メモリゲート線ＭＧＢＬ＜０＞とＭＧＢＲ＜０＞の分断が維持され、メモリゲート線ＭＧＢＬ＜１＞とＭＧＢＲ＜１＞の分断が維持される。

以上により、ＭＧドライバ回路４Ｒによって、メモリゲート線ＭＧＡＬ＜０＞、ＭＧＡＬ＜１＞、ＭＧＡＲ＜０＞、ＭＧＡＲ＜１＞のうち、右メモリマット１Ｒの選択ブロックＡの選択ロウ（０）のメモリゲート線ＭＧＡＲ＜０＞のみがＶＲ１レベルとなり、その他は、ＶＳＳ（＝ＶＥＥｕ）レベルとなる。また、ＭＧドライバ回路４Ｒによって、非選択ブロックＢのメモリゲート線ＭＧＢＬ＜０＞、ＭＧＢＬ＜１＞、ＭＧＢＲ＜０＞、ＭＧＢＲ＜１＞は、ＶＳＳ（＝ＶＥＥｕ）を維持する。

センスアンプ／書き込み制御回路６Ｒによって、右メモリマット１Ｒのベリファイが行われる。

上述の動作では、左メモリマット１Ｌは第２の実施形態と同様に、ディスターブストレスを低減することができるのに対して、右メモリマット１Ｒは、ディスターブストレスが掛かるように見えるが、そうではない。

ディスターブには“書き込み”セルが“消去”セルに化けるＬＯＳＳと“消去”セルが“書き込み”セルに化けるＧＡＩＮがある。一般に書き込み時において、メモリゲート線に正の高電圧を掛ける場合、ＧＡＩＮ側のディスターブとＬＯＳＳ側のディスターブの両方が発生するが、ソース線の電圧等の調整、及びメモリセルの構造を変えることで、ＧＡＩＮ側もしくはＬＯＳＳ側のどちらかの影響を増やし、他方の影響を減らすことが可能となる。

具体的には、本実施の形態では、図３（ｃ）のようにメモリゲートに負の高電圧を掛けてＢＴＢＴ消去ができるように作成されたメモリセルではなく、図３（ｄ）のようにメモリゲートに正の高電圧を掛けてＦＮ消去ができるように作成されたメモリセルを用いる。この場合、消去状態の電位関係は図３（ｂ）の書込みディスターブ時の電位関係に近くなり、ＬＯＳＳ側の影響が大きくなりＧＡＩＮ側はほとんど無視できるようになる。さらに、初期状態では全メモリセルは消去状態であるため、左メモリマット１Ｌの書き込み時に、右メモリマット１ＲにＬＯＳＳ側のディスターブが掛かっても、メモリセルの状態に変化は無い。したがって、第３の実施の形態でも第２の実施の形態と同様にディスターブストレス低減効果が得られる。

以上のように、本実施の形態によれば、負側電圧線ＭＧＢＮのみをメモリセルアレイ上を横断させればよいので、メモリアレイ上を引き回す電圧線が半分になり、レイアウト面積を低減できる。

また、本実施の形態では、右メモリマット１Ｒの右側のＭＧドライバのみが用いられ、左メモリマット１Ｌの左側のＭＧドライバが不要となり、レイアウト面積を削減することができる。

また、ロウアドレス信号を伝送する配線を右メモリマット１Ｒの左側のＭＧドライバまで引き回す必要がないため、信号配線を削減することができる。

［第４の実施形態］
本実施の形態の半導体装置の全体の構成は、図１０に示す第２の実施形態の半導体装置の全体の構成と同様である。したがって、全体の構成の説明は繰り返さない。

図１３は、第４の実施形態の半導体装置の詳細な構成を示す図である。
図１３ではメモリセル１００Ｌ，１００Ｒ、コントロールゲート線ＣＧＬ，ＣＧＲ、ソース線ＳＬ、ビット線ＢＬＬ，ＢＬＲが省略されている。

第３の実施形態では、ゲート電圧線ＭＧＦＩＸＧＬとＭＧＦＩＸＧＲが設けられたが、本実施の形態では、第２の実施形態と同様に、１つのゲート電圧線ＭＧＦＩＸＧＬが設けられる。また、本実施の形態では、第３の実施形態のＭＧスイッチ回路５２とリセット回路８１の代わりに、ＭＧスイッチ＆リセット回路６２を備える。

ＭＧスイッチ＆リセット回路６２は、第３の実施形態のＭＧスイッチ回路５２と同様に、ブロックＡに含まれるＰＭＯＳトランジスタ５２Ａ＜０＞、５２Ａ＜１＞と、ブロックＢに含まれるＰＭＯＳトランジスタ５２Ｂ＜０＞、５２Ｂ＜１＞とを備えるが、ＮＭＯＳトランジスタ５３Ａ＜０＞、５３Ａ＜１＞と、５３Ｂ＜０＞、５３Ｂ＜１＞を備えない。

さらに、ＭＧスイッチ＆リセット回路６２は、第３の実施形態のリセット回路８１に含まれる、ＮＭＯＳトランジスタ８１Ａ＜０＞、８１Ａ＜１＞、８１Ｂ＜０＞、８１Ｂ＜１＞を備える。

ＰＭＯＳトランジスタ５２Ａ＜０＞は、左メモリマット１Ｌのメモリゲート線ＭＧＡＬ＜０＞の一端と、右メモリマット１Ｒのメモリゲート線ＭＧＡＲ＜０＞の一端の間に設けられる。ＰＭＯＳトランジスタ５２Ａ＜０＞のゲートは、スイッチ信号ＭＧＴｎを受ける。

ＰＭＯＳトランジスタ５２Ａ＜１＞は、左メモリマット１Ｌのメモリゲート線ＭＧＡＬ＜１＞の一端と、右メモリマット１Ｒのメモリゲート線ＭＧＡＲ＜１＞の一端の間に設けられる。ＰＭＯＳトランジスタ５２Ａ＜１＞のゲートは、スイッチ信号ＭＧＴｎを受ける。

ＰＭＯＳトランジスタ５２Ｂ＜０＞は、左メモリマット１Ｌのメモリゲート線ＭＧＢＬ＜０＞の一端と、右メモリマット１Ｒのメモリゲート線ＭＧＢＲ＜０＞の一端の間に設けられる。ＰＭＯＳトランジスタ５２Ｂ＜０＞のゲートは、スイッチ信号ＭＧＴｎを受ける。

ＰＭＯＳトランジスタ５２Ｂ＜１＞は、左メモリマット１Ｌのメモリゲート線ＭＧＢＬ＜１＞の一端と、右メモリマット１Ｒのメモリゲート線ＭＧＢＲ＜１＞の一端の間に設けられる。ＰＭＯＳトランジスタ５２Ｂ＜１＞のゲートは、スイッチ信号ＭＧＴｎを受ける。

ＮＭＯＳトランジスタ８１Ａ＜０＞のゲートは、ゲート信号ＭＧＤ＜０＞を受ける。ＮＭＯＳトランジスタ８１Ａ＜０＞のドレインは、メモリゲート線ＭＧＡＬ＜０＞に接続される。ＮＭＯＳトランジスタ８１Ａ＜０＞のソースは、負側電圧線ＭＧＢＮＡに接続される。

ＮＭＯＳトランジスタ８１Ａ＜１＞のゲートは、ゲート信号ＭＧＤ＜１＞を受ける。ＮＭＯＳトランジスタ８１Ａ＜１＞のドレインは、メモリゲート線ＭＧＡＬ＜１＞に接続される。ＮＭＯＳトランジスタ８１Ａ＜１＞のソースは、負側電圧線ＭＧＢＮＡに接続される。

ＮＭＯＳトランジスタ８１Ｂ＜０＞のゲートは、ゲート信号ＭＧＤ＜０＞を受ける。ＮＭＯＳトランジスタ８１Ｂ＜０＞のドレインは、メモリゲート線ＭＧＢＬ＜０＞に接続される。ＮＭＯＳトランジスタ８１Ｂ＜０＞のソースは、負側電圧線ＭＧＢＮＢに接続される。

ＮＭＯＳトランジスタ８１Ｂ＜１＞のゲートは、ゲート信号ＭＧＤ＜１＞を受ける。ＮＭＯＳトランジスタ８１Ｂ＜１＞のドレインは、メモリゲート線ＭＧＢＬ＜１＞に接続される。ＮＭＯＳトランジスタ８１Ｂ＜１＞のソースは、負側電圧線ＭＧＢＮＢに接続される。

この半導体装置は、第２の実施形態の半導体装置に含まれる第３デコーダ５−３の代わりに、第３デコーダ５−３３（スイッチ制御回路）を備える。

第３デコーダ５−３３は、スイッチ信号ＭＧＴｎと、ゲート信号ＭＧＤ＜０＞，ＭＧＤ＜１＞をＭＧスイッチ＆リセット回路６２に供給する。

ＭＧスイッチ＆リセット回路６２は、左メモリマット１ＬのＣＧドライバ回路２Ｌと、左メモリマット１Ｌの間に配置される。

本実施の形態では、ＭＧ押さえ回路９１Ｌが、左マットメモリアレイ１Ｌの左側に配置される。このＭＧ押さえ回路９１Ｌは、第２の実施形態と同様に、ゲート電圧線ＭＧＦＩＸＧが接続される。ゲート電圧線ＭＧＦＩＸＧは、第２の実施形態と同様に、読出し時には固定値に設定される。

図１４は、第４の実施形態におけるメモリゲート線およびゲート電圧線の電圧の遷移と、制御電圧の遷移を表わす図である。

図１４には、第２の実施形態から変更のある電圧及び追加された電圧のみが記載されている。そのため、表記されていない正側電圧ＭＧＢＰｓ、ＭＧＢＰｕ、負側電圧ＭＧＢＮｓ、ＭＧＢＮｕの遷移は図９と同じである。

図１４においてスイッチ信号ＭＧＴｎ、ゲート信号ＭＧＤ＜０＞、ゲート電圧線ＭＧＧＲ＜０＞、メモリゲート線ＭＧＡＬ＜０＞、ＭＧＡＲ＜０＞、ＭＧＢ＊＜＊＞の電圧が実線で示され、ゲート信号ＭＧＤ＜１＞、ゲート電圧線ＭＧＧＲ＜１＞、メモリゲート線ＭＧＡＬ＜１＞、ＭＧＡＲ＜１＞の電圧が破線で示される。

以下、図８のフローチャートの手順に従って電圧の遷移を説明する。図８のフローチャートの各ステップに対応する期間は図１４の上部に記載する。

ステップ０Ａ（アイドル状態）において、すべての信号は非選択状態であり、ＭＧＤ＜０＞、ＭＧＤ＜１＞、ＭＧＧＲ＜０＞、ＭＧＧＲ＜１＞は、ＶＲ１レベルとなり、その他の信号はＶＳＳ（＝ＶＥＥｕ）レベルとなる。

ステップ１Ａ（左メモリマット１Ｌに書き込みパルスを印加）において、第１デコーダ５−１によって、制御電圧ＭＧＢＰｓ、ＭＧＢＰｕ、ＭＧＢＮｓ、ＭＧＢＮｕのうち、正側の選択制御電圧ＭＧＢＰｓがＶＰＰｓレベルとなり、正側の非選択制御電圧ＭＧＢＰｕがＶＰＰｕレベルとなり、負側の選択制御電圧ＭＧＢＮｓがＶＰＰｕレベルとなり、負側の非選択制御電圧ＭＧＢＮｕがＶＳＳ（＝ＶＥＥｕ）レベルを維持する。

また、第２デコーダ５−２によって、ゲート電圧線ＭＧＧＲ＜０＞、ＭＧＧＲ＜１＞のうち、選択ロウ（０）のゲート電圧線ＭＧＧＲ＜０＞がＶＰＰｕ（＝ＶＥＥｓ）レベルとなり、その他は、ＶＰＰｓレベルとなる。

また、第３デコーダ５−３３によって、スイッチ信号ＭＧＴｎが、ＶＰＰｕ（＝ＶＥＥｓ）レベルとなる。これにより、ＭＧスイッチ回路６２に含まれるＰＭＯＳトランジスタ５２Ａ＜０＞、５２Ａ＜１＞、５２Ｂ＜０＞、５２Ｂ＜１＞がすべてオンとなる。その結果、メモリゲート線ＭＧＡＬ＜０＞とＭＧＡＲ＜０＞が接続され、メモリゲート線ＭＧＡＬ＜１＞とＭＧＡＲ＜１＞が接続され、メモリゲート線ＭＧＢＬ＜０＞とＭＧＢＲ＜０＞が接続され、メモリゲート線ＭＧＢＬ＜１＞とＭＧＢＲ＜１＞が接続される。

また、第３デコーダ５−３３によって、ゲート信号ＭＧＤ＜０＞がＶＰＰｕ（＝ＶＥＥｓ）レベルとなり、ゲート信号ＭＧＤ＜１＞がＶＰＰｓレベルとなる。これにより、ＮＭＯＳトランジスタ８１Ａ＜０＞，８１Ｂ＜０＞がオフとなり、ＮＭＯＳトランジスタ８１Ａ＜１＞，８１Ｂ＜１＞がオンとなり、メモリゲート線ＭＧＡＬ＜１＞、ＭＧＡＲ＜１＞が負側の選択制御電圧ＭＧＢＮｓ（＝ＶＰＰｕ）レベルとなり、メモリゲート線ＭＧＢＬ＜１＞、ＭＧＢＲ＜１＞が負側の非選択制御電圧ＭＧＢＮｕ（＝ＶＳＳ）レベルとなる。

ＭＧドライバ回路４Ｒによって、メモリゲート線ＭＧＡＬ＜０＞、ＭＧＡＬ＜１＞、ＭＧＡＲ＜０＞、ＭＧＡＲ＜１＞のうち、両メモリマット（１Ｌ、１Ｒ）の選択ブロックＡの選択ロウ（０）のメモリゲート線ＭＧＡＬ＜０＞、ＭＧＡＲ＜０＞のみがＶＰＰｓレベルとなる（活性化される）。

センスアンプ／書き込み制御回路６Ｌによって、外部データ入出力端子１５に入力されたライトデータＷＤに基づいて、左メモリマット１Ｌに書き込みパルスが印加される。

その後、一旦ステップ０Ｂ（アイドル状態）に戻り、ステップ２Ａに移行する。
ステップ２Ａ（左メモリマット１Ｌのベリファイ）において、第１デコーダ５−１によって、制御電圧ＭＧＢＰｓ、ＭＧＢＰｕ、ＭＧＢＮｓ、ＭＧＢＮｕのうち、正側の選択制御電圧ＭＧＢＰｓのみがＶＲ１レベルとなり、その他は、ＶＳＳ（＝ＶＥＥｕ）レベルを維持する。

また、第２デコーダ５−２によって、ゲート電圧線ＭＧＧＲ＜０＞、ＭＧＧＲ＜１＞のうち、選択ロウ（０）のゲート電圧線ＭＧＧＲ＜０＞がＶＳＳ（＝ＶＥＥｕ）レベルとなり、その他は、ＶＲ１レベルとなる。

また、第３デコーダ５−３３によって、スイッチ信号ＭＧＴｎが、ＶＳＳ（＝ＶＥＥｕ）レベルとなる。これにより、ＭＧスイッチ回路６２に含まれるＰＭＯＳトランジスタ５２Ａ＜０＞、５２Ａ＜１＞、５２Ｂ＜０＞、５２Ｂ＜１＞がオン状態を維持する。その結果、メモリゲート線ＭＧＡＬ＜０＞とＭＧＡＲ＜０＞の接続が維持され、メモリゲート線ＭＧＡＬ＜１＞とＭＧＡＲ＜１＞の接続が維持され、メモリゲート線ＭＧＢＬ＜０＞とＭＧＢＲ＜０＞の接続が維持され、メモリゲート線ＭＧＢＬ＜１＞とＭＧＢＲ＜１＞の接続が維持される。

また、第３デコーダ５−３３によって、ゲート信号ＭＧＤ＜０＞がＶＳＳ（＝ＶＥＥｕ）レベルとなり、ゲート信号ＭＧＤ＜１＞がＶＲ１レベルとなる。これにより、ＮＭＯＳトランジスタ８１Ａ＜０＞，８１Ｂ＜０＞がオフとなり、ＮＭＯＳトランジスタ８１Ａ＜１＞，８１Ｂ＜１＞がオフとなる。

ＭＧドライバ回路４Ｒによって、メモリゲート線ＭＧＡＬ＜０＞、ＭＧＡＬ＜１＞、ＭＧＡＲ＜０＞、ＭＧＡＲ＜１＞のうち、両メモリマット（１Ｌ、１Ｒ）の選択ブロックＡの選択ロウ（０）のメモリゲート線ＭＧＡＬ＜０＞、ＭＧＡＲ＜０＞のみがＶＲ１レベルとなり、その他は、ＶＳＳ（＝ＶＥＥｕ）レベルとなる。また、ＭＧドライバ回路４Ｒによって、非選択ブロックＢのメモリゲート線ＭＧＢＬ＜０＞、ＭＧＢＬ＜１＞、ＭＧＢＲ＜０＞、ＭＧＢＲ＜１＞は、ＶＳＳ（＝ＶＥＥｕ）を維持する。

センスアンプ／書き込み制御回路６Ｌによって、左メモリマット１Ｌのベリファイが行われる。

その後、ステップ４（選択メモリマットを右メモリマット１Ｒに切り替え）、ステップ０Ｃ（アイドル状態）を経て、ステップ１Ｂに移行する。

ステップ１Ｂ（右メモリマット１Ｒに書き込みパルスを印加）において、第１デコーダ５−１によって、制御電圧ＭＧＢＰｓ、ＭＧＢＰｕ、ＭＧＢＮｓ、ＭＧＢＮｕのうち、正側の選択制御電圧ＭＧＢＰｓがＶＰＰｓレベルとなり、正側の非選択制御電圧ＭＧＢＰｕがＶＰＰｕレベルとなり、負側の選択制御電圧ＭＧＢＮｓがＶＰＰｕレベルとなり、負側の非選択制御電圧ＭＧＢＮｕがＶＳＳ（＝ＶＥＥｕ）レベルを維持する。

また、第２デコーダ５−２によって、ゲート電圧線ＭＧＧＲ＜０＞、ＭＧＧＲ＜１＞のうち、選択ロウ（０）のゲート電圧線ＭＧＧＲ＜０＞がＶＰＰｕ（＝ＶＥＥｓ）レベルとなり、その他は、ＶＰＰｓレベルとなる。

また、第３デコーダ５−３３によって、スイッチ信号ＭＧＴｎが、ＶＰＰｓレベルとなる。これにより、ＭＧスイッチ回路６２に含まれるＰＭＯＳトランジスタ５２Ａ＜０＞、５２Ａ＜１＞、５２Ｂ＜０＞、５２Ｂ＜１＞がすべてオフとなる。その結果、メモリゲート線ＭＧＡＬ＜０＞とＭＧＡＲ＜０＞が分断され、メモリゲート線ＭＧＡＬ＜１＞とＭＧＡＲ＜１＞が分断され、メモリゲート線ＭＧＢＬ＜０＞とＭＧＢＲ＜０＞が分断され、メモリゲート線ＭＧＢＬ＜１＞とＭＧＢＲ＜１＞が分断される。

また、第３デコーダ５−３３によって、ゲート信号ＭＧＤ＜０＞およびＭＧＤ＜１＞がＶＰＰｓレベルとなる。これにより、ＮＭＯＳトランジスタ８１Ａ＜０＞，８１Ｂ＜０＞、８１Ａ＜１＞，８１Ｂ＜１＞がオンとなり、メモリゲート線ＭＧＡＬ＜０＞、ＭＧＡＬ＜１＞がディスチャージし、負側の選択制御電圧ＭＧＢＮｓ（＝ＶＰＰｕ）レベルとなり、メモリゲート線ＭＧＢＬ＜０＞、ＭＧＢＬ＜１＞がディスチャージし、負側の非選択制御電圧ＭＧＢＮｕ（＝ＶＳＳ）レベルとなる。

ＭＧドライバ回路４Ｒによって、メモリゲート線ＭＧＡＲ＜０＞、ＭＧＡＲ＜１＞、ＭＧＢＲ＜０＞、ＭＧＢＲ＜１＞のうち、右メモリマット１Ｒの選択ブロックＡの選択ロウ（０）のメモリゲート線ＭＧＡＲ＜０＞がＶＰＰｓレベルとなり（活性化される）、ＭＧＡＲ＜１＞がＶＰＰｕ（＝ＶＥＥｓ）レベルとなる。ＭＧドライバ回路４Ｒによって、非選択ブロックＢのメモリゲート線ＭＧＢＬ＜０＞、ＭＧＢＬ＜１＞、ＭＧＢＲ＜０＞、ＭＧＢＲ＜１＞は、ＶＳＳ（＝ＶＥＥｕ）を維持する。

センスアンプ／書き込み制御回路６Ｒによって、外部データ入出力端子１５に入力されたライトデータＷＤに基づいて、右メモリマット１Ｒに書き込みパルスが印加される。

その後、一旦ステップ０Ｄ（アイドル状態）に戻り、ステップ２Ｂに移行する。
ステップ２Ｂ（右メモリマット１Ｒのベリファイ）において、第１デコーダ５−１によって、制御電圧ＭＧＢＰｓ、ＭＧＢＰｕ、ＭＧＢＮｓ、ＭＧＢＮｕのうち、正側の選択制御電圧ＭＧＢＰｓのみがＶＲ１レベルとなり、その他は、ＶＳＳ（＝ＶＥＥｕ）レベルを維持する。

また、第２デコーダ５−２によって、ゲート電圧線ＭＧＧＲ＜０＞、ＭＧＧＲ＜１＞のうち、選択ロウ（０）のゲート電圧線ＭＧＧＲ＜０＞がＶＳＳ（＝ＶＥＥｕ）レベルとなり、その他は、ＶＲ１レベルとなる。

また、第３デコーダ５−３３によって、スイッチ信号ＭＧＴｎが、ＶＲ１レベルとなる。これにより、ＭＧスイッチ回路６２に含まれるＰＭＯＳトランジスタ５２Ａ＜０＞、５２Ａ＜１＞、５２Ｂ＜０＞、５２Ｂ＜１＞がオフ状態を維持する。その結果、メモリゲート線ＭＧＡＬ＜０＞とＭＧＡＲ＜０＞の分断が維持され、メモリゲート線ＭＧＡＬ＜１＞とＭＧＡＲ＜１＞の分断が維持され、メモリゲート線ＭＧＢＬ＜０＞とＭＧＢＲ＜０＞の分断が維持され、メモリゲート線ＭＧＢＬ＜１＞とＭＧＢＲ＜１＞の分断が維持される。

また、第３デコーダ５−３３によって、ゲート信号ＭＧＤ＜０＞およびＭＧＤ＜１＞がＶＲ１レベルとなる。これにより、ＮＭＯＳトランジスタ８１Ａ＜０＞，８１Ｂ＜０＞がオフとなり、ＮＭＯＳトランジスタ８１Ａ＜１＞，８１Ｂ＜１＞がオフとなる。

ＭＧドライバ回路４Ｒによって、メモリゲート線ＭＧＡＲ＜０＞、ＭＧＡＲ＜１＞、ＭＧＢＲ＜０＞、ＭＧＢＲ＜１＞のうち、右メモリマット１Ｒの選択ブロックＡの選択ロウ（０）のメモリゲート線ＭＧＡＲ＜０＞がＶＲ１レベルとなり、ＭＧＡＲ＜１＞がＶＳＳ（＝ＶＥＥｕ）レベルとなる。ＭＧドライバ回路４Ｒによって、非選択ブロックＢのメモリゲート線ＭＧＢＬ＜０＞、ＭＧＢＬ＜１＞、ＭＧＢＲ＜０＞、ＭＧＢＲ＜１＞は、ＶＳＳ（＝ＶＥＥｕ）を維持する。

センスアンプ／書き込み制御回路６Ｒによって、右メモリマット１Ｒのベリファイが行われる。

以上のように、本実施の形態によれば、ＮＭＯＳトランジスタによって、左マットのメモリゲート線と右メモリマットのメモリゲート線とを接続／分断するため、ＣＭＯＳトランスファゲートを用いる第３の実施形態よりも素子数が低減し、レイアウト面積を削減することができる。
［第５の実施形態］
本実施の形態の半導体装置の全体の構成は、図１０に示す第２の実施形態の半導体装置の全体の構成と同様である。したがって、全体の構成の説明は繰り返さない。

図１５は、第５の実施形態の半導体装置の詳細な構成を示す図である。
図１５ではメモリセル１００Ｌ，１００Ｒ、コントロールゲート線ＣＧＬ，ＣＧＲ、ソース線ＳＬ、ビット線ＢＬＬ，ＢＬＲが省略されている。

第５の実施形態の半導体装置が、図１３の第４の実施形態の半導体装置と相違する点は、以下である。

第５の実施形態の半導体装置は、第３デコーダ５−３３の代わりに、第３デコーダ５−３４（スイッチ制御回路）を備える。また、第５の実施形態の半導体装置は、ＭＧスイッチ＆リセット回路６２の代わりに、ＭＧスイッチ＆リセット回路７２を備える。

ＭＧスイッチ＆リセット回路７２は、第４の実施形態のＭＧスイッチ回路６２と同様に、ブロックＡに含まれるＰＭＯＳトランジスタ５２Ａ＜０＞、５２Ａ＜１＞と、ブロックＢに含まれるＰＭＯＳトランジスタ５２Ｂ＜０＞、５２Ｂ＜１＞とを備える。

ＰＭＯＳトランジスタ５２Ａ＜０＞、５２Ａ＜１＞、５２Ｂ＜０＞、５２Ｂ＜１＞を介して、左マット１Ｌのメモリゲート線ＭＧＡＬ＜０＞，ＭＧＡＬ＜１＞、ＭＧＢＬ＜０＞，ＭＧＢＬ＜１＞の立ち上げが行われる。また、これらのメモリゲート線の立ち下げは、ＮＭＯＳトランジスタ８５Ａ＜０＞、８５Ａ＜１＞、８５Ｂ＜０＞、８５Ｂ＜１＞によって行われる。したがって、ＭＧスイッチによるメモリゲート線の接続は、左マット１Ｌのメモリゲート線の立ち上げ時にしか必要としないため、本実施の形態では、第３の実施形態に含まれるＮＭＯＳトランジスタ５３Ａ＜０＞，５３Ａ＜１＞，５３Ｂ＜０＞，５３Ｂ＜１＞を含まない。

ＭＧスイッチ＆リセット回路７２は、第４の実施形態のＭＧスイッチ回路６２に含まれるＮＭＯＳトランジスタ８１Ａ＜０＞、８１Ａ＜１＞、８１Ｂ＜０＞、８１Ｂ＜１＞の代わりに、ＮＭＯＳトランジスタ８５Ａ＜０＞、８５Ａ＜１＞、８５Ｂ＜０＞、８５Ｂ＜１＞を備える。

ＮＭＯＳトランジスタ８５Ａ＜０＞のゲートは、スイッチ信号ＭＧＴｎを受ける。ＮＭＯＳトランジスタ８５Ａ＜０＞のドレインは、メモリゲート線ＭＧＡＬ＜０＞に接続される。ＮＭＯＳトランジスタ８５Ａ＜０＞のソースは、負側電圧線ＭＧＢＮＡに接続される。

ＮＭＯＳトランジスタ８５Ａ＜１＞のゲートは、スイッチ信号ＭＧＴｎを受ける。ＮＭＯＳトランジスタ８５Ａ＜１＞のドレインは、メモリゲート線ＭＧＡＬ＜１＞に接続される。ＮＭＯＳトランジスタ８５Ａ＜１＞のソースは、負側電圧線ＭＧＢＮＡに接続される。

ＮＭＯＳトランジスタ８５Ｂ＜０＞のドレインは、メモリゲート線ＭＧＢＬ＜０＞に接続される。ＮＭＯＳトランジスタ８５Ｂ＜０＞のソースは、負側電圧線ＭＧＢＮＢに接続される。

ＮＭＯＳトランジスタ８５Ｂ＜１＞のゲートは、スイッチ信号ＭＧＴｎを受ける。ＮＭＯＳトランジスタ８５Ｂ＜１＞のドレインは、メモリゲート線ＭＧＢＬ＜１＞に接続される。ＮＭＯＳトランジスタ８５Ｂ＜１＞のソースは、負側電圧線ＭＧＢＮＢに接続される。

第４の実施形態では、第３デコーダ５−３３は、スイッチ信号ＭＧＴｎと、ゲート信号ＭＧＤ＜０＞，ＭＧＤ＜１＞をＭＧスイッチ＆リセット回路６２に供給するが、第５の実施形態の第３デコーダ５−３４は、スイッチ信号ＭＧＴｎのみをＭＧスイッチ＆リセット回路７２に供給する。スイッチ信号ＭＧＴｎでＰＭＯＳトランジスタ５２Ａ＜０＞、５２Ａ＜１＞、５２Ｂ＜０＞、５２Ｂ＜１＞をオンにするために、第３デコーダ５−３４は、ＭＧドライバ４０ＡＲ＜０＞，４０ＡＲ＜１＞，４０ＢＲ＜０＞，４０ＢＲ＜１＞が出力する電圧の中の最小の電圧ＶＳＳよりも低い電位ＶＥＥ２を負電源として使用して、スイッチ信号ＭＧＴｎを生成する。

図１６は、第５の実施形態におけるメモリゲート線およびゲート電圧線の電圧の遷移と、制御電圧の遷移を表わす図である。

図１６には、第２の実施形態から変更のある電圧及び追加された電圧のみが記載されている。図１６において、正側の選択制御電圧ＭＧＢＰｓ、負側の選択制御電圧ＭＧＢＮｓ、スイッチ信号ＭＧＴｎ、ゲート電圧線ＭＧＧＲ＜０＞、メモリゲート線ＭＧＡＬ＜０＞、ＭＧＡＲ＜０＞の電圧が実線で示され、正側の非選択制御電圧ＭＧＢＰｕ、負側の非選択制御電圧ＭＧＢＮｕ、ゲート電圧線ＭＧＧＲ＜１＞、メモリゲート線ＭＧＡＬ＜１＞、ＭＧＡＲ＜１＞の電圧が破線で示される。

以下、図８のフローチャートの手順に従って電圧の遷移を説明する。図８のフローチャートの各ステップに対応する期間は図１６の上部に記載する。

ステップ０Ａ（アイドル状態）において、すべての信号は非選択状態であり、ＭＧＧＲ＜０＞、ＭＧＧＲ＜１＞は、ＶＲ１レベルとなり、ＭＧＴｎは、ＶＥＥ２レベルとなり、その他の信号はＶＳＳ（＝ＶＥＥｕ）レベルとなる。

ステップ１Ａ（左メモリマット１Ｌに書き込みパルスを印加）において、第１デコーダ５−１によって、制御電圧ＭＧＢＰｓ、ＭＧＢＰｕ、ＭＧＢＮｓ、ＭＧＢＮｕのうち、正側の選択制御電圧ＭＧＢＰｓがＶＰＰｓレベルとなり、正側の非選択制御電圧ＭＧＢＰｕがＶＰＰｕレベルとなり、負側の選択制御電圧ＭＧＢＮｓがＶＰＰｕレベルとなり、負側の非選択制御電圧ＭＧＢＮｕがＶＳＳ（＝ＶＥＥｕ）レベルを維持する。

また、第２デコーダ５−２によって、ゲート電圧線ＭＧＧＲ＜０＞、ＭＧＧＲ＜１＞のうち、選択ロウ（０）のゲート電圧線ＭＧＧＲ＜０＞がＶＰＰｕ（＝ＶＥＥｓ）レベルとなり、その他は、ＶＰＰｓレベルとなる。

また、第３デコーダ５−３４によって、スイッチ信号ＭＧＴｎが、ＶＥＥ２レベルとなる。これにより、ＭＧスイッチ回路７２に含まれるＰＭＯＳトランジスタ５２Ａ＜０＞、５２Ａ＜１＞、５２Ｂ＜０＞、５２Ｂ＜１＞がすべてオンとなる。その結果、メモリゲート線ＭＧＡＬ＜０＞とＭＧＡＲ＜０＞が接続され、メモリゲート線ＭＧＡＬ＜１＞とＭＧＡＲ＜１＞が接続され、メモリゲート線ＭＧＢＬ＜０＞とＭＧＢＲ＜０＞が接続され、メモリゲート線ＭＧＢＬ＜１＞とＭＧＢＲ＜１＞が接続される。また、ＮＭＯＳトランジスタ８５Ａ＜０＞，８５Ａ＜１＞、８５Ｂ＜０＞、８５Ｂ＜１＞がオフとなる。

ＭＧドライバ回路４Ｒによって、メモリゲート線ＭＧＡＬ＜０＞、ＭＧＡＬ＜１＞、ＭＧＡＲ＜０＞、ＭＧＡＲ＜１＞のうち、両メモリマット（１Ｌ、１Ｒ）の選択ブロックＡの選択ロウ（０）のメモリゲート線ＭＧＡＬ＜０＞、ＭＧＡＲ＜０＞のみがＶＰＰｓレベルとなる（活性化される）。また。ＭＧドライバ回路４Ｒによって、両メモリマット（１Ｌ、１Ｒ）の選択ブロックＡの非選択ロウ（１）のメモリゲート線ＭＧＡＬ＜１＞、ＭＧＡＲ＜１＞がＶＰＰｕ（＝ＶＥＥｓ）レベルとなる。また、ＭＧドライバ回路４Ｒによって、非選択ブロックＢのメモリゲート線ＭＧＢＬ＜０＞、ＭＧＢＬ＜１＞、ＭＧＢＲ＜０＞、ＭＧＢＲ＜１＞は、ＶＳＳ（＝ＶＥＥｕ）を維持する。

センスアンプ／書き込み制御回路６Ｌによって、外部データ入出力端子１５に入力されたライトデータＷＤに基づいて、左メモリマット１Ｌに書き込みパルスが印加される。

その後、一旦ステップ０Ｂ（アイドル状態）に戻り、ステップ２Ａに移行する。
ステップ２Ａ（左メモリマット１Ｌのベリファイ）において、第１デコーダ５−１によって、制御電圧ＭＧＢＰｓ、ＭＧＢＰｕ、ＭＧＢＮｓ、ＭＧＢＮｕのうち、正側の選択制御電圧ＭＧＢＰｓのみがＶＲ１レベルとなり、その他は、ＶＳＳ（＝ＶＥＥｕ）レベルを維持する。

また、第２デコーダ５−２によって、ゲート電圧線ＭＧＧＲ＜０＞、ＭＧＧＲ＜１＞のうち、選択ロウ（０）のゲート電圧線ＭＧＧＲ＜０＞がＶＳＳ（＝ＶＥＥｕ）レベルとなり、その他は、ＶＲ１レベルとなる。

また、第３デコーダ５−３４によって、スイッチ信号ＭＧＴｎが、ＶＥＥ２レベルを維持する。これにより、ＭＧスイッチ回路７２に含まれるＰＭＯＳトランジスタ５２Ａ＜０＞、５２Ａ＜１＞、５２Ｂ＜０＞、５２Ｂ＜１＞がオン状態を維持する。その結果、メモリゲート線ＭＧＡＬ＜０＞とＭＧＡＲ＜０＞の接続が維持され、メモリゲート線ＭＧＡＬ＜１＞とＭＧＡＲ＜１＞の接続が維持され、メモリゲート線ＭＧＢＬ＜０＞とＭＧＢＲ＜０＞の接続が維持され、メモリゲート線ＭＧＢＬ＜１＞とＭＧＢＲ＜１＞の接続が維持される。

ＭＧドライバ回路４Ｒによって、メモリゲート線ＭＧＡＬ＜０＞、ＭＧＡＬ＜１＞、ＭＧＡＲ＜０＞、ＭＧＡＲ＜１＞のうち、両メモリマット（１Ｌ、１Ｒ）の選択ブロックＡの選択ロウ（０）のメモリゲート線ＭＧＡＬ＜０＞、ＭＧＡＲ＜０＞のみがＶＲ１レベルとなり、その他は、ＶＳＳ（＝ＶＥＥｕ）レベルとなる。また、ＭＧドライバ回路４Ｒによって、非選択ブロックＢのメモリゲート線ＭＧＢＬ＜０＞、ＭＧＢＬ＜１＞、ＭＧＢＲ＜０＞、ＭＧＢＲ＜１＞は、ＶＳＳ（＝ＶＥＥｕ）を維持する。

センスアンプ／書き込み制御回路６Ｌによって、左メモリマット１Ｌのベリファイが行われる。

その後、ステップ４（選択メモリマットを右メモリマット１Ｒに切り替え）、ステップ０Ｃ（アイドル状態）を経て、ステップ１Ｂに移行する。

ステップ１Ｂ（左メモリマット１Ｌに書き込みパルスを印加）において、第１デコーダ５−１によって、制御電圧ＭＧＢＰｓ、ＭＧＢＰｕ、ＭＧＢＮｓ、ＭＧＢＮｕのうち、正側の選択制御電圧ＭＧＢＰｓがＶＰＰｓレベルとなり、正側の非選択制御電圧ＭＧＢＰｕがＶＰＰｕレベルとなり、負側の選択制御電圧ＭＧＢＮｓがＶＰＰｕレベルとなり、負側の非選択制御電圧ＭＧＢＮｕがＶＳＳ（＝ＶＥＥｕ）レベルを維持する。

また、第２デコーダ５−２によって、ゲート電圧線ＭＧＧＲ＜０＞、ＭＧＧＲ＜１＞のうち、選択ロウ（０）のゲート電圧線ＭＧＧＲ＜０＞がＶＰＰｕ（＝ＶＥＥｓ）レベルとなり、その他は、ＶＰＰｓレベルとなる。

また、第３デコーダ５−３４によって、スイッチ信号ＭＧＴｎが、ＶＰＰｓレベルとなる。これにより、ＭＧスイッチ回路７２に含まれるＰＭＯＳトランジスタ５２Ａ＜０＞、５２Ａ＜１＞、５２Ｂ＜０＞、５２Ｂ＜１＞がすべてオフとなる。その結果、メモリゲート線ＭＧＡＬ＜０＞とＭＧＡＲ＜０＞が分断され、メモリゲート線ＭＧＡＬ＜１＞とＭＧＡＲ＜１＞が分断され、メモリゲート線ＭＧＢＬ＜０＞とＭＧＢＲ＜０＞が分断され、メモリゲート線ＭＧＢＬ＜１＞とＭＧＢＲ＜１＞が分断される。また、ＮＭＯＳトランジスタ８５Ａ＜０＞，８５Ａ＜１＞、８５Ｂ＜０＞、８５Ｂ＜１＞がオンとなる。その結果、メモリゲート線ＭＧＡＬ＜０＞、ＭＧＡＬ＜１＞がディスチャージし、負側の選択制御電圧ＭＧＢＮｓ（＝ＶＰＰｕ）レベルとなり、メモリゲート線ＭＧＢＬ＜０＞、ＭＧＢＬ＜１＞がディスチャージし、負側の非選択制御電圧ＭＧＢＮｕ（＝ＶＳＳ）レベルとなる。

以上により、ＭＧドライバ回路４Ｒによって、メモリゲート線ＭＧＡＬ＜０＞、ＭＧＡＬ＜１＞、ＭＧＡＲ＜０＞、ＭＧＡＲ＜１＞のうち、右メモリマット１Ｒの選択ブロックＡの選択ロウ（０）のメモリゲートＭＧＡＲ＜０＞のみがＶＰＰｓレベルとなり（活性化される）、その他は、ＶＰＰｕ（＝ＶＥＥｓ）レベルとなる。また、ＭＧドライバ回路４Ｒによって、非選択ブロックＢのメモリゲート線ＭＧＢＬ＜０＞、ＭＧＢＬ＜１＞、ＭＧＢＲ＜０＞、ＭＧＢＲ＜１＞は、ＶＳＳ（＝ＶＥＥｕ）を維持する。

センスアンプ／書き込み制御回路６Ｒによって、外部データ入出力端子１５に入力されたライトデータＷＤに基づいて、右メモリマット１Ｒに書き込みパルスが印加される。

その後、一旦ステップ０Ｄ（アイドル状態）に戻り、ステップ２Ｂに移行する。
ステップ２Ｂ（右メモリマット１Ｒのベリファイ）において、第１デコーダ５−１によって、制御電圧ＭＧＢＰｓ、ＭＧＢＰｕ、ＭＧＢＮｓ、ＭＧＢＮｕのうち、正側の選択制御電圧ＭＧＢＰｓのみがＶＲ１レベルとなり、その他は、ＶＳＳ（＝ＶＥＥｕ）レベルを維持する。

また、第２デコーダ５−２によって、ゲート電圧線ＭＧＧＲ＜０＞、ＭＧＧＲ＜１＞のうち、選択ロウ（０）のゲート電圧線ＭＧＧＲ＜０＞がＶＳＳ（＝ＶＥＥｕ）レベルとなり、その他は、ＶＲ１レベルとなる。

また、第３デコーダ５−３４によって、スイッチ信号ＭＧＴｎが、ＶＲ１レベルとなる。これにより、ＭＧスイッチ回路７２に含まれるＰＭＯＳトランジスタ５２Ａ＜０＞、５２Ａ＜１＞、５２Ｂ＜０＞、５２Ｂ＜１＞がオフ状態を維持する。その結果、メモリゲート線ＭＧＡＬ＜０＞とＭＧＡＲ＜０＞の分断が維持され、メモリゲート線ＭＧＡＬ＜１＞とＭＧＡＲ＜１＞の分断が維持され、メモリゲート線ＭＧＢＬ＜０＞とＭＧＢＲ＜０＞の分断が維持され、メモリゲート線ＭＧＢＬ＜１＞とＭＧＢＲ＜１＞の分断が維持される。

また、これにより、ＮＭＯＳトランジスタ８５Ａ＜０＞，８５Ａ＜１＞、８５Ｂ＜０＞、８５Ｂ＜１＞がオンを維持する。メモリゲート線ＭＧＡＬ＜０＞、ＭＧＡＬ＜１＞が負側の選択制御電圧ＭＧＢＮｓ（＝ＶＳＳ）レベルとなり、メモリゲート線ＭＧＢＬ＜０＞、ＭＧＢＬ＜１＞が負側の非選択制御電圧ＭＧＢＮｕ（＝ＶＳＳ）レベルとなる。

ＭＧドライバ回路４Ｒによって、メモリゲート線ＭＧＡＲ＜０＞、ＭＧＡＲ＜１＞、ＭＧＢＲ＜０＞、ＭＧＢＲ＜１＞のうち、右メモリマット１Ｒの選択ブロックＡの選択ロウ（０）のメモリゲート線ＭＧＡＲ＜０＞がＶＲ１レベルとなり、ＭＧＡＲ＜１＞がＶＳＳレベルとなる。ＭＧドライバ回路４Ｒによって、非選択ブロックＢのメモリゲート線ＭＧＢＬ＜０＞、ＭＧＢＬ＜１＞、ＭＧＢＲ＜０＞、ＭＧＢＲ＜１＞は、ＶＳＳ（＝ＶＥＥｕ）を維持する。

センスアンプ／書き込み制御回路６Ｒによって、右メモリマット１Ｒのベリファイが行われる。

以上のように、本実施の形態によれば、スイッチ信号ＭＧＴｎによって、左メモリマットのメモリゲート線と右マットのメモリゲート線とを接続または分断するＰＭＯＳトランジスタだけでなく、メモリゲート線をリセットするＮＭＯＳトランジスタも制御する。これによって、本実施の形態では、第４の実施形態のスイッチ信号ＭＧＤ＜０＞、ＭＧＤ＜１＞が不要となり、信号配線の数を削減することができるとともに、スイッチ信号ＭＧＤ＜０＞、ＭＧＤ＜１＞を発生する回路も不要となるため、第４の実施形態よりもレイアウト面積を削減できる。

なお、第３デコーダ５−３４は、通常通り、ＶＳＳを負電源として使用して、スイッチ信号ＭＧＴｎを生成することとし、ＰＭＯＳトランジスタ５２Ａ＜０＞、５２Ａ＜１＞、５２Ｂ＜０＞、５２Ｂ＜１＞にデプレッション型を適用することにより、同様の機能を実現できる。

［第６の実施形態］
本実施の形態の半導体装置の全体の構成は、図１０に示す第２の実施形態の半導体装置の全体の構成と同様である。したがって、全体の構成の説明は繰り返さない。

図１７は、第６の実施形態の半導体装置の詳細な構成を示す図である。
図１７ではメモリセル１００Ｌ，１００Ｒ、コントロールゲート線ＣＧＬ，ＣＧＲ、ソース線ＳＬ、ビット線ＢＬＬ，ＢＬＲが省略されている。

本実施の形態の半導体装置が、図１５の第５の実施形態の半導体装置と相違する点は、以下である。

本実施の形態の半導体装置は、第３デコーダ５−３４の代わりに、第３デコーダ５−３５（スイッチ制御回路）を備える。また、本実施の形態の半導体装置は、ＭＧスイッチ＆リセット回路７２の代わりに、ＭＧスイッチ＆リセット回路９２を備える。

ＭＧスイッチ＆リセット回路９２は、第４の実施形態のＭＧスイッチ回路６２と同様に、ブロックＡに含まれるＮＭＯＳトランジスタ８５Ａ＜０＞、８５Ａ＜１＞と、ブロックＢに含まれるＮＭＯＳトランジスタ８５Ｂ＜０＞、８５Ｂ＜１＞とを備える。

ＭＧスイッチ＆リセット回路９２は、第５の実施形態のＭＧスイッチ回路７２に含まれるＰＭＯＳトランジスタ５２Ａ＜０＞、５２Ａ＜１＞、５２Ｂ＜０＞、５２Ｂ＜１＞の代わりに、ＮＭＯＳトランジスタ５５Ａ＜０＞、５５Ａ＜１＞、５５Ｂ＜０＞、５５Ｂ＜１＞を備える。

ＮＭＯＳトランジスタ５５Ａ＜０＞は、左メモリマット１Ｌのメモリゲート線ＭＧＡＬ＜０＞の一端と、右メモリマット１Ｒのメモリゲート線ＭＧＡＲ＜０＞の一端の間に設けられる。ＮＭＯＳトランジスタ５５Ａ＜０＞のゲートは、スイッチ信号ＭＧＴｐを受ける。

ＮＭＯＳトランジスタ５５Ａ＜１＞は、左メモリマット１Ｌのメモリゲート線ＭＧＡＬ＜１＞の一端と、右メモリマット１Ｒのメモリゲート線ＭＧＡＲ＜１＞の一端の間に設けられる。ＮＭＯＳトランジスタ５５Ａ＜１＞のゲートは、スイッチ信号ＭＧＴｐを受ける。

ＮＭＯＳトランジスタ５５Ｂ＜０＞は、左メモリマット１Ｌのメモリゲート線ＭＧＢＬ＜０＞の一端と、右メモリマット１Ｒのメモリゲート線ＭＧＢＲ＜０＞の一端の間に設けられる。ＮＭＯＳトランジスタ５５Ｂ＜０＞のゲートは、スイッチ信号ＭＧＴｐを受ける。

ＮＭＯＳトランジスタ５５Ｂ＜１＞は、左メモリマット１Ｌのメモリゲート線ＭＧＢＬ＜１＞の一端と、右メモリマット１Ｒのメモリゲート線ＭＧＢＲ＜１＞の一端の間に設けられる。ＮＭＯＳトランジスタ５５Ｂ＜１＞のゲートは、スイッチ信号ＭＧＴｐを受ける。

第６の実施形態の第３デコーダ５−３５は、スイッチ信号ＭＧＴｎとＭＧＴｐをＭＧスイッチ＆リセット回路９２に供給する。ＭＧスイッチ＆リセット回路９２のＮＭＯＳトランジスタ５５Ａ＜０＞、５５Ａ＜１＞、５５Ｂ＜０＞、５５Ｂ＜１＞をオンにするために、第３デコーダ５−３５は、ＭＧドライバ４０ＡＲ＜０＞，４０ＡＲ＜１＞，４０ＢＲ＜０＞，４０ＢＲ＜１＞が出力する電圧の中の最大の電圧ＶＰＰｓよりも高い電圧ＶＰＰ２を正電源として使用して、スイッチ信号ＭＧＴｐを生成する。

また、スイッチ信号ＭＧＴｎで制御されるのは、ＮＭＯＳトランジスタ８５Ａ＜０＞、８５Ａ＜１＞、８５Ｂ＜０＞、８５Ｂ＜１＞だけで、ＰＭＯＳトランジスタが含まれないので、スイッチ信号ＭＧＴｎの下限はＶＳＳレベルである。したがって、第３デコーダ５−３５は、ＶＥＥ２ではなく、ＶＳＳを負電源として使用して、スイッチ信号ＭＧＴｎを生成する。

図１８は、第６の実施形態におけるメモリゲート線およびゲート電圧線の電圧の遷移と、制御電圧の遷移を表わす図である。

図１８には、第２の実施形態から変更のある電圧及び追加された電圧のみが記載されている。図１８において、スイッチ信号ＭＧＴｐ、ＭＧＴｎ、ゲート電圧線ＭＧＧＲ＜０＞、メモリゲート線ＭＧＡＬ＜０＞、ＭＧＡＲ＜０＞の電圧が実線で示され、ゲート電圧線ＭＧＧＲ＜１＞、メモリゲート線ＭＧＡＬ＜１＞、ＭＧＡＲ＜１＞の電圧が破線で示される。

以下、図８のフローチャートの手順に従って電圧の遷移を説明する。図８のフローチャートの各ステップに対応する期間は図１８の上部に記載する。

ステップ０Ａ（アイドル状態）において、すべての信号は非選択状態であり、ＭＧＧＲ＜０＞、ＭＧＧＲ＜１＞、ＭＧＴｐは、ＶＲ１レベルとなり、ＭＧＴｎは、ＶＥＥ２レベルとなり、その他の信号はＶＳＳ（＝ＶＥＥｕ）レベルとなる。

ステップ１Ａ（左メモリマット１Ｌに書き込みパルスを印加）において、第１デコーダ５−１によって、制御電圧ＭＧＢＰｓ、ＭＧＢＰｕ、ＭＧＢＮｓ、ＭＧＢＮｕのうち、正側の選択制御電圧ＭＧＢＰｓがＶＰＰｓレベルとなり、正側の非選択制御電圧ＭＧＢＰｕがＶＰＰｕレベルとなり、負側の選択制御電圧ＭＧＢＮｓがＶＰＰｕレベルとなり、負側の非選択制御電圧ＭＧＢＮｕがＶＳＳ（＝ＶＥＥｕ）レベルを維持する。

また、第２デコーダ５−２によって、ゲート電圧線ＭＧＧＲ＜０＞、ＭＧＧＲ＜１＞のうち、選択ロウ（０）のゲート電圧線ＭＧＧＲ＜０＞がＶＰＰｕ（＝ＶＥＥｓ）レベルとなり、その他は、ＶＰＰｓレベルとなる。

また、第３デコーダ５−３５によって、スイッチ信号ＭＧＴｐがＶＰＰ２レベルとなり、スイッチ信号ＭＧＴｎが、ＶＳＳレベルとなる。これにより、ＭＧスイッチ回路９２に含まれるＮＭＯＳトランジスタ５５Ａ＜０＞、５５Ａ＜１＞、５５Ｂ＜０＞、５５Ｂ＜１＞がすべてオンとなる。その結果、メモリゲート線ＭＧＡＬ＜０＞とＭＧＡＲ＜０＞が接続され、メモリゲート線ＭＧＡＬ＜１＞とＭＧＡＲ＜１＞が接続され、メモリゲート線ＭＧＢＬ＜０＞とＭＧＢＲ＜０＞が接続され、メモリゲート線ＭＧＢＬ＜１＞とＭＧＢＲ＜１＞が接続される。また、ＮＭＯＳトランジスタ８５Ａ＜０＞，８５Ａ＜１＞、８５Ｂ＜０＞、８５Ｂ＜１＞がオフとなる。

ＭＧドライバ回路４Ｒによって、メモリゲート線ＭＧＡＬ＜０＞、ＭＧＡＬ＜１＞、ＭＧＡＲ＜０＞、ＭＧＡＲ＜１＞のうち、両メモリマット（１Ｌ、１Ｒ）の選択ブロックＡの選択ロウ（０）のメモリゲート線ＭＧＡＬ＜０＞、ＭＧＡＲ＜０＞のみがＶＰＰｓレベルとなる（活性化される）。また、ＭＧドライバ回路４Ｒによって、両メモリマット（１Ｌ、１Ｒ）の選択ブロックＡの非選択ロウ（１）のメモリゲート線ＭＧＡＬ＜１＞、ＭＧＡＲ＜１＞がＶＰＰｕ（＝ＶＥＥｓ）レベルとなる。また、ＭＧドライバ回路４Ｒによって、非選択ブロックＢのメモリゲート線ＭＧＢＬ＜０＞、ＭＧＢＬ＜１＞、ＭＧＢＲ＜０＞、ＭＧＢＲ＜１＞は、ＶＳＳ（＝ＶＥＥｕ）を維持する。

センスアンプ／書き込み制御回路６Ｌによって、外部データ入出力端子１５に入力されたライトデータＷＤに基づいて、左メモリマット１Ｌに書き込みパルスが印加される。

その後、一旦ステップ０Ｂ（アイドル状態）に戻り、ステップ２Ａに移行する。
ステップ２Ａ（左メモリマット１Ｌのベリファイ）において、第１デコーダ５−１によって、制御電圧ＭＧＢＰｓ、ＭＧＢＰｕ、ＭＧＢＮｓ、ＭＧＢＮｕのうち、正側の選択制御電圧ＭＧＢＰｓのみがＶＲ１レベルとなり、その他は、ＶＳＳ（＝ＶＥＥｕ）レベルを維持する。

また、第２デコーダ５−２によって、ゲート電圧線ＭＧＧＲ＜０＞、ＭＧＧＲ＜１＞のうち、選択ロウ（０）のゲート電圧線ＭＧＧＲ＜０＞がＶＳＳ（＝ＶＥＥｕ）レベルとなり、その他は、ＶＲ１レベルとなる。

また、第３デコーダ５−３５によって、スイッチ信号ＭＧＴｐが、ＶＲ１レベルとなる。これにより、ＭＧスイッチ回路９２に含まれるＮＭＯＳトランジスタ５５Ａ＜０＞、５５Ａ＜１＞、５５Ｂ＜０＞、５５Ｂ＜１＞がオン状態を維持する。その結果、メモリゲート線ＭＧＡＬ＜０＞とＭＧＡＲ＜０＞の接続が維持され、メモリゲート線ＭＧＡＬ＜１＞とＭＧＡＲ＜１＞の接続が維持され、メモリゲート線ＭＧＢＬ＜０＞とＭＧＢＲ＜０＞の接続が維持され、メモリゲート線ＭＧＢＬ＜１＞とＭＧＢＲ＜１＞の接続が維持される。

また、第３デコーダ５−３５によって、スイッチ信号ＭＧＴｎが、ＶＳＳレベルを維持する。これによって、また、ＮＭＯＳトランジスタ８５Ａ＜０＞，８５Ａ＜１＞、８５Ｂ＜０＞、８５Ｂ＜１＞がオフ状態を維持する。

ＭＧドライバ回路４Ｒによって、メモリゲート線ＭＧＡＬ＜０＞、ＭＧＡＬ＜１＞、ＭＧＡＲ＜０＞、ＭＧＡＲ＜１＞のうち、両メモリマット（１Ｌ、１Ｒ）の選択ブロックＡの選択ロウ（０）のメモリゲート線ＭＧＡＬ＜０＞、ＭＧＡＲ＜０＞のみがＶＲ１レベルとなり、その他は、ＶＳＳ（＝ＶＥＥｕ）レベルとなる。また、ＭＧドライバ回路４Ｒによって、非選択ブロックＢのメモリゲート線ＭＧＢＬ＜０＞、ＭＧＢＬ＜１＞、ＭＧＢＲ＜０＞、ＭＧＢＲ＜１＞は、ＶＳＳ（＝ＶＥＥｕ）を維持する。

センスアンプ／書き込み制御回路６Ｌによって、左メモリマット１Ｌのベリファイが行われる。

その後、ステップ４（選択メモリマットを右メモリマット１Ｒに切り替え）、ステップ０Ｃ（アイドル状態）を経て、ステップ１Ｂに移行する。

ステップ１Ｂ（右メモリマット１Ｒに書き込みパルスを印加）において、第１デコーダ５−１によって、制御電圧ＭＧＢＰｓ、ＭＧＢＰｕ、ＭＧＢＮｓ、ＭＧＢＮｕのうち、正側の選択制御電圧ＭＧＢＰｓがＶＰＰｓレベルとなり、正側の非選択制御電圧ＭＧＢＰｕがＶＰＰｕレベルとなり、負側の選択制御電圧ＭＧＢＮｓがＶＰＰｕレベルとなり、負側の非選択制御電圧ＭＧＢＮｕがＶＳＳ（＝ＶＥＥｕ）レベルを維持する。

また、第２デコーダ５−２によって、ゲート電圧線ＭＧＧＲ＜０＞、ＭＧＧＲ＜１＞のうち、選択ロウ（０）のゲート電圧線ＭＧＧＲ＜０＞がＶＰＰｕ（＝ＶＥＥｓ）レベルとなり、その他は、ＶＰＰｓレベルとなる。

また、第３デコーダ５−３５によって、スイッチ信号ＭＧＴｐがＶＳＳレベルとなり、スイッチ信号ＭＧＴｎが、ＶＰＰｓレベルとなる。これにより、ＭＧスイッチ回路９２に含まれるＮＭＯＳトランジスタ５５Ａ＜０＞、５５Ａ＜１＞、５５Ｂ＜０＞、５５Ｂ＜１＞がすべてオフとなる。その結果、メモリゲート線ＭＧＡＬ＜０＞とＭＧＡＲ＜０＞が分断され、メモリゲート線ＭＧＡＬ＜１＞とＭＧＡＲ＜１＞が分断され、メモリゲート線ＭＧＢＬ＜０＞とＭＧＢＲ＜０＞が分断され、メモリゲート線ＭＧＢＬ＜１＞とＭＧＢＲ＜１＞が分断される。また、ＮＭＯＳトランジスタ８５Ａ＜０＞，８５Ａ＜１＞、８５Ｂ＜０＞、８５Ｂ＜１＞がオンとなる。その結果、メモリゲート線ＭＧＡＬ＜０＞、ＭＧＡＬ＜１＞が負側の選択制御電圧ＭＧＢＮｓ（＝ＶＰＰｕ）レベルとなり、メモリゲート線ＭＧＢＬ＜０＞、ＭＧＢＬ＜１＞の電圧がディスチャージし、負側の非選択制御電圧ＭＧＢＮｕ（＝ＶＳＳ）レベルとなる。

以上により、ＭＧドライバ回路４Ｒによって、メモリゲート線ＭＧＡＬ＜０＞、ＭＧＡＬ＜１＞、ＭＧＡＲ＜０＞、ＭＧＡＲ＜１＞のうち、右メモリマット１Ｒの選択ブロックＡの選択ロウ（０）のメモリゲートＭＧＡＲ＜０＞のみがＶＰＰｓレベルとなり（活性化される）、その他は、ＶＰＰｕ（＝ＶＥＥｓ）レベルとなる。また、ＭＧドライバ回路４Ｒによって、非選択ブロックＢのメモリゲート線ＭＧＢＬ＜０＞、ＭＧＢＬ＜１＞、ＭＧＢＲ＜０＞、ＭＧＢＲ＜１＞は、ＶＳＳ（＝ＶＥＥｕ）を維持する。

センスアンプ／書き込み制御回路６Ｒによって、外部データ入出力端子１５に入力されたライトデータＷＤに基づいて、右メモリマット１Ｒに書き込みパルスが印加される。

その後、一旦ステップ０Ｄ（アイドル状態）に戻り、ステップ２Ｂに移行する。
ステップ２Ｂ（右メモリマット１Ｒのベリファイ）において、第１デコーダ５−１によって、制御電圧ＭＧＢＰｓ、ＭＧＢＰｕ、ＭＧＢＮｓ、ＭＧＢＮｕのうち、正側の選択制御電圧ＭＧＢＰｓのみがＶＲ１レベルとなり、その他は、ＶＳＳ（＝ＶＥＥｕ）レベルを維持する。

また、第２デコーダ５−２によって、ゲート電圧線ＭＧＧＲ＜０＞、ＭＧＧＲ＜１＞のうち、選択ロウ（０）のゲート電圧線ＭＧＧＲ＜０＞がＶＳＳ（＝ＶＥＥｕ）レベルとなり、その他は、ＶＲ１レベルとなる。

また、第３デコーダ５−３５によって、スイッチ信号ＭＧＴｎが、ＶＲ１レベルとなる。これにより、ＮＭＯＳトランジスタ８５Ａ＜０＞，８５Ａ＜１＞、８５Ｂ＜０＞、８５Ｂ＜１＞がオンを維持する。メモリゲート線ＭＧＡＬ＜０＞、ＭＧＡＬ＜１＞が負側の選択制御電圧ＭＧＢＮｓ（＝ＶＳＳ）レベルとなり、メモリゲート線ＭＧＢＬ＜０＞、ＭＧＢＬ＜１＞が負側の非選択制御電圧ＭＧＢＮｕ（＝ＶＳＳ）レベルとなる。

第３デコーダ５−３５によって、スイッチ信号ＭＧＴｐがＶＳＳレベルを維持する。
ＭＧドライバ回路４Ｒによって、メモリゲート線ＭＧＡＲ＜０＞、ＭＧＡＲ＜１＞、ＭＧＢＲ＜０＞、ＭＧＢＲ＜１＞のうち、右メモリマット１Ｒの選択ブロックＡの選択ロウ（０）のメモリゲート線ＭＧＡＲ＜０＞がＶＲ１レベルとなり、ＭＧＡＲ＜１＞がＶＳＳレベルとなる。ＭＧドライバ回路４Ｒによって、非選択ブロックＢのメモリゲート線ＭＧＢＬ＜０＞、ＭＧＢＬ＜１＞、ＭＧＢＲ＜０＞、ＭＧＢＲ＜１＞は、ＶＳＳ（＝ＶＥＥｕ）を維持する。

センスアンプ／書き込み制御回路６Ｒによって、右メモリマット１Ｒのベリファイが行われる。

以上のように、本実施の形態によれば、ＭＧスイッチ＆リセット回路がＮＭＯＳトランジスタのみで構成されることにより、第５の実施形態のようにＭＧスイッチ＆リセット回路がＰＭＯＳトランジスタを含む場合に必要なＰＭＯＳトランジスタとＮＭＯＳトランジスタの分離が不要となる。その結果、レイアウト面積を低減できる。

なお、第３デコーダ５−３５は、通常通り、ＶＰＰｓを正電源として使用して、スイッチ信号ＭＧＴｐを生成することとし、ＮＭＯＳトランジスタ５５Ａ＜０＞、５５Ａ＜１＞、５５Ｂ＜０＞、５５Ｂ＜１＞にデプレッション型を適用することにより、同様の機能を実現できる。

［第７の実施形態］
第１〜第６の実施形態ではメモリゲート線を２分割したが、メモリゲート線をさらに分割することによって、ディスターブ低減効果を高めることが可能である。本実施の形態では、第５の実施形態の半導体装置のメモリゲート線を４分割する方式に修正したものである。

図１９は、第７の実施形態の半導体装置の構成を表わす図である。
この半導体装置が、第５の実施形態の半導体装置と相違する点は、以下である。

メモリセルアレイがマット１メモリセルアレイ１−１〜マット４メモリセルアレイ１−−４に分割されている点である。マット１メモリセルアレイ１−１には、メモリゲート線ＭＧ１が設けられ、マット２メモリセルアレイ１−２には、メモリゲート線ＭＧ２が設けられ、マット３メモリセルアレイ１−３には、メモリゲート線ＭＧ３が設けられ、マット４メモリセルアレイ１−４には、メモリゲート線ＭＧ４が設けられる。

ＭＧスイッチ＆リセット回路７２−１が、マット１メモリセルアレイ１−１とマット２メモリセルアレイ１−２の間に配置される。ＭＧスイッチ＆リセット回路７２−１は、メモリゲート線ＭＧ１とＭＧ２との接続／分断を行なうとともに、書き込みの非選択時にメモリゲート線ＭＧ１の電圧を固定する。

ＭＧスイッチ＆リセット回路７２−２が、マット２メモリセルアレイ１−２とマット３メモリセルアレイ１−３の間に配置される。ＭＧスイッチ＆リセット回路７２−２は、メモリゲート線ＭＧ２とＭＧ３との接続／分断を行なうとともに、書き込みの非選択時にメモリゲート線ＭＧ２の電圧を固定する。

ＭＧスイッチ＆リセット回路７２−３が、マット３メモリセルアレイ１−３とマット４メモリセルアレイ１−４の間に配置される。ＭＧスイッチ＆リセット回路７２−３は、メモリゲート線ＭＧ３とＭＧ４との接続／分断を行なうとともに、書き込みの非選択時にメモリゲート線ＭＧ３の電圧を固定する。

図２０は、第７の実施形態の半導体装置の詳細な構成を示す図である。
図２０ではメモリセル１００Ｌ，１００Ｒ、コントロールゲート線ＣＧＬ，ＣＧＲ、ソース線ＳＬ、ビット線ＢＬＬ，ＢＬＲが省略されている。

ＭＧスイッチ＆リセット回路７２−Ｘは、ブロックＡに含まれるＰＭＯＳトランジスタ５２ＡＸ＜０＞、５２ＡＸ＜１＞と、ブロックＢに含まれるＰＭＯＳトランジスタ５２ＢＸ＜０＞、５２ＢＸ＜１＞と、ＮＭＯＳトランジスタ８５ＡＸ＜０＞、８５ＡＸ＜１＞、８５ＢＸ＜０＞、８５ＢＸ＜１＞を備える。ただし、Ｘは１〜３である。

ＮＭＯＳトランジスタ８５ＡＸ＜０＞のゲートは、スイッチ信号ＭＧＴＸｎを受ける。ＮＭＯＳトランジスタ８５ＡＸ＜０＞のドレインは、メモリゲート線ＭＧＡＸ＜０＞に接続される。ＮＭＯＳトランジスタ８５ＡＸ＜０＞のソースは、負側電圧線ＭＧＢＮＡに接続される。

ＮＭＯＳトランジスタ８５ＡＸ＜１＞のゲートは、スイッチ信号ＭＧＴＸｎを受ける。ＮＭＯＳトランジスタ８５ＡＸ＜１＞のドレインは、メモリゲート線ＭＧＡＸ＜１＞に接続される。ＮＭＯＳトランジスタ８５ＡＸ＜１＞のソースは、負側電圧線ＭＧＢＮＡに接続される。

ＮＭＯＳトランジスタ８５ＢＸ＜０＞のゲートは、スイッチ信号ＭＧＴＸｎを受ける。ＮＭＯＳトランジスタ８５ＢＸ＜０＞のドレインは、メモリゲート線ＭＧＢＸ＜０＞に接続される。ＮＭＯＳトランジスタ８５ＢＸ＜０＞のソースは、負側電圧線ＭＧＢＮＢに接続される。

ＮＭＯＳトランジスタ８５ＢＸ＜１＞のゲートは、スイッチ信号ＭＧＴＸｎを受ける。ＮＭＯＳトランジスタ８５ＢＸ＜１＞のドレインは、メモリゲート線ＭＧＢＸ＜１＞に接続される。ＮＭＯＳトランジスタ８５ＢＸ＜１＞のソースは、負側電圧線ＭＧＢＮＢに接続される。

ＰＭＯＳトランジスタ５２ＡＸ＜０＞は、メモリゲート線ＭＧＡＸ＜０＞の一端と、メモリゲート線ＭＧＡ（Ｘ＋１）＜０＞の一端の間に設けられる。ＰＭＯＳトランジスタ５２ＡＸ＜０＞のゲートは、スイッチ信号ＭＧＴＸｎを受ける。

ＰＭＯＳトランジスタ５２ＡＸ＜１＞は、メモリゲート線ＭＧＡＸ＜１＞の一端と、メモリゲート線ＭＧＡ（Ｘ＋１）＜１＞の一端の間に設けられる。ＰＭＯＳトランジスタ５２ＡＸ＜１＞のゲートは、スイッチ信号ＭＧＴＸｎを受ける。

ＰＭＯＳトランジスタ５２ＢＸ＜０＞は、メモリゲート線ＭＧＢＸ＜０＞の一端と、メモリゲート線ＭＧＢ（Ｘ＋１）＜０＞の一端の間に設けられる。ＰＭＯＳトランジスタ５２ＢＸ＜０＞のゲートは、スイッチ信号ＭＧＴＸｎを受ける。

ＰＭＯＳトランジスタ５２ＢＸ＜１＞は、メモリゲート線ＭＧＢＸ＜１＞の一端と、メモリゲート線ＭＧＢ（Ｘ＋１）＜１＞の一端の間に設けられる。ＰＭＯＳトランジスタ５２ＢＸ＜１＞のゲートは、スイッチ信号ＭＧＴＸｎを受ける。

第３デコーダ５−３４−Ｘ（スイッチ制御回路）は、スイッチ信号ＭＧＴＸｎをＭＧスイッチ＆リセット回路７２−Ｘに供給する。スイッチ信号ＭＧＴＸｎでＰＭＯＳトランジスタ５２ＡＸ＜０＞、５２ＡＸ＜１＞、５２ＢＸ＜０＞、５２ＢＸ＜１＞をオンにするために、第３デコーダ５−３４−Ｘは、ＶＳＳよりも低い電位ＶＥＥ２を負電源として使用して、スイッチ信号ＭＧＴＸｎを生成する。ただし、Ｘは１〜３である。

図２１は、第７の実施形態におけるメモリゲート線およびゲート電圧線の電圧の遷移と、制御電圧の遷移を表わす図である。

図２１では、ベリファイのフェーズを省略しており、書き込みパルス印可のフェーズ[１Ａ]、[１Ｂ]、[１Ｃ]、[１Ｄ]、ＭＧスイッチ切り替えフェーズ[４Ａ]、[４Ｂ]、[４Ｃ]、及び最初と最後のアイドル状態[０Ａ]、[０Ｂ]のみを示している。

図２１では、ＭＧＴ１ｎ、ＭＧＡ１＜０＞、ＭＧＡ２＜０＞、ＭＧＡ３＜０＞、ＭＧＡ４＜０＞が実線で示され、ＭＧＴ２ｎ、ＭＧＡ１＜１＞、ＭＧＡ２＜１＞、ＭＧＡ３＜１＞、ＭＧＡ４＜１＞が破線、ＭＧＴ３ｎが点線で示されている。他の信号（ＭＧＧＲ＜０＞、ＭＧＧＲ＜１＞、ＭＧＢＰｓ、ＭＧＢＰｕ、ＭＧＢＮｓ、ＭＧＢＮｕ）は図１６に記載されているのと同様である。

図８のフローチャートの各ステップに対応する期間は図２１の上部に記載する。
ステップ０Ａ（アイドル状態）においては、ＭＧＴ１ｎ、ＭＧＴ２ｎ、ＭＧＴ３ｎが全てＶＥＥ２レベルとなる。これによって、ＭＧスイッチ＆リセット回路７２−Ｘ（Ｘ＝１〜３）のすべてのＰＭＯＳトランジスタ５２ＡＸ＜０＞、５２ＡＸ＜１＞、５２ＢＸ＜０＞、５２ＢＸ＜１＞がオンで、すべてのＮＭＯＳトランジスタ８５ＡＸ＜０＞、８５ＡＸ＜１＞、８５ＢＸ＜０＞、８５ＢＸ＜１＞がオフとなる。

これによって、ステップ１Ａ（マット１書込み）においてはＭＧＡ１＜０＞、ＭＧＡ２＜０＞、ＭＧＡ３＜０＞、ＭＧＡ４＜０＞のすべてがＶＰＰｓレベルとなる。

ステップ４Ａ（マット１からマット２への切り替え）において、ＭＧＴ１ｎがＶＥＥ２レベルからＶＰＰｓレベルに切り替わる。これによって、ＭＧスイッチ＆リセット回路７２−１のＰＭＯＳトランジスタ５２Ａ１＜０＞、５２Ａ１＜１＞、５２Ｂ１＜０＞、５２Ｂ１＜１＞がオフとなる。また、ＮＭＯＳトランジスタ８５Ａ１＜０＞、８５Ａ１＜１＞、８５Ｂ１＜０＞、８５Ｂ１＜１＞がオンとなるため、ＭＧＡ１＜０＞がＭＧドライバ回路４Ｒから切り離され、ＭＧＢＮＡの電圧ＭＧＢＮｓに固定される。

これによって、ステップ２Ａ（マット２書込み）においてＭＧＡ１＜０＞を除くＭＧＡ２＜０＞、ＭＧＡ３＜０＞、ＭＧＡ４＜０＞がＶＰＰｓレベルとなる。

ステップ４Ｂ（マット２からマット３への切り替え）において、ＭＧＴ２ｎがＶＥＥ２レベルからＶＰＰｓレベルに切り替わる。これによって、ＭＧスイッチ＆リセット回路７２−２のＰＭＯＳトランジスタ５２Ａ２＜０＞、５２Ａ２＜１＞、５２Ｂ２＜０＞、５２Ｂ２＜１＞がオフとなる。また、ＮＭＯＳトランジスタ８５Ａ２＜０＞、８５Ａ２＜１＞、８５Ｂ２＜０＞、８５Ｂ２＜１＞がオンとなるため、ＭＧＡ２＜０＞がＭＧドライバ回路４Ｒから切り離され、ＭＧＢＮＡの電圧ＭＧＢＮｓに固定される。

これによって、ステップ３Ａ（マット３書込み）においてＭＧＡ１＜０＞とＭＧＡ２＜０＞を除くＭＧＡ３＜０＞、ＭＧＡ４＜０＞がＶＰＰｓレベルとなる。

ステップ４Ｂ（マット３からマット４への切り替え）において、ＭＧＴ３ｎがＶＥＥ２レベルからＶＰＰｓレベルに切り替わる。これによって、ＭＧスイッチ＆リセット回路７２−３のＰＭＯＳトランジスタ５２Ａ３＜０＞、５２Ａ３＜１＞、５２Ｂ３＜０＞、５２Ｂ３＜１＞がオフとなる。また、ＮＭＯＳトランジスタ８５Ａ３＜０＞、８５Ａ３＜１＞、８５Ｂ３＜０＞、８５Ｂ３＜１＞がオンとなるため、ＭＧＡ３＜０＞がＭＧドライバ回路４Ｒから切り離され、ＭＧＢＮＡの電圧ＭＧＢＮｓに固定される。

これによって、ステップ４Ａ（マット４書込み）においてＭＧＡ１＜０＞とＭＧＡ２＜０＞とＭＧＡ３＜０＞を除くＭＧＡ４＜０＞がＶＰＰｓレベルとなる。

その後、アイドル状態[０Ｂ]に戻る。
以上のように、本実施の形態によれば、メモリセルアレイおよびメモリゲート線を４分割することによって、２分割する場合よりも、さらにメモリゲート線が受けるディスターブ時間を短くすることができるため、メモリゲート線に加わるディスターブストレスを低減できる。

また、本実施の形態では、第５の実施の形態と同様に、分割したメモリゲート線の数だけＭＧドライバを増やすのではなく、ＭＧスイッチ回路によって複数のメモリゲート線を接続または分離するので、制御回路および配線数などを削減することができる。その結果、レイアウト面積を低減できる。

なお、本実施の形態では、メモリセルアレイおよびメモリゲート線が４分割される場合について説明したが、同様の方法で任意に分割数を増やすことができる。

次に、本発明の実施形態の半導体装置の全体の構成について説明する。
（マイクロコンピュータ）
図２２は、本発明の実施形態による半導体装置の構成を示すブロック図である。図２２では、半導体装置の例としてマイクロコンピュータ（ＭＡＣ）１０１の構成が示されている。

図２２を参照して、マイクロコンピュータ１０１は、たとえばＣＭＯＳ（Complementary Metal Oxide Semiconductor）集積回路製造技術などを用いることによって、単結晶シリコンのような１個の半導体チップに形成される。

図２２に示すように、マイクロコンピュータ１０１は、中央処理装置（ＣＰＵ）１０２と、ランダムアクセスメモリ（ＲＡＭ）１０５と、フラッシュメモリモジュール（ＦＭＤＬ）１０６とを備える。中央処理装置１０２は、命令制御部と実行部を備えて命令を実行する。ランダムアクセスメモリ１０５は、中央処理装置１０２のワーク領域などに利用される。フラッシュメモリモジュール１０６は、データやプログラムを格納する不揮発性メモリモジュールとして設けられる。

マイクロコンピュータ１０１は、さらに、ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）１０３と、バスインタフェース回路（ＢＩＦ）１０４と、フラッシュシーケンサ（ＦＳＱＣ）１０７と、外部入出力ポート（ＰＲＴ）１０８，１０９と、タイマ（ＴＭＲ）１１０と、クロックパルスジェネレータ（ＣＰＧ）１１１と、高速バス（ＨＢＵＳ）１１２と、周辺バス（ＰＢＵＳ）１１３とを備える。

バスインタフェース回路１０４は、高速バス１１２と周辺バス１１３とのバスインタフェース制御若しくはバスブリッジ制御を行う。フラッシュシーケンサ１０７は、フラッシュメモリモジュール（ＦＭＤＬ）１０６に対するコマンドアクセス制御を行う。クロックパルスジェネレータ１１１は、マイクロコンピュータ１０１を制御するための内部クロックＣＬＫを生成する。

マイクロコンピュータ１０１のバス構成は特に制限されないが、図２２の場合には、高速バス（ＨＢＵＳ）１１２と周辺バス（ＰＢＵＳ）１１３とが設けられている。高速バス１１２および周辺バス１１３の各々は、特に制限されないが、データバス、アドレスバスおよびコントロールバスを有する。高速バス１１２および周辺バス１１３という２本のバスを設けることによって、共通のバスに全ての回路を共通接続する場合に比べてバスの負荷を軽くし、高速アクセス動作を保証することができる。

高速バス１１２には、中央処理装置１０２、ダイレクトメモリアクセスコントローラ１０３、バスインタフェース回路１０４、ランダムアクセスメモリ１０５、およびフラッシュメモリモジュール１０６が接続される。周辺バス１１３には、フラッシュシーケンサ１０７、外部入出力ポート１０８，１０９、タイマ１１０、およびクロックパルスジェネレータ１１１が接続される。

マイクロコンピュータ１０１は、さらに、発振子が接続されるかまたは外部クロックが供給されるクロック端子ＸＴＡＬ／ＥＸＴＡＬと、スタンバイ状態を指示する外部ハードウェアスタンバイ端子ＳＴＢと、リセットを指示する外部リセット端子ＲＥＳと、外部電源端子ＶＣＣと、外部接地端子Ｖｓｓとを備える。

図２２では、ロジック回路としてのフラッシュシーケンサ１０７と、アレイ構成のフラッシュメモリモジュール１０６とは、別ＣＡＤツールを用いて設計されているため、便宜上別々の回路ブロックとして図示されているが、双方併せて１つのフラッシュメモリ１１６を構成する。

フラッシュメモリモジュール１０６は、読出し専用の高速アクセスポート（ＨＡＣＳＰ）１１５を介して高速バス（ＨＢＵＳ）１１２に接続される。ＣＰＵ１０２またはＤＭＡＣ１０３は、高速バス１１２から高速アクセスポート１１５を介してフラッシュメモリモジュール１０６をリードアクセスすることができる。ＣＰＵ１０２またはＤＭＡＣ１０３は、フラッシュメモリモジュール１０６に対して書込みおよび初期化のアクセスを行うときは、バスインタフェース１０４を介して周辺バス（ＰＢＵＳ）１１３経由でフラッシュシーケンサ１０７にコマンドを発行する。このコマンドに応答して、フラッシュシーケンサ１０７は、周辺バスＰＢＵＳから低速アクセスポート（ＬＡＣＳＰ）を通じてフラッシュメモリモジュールの初期化や書込み動作の制御を行う。

本発明の実施形態で説明した構成は、フラッシュメモリモジュール１０６におけるメモリマット部分に相当する。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１Ｌ 左マットメモリセルアレイ、１Ｒ 右マットメモリセルアレイ、２Ｌ，２Ｒ ＣＧドライバ回路、３ 低電圧デコード回路、４Ｌ，４Ｒ ＭＧドライバ回路、５ 高電圧デコード回路、５−１ 第１デコーダ、５−２ 第２デコーダ、５−３，５−３２，５−３３，５−３４，５−３４−１，５−３４−２，５−３４−３，５−３４−４，５−３５ 第３デコーダ、６Ｌ，６Ｒ センスアンプ／書き込み制御回路、７ 昇圧回路、８ アドレス制御回路、９ データ制御回路、１０Ｌ，１０Ｒ 正電源端子、１１Ｌ，１１Ｒ 負電源端子、１２ 正電圧端子、１３ 負電圧端子、１４ 外部アドレス入力端子、１５ 外部データ入力端子、５２ ＭＧスイッチ回路、６２，７２，７２−１，７２−２，７２−３，７２−４ ＭＧスイッチ＆リセット回路、８１ ＭＧリセット回路、９１Ｌ，９１Ｒ ＭＧ押さえ回路、１００Ｌ，１００Ｒ メモリセル、１０１ マイクロコンピュータ（半導体装置）、１０２ ＣＰＵ、１０３ ＤＭＡＣ、１０４ ＢＩＦ、１０５ ＲＡＭ、１０６ フラッシュメモリモジュール、１０７ フラッシュシーケンサ、１０８，１０９ ＰＲＴ、１１０ ＴＭＲ、１１１ ＣＰＧ、１１２ＨＢＵＳ、１１３ ＰＢＵＳ、１１４ ＬＡＣＳＰ、１１５ ＨＡＣＳＰ、１１６ ＦＭＤＬ、２００Ｌ，２００Ｒ ＣＧドライバ、５００ ＳＬドライバ、４００，４００Ｌ，４００Ｒ，４００ＡＬ＜０＞，４００ＡＬ＜１＞，４００ＢＬ＜０＞，４００ＢＬ＜１＞，４００ＡＲ＜０＞，４００ＡＲ＜１＞，４００ＢＲ＜０＞，４００ＢＲ＜１＞ ＭＧドライバ、４０１，４１ＡＬ＜０＞，４１ＡＬ＜１＞，４１ＢＬ＜０＞，４１ＢＬ＜１＞，４１ＡＲ＜０＞，４１ＡＲ＜１＞，４１ＢＲ＜０＞，４１ＢＲ＜１＞，５２Ａ＜０＞，５２Ａ＜１＞，５２Ｂ＜０＞，５２Ｂ＜１＞，５２Ａ１＜０＞，５２Ａ１＜１＞，５２Ｂ１＜０＞，５２Ｂ１＜１＞，５２Ａ２＜０＞，５２Ａ２＜１＞，５２Ｂ２＜０＞，５２Ｂ２＜１＞，５２Ａ３＜０＞，５２Ａ３＜１＞，５２Ｂ３＜０＞，５２Ｂ３＜１＞，５２Ａ４＜０＞，５２Ａ４＜１＞，５２Ｂ４＜０＞，５２Ｂ４＜１＞ ＰＭＯＳトランジスタ、４０２，４２ＡＬ＜０＞，４２ＡＬ＜１＞，４２ＢＬ＜０＞，４２ＢＬ＜１＞，４２ＡＲ＜０＞，４２ＡＲ＜１＞，４２ＢＲ＜０＞，４２ＢＲ＜１＞，５３Ａ＜０＞，５３Ａ＜１＞，５３Ｂ＜０＞，５３Ｂ＜１＞，５５Ａ＜０＞，５５Ａ＜１＞，５５Ｂ＜０＞，５５Ｂ＜１＞，８１Ａ＜０＞，８１Ａ＜１＞，８１Ｂ＜０＞，８１Ｂ＜１＞，８５Ａ＜０＞，８５Ａ＜１＞，８５Ｂ＜０＞，８５Ｂ＜１＞，８５Ａ１＜０＞，８５Ａ１＜１＞，８５Ｂ１＜０＞，８５Ｂ１＜１＞，８５Ａ２＜０＞，８５Ａ２＜１＞，８５Ｂ２＜０＞，８５Ｂ２＜１＞，８５Ａ３＜０＞，８５Ａ３＜１＞，８５Ｂ３＜０＞，８５Ｂ３＜１＞，８５Ａ４＜０＞，８５Ａ４＜１＞，８５Ｂ４＜０＞，８５Ｂ４＜１＞，９１ＡＬ＜０＞，９１ＡＬ＜１＞，９１ＢＬ＜０＞，９１ＢＬ＜１＞，９１ＡＲ＜０＞，９１ＡＲ＜１＞，９１ＢＲ＜０＞，９１ＢＲ＜１＞ ＮＭＯＳトランジスタ、ＭＧ メモリゲート、ＣＧ コントロールゲート、ＭＧ１，ＭＧ２，ＭＧ３，ＭＧ４，ＭＧＬ，ＭＧＲ，ＭＧＡＬ＜０＞，ＭＧＡＬ＜１＞，ＭＧＢＬ＜０＞，ＭＧＢＬ＜１＞、ＭＧＡＲ＜０＞，ＭＧＡＲ＜１＞，ＭＧＢＲ＜０＞，ＭＧＢＲ＜１＞， ＭＧＡ１＜０＞，ＭＧＡ１＜１＞，ＭＧＢ１＜０＞，ＭＧＢ１＜１＞，ＭＧＡ２＜０＞，ＭＧＡ２＜１＞，ＭＧＢ２＜０＞，ＭＧＢ２＜１＞，ＭＧＡ３＜０＞，ＭＧＡ３＜１＞，ＭＧＢ３＜０＞，ＭＧＢ３＜１＞，ＭＧＡ４＜０＞，ＭＧＡ４＜１＞，ＭＧＢ４＜０＞，ＭＧＢ４＜１＞ メモリゲート線、ＭＧＢＰＡ，ＭＧＢＰＢ 正側電圧線、ＭＧＢＮＡ，ＭＧＢＮＢ 負側電圧線、ＭＧＧＬ＜０＞，ＭＧＧＬ＜１＞，ＭＧＧＲ＜０＞，ＭＧＧＲ＜１＞ ゲート電圧線、ＣＧＬ，ＣＧＲ コントロールゲート線。

Claims (12)

1. 複数のスプリット型メモリセルを含む第１のメモリマットおよび第２のメモリマットと、
   前記第１のメモリマット内の前記スプリット型メモリセルのコントロールゲートに接続される第１のコントロールゲート線と、
   前記第２のメモリマット内の前記スプリット型メモリセルのコントロールゲートに接続される第２のコントロールゲート線と、
   前記第１のメモリマット内の前記スプリット型メモリセルのメモリゲートに接続される第１のメモリゲート線と、
   前記第２のメモリマット内の前記スプリット型メモリセルのメモリゲートに接続される第２のメモリゲート線と、
   前記第１のコントロールゲート線を駆動する第１のＣＧドライバと、
   前記第２のコントロールゲート線を駆動する第２のＣＧドライバと、
   前記第１のメモリゲート線および前記第２のメモリゲート線を駆動する少なくとも１つのＭＧドライバとを備え、
   前記第１のＣＧドライバおよび前記第２のＣＧドライバが、前記第１のメモリマットと前記第２のメモリマットの間に配置され、
   前記少なくとも１つのＭＧドライバが、前記第１のメモリマットと前記第２のメモリマットの両方を囲む領域の外側に配置され、
   前記第１のメモリゲート線に接続し、前記第１のメモリゲート線および前記第２のメモリゲート線を駆動する１つのＭＧドライバが、前記領域の外側における前記第１のメモリマットに隣接した位置に配置され、
   前記第１のメモリゲート線と前記第２のメモリゲート線とを接続または分断するためのスイッチ回路を備える、半導体装置。
2. 前記１つのＭＧドライバに正側電圧線を通じて正側電圧を供給し、負側電圧線を通じて負側電圧を供給する第１のデコーダを備え、
   前記第１のデコーダは、前記１つのＭＧドライバに隣接して配置される、請求項１記載の半導体装置。
3. 前記スイッチ回路を制御するスイッチ制御回路と、
   前記第１のメモリマットおよび前記第２のメモリマットのメモリセルへの書き込みを実行する書き込み制御回路とを備え、
   第１のステップにおいて、前記スイッチ制御回路が、前記スイッチ回路をオンにして、前記ＭＧドライバが前記第１のメモリゲート線および前記第２のメモリゲート線を活性化し、前記書き込み制御回路が、前記第２のメモリマットのメモリセルへの書き込みを実行し、
   前記第１のステップの後の第２のステップにおいて、前記スイッチ制御回路が、前記スイッチ回路をオフにして、前記ＭＧドライバが前記第１のメモリゲート線を活性化し、前記書き込み制御回路が、前記第１のメモリマットのメモリセルへの書き込みを実行する、請求項２記載の半導体装置。
4. 前記スイッチ回路がオフの間、前記第２のメモリゲート線の電位をディスチャージして一定電圧に固定するためのリセット回路を備える、請求項３記載の半導体装置。
5. 前記リセット回路は、前記第２のメモリゲート線と、前記負側電圧線との間に接続されたリセットトランジスタを備える、請求項４記載の半導体装置。
6. 前記スイッチ回路は、ＰＭＯＳトランジスタで構成され、
   前記リセットトランジスタは、ＮＭＯＳトランジスタで構成される、請求項５記載の半導体装置。
7. 前記スイッチ制御回路は、前記ＰＭＯＳトランジスタのゲートと前記ＮＭＯＳトランジスタのゲートに同一のゲート制御信号を供給し、
   前記ゲート制御信号の負側の電圧が、前記ＭＧドライバが出力する電圧の中の最小の電圧よりも低い、請求項６記載の半導体装置。
8. 前記スイッチ制御回路は、前記ＰＭＯＳトランジスタのゲートと前記ＮＭＯＳトランジスタのゲートに同一のゲート制御信号を供給し、
   前記ゲート制御信号の負側の電圧が、前記ＭＧドライバが出力する電圧の中の最小の電圧と等しく、
   前記ＰＭＯＳトランジスタは、デプレッション型である、請求項６記載の半導体装置。
9. 前記スイッチ回路は、第１のＮＭＯＳトランジスタで構成され、
   前記リセットトランジスタは、第２のＮＭＯＳトランジスタで構成される、請求項５記載の半導体装置。
10. 前記スイッチ制御回路は、前記第１のＮＭＯＳトランジスタのゲートに第１のゲート制御信号を供給し、前記第２のＮＭＯＳトランジスタのゲートに第２のゲート制御信号を供給し、
    前記第１のゲート制御信号の正側の電圧が、前記ＭＧドライバが出力する電圧の中の最大の電圧よりも高い、請求項９記載の半導体装置。
11. 前記スイッチ制御回路は、前記第１のＮＭＯＳトランジスタのゲートに第１のゲート制御信号を供給し、前記第２のＮＭＯＳトランジスタのゲートに第２のゲート制御信号を供給し、
    前記第１のゲート制御信号の正側の電圧が、前記ＭＧドライバが出力する電圧の中の最大の電圧と等しく、
    前記第１のＮＭＯＳトランジスタは、デプレッション型である、請求項９記載の半導体装置。
12. 前記スイッチ回路は、ＣＭＯＳトランスファゲートで構成される、請求項１記載の半導体装置。

Images