CN103229244B - 电阻变化型非易失性存储装置及其写入方法 - Google Patents

电阻变化型非易失性存储装置及其写入方法 Download PDF

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Abstract

本发明提供一种在用于写入速度改善的多比特同时写入中，实现减少存储单元的位置的偏差的写入的电阻变化型非易失性存储装置。该电阻变化型非易失性存储装置具有：多个位线、多个字线、多个存储单元、第一写入电路（例如，写入电路（600））、第二写入电路（例如，写入电路（60k1））、第一选择电路（例如，选择电路（S0_0））、第二选择电路（例如，选择电路（S0_k1））、以及第一字线驱动电路（字线驱动电路（401））；其中，构成第一选择电路（例如，构成选择电路（S0_0）的NMOS晶体管（TS0_0_0～TS0_0_m1））导通电阻值比第二选择电路（例如，构成选择电路（S0_k1）的NMOS晶体管（TS0_k1_0～TS0_k1_m1））的导通电阻值大。

Description

电阻变化型非易失性存储装置及其写入方法
技术领域
本发明涉及具有使用了所谓电阻变化元件而构成的存储单元的非易失性存储装置等。
背景技术
近年来，具有使用所谓电阻变化元件而构成的存储单元的非易失性存储装置（以下，称为“电阻变化型非易失性存储装置”，或是仅称为“非易失性存储装置”）的研究开发正在进行。所谓电阻变化元件，是指具有电阻值根据电信号而发生变化（在高电阻状态与低电阻状态之间转移的）的性质、并能够通过该电阻值的变化而能够存储信息的元件。
作为用了电阻变化元件的存储单元的结构存在1T1R结构和交叉点结构两种。在1T1R结构中，由一个利用字线选择存储单元的选择晶体管和一个电阻变化元件构成的存储单元，连接到被交叉地配置的位线和源极线间而够成。另一方面，在交叉点结构中，在以交差地配置的位线与字线的交点位置上，由位线与字线夹持而构成各存储单元。近年来，正在进行这些的结构的电阻变化型非易失性存储装置的各种开发（例如，专利文献1～3参考）。
在专利文献1中示出具有作为1T1R结构而使用的存储单元的非易失性存储装置。其中，其目的是与所选择的存储单元的位置无关，抑制读出时的存储单元电流（即，流向存储单元流的电流）的偏差，实现稳定地读出，隔着存储单元阵列将位线和源极线的驱动位置配置在相反侧。并且，公开有以下内容：将两布线以同层、同形状以及同材质形成，并将双方的薄层电阻设置为相同，从而存储单元电流的系统路上的源极线和位线的电阻的总和与存储单元的位置无关而成为固定值，从而实现稳定的读出。
在专利文献2中示出具有交叉点结构的存储单元的非易失性存储装置，其目的是排除对各存储单元的字线以及位线的布线电阻（即、寄生电阻）所致电压下降的影响，不依靠存储单元的位置，而确保写入以及读出动作的效果。在那里，公开有以下内容：作为产生写入以及读出的偏压的电源电路的结构，基于选择存储单元的地址，按照每个被激活（即，选择）的字线驱动电路组或者位线驱动电路组的位置，设定用于判断对存储单元施加的电压值或者存储单元电流的基准电流值，以使对布线电阻所致的电压下降进行补偿，由此对来自成为访问对象的存储单元的驱动电路的远端和近端的位置的差所致的电压下降进行补偿。
在专利文献3中，公开有如下技术：在具有多层交叉点结构的存储单元的非易失性存储装置中，为了抑制对上层存储单元的位线以及字线的连接用的通孔的电阻所致的电压下降、并且将驱动电路划区的增加抑制为最小限度，将对位线和字线的进行驱动的驱动电路的沟道宽度以越是最上层用越大的方式来进行设定。
根据以上叙述的3个专利文献1～3，通过存储单元的配置位置可以抵消非易失性存储装置的特性以及动作依存（以下，也将该依存性称为“存储单元位置依存性”），能够抑制写入时的存储单元的特性偏差。
另一方面，也提出有如下的方法：为了有效利用作为由电阻变化元件构成的存储单元的特征的快速的电阻变化，实现比原有的闪存的更快速的写入，通过对选择的源极线或字线上的多个比特同时进行写入（以下，将这样的写入也称为“多比特同时写入”），可改善写入的并行速度以及吞吐量。
现有技术文献
专利文献
专利文献1：日本专利特许第4712204号公报（图2）
专利文献2：美国专利第7218570号说明书（Fig.1）
专利文献3：日本专利特开2011-142186号公报（图19）
发明内容
发明将要解决的课题
在改善写入传输速度上，基于多比特同时写入的并行速度提高是有效的方法之一。然而，在多比特同时写入中，存在字线或源极线的布线电阻带来的课题。例如，在多比特同时写入中，对连接共同的字线的多个存储单元同时进行写入，但那些多个存储单元的每一个被配置在与字线驱动电路的距离（即，布线电阻）不同的位置。因此，在使用了共同的字线的多比特同时写入中，存在如下课题：在多个存储单元的存储单元电流的产生偏差，引起了在存储单元的电阻变化的不全等，使多比特同时写入的可靠性恶化。
为了解决该课题，在写入时需要例如除去低电阻化时流动的存储单元电流与存储单元位置依存性。
在这里，在前述了的专利文献1～3中，公开有涉及如下内容的技术：从确保动作效果的观点出发，抑制在读出时以及写入时的特性偏差。
然而，在所述专利文献1的结构中，需要将写入用的VL施加源和0V施加源配置在存储单元反对侧，设计上的制约较大。另外，在专利文献1中，如由该例子叙述的对在一个字线上的电位的存储单元位置依存性因为未加以考虑，所以因多比特同时写入时的低电阻状态的存储单元电流偏差，难以采用多比特同时写入作为写入速度的改善的策略。
另外，在所述专利文献2中，根据访问的存储单元的位置，调整向存储单元的施加电压值或用于判断存储单元电流的基准电流值，但对于一个字线上的多个比特（多个存储单元）同时进行低电阻化时，需要按照每个存储单元的位置同时输出最合适的施加电压或者基准电流，因此，与此相伴，存在电路的增加以及设计的增加。
另外，在所述专利文献3中，为了改善写入速度，因为需要将同时写入的目标比特数的量进行多层化，所以与从一个字线上提供同时写入的目标比特数的情况下相比，因为伴随过程上的对应（变更），所以向多比特同时写入的应用非常困难。
像这样，即使是专利文献1～3的某个手法中，因为应用多比特同时写入困难，或者产生某些弊端。
本发明解决在所述以往的技术存在的课题，其目的是提供如下的电阻变化型的非易失性存储装置等：在几乎不存在方案的、设计的以及过程性的制约，在用于写入速度的改善的多位同时写入中，可实现减少存储单元的位置所致的偏差的写入。
用于解决课题的手段
为了解决所述以往的课题，本发明涉及的电阻变化型非易失性存储装置的一个形态，具有：多个位线；与所述多个位线交叉的多个字线；多个存储单元，被配置在所述多个位线和所述多个字线的交点，至少包含电阻变化元件而构成，且在第一电阻状态以及第二电阻状态的至少两个电阻状态可逆地变化；第一写入电路，在将所述多个存储单元中与作为所述多个位线中的至少一个位线的第一位线连接的存储单元的集合作为第一存储单元阵列单位时，对所述第一位线施加写入电压；第二写入电路，在将所述多个存储单元中与作为所述多个位线中的所述第一位线不同的至少一个位线的第二位线连接的存储单元的集合作为第二存储单元阵列单位时，对所述第二位线施加写入电压；第一选择电路，将所述第一写入电路和所述第一位线中的至少一个设为连接或非连接；第二选择电路，将所述第二写入电路和所述第二位线中的至少一个设为连接或非连接；以及第一字线驱动电路，对所述多个字线选择地驱动，在所述多个存储单元中，包含以数据存储为目的的存储单元和不以数据存储为目的的存储单元，所述第一写入电路以及第二写入电路，分别对所述第一位线以及第二位线同时施加写入电压，在通过所述第一写入电路以及第二写入电路同时执行写入的多个存储单元的写入单位中，在相同的字线上包含以所述数据存储作为目的存储单元和不以所述数据存储作为目的存储单元，相对于所述第一字线驱动电路，所述第一存储单元阵列单位比所述第二存储单元阵列单位较近地配置，在所述第一选择电路连接所述第一写入电路和所述第一位线时的作为所述第一选择电路的电阻值的第一导通电阻值，比在所述第二选择电路连接所述第二写入电路和所述第二位线时的作为所述第二选择电路的电阻值的第二导通电阻值大。
另外，为了解决所述以往的课题，在本发明涉及的电阻变化型非易失性存储装置的选择电路的导通电阻值的计数方法的一个形态，在具有共同连接多个字线、从字线驱动电路顺序地配置的k个存储单元阵列单位的电阻变化型非易失性存储装置中，将由存储单元阵列单位划分的（k-1）划区的每个字线的布线电阻设为RWL，将在与字线驱动电路最近的第一存储单元阵列单位中作为选择的存储单元的选择存储单元和写入电路连接的第1个选择电路的导通电阻设为R（1），所述选择存储单元从第二电阻状态变迁到电阻值更小的第一电阻状态时，在对流向所述选择存储单元的电流进行将第一低电阻化电流值设为10的情况下，将从字线驱动电路到第h个（1≤h≤k）存储单元阵列单位为止的所述字线的电压下降量VW（h）作为各字线的每个划区的电压下降量的总和，至少使用所述I0和所述RWL的积和所述变量h进行计算，对连接在第h个存储单元阵列单位所选择的存储单元和写入电路的第h个选择电路的导通电阻R（h）至少使用所述I0、所述R（1）、以及所述VW（h）来进行计算，从而设定与第1个～第k个存储单元阵列单位对应的第1个～第k个选择电路的导通电阻值以使与第1个～第k个存储单元阵列单位对应的第1个～第k个低电阻化电流值大体相等。
同时，为了解决所述以往的课题，在本发明涉及的电阻变化型非易失性存储装置的写入方法的一个形态，是所述电阻变化型非易失性存储装置的写入方法，所述第一字线驱动电路选择地驱动所述多个字线，所述第一写入电路以及第二写入电路分别对所述第一位线以及第二位线同时施加写入电压，从而对所述第一存储单元阵列单位以及第二存储单元阵列单位的每一个所包含的第一存储单元以及第二存储单元同时进行写入。
同时，为了解决所述以往的课题，本发明涉及的1T1R结构的电阻变化型非易失性存储装置的一个形态，具有：多个位线；与所述多个位线交叉的多个字线以及多个源极线；多个存储单元，配置在所述多个位线和所述多个源极线的交点，包含由所述多个字线的每一个控制导通以及截止的选择元件和电阻变化元件而构成，且在第一电阻状态以及第二电阻状态的至少两个电阻状态可逆地变化；第一写入电路，在将所述多个存储单元中与作为所述多个位线中的至少一个位线的第一位线连接的存储单元的集合作为第一存储单元阵列单位时，对所述第一位线施加写入电压；第二写入电路，在将所述多个存储单元中与作为所述多个位线中的所述第一位线不同的至少一个位线的第二位线连接的存储单元的集合作为第二存储单元阵列单位时，对所述第二位线施加写入电压；第一选择电路，将所述第一写入电路和所述第一位线中的至少一个设为连接或非连接；第二选择电路，将所述第二写入电路和所述第二位线中的至少一个设为连接或非连接；第一源极线驱动电路，驱动所述多个源极线；以及字线驱动电路，选择性地驱动所述多个字线，在所述多个存储单元中，包含以数据存储为目的的存储单元和不以数据存储为目的的存储单元，所述第一写入电路以及第二写入电路，分别对所述第一位线以及第二位线同时施加写入电压，在由所述第一写入电路以及第二写入电路同时执行写入的多个存储单元的写入单位中，在相同的字线上包含以所述数据存储作为目的存储单元和不以所述数据存储作为目的存储单元，相对于所述第一源极线驱动电路，所述第一存储单元阵列单位比所述第二存储单元阵列单位较近地配置，第一导通电阻值比第二导通电阻值大，其中，所述第一导通电阻值是所述第一存储单元阵列单位包含的作为所述选择元件的第一选择元件的导通状态的电阻值，所述第二导通电阻值是在所述第二存储单元阵列单位中包含的作为所述选择元件的第二选择元件的的导通状态的电阻值。
另外，为了解决所述以往的课题，在本发明涉及的1T1R结构的电阻变化型非易失性存储装置的写入方法的一个形态是在所述电阻变化型非易失性存储装置的写入方法，所述第一源极线驱动电路，选择地驱动所述多个源极线，所述字线驱动电路在所述多个字线中选择地驱动与所述第一源极线驱动电路驱动的源极线对应的字线，所述第一写入电路以及第二写入电路分别对所述第一位线以及第二位线同时施加写入电压，从而对所述第一存储单元阵列单位以及第二存储单元阵列单位的每一个所包含的第一存储单元以及第二存储单元同时进行写入。
发明的效果
本发明在交叉点结构以及在1T1R结构的电阻变化型非易失性存储装置中，抑制在多比特同时写入时的与存储单元的位置相依存的存储单元电流的偏差，能够实现高的写入特征的稳定化的效果。
同时，使用于限制低电阻化时的存储单元电流的选择晶体管的电流驱动能力依存于成为写入对象的存储单元的位置，通过使沟道宽度或沟道长度最优化，而以更简单的电路以及简便的过程来得到上述的效果。
附图说明
图1A是单层交叉点存储单元阵列的立体构造图。
图1B是多层交叉点存储单元阵列的立体构造图。
图2是用于交叉点结构的非易失性存储装置的存储单元截面构造图。
图3是用于排列了电阻变化元件和电流控制元件之间的通孔的交叉点结构的非易失性存储装置的存储单元的截面构造图。
图4是用于交叉点结构的非易失性存储装置的存储单元的等效电路图。
图5是用于1T1R结构的非易失性存储装置的存储单元截面构造图。
图6是用于1T1R结构的非易失性存储装置的存储单元的等效电路图。
图7是示出交叉点结构的存储单元的电阻变化（IV）特性的图表。
图8是示出用于交叉点结构以及1T1R结构的存储单元用的电阻变化元件的电阻变化（IV）特性的图表。
图9是矩阵状配置了存储单元的存储单元阵列结构图。
图10是对存储单元阵列的阵列等效电路的展开说明图。
图11是存储单元阵列的退化等效电路图。
图12是说明非选择线Hi-z时的1比特写入状态的等效电路图。
图13是1比特写入时的存储单元阵列的I-V特性图表。
图14是在多比特同时写入的存储单元选择概念图。
图15是说明多位同时写入状态的等效电路图。
图16的（a）是1比特写入时的存储单元阵列的I-V特性图表，图16的（b）是本发明的多位同时写入时的存储单元阵列的I-V特性图表。
图17是施加恒定电流的本发明的多位同时写入的存储单元选择概念图。
图18是说明施加恒定电流的本发明的多位同时写入状态的等效电路图。
图19A是本发明的施加恒定电流的选择存储单元电流的同时写入比特数依存性图表。
图19B是本发明的施加恒定电流的选择存储单元的设定电阻值的同时写入比特数依存性图表。
图20是使用了交叉点结构的存储单元的存储单元阵列的结构图。
图21A是交叉点结构的存储单元的电路图。
图21B是转发栅的电路图。
图22是示出交叉点结构的存储单元的工作点的图表。
图23是交叉点结构的存储单元阵列的等效电路图。
图24是示出在交叉点结构的存储单元阵列中存储单元电流的存储单元位置依存性的模拟结果的图表。
图25是有关本发明的实施方式1的交叉点结构的存储单元阵列的结构图。
图26是示出本发明的实施方式1的多比特同时写入的流程的流程图。
图27是示出本发明的实施方式1涉及的交叉点结构的存储单元阵列的选择元件的沟道宽度比率的图表。
图28是本发明的实施方式1涉及的交叉点结构的存储单元阵列的等效电路图。
图29是示出本发明的实施方式1涉及的交叉点结构的存储单元阵列的选择字线上的电压下降的图表。
图30是示出本发明的实施方式1涉及的交叉点结构的存储单元阵列的存储单元的工作点的图表。
图31是示出本发明的实施方式1涉及的交叉点结构的存储单元阵列的存储单元电流的存储单元位置依存性的模拟结果的图表。
图32是示出在本发明的实施方式1的选择电路的导通电阻值的计算方法的流程图。
图33是本发明的实施方式2涉及的交叉点结构的存储单元阵列的结构图。
图34是用于本发明的实施方式2涉及的交叉点结构的非易失性存储装置的存储单元的等效电路图。
图35是示出在有关本发明的实施方式2的交叉点结构的存储单元阵列的选择元件的沟道宽度比率的图表。
图36是本发明的实施方式2涉及的交叉点结构的存储单元阵列的等效电路图。
图37是本发明的实施方式2涉及的交叉点结构的存储单元阵列的选择电路的另外结构的电路图。
图38是本发明的实施方式3涉及的交叉点结构的存储单元阵列的结构图。
图39是示出在本发明的实施方式3涉及的交叉点结构的存储单元阵列的选择元件的沟道宽度比率的图表。
图40是本发明的实施方式3涉及的交叉点结构的存储单元阵列的等效电路图。
图41是示出本发明的实施方式3涉及的交叉点结构的存储单元阵列的选择字线上的电压下降的图表。
图42是示出本发明的实施方式3涉及的交叉点结构的存储单元阵列的存储单元电流的存储单元位置依存性的模拟结果的图表。
图43是示出本发明的实施方式4涉及的交叉点结构的存储单元阵列的结构图。
图44A是本发明的实施方式4涉及的交叉点结构的存储单元阵列的、相对写入电路位于近端的存储单元阵列单位的等效电路图。
图44B是本发明的实施方式4涉及的交叉点结构的存储单元阵列的、相对写入电路位于远端的存储单元阵列单位的等效电路图。
图45是本发明的实施方式5涉及的1T1R结构的存储单元阵列的结构图。
图46是示出本发明的实施方式5的多比特同时写入的流程的流程图。
图47是本发明的实施方式5涉及的1T1R结构的存储单元阵列的等效电路图。
图48是示出本发明的实施方式5涉及的1T1R结构的存储单元阵列的存储单元的工作点的图表。
图49是本发明的实施方式6涉及的1T1R结构的存储单元阵列的结构图。
图50是本发明的实施方式7涉及的1T1R结构的存储单元阵列的结构图。
图51A是本发明的实施方式7涉及的1T1R结构的存储单元阵列的、相对写入电路位于近端的存储单元阵列单位的等效电路图。
图51B是本发明的实施方式7的1T1R结构的存储单元阵列、相对写入电路位于远端的存储单元阵列单位的等效电路图。
具体实施方式
（成为本发明的基础的见解）
首先，关于在多比特同时写入的课题（存储单元位置依存性），使用附图进行详细说明。
〔交叉点结构的存储单元的结构〕
图1A是示出所谓的单层交叉点存储单元阵列的立体结构的图。
这里，图示出：存储单元51、在任意的一个方向（例如、X方向）上被平行地进行布线的多个字线（例如第二层布线）52、与字线52正交地被在一个方向（例如、Y方向）上平行地进行布线的多个位线（例如第一层布线）53。在字线52和位线53的各交点的位置上，被位线53和字线52所夹持而构成存储单元51。
图1B是示出所谓多层交叉点存储单元阵列的立体结构的图。在这里，图示出以下的多层结构：位线53配置在第一布线层（第一层位线53a），在其上层，以与位线53交叉的方式将字线52配置在第二布线层（第一层字线52a），进而在其上层，以与字线52交叉的方式将位线53配置在第三布线层（第二层位线53b），进而在其上层，以与位线53交叉的方式将字线52配置在第四布线层（第二层字线52b），进而在其上层，以与字线52正交的方式将位线53配置在第五布线层（第三层位线53c），以这种方式重重堆积而成。在字线52和位线53的各交点的位置上，被位线53和字线52所夹持而构成存储单元51。
像这样，交叉点结构的非易失性存储装置公知为如下结构：具有在布线的交叉点形成存储单元的简单的结构，并且通过将那些重叠在垂直方向，从而不依赖于细微化而能够缩小每单位面积的存储单元的面积，因此适合高集成化。
图2示出用于交叉点结构的非易失性存储装置的存储单元51的截面结构图。
存储单元51具有将电阻变化元件10、电流控制元件20串联连接的结构，构成1位。
电阻变化元件10具有如下结构：例如在由氮化钽（TaN）构成的下部电极14的上层将例如氧不足型的第一钽氧化物（TaOx、0＜x＜2.5）作为第1电阻变化层（构成电阻变化层的第一划区）13进行层叠，向其上部界面照射300℃、200Ｗ、20秒的氧等离子体，将由氧浓度比TaOx高的TaOｙ（x＜y）构成的第二电阻变化层（构成电阻变化层的第二划区）12较薄地形成，在其上层层叠由铂（Pt）构成的上部电极11。在这里，所谓氧不足型是指氧量少于作为表现通常绝缘性的化学计量组成的金属氧化物的组成（钽的情况下为Ta2O5）、表现半导体的电气特性的金属氧化物的组成状态。另外，成为与第二电阻变化层12接触的电极的上部电极11使用铂（Pt），但因为使用比构成第一电阻变化层13的材料（在这里，钽（Ta））以及构成下部电极14的材料（在这里是氮化钽（TaN））的标准电极电位高的材料（Pt，Ir等）而得到良好的电阻变化动作，所以优选。
像这样的图2示出的电阻变化元件10的结构的情况下，电阻变化通过与由铂（Pt）构成的上部电极11接触的、氧浓度的更高的TaOy构成的第二电阻变化层12产生。并且，在对上部电极11施加比下部电极14的电压高规定电压以上的的电压的情况下，电阻变化元件10变化为高电阻状态，反过来在对下部电极14施加比上部电极11的电压高规定电压以上的电压的情况下，电阻变化元件10变化为低电阻状态。
更详细地说，电阻变化元件10的结构如下。
电阻变化层（由第一电阻变化层13和第二电阻变化层12构成的层），是介于下部电极14和上部电极11之间，基于施加到下部电极14和上部电极11间的电信号，电阻值可逆地变化的层。例如，是根据施加到下部电极14和上部电极11间的电压的极性，在高电阻状态和低电阻状态可逆地可逆性地变迁的层。电阻变化层由与下部电极14连接的第一电阻变化层13、和与上部电极11连接的第二电阻变化层12的至少2层层叠地构成。
第一电阻变化层13由缺氧型的第一金属氧化物构成，第二电阻变化层12由比第一金属氧化物缺氧度小的第二金属氧化物构成。在电阻变化元件10的第二电阻变化层12中，根据电脉冲的施加，形成氧不足度可逆地变化的微小的局部划区。可认为局部划区包含由氧缺陷位置构成的纤丝。
所谓“氧不足度”是指在金属氧化物中，相对构成该化学量论的组成（在存在多个化学量论的组成的情况下，是在其中电阻值最高的化学量论的组成）的氧化物的氧的量，不足的氧的比例。化学量论的组成的金属氧化物与其他的组成的金属氧化物相比，具有更稳定且更高的电阻值。
例如，在金属是钽（Ta）情况下，基于上述的定义的化学量论的组成的氧化物因为是Ta2O5，所以可表现为TaO2.5。TaO2.5氧不足度是0％，TaO1.5氧不足度成为氧不足度=（2.5-1.5）/2.5=40％。另外，氧过剩的金属氧化物的氧不足度成为负的值。另外，本说明书中，只要没有特别说明，氧不足度作为也包含正的值、0、负的值来进行说明。
氧不足度小的氧化物因为更接近化学量论的组成的氧化物所以电阻值高，氧不足度大的氧化物因为更接近构成氧化物的金属所以电阻值低。
所谓“氧含有率”是氧原子占总原子数的比率。例如，Ta2O5氧含有率是氧原子占总原子数的比率（O/（Ta+O）），成为71.4atm%。因此，在氧不足型的钽氧化物中，氧含有率成为比0大，比71.4atm%小。例如，在构成第一金属氧化物层的金属和构成第二金属氧化物层的金属为同类的情况下，氧含有率和氧不足度存在对应关系。即，第二金属氧化物的氧含有率比第一金属氧化物的氧含有率大时，第二金属氧化物的氧不足度比第一金属氧化物的氧不足度小。
构成电阻变化层的金属，也可以用钽以外的金属。作为构成电阻变化层的金属能用过渡金属，或铝（Al）。作为过渡金属能够使用钽（Ta）、钛（Ti）、铪（Hf）、锆（Zr）、铌（Nb）、钨（W）、镍（Ni）等。过渡金属因为能够取得多个氧化状态，所以通过氧化还原反应可实现不同的电阻状态。
例如，在使用铪氧化物的情况下，在将第1铪氧化物的组成设为HfOx时x为0.9以上1.6以下、并且在将第2铪氧化物的组成设为HfOy时y比x的值大的情况下，可使电阻变化层的电阻值稳定而高速地变化。这个情况，第二金属氧化物的薄膜厚度可以设为3～4nm。
另外，在使用锆氧化物的情况下，在将第一金属氧化物的组成设为ZrOx时x为0.9以上1.4以下、并且在将第二金属氧化物的组成设为ZrOy时，在y比x的值大的情况下，可使电阻变化层的电阻值稳定而高速地变化。这个情况，第二金属氧化物的薄膜厚度可以设为1～5nm。
构成第一金属氧化物的第一金属和构成第二金属氧化物的第二金属也可以用不同的金属。这个情况下，第二金属氧化物比第一金属氧化物氧不足度小，即第二金属氧化物的电阻可以比第一金属氧化物高。通过设置为这样的结构，在电阻变化时在下部电极14和上部电极11间施加的电压，对第二金属氧化物分配更多的电压，在第二金属氧化物中可更容易产生氧化还原反应。
另外，在构成成为第一电阻变化层13的第一金属氧化物的第一金属、和构成成为第二电阻变化层12的第二金属氧化物的第二金属使用相互不同的材料时，第二金属的标准电极电位也可以比第一金属的标准电极电位低。标准电极电位表现为其值越高越难氧化的特性。由此，在标准电极电位相对低的第二金属氧化物中，容易产生氧化还原反应。另外，电阻变化现象被认为因在电阻高的第二金属氧化物中形成了的微小的局部划区中产生氧化还原反应使纤丝（导电路径）变化，由此其电阻值（氧不足度）变化。
例如，在第一金属氧化物使用氧不足型的钽氧化物（TaOx），第二金属氧化物使用钛氧化物（TiO2），由此能得到稳定的电阻变化动作。钛（标准电极电位=-1.63eV）是比起钽（标准电极电位=-0.6eV）标准电极电位低的材料。像这样，在第二金属氧化物使用比第一金属氧化物标准电极电位低的用金属的氧化物，由此在第二金属氧化物中氧化还原反应变得更容易发生。作为其他的组合，在成为高电阻层的第二金属氧化物层可使用铝氧化物（Al2O3）。例如，在第一金属氧化物层可以使用氧不足型的钽氧化物（TaOx），在第二金属氧化物层可以使用铝氧化物（Al2O3）。
层叠结构的电阻变化层的电阻变化现象可认为在某个电阻高的第二金属氧化物中所形成的微小的局部划区中发生氧化还原反应，局部划区中的纤丝（导电路径）变化，由此其电阻值变化。
即，在以下部电极14为基准对与第二金属氧化物连接的上部电极11施加正的电压时，电阻变化层中的氧离子被拉到近旁第二金属氧化物侧。由此，在第二金属氧化物中所形成了的微小的局部划区中发生氧化反应，氧不足度减少。其结果可认为局部划区中的纤丝变得难于连接，电阻值增大。
相反，在以下部电极14为基准对与第二金属氧化物连接的上部电极11施加负的电压时，第二金属氧化物中的氧离子被推到第一金属氧化物侧。由此，在第二金属氧化物中所形成的微小的局部划区中产生还原反应，氧不足度增加。其结果可认为局部划区中的纤丝变得容易连接，电阻值减少。
与缺氧度更小的第二金属氧化物连接的上部电极11，例如由与组成铂（Pt）、铱（Ir）、钯（Pd）等构成第二金属氧化物的金属以及构成下部电极14的材料相比标准电极电位更高的材料构成。另外，与缺氧度更高的第一金属氧化物连接的下部电极14，例如也可以由与由钨（W）、镍（Ni）、钽（Ta）、钛（Ti）、铝（Al）、氮化钽（TaN）、氮化钛（TiN）等构成第一金属氧化物的金属相比标准电极电位更低的材料构成。标准电极电位表现为其值越高越难氧化的特性。
即，在第二电极的标准电极电位V2、构成第二金属氧化物的金属的标准电极电位Vr2、构成第一金属氧化物的金属的标准电极电位Vr1、以及第一电极的标准电极电位V1之间，可以成为满足Vr2<V2，且V1<V2的关系。进而，也可以满足V2>Vr2且Vr1≥V1的关系。
通过设定为上述的结构，可在上部电极11和在第二金属氧化物的界面附近的第二金属氧化物中，选择地发生氧化还原反应，能得到稳定的电阻变化现象。
电流控制元件20是在施加电压的正负双向上具有非线性的电流电压特性的二极管元件，具有例如将由氮不足型氮化硅构成的电流控制层22通过由氮化钽（TaN）等构成的下部电极23与上部电极21形成三明治的结构（MSM结构）。在这里，所谓氮不足型氮化硅是指比化学计量组成的氮化硅（Si3N4）氮量少、示出半导体性的特性的氮化硅。另外，所谓双向非线性的电流电压特性是指在规定的电压范围内，电流控制元件20示出高电阻（截止）状态，在比规定的电压范围电压高的划区以及电压低的划区示出低电阻（导通）状态。即，在施加电压的绝对值是规定值以下时，电流控制元件20示出高电阻（截止）状态，在比规定值大时电流控制元件20示出低电阻（导通）状态。
图2示出的存储单元51是使用通孔（ビア）32将电阻变化元件10与电流控制元件20串联连接的存储单元。在这里，通过通孔31连接电阻变化元件10的上部电极11和上部布线70（相当于位线53或字线52），另一方面，通过通孔33连接电流控制元件20的下部电极23和下部布线71（相当于位线53或字线52）。并且，在图2中，电流控制元件20与电阻变化元件10的位置关系也可以上下颠倒。另外，存储单元51也可以是图3示出的、省略了通孔32的结构。
图3是示出在电阻变化元件10和电流控制元件20之间的排列通孔32的交叉点结构的电阻变化型非易失性存储装置的存储单元51的截面结构的图。
存储单元51例如以由氧化用氮化钽（TaN）构成的第一电极23、由于氮不足型氮化硅构成的电流控制层22、由TaN构成的第二电极21、由缺氧型钽氧化物（TaOx）构成的第一电阻变化层13、在氧等离子体气氛中将第一电阻变化层13氧化而形成的、比TaOx氧浓度的高的TaOy（x<y）构成的第二电阻变化层12、以及铂（Pt）构成的第三电极11顺序地层叠的结构而构成。在存储单元51的下层配置有由铝（Al）所构成的下部布线71，由第一通孔33连接该下部布线71和存储单元51的第一电极23。另一方面，在存储单元51的上层配置有由铝（Al）所构成的上部布线70，由第三通孔31连接该上部布线70和存储单元51的第三电极11。另外，下部布线71和上部布线70互相正交地进行配置。
在这样的图3示出的存储单元51的结构中，由第一电极23、电流控制层22和第二电极21构成电流控制元件20，另一方面，第二电极21、第一电阻变化层13、第二电阻变化层12和第三电极11构成电阻变化元件10。总之，存储单元51具有电阻变化元件10以及与该电阻变化元件10串联连接的电流控制元件20，其中，该电阻变化元件10通过施加极性不同的电压而在低电阻状态以及高电阻状态的至少两个状态可逆地变化。
在这里，第二电极21兼用电阻变化元件10以及电流控制元件20的一方的电极。另外，在该存储单元51的结构中，如图2的结构所说明，电阻变化由第二电阻变化层12产生，其中第二电阻变化层12与相当于作为第一电阻变化层13的构成材料的钽以及电阻变化元件10的下部电极的第二电极21的构成材料的TaN的某一个标准电极电位高的标准电极电位的材料（在这里是铂（Pt））构成的第三电极接触，且由比第一电阻变化层13氧浓度高的TaOy构成。在将上部布线70的电压施加得比下部布线71的电压高出规定电压以上的情况下，电阻变化元件10向高电阻化方向变化，反之在将下部布线71的电压施加得比上部布线70的电压高出规定电压以上的情况下，电阻变化元件10向低电阻化方向变化。即，电阻变化元件10中，将第二电极21、第三电极11以及它们夹持的第1电阻变化层13、和第二电阻变化层12在Z方向（层叠方向）上依次配置，从第二电极21向第三电极11方向看的结构与从第三电极11向第二电极方向看的结构具有非对称性，具有当以第二电极21为基准向第三电极11施加规定电压以上的电压时向高电阻状态变化、当以第三电极11为基准向第二电极21施加规定电压以上的电压时向低电阻状态变化的特性。
图4示出与图3的电阻变化元件10的结构对应了的连接关系的电路图，即，示出与存储单元51对应的等效电路图。电阻变化元件10等效电路图，为了记载位于上部电极11侧的第二电阻变化层12的方向，以涂漆成黑色表示该方向。
〔1T1R型存储单元的结构〕
图5是将电阻变化元件10和作为选择晶体管（即，转换开关元件的一个例子）的NMOS晶体管15串联连接的所谓1T1R型的存储单元55的截面结构图（1比特量的结构）。
如图5所示，电阻变化元件10是层叠下部电极14、由缺氧型的Ta氧化物被构成的低电阻的第一钽氧化物层（TaOx，0<x<2.5）13、高电阻的第二钽氧化物层（TaOy，x<y）12、以及上部电极11而形成的。通过通孔31连接电阻变化元件10的上部电极11和上部布线70（源极线），另一方面，通过通孔32连接下部电极14和下部布线73，进而，由触点34将下部布线73连接到NMOS晶体管15的源（N+扩散）划区。并且，NMOS晶体管15的漏极（N+扩散）划区通过触点35、通孔36以及37，经由布线层74以及75，与上层布线71ａ（位线）连接。
并且，NMOS晶体管15的栅极端子与多晶硅布线76（字线）连接，基板与接地电位连接。
在这里，在与NMOS晶体管15和相反侧的上部电极11侧配置高电阻的第二电阻变化层12。
与交叉点结构相同，在该结构（1T1R结构）的情况下，电阻变化由与上部电极11相连接的、由氧浓度更高的TaOy所构成的第二电阻变化层12产生、并以比下部电极14的电压高规定电压以上来施加上部电极11的电压时，电阻变化元件10变化为高电阻状态，反之在比上部电极11的电压高出规定电压以上来施加下部电极14的电压时，电阻变化元件10变化为低电阻状态。
图6示出与图5的电阻变化元件10的结构对应的连接关系的电路图，即，示出与存储单元55对应的等效电路图。电阻变化元件10的等效电路图，为了记明位于上部电极11侧的第二电阻变化层12的方向，用涂漆成黑色表示该方向。
〔存储单元的特性〕
其次，关于交叉点结构的存储单元51动作用图7说明。图7是在对具有图2结构的存储单元51将上部布线70比下部布线71高的电压的极性设为正来施加电压的情况下，对存储单元51施加的电压和流过存储单元51的电流的关系（即，电阻变化特性、或是IV特性）进行实测的特性图。
最初，假设存储单元51为高电阻状态。对存储单元51，从施加电压0V慢慢施加成为下部布线71比上部布线70高的电位的负极性的电压时，电流从约-2.5V附近（C点）流出，在超过-3.0V的附近电阻变化元件10从高电阻状态向低电阻状态开始变化。并且施加到-4.0V（A点），但根据施加电压急剧地进行低电阻化。之后，保持低电阻状态而在施加电压成为0V之前缓慢地施加电压。
此后，对存储单元51，施加上部布线70比下部布线71成为高电位的正极性的电压时，电流从约1.5V附近（D点）流出，在作为相对低电阻状态的到达电压（A点）和原点大致点对称的点3.9V附近（B点），电阻变化元件开始从低电阻状态向高电阻状态变化。并且，若施加到5.1V时可以看到电流增加，但若此后降低施加电压，则与提高施加电压时相比电流变小，因此可知向高电阻状态变化。
即，在图7示出的实测数据中，对于具有图2的结构的存储单元51，示出如下双向的电阻变化特性：当以上部布线70的电压为基准使下部布线71的电压升高到规定电压VLR以上时向低电阻状态变化，当以下部布线71的电压为基准使上部布线70的电压升高到规定电压VHR以上时向高电阻状态变化，并且，示出了低电阻状态的施加电压（A点）和向高电阻状态的变化开始电压（B点）具有成为大致点对称的电压及电流的关系。因此，高电阻化与低电阻化需要相同、或以其以上的电流进行驱动。
另外，在本存储单元51中，在从高电阻状态向低电阻状态变化时，低电阻状态的电阻值以能够低电阻变化为电阻变化元件10的规定的电压变化为与流向电阻变化元件10的电流值的大小相应的低电阻值。
在这里，关于低电阻值的设定使用图8进行其详细的说明。
图8是示出电阻变化元件10的电阻变化特性（IV特性）的图。横轴是在电阻变化元件10的两端受到的电压，纵轴是电阻变化元件10的两端施加电压时流向电阻变化元件10的电流。
最初电阻变化元件10的电阻状态为高电阻状态时，其特性在输入电压以下部电极14作为基准，在超过-VR的电压时，成为特性线BH→B0→A0。在以下部电极14作为基准来对电阻变化元件10施加的电压成为-VR时，开始低电阻化，流向电阻变化元件10的电流增加。此时，在电阻变化元件10中，其电阻值随着流向电阻变化元件10的电流量而变化以使对该端子间的电压的大小成为|VR|的固定值。即，在对电阻变化元件10施加-VR的状态下，在A1点示出-|ILRW1|的最大电流流过的情况下，电阻变化元件10被设定为具有LR1的特性的斜率的低电阻值，在A2点示出的-|ILRW2|的最大电流流过的情况下，电阻变化元件10被设定为具有LR2的特性的斜率的低电阻值，在A3点示出的-|ILRW3|的最大电流流过的情况下，电阻变化元件10被设定为具有LR3的特性的斜率的低电阻值。
顺便说一下，从低电阻状态（LR1、LR2、LR3）向高电阻状态的电阻变化开始点，在LR1状态下成为与设定为低电阻的A1点的电压以及电流是原点对称的B1点，在LR2状态下成为与设定为低电阻的A2点的电压以及电流是原点对称的B2点，在LR3状态下成为与设定为低电阻的A3点的电压以及电流是原点对称的B3点。
本现象能够确认即使在因施加正电压以及负电压而示出对称的特性的电流控制元件20与电阻变化元件10串联连接的存储单元51中也是同样的特征（参照图7的A点和B点的对称性）。
根据以上的情况，为了进行稳定的电阻变化动作，在低电阻化中通过以规定的电流值进行电流控制，而能得到规定的低电阻状态，另一方面，在高电阻化中，施加与低电阻化逆向的电压，需要比低电阻化时进行大的电流驱动。
另外，在图7中，即使对存储单元51施加电压，低电阻化时（即，高电阻状态）从0V到C点之前的电压区间以及高电阻化时（即，低电阻状态）从0V到D点的电压区间是明显地电流也不流动的电压带。
C点和D点同电流控制元件20的阈值电压和电阻变化元件10的电阻变化电压的合计电压对应。在交叉点存储单元阵列中，优选进行如下动作：对选择存储单元施加该合计电压以上的电压，对非选择存储单元进行控制以使在该C点和D点之间出现工作点，由此减少流向非选择存储单元的漏电流，进行交叉点存储单元阵列的读取和写入的动作。
〔交叉点存储单元阵列和阵列等效电路〕
接着，对于交叉点存储单元阵列的阵列等效电路进行说明。
图9示出图1和同样矩阵状地配置了存储单元51的存储单元阵列结构图的一个例子。
在图9中，关于字线24是平行配置有n个布线WL1～WLn，关于位线25是平行配置有与字线24非接触（立体的）地正交的m个布线BL1～BLm。将电阻变化元件10和电流控制元件29进行串联连接的存储单元51位于字线24和位线25的交点的每一个，电阻变化元件10的一端与对应的字线24连接，电流控制元件29的一端与对应的位线25连接。即，图9的存储单元阵列1由在位线25的方向上排列有n个存储单元51、在字线24的方向上排列有m个存储单元51的n×m个存储单元51所构成（m>n）。
在交叉点的情况下，在向存储单元阵列内的1比特的选择存储单元进行写入时，针对非选择存储单元的干扰（disturb）影响变得最小的存储单元阵列的形状是正方形（在图9中是m=n）。
另一方面，在1比特写入中，经由非选择存储单元而流过的漏电流与存储单元阵列的尺寸成比例，存储单元阵列的尺寸小的一方经由非选择存储单元而流过的漏电流变少。
根据这些情况，为了最小限度控制干扰影响、削减漏电流，存储单元阵列优选正方形且使尺寸缩小，若设置为对像这样小尺寸且正方比特形状的存储单元阵列搭载多个垫子（マット）、在各垫子单位里写入各1比特的结构时，因为对各自的存储单元阵列需要行地址系以及列地址系的解码器电路以及驱动电路，所以在搭载这样的交叉点型电阻变化非易失性存储装置的半导体芯片所占的周边电路面积增大。
因此，作为用于在减轻周边电路的开销并防止面积增大、并抑制存储单元阵列的尺寸的增大的阵列形状，被考虑优选排列多个长方形（例如在图9中，m>n）的存储单元阵列的结构。
图10是为了对在图9示出的存储单元阵列1的阵列等效电路的展开进行说明，模式地表现了以选择位线和选择字线为基准在它们之间构成的选择存储单元和非选择存储单元的连接关系的结构图。即，图10是在图9的等效电路中将图9的结构分成选择存储单元30和非选择存储单元组进行说明的图。
在图9的选择存储单元30与选择位线BL1和选择字线WL1连接。在图10中，选择存储单元30将其一端与选择位线BL1连接、另一端与选择字线WL1连接。其它的多个非选择存储单元由以下部件构成：（1）将存储单元51的一端连接到选择位线BL1的（n－1）个第一非选择存储单元组190、（2）将存储单元51的一端连接到选择字线WL1的（m－1）个第三非选择存储单元组192、以及（3）经由多个非选择字线组而与第一非选择存储单元组190的存储单元51的另一端连接，且由经由多个非选择位线组而与第三非选择存储单元组192的存储单元51的另一端连接的（n－1）×（m－1）个第二非选择存储单元组191。
第一非选择存储单元组190的一个存储单元51的另一端与（m－1）个第二非选择存储单元组191的存储单元51的一端连接。该第一非选择存储单元组190与第二非选择存储单元组191的连接关系的存在（n－1）个。第三非选择存储单元组192的一个存储单元51的另一端与（n－1）个第二非选择存储单元组191的存储单元51的另一端连接。该第三非选择存储单元组192与第二非选择存储单元组191的连接关系存在（m－1）个。
第一非选择存储单元组190的一个存储单元51与第二非选择存储单元组191的（m－1）个存储单元51相连接的状态在第一非选择存储单元组190与第二非选择存储单元组191之间存在多个同样的关系，因此非选择字线组的各节点为大致相同的电压。并且，第三非选择存储单元组192的一个存储单元51与第二非选择存储单元组191的（n－1）个存储单元51相连接的状态在第三非选择存储单元组192与第二非选择存储单元组191之间存在多个同样的关系，因此非选择位线组的各节点为大致相同的电压。
因此，图10所示的等价电路能够简化为，使非选择字线组的全部节点为一个并使非选择位线组的全部节点为一个。由此，图11示出了简化了的等效电路。
在图11中，选择存储单元30的一端与选择位线BL1连接，另一端与选择字线WL1连接。第一非选择存储单元193与第一非选择存储单元组190等价，并联数为（n－1）个。第二非选择存储单元194与第二非选择存储单元组191等价，并联数为（n－1）×（m－1）个。第三非选择存储单元195与第三非选择存储单元组192等价，并联数为（m－1）个。所述第一非选择存储单元193、第二非选择存储单元194、和第三非选择存储单元195被串联连接。不与第二非选择存储单元194连接的第一非选择存储单元193的另一个端子与选择位线BL1连接，不与第二非选择存储单元194连接的第三非选择存储单元195的另一个端子与选择字线WL1连接。设将第一非选择存储单元193与第二非选择存储单元194连接的中间节点为非选择字线NSWL，设将第二非选择存储单元194与第三非选择存储单元195连接的中间节点为非选择位线NSBL。
如以上这样，表示图9所示的交叉点存储单元阵列的选择存储单元与非选择存储单元之间的关系的等价电路如图9所示。以下，对于交叉点存储单元阵列的任意的选择存储单元的写入特性与选择存储单元的I－V特性都会涉及经由非选择存储单元的所谓的漏电流相关的I－V特性。关于相对于这样的存储单元阵列的I－V特性的说明，今后为了简化而使用图11的等价电路进行说明。
〔写入时的等效电路和I-V特性〕
接着，使用图11的等效电路，对以往的写入（在这里低电阻化写入）动作以及其特性使用图12和图13进行说明。
图12为示出对于图11的存储单元阵列的等价电路、在非选择字线及非选择位线为高阻抗状态（以下记为Hi－z状态）下、将1位的选择存储单元30在低电阻（LR）状态写入时的状态的结构图。
在图12中，写入电源197是产生写入时的电压（写入电压）VPP的电源，在该选择状态中，该输出端子与选择比特线BL1电气地连接。当然也可以进行如下设置：选择字线WL1与地（GND）电压0V电连接，将第一非选择存储单元193与第二非选择存储单元194连接的非选择字线（WL）组设为NW点，其状态以Hi－z、将同第二非选择存储单元194与第三非选择存储单元195进行连接的非选择位线（BL）组的状态同样为Hi－z，选择存储单元30的一端与选择位线BL1连接，另一端与选择字线WL1连接。另外，对图12的选择位线BL1施加来自写入电源197的写入电压VPP，对选择字线WL1施加GND电位。在该状态下，在选择存储单元30从选择位线BL1向选择字线WL1流入LR化电流Isel，在第一非选择存储单元193流入从选择位线BL1流入电流Ib_nw，在第二非选择存储单元194以及第三非选择存储单元195流过向选择字线WL1流出的电流Inw_w。在写入电源197流过对流向所述选择存储单元30的电流Isel和流向所述第一非选择存储单元193的电流Ib_nw进行合计了的电流Ipp，在GND端子流过对流向所述选择存储单元30的电流Isel和流向所述第二非选择存储单元194以及第三非选择存储单元195的电流Inw_w进行合计了的电流Iswl。
即，从写入电源197流出的电流Ipp由以下的式1表示，流入GND端子的电流Iswl由以下的式2表示。
Ipp=Isel+Ib_nw…式1
Iswl=Isel+Inw_w…式2
在这里，由于非选择WL组与非选择BL组均为Hi－z状态，存在
Ib_nw=Inw_w…式3
因此写入电源197的电流Ipp和GND电流Iswl相同。
这里，在认为存储单元阵列的规模为同一位线上的比特数是128bit（n＝128）、同一字线上的比特数为1024bit（m＝1024）的情况下，图12中的各非选择存储单元的比特数为，第一非选择存储单元193的n－1＝127个与第二非选择存储单元194的积，即为（n－1）×（m－1）＝127×1023个，第三非选择存储单元195为m－1＝1023个。
图13示出是所述阵列规模的情况的低电阻（LR）化写入时的电压电流特性（I-V特性）。在图13中，横轴是对各存储单元施加的电压，纵轴是流过各存储单元流的电流。在这里，描绘有涉及流过选择存储单元30的电流Isel（白三角）、流过第一非选择存储单元193的电流Ib_nw（黑三角）、流过第二非选择存储单元194以及第三非选择存储单元195的电流Inw_w（黑三角）的共3个特性线。
在图13中，关于低电阻化写入时的写入电压VPP，因为将选择存储单元30的电阻变化元件10的低阻抗设定为Rl，所以在图6的特性中将低电阻状态的电阻变化元件10的两端的电压的大小设为VR时，流向低电阻状态的电阻变化元件10的电流Isela成为Isela=VR/Rl，因此需要将那样的电流流过的电压VPPa作为电压VPP进行施加。根据图13为了满足所述条件，在这里施加VPPa作为写入电压VPP（此时，流向选择存储单元30的电流Isel成为Isela）。
流向第一非选择存储单元193的电流Ib_nw的特性在电压为写入电压VPP、并且电流是将Ib_nw=0A的点作为起点时成为图13的Ib_nw特性。另外，流入第二非选择存储单元194以及第三非选择存储单元195的电流Inw_w的特性在电压为0V、并且电流是将Inw_w=0A的点作为起点时成为图13的Inw_w特性。在施加写入电压VPP=VPPa时，流入第二非选择存储单元194以及流入第三非选择存储单元195的电流是在成为Ib_nw=Inw_w的各特性的交点（NW点的工作点）的电流，该电流的大小成为Ihz。
像这样，在本阵列规模的存储单元阵列1中，在向选择存储单元30流入低电阻化写入电流Isela时，流入非选择存储单元的漏电流Ihz流过。因此成为从写入电源197流出的电流Ipp=Isela+Ihz。在将电源电流Ipp内、流向选择存储单元30的电流Isela的比例定义为写入效率时，写入效率K以下式表示。
写入效率K=Isel/Ipp×100（％）
从所述电流值寻求本写入效率K时，成为
K=Isela/（Isela+Ihz）
在图13的例子中，可判断仅施加电流的约4分之一以下左右对写入有贡献，剩余的约4分之3以上作为漏电流浪费地流过。
像这样，因为来自写入电源197的施加电流的大部分作为流过非选择存储单元的漏电流而被浪费，所以写入时的消耗电流变得很大。将在施加电流内、流入选择存储单元的电流的比例即写入效率设置较高，与消耗电流的削减相关联。
我们发明者们，找到了能够解决作为所述课题的写入的高效率化的一个访问手法。
〔由于多个比特同时写入的高效率化〕
在图14中，各存储单元51具有图4示出同样的结构，矩阵状地配置在字线24和位线25的交点。对于字线24，WL0～WL（n-1）的n个分别平行地配置在X方向上，对于位线25，BL0～BL（m-1）的m个平行且与字线24正交地在Y方向配置，在各字线24和各位线25的各交点位置配置存储单元51来构成存储单元阵列1。在这里，存储单元阵列1在逻辑上由第一存储单元组和第二存储单元组构成，其中，所述第一存储单元组由与某些位连接的存储单元构成，以数据存储作为目的；所述第二存储单元组与同该第一存储单元组连接的字线WL0～WL（n-1）相同的字线WL0～WL（n-1）连接的、与其他位线（A个位线）连接的存储单元构成。在这样的构成中，对以下例子进行说明：对位于多个（（A+1）个）的选择位线和一个选择字线的交点的多个存储单元实施同时的写入。
现在，在图14中，WL1作为选择字线从字线用写入电路1502施加地（GND）电压，为了使至少一个BL0存储数据，作为被选择了的选择位线从第一位线用写入电路1503施加写入电压VPP的电源，选择位于选择字线WL1和选择位线BL0的交点的存储单元260作为数据存储用的（以数据存储作为目的）存储单元（即，属于第一存储单元组1500的存储单元），并被执行写入。另一方面，同时，BL1～BL7的7bit（A个选择位线的一个例子）作为用于执行用于数据存储的写入动作或不以数据存储为目的的写入动作而被选择了的选择位线，从第二位线用写入电路1504施加写入电压VPP的电源，位于选择字线WL1和选择位线BL1～BL7的交点的7bit的存储单元261～267作为数据存储用或不以数据存储为目的的写入用存储单元（即，属于第二存储单元组1501的存储单元）而被选择，并执行与选择存储单元260同样的写入动作执行。
因此，至少1比特以数据存储作为目的，其他的比特进行以数据存储作为目的或者不以数据存储作为目的的写入行为，因此相同字线上的8位（（1+A）位的一个例子）作为写入行为对象位（8位量的选择存储单元126）而被选择。
另外，所谓“以数据存储作为目的的存储单元”是为了数据存储而使用的存储单元，具有数据保持功能。另一方面，所谓“不以数据存储作为目的存储单元”不是为了数据存储而使用的，而仅仅是成为以数据的写入为目标的存储单元，可以不需要具有数据保存功能。如后述所述，“不以数据存储作为目的存储单元”，相对于通常固定位数（例如，8比特的）的存储单元在写入相同数据（“1（低电阻状态）”或“0（高电阻状态）”）时虚设（dummy）地被使用。例如，在通常进行8比特的同时写入时，对3个存储单元写入“1”时，对由3个“以数据存储作为目的存储单元”和5个“不以数据存储作为目的存储单元”构成的8个存储单元同时写入“1”。“不以数据存储作为目的存储单元”被用于像这样的用途。
另外，本例子的选择存储单元126仅表现着同时被选择了8bit的选择存储单元260～267一个例子，因此选择存储单元126是选择了位于与一个选择字线WL1接连的8个选择位线BL0～BL7的交点的8个存储单元的情况的存储单元的集合的一个例子，未必是邻接了的存储单元。
写入电源197是产生写入时的电压（写入电压）VPP的电源。产生电压VPP的写入电源197内置于第一位线用写入电路1503以及第二位线用写入电路1504，或者通过第一位线用写入电路1503以及第二位线用写入电路1504，并且，通过第一位线用写入电路1503和BL0之间的第一位线选择电路（未图示）以及第二位线用写入电路1504和BL1～BL7之间的第二位线选择电路（未图示），与8个选择位线BL0～BL7电连接。另外，第一位线选择电路是将第一存储单元组的一个位线作为第一位线选择的电路。另外，第二位线选择电路是将第二存储单元组的A个（A是1以上的整数）的位线作为第二位线选择的电路。
另一方面，通过字线用写入电路1502以及字线选择电路（未图示），针对一个选择字线WL1电连接地（GND）电压0V。其他的非选择位线和非选择字线分别由所述第一位线选择电路以及所述第二位线选择电路、所述字线选择电路电性地被隔离，成为高阻抗（Hi-z）状态。即，第一位线选择电路以及第二位线选择电路将非选择位线设为高阻抗状态。另外，字选择电路是如下电路：针对存储单元阵列选择一个字线作为选择字线，将其他的非选择字线设为高阻抗状态。
因此，在各选择存储单元的两个端子中，与电流控制元件29相连一方的端子被施加写入电压VPP，在与电阻变化元件10相连的另一方的端子被施加GND电压。由此，低电阻化写入行为成为8bit同时进行。
另外，在与从所述选择位线向选择字线流入电流相反时，即使从电流从选择字线向选择位线流入时的高电阻化写入中，也可通过向多个选择位线电气地施加地（GND）电压等的低电压，对一个选择字线电气地施加写入电压VPP等的高电压，来进行8（即，1+A）bit同时的高电阻化写入行为。
另外，图14示出的结构图是示出本发明的概念的图，作为其一个例子，示出如下状态：针对写入对象存储单元的1位（第一存储单元组1500）进行写入时，对同一字线上的存储单元7位（第二存储单元组1501）也以与1位的写入对象存储单元相同的偏压条件进行写入行为。因此，进行写入行为的多个选择存储单元如果是同样字线上则可以分离地被选择。
再者，所述第一位线选择电路和第二位线选择电路是完成作为在后边示出的图20第一选择电路S0_0的第一选择元件的NMOS晶体管TS0_0_0～TS0_0_m-1同样的作用的电路。
我们发明者们找到了连接到像这样相同字线的多位同时写入，能够实现写入的高效率化的写入手法。
接着，使用图15的等效电路以及示出图16的存储单元阵列的I-V特性的图表对于所述手法的高效率化的理由进行说明。
图15示出示出图14的8比特的选择存储单元260～267和其他的非选择存储单元的阵列等效电路和低电阻化写入电源197（写入电压VPP）和GND电源（0V）之间的关系的图。
在图15中，选择存储单元260的一方的端子与选择字线WL1连接，另一方的端子与选择位线BL0连接。同样地，第二选择存储单元261的一方的端子与选择字线WL1连接，另一方的端子与选择位线BL1连接。同样地，第7选择存储单元266的一方的端子与选择字线WL1连接，另一方的端子与选择位线BL6连接。同样地，第8选择存储单元267的一方的端子与选择字线WL1连接，另一方的端子与选择位线BL7连接。另外，在附图中省略，但即使对于第三～第六选择存储单元，另一方的端子也同样地分别与选择位线BL2～BL5连接。
另外，第10非选择存储单元930的一方的端子与非选择字线组NW连接，另一方的端子与选择位线BL0连接。同样地，第11非选择存储单元931的一方的端子与非选择字线组NW连接，另一方的端子与选择位线BL1连接。同样地，第16非选择存储单元936的一方的端子与非选择字线组NW连接，另一方的端子与选择位线BL6连接。同样地，第17非选择存储单元937的一方的端子与非选择字线组NW连接，另一方的端子与选择位线BL7连接。另外，在附图中省略，但即使对于第12～第15非选择存储单元，另一方的端子也同样地分别与选择位线BL2～BL5连接。
另外，第二非选择存储单元194是在非选择WL组和非选择BL组之间所构成的存储单元。第三非选择存储单元195是在非选择BL组和选择字线WL1之间所构成的存储单元。第二非选择存储单元194和第三非选择存储单元195根据选择存储单元的个数其对象数多少变化。写入电源197与选择位线BL0～BL7的每一个电连接。另外，选择字线WL1与地（GND）电源（0V）电连接。另外，非选择位线（相当于图15非选择BL组）以及非选择字线（相当于图15非选择WL组）成为高阻抗（Hi-z）状态。
在图16的（a）以及（b）以1bit写入时和同样字线上的8bit同时写入时进行比较的方式，示出在图15中示出的本发明的存储单元阵列的结构的多位同时写入动作时的以非选择字线组（NW点）作为基准的存储单元阵列的I-V特性的工作点图。图16的（a）是1bit写入时的特性图，与图13相同。图16的（b）是在图16的（a）中追记了8bit同时写入时的第10～第17非选择存储单元930～937流过的电流Ib_nw0～Ib_nw7的总和（相当于Ib_nw×8）的特性图。
在图16的（a）（以及图16的（b））中，横轴是对各存储单元施加的电压，纵轴是流过各存储单元的电流，作为特性线共描绘出如下的共计三条：流过选择存储单元30（在图15中，对应于选择存储单元260～267的每一个）的电流Isel（白三角、在图15中以Iseli（i为从0开始的7个整数）同Isel0～Isel7的每一个对应），流过第10～第17非选择存储单元930～937的电流Ib_nw（黑三角、在图13中以Ib_nwi（i为从0开始的7个整数）同Ib_nw0～Ib_nw7的每一个对应），流过第二非选择存储单元194以及第三非选择存储单元195的电流Inw_w（黑三角）。
为了进行低电阻化写入，施加VPPa（在图16的（b）中为VPPi，VPPi=VPPa）作为写入电压VPP。此时，流向选择存储单元30的电流Isel成为Isela（在图16的（b）中为Iseli，Iseli=Isela）。
在流入第10～第17非选择存储单元930～937的电流Ib_nw（分别为Ib_nw0～Ib_nw7）的特性中，在电压是写入电压VPP、且电流是将Ib_nw=0A的点作为起点时，成为在图16的（a）以及（b）的Ib_nw特性（i）。另外，流入第二非选择存储单元194以及第三非选择存储单元195的电流Inw_w的特性在电压为0V、且电流以Inw_w=0A的点作为起点时，成为在图16的（a）以及（b）的Inw_w特性。在图16的（a）中，在施加了写入电压VPP=VPPa时流过的电流是在成为Ib_nw=Inw_w的各特性的交点（NW点的工作点）的电流，其电流的大小成为Ihz。因此成为从写入电源197流出的电流Ipp=Isela+Ihz。在电源电流Ipp内，流向选择存储单元的电流Isela的比例、即写入效率K，在图16的（a）的例子中成为约25％。
另外，在图16的（a）中，此时的NW点的工作电压成为Vnwa。
另一方面，在针对同样选择字线上的8个存储单元同时写入时，按照各选择位线从电源197施加各个写入电压VPP。电流通过第10～17的8组的非选择存储单元930～937向非选择WL组流入，其总和成为1bit写入时的8倍。因此，因为将1bit写入时的电流（i）的Ib_nw变为8倍后的电流（在图16的（b）的（ii）示出的Ib_nw×8）流向NW点，所以在图16的（b）示出的特性线（ii）和流向第二非选择存储单元194以及第三非选择存储单元195的电流Inw_w的交点（NW点的工作点2）成为8bit同时写入时的工作点。集中在此时的NW点的电流成为Ihz8，此时的NW点的电压上升向到Vnwi（Vnwi>Vnwa）。
在与8bit同时写入时的各位线相连的第10～17非选择存储单元930～937流过的各电流Ib_nw0～Ib_nw7相当于在NW点的电压为Vnwi时的电流，所以成为Ib_nwi。即，1bit写入时的电流Ib_nwa通过8bit同时进行写入而减少到Ib_nwi。
因此，从写入电源197流入一个选择位线的电流Ipp成为：
Ipp=Iseli+Ib_nwi。
在电流Ipp内、流向选择存储单元的电流Iseli的比例、即写入效率K，成为：
K=Iseli/（Iseli+Ib_nwi）。
在图16（b）的例子中成为约50％。
即，可知针对一个选择存储单元的写入效率，在1bit写入时约25％，在同样字线上的8bit同时写入时约50％，通过进行这样的本发明的写入方式，可进行约2倍左右改善。
像这样，对同样字线上的多个存储单元同时写入的手法，在写入时可削减流入非选择存储单元的漏电流，并可在写入时更加低消耗电流化。
另外，对于上述的所述同样字线上的多位同时写入是以选择存储单元的低电阻化写入为例进行说明，但即使对在选择字线施加高电压、在选择位线施加低电压的高电阻化写入也期待同样的效果。
另外，在所述结构中，是以针对选择字线施加电压的方式为例进行说明，但即使在对选择字线施加恒定电流源的形态当然也能期待同样的效果。以下，对于恒定电流的施加的写入的多位同时写入的效果进行说明。
〔恒定电流施加写入的多位同时写入的效果〕
有关本存储单元51的电阻变化元件10的电阻变化的特征如使用图8进行说明的那样，为了进行向稳定的低电阻状态的电阻变化动作，对选择存储单元51进行电流控制（电流限制）以使流过规定的电流量是重要的。另外，在电压控制的情况下，电流控制元件29的特性是非线性，因为电流变动针对电压变动极大，所以以流过的电流量来决定的电阻值控制是困难的。
根据这种情况，在低电阻化写入时，针对进行了电流控制的情况下的所述同样字线上的多位同时写入模式的影响以及效果进行如下说明。
在图17中示出进行施加恒定电流的本发明的多位同时写入的情况下的存储单元阵列1的存储单元结构概要图。另外，在图17中，示出8比特同时写入的状态。图17相对图14的存储单元结构概要图与选择位线BL0～BL7相连的构成要素，仅是只从写入电源197插入了写入用恒定电流源210ａ～210h的部分不相同。因此，在图17的结构说明中仅设置与图14不同的部分。
现在，在图17中，WL1作为选择字线从字线用写入电路1507施加地（GND）电压，为了使至少一个BL0存储数据，对于选择了的选择位线从第一位线用写入电路1508施加写入用恒定电流Ips0，位于选择字线WL1和选择位线BL0的交点的存储单元260作为数据存储用（以数据存储作为目的）的存储单元（即，属于第一存储单元组1505的存储单元）而被选择，并被执行写入。另一方面，同时，BL1～BL7的7bit（A个选择位线的一个例子）从第二位线用写入电路1509对用于执行用于数据存储的写入动作或不以数据存储为目的的写入动作而被选择了的选择位线施加写入恒定电流Ips1～Ips7，位于选择字线WL1和选择位线BL1～BL7的交点的7bit的存储单元261～267作为数据存储用或不以数据存储为目的的写入用存储单元（即，属于第二存储单元组1506的存储单元）而被选择，并执行与选择存储单元260同样的写入动作执行。
因此，至少1位以数据存储作为目的，其他位进行以数据存储作为目的或者不以数据存储作为目的的写入行为，因此同样字线上的8bit作为写入行为对象位（8位量的选择存储单元126）而被选择。
另外，本例子的选择存储单元126仅表现着同时被选择了8bit的选择存储单元260～267一个例子，因此选择存储单元126是选择了位于与一个选择字线WL1接连的8个选择位线BL0～BL7的交点的8个存储单元的情况的存储单元的集合的一个例子，未必是邻接了的存储单元。
写入用恒定电流源210ａ～210h是产生写入时的电流（写入电流）Ips0～Ips7的电源。内置于第一位线用写入电路1508以及第二位线用写入电路1509，或者通过第一位线用写入电路1508以及第二位线用写入电路1509，进而通过在第一位线用写入电路1508和BL0之间的第一位线选择电路（未图示）以及在第二位线用写入电路1509和BL1～BL7之间的第二位线选择电路（未图示），电连接8个选择位线BL0～BL7来施加产生电流Ips0～Ips7的电流源。
另外，由写入用恒定电流源210ａ～210h供给的电流Ips0～Ips7是大体上同样的电流量。
另一方面，通过字线用写入电路1507以及字线选择电路（未图示），对一个选择字线WL1，电连接地（GND）电压0V，其他的非选择位线和非选择字线由所述字线选择电路电隔绝，成为高阻抗（Hi-z）状态。
因此，各选择存储单元的两个端子中，从与电流控制元件29相连的一方的端子施加写入电流Ips0～Ips7，与电阻变化元件10相连的另一方的端子施加GND电压。由此，低电阻化写入行为成为8bit同时进行。
另外，与电流从所述选择位线向选择字线流入的情况相反，即使在电流从选择字线向选择位线流入的情况下的高电阻化写入中，向多个选择位线电施加汇总用恒定电流，对一个选择字线施加电写入电压VPP等的高电压，从而也能够进行8bit同时的高电阻化写入行为。
另外，图17示出的结构图是示出本发明的概念的图，作为其一个例子，在对写入对象存储单元的1比特（第一存储单元组）进行写入时，对同样字线上的存储单元7比特（第二存储单元组）也示出以与1比特的写入对象存储单元同样的偏压条件进行写入行为的状态。因此，进行写入行为的多个选择存储单元如果是同样字线上则可以分离地被选择。
另外，所述第一位线选择电路和第二位线选择电路是完成作为与在后边示出的图20的第一选择电路S0_0的第一选择元件的NMOS晶体管TS0_0_0～TS0_0_m-1同样的作用的电路。
图18将图17的结构概要图表现为存储单元阵列等效电路。图18也是针对图15的存储单元阵列等效电路与选择位线BL0～BL7相连的结构要素，仅为只从写入电源197插入了写入用恒定电流源的部分不同。
如以所述本发明的多位同时写入的效果进行说明的那样，对于1bit写入同样字线上的多位同时写入的写入效率高，即在流入各选择位线的电流中、流入选择存储单元的电流的比例变多，由此由施加恒定电流进行由流入电流量决定电阻值的低电阻写入的情况下，预想设定电阻值依赖于同时写入位数而不同。
为了确认这种情况，进行了使用了图18的存储单元阵列等效电路的写入模拟。作为模拟的方法，使用如下可变电阻元件模型：在选择了的电阻变化元件10受到的电压VR达到规定的电压时，电阻变化元件10的电阻值由该电阻变化元件10流过的电流量和VR决定（即，该电阻值成为VR/电流量）。由此，求出针对同时写入位数的电阻变化元件10流过的电流和此时的电阻值。
在图19A以及图19B示出表示该结果的图表。
图19A是横轴表示同时写入比特数、纵轴表示在低电阻化写入对象的选择存储单元流过的电流的图表。根据图19A的图表，相对在1位写入中流过选择存储单元的电流是Il1，单元电流随着同样字线上的同时写入位数增加而增加，在8位同时写入时增加到Il8。
图19B示出根据图19A的电流值根据所述计算方法将低电阻设定值图表化的图。
图19B是横轴表示同时写入位数、纵轴表示低电阻化写入对象的电阻变化元件的设定电阻值的图表。根据图19B的图表，在1位写入中流入选择存储单元的电流是Il1，但因为电阻变化元件受到的电压VR未达到电阻变化所需要的阈值电压，所以未产生电阻变化（低电阻化），而成为相当高电阻（HR）状态的Rl1。同时写入位数在2位以上时，发生电阻变化元件的电阻变化（低电阻化）。随着同时写入位数增加，设定电阻值下降，在8位同时写入时低电阻化到Rl8。
像这样，对同样字线上的多个存储单元同时写入的手法，一方面通过写入效率提高实现低消耗功率效果的同时，在将选择存储单元内的电阻变化元件10设定为低电阻状态写入的情况下，能够有效地进行低电阻化设定（即，控制电阻变化元件10的低电阻状态的电阻值）。
总结以上情况，在交叉点型电阻变化非易失性存储装置中，作为对同样字线上的多个存储单元同时写入时的驱动方法，能够考虑以下的方法。
即，在构成存储单元阵列的存储单元由共有字线的两个存储单元组、即（i）以数据存储为目的的第一存储单元组、以及（ii）以数据存储为目的、或不以数据存储为目的的第二存储单元组构成的情况下，对构成存储单元阵列的第一存储单元组的规定的存储单元写入第一电阻状态（高电阻状态/低电阻状态）时，由字线用写入电路，将第一电压或第一电流供给到选择字线，并且，由第一位线用写入电路，将第三电压或第三电流供给到第一存储单元组的一个位线的同时，由第二位线用写入电路，将第三电压或第三电流供给到所述第二存储单元组的A个位线。
具体地说，字线用写入电路向一个选择字线供给第一电压，第一位线用写入电路以及第二位线用写入电路向选择位线的每一个供给第三电压，从而对位于多个选择位线和一个选择字线的交点的多个选择存储单元在第一电阻状态实施同时写入。
或者，字线用写入电路向一个选择字线供给第一电压，第一位线用写入电路以及第二位线用写入电路向选择位线的每一个供给第三电流，从而对位于多个选择位线和一个选择字线的交点的多个选择存储单元在第一电阻状态实施同时写入。
另一方面，对第一存储单元组的规定的存储单元写入第二电阻状态（低电阻状态/高电阻状态）时，在字线用写入电路，将第二电压或第二电流供给到选择字线，并且，在第一位线用写入电路，将第四电压或的第四电流向第一存储单元组的一个位线供给的同时，在第二位线用写入电路将第四电压或的第四电流向第二存储单元组的A个位线供给。
具体地说，字线用写入电路向一个选择字线供给第二电压，第一位线用写入电路以及第二位线用写入电路向选择位线的每一个供给第四电压，从而对位于多个选择位线和一个选择字线的交点的多个选择存储单元在第二电阻状态同时实施写入。
或者，字线用写入电路向一个选择字线供给第二电压，第一位线用写入电路以及第二位线用写入电路向选择位线的每一个供给第四电流，从而对位于多个选择位线和一个选择字线的交点的多个选择存储单元在第二电阻状态同时实施写入。
尤其是，通过对存储单元施加恒定电流来进行写入，从而可将电阻变化元件的低电阻状态的电阻值设定为期望的值。
在这里，在第一以及第二位线用写入电路向多个选择位线的每一个施加电压时，优选施加大体相同（实质地相同）电平的电压。另外，在第一以及第二位线用写入电路对于多个选择位线的每一个施加电流时，优选供给大体相同（实质地相同）电流量的电流。由此，对构成存储单元的电阻变化元件施加的电压或电流被统一成同样的值，因此即使是构成某个存储单元的电阻变化元件，也被设定为大体相等的高电阻状态或低电阻状态，可实现稳定的写入。
〔对交叉点结构的存储单元阵列的写入动作〕
如上所述，为了实现低电阻状态的稳定化，在除了以数据的存储作为目的存储单元以外，还设置不以数据的存储作为目的存储单元，通过对那些执行写入动作，可在同一字线上经常对固定数量的比特同时地施加的写入电压、写入电流。
在这里，为了说明如上述的多比特同时写入的课题，关注从字线驱动电路到同时被写入的各位的距离，对交叉点结构的存储单元阵列的写入动作进行说明。
图20示出与图1A或图1B同样矩阵状地配置了存储单元51的存储单元阵列结构图的一个例子。
图20示出的存储单元阵列具有由字线驱动电路40-1所驱动的n个字线WL0_0～WL0_n-1、和与字线非接触交叉的k×m个位线BL0_0_0～BL0_k-1_m-1，且该存储单元阵列在字线方向分割为k个划区（存储单元阵列划区M0_0～M0_k-1）。在多比特同时写入时，对于存储单元阵列划区M0_0～M0_k-1的每一个选择1个位线，进行合计k比特的同时写入。
在以存储单元阵列划区M0_0为例进行说明时，作为存储单元阵列划区M0_0～M0_k-1的结构如下。
存储单元阵列划区M0_0具有n个字线WL0_0～WL0_n-1、和m个位线BL0_0_0～BL0_0_m-1。构成该存储单元阵列划区M0_0的、图21A示出的将电阻变化元件10和电流控制元件20串联连接的存储单元0_0_0_0～0_n-1_0_m-1分别位于字线WL0_0～WL0_n-1和位线BL0_0_0～BL0_0_m-1的交点，电阻变化元件10的一端与对应的字线连接，电流控制元件20的一端，与对应的位线连接。
另外，在“存储单元a_b_c_d”中，下标a是层叠结构的层的标识符，下标b是字线的标识符，下标c是划区的标识符，下标d位线的标识符。同时，在“字线WLa_b”中，下标a是层叠结构的层的标识符，下标b是字线的标识符。在“位线BLa_b_c”中，下标a是层叠结构的层的标识符，下标b是划区的标识符，下标c是位线的标识符。
另外，在存储单元阵列划区M0_0中，根据由选择控制线驱动电路41所驱动的辅助位线选择控制信号SLO，m个位线BL0_0_m-1经由第一选择电路S0_0的第一选择元件的NMOS晶体管TS0_0_0～TS0_0_m-1分别与转发栅TC0_0～TC0_m-1连接。m个转发栅TC0_0～TC0_m-1，如图21B所示，NMOS晶体管16-1和PMOS晶体管17-1分别由逻辑反转栅18构成，分别将作为第一选择元件的NMOS晶体管TS0_0_0～TS0_0_m-1与数据电路IO0选择地连接。
并且，其他的存储单元阵列划区M0_1～M0_k-1与存储单元阵列划区M0_0共用字线而被连接，在存储单元阵列全体具有IO0～IOk-1的k个总线宽度的数据电路。与k个存储单元阵列划区M0_0～M0_k-1的每一个对应的k个写入电路60-0～60-k-1，分别经由数据电路IO0～IOk-1，对存储单元供给对电阻变化需要的电压。根据这样的结构，在多比特同时写入中，从选择控制线驱动电路41输出辅助位线选择控制信号SL0以及主位线选择控制信号CS0～CSm-1以使对于存储单元阵列划区M0_0～M0_k-1的每一个激活1个位线，并进行k比特的同时写入。
但是，在本存储单元阵列的结构中，用于进行稳定的电阻变化动作的、在低电阻化的电流限制中，在第一选择元件的是NMOS晶体管（如果存储单元阵列划区M0_0，NMOS晶体管TS0_0_0～TS0_0_m-1）用的电流控制（由源极跟随器使之驱动）是重要的。以下，对于在存储单元阵列划区M0_0的在NMOS晶体管TS0_0_0～TS0_0_m-1的电流控制，详细叙述。
在图22中，使用由图7的IV特性示出的存储单元0_0_0_0～0_n-1_0_m-1、NMOS晶体管TS0_0_0～TS0_0_m-1的IV特性，示出低电阻化时的工作点。在这里，在图20的存储单元阵列中，将选择字线设为WL0_0，将选择存储单元设为存储单元0_0_0_0～0_0_k-1_0。
在低电阻化时，通过将数据线IO0～IOk-1的电压设定为比字线WL0_0的电压较高地设定，从而对于具有图2的结构的存储单元51，以上部布线70的电压作为基准，下部布线71的电压变高为规定电压VLR以上，电阻变化元件10变化为低电阻状态。
因此，对数据电路IO0施加电压VL，将字线WL0_0设为0V时，如图22所示，存储单元0_0_0_0的IV特性、NMOS晶体管的TS0_0_0的IV特性TSL1在工作点A1平衡，基于在该点的电流量，如图8说明了那样电阻变化元件10的电阻值确定。另一方面，在集中NMOS晶体管TS0_0_0的电流供给能力时，该IV特性变化为由TSL2示出的曲线，工作点转移到A2，因为电流量减少，所以比工作点A1的情况在低电阻状态的电阻值变高。
这样，通过源极跟随器驱动NMOS晶体管TS0_0_0，可实施在低电阻化的电流限制。
〔多比特写入动作的课题〕
在用于写入传输率的改善的并行度提高、和电阻状态的稳定化的并存上，多比特同时写入是有效的方法之一。在这里，在多比特同时写入中，对于字线的布线电阻带来的课题进行说明。
图23示出图20的存储单元阵列的等效电路。
在这里，作为存储单元阵列的等效电路设为如下电路模型：假设k=9（划区数9），将选择字线设为字线WL0_0，将在选择字线上均等配置了的9个选择存储单元（属于9个划区的每一个9个存储单元）通过字线的布线电阻设置为两个存储单元管理。字线从左端进行驱动。另外，所谓“将存储单元每两个进行管理”，是忽视在两个存储单元间的字线的电阻（设为0Ω）的意思。这样的“管理”，是为了便于使用后述的模拟进行说明，并不是对本发明涉及的电阻变化型非易失性存储装置具有的存储单元阵列的结构的限定。
在低电阻化时，从施加高电位的数据线IO0～IO8经由转发栅TC0_0～TC8_0、NMOS晶体管TS0_0_0～TS0_8_0而流入9个选择存储单元的电流，收敛于一个字线WL0_0，伴随着布线电阻所致的电压下降而流入字线驱动电路40-1。
此时，在距离字线驱动电路40-1远的字线的右端附近的存储单元0_0_8_0，在到字线驱动电路40-1的字线的布线电阻大、同时重叠由其他的存储单元流过的电流所致的电压下降，从而使从0V的电位的浮动（即，电压下降）变得最大，因此与其他的存储单元相比流向存储单元的电流量变小。
在图24示出在9个各存储单元0_0_0_0～0_0_8_0中，通过模拟而求出同时施加了用于低电阻化的电压时的、流向各存储单元0_0_0_0～0_0_8_0的电流量的结果。在这里，该9个存储单元，由以数据的存储作为目的存储单元和不以数据的存储作为目的存储单元构成，双方的单元数的合计具有成为9个单元的任意的组合的单元数。
在这里，所有NMOS晶体管TS0_0_0～TS0_8_0的沟道宽度Wn设为相同值，以将字线的布线电阻RWL设为11.3Ω、将流向存储单元的电流值设为140μA的方式，将对IO数据线施加的低电阻化电压VL调整为约5V来进行验证。
如同图所示出可知：相对位于字线的右端的存储单元的电流约140μA，位于字线的左端的存储单元的电流约为180μA，产生约28％的电流偏差，引起电阻变化不全等的可靠度上的品质不良的可能性变大。
因此，本发明者们综合了专心研究的结果，达到设计几乎不具有在多比特同时写入的存储单元位置依存性的电阻变化型非易失性存储装置。具有这样的功能的本发明涉及的电阻变化型非易失性存储装置几乎不存在布局的、设计的以及过程的制约，并且在多比特同时写入中，能实现存储单元的位置导致的偏差少的写入的电阻变化型非易失性存储装置。
为了解决所述以往的课题，本发明涉及的电阻变化型非易失性存储装置的一个形态，具有：多个位线；与所述多个位线交叉的多个字线；多个存储单元，被配置在所述多个位线和所述多个字线的交点，至少包含电阻变化元件而构成，且在第一电阻状态以及第二电阻状态的至少两个电阻状态可逆地变化；第一写入电路，在将所述多个存储单元中与作为所述多个位线中的至少一个位线的第一位线连接的存储单元的集合作为第一存储单元阵列单位时，对所述第一位线施加写入电压；第二写入电路，在将所述多个存储单元中与作为所述多个位线中的所述第一位线不同的至少一个位线的第二位线连接的存储单元的集合作为第二存储单元阵列单位时，对所述第二位线施加写入电压；第一选择电路，将所述第一写入电路和所述第一位线中的至少一个设为连接或非连接；第二选择电路，将所述第二写入电路和所述第二位线中的至少一个设为连接或非连接；以及第一字线驱动电路，对所述多个字线选择地驱动，在所述多个存储单元中，包含以数据存储为目的的存储单元和不以数据存储为目的的存储单元，所述第一写入电路以及第二写入电路，分别对所述第一位线以及第二位线同时施加写入电压，在通过所述第一写入电路以及第二写入电路同时执行写入的多个存储单元的写入单位中，在相同的字线上包含以所述数据存储作为目的存储单元和不以所述数据存储作为目的存储单元，相对于所述第一字线驱动电路，所述第一存储单元阵列单位比所述第二存储单元阵列单位较近地配置，在所述第一选择电路连接所述第一写入电路和所述第一位线时的作为所述第一选择电路的电阻值的第一导通电阻值，比在所述第二选择电路连接所述第二写入电路和所述第二位线时的作为所述第二选择电路的电阻值的第二导通电阻值大。
根据该构成，通过调整连接位线与写入电路的选择电路的导通电阻，可补偿由于字线的布线电阻所致的电压下降引起的电位偏差，在写入时，可不依存于存储单元阵列内的位置而保持为一定的存储单元电流。
由此，不需要设计特别的电路或特殊的结构，通过调整位线用的选择电路的特性可消除存储单元位置依存性，因此几乎不存在布局的、设计的及过程性的制约，在用于写入速度的改善的多比特同时写入中，能够进行因存储单元的位置所致的偏差的少的写入。
在此，优选为：所述第一电阻状态的所述存储单元的电阻比所述第二电阻状态的所述存储单元的电阻小，在所述第一存储单元阵列单位内的第一存储单元从所述第二电阻状态变迁到所述第一电阻状态时，将流入所述第一存储单元的最大电流设定为第一低电阻化电流值，在所述第二存储单元阵列单位内的第二存储单元从所述第二电阻状态变迁到所述第一电阻状态时，在将流向所述第二存储单元的最大的电流设定为第二低电阻化电流值时，所述第一导通电阻值被设定为比所述第二导通电阻值大，以使所述第一低电阻化电流值与所述第二低电阻化电流值大体相等。
由此，对于对存储单元的电阻变化特性带来影响的低电阻化时的电流，因为能够消除存储单元位置依存性，所以能够确保存储单元的更稳定的电阻变化动作。
另外，优选为所述第一选择电路以及第二选择电路由NMOS晶体管或PMOS晶体管构成，第一电流方向和第二电流方向反向，其中，所述第一电流方向是在所述存储单元从所述第二电阻状态变迁到所述第一电阻状态时，流向所述第一选择电路以及第二选择电路的电流的方向；所述第二电流方向是在所述存储单元从所述第一电阻状态变迁到所述第二电阻状态时流向所述第一选择电路以及第二选择电路的电流的方向，所述第一选择电路以及第二选择电路以与所述第二电流方向相比在所述第一电流方向上基板偏压效应变大这样的位置关系与所述存储单元连接。
由此，选择电路以基板偏效果变大这样的位置关系与存储单元相连接，在需要电流限制的存储单元的低电阻化中，构成选择电路的晶体管通过源极跟随器进行动作，在电流限制的状态流过电流，因此可确保存储单元稳定的电阻变化动作。
另外，构成所述第一选择电路的晶体管的沟道宽度也可以比构成所述第二选择电路的晶体管的沟道宽度小。
由此，不附加电路，可调整选择电路的导通电阻。
另外，所述第一位线以及第二位线形成于同样的层，在所述多个位线中包含第三位线以及第四位线，该第三位线以及第四位线形成在与形成有所述第一位线以及第二位线的层不同的层，并且由所述多个位线中的至少一个位线构成，在所述多个存储单元中包含有第三存储单元阵列单位和第四存储单元阵列单位，所述第三存储单元阵列单位是与所述第三位线连接的存储单元的集合，所述第四存储单元阵列单位是与所述第四位线连接的存储单元的集合，所述电阻变化型非易失性存储装置还具有：第三选择电路，对所述第一写入电路、以及所述第三位线中的至少一个进行连接；以及第四选择电路，对所述第二写入电路、以及所述第四位线中的至少一个进行连接，在所述第一存储单元阵列单位以及第二存储单元阵列单位中，在电流从所述字线经由所述存储单元流向所述位线时，所述存储单元与所述字线以及所述位线连接，以使变迁到更高的电阻状态，并且，在所述第三存储单元阵列单位以及第四存储单元阵列单位中，电流从所述位线经由所述存储单元流向所述字线时，所述存储单元与所述字线以及所述位线连接以使变迁到高的电阻状态，所述第一选择电路以及第二选择电路由NMOS晶体管构成，并且，所述第三选择电路以及第四选择电路由PMOS晶体管构成，相对于所述第一字线驱动电路，所述第三存储单元阵列单位比所述第四存储单元阵列单位较近地配置，第三导通电阻值比第四导通电阻值大，其中，所述第三导通电阻值是在所述第三选择电路连接所述第一写入电路和所述第三位线时的所述第三选择电路的电阻值，所述第四导通电阻值是在所述第四选择电路连接所述第二写入电路和所述第四位线时的所述第四选择电路的电阻值。
由此，共用字线，在使用了下层和上层的位线的2层的存储单元阵列的结构中，补偿字线的布线电阻所致电压下降，并且，在低电阻化时，因为即使对两层存储单元的任一个，在受到源极跟随器的电流限制的状态下选择电路也流过电流，所以可确保存储单元的稳定的电阻变化动作。即，上层存储单元和下层存储单元互相共用字线以及位线，即使在合成电阻变化元件的成型方向而以简单的制造工序形成多层交叉点结构中也能够预见同样的效果。
同时，在所述多个位线中包含第三位线以及第四位线，该第三位线以及第四位线由所述多个位线中的至少一个位线构成，在所述多个存储单元中包含第三存储单元阵列单位和第四存储单元阵列单位，其中，所述第三存储单元阵列单位是与所述第三位线连接的存储单元的集合，所述第四存储单元阵列单位是与所述第四位线连接的存储单元的集合，所述电阻变化型非易失性存储装置还具有：第三选择电路，连接所述第一写入电路、以及所述第三位线中的至少一个；以及第四选择电路，连接所述第二写入电路、以及所述第四位线中的至少一个，相对于所述第一字线驱动电路，所述第三存储单元阵列单位比所述第四存储单元阵列单位较近地配置，相对于所述第一写入电路，所述第一存储单元阵列单位比所述第三存储单元阵列单位较近地配置，相对于所述第二写入电路，所述第二存储单元阵列单位比所述第四存储单元阵列单位较近地配置，第三导通电阻值比第四导通电阻值大，所述第三导通电阻值是所述第三选择电路连接所述第一写入电路和所述第三位线时的所述第三选择电路的电阻值，所述第四导通电阻值是所述第四选择电路连接所述第二写入电路和所述第四位线时的所述第四选择电路的电阻值，所述第三导通电阻值比所述第一导通电阻值小，所述第四导通电阻值也可以比所述第二导通电阻值小。
由此，因为不仅能够补偿因字线的布线电阻所致的电压下降，也能够补偿因位线的布线电阻所致的电压下降，所以能够不依存于二维的存储单元的位置，来抑制写入动作的偏差。即，即使对位线方向，通过以距离写入电路远端的存储单元的选择元件的电流驱动能力成为更大的方式来进行设定，可进行更加高精度地调整。
另外，还具有：第三写入电路，将在所述多个存储单元中与作为所述多个位线中的至少一个位线的第三位线连接的存储单元的集合作为第三存储单元阵列单位时，对所述第三位线施加写入电压；第四写入电路，将所述多个存储单元中与作为所述多个位线中的至少一个位线的第四位线连接的存储单元的集合作为第四存储单元阵列单位时，对所述第四位线施加写入电压；第三选择电路，将所述第三写入电路和所述第三位线中的至少一个设为连接或非连接；第四选择电路，将所述第四写入电路和所述第四位线中的至少一个设为连接或非连接；以及第二字线驱动电路，驱动所述多个字线，从所述第一字线驱动电路向所述第二字线驱动电路，将所述第一存储单元阵列单位、第二存储单元阵列单位、第四存储单元阵列单位以及第三存储单元阵列单位以这个顺序进行排列，第三导通电阻值也可以比第四导通电阻值大，其中，所述第三导通电阻值是在所述第三选择电路连接所述第三写入电路和所述第三位线时的所述第三选择电路的电阻，所述第四导通电阻值是在所述第四选择电路连接所述第四写入电路和所述第四位线时的所述第四选择电路的电阻。
由此，即使在字线两端分别设置字线驱动电路的情况下，不依存来自那些两端的字线驱动电路的距离，因为写入时的电流被固定，所以即使是字线长的大规模的存储单元阵列，也能够抑制写入动作的偏差。另外，通过从存储单元阵列的两端驱动字线的方式，能够减少选择电路的电流驱动能力的设定宽度，能够实现存储单元阵列内的布局效率。
另外，所述第一选择电路以及第二选择电路的每一个由位线选择开关元件和电流限制元件构成，其中，所述位线选择开关元件，向对应的位线施加写入电压；所述电流限制元件，与所述位线选择开关元件串联连接，与由NMOS晶体管构成的N型电流限制元件和由PMOS晶体管构成的P型电流限制元件并联连接，所述N型电流限制元件和所述P型电流限制元件以一方导通时，另一方截止的方式被选择导通，构成所述第一选择电路的所述N型电流限制元件以及P型电流限制元件中成为导通一方的导通电阻值比构成所述第二选择电路的所述N型电流限制元件以及P型电流限制元件中的成为导通的一方的导通电阻值大。
由此，选择电路因为由位线选择开关元件和电流限制元件构成，因为由独立的元件实现位线的选择和与电流限制，所以作为电流限制元件，能够按照每个存储单元阵列单位来自由地选择NMOS晶体管以及PMOS晶体管的某一个，因此即使对三层以上的被阶层化了的电阻变化型非易失性存储装置，也能够抑制存储单元位置依存性。
另外，所述多个存储单元的每一个也可以是由所述电阻变化元件、和具有非线性的电流电压特性的电流控制元件串联连接来构成。
由此，在交叉点结构的电阻变化型非易失性存储装置中，几乎不存在布局的、设计的、以及过程性的制约，在用于写入速度的改善的多比特同时写入中，可实现减少因存储单元的位置所致的偏差的写入。
另外，为了解决所述以往的课题，在本发明涉及的电阻变化型非易失性存储装置的选择电路的导通电阻值的计数方法的一个形态如下：在具有共同连接多个字线、从字线驱动电路顺序地配置的k个存储单元阵列单位的电阻变化型非易失性存储装置中，将由存储单元阵列单位划分的每（k-1）划区的字线的布线电阻设为RWL，将在与字线驱动电路最近的第一存储单元阵列单位中作为选择的存储单元的选择存储单元和写入电路连接的第1个选择电路的导通电阻设为R（1），所述选择存储单元从第二电阻状态变迁到电阻值更小的第一电阻状态时，在对流向所述选择存储单元的电流进行将第一低电阻化电流值设为10的情况下、将从字线驱动电路到第h个（1≤h≤k）存储单元阵列单位为止的所述字线的电压下降量VW（h）作为各字线的每个划区的电压下降量的总和，至少使用所述I0和所述RWL的积和所述变量h进行计算。对连接在第h个存储单元阵列单位所选择的存储单元和写入电路的第h个选择电路的导通电阻R（h）至少使用所述IO、所述R（1）、以及所述VW（h）来进行计算，从而设定与第1个～第k个存储单元阵列单位对应的第1个～第k个选择电路的导通电阻值以使与第1个～第k个存储单元阵列单位对应的第1个～第k个低电阻化电流值大体相等。
更具体地说，将所述k设为5，将所述第1个～第5个选择电路的每一个导通电阻值的倒数的比分别规定为以0.81、0.88、0.94、0.98、1.00作为中心的±0.04的范围内。
由此，可设计构成电阻变化型非易失性存储装置的选择电路，其中，电阻变化型非易失性存储装置具有由字线的布线电阻进行电压下降补偿的功能。
同时，为了解决所述以往的课题，在本发明涉及的电阻变化型非易失性存储装置的写入方法的一个形态，是所述电阻变化型非易失性存储装置的写入方法，所述第一字线驱动电路选择地驱动所述多个字线，所述第一写入电路以及第二写入电路分别对所述第一位线以及第二位线同时施加写入电压，从而对所述第一存储单元阵列单位以及第二存储单元阵列单位的每一个所包含的第一存储单元以及第二存储单元同时进行写入。
由此，在用于写入速度改善的多比特同时写入中，能够减少存储器的位置所致的偏差。
同时，为了解决所述以往的课题，本发明涉及的1T1R结构的电阻变化型非易失性存储装置的一个形态，具有：多个位线；与所述多个位线交叉的多个字线以及多个源极线；多个存储单元，配置在所述多个位线和所述多个源极线的交点，包含由所述多个字线的每一个控制导通以及截止的选择元件和电阻变化元件而构成，且在第一电阻状态以及第二电阻状态的至少两个电阻状态可逆地变化；第一写入电路，在将所述多个存储单元中与作为所述多个位线中的至少一个位线的第一位线连接的存储单元的集合作为第一存储单元阵列单位时，对所述第一位线施加写入电压；第二写入电路，在将所述多个存储单元中与作为所述多个位线中的所述第一位线不同的至少一个位线的第二位线连接的存储单元的集合作为第二存储单元阵列单位时，对所述第二位线施加写入电压；第一选择电路，将所述第一写入电路和所述第一位线中的至少一个设为连接或非连接；第二选择电路，将所述第二写入电路和所述第二位线中的至少一个设为连接或非连接；第一源极线驱动电路，驱动所述多个源极线；以及字线驱动电路，选择地驱动所述多个字线，在所述多个存储单元中，包含以数据存储为目的的存储单元和不以数据存储为目的的存储单元，所述第一写入电路以及第二写入电路，分别对所述第一位线以及第二位线同时施加写入电压，在由所述第一写入电路以及第二写入电路同时执行写入的多个存储单元的写入单位中，在相同的字线上包含以所述数据存储作为目的存储单元和不以所述数据存储作为目的存储单元，相对于所述第一源极线驱动电路，所述第一存储单元阵列单位比所述第二存储单元阵列单位较近地配置，第一导通电阻值比第二导通电阻值大，其中，所述第一导通电阻值是所述第一存储单元阵列单位包含的作为所述选择元件的第一选择元件的导通状态的电阻值，所述第二导通电阻值是在所述第二存储单元阵列单位中包含的作为所述选择元件的第二选择元件的的导通状态的电阻值。
根据该构成，通过调整连接位线和写入电路的选择电路的导通电阻，可补偿因源极线的布线电阻所致的电压下降引起的电位偏差，在写入时候，可不依存与存储单元阵列内的位置而保持为确定的存储单元电流。
由此，不需要设计特别的电路或制成特殊的结构，因为通过调整位线用的选择电路的特性可消除存储单元位置依存性，所以几乎不存在布局的、设计的、以及过程的制约，在用于改善写入速度的多比特同时写入中，可进行减少因存储单元的位置所致的偏差。
另外，还具有：第三写入电路，在将所述多个存储单元中与作为所述多个位线中的至少一个位线的第三位线连接的存储单元的集合作为第三存储单元阵列单位时，对所述第三位线施加写入电压；第四写入电路，在将所述多个存储单元中与作为所述多个位线中的至少一个位线的第四位线连接的存储单元的集合作为第四存储单元阵列单位时，对所述第四位线施加写入电压；第三选择电路，将所述第三写入电路和所述第三位线中的至少一个设为连接或非连接；第四选择电路，将所述第四写入电路和所述第四位线中的至少一个设为连接或非连接；以及第二源极线驱动电路，驱动所述多个源极线，从所述第一源极线驱动电路向第二源极线驱动电路，所述第一存储单元阵列单位、第二存储单元阵列单位、第四存储单元阵列单位、以及第三存储单元阵列单位以这个顺序被排列，第三导通电阻值也可以比第四导通电阻值大，其中，所述第三导通电阻值是所述第三存储单元阵列单位包含的作为所述选择元件的第三选择元件的导通状态的电阻值，所述第四导通电阻值是在所述第四存储单元阵列单位中包含的作为所述选择元件的第四选择元件的的导通状态的电阻值。
由此，即使在源极线两端分别设置源极线驱动电路的情况下，不依存来自那些两端的源极线驱动电路的距离，因为写入时的电流被固定，所以即使是源极线长的大规模的存储单元阵列，也能够抑制写入动作的偏差。另外，通过从存储单元阵列的两端驱动源极线的方式，能够减少选择电路的电流驱动能力的设定宽度，能够实现存储单元阵列内的布局效率。
另外，在所述多个存储单元中，包含：第三存储单元阵列单位，作为与所述第一位线连接的存储单元的集合；第四存储单元阵列单位，与所述第二位线连接，作为所述多个源极线和所述多个字线与所述第三存储单元阵列单位共同连接的存储单元的集合，所述电阻变化型非易失性存储装置，相对于所述第一源极线驱动电路，所述第三存储单元阵列单位比所述第四存储单元阵列单位较近地配置，相对于所述第一写入电路，所述第一存储单元阵列单位比所述第三存储单元阵列单位较近地配置，相对于所述第二写入电路，所述第二存储单元阵列单位比所述第四存储单元阵列单位较近地配置，第三导通电阻值比第四导通电阻值大，其中，所述第三导通电阻值是所述第三存储单元阵列单位包含的作为所述选择元件的第三选择元件的导通状态的电阻值，所述第四导通电阻值是在所述第四存储单元阵列单位中包含的作为所述选择元件的第四选择元件的导通状态的电阻值。所述第一导通电阻值比所述第三导通电阻值大，所述第二导通电阻值比所述第四导通电阻值大。
由此，因为不仅能够补偿因源极线的布线电阻所致的电压下降，也能够补偿因位线的布线电阻所致的电压下降，所以能够不依存于二维的存储单元的位置，来抑制写入动作的偏差。即，即使对位线方向，通过以距离写入电路远端的存储单元的选择元件的电流驱动能力成为更大的方式来进行设定，可进行更加高精度地调整。
另外，为了解决所述以往的课题，在本发明涉及的1T1R结构的电阻变化型非易失性存储装置的写入方法的一个形态是在所述电阻变化型非易失性存储装置的写入方法，所述第一源极线驱动电路，选择地驱动所述多个源极线，所述字线驱动电路在所述多个字线中选择地驱动与所述第一源极线驱动电路驱动的源极线对应的字线，所述第一写入电路以及第二写入电路分别对所述第一位线以及第二位线同时施加写入电压，从而对所述第一存储单元阵列单位以及第二存储单元阵列单位的每一个所包含的第一存储单元以及第二存储单元同时进行写入。
由此，用于改善在1T1R结构的电阻变化型非易失性存储装置的写入速度的多比特同时写入中，能够减少存储单元的位置的偏差。
以下，在本发明涉及的电阻变化型非易失性存储装置的实施方式，一边参照图一边进行说明。另外，以下说明的实施方式全都是示出本发明的优选的一个具体例子。以下的实施方式示出的数值、形状、材料、构成要素、构成要素的配置位置及连接形态、动作顺序等是一个例子，主旨不是对本发明的限定。本发明仅由权利要求的范围所限定。由此，关于在以下的实施方式的结构要素中、示出本发明的最上位的概念的独立权利要求没记载的构成要素，达成本发明的课题不一定必要，但作为进一步构成优选形态进行说明。
（实施方式1）
<<对单层交叉点结构的应用>>
在图25中示出本发明的实施方式1的、具有单层交叉点结构的存储单元阵列的电阻变化型非易失性存储装置的电路结构。另外，以下，将“存储单元阵列”仅称为“电阻变化型非易失性存储装置”。
本存储单元阵列具有由字线驱动电路40-1所驱动的n个字线WL0_0～WL0_n-1、与字线非接触地交叉的k×m个位线BL0_0_0～BL0_k-1_m-1，在字线方向被分割为k个划区（存储单元阵列划区M0_0～M0_k-1）。在多比特同时写入中，对于存储单元阵列划区M0_0～M0_k-1的每一个选择一个位线，进行合计k比特的同时写入。另外，在同时进行写入的多个存储单元的记录单位中，在相同字线上含有以数据存储作为目的存储单元和不以数据存储作为目的存储单元。
在以存储单元阵列划区M0_0为例进行说明时，作为存储单元阵列划区M0_0～M0_k-1的结构如下。
存储单元阵列划区M0_0具有n个字线WL0_0～WL0_n-1、和m个位线BL0_0_0～BL0_0_m-1。构成该存储单元阵列划区M0_0的、在图21A示出的交叉点结构的存储单元0_0_0_0～0_n-1_0_m-1，分别位于字线WL0_0～WL0_n-1和位线BL0_0_0～BL0_0_m-1的交叉点，电阻变化元件10的一端，与对应的字线连接，电流控制元件20的一端与对应的位线连接。
另外，在存储单元阵列划区M0_0中，根据由选择控制线驱动电路41所驱动的辅助位线选择控制信号SL0，m个位线BL0_0_m-1分别经由第一选择电路S0_0的作为第一选择元件的NMOS晶体管TS0_0_0～TS0_0_m-1，与图21B示出的转发栅TC0_0～TC0_m-1连接，进而，经由转发栅TC0_0～TC0_m-1，与数据电路IO0选择地连接。另外，在本实施方式中，第一选择电路S0_0由作为第一选择元件的NMOS晶体管TS0_0_0～TS0_0_m-1和转发栅TC0_0～TC0_m-1的串联构成，但因为全都作为转换开关元件而发挥作用，所以在本实施方式中，未必需要转发栅TC0_0～TC0_m-1。如后述的其他实施方式的说明，在位线由辅助位线、以及连接辅助位线之间的主位线的两种二维地构成时，作为第一选择元件的NMOS晶体管TS0_0_0～TS0_0_m-1进行辅助位线和主位线的连接/非连接的转换，转发栅TC0_0～TC0_m-1进行主位线与写入电路的连接/非连接的转换。由此，在二维地构成位线的情况下，具有由两种开关元件（NMOS晶体管、转发栅）的串联而构成多个选择电路的意义。
并且，其他的存储单元阵列划区M0_1～M0_k-1与存储单元阵列划区M0_0共用字线而被连接，存储单元阵列整体具有IO0～IOk-1k的k个总线宽度的数据电路。k个存储单元阵列划区M0_0～M0_k-1的每一个对应的k个写入电路60-0～60-k-1，分别通过数据电路IO0～IOk-1，对存储单元供给对电阻变化需要的电压。根据这样的构成，在多比特同时写入中，对于存储单元阵列划区M0_0～M0_k-1的每一个，从选择控制线驱动电路41输出辅助位线选择控制信号SL0以及主位线选择控制信号CS0～CSm-1以使激活一个位线，进行k比特的同时写入。
在本实施方式的特征，关于作为选择元件的一个例子的NMOS晶体管TS0_0_0～TS0_k-1_m-1，为了按照与字线驱动电路40-1的距离来补偿字线的布线电阻所致的电压下降，在每个划区，将属于各划区（M0_0～M0_k-1）的选择电路（S0_0～S0_k-1）的导通电阻，根据与字线驱动电路40-1的距离变远而变低的方式来进行设定，抑制各划区间的存储单元的写入电流的偏差。并且作为该1个方法，对各划区的选择元件的沟道宽度进行离散地调制（即，随着与字线驱动电路40-1的距离变远导通电阻值降低的方式来调整导通电阻值）。当然，为了进一步抑制存储单元的写入电流的偏差，即使在各划区内，也可以将各选择元件和转发栅的导通电阻以随着字线驱动电路40-1的距离变远而变低的方式来设定。
在这里，在图2示出的交叉点结构的存储单元中，也可应用在对于与上部电极11连接的第二电阻变化层12、与下部电极14连接的第一电阻变化层13，含有TaOx（0.8≤x≤1.9）或HfOx（0.9≤x≤1.6）、或由MOx表示的组成的第一缺氧型的过渡金属氧化物的第一划区和由MOy（在这里，x<y）表示的组成的第二缺氧型的过渡金属氧化物的第二划区的积层的某个（参考专利文献4（日本特许第4545823号公报）、专利文献5（日本特许第4469022号公报）、以及专利文献6（日本特许第4555397号公报））。
像这样，在本实施方式的电阻变化型非易失性存储装置，作为特征的组成要素具有多个位线BL0_0_0～BL0_k-1_m-1，与那些多个位线BL0_0_0～BL0_k-1_m-1交叉的多个字线WL0_0～WL0_n-1、多个存储单元0_0_0_0～0_n-1_k-1_m-1、第一写入电路（例如，写入电路60-0）、第二写入电路（例如，写入电路60-k-1）、第一选择电路（例如，选择电路S0_0）、第二选择电路（例如，选择电路S0_k-1）、以及具有第一字线驱动电路（字线驱动电路40-1）。
多个存储单元0_0_0_0～0_n-1_k-1_m-1配置在多个位线BL0_0_0～BL0_k-1_m-1和多个字线WL0_0～WL0_n-1的交点，至少包含电阻变化元件10而构成，在第一电阻状态（例如，低电阻状态）以及第二电阻状态（例如，高电阻状态）的至少两个电阻状态可逆地变化。
第一写入电路（例如，写入电路60-0），在将多个存储单元中与作为多个位线中的至少一个位线的第一位线（例如，位线BL0_0_0～BL0_0_m-1）连接的存储单元的集合作为第一存储单元阵列单位（存储单元阵列划区M0_0）时，是向第一位线选择地施加写入电压的电路。
第二写入电路（例如，写入电路60-k-1），在将多个存储单元中与作为多个位线中的与作为同第一位线不同的至少一个位线的第二位线（例如，位线BL0_k-1_0～BL0_k-1_m-1）连接的存储单元的集合作为第二存储单元阵列单位（存储单元阵列划区M0_k-1）时，是向第二位线选择地施加写入电压的电路。
第一选择电路（例如，包含NMOS晶体管TS0_0_0～TS0_0_m-1的选择电路S0_0），是将第一写入电路和第一位线中的至少一个做为连接或非连接做的电路。
第二选择电路（例如，包含NMOS晶体管TS0_k-1_0～TS0_k-1_m-1的选择电路S0_k-1），是将第二写入电路和第二位线中的至少一个设为连接或非连接做的电路。
第一字线驱动电路（字线驱动电路40-1），是对多个字线进行选择地驱动的电路。
在这里，在多个存储单元0_0_0_0～0_n-1_k-1_m-1中，包含以数据存储为目的的存储单元和不以数据存储为目的的存储单元。并且，第一写入电路以及第二写入电路分别对第一以及第二位线同时地施加写入电压。此时，在通过第一写入电路以及第二写入电路同时进行写入的多个存储单元的写入单位中，在同样的字线上包含以数据存储为目的的存储单元和不以数据存储为目的的存储单元。
在这里，特征点为：（1）相对于第一字线驱动电路，第一存储单元阵列单位比第二存储单元阵列单位被较近地配置，且，（2）作为第一选择电路（例如，作为构成选择电路S0_0的NMOS晶体管TS0_0_0～TS0_0_m-1）连接第一写入电路和第一位线时的第一选择电路的电阻值的第一导通电阻值比作为第二选择电路（例如，构成选择电路S0_k-1的NMOS晶体管TS0_k-1_0～TS0_k-1_m-1）连接第二写入电路和第二位线时的第二选择电路的阻抗的第二导通电阻值大。作为实现那个一个例子，在本实施方式中，构成第一选择电路的晶体管的沟道宽度设定为比构成第二选择电路的晶体管的沟道宽度小。
在具有这样的结构的本实施方式的电阻变化型非易失性存储装置中，如图26的流程图所示，可进行以下的多比特同时写入。即，选择控制线驱动电路41输出辅助位线选择控制信号以及主位线选择控制信号，从而对于多个存储单元阵列划区（M0_0～M0_k-1）的每一个选择1个辅助位线（S1）。并且，与第一字线驱动电路（字线驱动电路40-1）选择地驱动多个字线大体同时地，多个写入电路（写入电路60-0～60-k-1）分别对被选择的辅助位线（例如，位线BL0_0，…，BL0_k-1_0）同时施加写入电压（S2），从而对多个存储单元阵列单位（存储单元阵列划区M0_0～M0_k-1）各自包含的存储单元进行同时的写入。
〔有关低电阻化的等效电路〕
为了说明在有关低电阻化时的存储单元电流的稳定化的、本发明的电路结构的效果，首先示出等效电路，并以此为基础考虑低电阻化时的工作点。
在这里，作为存储单元阵列的等效电路的例子设为如下电路模型：假设k=9（划区数9），将选择字线设为字线WL0_0，将在选择字线上均等配置了的9个选择存储单元（属于9个划区的每一个9个存储单元）通过字线的布线电阻设置为每两个存储单元管理。在这里，字线被从存储单元阵列的左端驱动。
对图27，示出作为第一选择元件的在NMOS晶体管TS0_0_0～TS0_8_0（在这里，是分别属于9个划区的各自的9个NMOS晶体管）的各个的沟道宽度Wn0～Wn8的比率。如同图所示，以越属于字线驱动电路40-1的近端的划区的NMOS晶体管则沟道宽度变得越小，越是属于远端的划区的NMOS晶体管则沟道宽度变得越大的方式离散地决定。
对图28，示出图25存储单元阵列的等效电路。在低电阻化时，对数据电路IO0～IO8施加电压VL（约5V），对字线WL0_0施加0V。流向存储单元的电流，经由转发栅TC0_0～TC8_0、NMOS晶体管TS0_0_0～TS0_8_0流入9个选择存储单元，收敛于一个字线WL0_0，一边伴随因布线电阻所致的电压下降，一边流入左端的字线驱动电路40-1。
此时，距离字线驱动电路40-1远的字线的右端附近的存储单元0_0_8_0，到字线驱动电路40-1的字线的布线电阻大，并且重叠由在其他的存储单元流过的电流所致的电压下降，从而使从0V的电位的浮动变得最大。
在图29中示出从各存储单元的字线驱动侧的电压下降的存储单元位置的依存性。另外，在本图表中将字线的布线电阻RWL设为11.3Ω，将应流向存储单元的电流值设为140μA。如该图所表，随着距离字线驱动电路40-1变远，在字线的电位的浮动变大。另外，在字线的电位的上升率之所以离字线的越远端变得越缓慢，是因为如图28所示，布线电阻RWL越为远端，存储单元电流的叠加数越减少。
在各位置的NMOS晶体管TS0_0_0～TS0_8_0的电流驱动能力，与图27规定的沟道宽度比率成比例。另外，同图示出了的比率，是以规定的字线电阻、存储单元电流为前提的一个例子。
〔低电阻化时的工作点〕
在图30中示出在本发明的实施方式1的、具有代表性的位置的存储单元的工作点。在这个图中示出存储单元阵列的左端以及右端的两个位置。另外，在本图中，对于在图22示出的低电阻化以及高电阻化的工作点的图表，仅提取有关低电阻化的左侧的象限来图示。另外，对于该图30的存储单元的IV特性M1以及M5，仅提取从经由了图7示出的点C的高电阻状态向低电阻状态迁移的上侧的曲线来图示。
1）在存储单元阵列的左端
在存储单元阵列的左端中，存储单元0_0_0_0以及0_0_1_0的IV特性M1、NMOS晶体管TS0_0_0以及TS0_1_0的IV特性TSL1在交点A1平衡，流向存储单元的电流变成约-140μA的存储单元电流。
2）存储单元阵列的右端
在存储单元阵列的右端，在存储单元0_0_8_0中，根据在到字线WL0_0的右端为止的布线电阻的电压下降，与图29相比，字线的电位上浮约60mV。因此，低电阻化施加电压VL损耗该浮动的电压量，在图30中，存储单元0_0_8_0的IV特性对于特性M1表现为向左偏移60mV的特性M5。
另一方面，如图27所示，NMOS晶体管TS0_8_0的沟道宽度与NMOS晶体管TS0_0_0以及TS0_1_0的沟道宽度相比，设定为约1.25倍，因此电流驱动能力增加，该IV特性成为比特性TSL1陡峭的特性TSL5。
因此，在存储单元阵列的右端中，特性M5和特性TSL5相交的点A5成为工作点，但在字线的电位的浮动由NMOS晶体管的驱动能力进行补偿，存储单元电流成为140μA，与存储单元阵列的左端保持同值。
在图31中示出如下结果：在各存储单元0_0_0_0～0_0_8_0中，通过模拟求出在同时施加用于低电阻化的电压时的、流向存储单元的电流量的结果。所有NMOS晶体管TS0_0_0～TS0_8_0的沟道宽度Wn作为图27示出的比率来验证。
如同图所示，存储单元电流被抑制在148μA～151μA的范围（约2％的差的范围），比以往相比，能够抑制低电阻化时的电流偏差，并实现稳定的电阻变化。
这样，在本实施方式中，第一存储单元阵列单位（例如，存储单元阵列划区M0_0）内的第一存储单元从第二电阻状态（高电阻状态）变迁到第一电阻状态（低电阻状态）时将流向第一存储单元的最大电流设定为第一低电阻化电流值，将第二存储单元阵列单位（例如，存储单元阵列划区M0_k-1）内的第二存储单元从第二电阻状态（高电阻状态）向第一电阻状态（低电阻状态）变迁时流向第二存储单元的最大的电流设定为第二低电阻化电流值时，以第一低电阻化电流值与第二低电阻化电流值大体相等的方式将第一选择电路（例如，构成选择电路S0_0的NMOS晶体管TS0_0_0～TS0_0_m-1）的导通电阻值设定为比第二选择电路（例如，构成选择电路S0_k-1的NMOS晶体管TS0_k-1_0～TS0_k-1_m-1）的导通电阻值大。
如上所述，在本发明的实施方式1中，不存在有关电路块的配置的制约，且，通过更简单的电路的方法，能够抑制在提高低电阻化的并联数上（即，进行多比特同时写入）成为问题的、起因于字线的布线电阻的依存存储单元的位置的写入时的电流偏差。
〔关于选择元件尺寸的导通电阻调整〕
关于上述第一选择元件（在上述实施方式中，构成第一选择电路的NMOS晶体管TS0_0_0～TS0_k-1_m-1）的导通电阻的调整方法进行说明。
现在，将与选择字线WL0_0共同连接的存储单元阵列，通过在与字线正交方向划分为k个存储单元阵列划区将字线划分为k-1个，并将分割为K-1个各划区间的各字线的布线电阻设为RWL。
将与字线驱动电路40-1最近的存储单元阵列划区连接的第1个选择元件的导通电阻设为R（1），这与图30示出的特性TSL1的IV特性上的斜率对应。
在这里，将选择存储单元低电阻化时的存储单元电流值作为I0。
此时，从字线驱动电路40-1到第h个（1≤h≤k）存储单元的字线的电位表示如下。
VW（h）=I0×RWL×k×（k-1）/2-I0×RWL×（k+1-h）×（k-h）/2
上面式后面的（k+1-h）×（k-h）/2，示出按照每字线上的分割单位重叠存储单元电流的累积数。
同时，在低电阻化时存储单元电流相同的情况下的、与第h个（1≤h≤k）的存储单元连接的第h个选择元件的导通电阻设为R（h）时，使用上述VW（h）则以下的关系成立。
I0×R（1）=VW（h）+R（h）×I0
对上式进行变形，得到下式。
R（h）=（I0×R（1）-VW（h））/I0
通过该计算式，能够计算出适当的导通电阻比率。
例如，设为k=5、RWL=11.3Ω、R（1）=667Ω、I0=500μA（2个存储单元量）来计算时，第一选择元件的导通电阻值的倒数，从在存储单元阵列的字线驱动电路40-1的近端，成为0.81、0.88、0.94、0.98、以及1.00。
在这里，作为布线电阻的偏差估计为10％，作为晶体管的导通电阻的偏差估计为10％，对于上述倒数之比、可认为±0.04范围内的设定。
通过以上可知，在离散地设定NMOS晶体管的沟道宽度的情况下，作为一个例子，优选将沟道宽度的比率从在存储单元阵列的字线驱动电路40-1的近端决定为0.81、0.88、0.94、0.98、1.00。
像这样，在本实施方式中，作为在电阻变化型非易失性存储装置的选择电路的导通电阻值的计算，由图32的流程图示出的次序进行。即，具有与多个字线共同连接、从字线驱动电路顺序地配置的k个存储单元阵列划区的电阻变化型非易失性存储装置中，首先，将由存储单元阵列划区划分的（k-1）划区的每一个的字线的布线电阻设为RWL，将在与字线驱动电路最近的第一存储单元阵列划区作为选择的存储单元的选择存储单元的选择存储单元和写入电路连接的第1个选择电路的导通电阻设为R（1），选择存储单元从第二电阻状态变迁到电阻值更小的第一电阻状态时，对流向选择存储单元的电流进行将第一低电阻化电流值设为10的初始设定（S21）。并且，对将从字线驱动电路到第h个（1≤h≤k）的存储单元阵列划区的字线的电压下降量VW（h）作为各字线的每个划区的电压下降量的总和，至少使用I0和RWL的积和变量h进行计算（S22）。最后，对在第h个存储单元阵列划区连接所选择的存储单元和写入电路的第h个选择电路的导通电阻R（h）至少使用I0、R（1）、以及VW（h）来进行计算，从而（3）设定与第1个～第k个存储单元阵列划区对应的第1个～第k个选择电路的导通电阻值以使与第1个～第k个存储单元阵列划区对应的第1个～第k个低电阻化电流值大体相等（S23）。
作为其一个例子，在将k设定为5的情况下，将第1个～第5个选择电路的每一个导通电阻值的倒数的比分别设定为以0.81、0.88、0.94、0.98、以及1.00作为中心的±0.04范围内。
由此，属于第一～第k的存储单元阵列划区的存储单元被低电阻化时流过的电流（第1个～第k个低电阻化电流值）大体上变得相等，实现从来自字线驱动电路的存储单元的位置的偏差少的写入。
另外，在这里，示出了改变作为第一选择元件的NMOS晶体管TS0_0_0～TS0_8_0的每一个沟道宽度，而使NMOS晶体管TS0_0_0～TS0_8_0的导通电阻变化的例子，但也可以使沟道长度等、其他的晶体管的参数变化，则可以使各晶体管的导通电阻变化。
（实施方式2）
<<2层交叉点结构的应用>>
在图33中示出作为本发明的实施方式2的2层结构的交叉点结构的存储单元阵列的电路结构。在该存储单元阵列中，成为如下结构：对图25示出的实施方式1的存储单元阵列（下层存储单元阵列），共享字线来追加在第二层（上层存储单元阵列）的存储单元1_0_0_0～1_n-1_k-1_m-1。
在本存储单元阵列中具有由字线驱动电路40-1所驱动的n个字线WL0_0～WL0_n-1、以及与字线非接触交叉的k×m个主位线GBL0_0～GBLk-1_m-1，在字线方向上被划分为k个划区（存储单元阵列划区M0_0～M0_k-1）。在多比特同时写入中，对于存储单元阵列划区M0_0～M0_k-1的每一个，选择上层存储单元阵列和下层存储单元阵列的一方、以及1个主位线，进行k比特的同时写入。另外，在同时进行写入的多个存储单元的写入单位中，在同样的字线上包含以数据写入为目的的存储单元以及不以数据写入为目的的存储单元。
在以存储单元阵列划区M0_0为例进行说明时，作为存储单元阵列划区M0_0～M0_k-1的结构如下。
存储单元阵列划区M0_0与下层存储单元阵列用的第一选择电路S0_0以及上层存储单元阵列用的第三选择电路S1_0连接，根据选择控制线驱动电路41所驱动的下层辅助位线选择控制信号SL0或上层辅助位线选择控制信号SL1，两个辅助位线（下层辅助位线BL0_0_0以及上层辅助位线BL1_0_0，下层辅助位线BL0_0_1以及上层辅助位线BL1_0_1，…，或下层辅助位线BL0_0_m-1以及上层辅助位线BL1_0_m-1）一方，分别经由作为第一选择元件的NMOS晶体管TS0_0_0（下层）或作为第三选择元件的PMOS晶体管TS1_0_0（上层），…，NMOS晶体管TS0_0_m-1（下层）或PMOS晶体管TS1_0_m-1（上层），与m个主位线GBL0_0～GBL0_m-1选择地连接。主位线GBL0_0～GBL0_m-1进一步分别根据由选择控制线驱动电路41所驱动的主位线选择控制信号CS0～CSm-1，经由图21B示出的转发栅TC0_0～TC0_m-1，与数据电路IO0选择地连接。
并且，其他的存储单元阵列划区M0_1～M0_k-1与存储单元阵列划区M0_0共享字线而被连接，在存储单元阵列整体具有IO0～IOk-1的k个总线宽度的数据线。与k个存储单元阵列划区M0_0～M0_k-1的每一个对应的k个写入电路60-0～60-k-1，分别经由数据电路IO0～IOk-1，对存储单元供给电阻变化必要的电压。根据这样的结构，在多比特同时写入中，存储单元阵列划区M0_0～M0_k-1的每一个，从选择控制线驱动电路41输出辅助位线选择控制信号SL0～SL1以及主位线选择控制信号CS0～CSm-1以使存储单元的1个层（上层或下层）以及1个主位线激活，进行k比特的同时写入。
在图34中模式地示出由本实施方式组成的2层交叉点结构的存储单元的结构。在由电阻变化元件10-1和电流控制元件20-1被串联连接而构成的下层存储单元51-1中，电阻变化元件10-1与字线70连接，电流控制元件20-1与低位辅助位线71-1连接。另一方面，在由电阻变化元件10-2和电流控制元件20-2被串联连接而构成的上层存储单元51-2中，电阻变化元件10-2与上位辅助位线71-2连接，电流控制元件20-2与字线70连接，上层存储单元51-2和下层存储单元51-1共用字线70。一般来说，上层存储单元和下层存储单元的电阻变化元件的成型方向相同的情况，能够抑制各存储器阵列层间的存储单元特性的偏差，因此优选。
在图33中，存储单元阵列划区M0_0以及M0_k-1具有共同的n个字线WL0_0～WL0_n-1、和m个下层辅助位线BL0_0_0～BL0_k-1_m-1、以及相同的m个上层辅助位线BL1_0_0～BL1_k-1_m-1。下层辅助位线BL0_0_0～BL0_k-1_m-1分别与下层存储单元0_0_0_0～0_n-1_k-1_m-1连接，上层辅助位线BL1_0_0～BL1_k-1_m-1分别与上层存储单元1_0_0_0～1_n-1_k-1_m-1连接。根据辅助位线选择控制信号SL0，下层辅助位线BL0_0_0～BL0_k-1_m-1、以及另一方面根据辅助位线选择控制信号SL1对应的上层辅助位线BL1_0_0～BL1_k-1_m-1，成为与主位线GBL0_0～GBLk-1_m-1选择地连接的二层位线结构。
在图34示出的下层存储单元51-1的低电阻化中，以电阻变化元件10-1的上部电极（字线70边）为基准，对下部电极（辅助位线71-1侧）施加正方向向的电压。因此，对选择字线WL0_0～0_n-1施加0V，对选择辅助位线BL0_0_0～0_k-1_m-1内选择的k个施加电压VL，源极跟随器为了进行低电阻动作时的存储单元电流控制（即，以基板偏压效应变大的方式使其进行动作），优选在第一选择元件TS0_0_0～TS0_k-1_m-1使用NMOS晶体管。
另一方面，在上层存储单元51-2的低电阻化中，对选择辅助位线BL1_0_0～1_k-1_m-1施加正方向的电压VL，对选择字线WL0_0～0_n-1内的被选择的k个施加0V。因此，为了由源极跟随器进行存储单元电流控制（即，以基板偏压效应变大的方式使其进行动作），优选对第三选择元件TS1_0_0～TS1_k-1_m-1使用PMOS晶体管。
即，在本实施方式中，在具有上层存储单元阵列以及下层存储单元阵列的存储单元阵列中，第一选择电路由作为第一选择元件的NMOS晶体管构成，第三选择电路由作为第三选择元件的PMOS晶体管构成，存储单元从第二电阻状态（高电阻状态）变迁到第一电阻状态（低电阻状态）时作为流向第一选择电路的电流的方向的第一电流方向（即，低电阻化时的电流方向），与存储单元从第一电阻状态（低电阻状态）变迁到第二电阻状态（高电阻状态）时作为流向第一选择电路的电流的方向的第二电流方向（即，高电阻化时的电流方向）相逆向，第一选择电路（第一选择元件TS0_0_0～TS0_k-1_m-1）以及第三选择电路（第三选择元件TS1_0_0～TS1_k-1_m-1），在第一电流方向（即，在低电阻化时的电流方向）中比第二电流方向（即，高电阻化时的电流方向）基板偏压效应变大的位置关系与存储单元连接。
在这里，作为存储单元阵列的等效电路的例子设为如下电路模型：对于上层存储单元阵列以及下层存储单元阵列的每一个，设为k=9（划区数9），将选择字线设为WL0_0，将在选择字线上均等配置的9个选择存储单元（属于9个划区的每一个9个存储单元）通过字线的布线电阻设置为对每两个存储单元进行管理。在这里，字线被从存储单元阵列的左端驱动。
在图27中示出作为在下层存储单元阵列用的选择电路S0_0的第一选择元件的NMOS晶体管TS0_0_0～TS0_8_0的每一个沟道宽度Wn0～Wn8的比率。另外，在图35中示出作为上层存储单元阵列用的选择电路S1_0的第三选择元件的PMOS晶体管TS1_0_0～TS1_8_0的每一个沟道宽度Wp0～Wp8的比率。同样的存储单元阵列划区的第一选择元件和第三选择元件优选以各自的低电阻化时的电流驱动能力成为同等的方式来进行调整。
本实施方式的特征是如下点：对于实施方式1是2层化的存储单元阵列，关于用于与主位线选择连接的第一选择元件，在每层对NMOS晶体管（下层存储单元阵列用的第一选择元件）、以及PMOS晶体管（上层存储单元阵列用的第三选择元件）进行区别而使用。
如上所述，在本实施方式的电阻变化型非易失性存储装置中，（1）在多个辅助位线中，第一辅助位线（例如，辅助位线BL0_0_0～BL0_0_m-1）以及第二辅助位线（例如，辅助位线BL0_k-1_0～BL0_k-1_m-1）形成在下层，多个辅助位线中的至少一个辅助位线构成的第三辅助位线（例如，辅助位线BL1_0_0～BL1_0_m-1）以及第四辅助位线（例如，辅助位线BL1_k-1_0～BL1_k-1_m-1）形成在上层，（2）在多个存储单元中包含与作为第一辅助位线以及第三辅助位线连接的存储单元的集合的第一存储单元阵列单位，以及作为与第二辅助位线以及第四辅助位线连接的存储单元的集合的第二存储单元阵列单位。
并且，本实施方式的电阻变化型非易失性存储装置还具有：（3）第一写入电路（例如，写入电路60-0）、与第一写入电路连接的、连接有第一辅助位线中的至少一个第一选择元件（例如，NMOS晶体管TS0_0_0～TS0_0_m-1）以及连接有第三辅助位线中的至少一个第三选择元件（例如，PMOS晶体管TS1_0_0～TS1_0_m-1），（4）第二写入电路（例如，写入电路60-k-1），与第二写入电路连接的、连接有第二辅助位线中的至少一个第二选择元件（例如，NMOS晶体管TS0_k-1_0～TS0_k-1_m-1）以及连接有第四辅助位线中的至少一个第四选择元件（例如，PMOS晶体管TS1_k-1_0～TS1_k-1_m-1）。
在这里，作为存储单元的连接关系，在第一以及第二存储单元阵列单位的下层存储单元阵列中，电流从字线经由存储单元流向位线时，存储单元连接到字线以及辅助位线以使变迁到高电阻状态，并且，在第一以及第二存储单元阵列单位的上层存储单元阵列中，电流从辅助位线经由存储单元流向字线时，存储单元连接字线以及辅助位线，以使变迁到高电阻状态。
在这里，特征点是：（1）第一以及第二选择元件是由NMOS晶体管构成，并且，第三以及第四选择元件是由PMOS晶体管构成，并且，（2）相对于第一字线驱动电路，第一存储单元阵列划区比第二存储单元阵列划区较近地配置，在第一选择元件连接第一写入电路和第一辅助位线时作为第一选择元件的电阻的第一导通电阻值，比在第二选择元件连接第二写入电路和第二辅助位线时作为第二选择元件的阻抗的第二导通电阻值大，（3）相对于第一字线驱动电路，第一存储单元阵列单位比第二存储单元阵列单位较近地配置，在第三选择元件连接第一写入电路和第三辅助位线时作为第三选择元件的电阻的第三导通电阻值比在第四选择元件连接第二写入电路和第四辅助位线时作为第四选择元件的电阻的第四导通电阻值大。
〔有关低电阻化的等效电路〕
在图36示出在图33的存储单元阵列中第三选择元件为PMOS晶体管的上层存储单元阵列的等效电路。
在这里，作为存储单元阵列的等效电路的例子设为如下电路模型：设为k=9（划区数为9），将选择字线设为字线WL0_0，将在选择字线上均等配置了的9个选择存储单元（属于9个划区的每一个9个存储单元）设定为由字线的布线电阻对每两个存储单元进行管理。字线从存储单元阵列左侧被驱动。
在低电阻化时，对数据线IO0～IO8施加0V，对字线WL0_0施加电压VL（约5V）。9个存储单元量的存储单元电流由字线供给，在被分配供给到各存储单元之后，经由连接到各个存储单元的PMOS晶体管TS1_0_0～TS1_8_0流入主位线GBL0_0～8_0，进一步经由转发栅TC0_0～TC8_0流入写入电路60-0～60-k-1。
此时，在距离字线驱动电路40-1最远的字线的右端的存储单元1_0_8_0，到字线驱动电路40-1的字线的布线电阻较大，另外，重叠由在其他的存储单元流过的电流所致的电压下降，从而来自电压VL的电位的下降变得最大。
因此，为了补偿上述的电压下降，作为一个例子，通过改变构成选择元件的PMOS晶体管的沟道宽度，能够调整选择元件的导通电阻。即，将作为第三选择元件的PMOS晶体管TS1_0_0～TS1_8_0的每一个沟道宽度Wp0～Wp8的比率设定为接近靠近字线驱动电路40-1的存储单元阵列的左端的划区越小，换言之，通过以越靠近右端的划区越大的方式离散地规定，能够补偿在上述字线的电位的下降。在各位置的PMOS晶体管的电流驱动能力与在同图规定的沟道宽度的比率成比例。
〔低电阻化的时候的工作点〕
在本发明的实施方式2中，有关对下层存储单元的访问，因为与实施方式1相同，所以省略说明。
另一方面，有关对上层存储单元的访问，与下层存储单元的差异仅在于选择元件从NMOS晶体管的第一选择元件变为PMOS晶体管的第三选择元件。因此，对于作为第三选择元件的PMOS晶体管TS1_0_0～TS1_8_0，通过该尺寸的调整，能够与作为第一选择元件的NMOS晶体管TS0_0_0～TS0_8_0，合成低电阻化时的导通电阻，另外，上层存储单元低电阻化时，能够通过源极跟随器使之进行与作为在下层存储单元的低电阻化时的第一选择元件的NMOS晶体管相同动作，所以能够解析与图30同样的工作点。由此，与在图31示出的实施方式1相同，存储单元电流被抑制在148μA～151μA的范围（约2％的差的范围），与以往相比能够抑制低电阻化时的电流偏差，能够预料稳定的电阻变化。
根据以上，示出了根据本发明的实施方式2，以两层结构的存储单元阵列的情况为例，上层存储单元和下层存储单元相互共用字线，合成电阻变化元件的形成方向，即使在以简单的生产程序形成的两层交叉点结构中，也能够预料起因字线的布线电阻的与存储单元的位置相依存的电阻状态的偏差抑制。
另外，即使3层以上的多层交叉点结构中，也与本实施方式说明的两层的情况相同，能够应用本实施方式的特征。
在图37中，作为图33的本发明的实施方式2有关的交叉点结构的存储单元阵列的选择电路的变化，示出有关作为第一选择元件而被使用的NMOS晶体管以及作为第三选择元件而被使用的PMOS晶体管的组合的另外结构的电路。
在本电路中，将输入选择信号SL0的NMOS晶体管16-3与下层辅助位线连接，将输入作为地址选择信号SL1的反转信号的的地址选择信号/SL1的NMOS晶体管16-4与上层辅助位线连接。
并且，在访问下层存储单元时，激活NMOS晶体管16-3，并且，不激活NMOS晶体管16-4。进而，对作为用于实施电流限制的选择元件的NMOS晶体管16-2的栅极CMN施加规定的电位并激活，同时对PMOS晶体管17-2的栅极CMP施加高电压而不激活。
另一方面，在访问上层存储单元时，不激活NMOS晶体管16-3，并且激活NMOS晶体管16-4。进而，对作为用于施加电流限制的选择元件的PMOS晶体管17-2的栅极CMP施加规定的电位而激活，并且对NMOS晶体管16-2的栅极CMN施加低电压而不激活。即，成为分别具有对上层存储单元以及下层存储单元进行选择的选择元件（16-3以及16-4）、和对上层存储单元以及下层存储单元的低电阻化时施加电流限制的电流限制元件（16-2以及17-2）的电路结构。
在这里，在图33的本发明的实施方式2涉及的交叉点结构的存储单元阵列汇中，各个用于实施电流限制的选择元件通过上层位线以及下层位线分别固定在NMOS晶体管以及PMOS晶体管的某一个。因此，成为电路的以及布局的简单的结构，但对于共用位线、低电阻化时的电压施加方向不同异层的存储单元阵列的双方，因为无法通过一种极性的晶体管实施电流限制，所以成为不能与三层以上的交叉点结构对应的电路。
另一方面，通过图37示出的根本变化，选择电路的结构复杂化（从两个晶体管增加到四个晶体管），但对于各辅助位线，在使用了NMOS晶体管以及PMOS晶体管的3层以上的多层交叉点结构中，根据访问对象的存储单元阵列的层位置，作为施加电流限制的选择元件，为了能够选择NMOS晶体管以及PMOS晶体管，成为可对应三层以上的交叉点结构。
另外，为了使用图37示出的根本变化涉及的选择电路来补偿由于字线的布线电阻所致的电压下降，如下构成即可。即，作为上述的第一及第二选择电路的每一个，由（1）向对应的辅助位线施加写入电压的位线选择开关元件（在这里，NMOS晶体管16-3或的16-4）、（2）与位线选择开关元件串联连接、由NMOS晶体管16-2构成的N型电流限制元件和由PMOS晶体管17-2组成的P型电流限制元件并联连接的电流限制元件构成。并且，N型电流限制元件和P型电流限制元件，一方导通时，另一方成为截止那样被选择导通，向上层存储单元以及下层存储单元流入低电阻化电流时，以与源极输出器连接的方式而被连接。被事先构成为：靠近字线驱动电路的一方的第一选择电路的导通电阻值（第一导通电阻值）比距离字线驱动电路远的一方的第二选择电路的导通电阻值（第二导通电阻值）大。由此，能补偿由于字线的布线电阻的电压下降。
（实施方式3）
<<阶层交叉点结构且对字线两侧驱动的应用>>
在图38中示出如下电路结构：作为本发明的实施方式3，对在位线方向配置多个存储单元阵列划区的阶层型交叉点结构的存储单元阵列，从存储单元阵列两侧驱动字线。在这里以具有j个阶层的阶层型交叉点结构的存储单元阵列的构成进行说明。
本实施方式的存储单元阵列，具有由2个字线驱动电路40-1以及40-2从存储单元阵列两侧进行驱动的j×n个字线WL0_0～WLj-1_n-1、和与字线和非接触交叉的j×k×m个辅助位线BL0_0_0～BLj-1_k-1_m-1，在辅助位线并列的方向（面向图面的深度方向，即，阶层方向）分割为j个划区，在字线方向（面向图的左右方向）分割为k个划区。在多比特同时写入中，对于字线方向的k个存储单元阵列划区的每一个，选择j个阶层存储单元阵列之一，以及1个主位线，进行k比特的同时写入。另外，在进行同时的写入的多个存储单元的写入单位中，在相同的字线上包含以数据存储作为目的存储单元和不以数据存储作为目的存储单元。
在以存储单元阵列划区M0_0为例进行说明时，作为存储单元阵列划区M0_0～Mj-1_k-1的结构如下。
存储单元阵列划区M0_0具有n个字线WL0_0～WL0_n-1、和m个辅助位线BL0_0_0～BL0_0_m-1。构成该存储单元阵列划区M0_0的、图21A示出的交叉点结构的存储单元0_0_0_0～0_n-1_0_m-1，位于所述字线WL0_0～WL0_n-1和所述辅助位线BL0_0_0～BL0_0_m-1的交点的每一个，电阻变化元件10的一端与对应的字线连接，电流控制元件20的一端与对应的辅助位线连接。辅助位线BL0_0_0～BL0_0_m-1分别根据由选择控制线驱动电路41所驱动的辅助位线选择控制信号SL0，经由作为选择电路S0_0内的第一选择元件的NMOS晶体管TS0_0_0～TS0_0_m-1，分别与主位线GBL0_0～GBL0_m-1连接。
另外，在阶层方向排列的j个存储单元阵列划区M0_0～Mj-1_0分别成为如下的阶层位线结构，根据辅助位线选择控制信号SL0～SLj-1，分别与主位线GBL0_0～GBL0_m-1选择地连接。主位线GBL0_0～GBL0_m-1进而分别经由图21B示出的转发栅TC0_0～TC0_m-1，与数据线IO0选择地连接。
进而，其他的存储单元阵列划区M0_1～Mj-1_k-1分别与存储单元阵列划区M0_0～Mj-1_0共用字线来连接，存储单元阵列整体具有IO0～IOk-1的k个总线宽度的数据线。在字线方向排列的k个存储单元阵列划区的每一个对应的k个写入电路60-0～60-k-1分别经由数据电路IO0～IOk-1，对存储单元供给电阻变化所需要的电压。根据这样的结构，在多比特同时写入中，对于字线方向的k个存储单元阵列划区的每一个，从选择控制线驱动电路41输出辅助位线选择控制信号SL0～SLj-1以及对应的主位线选择控制信号CS0～CSm-1，以使激活存储单元的分层结构的1个层以及1个主位线，进行k比特的同时写入。
在这里，作为存储单元阵列的等效电路的例子设为如下模型：设为k=18（字线方向的划区数18），将选择字线设为字线WL0_0，将在选择字线上均等配置的18个选择存储单元（属于18个划区的每一个18个存储单元），通过字线的布线电阻设置为对每两个存储单元进行管理。在这里，字线从存储单元阵列的左端以及右端的两端进行驱动。
在图39中示出作为在选择电路S0_0～S0_k-1的第一选择元件的NMOS晶体管TS0_0_0～TS0_17_0的每一个沟道宽度Wn0～Wn17的最适合的比率的一个例子。
在本实施方式的特征，相对于实施方式1，第一点是在主位线的排列的方向排列了存储单元阵列的单位的j个阶层位线结构，通过作为选择元件的NMOS晶体管，能够将多个存储单元阵列划区电气性地分离。
另外，第二点在于，相对于实施方式1，将字线驱动电路40-1以及存40-2配置在储单元阵列两端，从两侧是驱动字线，换言之，可认为是将实施方式1的存储单元阵列在左右进行镜像反转，在实施方式1的存储单元阵列右侧，追加地配置左右反转的存储单元阵列的结构。
如上所述，本实施方式的电阻变化型非易失性存储装置具有：（1）第一写入电路，在将多个存储单元中与作为多个辅助位线中的至少一个辅助位线的第一辅助位线连接的存储单元的集合作为第一存储单元阵列划区时，对第一辅助位线施加写入电压；（2）第二写入电路，在将多个存储单元中与作为多个辅助位线中的至少一个辅助位线的第二辅助位线连接的存储单元的集合作为第二存储单元阵列划区时，对第二辅助位线施加写入电压；（3）第三写入电路，在将多个存储单元中与作为多个辅助位线中的至少一个辅助位线的第三辅助位线连接的存储单元的集合作为第三存储单元阵列划区时，对第三辅助位线施加写入电压；（4）第四写入电路，在将多个存储单元中与作为多个辅助位线中的至少一个辅助位线的第四辅助位线连接的存储单元的集合作为第四存储单元阵列划区时，对第四辅助位线施加写入电压；（5）第一选择电路，将第一写入电路和第一辅助位线中的至少一个设为连接或非连接；（6）第二选择电路，将第二写入电路和第二辅助位线中的至少一个设为连接或非连接；（7）第三选择电路，将第三写入电路和第三辅助位线中的至少一个设为连接或非连接；（8）第四选择电路，将第四写入电路和第四辅助位线中的至少一个设为连接或非连接；以及（9）第一字线驱动电路（字线驱动电路40-1）以及第二字线驱动电路（字线驱动电路40-2），配置在多个字线的两端，从两侧驱动多个字线。
在这里，特征点如下：从第一字线驱动电路（40-1）向第二字线驱动电路（40-2），第一存储单元阵列划区、第二存储单元阵列划区、第四存储单元阵列划区以及第三存储单元阵列划区以这个顺序被排列，第一存储单元阵列划区以及第二存储单元阵列划区配置在比存储单元阵列全体的中央靠近第一字线驱动电路侧，第三存储单元阵列划区以及第四存储单元阵列划区被配置在比存储单元阵列全体的中央靠近第二字线驱动电路侧，在这种情况下，靠近第一字线驱动电路的第一选择电路在连接第一写入电路和第一辅助位线时的作为第一选择电路的电阻的第一导通电阻值，比距离第一字线驱动电路远的第二选择电路在连接第二写入电路和第二辅助位线时的作为第二选择电路的电阻的第二导通电阻值大，靠近第二字线驱动电路的第三选择电路在连接第三写入电路和第三辅助位线时的作为第三选择电路的阻抗的第三导通电阻值，比距离第二字线驱动电路远的第四选择电路在连接第四写入电路和第四辅助位线时的作为第四选择电路的电阻的第四导通电阻值大。
另外，在图38中没有图示，但选择电路（S0_0～Sj-1_K-1）也可以分别具有图37示出的电流限制元件16-2以及17-2。
〔有关低电阻化的等效电路〕
图40示出图38的存储单元阵列的等效电路。
在存储单元0_0_0_0～0_0_17_0的低电阻化时，对数据电路IO0～IO17分别施加电压VL（约5V），对字线WL0_0从两端的字线驱动电路40-1以及40-2施加0V。低电阻化电流分别通过转发栅TC0_0～TC17_0以及作为第一选择元件的NMOS晶体管TS0_0_0～TS0_17_0，分别流入18个选择存储单元，收敛于一个字线WL0_0，伴随基于布线电阻的电压下降，流入两端的第一字线驱动电路40-1以及第二字线驱动电路40-2。
此时，在距离第一字线驱动电路40-1以及第二字线驱动电路40-2远的位置、即，在连接字线中央附近的存储单元0_0_8_0以及0_0_9_0的节点附近，到第一字线驱动电路40-1以及第二字线驱动电路40-2的布线电阻大，同时重叠由在其他的存储单元流过的电流所致的字线WL0_0上的电压下降，从而使从字线WL0_0上的节点的0V的电位的浮动变得最大。
在图41中示出在各存储单元的字线的电位的存储单元位置依存性。另外，在本图表中将字线的布线电阻RWL设为11.3Ω，将应流向存储单元的电流值设为140μA。
如该图表所示，在距离第一字线驱动电路40-1以及第二字线驱动电路40-2远的位置、即，字线的中央附近，在字线上的电位的浮动变大。之所以字线上的电位的上升率越靠近中央变得越缓慢，是因为如图40所示，靠近字线的中央的布线电阻叠加存储单元电流的数量减少。
因此，为了补偿上述字线上的电位的浮动，按照每个划区来进行设定属于各划区的选择电路的导通电阻，以使随着距离第一字线驱动电路40-1以及第二来自字线驱动电路40-2的距离变远而低，抑制各划区间的存储单元的写入电流的偏差。进而，作为那一种方法，将作为第一选择元件的NMOS晶体管TS0_0_0～TS0_17_0的每一个沟道宽度Wn0～Wn17设定为越接近靠近字线驱动电路40-1以及第二字线驱动电路40-2的存储单元阵列两端的划区越小，换言之，以越接近中央的划区变得越大的方式离散地决定。在各位置的NMOS晶体管的电流驱动能力，与同图中规定的沟道宽度的比率成比例。另外，图39示出了的比率是以规定的字线电阻、存储单元电流作为前提的一个例子。当然，为了进一步抑制存储单元的写入电流的偏差，即使在各划区内中，也可以将各选择元件和转发栅的导通电阻以随着第一字线驱动电路40-1以及第二来自字线驱动电路40-2的距离变远而变低的方式来设定。
〔低电阻化时的工作点〕
图40示出的本发明的实施方式3的存储单元阵列电路的等效电路，是对有关图28示出的实施方式1的存储单元阵列电路的等效电路图在左右进行镜像反转，追加配置了在实施方式1的等效电路的右侧左右反转的等效电路的结构。
因此，可将位于图40的字线WL0_0的左右端的存储单元的工作点视为图28的字线WL0_0的左端的存储单元的工作点，将图40的字线WL0_0的中央的存储单元的工作点视为位于图28的字线的右端的存储单元的工作点。
在图42示出在各存储单元0_0_0_0～0_0_17_0中同时施加了用于低电阻化的电压的情况下的、通过模拟求出流向各存储单元的低电阻化电流量的结果。所有NMOS晶体管的沟道宽度Wn作为图39示出的比率进行验证了。
如同图所示，存储单元电流被抑制为148μA～151μA的范围（约2％的差的范围），与以往相比，能够抑制低电阻化时的电流偏差，实现稳定的电阻变化。
如上所述，在本发明的实施方式3中，即使在阶层型位线构成的存储单元阵列中也能够应用本发明。
另外，通过从存储单元阵列两端驱动字线，与实施方式1相比，即使在字线长度较长的存储单元阵列中，也能够减少作为选择元件的NMOS晶体管的尺寸比的间隙（差的最大），实现减少设计性上的无用空间的结构。
本实施方式的结构用于以下情况：在存储单元阵列下配置在阶层位线结构所需要的辅助位线选择元件、并抑制因阶层化所致的面积增加的情况下，实现更有效的存储单元阵列的设计。
（实施方式4）
<<在阶层交叉点结构且在主位线并列的方向的离散性的设定的应用>>
在图43中示出成为本发明的实施方式4的阶层型交叉点结构的存储单元阵列的电路结构。在本实施方式中，存储单元的结构与实施方式3相同，但不仅考虑字线、也考虑主位线的布线电阻来决定第一选择元件的导通电阻值的这点存在不同。
本存储单元阵列具有由第一字线驱动电路40-1所驱动的j×n个字线WL0_0～WLj-1_n-1、与字线非接触交叉的j×k×m个辅助位线BL0_0_0～BLj-1_k-1_m-1，在辅助位线并列方向（面向图面的深度方向、即，阶层方向）划分为j个划区，在字线方向（图左右方向）划分为k个划区。在多比特同时写入中，对于字线方向的k个存储单元阵列划区的每一个，选择j个阶层存储单元阵列之一、以及一个主位线，并进行k比特的同时写入。另外，在同时进行写入的多个存储单元的写入单位中，在相同字线上包含以数据存储为目的的存储单元和不以数据存储为目的的存储单元。
以存储单元阵列划区M0_0为例进行说明时，作为存储单元阵列划区M0_0～Mj-1_k-1的结构如下。
存储单元阵列划区M0_0具有n个字线WL0_0～WL0_n-1、和m个辅助位线BL0_0_0～BL0_0_m-1。构成该存储单元阵列划区M0_0的、图21A示出的交叉点结构的存储单元0_0_0_0～0_n-1_0_m-1位于所述字线WL0_0～WL0_n-1和所述辅助位线BL0_0_0～BL0_0_m-1的交叉点的每一个，电阻变化元件10的一端与对应的字线连接，电流控制元件20的一端与对应的位线连接。辅助位线BL0_0_m-1根据由选择控制线驱动电路41所驱动的辅助位线选择控制信号SL0，经由作为选择电路S0_0内的第一选择元件的NMOS晶体管TS0_0_0～TS0_0_m-1，与主位线GBL0_0～GBL0_m-1连接。
另外，在阶层方向排列的j个存储单元阵列划区M0_0～Mj-1_0，根据辅助位线选择控制信号SL0～SLj-1，成为与主位线GBL0_0～GBL0_m-1选择地连接的阶层位线结构。主位线GBL0_0～GBL0_m-1进一步经由图21B示出的转发栅TC0_0～TC0_m-1，与数据电路IO0选择地连接。
并且，其他的存储单元阵列划区M0_1～Mj-1_k-1分别共用存储单元阵列划区M0_0～Mj-1_0和字线而被连接，存储单元阵列全体具有IO0～IOk-1的k个总线宽度的数据线。与在字线方向排列的k个存储单元阵列划区的每一个对应的k个写入电路60-0～60-k-1分别经由数据电路IO0～IOk-1，对存储单元供给电阻变化所需要的电压。根据这样的结构，在多比特同时写入中，对于字线方向的k个存储单元阵列划区的每一个，从选择控制线驱动电路41输出辅助位线选择控制信号SL0～SLj-1以及主位线选择控制信号CS0～CSm-1以使激活在存储单元的分层结构的一个层以及一个主位线，并进行k比特的同时写入。
在这里，作为存储单元阵列的等效电路的例子设为如下电路模型：设为k=9（字线方向的划区数为9），设位线排列的方向的划区数j=8，设选择字线为字线WL0_0或WL_7_0，设在各选择字线上均等配置了的9个选择存储单元（属于9个划区的每一个9个存储单元）为由字线的布线电阻按照每两个存储单元进行管理。在这里，字线被从存储单元阵列的左端进行驱动。
在这里，将作为在选择电路S0_0～Sj-1_k_1的第一选择元件的NMOS晶体管TS0_0_0～TS7_8_0每一个沟道宽度Wn0_0～Wn7_8的比率如下规定。
Wnb_0（与字线驱动电路最近的NMOS晶体管的沟道宽度）<Wnb_1<...<Wnb_8（与字线驱动电路最远的NMOS晶体管的沟道宽度），并且Wn0_a（与写入电路最近的NMOS晶体管的沟道宽度）<Wn1_a<...<Wn7_a（与写入电路最远的NMOS晶体管的沟道宽度）（其中，a=0～8，b=0～7）。
在本实施方式的特征除了实施方式1之外，对于NMOS晶体管TS0_0_0～TSj-1_k-1_m-1，即使按照每个划区根据距离写入电路60-0～60-k-1的主位线的距离（即，考虑主位线的布线电阻），也能够离散地调整该沟道宽度。
如上所述，在本实施方式的电阻变化型非易失性存储装置中，（1）在多个辅助位线中，包含多个辅助位线中的至少一个辅助位线构成的第一辅助位线（例如，位线BL0_0_0～BL0_0_m-1）、第二辅助位线（例如，位线BL0_k-1_0～BL0_k-1_m-1）、第三辅助位线（例如，位线BLj-1_0_0～BLj-1_0_m-1）、以及第四辅助位线（例如，位线BLj-1_k-1_0～BLj-1_k-1_m-1），（2）在多个存储单元中，包含作为与第一辅助位线连接的存储单元的集合的第一存储单元阵列单位（例如，存储单元阵列划区M0_0）、作为与第二辅助位线连接的存储单元的集合的第二存储单元阵列单位（例如，存储单元阵列划区M0_k-1）、第三存储单元阵列划区（例如，Mj-1_0）、以及作为与第四辅助位线连接的存储单元的集合的第四存储单元阵列划区（例如，Mj-1_k-1）。
并且，本实施方式的电阻变化型非易失性存储装置还具有：（3）第一选择电路（例如，包含NMOS晶体管TS0_0_0～TS0_0_m-1），对第一写入电路和第一辅助位线中的至少一个进行连接；第三选择电路（例如，包含NMOS晶体管TSj-1_0_0～TSj-1_0_m-1），对第一写入电路和第三辅助位线中的至少一个进行连接；第二选择电路（例如，包含NMOS晶体管TS0_k-1_0～TS0_k-1_m-1），对第二写入电路和第二辅助位线中的至少一个进行连接；以及第四选择电路（例如，更加具有包含NMOS晶体管TSj-1_k-1_0～TSj-1_k-1_m-1），对第二写入电路和第四辅助位线中的至少一个进行连接。
这里，（4）相对于第一字线驱动电路（字线驱动电路40-1），第一存储单元阵列划区比第二存储单元阵列划区较近地配置，第三存储单元阵列单位比第四存储单元阵列单位较近地配置，（5）相对于第一写入电路（例如，对写入电路60-0），第一存储单元阵列单位比第三存储单元阵列单位较近地配置，相对于第二写入电路（例如，对写入电路60-k-1），第二存储单元阵列单位比第四存储单元阵列单位较近地配置，在这种情况下，（6）作为在第一选择电路连接第一写入电路和第一辅助位线时的第一选择电路的电阻的第一导通电阻值，比作为在第二选择电路连接第二写入电路和第二辅助位线时的第二选择电路的电阻的第二导通电阻值大，作为在第三选择电路连接第一写入电路和第三辅助位线时的第三选择电路的电阻的第三导通电阻值，比作为在第四选择电路连接第二写入电路和第四辅助位线时的第四选择电路的电阻的第四导通电阻值大。同时，（7）作为在第一选择电路连接第一写入电路和第一辅助位线时的第一选择电路的电阻的第一导通电阻值，比作为在第三选择电路连接第一写入电路和第三辅助位线时的第三选择电路的电阻的第三导通电阻值大，作为在第二选择电路连接第二写入电路和第二辅助位线时的第二选择电路的电阻的第二导通电阻值，比作为在第四选择电路连接第二写入电路和第四辅助位线时的第四选择电路的电阻的第四导通电阻值大。
在这里，特征点是，除了实施方式1的特征之外，还有（1）第三导通电阻值比第一导通电阻值小，且（2）第四导通电阻值比第二导通电阻值小。即，对在主位线的布线电阻所致的电压下降进行补偿。
〔有关低电阻化的等效电路〕
在图44A中示出图43的存储单元阵列的与写入电路60-0～60-k-1最近的第一阶层的存储单元阵列划区M0_0～M0_8涉及的低电阻化时的等效电路。另外，在图44B中示出距离写入电路60-0～60-k-1最远的第8阶层的存储单元阵列划区M7_0～M7_8涉及的低电阻化时的等效电路。
在低电阻化时，双方一起对数据线IO0～IO8施加电压VL（例如约5V），例如对选择字线WL0_0或WL7_0例如施加0V。流向存储单元的电流经由转发栅TC0_0～TC8_0、NMOS晶体管TS0_0_0～TS0_8_0、或者TS7_0_0～TS7_8_0，分别流入9个选择存储单元，收敛于一个字线WL0_0或WL7_0，一边伴随布线电阻所致的电压下降，一边流入两端的字线驱动电路。
此时，在距离字线驱动电路40-1远的字线的右端附近的存储单元0_0_8_0中，通过到字线驱动电路40-1的字线的布线电阻大，同时重叠由在其他的存储单元流过的电流所致的电压下降，从而使从0V的电位的浮动变得最大。
同时，在距离写入电路60-0～60-8最远的主位线的上端附近与主位线选择地连接的存储单元7_0_0_0～7_0_8_0中，到转发栅TC0_0～TC8_0的主位线GBL0_0～GBL8_0的布线电阻RBL较大，从数据线施加电压VL（约5V）的电位的下降变得最大。
因此，为了对在上述字线的电位的浮动、以及在数据线（主位线）的电位的下降进行补偿，越接近靠近字线驱动电路40-1的存储单元阵列的左端的划区越使作为第一选择元件的NMOS晶体管TS0_0_0～TS7_8_0的每一个沟道宽度Wn0_0～Wn7_8减小，换言之，为了越靠近右端的划区越使作为第一选择元件的NMOS晶体管TS0_0_0～TS7_8_0的每一个沟道宽度Wn0_0～Wn7_8变大，且越接近靠近写入电路60-0～60-8的存储单元阵列下端的划区越小，换言之，以越靠近上端的划区变得越大的方式离散地进行规定。在各位置的NMOS晶体管的电流驱动能力与规定的沟道宽度的比率成比例。
〔低电阻化时的工作点〕
在图44A以及图44B示出的本发明的实施方式4的存储单元阵列电路的等效电路中，进行工作以使对数据电路IO0～IO8施加的电压VL（约5V）减少由图28示出的实施方式1的存储单元阵列电路的等效电路图示出的字线的布线电阻所致的电压下降量和主位线的布线电阻所致的电压下降量的电压总和量。
因此，本实施方式，在图30示出的实施方式1的工作点中，对于接近字线驱动电路40-1以及写入电路60-0～60-8的存储单元阵列的划区M0_0的IV特性M1，成为向左偏移上述电压总和量的IV特性M5。
在这里，规定NMOS晶体管TS0_0_0～TS7_8_0每一个沟道宽度Wn0_0～Wn7_8的比率，以使与选择元件的IV特性TSL1和特性M1相交点A1相同电流值的点A5成为与特性M5相交的IV特性TSL5的斜率对应的沟道宽度。
这样，在本发明的实施方式4中，用于不仅补偿字线、也补偿主位线的布线电阻所致的电压下降的、选择元件的导通电阻的调整成为可能，并能更高精度地抑制与起因于字线以及主位线的布线电阻的存储单元阵列内的位置相依存的存储单元的电阻状态的偏差。
（实施方式5）
<<对1T1R结构的应用>>
在图45示出作为本发明的实施方式5的1T1R结构的存储单元阵列的电路结构。
本存储单元阵列具有由源极线驱动电路42-1从存储单元阵列的左端驱动的n个源极线XL0～XLn-1、由字线驱动电路40所驱动的n个字线WL0～WLn-1、以及与字线和源极线非接触地交叉的k×m个位线BL0_0～BLk-1_m-1，在字线方向被分割为k个划区。
字线WL0～WLn-1分别被输入作为选择元件的NMOS晶体管TS0_0_0～TSn-1_k-1_m-1的栅极端子。位线BL0_0～BLk-1_m-1经由所述NMOS晶体管，分别与电阻变化元件0_0_0～n-1_k-1_m-1的下部电极选择地连接。电阻变化元件的上部电极与源极线XL0～XLn-1连接。
并且，m个位线BL0_0～BLk-1_m-1分别经由图21B示出的转发栅TC0_0～TCk-1_m-1，与数据线IO0～IOk-1选择地连接。与k个存储单元阵列划区的每一个对应的k个写入电路60-0～60-k-1，分别经由数据电路IO0～IOk-1，对存储单元供给电阻变化所需要的电压。根据这样的构成，在多比特同时写入中，对于k个存储单元阵列划区的每一个，从字线驱动电路40驱动字线WL0～WLn-1，并且从选择控制线驱动电路41输出主位线选择控制信号CS0～CSm-1，以使将一个存储单元以及一个位线激活，进行k比特的同时写入。另外，在同时地进行写入的多个存储单元的写入单位中，在同样的字线上包含有以数据存储作为目的的存储单元和不以数据存储作为目的存储单元。
在这里，作为存储单元阵列的等效电路的例子设为如下的电路模型：设为k=9（存储器阵列划区数是9），将选择字线设为字线WL0，将选择源极线设为源极线XL0，将与选择源极线连接的9个选择存储单元（属于9个存储器阵列划区的每一个9个选择存储单元）通过源极线的布线电阻按照每两个存储单元进行管理。源极线从存储单元阵列的左端驱动。
在这里，作为一个例子，将作为各存储单元的选择元件的NMOS晶体管TS0_0_0～TS0_8_0的每一个沟道宽度Wn0～Wn8的比率设定为Wn0、Wn1<Wn2、Wn3<Wn4、Wn5<Wn6、Wn7<Wn8。在这里，作为各存储器阵列划区内的m个选择元件的NMOS晶体管的沟道宽度设为相同。
另外，也可以在各划区单位以距离源极线驱动电路越远该导通电阻变得越小的方式来调整选择电路（转发栅TC0_0～TCk-1_m-1）的导通电阻，来代替调整选择元件的导通电阻。
在本实施方式的特征是在1T1R结构的存储单元阵列中应用对于交叉点结构叙述了的实施方式1的内容。
如上所述，在本实施方式的电阻变化型非易失性存储装置，作为特征的结构要素，具有：多个位线BL0_0～BLk-1_m-1、与这些多个位线BL0_0～BLk-1_m-1交叉的多个字线WL0～WLn-1以及多个源极线XL0～XLn-1、多个存储单元0_0_0～n-1_k-1_m-1、第一写入电路（例如，写入电路60-0）、第二写入电路（例如，写入电路60-k-1）、第一选择电路（例如，转发栅TC0_0～TC0_m-1）、第二选择电路（例如，转发栅TCk-1_0～TCk-1_m-1）、第一源极线驱动电路（源极线驱动电路42-1）、以及字线驱动电路（字线驱动电路40）。
多个存储单元被配置在多个位线和多个源极线的交叉点，包含由多个字线的每一个控制导通和截止的选择元件TS0_0_0～TSn-1_k-1_m-1和电阻变化元件0_0_0～n-1_k-1_m-1来构成，并在第一电阻状态（例如，低电阻状态）以及第二电阻状态（例如，高电阻状态）的至少两个电阻状态可逆地变化。
第一写入电路（例如，写入电路60-0）是如下的电路：将在多个存储单元中、作为与多个位线中的至少一个位线的第一位线（例如，位线BL0_0～BL0_m-1）连接的存储单元的集合作为第一存储单元阵列单位时，对第一位线施加写入电压。
第二写入电路（例如，写入电路60-k-1）是如下电路：将在多个存储单元中、作为与多个位线中的第一位线不同的至少一个位线的第二位线（例如，位线BLk-1_0～BLk-1_m-1）连接的存储单元的集合作为第二存储单元阵列单位时，对第二位线施加写入电压。
第一选择电路（例如，转发栅TC0_0～TC0_m-1）是对第一写入电路和第一位线中的至少一个设为连接或非连接的电路。
第二选择电路（例如，转发栅TCk-1_0～TCk-1_m-1）是对第二写入电路和第二位线中的至少一个进行连接或非连接的电路。
第一源极线驱动电路（源极线驱动电路42-1）是驱动多个源极线的电路。
字线驱动电路（字线驱动电路40）是选择地驱动多个字线的电路。
在这里，在多个存储单元中包含以数据存储作为目的存储单元、和不以数据存储作为目的存储单元。并且，第一写入电路以及第二写入电路分别对第一位线以及第二位线同时施加写入电压。此时，在由第一写入电路以及第二写入电路同时进行写入的多个存储单元的写入单位中，在同样的字线上包含以数据存储作为目的存储单元和不以数据存储作为目的存储单元。
在这里，特征点如下：（1）相对于第一源极线驱动电路，第一存储单元阵列单位比第二存储单元阵列单位较近地配置，并且，（2）第一存储单元阵列单位中包含的作为选择元件的第一选择元件（例如，NMOS晶体管TS0_0_0～TSn-1_0_m-1的）的作为导通状态的电阻值的第一导通电阻值，比在第二存储单元阵列单位中包含的作为选择元件的第二选择元件（例如，NMOS晶体管TS0_k-1_0～TSn-1_k-1_m-1）的作为导通状态的电阻值的第二导通电阻值大。
在具有这样的结构的本实施方式的电阻变化型非易失性存储装置中，如图46的流程图所示，进行以下的多比特同时写入。即，通过选择控制线驱动电路41输出主位线选择控制信号，对于多个存储单元阵列单位的每一个选择一个位线（S11）。第一源极线驱动电路（源极线驱动电路42-1），选择地驱动多个源极线的同时，多个写入电路（写入电路60-0～60-k-1）分别对被选择的位线（例如，位线BL0_0，…，BLk-1_0）同时施加写入电压（S12）。并且，在最后，字线驱动电路（字线驱动电路40），通过在多个字线中选择地驱动与第一源极线驱动电路（源极线驱动电路42-1）驱动的源极线对应的字线（S13），从而对多个存储单元阵列单位的每一个包含的存储单元进行同时地写入。
〔有关低电阻化的等效电路〕
在图47中示出图45的存储单元阵列的等效电路。
在低电阻化时，对数据电路IO0～IO8施加电压VL，对源极线XL0施加0V。流向电阻变化元件0_0_0～0_8_0的电流通过转发栅TC0_0～TC8_0、以及NMOS晶体管TS0_0_0～TS0_8_0流入9个电阻变化元件，并收敛于一个源极线XL0，一边伴随布线电阻所致的电压下降，一边流入左端的源极线驱动电路42-1。
此时，在距离源极线驱动电路42-1远的源极线的右端附近的存储单元0_8_0中，到源极线驱动电路42-1的布线电阻大，同时重叠由在其他的存储单元流过的电流所致的电压下降，从而使从0V的电位的浮动变得最大。
因此，为了补偿在上述源极线的电位的浮动，使作为选择元件的NMOS晶体管TS0_0_0～TS0_8_0的每一个沟道宽度Wn0～Wn8的比率在越接近靠近源极线驱动电路42-1的存储单元阵列的左端的划区越小，换言之，以越靠近右端的划区越大的方式离散地决定。在各位置的NMOS晶体管的电流驱动能力与上述沟道宽度的比率成比例。
〔低电阻化时的工作点〕
在图48中示出在本发明的实施方式5的、有代表性的位置的存储单元的工作点。在该图中图示存储单元阵列的左端以及右端的两个位置。另外，在本图中，对于图8示出的电阻变化元件的低电阻化以及高电阻化的工作点的图表，仅提取了有关低电阻化的左侧的象限来进行图示。另外，对于在图48的电阻变化元件的IV特性R1以及R2，仅提取示出从经由在图8示出的点A0的高电阻状态向低电阻状态变迁的上侧的特性线来进行图示。
1）在存储单元阵列的左端
在存储单元阵列的左端，存储单元0_0_0以及0_1_0IV的特性R1、NMOS晶体管TS0_0_0以及TS0_1_0的IV特性TSL1在交叉点A1平衡，流向存储单元的电流变成约140μA的存储单元电流。
2）在存储单元阵列的右端
在存储单元阵列的右端，在存储单元0_8_0，通过在源极线XL0_0的布线电阻的电压下降，使在源极线的电位浮起。因此，在图48中，存储单元0_8_0的IV特性对于特性R1表现为电压下降量向左移动的特性R2。
另一方面，NMOS晶体管TS0_8_0的沟道宽度，因为比NMOS晶体管TS0_0_0以及TS0_1_0的沟道宽度较大地设定，所以该IV特性成为更陡峭的特性TSL2。
在存储单元阵列的右端，特性R2和特性TSL2相交的点A2成为工作点，但在源极线的电位的浮动因NMOS晶体管的驱动能力增加而被补偿，如同图所示，可将存储单元电流以在存储单元阵列两端成为相同值的方式进行调整。
如上所述，在本发明的实施方式5中，对于1T1R结构的存储单元阵列，通过在存储单元阵列的位置（距离源极线驱动电路42-1的距离）来调整作为与电阻变化元件直接连结的选择元件的NMOS晶体管的电流能力，从而能够抑制与起因于源极线的布线电阻的存储单元的位置相依存的电阻状态的偏差。
（实施方式6）
<<对1T1R结构源极线两侧驱动的应用>>
在图49中，作为本发明的实施方式6，示出对于1T1R结构的存储单元阵列从两侧驱动字线的电路结构。
本存储单元阵列具有源极线驱动电路42-1以及由42-2从存储单元阵列两侧驱动的n个源极线XL0～XLn-1、由字线驱动电路40所驱动的n个字线WL0～WLn-1、以及与字线以及源极线非接触交叉的k×m个位线BL0_0～BLk-1_m-1，在字线方向被划分为k个划区。
字线WL0～WLn-1被输入到作为选择元件的NMOS晶体管TS0_0_0～TSn-1_k-1_m-1的栅极端子，位线BL0_0～BLk-1_m-1经由所述NMOS晶体管，与电阻变化元件0_0_0～n-1_k-1_m-1的下部电极选择地连接。电阻变化元件的上部电极与源极线XL0～XLn-1连接。
进而，m个位线BL0_0～BLk-1_m-1分别经由图21B示出的作为第二选择元件的转发栅TC0_0～TCk-1_m-1与数据线IO0～IOk-1选择地连接。k个存储单元阵列划区的各自对应的k个写入电路60-0～60-k-1分别经由数据线IO0～IOk-1，对存储单元供给电阻变化所需要的电压。根据这样的结构，在多比特同时写入时，对于k个存储单元阵列划区的每一个从字线驱动电路40驱动字线WL0～WLn-1的同时，从选择控制线驱动电路41输出主位线选择控制信号CS0～CSm-1以使激活一个存储单元以及一个位线，进行k比特的同时写入。另外，在同时进行写入的多个存储单元的写入单位中，在同样的字线上包含以数据存储作为目的存储单元和不以数据存储作为目的存储单元。
在这里，作为存储单元阵列的等效电路的例子设为如下电路模型：设为k=18（划区数18）、将选择字线设为字线WL0、将选择源极线设为源极线XL0、将与选择源极线连接的18个选择存储单元（属于18个划区的每一个18个存储单元），通过源极线的布线电阻按照每两个存储单元进行管理。源极线被从存储单元阵列两端驱动。
在这里，作为第一选择元件的NMOS晶体管TS0_0_0～TS0_17_0的各个沟道宽度Wn0～Wn17的比率，例如规定为：Wn0、Wn1、Wn16、Wn17<Wn2、Wn3、Wn14、Wn15<Wn4、Wn5、Wn12、Wn13<Wn6、Wn7、Wn10、Wn11<Wn8、Wn9。
本实施方式的特征，对于有关1T1R结构而叙述了的实施方式5，在存储单元阵列的两端配置源极线驱动电路42-1以及42-2，从两侧驱动源极线，换言之，可认为是将实施方式5的存储单元阵列在左右进行镜像反转，而在实施方式5的存储单元阵列的右侧追加配置左右反转的存储单元阵列的结构。
如上所述，本实施方式的电阻变化型非易失性存储装置具有：（1）第一写入电路，在将多个存储单元中与作为多个位线中的至少一个位线的第一位线连接的存储单元的集合作为第一存储单元阵列单位时，对第一位线施加写入电压；第二写入电路，在将多个存储单元中与作为多个位线中的至少一个位线的第二位线连接的存储单元的集合作为第二存储单元阵列单位时，对第二位线施加写入电压；第三写入电路，在将与多个位线中作为至少一个位线的第三位线连接的存储单元的集合作为第三存储单元阵列单位时，对第三位线施加写入电压；第四写入电路，在将与多个位线中的作为至少一个位线的第四位线连接的存储单元的集合作为第四存储单元阵列单位时，对第四位线施加写入电压；（2）第一选择电路，将第一写入电路和第一位线中的至少一个设为连接或非连接；第二选择电路，将第二写入电路和第二位线中的至少一个设为连接或非连接；第三选择电路，将第三写入电路和第三位线中的至少一个设为连接或非连接；第四选择电路，将第四写入电路和第四位线中的至少一个设为连接或非连接；以及（3）第一源极线驱动电路（源极线驱动电路42-1）以及第二源极线驱动电路（源极线驱动电路42-2），驱动多个源极线，第一源极线驱动电路以及第二源极线驱动电路分别配置在多个相同源极线的两侧。
在这里，特征点如下：从第一源极线驱动电路（例如，从源极线驱动电路42-1）向第二源极线驱动电路（例如，源极线驱动电路42-2），第一存储单元阵列单位、第二存储单元阵列单位、第四存储单元阵列单位、以及第三存储单元阵列单位以这个顺序被排列，在这种情况下，靠近第一源极线驱动电路的第一存储单元阵列单位中包含的作为选择元件的第一选择元件的作为导通状态的电阻的第一导通电阻值，比在距离第一源极线驱动电路远的第二存储单元阵列单位中包含的作为选择元件的第二选择元件的作为导通状态的电阻值的第二导通电阻值大，在靠近第二源极线驱动电路的第三存储单元阵列单位中包含的作为选择元件的第三选择元件的作为导通状态的电阻值的第三导通电阻值，比距离第二源极线驱动电路远的第四存储单元阵列单位中包含的作为选择元件的第四选择元件的作为导通状态的电阻值的第四导通电阻值大。
〔有关低电阻化的等效电路〕
在本发明的实施方式3中，也如交叉点结构的例所述，由实施方式6示出的源极线的两侧驱动的等效电路成为与作为一侧驱动的实施方式5的等效电路的镜像反转的组合。
此时，在距离源极线驱动电路42-1以及42-2远的位置、即，在源极线中央附近的存储单元0_8_0、0_9_0，到源极线驱动电路42-1以及42-2的布线电阻较大，并且叠加由在其他的存储单元流过的电流所致的电压下降，从而从0V的电位的浮动变得最大。
因此，为了补偿在上述源极线的电位的浮动，将作为第一选择元件的NMOS晶体管TS0_0_0～TS0_17_0各个沟道宽度Wn0～Wn17的比率设置为越接近靠近源极线驱动电路42-1以及42-2的存储单元阵列两端的划区越小，换言之，以越靠近中央的划区变得越大的方式离散地决定。在各位置的NMOS晶体管的电流驱动能力与上述沟道宽度的比率成比例。
〔低电阻化的时候的工作点〕
在本发明的实施方式6的存储单元阵列中，可将位于源极线XL0的左右端的存储单元的工作点视作图48的源极线XL0的左端的存储单元的工作点，将源极线XL0的中央的存储单元的工作点视作在图48的源极线的右端存储单元的工作点。
因此，与本发明的实施方式5的情况相同，存储单元电流被抑制在规定的范围，与以往情况相比，能够抑制低电阻化时的电流偏差，实现稳定的电阻变化。
另外，通过从存储单元阵列两端驱动源极线，与实施方式5比较，即使在源极线长度较长的存储单元阵列中，也能够减少作为选择元件的NMOS晶体管的尺寸比的间隙（差的最大），实现无用空间少的结构。
（实施方式7）
<<对在1T1R结构且位线并列的方向的离散地设定的应用>>
在图50示出成为本发明的实施方式7的1T1R结构的存储单元阵列的电路结构。
本存储单元阵列具有：由源极线驱动电路42-1所驱动的n个源极线XL0～XLn-1、由字线驱动电路40所驱动的n个字线WL0～WLn-1、以及与字线以及源极线非接触地交叉的k×m个位线BL0_0～BLk-1_m-1，本存储单元阵列在字线方向被划分为k个划区。
字线WL0～WLn-1分别被输入到作为选择元件的NMOS晶体管TS0_0_0～TSn-1_k-1_m-1的栅极端子。位线BL0_0～BLk-1_m-1经由所述NMOS晶体管分别与电阻变化元件0_0_0～n-1_k-1_m-1的下部电极选择地连接。电阻变化元件的上部电极与源极线XL0～XLn-1连接。
并且，m个位线BL0_0～BLk-1_m-1分别经由图21B示出的作为第二选择元件的转发栅TC0_0～TCk-1_m-1，与数据电路IO0～IOk-1选择地连接。与k个存储单元阵列划区（存储单元单位）的每一个对应的k个写入电路60-0～60-k-1，分别经由数据线IO0～IOk-1，对存储单元供给电阻变化所需要的电压。根据这样的构成，在多比特同时写入时，对于k个存储单元阵列划区的每一个，从字线驱动电路40驱动字线WL0～WLn-1、同时从选择控制线驱动电路41输出主位线选择控制信号CS0～CSm-1，以使对一个存储单元以及一个位线进行激活，进行k比特的同时写入。另外，在同时进行写入的多个存储单元的写入单位中，在同样的字线上包含以数据存储为目的的存储单元和不以数据存储为目的的存储单元。
在这里，作为存储单元阵列的等效电路的例设为如下电路模型：设为k=9（划区数为9）、设为源极线&字线数n=8、选择字线WL0或WL7设为选择源极线XL0或XL7、将在各选择源线上均等地配置的9个选择存储单元（分别属于9个划区的9个存储单元）通过源极线的布线电阻按照每两个存储单元进行管理。在这里，源极线被从存储单元阵列的左端进行驱动。
在这里，对作为第一选择元件的NMOS晶体管TS0_0_0～TS7_8_0的各个沟道宽度Wn0_0～Wn7_9比率进行如下规定。
Wnb_0<Wnb_1<...<Wnb_8，且，
Wn0_a<Wn1_a<...<Wn7_a
（其中，a=0～8，b=0～7）
在本实施方式的特征，除了实施方式5的特征之外，有关NMOS晶体管TS0_0_0～TSn-1_k-1_m-1，在各存储器阵列划区内，即使根据距离写入电路60-0～60-k-1的距离，也能够离散地调制该沟道宽度。
如上所述，在本实施方式的电阻变化型非易失性存储装置中，（1）在多个位线中包含：包含于第一存储器阵列划区、与第一写入电路连接的第一位线，以及包含于第二存储器阵列划区、与所述第二写入电路连接的第二位线，（2）多个存储单元包含：作为与第一位线连接、包含于与第一存储器阵列划区的作为存储单元的集合的第一存储单元阵列单位以及第三存储单元阵列单位，以及作为与第二位线连接、包含于第二存储器阵列划区的作为存储单元的集合的第二存储单元阵列单位以及第四存储单元阵列单位。
在这里，（3）相对于第一源极线驱动电路（源极线驱动电路42-1），第一存储单元阵列单位比第二存储单元阵列单位较近地配置，第三存储单元阵列单位比第四存储单元阵列单位较近地配置，（4）相对于第一写入电路，第一存储单元阵列单位比第三存储单元阵列单位较近地配置，相对于第二写入电路，第二存储单元阵列单位比第四存储单元阵列单位较近地配置，（5）在第一存储单元阵列单位中包含的作为选择元件的第一选择元件的导通状态的电阻值的第一导通电阻值比第二存储单元阵列单位中包含的作为选择元件的第二选择元件的作为导通状态的电阻值的第二导通电阻值大，在第三存储单元阵列单位中包含的作为选择元件的第三选择元件的作为导通状态的电阻值的第三导通电阻值，比在第四存储单元阵列单位中包含的作为选择元件的第四选择元件的作为导通状态的电阻值的第四导通电阻值大，（6）第一存储单元阵列单位中包含的第一选择元件的导通电阻值比第三存储单元阵列单位中包含的第三选择元件的导通电阻值大，在第二存储单元阵列单位中包含的作为选择元件的第二选择元件的作为导通状态的电阻值的第二导通电阻值，比在第四存储单元阵列单位中包含的作为选择元件的第四选择元件的作为导通状态的电阻值的第四导通电阻值大。
在这里，特征点是除了实施方式5的特征之外还具有：（1）靠近第一写入电路的第一选择元件的导通电阻值比距离第一写入电路远的第三选择元件的导通电阻值大，并且（2）靠近第二写入电路的第二选择元件的导通电阻值比距离第二写入电路远的第四选择元件的导通电阻值大。即，对因在位线的布线电阻所致的电压下降进行补偿。
〔有关低电阻化的等效电路〕
在图51A示出有关图50存储单元阵列的、有关写入电路60-0～60-k-1最近的电阻变化元件0_0_0～0_8_0的低电阻化时的等效电路。另外，在图51B中示出有关距离写入电路60-0～60-k-1最远的电阻变化元件7_0_0～7_8_0的低电阻化时的等效电路。
在低电阻化时，双方一起对数据线IO0～IO8施加电压VL，对选择源极线XL0或XL7施加0V。流向电阻变化元件的电流经由转发栅TC0_0～TC8_0、NMOS晶体管TS0_0_0～TS0_8_0、或者TS7_0_0～TS7_8_0，分别流入9个选择存储单元，收敛于一个源极线XL0或XL7，一边伴随布线电阻所致的电压下降，一边流入两端的源极线驱动电路。
此时，在距离源极线驱动电路42-1远的源极线的右端附近的电阻变化元件0_8_0或7_8_0中，通过到源极线驱动电路42-1的源极线的布线电阻大，并且重叠由在其他的存储单元流过的电流所致的电压下降，从而使从0V的电位的浮动变得最大。
同时，在距离写入电路60-0～60-8最远的位线上端附近被选择地连接的电阻变化元件7_0_0～7_8_0中，到转发栅TC0_0～TC8_0的位线BL0_0～BL8_0的布线电阻RBL较大，从数据线施加电压VL的电位的下降变得最大。
因此，为了补偿在上述源极线的电位的浮动以及在数据线（位线）的电位的下降，将作为第一选择元件的NMOS晶体管TS0_0_0～TS7_8_0的各个沟道宽度Wn0_0～Wn7_8设置为越接近靠近源极线驱动电路42-1的存储单元阵列的左端的划区越小，换句话说，越靠近右端的划区变得越大，同时，越靠近写入电路60-0～60-k-1的存储单元阵列的下端电阻变化元件越小，换句话说，以越靠近上端的电阻变化元件变得越大的方式离散地决定。在各位置的NMOS晶体管的电流驱动能力与规定的沟道宽度的比率成比例。
〔低电阻化的时候的工作点〕
在图51A以及图51B示出的本发明的实施方式7的存储单元阵列电路的等效电路中，进行工作以使对数据电路IO0～IO8施加的电压VL减少由图48示出的实施方式5的存储单元阵列电路的等效电路图示出的字线的布线电阻所致的电压下降量和主位线的布线电阻所致的电压下降量的电压总和量。
因此，在本实施方式中，在图48示出的实施方式5的工作点，对于源极线驱动电路42-1以及靠近写入电路60-0～60-k-1的电阻变化元件0_0_0的IV特性R1，成为向左偏移上述电压总和量的IV特性R2。
在这里，为了使在与第一选择元件的IV特性TSL1和特性R1相交点A1相同电流值的点A2成为与特性R2相交的IV特性TSL2的斜率对应的沟道宽度，规定NMOS晶体管TS0_0_0～TS7_8_0各个沟道宽度Wn0_0～Wn7_8的比率。
这样，在本发明的实施方式7中，能够调整用于补偿位线的布线电阻所致的电压下降的、第一选择元件的导通电阻，能够高精度地抑制与起因于源极线以及位线的布线电阻的存储单元阵列内的位置相依存的存储单元的电阻状态的偏差。
另外，在实施方式5～7中，对将串联连接的电阻变化元件连接到源极线、将NMOS晶体管连接到位线的存储单元结构进行说明，但即使在将电阻变化元件连接到位线、将NMOS晶体管连接到源极线的存储单元结构也有效。
另外，在上述了的全部的实施方式中，作为选择元件的NMOS晶体管以及PMOS晶体管的电流驱动能力离散地设定为规定的比率之后，此次说明的沟道宽度以外，即使调整沟道长度，或沟道宽度以及沟道长度的双者，也能预料到同样的效果。
以上，本发明涉及的电阻变化型非易失性存储装置，其选择电路的导通电阻值的计数方法以及其写入方法基于实施方式1～7进行说明，但本发明不限于这些的实施方式。只要不脱离本发明的宗旨，在本实施方式实施本领域技术人员想出的各种变形的情况、或对在不同的实施方式的结构要素进行组合而得到的形态也包含于本发明。
例如，在上述实施方式中，作为构成存储单元的存储元件，使用了电阻变化元件，但本发明涉及的电阻变化型非易失性存储装置可适用于具有包含所有种类的电阻变化型存储元件的存储单元的电阻变化型非易失性存储装置。在这里，作为电阻变化型存储元件的有代表性的东西，存在MRAM（Magnetic Random Access Memory:磁性存储器）、PRAM（Phase ChangeRandom Access Memory:相变存储器）、ReRAM（Resistec Random AccessMemory:电阻变化存储器;电阻变化元件）、SPRAM（Spin Transfer TorqueRandom Access Memory:自转注入存储器）、CBRAM（Conductive BridgeRandom Access Memory：导电桥随机存取存储器）等。
另外，在上述实施方式的电阻变化型非易失性存储装置，具有进行k比特的同时写入的功能，不过，本发明涉及的电阻变化型非易失性存储装置，不需要经常进行k比特的同时写入，也可以根据必要进行小于k的比特数（例如，1比特）同时写入。
产业上的利用可能性
本发明作为交叉点结构的1T1R结构的电阻变化型非易失性存储装置使用，特别是作为如下的非易失性存储装置使用：该非易失性存储装置为在写入动作时，对与一个选择字线或源极线连接的多个选择存储单元同时进行写入的电路，抑制有关低电阻化时的存储单元电流的同时写入对象的选择存储单元间的偏差，以更简单省面积的电路、布局结构、简便的过程中实现低电阻状态的特性的稳定化，具有以低成本、稳定的存储单元写入特性的非易失性存储装置。
标号说明
1交叉点结构的存储单元阵列
10电阻变化元件
11上部电极（第三电极）
12第二电阻变化层
13第一电阻变化层
14下部电极
15选择晶体管
16-1，16-2，16-3，16-4NMOS晶体管
17-1，17-2PMOS晶体管
18逻辑反转栅
29电流控制元件
21上部电极（第二电极）
22电流控制层
23下部电极（第一电极）
31～33，36，37通孔
34，35触点
40，40-1，40-2字线驱动电路
41选择控制线驱动电路
42-1，42-2源极线驱动电路
51交叉点结构的存储单元
52，52ａ、52b字线
53，53ａ，53b，53c位线
551T1R结构的存储单元
60-0～60-k-1写入电路
70上部布线（字线或源极线）
71下部布线（位线）
71ａ上层布线（位线）
73下部布线
74，75布线层
76多晶硅布线（字线）
M0_0～Mj-1_k-1多个存储单元阵列划区
S0_0～Sj-1_k-1多个选择电路
0_0_0_0～j-1_n-1_k-1_m-1交叉点结构存储单元阵列的多个存储单元
0_0_0～n-1_k-1_m-11T1R结构存储单元阵列的多个电阻变化元件
TS0_0_0～TSj-1_k-1_m-1，TS0_0_0～TSn-1_k-1_m-1多个第一选择元件（NMOS晶体管）
TC0_0～TCk-1_m-1多个第二选择元件（转发栅）
BL0_0_0～BLj-1_k-1_m-1多个辅助位线
GBL0_0～GBLk-1_m-1多个主位线
WL0_0～WLj-1_n-1多个字线
SL0～SLj-1，SL0_0～SLj-1_0，SL0_1～SLj-1_1多个辅助位线选择控制线（辅助位线选择控制信号）
XL0～XLn-1源极线
CS0～CSm-1多个主位线选择控制线（主位线选择控制信号）
IO0～IOk-1多个数据电路
Wn，Wn0～Wnk-1多个NMOS选择元件的沟道宽度
Wp，Wp0～Wpk-1多个PMOS选择元件的沟道宽度

Claims (16)

1.一种电阻变化型非易失性存储装置，其特征在于，具有：
多个位线；
与所述多个位线交叉的多个字线；
多个存储单元，被配置在所述多个位线和所述多个字线的交点，至少包含电阻变化元件，且在第一电阻状态以及第二电阻状态这两个电阻状态可逆地变化；
第一写入电路，在将所述多个存储单元中与作为所述多个位线中的至少一个位线的第一位线连接的存储单元的集合作为第一存储单元阵列单位时，对所述第一位线施加写入电压；
第二写入电路，在将所述多个存储单元中与作为所述多个位线中的所述第一位线不同的至少一个位线的第二位线连接的存储单元的集合作为第二存储单元阵列单位时，对所述第二位线施加写入电压；
第一选择电路，将所述第一位线中的至少一个与所述第一写入电路设为连接或非连接；
第二选择电路，将所述第二位线中的至少一个与所述第二写入电路设为连接或非连接；以及
第一字线驱动电路，对所述多个字线选择地驱动，
在所述多个存储单元中，包含以数据存储为目的的存储单元和不以数据存储为目的的存储单元，
所述第一写入电路以及第二写入电路，分别对所述第一位线以及第二位线同时施加写入电压，
在通过所述第一写入电路以及第二写入电路同时执行写入的多个存储单元的写入单位中，在相同的字线上包含以所述数据存储作为目的的存储单元和不以所述数据存储作为目的的存储单元，
相对于所述第一字线驱动电路，所述第一存储单元阵列单位比所述第二存储单元阵列单位配置得更近，
在所述第一选择电路连接所述第一写入电路和所述第一位线时作为所述第一选择电路的电阻值的第一导通电阻值，比在所述第二选择电路连接所述第二写入电路和所述第二位线时作为所述第二选择电路的电阻值的第二导通电阻值大。
2.如权利要求1所述的电阻变化型非易失性存储装置，其特征在于，
所述第一电阻状态的所述存储单元的电阻值，比所述第二电阻状态的所述存储单元的电阻值小，
在将所述第一存储单元阵列单位内的第一存储单元从所述第二电阻状态变迁到所述第一电阻状态时流向所述第一存储单元的最大电流设定为第一低电阻化电流值，将所述第二存储单元阵列单位内的第二存储单元从所述第二电阻状态变迁到所述第一电阻状态时流向所述第二存储单元的最大的电流设定为第二低电阻化电流值时，所述第一导通电阻值被设定为比所述第二导通电阻值大，以使所述第一低电阻化电流值与所述第二低电阻化电流值大体相等。
3.如权利要求2所述的电阻变化型非易失性存储装置，其特征在于，
所述第一选择电路以及第二选择电路由NMOS三极管或PMOS三极管构成，
第一电流方向和第二电流方向反向，其中，所述第一电流方向是在所述存储单元从所述第二电阻状态变迁到所述第一电阻状态时流向所述第一选择电路以及第二选择电路的电流的方向；所述第二电流方向是在所述存储单元从所述第一电阻状态变迁到所述第二电阻状态时流向所述第一选择电路以及第二选择电路的电流的方向，
所述第一选择电路以及第二选择电路以与所述第二电流方向相比在所述第一电流方向上基板偏压效应变大这样的位置关系与所述存储单元连接。
4.如权利要求1所述的电阻变化型非易失性存储装置，其特征在于，
构成所述第一选择电路的三极管的沟道宽度比构成所述第二选择电路的三极管的沟道宽度小。
5.如权利要求1所述的电阻变化型非易失性存储装置，其特征在于，
所述第一位线以及第二位线形成于同样的层，
在所述多个位线中包含第三位线以及第四位线，该第三位线以及第四位线形成在与形成有所述第一位线以及第二位线的层不同的层，并且由所述多个位线中的至少一个位线构成，
在所述多个存储单元中包含有第三存储单元阵列单位和第四存储单元阵列单位，所述第三存储单元阵列单位是与所述第三位线连接的存储单元的集合，所述第四存储单元阵列单位是与所述第四位线连接的存储单元的集合，
所述电阻变化型非易失性存储装置还具有：
第三选择电路，对所述第三位线中的至少一个和所述第一写入电路进行连接；以及
第四选择电路，对所述第四位线中的至少一个和所述第二写入电路进行连接，
在所述第一存储单元阵列单位以及第二存储单元阵列单位中，所述存储单元与所述字线以及所述位线连接，以在电流从所述字线经由所述存储单元流向所述位线时变迁到更高的电阻状态，并且，在所述第三存储单元阵列单位以及第四存储单元阵列单位中，所述存储单元与所述字线以及所述位线连接，以在电流从所述位线经由所述存储单元流向所述字线时变迁到高的电阻状态，
所述第一选择电路以及第二选择电路由NMOS三极管构成，并且，所述第三选择电路以及第四选择电路由PMOS三极管构成，
相对于所述第一字线驱动电路，所述第三存储单元阵列单位比所述第四存储单元阵列单位配置得更近，
第三导通电阻值比第四导通电阻值大，其中，所述第三导通电阻值是在所述第三选择电路连接所述第一写入电路和所述第三位线时的所述第三选择电路的电阻值，所述第四导通电阻值是在所述第四选择电路连接所述第二写入电路和所述第四位线时的所述第四选择电路的电阻值。
6.如权利要求1所述的电阻变化型非易失性存储装置，其特征在于，
在所述多个位线中包含第三位线以及第四位线，该第三位线以及第四位线由所述多个位线中的至少一个位线构成，
在所述多个存储单元中包含第三存储单元阵列单位和第四存储单元阵列单位，其中，所述第三存储单元阵列单位是与所述第三位线连接的存储单元的集合，所述第四存储单元阵列单位是与所述第四位线连接的存储单元的集合，
所述电阻变化型非易失性存储装置还具有：
第三选择电路，对所述第三位线中的至少一个和所述第一写入电路进行连接；以及
第四选择电路，对所述第四位线中的至少一个和所述第二写入电路进行连接，
相对于所述第一字线驱动电路，所述第三存储单元阵列单位比所述第四存储单元阵列单位配置得更近，
相对于所述第一写入电路，所述第一存储单元阵列单位比所述第三存储单元阵列单位配置得更近，
相对于所述第二写入电路，所述第二存储单元阵列单位比所述第四存储单元阵列单位配置得更近，
第三导通电阻值比第四导通电阻值大，所述第三导通电阻值是所述第三选择电路连接所述第一写入电路和所述第三位线时的所述第三选择电路的电阻值，所述第四导通电阻值是所述第四选择电路连接所述第二写入电路和所述第四位线时的所述第四选择电路的电阻值，
所述第三导通电阻值比所述第一导通电阻值小，
所述第四导通电阻值比所述第二导通电阻值小。
7.如权利要求1所述的电阻变化型非易失性存储装置，其特征在于，还具有：
第三写入电路，在将所述多个存储单元中与作为所述多个位线中的至少一个位线的第三位线连接的存储单元的集合作为第三存储单元阵列单位时，对所述第三位线施加写入电压；
第四写入电路，在将所述多个存储单元中与作为所述多个位线中的至少一个位线的第四位线连接的存储单元的集合作为第四存储单元阵列单位时，对所述第四位线施加写入电压；
第三选择电路，将所述第三位线中的至少一个与所述第三写入电路设为连接或非连接；
第四选择电路，将所述第四位线中的至少一个与所述第四写入电路设为连接或非连接；以及
第二字线驱动电路，驱动所述多个字线，
从所述第一字线驱动电路向所述第二字线驱动电路，将所述第一存储单元阵列单位、第二存储单元阵列单位、第四存储单元阵列单位以及第三存储单元阵列单位以这个顺序进行排列，
第三导通电阻值比第四导通电阻值大，其中，所述第三导通电阻值是在所述第三选择电路连接所述第三写入电路和所述第三位线时的所述第三选择电路的电阻，所述第四导通电阻值是在所述第四选择电路连接所述第四写入电路和所述第四位线时的所述第四选择电路的电阻。
8.如权利要求1所述的电阻变化型非易失性存储装置，其特征在于，
所述第一选择电路以及第二选择电路的每一个由位线选择开关元件和电流限制元件构成，其中，
所述位线选择开关元件，向对应的位线施加写入电压；
所述电流限制元件，与所述位线选择开关元件串联连接，所述电流限制元件是由NMOS三极管构成的N型电流限制元件和由PMOS三极管构成的P型电流限制元件并联连接而构成的，
所述N型电流限制元件和所述P型电流限制元件以一方导通时，另一方截止的方式被选择导通，
构成所述第一选择电路的所述N型电流限制元件以及P型电流限制元件中成为导通一方的导通电阻值比构成所述第二选择电路的所述N型电流限制元件以及P型电流限制元件中的成为导通的一方的导通电阻值大。
9.如权利要求1所述的电阻变化型非易失性存储装置，其特征在于，
所述多个存储单元的每一个，将所述电阻变化元件、以及具有非线性的电流电压特性的电流控制元件串联连接而构成。
10.一种电阻变化型非易失性存储装置的选择电路的导通电阻值的计算方法，其特征在于，
在具有共同连接多个字线并从字线驱动电路顺序地配置的k个存储单元阵列单位的电阻变化型非易失性存储装置中，将由所述存储单元阵列单位划分的(k-1)个划区的每个划区的所述字线的布线电阻设为RWL，将在与所述字线驱动电路最近的第一存储单元阵列单位中作为选择的存储单元的选择存储单元和写入电路连接的第1个选择电路的导通电阻设为R(1)，对所述选择存储单元从第二电阻状态变迁到电阻值更小的第一电阻状态时流向所述选择存储单元的电流进行将第一低电阻化电流值设为I0的设定的情况下，
至少使用所述I0和所述RWL的积、和变量h，来对从所述字线驱动电路到第h个存储单元阵列单位为止的、作为各字线的每个划区的电压下降量总和的所述字线的电压下降量VW(h)进行计算，至少使用所述I0、所述R(1)、以及所述VW(h)，来对将第h个存储单元阵列单位中被选择的存储单元和写入电路进行连接的第h个选择电路的导通电阻R(h)进行计算，由此设定与第1个～第k个存储单元阵列单位对应的第1个～第k个选择电路的导通电阻值以使与第1个～第k个存储单元阵列单位对应的第1个～第k个低电阻化电流值大体相等，其中，1≤h≤k。
11.如权利要求10所述的电阻变化型非易失性存储装置的选择电路的导通电阻值的计算方法，其特征在于，
将所述k设为5，
将所述第1个～第5个选择电路的各自的导通电阻值的倒数的比分别规定为以0.81、0.88、0.94、0.98、1.00作为中心的±0.04的范围内。
12.一种电阻变化型非易失性存储元件的写入方法，是权利要求1～9的任一项所述的电阻变化型非易失性存储装置的写入方法，
所述第一字线驱动电路选择地驱动所述多个字线，
所述第一写入电路以及第二写入电路分别对所述第一位线以及第二位线同时施加写入电压，从而对所述第一存储单元阵列单位以及第二存储单元阵列单位的每一个所包含的第一存储单元以及第二存储单元同时进行写入。
13.一种电阻变化型非易失性存储装置，其特征在于，具有：
多个位线；
与所述多个位线交叉的多个字线以及多个源极线；
多个存储单元，配置在所述多个位线和所述多个源极线的交点，包含由所述多个字线的每一个控制导通以及截止的选择元件和电阻变化元件，且在第一电阻状态以及第二电阻状态这两个电阻状态可逆地变化；
第一写入电路，在将所述多个存储单元中与作为所述多个位线中的至少一个位线的第一位线连接的存储单元的集合作为第一存储单元阵列单位时，对所述第一位线施加写入电压；
第二写入电路，在将所述多个存储单元中与作为所述多个位线中的所述第一位线不同的至少一个位线的第二位线连接的存储单元的集合作为第二存储单元阵列单位时，对所述第二位线施加写入电压；
第一选择电路，将所述第一位线中的至少一个与所述第一写入电路设为连接或非连接；
第二选择电路，将所述第二位线中的至少一个与所述第二写入电路设为连接或非连接；
第一源极线驱动电路，驱动所述多个源极线；以及
字线驱动电路，选择地驱动所述多个字线，
在所述多个存储单元中，包含以数据存储为目的的存储单元和不以数据存储为目的的存储单元，
所述第一写入电路以及第二写入电路，分别对所述第一位线以及第二位线同时施加写入电压，
在由所述第一写入电路以及第二写入电路同时执行写入的多个存储单元的写入单位中，在相同的字线上包含以所述数据存储作为目的的存储单元和不以所述数据存储作为目的的存储单元，
相对于所述第一源极线驱动电路，所述第一存储单元阵列单位比所述第二存储单元阵列单位配置得更近，
第一导通电阻值比第二导通电阻值大，其中，所述第一导通电阻值是所述第一存储单元阵列单位包含的作为所述选择元件的第一选择元件的导通状态的电阻值，所述第二导通电阻值是在所述第二存储单元阵列单位中包含的作为所述选择元件的第二选择元件的导通状态的电阻值。
14.如权利要求13所述的电阻变化型非易失性存储装置，其特征在于，还具有：
第三写入电路，在将所述多个存储单元中与作为所述多个位线中的至少一个位线的第三位线连接的存储单元的集合作为第三存储单元阵列单位时，对所述第三位线施加写入电压；
第四写入电路，在将所述多个存储单元中与作为所述多个位线中的至少一个位线的第四位线连接的存储单元的集合作为第四存储单元阵列单位时，对所述第四位线施加写入电压；
第三选择电路，将所述第三位线中的至少一个与所述第三写入电路设为连接或非连接；
第四选择电路，将所述第四位线中的至少一个与所述第四写入电路设为连接或非连接；以及
第二源极线驱动电路，驱动所述多个源极线，
从所述第一源极线驱动电路向第二源极线驱动电路，所述第一存储单元阵列单位、第二存储单元阵列单位、第四存储单元阵列单位、以及第三存储单元阵列单位以这个顺序被排列，
第三导通电阻值比第四导通电阻值大，其中，所述第三导通电阻值是所述第三存储单元阵列单位中包含的作为所述选择元件的第三选择元件的导通状态的电阻值，所述第四导通电阻值是所述第四存储单元阵列单位中包含的作为所述选择元件的第四选择元件的导通状态的电阻值。
15.如权利要求13所述的电阻变化型非易失性存储装置，其特征在于，
在所述多个存储单元中，包含：第三存储单元阵列单位，作为与所述第一位线连接的存储单元的集合；第四存储单元阵列单位，与所述第二位线连接，作为所述多个源极线和所述多个字线与所述第三存储单元阵列单位共同连接的存储单元的集合，
所述电阻变化型非易失性存储装置，
相对于所述第一源极线驱动电路，所述第三存储单元阵列单位比所述第四存储单元阵列单位配置得更近，
相对于所述第一写入电路，所述第一存储单元阵列单位比所述第三存储单元阵列单位配置得更近，
相对于所述第二写入电路，所述第二存储单元阵列单位比所述第四存储单元阵列单位配置得更近，
第三导通电阻值比第四导通电阻值大，其中，所述第三导通电阻值是所述第三存储单元阵列单位中包含的作为所述选择元件的第三选择元件的导通状态的电阻值，所述第四导通电阻值是所述第四存储单元阵列单位中包含的作为所述选择元件的第四选择元件的导通状态的电阻值，
所述第一导通电阻值比所述第三导通电阻值大，
所述第二导通电阻值比所述第四导通电阻值大。
16.一种权利要求13～15的任一项所记载的电阻变化型非易失性存储装置的写入方法，
所述第一源极线驱动电路，选择地驱动所述多个源极线，
所述字线驱动电路选择地驱动所述多个字线中与所述第一源极线驱动电路驱动的源极线对应的字线，
所述第一写入电路以及第二写入电路分别对所述第一位线以及第二位线同时施加写入电压，从而对所述第一存储单元阵列单位以及第二存储单元阵列单位的每一个所包含的第一存储单元以及第二存储单元同时进行写入。
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