WO2013080511A1 - 抵抗変化型不揮発性記憶装置及びその書き込み方法 - Google Patents

抵抗変化型不揮発性記憶装置及びその書き込み方法 Download PDF

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WO2013080511A1
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resistance
cell array
circuit
write
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昭文 川原
亮太郎 東
一彦 島川
浩平 田邊
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パナソニック株式会社
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Definitions

  • the present invention relates to a nonvolatile memory device or the like having a memory cell configured using a so-called variable resistance element.
  • the resistance change element has a property that a resistance value changes according to an electric signal (transition between a high resistance state and a low resistance state), and information can be stored by the change in the resistance value. A possible element.
  • a 1T1R structure There are two types of memory cell configurations using resistance change elements: a 1T1R structure and a crosspoint structure.
  • a memory cell composed of one selection transistor for selecting a memory cell on a word line and one resistance change element is connected between a bit line and a source line arranged to cross each other. Is done.
  • the cross-point structure each memory cell is sandwiched between the bit line and the word line at the position of the intersection between the bit line and the word line arranged so as to cross each other.
  • various variable resistance nonvolatile memory devices having these configurations have been developed (see, for example, Patent Documents 1 to 3).
  • Patent Document 1 discloses a nonvolatile memory device including a memory cell used as a 1T1R structure.
  • the bit line and the bit line are designed to suppress a variation in memory cell current at the time of reading (that is, a current flowing through the memory cell) regardless of the position of the selected memory cell and to realize stable reading.
  • the drive position of the source line is arranged on the opposite side across the memory cell array. Furthermore, by forming both wirings in the same layer, the same shape and the same material, and making both sheet resistances the same, the sum of the resistances of the source line and the bit line on the memory cell current path can be reduced. It is disclosed that it becomes constant regardless of the position and achieves stable reading.
  • Patent Document 2 discloses a nonvolatile memory device including memory cells having a cross-point structure, which eliminates the influence of a voltage drop due to the wiring resistance (that is, parasitic resistance) of word lines and bit lines to each memory cell. The purpose is to ensure a margin for write and read operations without depending on the position of the memory cell.
  • each word line driving circuit group or bit line driving circuit group that is activated (that is, selected) based on an address of a selected memory cell is provided for each position.
  • the distance from the drive circuit of the memory cell to be accessed is set. It is disclosed that a voltage drop due to a difference in position between the end and the near end can be compensated.
  • Patent Document 3 in a nonvolatile memory device including a memory cell having a multilayer cross-point structure, an increase in a drive circuit region is suppressed while suppressing a voltage drop due to a resistance of a via for connecting a bit line and a word line to an upper layer memory cell.
  • a technique is disclosed in which the channel width of the drive circuit for driving the bit line and the word line is set larger for the uppermost layer.
  • the characteristics and operation of the nonvolatile memory device depend on the arrangement position of the memory cell (hereinafter, this dependency is also referred to as “memory cell position dependency”). .) Can be offset, so that it is possible to suppress variations in memory cell characteristics during writing.
  • Patent Documents 1 to 3 technologies relating to suppression of characteristic variations at the time of reading and writing are disclosed from the viewpoint of securing an operation margin.
  • Patent Document 1 In the configuration of Patent Document 1, it is necessary to dispose the VL application source for writing and the 0 V application source on the opposite side across the memory cell, and there are significant restrictions on the layout. In addition, in Patent Document 1, since the memory cell position dependency of the potential on one word line as described in this example is not considered, the memory cell current in the low resistance state at the time of multi-bit simultaneous writing is Due to the variation, it is difficult to adopt multi-bit simultaneous writing as a measure for improving the writing speed.
  • Patent Document 2 although the applied voltage value to the memory cell or the reference current value for determining the memory cell current is adjusted according to the position of the memory cell to be accessed, multiple bits (a plurality of bits on one word line) When the resistance of the memory cell is reduced at the same time, it is necessary to simultaneously output the optimum applied voltage or reference current for each position of the memory cell, which increases the circuit and layout. .
  • Patent Document 3 in order to improve the writing speed, it is necessary to increase the number of layers corresponding to the number of bits to be simultaneously written. Therefore, when the number of bits to be simultaneously written from one word line is covered. Compared with the above, since it involves a process correspondence (change), it is very difficult to apply to multi-bit simultaneous writing.
  • Patent Documents 1 to 3 As described above, any of the methods of Patent Documents 1 to 3 is difficult to apply to multi-bit simultaneous writing or has some adverse effects.
  • the present invention solves the above-mentioned problems in the prior art, and there are almost no restrictions on layout, design, and process, and in multi-bit simultaneous writing for improving the writing speed, the variation due to the position of the memory cell is reduced.
  • An object of the present invention is to provide a variable resistance nonvolatile memory device and the like that can realize less writing.
  • an embodiment of a variable resistance nonvolatile memory device includes a plurality of bit lines, a plurality of word lines intersecting with the plurality of bit lines, and the plurality of bits.
  • a plurality of variable resistance elements arranged at the intersections of the line and the plurality of word lines, and reversibly changing at least two resistance states of the first resistance state and the second resistance state.
  • the first write circuit for applying a write voltage to the first bit line and the first bit line of the plurality of bit lines out of the plurality of memory cells are at least different from the first bit line.
  • a second write circuit for applying a write voltage to the second bit line when a group of memory cells connected to the second bit line, which is one bit line, is used as a second memory cell array unit;
  • a second selection circuit for connecting or disconnecting at least one; and a first word line driving circuit for selectively driving the plurality of word lines; and storing data in the plurality of memory cells.
  • a target memory cell and a memory cell not intended for data storage are included, and the first and second write circuits apply a write voltage simultaneously to the first and second bit lines, respectively.
  • the write units of a plurality of memory cells that are simultaneously written by the first and second write circuits include a memory cell intended for data storage and a memory cell not intended for data storage on the same word line.
  • the first memory cell array unit is disposed closer to the first word line driving circuit than the second memory cell array unit, and the first selection circuit includes the first write circuit.
  • the first on-resistance value which is the resistance value of the first selection circuit when the circuit is connected to the first bit line, is determined by the second selection circuit and the second write circuit. It is larger than the second on-resistance value that is the resistance value of the second selection circuit when the second bit line is connected.
  • an embodiment of a method for calculating an on-resistance value of a selection circuit in a variable resistance nonvolatile memory device is commonly connected to a plurality of word lines.
  • the wiring resistance of the word line for each (k ⁇ 1) section divided by the memory cell array unit is RWL
  • the on-resistance of the first selection circuit that connects the selected memory cell, which is the memory cell selected in the first memory cell array unit closest to the word line driving circuit, and the write circuit is R (1), and the selection is performed.
  • the current flowing through the selected memory cell is changed to the first low resistance current value.
  • I0 the voltage drop amount VW (h) on the word line from the word line drive circuit to the h-th (1 ⁇ h ⁇ k) memory cell array unit is used as the voltage drop for each word line section.
  • the sum of the quantities is calculated using at least the product of I0 and RWL and the variable h, and the hth memory cell connected to the write circuit is connected to the memory cell selected in the hth memory cell array unit.
  • the on-resistance R (h) of the selection circuit is calculated using at least the I0, the R (1), and the VW (h), thereby corresponding to the first to kth memory cell array units.
  • the on-resistance values of the first to kth selection circuits corresponding to the first to kth memory cell array units are set so that the first to kth low resistance current values are substantially equal. Set.
  • one mode of a writing method in the variable resistance nonvolatile memory device is the writing method in the variable resistance nonvolatile memory device.
  • a word line driving circuit selectively drives the plurality of word lines, and the first and second write circuits apply a write voltage simultaneously to the first and second bit lines, respectively.
  • Writing is simultaneously performed on the first and second memory cells included in each of the first and second memory cell array units.
  • an embodiment of a variable resistance nonvolatile memory device having a 1T1R structure includes a plurality of bit lines, a plurality of word lines intersecting with the plurality of bit lines, and A plurality of source lines; a selection element that is arranged at an intersection of the plurality of bit lines and the plurality of source lines and is controlled to be turned on and off by each of the plurality of word lines; and a resistance change element.
  • a plurality of memory cells that reversibly change at least two resistance states of the first resistance state and the second resistance state, and at least one of the plurality of bit lines of the plurality of memory cells.
  • First writing for applying a writing voltage to the first bit line when a group of memory cells connected to the first bit line, which is a bit line, is a first memory cell array unit. And a collection of memory cells connected to a second bit line that is at least one bit line different from the first bit line of the plurality of bit lines.
  • a second write circuit for applying a write voltage to the second bit line is connected to at least one of the first write circuit and the first bit line.
  • a first selection circuit to be disconnected, a second selection circuit to connect or disconnect at least one of the second write circuit and the second bit line, and the plurality of source lines A first source line driving circuit for driving the plurality of word lines and a word line driving circuit for selectively driving the plurality of word lines.
  • the plurality of memory cells include a memory cell for data storage and a data storage device. And the first and second write circuits simultaneously apply a write voltage to the first and second bit lines, respectively, and the first and second write circuits respectively.
  • Write units of a plurality of memory cells that are simultaneously written by a write circuit include a memory cell intended for data storage and a memory cell not intended for data storage on the same word line.
  • the first memory cell array unit is arranged closer to the second memory cell array unit, and the first selection is the selection element included in the first memory cell array unit.
  • the first on-resistance value that is the resistance value in the on-state of the element is the on-state of the second selection element that is the selection element included in the second memory cell array unit. It is larger than the second on-resistance value which is the resistance value at.
  • one mode of a writing method in the resistance variable nonvolatile memory device having the 1T1R structure according to the present invention is a writing method in the variable resistance nonvolatile memory device,
  • a first source line driver circuit selectively drives the plurality of source lines, and the word line driver circuit selects a source line driven by the first source line driver circuit among the plurality of word lines.
  • the corresponding word lines are selectively driven, and the first and second write circuits simultaneously apply write voltages to the first and second bit lines, respectively. Writing is simultaneously performed to the first and second memory cells included in each of the two memory cell array units.
  • the present invention suppresses the variation in memory cell current depending on the position of the memory cell in multi-bit simultaneous writing in a resistance change type nonvolatile memory device having a cross-point structure and a 1T1R structure, and can stabilize high writing characteristics. The effect which becomes.
  • FIG. 1A is a three-dimensional structure diagram of a memory cell array having a single-layer cross-point structure.
  • FIG. 1B is a three-dimensional structure diagram of a memory cell array having a multilayer cross-point structure.
  • FIG. 2 is a cross-sectional configuration diagram of a memory cell used in a nonvolatile memory device having a cross-point structure.
  • FIG. 3 is a cross-sectional configuration diagram of a memory cell used in a non-volatile memory device having a cross-point structure in which a via between a resistance change element and a current control element is removed.
  • FIG. 4 is an equivalent circuit diagram of a memory cell used in a nonvolatile memory device having a cross-point structure.
  • FIG. 1A is a three-dimensional structure diagram of a memory cell array having a single-layer cross-point structure.
  • FIG. 1B is a three-dimensional structure diagram of a memory cell array having a multilayer cross-point structure.
  • FIG. 2 is
  • FIG. 5 is a cross-sectional configuration diagram of a memory cell used in a nonvolatile memory device having a 1T1R structure.
  • FIG. 6 is an equivalent circuit diagram of a memory cell used in a nonvolatile memory device having a 1T1R structure.
  • FIG. 7 is a graph showing resistance change (IV) characteristics of a memory cell having a cross-point structure.
  • FIG. 8 is a graph showing resistance change (IV) characteristics of a resistance change element used in a memory cell having a cross-point structure and a 1T1R structure.
  • FIG. 9 is a configuration diagram of a memory cell array in which memory cells are arranged in a matrix.
  • FIG. 10 is a development explanatory diagram of an array equivalent circuit of a memory cell array.
  • FIG. 10 is a development explanatory diagram of an array equivalent circuit of a memory cell array.
  • FIG. 11 is a degenerate equivalent circuit diagram of the memory cell array.
  • FIG. 12 is an equivalent circuit diagram for explaining a 1-bit write state when the non-selected line is Hi-z.
  • FIG. 13 is an IV characteristic graph of the memory cell array at the time of 1-bit writing.
  • FIG. 14 is a conceptual diagram of memory cell selection in multi-bit simultaneous writing.
  • FIG. 15 is an equivalent circuit diagram for explaining a multi-bit simultaneous writing state.
  • FIG. 16A is an IV characteristic graph of the memory cell array at the time of 1-bit writing
  • FIG. 16B is an IV characteristic graph of the memory cell array at the time of multi-bit simultaneous writing.
  • FIG. 17 is a conceptual diagram of memory cell selection in multi-bit simultaneous writing by applying a constant current.
  • FIG. 12 is an equivalent circuit diagram for explaining a 1-bit write state when the non-selected line is Hi-z.
  • FIG. 13 is an IV characteristic graph of the memory cell array at the time of 1-bit writing.
  • FIG. 14 is a conceptual diagram of
  • FIG. 18 is an equivalent circuit diagram for explaining a multi-bit simultaneous writing state by applying a constant current.
  • FIG. 19A is a graph showing the dependency of the selected memory cell current upon constant current application on the number of simultaneously written bits.
  • FIG. 19B is a graph showing the simultaneous write bit number dependency of the set resistance value of the selected memory cell by constant current application.
  • FIG. 20 is a configuration diagram of a memory cell array using memory cells having a cross-point structure.
  • FIG. 21A is a circuit diagram of a memory cell having a cross-point structure.
  • FIG. 21B is a circuit diagram of the transfer gate.
  • FIG. 22 is a graph showing operating points of a memory cell having a cross-point structure.
  • FIG. 23 is an equivalent circuit diagram of a memory cell array having a cross-point structure.
  • FIG. 24 is a graph showing the simulation result of the memory cell position dependency of the memory cell current in the memory cell array of the cross point structure.
  • FIG. 25 is a configuration diagram of a memory cell array having a cross-point structure according to the first embodiment of the present invention.
  • FIG. 26 is a flowchart showing a multi-bit simultaneous writing procedure in the first embodiment of the present invention.
  • FIG. 27 is a graph showing the channel width ratio of the selection elements in the memory cell array having the cross-point structure according to the first embodiment of the present invention.
  • FIG. 28 is an equivalent circuit diagram of the memory cell array having the cross-point structure according to the first embodiment of the present invention.
  • FIG. 29 is a graph showing a voltage drop on a selected word line in the memory cell array having the cross point structure according to the first embodiment of the present invention.
  • FIG. 30 is a graph showing operating points of memory cells in the memory cell array having the cross-point structure according to the first embodiment of the present invention.
  • FIG. 31 is a graph showing a simulation result of the memory cell position dependency of the memory cell current in the memory cell array having the cross-point structure according to the first embodiment of the present invention.
  • FIG. 32 is a flowchart showing a method for calculating the on-resistance value of the selection circuit according to the first embodiment of the present invention.
  • FIG. 33 is a configuration diagram of a memory cell array having a cross-point structure according to the second embodiment of the present invention.
  • FIG. 34 is an equivalent circuit diagram of a memory cell used in the nonvolatile memory device having a cross point structure according to the second embodiment of the present invention.
  • FIG. 35 is a graph showing the channel width ratio of the selection elements in the memory cell array having the cross-point structure according to the second embodiment of the present invention.
  • FIG. 36 is an equivalent circuit diagram of a memory cell array having a cross-point structure according to the second embodiment of the present invention.
  • FIG. 37 is a circuit diagram showing another configuration of the selection circuit in the memory cell array having the cross-point structure according to the second embodiment of the present invention.
  • FIG. 38 is a configuration diagram of a memory cell array having a cross-point structure according to the third embodiment of the present invention.
  • FIG. 39 is a graph showing the channel width ratio of the selection elements in the memory cell array having the cross-point structure according to the third embodiment of the present invention.
  • FIG. 40 is an equivalent circuit diagram of a memory cell array having a cross-point structure according to the third embodiment of the present invention.
  • FIG. 41 is a graph showing a voltage drop on the selected word line in the memory cell array having the cross point structure according to the third embodiment of the present invention.
  • FIG. 42 is a graph showing a simulation result of the memory cell position dependency of the memory cell current in the memory cell array having the cross-point structure according to the third embodiment of the present invention.
  • FIG. 43 is a configuration diagram of a memory cell array having a cross-point structure according to the fourth embodiment of the present invention.
  • FIG. 40 is an equivalent circuit diagram of a memory cell array having a cross-point structure according to the third embodiment of the present invention.
  • FIG. 41 is a graph showing a voltage drop on the selected word line in the memory cell array having the cross point structure according to the third
  • FIG. 44A is an equivalent circuit diagram of a memory cell array unit located at the near end with respect to the write circuit in the memory cell array having the cross-point structure according to the fourth embodiment of the present invention.
  • FIG. 44B is an equivalent circuit diagram of a memory cell array unit located at the far end with respect to the write circuit in the memory cell array of the cross point structure according to Embodiment 4 of the present invention.
  • FIG. 45 is a configuration diagram of a memory cell array having a 1T1R structure according to the fifth embodiment of the present invention.
  • FIG. 46 is a flowchart showing a multi-bit simultaneous writing procedure according to the fifth embodiment of the present invention.
  • FIG. 47 is an equivalent circuit diagram of the memory cell array having the 1T1R structure according to the fifth embodiment of the present invention.
  • FIG. 48 is a graph showing operating points of memory cells in the memory cell array having the 1T1R structure according to the fifth embodiment of the present invention.
  • FIG. 49 is a configuration diagram of a memory cell array having a 1T1R structure according to the sixth embodiment of the present invention.
  • FIG. 50 is a configuration diagram of a memory cell array having a 1T1R structure according to the seventh embodiment of the present invention.
  • FIG. 51A is an equivalent circuit diagram of a memory cell array unit located near the write circuit in the memory cell array having the 1T1R structure according to the seventh embodiment of the present invention.
  • FIG. 51B is an equivalent circuit diagram of a memory cell array unit located at the far end of the write circuit in the memory cell array having the 1T1R structure according to the seventh embodiment of the present invention.
  • FIG. 1A is a diagram showing a three-dimensional structure of a memory cell array having a so-called single-layer cross-point structure.
  • a memory cell 51 a word line (for example, a second layer wiring) 52 wired in parallel in any one direction and in parallel, and a bit line (wired in many directions in one direction so as to cross the word line 52)
  • a first layer wiring 53 is shown.
  • a memory cell 51 is configured by being sandwiched between the bit line 53 and the word line 52 at each intersection of the word line 52 and the bit line 53.
  • FIG. 1B is a diagram showing a three-dimensional structure of a memory cell array having a so-called multilayer cross-point structure.
  • the bit line 53 is arranged in the first wiring layer (first layer bit line 53a), and the word line 52 is arranged in the second wiring layer so as to intersect the bit line 53 on the upper layer (first layer bit line 53a).
  • the bit line 53 is arranged in the third wiring layer (second layer bit line 53b) so as to intersect with the word line 52, and further intersected with the bit line 53 in the upper layer.
  • the word line 52 is arranged in the fourth wiring layer (second layer word line 52b), and further, the bit line 53 is arranged in the fifth wiring layer so as to intersect the word line 52 (third layer bit line).
  • the structure is shown stacked several times in the form of line 53c).
  • a memory cell 51 is configured by being sandwiched between the bit line 53 and the word line 52 at each intersection of the word line 52 and the bit line 53.
  • the non-volatile memory device having a cross-point structure has a simple structure in which memory cells are formed at the intersections of wirings, and further, by stacking them in the vertical direction, memory cells per unit area without depending on miniaturization. This is known as a structure suitable for high integration.
  • FIG. 2 shows a cross-sectional configuration diagram of a memory cell 51 used in a nonvolatile memory device having a cross-point structure.
  • the memory cell 51 has a configuration in which the resistance change element 10 and the current control element 20 are connected in series, and constitutes one bit.
  • the resistance change element 10 includes, for example, an oxygen-deficient tantalum oxide (TaO x , 0 ⁇ x ⁇ 2.5)) formed on the lower electrode 14 made of tantalum nitride (TaN) as a first resistance change layer.
  • (First region constituting the resistance change layer) 13 is laminated, and the upper interface is irradiated with oxygen plasma at 300 ° C., 200 W, 20 seconds, and TaO y having a higher oxygen concentration than TaO x (x ⁇ y)
  • the second variable resistance layer 12 (second region forming the variable resistance layer) 12 is formed thin, and the upper electrode 11 formed of platinum (Pt) is laminated on the upper layer.
  • the oxygen-deficient type usually has a lesser amount of oxygen than the metal oxide composition (Ta 2 O 5 in the case of tantalum), which is a stoichiometric composition showing insulating properties, and exhibits semiconductor-like electrical characteristics. This refers to the composition state of the metal oxide.
  • the upper electrode 11 serving as an electrode in contact with the second resistance change layer 12 uses platinum (Pt), the material (here, tantalum (Ta)) constituting the first resistance change layer 13 and the lower part It is desirable to use a material (Pt, Ir, etc.) higher than the standard electrode potential of the material constituting the electrode 14 (here, tantalum nitride (TaN)) because a good resistance change operation can be obtained.
  • the resistance change is in contact with the upper electrode 11 made of platinum (Pt), and the second resistance change made of TaO y having a higher oxygen concentration. Occurs in layer 12.
  • the resistance change element 10 changes to a high resistance state, and conversely, the voltage of the lower electrode 14 is changed from the voltage of the upper electrode 11.
  • the resistance change element 10 changes to a low resistance state.
  • variable resistance element 10 is as follows.
  • the resistance change layer (the layer constituted by the first resistance change layer 13 and the second resistance change layer 12) is interposed between the lower electrode 14 and the upper electrode 11, and the lower electrode 14 and the upper electrode 11 It is a layer whose resistance value reversibly changes based on an electrical signal applied between the two. For example, it is a layer that reversibly transitions between a high resistance state and a low resistance state in accordance with the polarity of the voltage applied between the lower electrode 14 and the upper electrode 11.
  • the resistance change layer is formed by laminating at least two layers of a first resistance change layer 13 connected to the lower electrode 14 and a second resistance change layer 12 connected to the upper electrode 11.
  • the first resistance change layer 13 is composed of an oxygen-deficient first metal oxide
  • the second resistance change layer 12 is a second metal oxide having a lower degree of oxygen deficiency than the first metal oxide. It consists of things.
  • a minute local region in which the degree of oxygen deficiency reversibly changes in accordance with the application of an electric pulse is formed.
  • the local region is considered to include a filament composed of oxygen defect sites.
  • Oxygen deficiency refers to an oxide having a stoichiometric composition (the stoichiometric composition having the highest resistance value in the case where there are a plurality of stoichiometric compositions) in a metal oxide. Is the ratio of oxygen deficiency to the amount of oxygen constituting. A metal oxide having a stoichiometric composition is more stable and has a higher resistance value than a metal oxide having another composition.
  • the oxide having the stoichiometric composition according to the above definition is Ta 2 O 5 , and can be expressed as TaO 2.5 .
  • the oxygen excess metal oxide has a negative oxygen deficiency.
  • the oxygen deficiency is described as including a positive value, 0, and a negative value.
  • An oxide with a low degree of oxygen deficiency has a high resistance value because it is closer to a stoichiometric oxide, and an oxide with a high degree of oxygen deficiency has a low resistance value because it is closer to the metal constituting the oxide.
  • Oxygen content is the ratio of oxygen atoms to the total number of atoms.
  • the oxygen content of Ta 2 O 5 is the ratio of oxygen atoms to the total number of atoms (O / (Ta + O)), which is 71.4 atm%. Therefore, the oxygen-deficient tantalum oxide has an oxygen content greater than 0 and less than 71.4 atm%.
  • the oxygen content has a corresponding relationship with the degree of oxygen deficiency. That is, when the oxygen content of the second metal oxide is greater than the oxygen content of the first metal oxide, the oxygen deficiency of the second metal oxide is greater than the oxygen deficiency of the first metal oxide. small.
  • the metal constituting the resistance change layer may be a metal other than tantalum.
  • a metal constituting the variable resistance layer a transition metal or aluminum (Al) can be used.
  • the transition metal tantalum (Ta), titanium (Ti), hafnium (Hf), zirconium (Zr), niobium (Nb), tungsten (W), nickel (Ni), or the like can be used. Since transition metals can take a plurality of oxidation states, different resistance states can be realized by oxidation-reduction reactions.
  • the composition of the first metal oxide when used, when the composition of the first metal oxide is HfO x , x is 0.9 or more and 1.6 or less, and the composition of the second metal oxide is HfO y When y is larger than the value of x, the resistance value of the resistance change layer can be stably changed at high speed.
  • the thickness of the second metal oxide may be 3 to 4 nm.
  • the composition of the first metal oxide is ZrO x
  • x is 0.9 or more and 1.4 or less
  • the composition of the second metal oxide is ZrO y
  • the resistance value of the resistance change layer can be stably changed at high speed.
  • the thickness of the second metal oxide may be 1 to 5 nm.
  • a different metal may be used for the first metal constituting the first metal oxide and the second metal constituting the second metal oxide.
  • the second metal oxide may have a lower degree of oxygen deficiency than the first metal oxide, that is, may have a higher resistance.
  • the standard electrode potential of the second metal may be lower than the standard electrode potential of the first metal.
  • the standard electrode potential represents a characteristic that the higher the value is, the more difficult it is to oxidize. Thereby, an oxidation-reduction reaction easily occurs in the second metal oxide having a relatively low standard electrode potential. Note that the resistance change phenomenon is caused by a change in the filament (conducting path) caused by an oxidation-reduction reaction in a minute local region formed in the second metal oxide having a high resistance. Degree) is considered to change.
  • metal oxide Al 2 O 3
  • Al 2 O 3 aluminum oxide
  • oxygen-deficient tantalum oxide (TaO x ) may be used for the first metal oxide
  • aluminum oxide (Al 2 O 3 ) may be used for the second metal oxide.
  • the resistance change phenomenon in the variable resistance layer of the laminated structure is that a redox reaction occurs in a small local region formed in the second metal oxide having a high resistance, and a filament (conductive path) in the local region. It is considered that the resistance value is changed by changing.
  • the upper electrode 11 connected to the second metal oxide having a lower oxygen deficiency is a metal constituting the second metal oxide, such as platinum (Pt), iridium (Ir), palladium (Pd), or the like.
  • the standard electrode potential is made of a material higher than that of the material constituting the lower electrode 14.
  • the lower electrode 14 connected to the first metal oxide having a higher oxygen deficiency is, for example, tungsten (W), nickel (Ni), tantalum (Ta), titanium (Ti), aluminum (Al).
  • Tantalum nitride (TaN), titanium nitride (TiN), and the like may be made of a material having a lower standard electrode potential than the metal constituting the first metal oxide.
  • the standard electrode potential represents a characteristic that the higher the value is, the more difficult it is to oxidize.
  • the standard electrode potential V2 of the second electrode, the standard electrode potential Vr2 of the metal constituting the second metal oxide, the standard electrode potential Vr1 of the metal constituting the first metal oxide, the standard of the first electrode between the electrode potential V1, V r2 ⁇ V 2, and may satisfy V 1 ⁇ V 2 the relationship. Furthermore, V2> Vr2 and Vr1 ⁇ V1 may be satisfied.
  • the current control element 20 is a diode element having nonlinear current-voltage characteristics in both positive and negative directions of the applied voltage.
  • the current control layer 22 made of nitrogen-deficient silicon nitride is made of tantalum nitride (TaN) or the like. It has a structure in which the lower electrode 23 and the upper electrode 21 are sandwiched (MSM structure).
  • the nitrogen-deficient silicon nitride refers to silicon nitride having a nitrogen amount smaller than that of silicon nitride (Si 3 N 4 ) having a stoichiometric composition and exhibiting semiconductor characteristics.
  • the bidirectionally non-linear current-voltage characteristics indicate that the current control element 20 is in a high resistance (off) state in a predetermined voltage range, and has a low resistance in a region where the voltage is higher and lower than the predetermined voltage range. Indicates the (ON) state. That is, the current control element 20 exhibits a high resistance (off) state when the absolute value of the applied voltage is equal to or less than a predetermined value, and the current control element 20 exhibits a low resistance (on) state when greater than the predetermined value.
  • the memory cell 51 shown in FIG. 2 is a memory cell in which the resistance change element 10 and the current control element 20 are connected in series using the via 32.
  • the upper electrode 11 of the resistance change element 10 and the upper wiring 70 are connected by the via 31, while the lower electrode 23 of the current control element 20 is connected by the via 33.
  • a lower wiring 71 (corresponding to the bit line 53 or the word line 52) is connected.
  • the relationship between the current control element 20 and the resistance change element 10 may be upside down.
  • the memory cell 51 may have a structure in which the via 32 is omitted as shown in FIG.
  • FIG. 3 is a diagram showing a cross-sectional structure of a memory cell 51 constituting a resistance change type nonvolatile memory device having a cross-point structure in which a via 32 between the resistance change element 10 and the current control element 20 is removed.
  • the memory cell 51 includes, for example, a first electrode 23 made of tantalum nitride (TaN), a current control layer 22 made of nitrogen-deficient silicon nitride, a second electrode 21 made of TaN, and an oxygen-deficient tantalum oxide.
  • TaO y (x ⁇ y) having a higher oxygen concentration than TaO x formed by oxidizing the first resistance change layer 13 and the first resistance change layer 13 made of a material (TaO x ) in an oxygen plasma atmosphere.
  • a third electrode 11 made of platinum (Pt) are sequentially stacked.
  • a lower wiring 71 made of aluminum (Al) is disposed below the memory cell 51, and the lower wiring 71 and the first electrode 23 of the memory cell 51 are connected by a first via 33.
  • an upper wiring 70 made of aluminum (Al) is disposed above the memory cell 51, and the upper wiring 70 and the third electrode 11 of the memory cell 51 are connected by a third via 31.
  • the lower wiring 71 and the upper wiring 70 are arranged so as to be orthogonal to each other.
  • the first electrode 23, the current control layer 22 and the second electrode 21 constitute the current control element 20, while the second electrode 21 and the first resistor
  • the variable resistance layer 10, the second variable resistance layer 12, and the third electrode 11 constitute the variable resistance element 10.
  • the memory cell 51 is connected in series with the resistance change element 10 that reversibly changes at least two states of a low resistance state and a high resistance state by applying voltages of different polarities.
  • Current control element 20 is connected in series with the resistance change element 10 that reversibly changes at least two states of a low resistance state and a high resistance state by applying voltages of different polarities.
  • the second electrode 21 also serves as one of the resistance change element 10 and the current control element 20.
  • the resistance change is tantalum, which is the constituent material of the first resistance change layer 13, and the second electrode corresponding to the lower electrode of the resistance change element 10.
  • the first resistance change layer 13 is in contact with a third electrode made of a material (here, platinum (Pt)) having a standard electrode potential higher than any standard electrode potential of TaN which is a constituent material of the electrode 21. It occurs in the second resistance change layer 12 composed of TaO y having a higher oxygen concentration.
  • the resistance change element 10 changes in the direction of increasing resistance, and conversely, the voltage of the lower wiring 71 is higher than the voltage of the upper wiring 70 by a predetermined value.
  • the resistance change element 10 changes in the direction of decreasing resistance. That is, in the resistance change element 10, the second electrode 21, the third electrode 11, and the first resistance change layer 13 and the second resistance change layer 12 sandwiched therebetween are sequentially arranged in the Z direction (stacking direction).
  • the structure viewed from the second electrode 21 in the direction of the third electrode 11 and the structure viewed from the third electrode 11 in the direction of the second electrode 21 are asymmetrical, and a predetermined voltage is applied to the third electrode 11 with respect to the second electrode 21.
  • a predetermined voltage is applied to the third electrode 11 with respect to the second electrode 21.
  • FIG. 4 is a circuit diagram showing a connection relationship corresponding to the structure of the resistance change element 10 in FIG. 3, that is, an equivalent circuit diagram corresponding to the memory cell 51.
  • the equivalent circuit diagram of the variable resistance element 10 the direction of the second variable resistance layer 12 located on the upper electrode 11 side is clearly shown, and the direction is shown in black.
  • FIG. 5 is a cross-sectional configuration diagram (configuration corresponding to one bit) of a so-called 1T1R type memory cell 55 in which a resistance change element 10 and an NMOS transistor 15 which is a selection transistor (that is, an example of a switch element) are connected in series. is there.
  • the resistance change element 10 includes a lower electrode 14, a low-resistance first tantalum oxide layer (TaO x , 0 ⁇ x ⁇ 2.5) composed of an oxygen-deficient Ta oxide. ) 13, a high-resistance second tantalum oxide layer (TaO y , x ⁇ y) 12 and the upper electrode 11 are stacked.
  • the upper electrode 11 and the upper wiring 70 (source line) of the resistance change element 10 are connected by the via 31, while the lower electrode 14 and the lower wiring 73 are connected by the via 32, and the lower wiring 73 is further connected by the contact 34.
  • the drain (N + diffusion) region of the NMOS transistor 15 is connected to the upper layer wiring 71a (bit line) via the wiring layers 74 and 75 by the contact 35 and the vias 36 and 37.
  • the gate terminal of the NMOS transistor 15 is connected to the polysilicon wiring 76 (word line), and the substrate is connected to the ground potential.
  • the high resistance second resistance change layer 12 is disposed on the upper electrode 11 side opposite to the NMOS transistor 15.
  • the resistance change occurs in the second resistance change layer 12 made of TaO y having a higher oxygen concentration in contact with the upper electrode 11.
  • the resistance change element 10 changes to a high resistance state, and conversely, the voltage of the lower electrode 14 is applied higher than the voltage of the upper electrode 11 by a predetermined voltage or higher. In this case, the resistance change element 10 changes to a low resistance state.
  • FIG. 6 is a circuit diagram showing a connection relationship corresponding to the structure of the resistance change element 10 in FIG. 5, that is, an equivalent circuit diagram corresponding to the memory cell 55.
  • the equivalent circuit diagram of the variable resistance element 10 the direction of the second variable resistance layer 12 located on the upper electrode 11 side is clearly shown, and the direction is shown in black.
  • FIG. 7 shows the voltage applied to the memory cell 51 and the memory cell when the voltage is applied to the memory cell 51 having the structure of FIG. 2 with the polarity at which the upper wiring 70 has a higher voltage than the lower wiring 71 being positive.
  • 51 is a characteristic diagram obtained by actually measuring the relationship with the current flowing through 51 (that is, resistance change characteristics or IV characteristics).
  • the memory cell 51 is in a high resistance state.
  • a negative voltage in which the lower wiring 71 is higher in potential than the upper wiring 70 is gradually applied to the memory cell 51 from an applied voltage of 0 V, a current flows from around ⁇ 2.5 V (point C).
  • the resistance change element 10 starts to change from the high resistance state to the low resistance state at around -3.0V. Further, although the voltage is applied up to -4.0 V (point A), the resistance is rapidly decreasing according to the applied voltage. Thereafter, the voltage is gradually applied until the applied voltage becomes 0 V while in the low resistance state.
  • the actual measurement data shown in FIG. 7 changes to the low resistance state when the voltage of the lower wiring 71 is higher than the predetermined voltage VLR with respect to the voltage of the upper wiring 70 for the memory cell 51 having the structure of FIG.
  • a bidirectional resistance change characteristic that changes to a high resistance state when the voltage of the upper wiring 70 becomes higher than a predetermined voltage VHR with respect to the voltage of the lower wiring 71 is shown, and the applied voltage (point A) in the low resistance state And the change start voltage (point B) to the high resistance state are in a substantially symmetrical voltage and current relationship. Therefore, it is necessary to drive with higher current than the lower resistance with the same or higher current.
  • the resistance value in the low resistance state is a current value that flows through the resistance change element 10 at a predetermined voltage that can change the resistance of the resistance change element 10 when the memory cell 51 is changed from the high resistance state to the low resistance state. It changes to a low resistance value according to the magnitude of.
  • FIG. 8 is a diagram showing a resistance change characteristic (IV characteristic) of the resistance change element 10.
  • the horizontal axis represents the voltage applied to both ends of the resistance change element 10, and the vertical axis represents the current flowing through the resistance change element 10 when a voltage is applied to both ends of the resistance change element 10.
  • the characteristics are characteristic lines BH to B0 to A0 when the applied voltage exceeds ⁇ VR with reference to the lower electrode 14.
  • the resistance change starts and the current flowing through the element increases.
  • the resistance value of the resistance change element 10 changes in accordance with the amount of current flowing through the element so that the magnitude of the voltage between the terminals is constant
  • a low resistance value having a slope of the characteristic of LR2 is set, and when a maximum current of ⁇
  • the resistance change start point from the low resistance state (LR1, LR2, LR3) to the high resistance state becomes the B1 point which is symmetrical with respect to the voltage and current of the A1 point set to the low resistance in the LR1 state, and in the LR2 state.
  • the point B2 is symmetrical with respect to the voltage and current at the point A2 set to low resistance
  • the point B3 is symmetrical to the origin with respect to the voltage and current at the point A3 set to low resistance in the LR3 state.
  • a predetermined low resistance state is obtained by limiting the current with a predetermined current value in the low resistance, while a low resistance is achieved in the high resistance. It is necessary to apply a reverse voltage and drive more current than when the resistance is reduced.
  • the points C and D correspond to the total voltage of the threshold voltage of the current control element 20 and the resistance change voltage of the resistance change element 10.
  • a voltage higher than the total voltage is applied to selected memory cells, and an unselected memory cell is controlled to have an operating point between points C and D. It is desirable to perform read and write operations on a memory cell array having a cross-point structure while reducing leakage current to unselected memory cells.
  • FIG. 9 shows an example of a memory cell array configuration diagram in which memory cells 51 are arranged in a matrix as in FIG.
  • n wirings WL1 to WLn are arranged in parallel, and for the bit line 25, m wirings BL1 to BLm orthogonal to the word line 24 in a non-contact (stereoscopic) manner are arranged. They are arranged in parallel.
  • the memory cell 51 in which the resistance change element 10 and the current control element 29 are connected in series is located at each intersection of the word line 24 and the bit line 25, and one end of the resistance change element 10 is connected to the corresponding word line 24.
  • One end of the current control element 29 is connected to the corresponding bit line 25. That is, the memory cell array 1 of FIG. 9 has n ⁇ m memory cells in which n memory cells 51 are arranged in the direction of the bit line 25 and m memory cells 51 are arranged in the direction of the word line 24. 51 (m> n).
  • the leakage current flowing through the non-selected memory cells is smaller in proportion to the size of the memory cell array.
  • the memory cell array is square and small in size, but such a small size and square bit shape memory.
  • row and column decoder circuits and driver circuits are required for each memory cell array.
  • the area of the peripheral circuit in the semiconductor chip on which the variable resistance nonvolatile memory device is mounted increases.
  • a plurality of memory cell arrays having a rectangular shape are arranged as an array shape for reducing the overhead of the peripheral circuit to prevent an increase in area and suppressing an increase in the size of the memory cell array.
  • a configuration is considered preferred.
  • FIG. 10 illustrates the development of the memory cell array 1 shown in FIG. 9 into an array equivalent circuit, in which selected memory cells and unselected memory cells formed between the selected bit line and the selected word line are used as a reference. It is the block diagram which expressed the connection relation typically. That is, FIG. 10 is a diagram for explaining the configuration of FIG. 9 divided into a selected memory cell 30 and a non-selected memory cell group in the equivalent circuit of FIG.
  • the selected memory cell 30 in FIG. 9 is connected to the selected bit line BL1 and the selected word line WL1.
  • the selected memory cell 30 has one end connected to the selected bit line BL1 and the other end connected to the selected word line WL1.
  • a number of other unselected memory cells include (1) (n ⁇ 1) first unselected memory cell groups 190 in which one end of the memory cell 51 is connected to the selected bit line BL1, and (2) the memory cell 51 (M-1) third unselected memory cell groups 192 having one end connected to the selected word line WL1, and (3) memory of the first unselected memory cell group 190 via a number of unselected word line groups. (N ⁇ 1) ⁇ (m ⁇ 1) connected to the other end of the cell 51 and connected to the other end of the memory cell 51 of the third unselected memory cell group 192 via a number of unselected bit line groups. ) Second unselected memory cell group 191.
  • the other end of one memory cell 51 in the first unselected memory cell group 190 is connected to one end of the memory cell 51 in the (m ⁇ 1) second unselected memory cell group 191.
  • the other end of one memory cell 51 in the third unselected memory cell group 192 is connected to the other end of the memory cells 51 in the (n ⁇ 1) second unselected memory cell group 191.
  • the state in which one memory cell 51 of the first unselected memory cell group 190 and (m ⁇ 1) memory cells 51 of the second unselected memory cell group 191 are connected is the first unselected memory cell group 190. Since there are a plurality of similar relationships between the second unselected memory cell group 191 and the second unselected memory cell group 191, each node of the unselected word line group has substantially the same voltage.
  • the state in which one memory cell 51 of the third non-selected memory cell group 192 and (n ⁇ 1) memory cells 51 of the second non-selected memory cell group 191 are connected is the third non-selected memory cell. Since there are a plurality of similar relationships between the group 192 and the second unselected memory cell group 191, each node of the unselected bit line group has substantially the same voltage.
  • FIG. 10 shows an equivalent circuit degenerated in this manner.
  • one end of the selected memory cell 30 is connected to the selected bit line BL1, and the other end is connected to the selected word line WL1.
  • the first non-selected memory cell 193 is equivalent to the first non-selected memory cell group 190, and the number of parallel is (n ⁇ 1).
  • the second non-selected memory cell 194 is equivalent to the second non-selected memory cell group 191 and has a parallel number of (n ⁇ 1) ⁇ (m ⁇ 1).
  • the third non-selected memory cell 195 is equivalent to the third non-selected memory cell group 192, and the number of parallel is (m ⁇ 1).
  • the first unselected memory cell 193, the second unselected memory cell 194, and the third unselected memory cell 195 are connected in series.
  • the other terminal of the first unselected memory cell 193 not connected to the second unselected memory cell 194 is connected to the selected bit line BL1, and the other terminal of the third unselected memory cell 195 not connected to the second unselected memory cell 194 is connected.
  • a terminal is connected to the selected word line WL1.
  • An intermediate node connecting the first unselected memory cell 193 and the second unselected memory cell 194 is an unselected word line NSWL, and an intermediate node connecting the second unselected memory cell 194 and the third unselected memory cell 195 is an intermediate node.
  • the non-selected bit line NSBL is used.
  • an equivalent circuit showing the relationship between the selected memory cell and the non-selected memory cell in the memory cell array 1 having the cross-point structure shown in FIG. 9 is as shown in FIG.
  • the write characteristics of an arbitrary selected memory cell in the memory cell array having a cross-point structure will be described with respect to the IV characteristics of the selected memory cells as well as the IV characteristics of the so-called leakage current flowing through the non-selected memory cells.
  • the description of the IV characteristic for such a memory cell array will be made using the equivalent circuit of FIG. 11 for simplification in the future.
  • FIG. 12 shows the memory cell array equivalent circuit of FIG. 11 in which the selected memory cell 30 of 1 bit is lowered when the unselected word line and the unselected bit line are in a high impedance state (hereinafter referred to as Hi-z state). It is a state block diagram which shows the state about the case where it writes in a resistance (LR) state.
  • Hi-z state a high impedance state
  • a write power source 197 is a power source that generates a voltage (write voltage) VPP at the time of writing. In this selected state, its output terminal is electrically connected to the selected bit line BL1.
  • a ground (GND) voltage of 0 V is electrically connected to the selected word line WL1, and a non-selected word line (WL) group connecting the first unselected memory cell 193 and the second unselected memory cell 194 is connected to the selected word line WL1.
  • the state is Hi-z, and the state of the non-selected bit line (BL) group connecting the second non-selected memory cell 194 and the third non-selected memory cell 195 is also Hi-z.
  • one end of the memory cell 30 is connected to the selected bit line BL1, and the other end is connected to the selected word line WL1.
  • the write voltage VPP from the write power supply 197 is applied to the selected bit line BL1 in FIG. 12, and the GND potential is applied to the selected word line WL1.
  • an LR current Isel flows from the selected bit line BL1 toward the selected word line WL1 in the selected memory cell 30, and a current Ib_nw flowing from the selected bit line BL1 flows in the first unselected memory cell 193.
  • a current Inw_w that flows out to the selected word line WL1 flows through the second unselected memory cell 194 and the third unselected memory cell 195.
  • the current Ipp flowing out from the write power source 197 is expressed by the following formula 1
  • the current Iswl flowing into the GND terminal is expressed by the following formula 2.
  • Ipp Isel + Ib_nw Equation 1
  • Iswl Isel + Inw_w Equation 2
  • FIG. 13 shows voltage-current characteristics (IV characteristics) at the time of writing with low resistance (LR) in the case of the array scale.
  • the horizontal axis represents the voltage applied to each memory cell
  • the vertical axis represents the current flowing through each memory cell.
  • the current Ib_nw (black triangle) flowing through the first unselected memory cell 193, the second unselected memory cell 194, and the third unselected memory cell 195 flow.
  • a total of three characteristic lines relating to the current Inw_w black triangle
  • the magnitude of the current is Ihz.
  • the write efficiency K is expressed by the following equation.
  • each memory cell 51 has the same configuration as that shown in FIG. 4, and is arranged in a matrix at the intersections of the word lines 24 and the bit lines 25.
  • the word lines 24 are arranged with n pieces of WL0 to WL (n ⁇ 1) parallel to the X direction, and the bit line 25 has m pieces of BL0 to BL (m ⁇ 1) parallel and orthogonal to the word line 24.
  • a memory cell array 1 is configured by arranging memory cells 51 at the intersections of the word lines 24 and the bit lines 25 arranged in the Y direction.
  • the memory cell array 1 is logically connected to a first memory cell group that is composed of memory cells connected to a certain bit for the purpose of data storage, and to the first memory cell group.
  • a first memory cell is formed of memory cells connected to other bit lines (A bit lines) connected to the same word lines WL0 to WL (n-1) as the word lines WL0 to WL (n-1). 2 memory cell groups.
  • a bit lines bit lines
  • 2 memory cell groups In such a configuration, a case will be described in which writing is simultaneously performed on a plurality of memory cells located at intersections of a plurality ((A + 1)) selected bit lines and one selected word line.
  • a ground (GND) voltage is applied to WL1 as a selected word line from the word line write circuit 1502, and a selected bit line selected for storing data is stored in at least one BL0.
  • VPP write voltage
  • the memory cell 260 located at the intersection of the selected word line WL1 and the selected bit line BL0 is used for data storage (for the purpose of data storage).
  • a memory cell that is, a memory cell belonging to the first memory cell group 1500 is selected and writing is performed.
  • 7 bit (an example of A selected bit lines) of BL1 to BL7 is simultaneously used as a selected bit line selected for storing data or executing a write operation not intended for storing data.
  • the 7-bit memory cells 261 to 267 located at the intersections of the selected word line WL1 and the selected bit lines BL1 to BL7 are used for data storage or data storage when the VPP power supply is applied from the second bit line write circuit 1504.
  • the selected memory cell is selected as a memory cell for write operation (that is, a memory cell belonging to the second memory cell group 1501), and the same write operation as that of the selected memory cell 260 is performed.
  • the “memory cell for data storage” is a memory cell used for data storage and has a data holding function.
  • a “memory cell not intended for data storage” is not a memory cell used for data storage, but merely a memory cell to which data is written and does not necessarily have a data holding function.
  • the “memory cell not intended for data storage” always has the same data (“1 (low resistance state)” or “0 (high resistance state) for a certain number (for example, 8 bits) of memory cells”. ) ”) Is used as a dummy when writing.
  • the selected memory cell 126 of this example only represents an example of the 8-bit selected memory cells 260 to 267 selected at the same time, and therefore the selected memory cell 126 is connected to one selected word line WL1.
  • This is an example of a collection of memory cells when eight memory cells located at the intersections of the selected bit lines BL0 to BL7 are selected, and need not necessarily be adjacent memory cells.
  • the write power source 197 is a power source that generates a voltage (write voltage) VPP at the time of writing.
  • the first bit line selection circuit (not shown) between the bit line write circuit 1503 and BL0 and the second bit line selection between the second bit line write circuit 1504 and BL1 to BL7 Through a circuit (not shown), the write power supply 197 that generates the voltage VPP is electrically connected to the eight selected bit lines BL0 to BL7.
  • the first bit line selection circuit is a circuit that selects one bit line of the first memory cell group as the first bit line.
  • the second bit line selection circuit is a circuit that selects A (A is an integer of 1 or more) bit lines of the second memory cell group as second bit lines.
  • a ground (GND) voltage of 0 V is electrically connected to one selected word line WL1 via a word line write circuit 1502 and a word line selection circuit (not shown).
  • the other non-selected bit lines and the non-selected word lines are electrically interrupted by the first bit line selection circuit, the second bit line selection circuit, and the word line selection circuit, respectively.
  • Hi-z state. That is, the first bit line selection circuit and the second bit line selection circuit bring the unselected bit lines into a high impedance state.
  • the word selection circuit is a circuit that selects one word line as a selected word line for the memory cell array and places other unselected word lines in a high impedance state.
  • the write voltage VPP is applied to one terminal connected to the current control element 29 among the two terminals of each selected memory cell, and the GND voltage is applied to the other terminal connected to the resistance change element 10.
  • the low-resistance writing action is performed simultaneously for 8 bits.
  • the plurality of selected bit lines are electrically grounded.
  • a low voltage such as (GND) voltage
  • a high voltage such as the write voltage VPP
  • FIG. 14 is a diagram showing the concept.
  • first memory cell group 1500 when writing to one bit (first memory cell group 1500) of a write target memory cell, memory cells on the same word line are used.
  • 7 shows a state in which a write action is performed on 7 bits (second memory cell group 1501) under the same bias condition as that of a 1-bit write target memory cell. Therefore, a plurality of selected memory cells that perform a write action may be selected separately if they are on the same word line.
  • first bit line selection circuit and the second bit line selection circuit play the same role as the NMOS transistors TS0_0_0 to TS0_0_m-1 which are first selection elements in the first selection circuit S0_0 of FIG. Circuit.
  • the inventors of the present invention have found that such multi-bit simultaneous writing connected on the same word line is a writing technique capable of realizing high writing efficiency.
  • the selected memory cell 260 has one terminal connected to the selected word line WL1 and the other terminal connected to the selected bit line BL0.
  • the second selected memory cell 261 has one terminal connected to the selected word line WL1 and the other terminal connected to the selected bit line BL1.
  • the seventh selected memory cell 266 has one terminal connected to the selected word line WL1 and the other terminal connected to the selected bit line BL6.
  • the eighth selected memory cell 267 has one terminal connected to the selected word line WL1 and the other terminal connected to the selected bit line BL7.
  • the tenth non-selected memory cell 930 has one terminal connected to the non-selected word line group NW and the other terminal connected to the selected bit line BL0.
  • the eleventh unselected memory cell 931 has one terminal connected to the unselected word line group NW and the other terminal connected to the selected bit line BL1.
  • the sixteenth unselected memory cell 936 has one terminal connected to the unselected word line group NW and the other terminal connected to the selected bit line BL6.
  • the seventeenth unselected memory cell 937 has one terminal connected to the unselected word line group NW and the other terminal connected to the selected bit line BL7.
  • the second non-selected memory cell 194 is a memory cell configured between the non-selected WL group and the non-selected BL group.
  • the third non-selected memory cell 195 is a memory cell configured between the non-selected BL group and the selected word line WL1.
  • the number of objects of the second unselected memory cell 194 and the third unselected memory cell 195 is slightly changed according to the number of selected memory cells.
  • the write power supply 197 is electrically connected to each of the selected bit lines BL0 to BL7.
  • the selected word line WL1 is electrically connected to a ground (GND) power supply (0V).
  • the unselected bit lines (corresponding to the unselected BL group in FIG. 15) and the unselected word lines (corresponding to the unselected WL group in FIG. 15) are in a high impedance (Hi-z) state.
  • FIG. 16A is a characteristic diagram at the time of 1-bit writing, which is the same as FIG.
  • FIG. 16B the total (corresponding to Ib_nw ⁇ 8) of the currents Ib_nw0 to Ib_nw7 flowing through the tenth to seventeenth unselected memory cells 930 to 937 at the time of 8-bit simultaneous writing is added to FIG.
  • FIG. 16B the total (corresponding to Ib_nw ⁇ 8) of the currents Ib_nw0 to Ib_nw7 flowing through the tenth to seventeenth unselected memory cells 930 to 937 at the time of 8-bit simultaneous writing is added to FIG.
  • the horizontal axis represents the voltage applied to each memory cell
  • the vertical axis represents the current flowing through each memory cell
  • the selected memory cell 30 15 corresponds to each of selected memory cells 260 to 267) (Isel (corresponding to each of Isel0 to Isel7) with Isel (i is an integer from 0 to 7) in FIG. 15), 10th to 17th.
  • Current Ib_nw black triangle, Ib_nwi (i is an integer from 0 to 7) in FIG.
  • the ratio of the current Isela flowing through the selected memory cell, that is, the write efficiency K is about 25% in the example of FIG.
  • the operating voltage at the NW point at this time is Vnwa.
  • the write voltage VPP is applied from the write power source 197 for each selected bit line.
  • a current flows through the tenth to seventeenth groups of unselected memory cells 930 to 937 to the unselected WL group, and the total sum is eight times that of 1-bit writing. Accordingly, a current (Ib_nw ⁇ 8 shown in (ii) of FIG. 16B) that flows by multiplying Ib_nw of the current (i) at the time of 1-bit writing by 8 flows to the NW point, so the characteristic line shown in FIG.
  • An intersection (operating point 2 at the NW point) between (ii) and the current Inw_w flowing through the second unselected memory cell 194 and the third unselected memory cell 195 becomes an operating point at the time of 8-bit simultaneous writing.
  • the current concentrated at the NW point at this time is Ihz8, and the voltage at the NW point at this time rises to Vnwi (Vnwi> Vnwa).
  • Each current Ib_nw0 to Ib_nw7 flowing through the 10th to 17th unselected memory cells 930 to 937 connected to each bit line at the time of 8-bit simultaneous writing corresponds to a current when the voltage at the NW point is Vnwi, and thus becomes Ib_nwi. That is, the current Ib_nwa at the time of 1-bit writing decreases to Ib_nwi by performing 8-bit simultaneous writing.
  • the write efficiency K Iseli / (Iseli + Ib_nwi)
  • the write efficiency for one selected memory cell is about 25% at the time of 1-bit write and about 50% at the time of simultaneous write of 8 bits on the same word line.
  • the method of simultaneously writing to a plurality of memory cells on the same word line can reduce the leakage current flowing through the non-selected memory cells at the time of writing, and further reduce the current consumption at the time of writing.
  • the multi-bit simultaneous writing on the same word line has been described by taking the low-resistance writing of the selected memory cell as an example.
  • the high-resistance is applied by applying a high voltage to the selected word line and a low voltage to the selected bit line. The same effect can be expected for writing.
  • the characteristic of the resistance change element 10 of the memory cell 51 is that a predetermined current is supplied to the selected memory cell 51 in order to perform a resistance change operation to a stable low resistance state. It is important to control the current (current limit) so that the amount flows. In the case of voltage control, since the characteristics of the current control element 29 are non-linear and the current fluctuation with respect to the voltage fluctuation is extremely large, it is difficult to control the resistance value determined by the amount of current flowing.
  • FIG. 17 shows a schematic diagram of the memory cell configuration of the memory cell array 1 when multi-bit simultaneous writing is performed by applying a constant current. Note that FIG. 17 shows the 8-bit simultaneous write state.
  • FIG. 17 is different from the memory cell configuration schematic diagram of FIG. 14 in that the components connected to the selected bit lines BL0 to BL7 are different only in the portion where the write constant current sources 210a to 210h are inserted only from the write power source 197. Therefore, only the parts different from those in FIG.
  • a ground (GND) voltage is applied to WL1 as a selected word line from the word line write circuit 1507, and at least one BL0 is a selected bit line selected to store data.
  • Is applied from the first bit line write circuit 1508, and the memory cell 260 located at the intersection of the selected word line WL1 and the selected bit line BL0 is used for data storage (for the purpose of data storage).
  • Is selected as a memory cell that is, a memory cell belonging to the first memory cell group 1505), and writing is executed.
  • 7 bits an example of A selected bit lines
  • BL1 to BL7 simultaneously write to the selected bit line selected to store data or execute a write operation not intended to store data.
  • Ips1 to Ips7 are applied from the second bit line write circuit 1509, and 7-bit memory cells 261 to 267 located at the intersections of the selected word line WL1 and the selected bit lines BL1 to BL7 are used for data storage or data storage.
  • Is selected as a memory cell for write operation that is, a memory cell belonging to the second memory cell group 1506), and the same write operation as that of the selected memory cell 260 is performed.
  • At least one bit is used for data storage, and the other bits are written for the purpose of data storage or not. Therefore, 8 bits on the same word line are bits to be written (selected memory cells for 8 bits). 126).
  • the selected memory cell 126 of this example only represents an example of the 8-bit selected memory cells 260 to 267 selected at the same time, and therefore the selected memory cell 126 is connected to one selected word line WL1.
  • This is an example of a collection of memory cells when eight memory cells located at the intersections of the selected bit lines BL0 to BL7 are selected, and need not necessarily be adjacent memory cells.
  • the constant current sources 210a to 210h for writing are power sources that generate currents (write currents) Ips0 to Ips7 at the time of writing.
  • First bit line selection circuit (not shown) between the bit line write circuit 1508 and BL0 and second bit line selection between the second bit line write circuit 1509 and BL1 to BL7
  • a current source that generates currents Ips0 to Ips7 is electrically connected to and applied to eight selected bit lines BL0 to BL7 via a circuit (not shown).
  • a ground (GND) voltage of 0 V is electrically connected to one selected word line WL1 via a word line write circuit 1507 and a word line selection circuit (not shown), and the other non- The selected bit line and the unselected word line are electrically cut off by the word line selection circuit and are in a high impedance (Hi-z) state.
  • the write currents Ips0 to Ips7 are applied from one terminal connected to the current control element 29, and the GND voltage is applied to the other terminal connected to the resistance change element 10.
  • the low-resistance writing action is performed simultaneously for 8 bits.
  • the plurality of selected bit lines are electrically sinked.
  • a constant current and applying a high voltage such as the write voltage VPP electrically to one selected word line, an 8-bit simultaneous high resistance write operation can be performed.
  • the configuration diagram shown in FIG. 17 is a diagram showing the concept.
  • the memory cell 7 on the same word line is used.
  • a state is shown in which a write operation is performed on a bit (second memory cell group) under the same bias condition as that of a 1-bit write target memory cell. Therefore, a plurality of selected memory cells that perform a write action may be selected separately if they are on the same word line.
  • first bit line selection circuit and the second bit line selection circuit play the same role as the NMOS transistors TS0_0_0 to TS0_0_m-1, which are first selection elements in the first selection circuit S0_0 shown in FIG. Circuit.
  • FIG. 18 is a schematic diagram of the configuration of FIG. 17 expressed as a memory cell array equivalent circuit.
  • FIG. 18 also differs from the memory cell array equivalent circuit of FIG. 15 in that the components connected to the selected bit lines BL0 to BL7 are different only in the portion where the write constant current source is inserted from only the write power supply 197.
  • multi-bit simultaneous writing on the same word line has a higher writing efficiency than 1-bit writing, that is, the ratio of the current flowing to the selected memory cell in the current flowing to each selected bit line Therefore, when performing resistance-reduced writing whose resistance value is determined by the amount of flowing current by applying a constant current, it is expected that the set resistance value differs depending on the number of simultaneous writing bits.
  • a write simulation using the memory cell array equivalent circuit of FIG. 18 was performed.
  • the resistance value of the variable resistance element 10 is determined by the amount of current flowing through the variable resistance element 10 and VR (that is, A variable resistance element model such that the resistance value is VR / current amount is used.
  • VR that is, A variable resistance element model such that the resistance value is VR / current amount is used.
  • 19A and 19B are graphs showing the results.
  • FIG. 19A is a graph showing the number of simultaneously written bits on the horizontal axis and the current flowing through the selected memory cell targeted for low resistance writing on the vertical axis. According to the graph of FIG. 19A, while the current flowing through the selected memory cell is Il1 in 1-bit writing, the cell current increases as the number of simultaneous writing bits on the same word line increases, and increases to Il8 in 8-bit simultaneous writing. is doing.
  • FIG. 19B shows a graph of the low resistance setting value according to the calculation method from the current value of FIG. 19A.
  • FIG. 19B is a graph in which the horizontal axis represents the number of simultaneous writing bits and the vertical axis represents the set resistance value of the resistance change element targeted for low resistance writing.
  • the current flowing through the selected memory cell is 1 1 in 1-bit writing, but the voltage VR applied to the resistance change element does not reach the threshold voltage required for the resistance change, so that the resistance change (low resistance) Does not occur and becomes Rl1 corresponding to the high resistance (HR) state.
  • the number of simultaneous writing bits is 2 bits or more, a resistance change (low resistance) of the resistance change element occurs.
  • the set resistance value decreases as the number of simultaneous writing bits increases, and the resistance is reduced to Rl8 in simultaneous writing of 8 bits.
  • the method of simultaneously writing to a plurality of memory cells on the same word line sets the resistance change element 10 in the selected memory cell to a low resistance state together with the aspect of the low power consumption effect due to the improvement of the writing efficiency. In this case, it is possible to efficiently set the resistance to be reduced (that is, to control the resistance value of the resistance change element 10 in the low resistance state).
  • the following method can be considered as a driving method for simultaneously writing to a plurality of memory cells on the same word line.
  • the memory cells constituting the memory cell array have two memory cell groups sharing a word line, that is, (i) a first memory cell group intended for data storage and (ii) intended for data storage.
  • a first resistance state (a high resistance state / a low resistance state) with respect to a predetermined memory cell of the first memory cell group configuring the memory cell array. Resistance state)
  • the first voltage or the first current is supplied to the selected word line by the word line write circuit
  • the third voltage or the first current is written by the first bit line write circuit.
  • a third current is supplied to one bit line of the first memory cell group, and a third voltage or a third current is supplied to the second memory cell group by the second bit line write circuit. Supply to A bit lines.
  • the word line write circuit supplies a first voltage to one selected word line
  • the first bit line write circuit and the second bit line write circuit apply to each selected bit line.
  • writing is simultaneously performed in the first resistance state for a plurality of selected memory cells located at the intersections of the plurality of selected bit lines and one selected word line.
  • the word line write circuit supplies a first voltage to one selected word line
  • the first bit line write circuit and the second bit line write circuit supply a third current to each of the selected bit lines. Is supplied to the plurality of selected memory cells located at the intersections of the plurality of selected bit lines and one selected word line simultaneously in the first resistance state.
  • the word line write circuit uses the second voltage or the second resistance state.
  • the current is supplied to the selected word line, and the fourth voltage or the fourth current is supplied to one bit line of the first memory cell group in the first bit line write circuit, and the second The fourth voltage or the fourth current is supplied to the A bit lines of the second memory cell group.
  • the word line write circuit supplies a second voltage to one selected word line
  • the first bit line write circuit and the second bit line write circuit apply to each of the selected bit lines.
  • a voltage of 4 By supplying a voltage of 4, a plurality of selected memory cells located at the intersections of the plurality of selected bit lines and one selected word line are simultaneously written in the second resistance state.
  • the word line write circuit supplies a second voltage to one selected word line
  • the first bit line write circuit and the second bit line write circuit supply a fourth current to each of the selected bit lines. Is supplied to the plurality of selected memory cells located at the intersections of the plurality of selected bit lines and one selected word line simultaneously in the second resistance state.
  • the resistance value in the low resistance state of the variable resistance element can be set to a desired value by writing by applying a constant current to the memory cell.
  • the first and second bit line write circuits apply substantially the same (substantially the same) level voltage.
  • the first and second bit line write circuits preferably supply substantially the same (substantially the same) amount of current when a current is applied to each of the plurality of selected bit lines.
  • FIG. 20 shows an example of a configuration diagram of a memory cell array in which memory cells 51 are arranged in a matrix as in FIG. 1A or FIG. 1B.
  • the memory cell array shown in FIG. 20 includes n word lines WL0_0 to WL0_n ⁇ 1 driven by the word line driving circuit 40-1 and k ⁇ m bit lines BL0_0_0 to BL0_k ⁇ that intersect the word lines in a non-contact manner. 1_m ⁇ 1 and divided into k partitions (memory cell array partitions M0_0 to M0_k ⁇ 1) in the word line direction. In multi-bit simultaneous writing, one bit line is selected for each of the memory cell array partitions M0_0 to M0_k ⁇ 1, and simultaneous writing of a total of k bits is performed.
  • the memory cell array partition M0_0 As a configuration of the memory cell array partitions M0_0 to M0_k-1, the memory cell array partition M0_0 will be described as an example as follows.
  • the memory cell array section M0_0 has n word lines WL0_0 to WL0_n ⁇ 1 and m bit lines BL0_0_0 to BL0_0_m ⁇ 1.
  • the memory cells 0_0_0_0 to 0_n-1_0_m ⁇ 1, in which the resistance change element 10 and the current control element 20 shown in FIG. 21A are connected in series, constituting the memory cell array section M0_0, are connected to the word lines WL0_0 to WL0_n ⁇ 1 and the bit lines.
  • the subscript a is an identifier of a layer in the stacked structure
  • the subscript b is a word line identifier
  • the subscript c is a partition identifier
  • the subscript d is a bit line identifier.
  • word line WLa_b the subscript “a” is an identifier of the layer in the stacked structure
  • the subscript “b” is an identifier of the word line.
  • bit line BLa_b_c the subscript “a” is an identifier of a layer in the stacked structure
  • the subscript “b” is a partition identifier
  • the subscript “c” is a bit line identifier.
  • the m bit lines BL0_0_m ⁇ 1 are respectively supplied to the first selection element in the first selection circuit S0_0 by the sub bit line selection control signal SL0 driven by the selection control line drive circuit 41.
  • each of the m transfer gates TC0_0 to TC0_m-1 includes an NMOS transistor 16-1, a PMOS transistor 17-1, and a logic inversion gate 18, and each is a first selection element.
  • NMOS transistors TS0_0_0 to TS0_0_m ⁇ 1 are selectively connected to the data line IO0.
  • other memory cell array partitions M0_1 to M0_k-1 are connected to the memory cell array partition M0_0 in common with word lines, and the entire memory cell array has k bus width data lines IO0 to IOk-1. .
  • the k write circuits 60-0 to 60-k-1 corresponding to each of the k memory cell array partitions M0_0 to M0_k-1 are connected to the memory cells via the data lines IO0 to IOk-1, respectively. Supply the voltage required for resistance change.
  • the selection control line driving circuit 41 and the sub bit line selection control signal SL0 and the main bit so as to activate one bit line for each of the memory cell array sections M0_0 to M0_k ⁇ 1.
  • Bit line selection control signals CS0 to CSm-1 are output and simultaneous writing of k bits is performed.
  • the current limitation in reducing the resistance for performing a stable resistance changing operation is performed by using an NMOS transistor as a first selection element (in the case of the memory cell array section M0_0, NMOS transistors TS0_0_0 ⁇ Current control at TS0_0_m-1) (operating with a source follower) is important.
  • current control in the NMOS transistors TS0_0_0 to TS0_0_m ⁇ 1 in the memory cell array section M0_0 will be described in detail.
  • FIG. 22 shows operating points when the resistance is lowered by using the IV characteristics of the memory cells 0_0_0_0 to 0_n-1_0_m-1 and the NMOS transistors TS0_0_0 to TS0_0_m-1 shown by the IV characteristics of FIG.
  • the selected word line is WL0_0
  • the selected memory cells are memory cells 0_0_0_0 to 0_0_k-1_0.
  • the voltage of the data lines IO0 to IOk-1 is set higher than the voltage of the word line WL0_0, so that the memory cell 51 having the structure of FIG.
  • the voltage of the lower wiring 71 becomes higher than the predetermined voltage VLR, and the resistance change element 10 changes to a low resistance state.
  • the IV characteristic of the memory cell 0_0_0_0 and the IV characteristic TSL1 of the NMOS transistor TS0_0_0 are balanced at the operating point A1, as shown in FIG. Based on the current amount at that point, the resistance value of the resistance change element 10 is determined as described with reference to FIG.
  • the current supply capability of the NMOS transistor TS0_0_0 is reduced, its IV characteristic changes to a curve indicated by TSL2, the operating point shifts to A2, and the amount of current decreases, so that the resistance state is lower than that in the operating point A1.
  • the NMOS transistor TS0_0_0 is operated as a source follower, thereby limiting the current in reducing the resistance.
  • Multi-bit simultaneous writing is one of the effective methods for achieving both improvement of parallelism for improving the write transfer speed and stabilization of the resistance state.
  • a problem caused by the wiring resistance of the word line in multi-bit simultaneous writing will be described.
  • FIG. 23 shows an equivalent circuit of the memory cell array of FIG.
  • the selected word line is the word line WL0_0, and nine selected memory cells (9 partitions are arranged uniformly) on the selected word line.
  • “bundling two memory cells two by two” means that the resistance of the word line between the two memory cells is ignored (set to 0 ⁇ ). Such “bundling” is for the convenience of explanation using simulation described later, and does not limit the structure of the memory cell array included in the variable resistance nonvolatile memory device according to the present invention.
  • the current flowing into the nine selected memory cells from the data lines IO0 to IO8 to which the high potential is applied via the transfer gates TC0_0 to TC8_0 and the NMOS transistors TS0_0_0 to TS0_8_0 It converges on the line WL0_0 and flows into the word line driving circuit 40-1 with a voltage drop due to the wiring resistance.
  • the wiring resistance of the word line to the word line driving circuit 40-1 is large, and the voltage due to the current flowing in the other memory cells Since the drop is superimposed, the potential floating from 0 V (that is, the voltage drop) becomes the largest, so that the amount of current flowing through the memory cell is minimized as compared with other memory cells.
  • FIG. 24 shows a result obtained by simulation of the amount of current flowing through each of the memory cells 0_0_0_0 to 0_0_8_0 when the voltage for reducing the resistance is simultaneously applied to the nine memory cells 0_0_0_0 to 0_0_8_0.
  • the nine memory cells are composed of a memory cell intended for data storage and a memory cell not intended for data storage, and the total number of both cells is 9 cells.
  • the channel width Wn of all the NMOS transistors TS0_0_0 to TS0_8_0 is set to the same value
  • the wiring resistance RWL of the word line is 11.3 ⁇
  • the current value to be passed through the memory cell is 140 ⁇ A. Verification was made by adjusting the resistance voltage VL to about 5V.
  • the current of the memory cell located at the right end of the word line is about 140 ⁇ A
  • the current of the memory cell located at the left end of the word line is about 180 ⁇ A, resulting in a current variation of about 28%. It can be seen that the possibility of causing a failure in reliability such as resistance change failure is increasing.
  • variable resistance nonvolatile memory device having almost no memory cell position dependency in multi-bit simultaneous writing.
  • the variable resistance nonvolatile memory device according to the present invention having such a function has almost no layout, design and process restrictions, and writing with little variation depending on the position of the memory cell in multi-bit simultaneous writing. Is a variable resistance nonvolatile memory device capable of realizing the above.
  • an embodiment of a variable resistance nonvolatile memory device includes a plurality of bit lines, a plurality of word lines intersecting with the plurality of bit lines, and the plurality of bits.
  • a plurality of variable resistance elements arranged at the intersections of the line and the plurality of word lines, and reversibly changing at least two resistance states of the first resistance state and the second resistance state.
  • the first write circuit for applying a write voltage to the first bit line and the first bit line of the plurality of bit lines out of the plurality of memory cells are at least different from the first bit line.
  • a second write circuit for applying a write voltage to the second bit line when a group of memory cells connected to the second bit line, which is one bit line, is used as a second memory cell array unit;
  • a second selection circuit for connecting or disconnecting at least one; and a first word line driving circuit for selectively driving the plurality of word lines; and storing data in the plurality of memory cells.
  • a target memory cell and a memory cell not intended for data storage are included, and the first and second write circuits apply a write voltage simultaneously to the first and second bit lines, respectively.
  • the write units of a plurality of memory cells that are simultaneously written by the first and second write circuits include a memory cell intended for data storage and a memory cell not intended for data storage on the same word line.
  • the first memory cell array unit is disposed closer to the first word line driving circuit than the second memory cell array unit, and the first selection circuit includes the first write circuit.
  • the first on-resistance value which is the resistance value of the first selection circuit when the circuit is connected to the first bit line, is determined by the second selection circuit and the second write circuit. It is larger than the second on-resistance value that is the resistance value of the second selection circuit when the second bit line is connected.
  • the memory cell position dependency is eliminated by adjusting the characteristics of the bit line selection circuit rather than providing a special circuit or having a special structure.
  • the resistance value of the memory cell in the first resistance state is smaller than the resistance value of the memory cell in the second resistance state
  • the first memory cell in the first memory cell array unit is The maximum current that flows in the first memory cell when the second resistance state transitions to the first resistance state.
  • the second current in the second memory cell array unit When the maximum current flowing through the second memory cell when the second memory cell transitions from the second resistance state to the first resistance state is set to the second low resistance current value, It is preferable that the first on-resistance value is set larger than the second on-resistance value so that the low-resistance current value becomes substantially equal to the second low-resistance current value.
  • the first and second selection circuits are configured by NMOS transistors or PMOS transistors, and the first and second selection circuits when the memory cell transitions from the second resistance state to the first resistance state.
  • a first current direction which is a direction of a current flowing through the selection circuit, and a flow through the first selection circuit and the second selection circuit when the memory cell transitions from the first resistance state to the second resistance state.
  • the second current direction which is the direction of current is opposite, and the first and second selection circuits have a substrate bias effect larger in the first current direction than in the second current direction. It is preferably connected to the memory cell in a positional relationship.
  • the selection circuit is connected to the memory cell in a positional relationship that increases the substrate bias effect, and the transistor constituting the selection circuit operates as a source follower in reducing the resistance of the memory cell that requires current limiting. Since a current is passed in a state where the current is limited, a stable resistance change operation of the memory cell is ensured.
  • the channel width of the transistors constituting the first selection circuit may be smaller than the channel width of the transistors constituting the second selection circuit.
  • the first and second bit lines are formed in the same layer, and the plurality of bit lines are formed in a layer different from the layer in which the first and second bit lines are formed, Third and fourth bit lines including at least one bit line of the plurality of bit lines are included, and the plurality of memory cells include memory cells connected to the third bit line.
  • a third memory cell array unit, which is a group, and a fourth memory cell array unit, which is a group of memory cells connected to the fourth bit line, and the variable resistance nonvolatile memory device includes: A third selection circuit that connects one write circuit and at least one of the third bit lines; and a second selection circuit that connects the second write circuit and at least one of the fourth bit lines.
  • the memory cells are connected to the word lines so as to transition to a higher resistance state when a current flows from the word lines to the bit lines via the memory cells. And in the third and fourth memory cell array units, when a current flows from the bit line to the word line through the memory cell, a transition is made to a higher resistance state.
  • the memory cell is connected to the word line and the bit line, the first and second selection circuits are configured with NMOS transistors, and the third and fourth selection circuits are configured with PMOS transistors, The third memory cell array unit is closer to the first word line driving circuit than the fourth memory cell array unit.
  • the fourth selection circuit may be larger than a fourth on-resistance value that is a resistance value of the fourth selection circuit when the second write circuit and the fourth bit line are connected.
  • the plurality of bit lines include third and fourth bit lines configured of at least one bit line of the plurality of bit lines, and the plurality of memory cells include the third bit line.
  • a third memory cell array unit which is a group of memory cells connected to the bit line
  • a fourth memory cell array unit which is a group of memory cells connected to the fourth bit line
  • the variable nonvolatile memory device includes: a third selection circuit that connects at least one of the first write circuit and the third bit line; the second write circuit; and the fourth bit line. And a fourth selection circuit that connects at least one of the third memory cell array unit and the fourth word line driving circuit, the third memory cell array unit is different from the fourth memory cell array unit.
  • the first memory cell array unit is arranged closer to the first write circuit than the third memory cell array unit, and the second write circuit is When the second memory cell array unit is arranged closer to the fourth memory cell array unit and the third selection circuit connects the first write circuit and the third bit line.
  • the third on-resistance value which is the resistance value of the third selection circuit, is equal to the fourth on-state when the fourth selection circuit connects the second write circuit and the fourth bit line.
  • the third on-resistance value is smaller than the first on-resistance value, and the fourth on-resistance value is equal to the second on-resistance value. Smaller than the on-resistance value of Good.
  • a group of memory cells connected to a third bit line that is at least one bit line of the plurality of bit lines is a third memory cell array unit
  • a fourth bit line that is at least one bit line of the plurality of bit lines of the plurality of memory cells.
  • the group of the memory cells is a fourth memory cell array unit
  • a fourth write circuit for applying a write voltage to the fourth bit line, the third write circuit, and the third bit line A third selection circuit for connecting or disconnecting at least one of them, and a connection or disconnection of at least one of the fourth write circuit and the fourth bit line.
  • a fourth selection circuit and a second word line driving circuit for driving the plurality of word lines, and from the first word line driving circuit toward the second word line driving circuit,
  • the first, second, fourth and third memory cell array units are arranged in this order, and the third selection circuit connects the third write circuit and the third bit line.
  • the third on-resistance value that is the resistance value of the third selection circuit is the fourth on-state value when the fourth selection circuit connects the fourth write circuit and the fourth bit line. It may be larger than the fourth on-resistance value which is the resistance value of the selection circuit.
  • the current during writing is made constant without depending on the distance from the word line driving circuit at both ends. Even in a large-scale memory cell array with long word lines, variations in write operations are suppressed.
  • the setting range of the current drive capability of the selection circuit can be reduced, and the layout efficiency in the memory cell array can be improved.
  • Each of the first and second selection circuits includes a bit line selection switch element for applying a write voltage to a corresponding bit line, and an NMOS transistor connected in series with the bit line selection switch element.
  • An N-type current limiting element and a P-type current limiting element composed of PMOS transistors are connected in parallel, and one of the N-type current limiting element and the P-type current limiting element is When turned on, the other is selectively turned on so that the other of the N-type and P-type current limiting elements constituting the first selection circuit is turned on. It may be larger than the on-resistance value of one of the N-type and P-type current limiting elements constituting the second selection circuit.
  • the selection circuit is composed of a bit line selection switch element and a current limiting element, and the selection of the bit line and the current limitation are realized by independent elements. Since either the transistor or the PMOS transistor can be freely selected, the dependency on the memory cell position is suppressed even in a variable resistance nonvolatile memory device having three or more layers.
  • each of the plurality of memory cells may be configured by connecting the resistance change element and a current control element having nonlinear current-voltage characteristics in series.
  • variable resistance nonvolatile memory device having a cross-point structure
  • an embodiment of a method for calculating an on-resistance value of a selection circuit in a variable resistance nonvolatile memory device is commonly connected to a plurality of word lines.
  • the wiring resistance of the word line for each (k ⁇ 1) section divided by the memory cell array unit is RWL
  • the on-resistance of the first selection circuit that connects the selected memory cell, which is the memory cell selected in the first memory cell array unit closest to the word line driving circuit, and the write circuit is R (1), and the selection is performed.
  • the current flowing through the selected memory cell is changed to the first low resistance current value.
  • I0 the voltage drop amount VW (h) on the word line from the word line drive circuit to the h-th (1 ⁇ h ⁇ k) memory cell array unit is used as the voltage drop for each word line section.
  • the sum of the quantities is calculated using at least the product of I0 and RWL and the variable h, and the hth memory cell connected to the write circuit is connected to the memory cell selected in the hth memory cell array unit.
  • the on-resistance R (h) of the selection circuit is calculated using at least the I0, the R (1), and the VW (h), thereby corresponding to the first to kth memory cell array units.
  • the on-resistance values of the first to kth selection circuits corresponding to the first to kth memory cell array units are set so that the first to kth low resistance current values are substantially equal. Set.
  • k is 5, and the ratios of the reciprocals of the on-resistance values of the first to fifth selection circuits are 0.81, 0.88, 0.94, 0, respectively. . ⁇ .0.04 centered on .98 and 1.00.
  • a selection circuit constituting a variable resistance nonvolatile memory device having a function of compensating for the voltage drop by the wiring resistance of the word line is designed.
  • one mode of a writing method in the variable resistance nonvolatile memory device is the writing method in the variable resistance nonvolatile memory device.
  • a word line driving circuit selectively drives the plurality of word lines, and the first and second write circuits apply a write voltage simultaneously to the first and second bit lines, respectively.
  • Writing is simultaneously performed on the first and second memory cells included in each of the first and second memory cell array units.
  • an embodiment of a variable resistance nonvolatile memory device having a 1T1R structure includes a plurality of bit lines, a plurality of word lines intersecting with the plurality of bit lines, and A plurality of source lines; a selection element that is arranged at an intersection of the plurality of bit lines and the plurality of source lines and is controlled to be turned on and off by each of the plurality of word lines; and a resistance change element.
  • a plurality of memory cells that reversibly change at least two resistance states of the first resistance state and the second resistance state, and at least one of the plurality of bit lines of the plurality of memory cells.
  • First writing for applying a writing voltage to the first bit line when a group of memory cells connected to the first bit line, which is a bit line, is a first memory cell array unit. And a collection of memory cells connected to a second bit line that is at least one bit line different from the first bit line of the plurality of bit lines.
  • a second write circuit for applying a write voltage to the second bit line is connected to at least one of the first write circuit and the first bit line.
  • a first selection circuit to be disconnected, a second selection circuit to connect or disconnect at least one of the second write circuit and the second bit line, and the plurality of source lines A first source line driving circuit for driving the plurality of word lines and a word line driving circuit for selectively driving the plurality of word lines.
  • the plurality of memory cells include a memory cell for data storage and a data storage device. And the first and second write circuits simultaneously apply a write voltage to the first and second bit lines, respectively, and the first and second write circuits respectively.
  • Write units of a plurality of memory cells that are simultaneously written by a write circuit include a memory cell intended for data storage and a memory cell not intended for data storage on the same word line.
  • the first memory cell array unit is arranged closer to the second memory cell array unit, and the first selection is the selection element included in the first memory cell array unit.
  • the first on-resistance value that is the resistance value in the on-state of the element is the on-state of the second selection element that is the selection element included in the second memory cell array unit. It is larger than the second on-resistance value which is the resistance value at.
  • the memory cell position dependency is eliminated by adjusting the characteristics of the bit line selection circuit rather than providing a special circuit or having a special structure.
  • a group of memory cells connected to a third bit line that is at least one bit line of the plurality of bit lines is a third memory cell array unit
  • a fourth bit line that is at least one bit line of the plurality of bit lines of the plurality of memory cells.
  • the group of the memory cells is a fourth memory cell array unit
  • a fourth write circuit for applying a write voltage to the fourth bit line, the third write circuit, and the third bit line A third selection circuit for connecting or disconnecting at least one of them, and a connection or disconnection of at least one of the fourth write circuit and the fourth bit line.
  • a fourth selection circuit and a second source line driving circuit for driving the plurality of source lines, the first source line driving circuit toward the second source line driving circuit, the second source line driving circuit.
  • the first, second, fourth, and third memory cell array units are arranged in this order, and are the resistance values in the ON state of the third selection element that is the selection element included in the third memory cell array unit.
  • the on-resistance value of 3 may be larger than a fourth on-resistance value that is a resistance value in an on state of the fourth selection element that is the selection element included in the fourth memory cell array unit.
  • the plurality of memory cells include a third memory cell array unit, which is a collection of memory cells connected to the first bit line, and a plurality of source lines connected to the second bit line.
  • a fourth memory cell array unit that is a group of memory cells in which the plurality of word lines are commonly connected to the third memory cell array unit; and the variable resistance nonvolatile memory device includes the first source
  • the third memory cell array unit is arranged closer to the line driver circuit than the fourth memory cell array unit, and the first memory cell array unit is arranged with respect to the first write circuit.
  • the second memory cell array unit is arranged closer to the third memory cell array unit, and the second memory cell array unit is the fourth memory cell array unit than the second write circuit.
  • the third on-resistance value which is the resistance value in the on-state of the third selection element that is the selection element included in the third memory cell array unit, is the fourth memory cell array unit. Larger than a fourth on-resistance value that is a resistance value in an on state of the fourth selection element that is the selection element included in the first selection resistance, and the first on-resistance value is larger than the third on-resistance value
  • the second on-resistance value may be larger than the fourth on-resistance value.
  • one mode of a writing method in the resistance variable nonvolatile memory device having the 1T1R structure according to the present invention is a writing method in the variable resistance nonvolatile memory device,
  • a first source line driver circuit selectively drives the plurality of source lines, and the word line driver circuit selects a source line driven by the first source line driver circuit among the plurality of word lines.
  • the corresponding word lines are selectively driven, and the first and second write circuits simultaneously apply write voltages to the first and second bit lines, respectively. Writing is simultaneously performed to the first and second memory cells included in each of the two memory cell array units.
  • variable resistance nonvolatile memory device according to the present invention will be described with reference to the drawings.
  • Each of the embodiments described below shows a preferred specific example of the present invention.
  • Numerical values, shapes, materials, constituent elements, arrangement positions and connection forms of constituent elements, operation procedures, and the like shown in the following embodiments are merely examples, and are not intended to limit the present invention.
  • the present invention is limited only by the claims. Therefore, among the constituent elements in the following embodiments, constituent elements that are not described in the independent claims indicating the highest concept of the present invention are not necessarily required to achieve the object of the present invention. It will be described as constituting a preferred form.
  • FIG. 25 shows a circuit configuration of a variable resistance nonvolatile memory device including a memory cell array having a single-layer crosspoint structure according to Embodiment 1 of the present invention.
  • the “resistance variable nonvolatile memory device” is also simply referred to as “memory cell array”.
  • This memory cell array includes n word lines WL0_0 to WL0_n ⁇ 1 driven by the word line driving circuit 40-1, and k ⁇ m bit lines BL0_0_0 to BL0_k-1_m ⁇ 1 that intersect the word lines in a non-contact manner. And divided into k partitions (memory cell array partitions M0_0 to M0_k ⁇ 1) in the word line direction. In multi-bit simultaneous writing, one bit line is selected for each of the memory cell array partitions M0_0 to M0_k ⁇ 1, and simultaneous writing of a total of k bits is performed. Note that write units of a plurality of memory cells that are simultaneously written include memory cells intended for data storage and memory cells not intended for data storage on the same word line.
  • the memory cell array partition M0_0 As a configuration of the memory cell array partitions M0_0 to M0_k-1, the memory cell array partition M0_0 will be described as an example as follows.
  • the memory cell array section M0_0 has n word lines WL0_0 to WL0_n ⁇ 1 and m bit lines BL0_0_0 to BL0_0_m ⁇ 1.
  • the memory cells 0_0_0_0 to 0_n-1_0_m-1 of the cross-point structure shown in FIG. 21A constituting the memory cell array section M0_0 are located at the intersections of the word lines WL0_0 to WL0_n-1 and the bit lines BL0_0_0 to BL0_0_m-1.
  • One end of the resistance change element 10 is connected to the corresponding word line, and one end of the current control element 20 is connected to the corresponding bit line.
  • the m bit lines BL0_0_m ⁇ 1 are respectively supplied to the first selection element in the first selection circuit S0_0 by the sub bit line selection control signal SL0 driven by the selection control line drive circuit 41.
  • the first selection circuit S0_0 is configured by serial connection of NMOS transistors TS0_0_0 to TS0_0_m-1 and transfer gates TC0_0 to TC0_m-1 as first selection elements. Since it functions as a switching element, the transfer gates TC0_0 to TC0_m-1 are not necessarily required in this embodiment.
  • the first selection element NMOS transistors TS0_0_0 to TS0_0_m-1 switch connection / disconnection between the sub bit line and the main bit line
  • transfer gates TC0_0 to TC0_m-1 switch connection / disconnection between the main bit line and the write circuit.
  • other memory cell array partitions M0_1 to M0_k-1 are connected to the memory cell array partition M0_0 in common with word lines, and the entire memory cell array has k bus width data lines IO0 to IOk-1. .
  • the k write circuits 60-0 to 60-k-1 corresponding to each of the k memory cell array partitions M0_0 to M0_k-1 are connected to the memory cells via the data lines IO0 to IOk-1, respectively. Supply the voltage required for resistance change.
  • the selection control line driving circuit 41 and the sub bit line selection control signal SL0 and the main bit so as to activate one bit line for each of the memory cell array sections M0_0 to M0_k ⁇ 1.
  • Bit line selection control signals CS0 to CSm-1 are output and simultaneous writing of k bits is performed.
  • a feature of the present embodiment is that the NMOS transistors TS0_0_0 to TS0_k-1_m ⁇ 1, which are examples of selection elements, compensate for a voltage drop due to the wiring resistance of the word line according to the distance from the word line driver circuit 40-1. Therefore, for each partition, the on-resistances of the selection circuits (S0_0 to S0_k-1) belonging to each partition (M0_0 to M0_k-1) are set so as to decrease as the distance from the word line driver circuit 40-1 increases. This suppresses the variation in the write current of the memory cell between the sections.
  • the channel width of the selection element in each section is discretely modulated (that is, the on-resistance value is adjusted so that the on-resistance value decreases as the distance from the word line driving circuit 40-1 increases). Is.
  • the on-resistance of each selection element and transfer gate becomes lower as the distance from the word line drive circuit 40-1 increases in each section. It may be set.
  • Patent Document 4 regarding the second resistance change layer 12 in contact with the upper electrode 11 and the first resistance change layer 13 in contact with the lower electrode 14, TaO x (0.8 ⁇ x ⁇ 1.9) or HfO x (0.9 ⁇ x ⁇ 1.6), or the first region containing the first oxygen-deficient transition metal oxide having a composition represented by MO x And MO y (where x ⁇ y) and the second region containing the second oxygen-deficient transition metal oxide having the composition represented by MO y can be applied (Patent Document 4). Patent No. 4554523), Patent Document 5 (Patent No. 4469022) and Patent Document 6 (Patent No. 455397)).
  • variable resistance nonvolatile memory device in this embodiment includes a plurality of bit lines BL0_0_0 to BL0_k-1_m ⁇ 1 and a plurality of bit lines BL0_0_0 to BL0_k ⁇ 1_m ⁇ 1 as characteristic components.
  • the plurality of memory cells 0_0_0_0 to 0_n-1_k-1_m-1 include at least the resistance change element 10 arranged at the intersections of the plurality of bit lines BL0_0_0 to BL0_k-1_m-1 and the plurality of word lines WL0_0 to WL0_n-1. And at least two resistance states of a first resistance state (for example, a low resistance state) and a second resistance state (for example, a high resistance state) are reversibly changed.
  • a first resistance state for example, a low resistance state
  • a second resistance state for example, a high resistance state
  • the first write circuit (for example, the write circuit 60-0) includes first bit lines (for example, bit lines BL0_0_0 to BL0_0_m) that are at least one bit line of the plurality of bit lines among the plurality of memory cells.
  • -1) is a circuit that selectively applies a write voltage to the first bit line when the set of memory cells connected to the memory cell array unit (memory cell array section M0_0) is used.
  • the second write circuit (for example, the write circuit 60-k-1) is a second write line that is at least one bit line different from the first bit line of the plurality of bit lines among the plurality of memory cells.
  • a group of memory cells connected to bit lines (for example, bit lines BL0_k-1_0 to BL0_k-1_m-1) is a second memory cell array unit (memory cell array section M0_k-1)
  • the second bit line Is a circuit for selectively applying a write voltage.
  • the first selection circuit (for example, a selection circuit S0_0 including NMOS transistors TS0_0_0 to TS0_0_m-1) is a circuit that connects or disconnects the first write circuit and at least one of the first bit lines. .
  • the second selection circuit (for example, the selection circuit S0_k-1 including the NMOS transistors TS0_k-1_0 to TS0_k-1_m-1) connects or does not connect the second write circuit and at least one of the second bit lines. A circuit to be connected.
  • the first word line drive circuit (word line drive circuit 40-1) is a circuit that selectively drives a plurality of word lines.
  • the plurality of memory cells 0_0_0_0 to 0_n-1_k-1_m-1 include memory cells intended for data storage and memory cells not intended for data storage.
  • the first and second write circuits apply a write voltage simultaneously to the first and second bit lines, respectively.
  • the write units of the plurality of memory cells that are simultaneously written by the first and second write circuits include a memory cell intended for data storage and a memory cell not intended for data storage on the same word line. included.
  • characteristic points are: (1) the first memory cell array unit is arranged closer to the first word line driving circuit than the second memory cell array unit;
  • the resistance value of the first selection circuit when one selection circuit (for example, the NMOS transistors TS0_0_0 to TS0_0_m ⁇ 1 constituting the selection circuit S0_0) connects the first write circuit and the first bit line.
  • a certain first on-resistance value is obtained when the second selection circuit (for example, NMOS transistors TS0_k-1_0 to TS0_k-1_m-1 constituting the selection circuit S0_k-1) is connected to the second write circuit and the second bit line. Is larger than the second on-resistance value, which is the resistance value of the second selection circuit when connected.
  • the channel width of the transistors constituting the first selection circuit is set smaller than the channel width of the transistors constituting the second selection circuit.
  • the selection control line drive circuit 41 outputs a sub bit line selection control signal and a main bit line selection control signal, thereby selecting one sub bit line for each of the plurality of memory cell array sections (M0_0 to M0_k ⁇ 1) ( S1).
  • the first word line driving circuit (word line driving circuit 40-1) selectively drives the plurality of word lines almost simultaneously with the plurality of writing circuits (writing circuits 60-0 to 60-k-1).
  • Each of the plurality of memory cell array units (memory cell array sections M0_0 to M0_k ⁇ ) is applied by simultaneously applying a write voltage to selected sub bit lines (for example, bit lines BL0_0,..., BL0_k-1_0) (S2). Write simultaneously to the memory cells included in each of 1).
  • selected sub bit lines for example, bit lines BL0_0,..., BL0_k-1_0
  • the selected word line is the word line WL0_0, and nine selected memory cells (9 pieces) are arranged evenly on the selected word line.
  • the word line is driven from the left end of the memory cell array.
  • FIG. 27 shows the ratio of the channel widths Wn0 to Wn8 of the NMOS transistors TS0_0_0 to TS0_8_0 (here, nine NMOS transistors belonging to each of the nine sections) as the first selection elements.
  • the NMOS transistors belonging to the near end section have a smaller channel width
  • the NMOS transistors belonging to the far end section have a larger channel width. .
  • FIG. 28 shows an equivalent circuit of the memory cell array of FIG.
  • voltage VL about 5V
  • 0V is applied to word line WL0_0.
  • the current flowing in the memory cell flows into the nine selected memory cells via the transfer gates TC0_0 to TC8_0 and the NMOS transistors TS0_0_0 to TS0_8_0, converges to one word line WL0_0, and causes a voltage drop due to the wiring resistance.
  • VL about 5V
  • FIG. 29 shows the memory cell position dependency of the voltage drop from the word line driving side in each memory cell.
  • the wiring resistance RWL of the word line is 11.3 ⁇
  • the current value to be passed through the memory cell is 140 ⁇ A.
  • the rate of increase of the potential in the word line becomes gentler toward the far end of the word line, as shown in FIG. 28, because the number of overlapping memory cell currents decreases as the wiring resistance RWL at the far end. .
  • the current drive capability of the NMOS transistors TS0_0_0 to TS0_8_0 at each position is proportional to the channel width ratio determined in FIG.
  • the ratio shown in the figure is an example on the assumption of a predetermined word line resistance and memory cell current.
  • FIG. 30 shows operating points of memory cells at representative positions in the first embodiment of the present invention.
  • the left and right ends of the memory cell array are illustrated.
  • only the left quadrant relating to the resistance reduction is extracted from the graph of the operating points for the resistance reduction and the resistance increase shown in FIG.
  • the IV characteristics M1 and M5 of the memory cell in FIG. 30 only the upper curve showing the transition from the high resistance state to the low resistance state via the point C shown in FIG.
  • the IV characteristics M1 of the memory cells 0_0_0_0 and 0_0_1_0 and the IV characteristics TSL1 of the NMOS transistors TS0_0_0 and TS0_1_0 are balanced at the intersection A1.
  • the memory cell current is 140 ⁇ A.
  • the potential at the word line floats by about 60 mV from FIG. For this reason, the low resistance applied voltage VL is reduced by this floating voltage, and in FIG. 30, the IV characteristic of the memory cell 0_0_8_0 is expressed as a characteristic M5 shifted to the left by 60 mV with respect to the characteristic M1.
  • the channel width of the NMOS transistor TS0_8_0 is set to about 1.25 times that of the NMOS transistors TS0_0_0 and TS0_1_0, the current driving capability increases, and the IV characteristic is characteristic.
  • the characteristic TSL5 is steeper than TSL1.
  • the point A5 where the characteristic M5 and the characteristic TSL5 intersect becomes the operating point.
  • the floating of the potential on the word line is compensated by the increase in the driving capability of the NMOS transistor, and the memory cell current is 140 ⁇ A.
  • the same value as the left end of the memory cell array is maintained.
  • FIG. 31 shows a result obtained by simulation of the amount of current flowing through the memory cell when a voltage for reducing resistance is simultaneously applied to each of the memory cells 0_0_0_0 to 0_0_8_0.
  • the channel width Wn of all the NMOS transistors TS0_0_0 to TS0_8_0 was verified as a ratio shown in FIG.
  • the memory cell current is suppressed to a range of 148 ⁇ A to 151 ⁇ A (a range of about 2% difference), current variation at the time of lowering the resistance than before is suppressed, and a stable resistance change is realized.
  • the first memory cell in the first memory cell array unit (for example, the memory cell array section M0_0) is changed from the second resistance state (high resistance state) to the first resistance state (low resistance state).
  • the maximum current flowing through the first memory cell when transitioning to the resistance state) is the first low resistance current value
  • the second current in the second memory cell array unit (for example, the memory cell array section M0_k ⁇ 1)
  • the maximum current flowing through the second memory cell when the memory cell transitions from the second resistance state (high resistance state) to the first resistance state (low resistance state) is set as the second low resistance current value.
  • the first selection circuit for example, the NMOS transistors TS0_0_0 to TS0_0_m-1 constituting the selection circuit S0_0
  • the second selection circuit e.g., NMOS transistors TS0_k-1_0 ⁇ TS0_k-1_m-1 which constitute the selection circuit S0_k-1) is set larger than the ON resistance of.
  • the number of parallel circuits for lowering resistance is improved with a simpler circuit design (that is, multi-bit simultaneous It is possible to suppress the current variation during writing depending on the position of the memory cell due to the wiring resistance of the word line, which has been a problem in writing).
  • the memory cell array commonly connected to the selected word line WL0_0 is divided into k-1 by the memory cell array section divided into k pieces in the direction orthogonal to the word lines, and divided into k-1.
  • the wiring resistance of each word line between each section is RWL.
  • the on-resistance of the first selection element connected to the memory cell array section closest to the word line driving circuit 40-1 is R (1), which corresponds to the slope of the characteristic TSL1 shown in FIG. 30 on the IV characteristic. is doing.
  • the memory cell current value when the resistance of the selected memory cell is reduced is assumed to be I0.
  • the potential on the word line in the h-th (1 ⁇ h ⁇ k) memory cell from the word line driving circuit 40-1 is expressed as follows.
  • VW (h) I0 ⁇ RWL ⁇ k ⁇ (k ⁇ 1) / 2 ⁇ I0 ⁇ RWL ⁇ (k + 1 ⁇ h) ⁇ (k ⁇ h) / 2
  • RV right-resistance of the h-th selection element connected to the h-th (1 ⁇ h ⁇ k) memory cell in the case where the memory cell current simultaneously being reduced in resistance.
  • R (h) (I0 ⁇ R (1) ⁇ VW (h)) / I0
  • This calculation formula makes it possible to calculate an appropriate on-resistance ratio.
  • the reciprocal of the on-resistance value of the first selection element is From the near end of the word line driving circuit 40-1, the values are 0.81, 0.88, 0.94, 0.98, and 1.00.
  • the variation of the wiring resistance is 10% and the variation of the on-resistance of the transistor is 10%, and the reciprocal ratio is set within a range of ⁇ 0.04.
  • the ratio of the channel width is set to 0.81, 0.88, 0.94 from the near end of the word line driving circuit 40-1 in the memory cell array. , 0.98, and 1.00 are preferable.
  • the on-resistance value of the selection circuit in the variable resistance nonvolatile memory device is calculated according to the procedure shown in the flowchart of FIG. That is, in a variable resistance nonvolatile memory device having k memory cell array partitions connected in common to a plurality of word lines and sequentially arranged from the word line driving circuit, the memory cell array partitions are first partitioned (k ⁇ 1) First selection that connects a selected memory cell, which is a memory cell selected in the first memory cell array partition closest to the word line driving circuit, to the write circuit, with RWL being the wiring resistance of the word line for each partition
  • the on-resistance in the circuit is R (1), and the current flowing through the selected memory cell when the selected memory cell transitions from the second resistance state to the first resistance state having a smaller resistance value is reduced to the first resistance.
  • Initial setting is performed to set the current value to I0 (S21).
  • the voltage drop amount VW (h) on the word line from the word line drive circuit to the h-th (1 ⁇ h ⁇ k) memory cell array partition is defined as the sum of the voltage drop amount for each partition of each word line.
  • Calculation is performed using at least the product of I0 and RWL and the variable h (S22).
  • the on-resistance R (h) of the h-th selection circuit that connects the memory cell selected in the h-th memory cell array section and the write circuit is set to at least I0, R (1), and VW (h).
  • the first to kth low resistance current values corresponding to the first to kth memory cell array sections are approximately equal to each other.
  • the on-resistance values of the first to kth selection circuits corresponding to the kth memory cell array section are set (S23).
  • the ratio of the reciprocals of the on-resistance values of the first to fifth selection circuits is 0.81, 0.88, 0.94, 0, respectively. It is determined to be within a range of ⁇ 0.04 centering on .98 and 1.00.
  • the currents (first to kth low resistance current values) that flow when the resistance of the memory cells belonging to the first to kth memory cell array sections is reduced are substantially equal, and the word line drive circuit Thus, writing with less variation depending on the position of the memory cell is realized.
  • the on-resistance of the NMOS transistors TS0_0_0 to TS0_8_0 is changed by changing the channel width of each of the NMOS transistors TS0_0_0 to TS0_8_0 as the first selection elements is described.
  • the on-resistance of each transistor may be changed by changing the parameter.
  • FIG. 33 shows a circuit configuration of a memory cell array having a cross-point structure having a two-layer structure as a second embodiment of the present invention.
  • the memory cells 1_0_0_0 to 1_n-1_k-1_m ⁇ in the second layer share the word line with the memory cell array (lower layer memory cell array) of the first embodiment shown in FIG. 1 is added.
  • This memory cell array includes n word lines WL0_0 to WL0_n ⁇ 1 driven by the word line driving circuit 40-1, and k ⁇ m main bit lines GBL0_0 to GBLk-1_m ⁇ 1 that intersect the word lines in a non-contact manner. And is divided into k partitions (memory cell array partitions M0_0 to M0_k ⁇ 1) in the word line direction.
  • k partitions memory cell array partitions M0_0 to M0_k ⁇ 1
  • write units of a plurality of memory cells that are simultaneously written include memory cells intended for data storage and memory cells not intended for data storage on the same word line.
  • the memory cell array partition M0_0 As a configuration of the memory cell array partitions M0_0 to M0_k-1, the memory cell array partition M0_0 will be described as an example as follows.
  • the memory cell array section M0_0 is connected to the first selection circuit S0_0 for the lower layer memory cell array and the third selection circuit S1_0 for the upper layer memory cell array, and is driven by the selection control line drive circuit 41.
  • two sub bit lines (lower layer sub bit line BL0_0_0 and upper layer sub bit line BL1_0_0, lower layer sub bit line BL0_0_1, upper layer sub bit line BL1_0_1,..., Or lower layer sub bit line BL0_0_m-1 and upper layer sub bit line are controlled by upper layer sub bit line selection control signal SL1.
  • One of BL1_0_m-1) is an NMOS transistor TS0_0_0 (lower layer) as a first selection element or a PMOS transistor TS1_0_0 (upper layer) as a third selection element,.
  • the transistors are selectively connected to the m main bit lines GBL0_0 to GBL0_m-1 via the transistor TS0_0_m-1 (lower layer) or the PMOS transistor TS1_0_m-1 (upper layer).
  • the main bit lines GBL0_0 to GBL0_m-1 are further passed through transfer gates TC0_0 to TC0_m-1 shown in FIG. 21B by main bit line selection control signals CS0 to CSm-1 driven by the selection control line drive circuit 41, respectively.
  • memory cell array partitions M0_1 to M0_k-1 are connected to the memory cell array partition M0_0 in common with word lines, and the entire memory cell array has k bus width data lines IO0 to IOk-1. .
  • the k write circuits 60-0 to 60-k-1 corresponding to each of the k memory cell array partitions M0_0 to M0_k-1 are connected to the memory cells via the data lines IO0 to IOk-1, respectively. Supply the voltage necessary for resistance change.
  • each of the memory cell array sections M0_0 to M0_k ⁇ 1 is selected to activate one layer (upper layer or lower layer) of memory cells and one main bit line.
  • Sub-bit line selection control signals SL0 to SL1 and main bit line selection control signals CS0 to CSm-1 are output from the control line drive circuit 41, and simultaneous writing of k bits is performed.
  • FIG. 34 schematically shows a configuration of a memory cell having a two-layer cross point structure configured in the present embodiment.
  • the resistance change element 10-1 is connected to the word line 70
  • the current control element 20-1 is connected to the current control element 20-1.
  • the resistance change element 10-2 is connected to the upper subbit line 71-2 to control the current.
  • the element 20-2 is connected to the word line 70, and the upper layer memory cell 51-2 and the lower layer memory cell 51-1 share the word line 70.
  • the upper layer memory cell and the lower layer memory cell have the same direction in which the resistance change element is formed, because variation in memory cell characteristics between the memory array layers can be suppressed.
  • the memory cell array partitions M0_0 and M0_k ⁇ 1 include n common word lines WL0_0 to WL0_n ⁇ 1, m lower subbit lines BL0_0_0 to BL0_k ⁇ 1_m ⁇ 1, and m upper subbit lines BL1_0_0. To BL1_k-1_m-1.
  • Lower layer sub bit lines BL0_0_0 to BL0_k-1_m-1 are connected to lower layer memory cells 0_0_0_0 to 0_n-1_k-1_m-1, respectively, and upper layer sub bit lines BL1_0_0 to BL1_k-1_m-1 are upper layer memory cells 1_0_0_0 to 1_n-1_k-1_m- 1 is connected to each.
  • Lower bit line bit lines BL0_0_0 to BL0_k-1_m-1 are controlled by sub bit line selection control signal SL0, while upper layer sub bit lines BL1_0_0 to BL1_k-1_m-1 corresponding to sub bit line selection control signal SL1 are main bit lines GBL0_0 to GBLk ⁇ .
  • a double-layer bit line structure selectively connected to 1_m ⁇ 1 is employed.
  • the lower electrode (sub bit line 71-1 side) is directed in the positive direction with respect to the upper electrode (word line 70 side) of the resistance change element 10-1. Apply a voltage of. For this reason, 0V is applied to the selected word lines WL0_0 to 0_n-1, and the voltage VL is applied to the selected k lines of the selected sub bit lines BL0_0_0 to 0_k-1_m-1, thereby controlling the memory cell current during the low resistance operation.
  • the source follower that is, to operate so as to increase the substrate bias effect
  • the first selection circuit is configured by an NMOS transistor that is a first selection element
  • the third selection circuit is a third selection circuit. This is a direction of a current that flows through the first selection circuit when the memory cell transitions from the second resistance state (high resistance state) to the first resistance state (low resistance state).
  • the first current direction (that is, the current direction when the resistance is lowered) and the first time when the memory cell transitions from the first resistance state (low resistance state) to the second resistance state (high resistance state)
  • the second current direction (that is, the current direction when the resistance is increased) that is the direction of the current flowing through the selection circuit is opposite, and the first selection circuit (first selection elements TS0_0_0 to TS0_k-1_ -1) and the third selection circuit (third selection elements TS1_0_0 to TS1_k-1_m-1) have a second current direction (that is, a current direction when the resistance is reduced) (that is, a current direction when the resistance is reduced).
  • the memory cells are connected in such a positional relationship that the substrate bias effect is larger than the current direction when the resistance is increased.
  • the selected word line is the word line WL0_0, and the memory cell array is equally arranged on the selected word line.
  • a circuit model in which nine selected memory cells (9 memory cells belonging to each of the 9 partitions) are bundled by 2 memory cells by the wiring resistance of the word line is used.
  • the word line is driven from the left end of the memory cell array.
  • FIG. 27 shows the ratio of the channel widths Wn0 to Wn8 of the NMOS transistors TS0_0_0 to TS0_8_0 as the first selection elements in the selection circuit S0_0 for the lower layer memory cell array.
  • FIG. 35 shows the ratios of the channel widths Wp0 to Wp8 of the PMOS transistors TS1_0_0 to TS1_8_0 as the third selection elements in the selection circuit S1_0 for the upper-layer memory cell array. It is preferable that the first selection element and the third selection element in the same memory cell array section are adjusted so that the current drive capability at the time of reducing the resistance becomes equal.
  • a feature of the present embodiment is that the memory cell array has a two-layer structure as compared with the first embodiment.
  • the first selection element for selectively connecting to the main bit line an NMOS transistor is provided for each layer.
  • the first selection element for the lower-layer memory cell array and the PMOS transistor (third selection element for the upper-layer memory cell array) are distinguished from each other.
  • the plurality of subbit lines includes the first subbit line (for example, subbit lines BL0_0_0 to BL0_0_m ⁇ 1) and the second subbit.
  • Lines for example, sub bit lines BL0_k-1_0 to BL0_k-1_m-1) are formed in a lower layer, and third sub bit lines (for example, sub bit lines BL1_0_0 to BL1_0_0 to BL1_0_0) are formed of at least one of the plurality of sub bit lines.
  • BL1_0_m-1) and fourth sub bit lines are formed in an upper layer, and (2) a plurality of memory cells include a first sub bit line and a third sub bit line.
  • a first memory cell array unit that is a collection of memory cells connected to the sub-bit lines;
  • a second memory cell array units to the sub bit line and the fourth sub-bit line is a collection of connected memory cells are included.
  • the variable resistance nonvolatile memory device of this embodiment includes (3) a first write circuit (for example, the write circuit 60-0) and the first sub-bit line connected to the first write circuit.
  • a first selection element for example, NMOS transistors TS0_0_0 to TS0_0_m-1) that connects at least one of them and a third selection element (for example, PMOS transistor TS1_0_0) that connects to at least one of the third sub-bit lines.
  • a second write circuit eg, write circuit 60-k-1 and at least one of the second sub-bit lines connected to the second write circuit
  • a second selection element for example, NMOS transistors TS0_k-1_0 to TS0_k-1_m-1 and a fourth sub-device Fourth selection element (e.g., PMOS transistors TS1_k-1_0 ⁇ TS1_k-1_m-1) to be connected of the bets line of at least one and further comprising.
  • the memory cell in the lower layer memory cell array of the first and second memory cell array units, when a current flows from the word line to the bit line through the memory cell, the memory cell transitions to a higher resistance state.
  • the memory cell In the upper memory cell array of the first and second memory cell array units, the memory cell is connected to the word line and the sub bit line as described above, and when the current flows from the sub bit line to the word line through the memory cell, the memory cell is higher.
  • Memory cells are connected to the word lines and sub-bit lines so as to transition to the resistance state.
  • the characteristic points are (1) the first and second selection elements are constituted by NMOS transistors, the third and fourth selection elements are constituted by PMOS transistors, and (2) the second selection elements.
  • the first memory cell array section is disposed closer to the first word line driving circuit than the second memory cell array section, and the first selection element includes the first write circuit and the first sub-bit line.
  • the first on-resistance value that is the resistance value of the first selection element when connected is the first on-resistance value when the second selection element connects the second write circuit and the second sub-bit line.
  • the first memory cell array unit is closer to the second word array driving circuit than the second memory cell array unit.
  • the third on-resistance value which is the resistance value of the third selection element
  • the fourth sub-bit line are larger than the fourth on-resistance value that is the resistance value of the fourth selection element.
  • FIG. 36 shows an equivalent circuit of an upper-layer memory cell array in which the third selection element is a PMOS transistor in the memory cell array of FIG.
  • the selected word line is the word line WL0_0, and nine selected memory cells (9 pieces) are arranged evenly on the selected word line.
  • the memory cell current is supplied to the main bit lines GBL0_0 to 8_0 via the PMOS transistors TS1_0_0 to TS1_8_0 connected to the memory cells. Further, it flows into the write circuits 60-0 to 60-k-1 via the transfer gates TC0_0 to TC8_0.
  • the on-resistance of the selection element can be adjusted by changing the channel width of the PMOS transistor constituting the selection element. That is, the ratio of the channel widths Wp0 to Wp8 of the PMOS transistors TS1_0_0 to TS1_8_0 as the third selection elements is smaller in the section closer to the left end of the memory cell array close to the word line driving circuit 40-1, in other words, closer to the right end.
  • the potential drop in the word line can be compensated by discretely determining the area so as to be larger.
  • the current driving capability of the PMOS transistor at each position is proportional to the ratio of the channel width determined in FIG.
  • the access to the lower layer memory cell is the same as that in the first embodiment, so that the description thereof is omitted.
  • the only difference from the lower layer memory cell is that the selection element is changed from the first selection element of the NMOS transistor to the third selection element of the PMOS transistor.
  • the PMOS transistors TS1_0_0 to TS1_8_0 that are the third selection elements are adjusted in size by matching the on-resistance when the resistance is lowered with the NMOS transistors TS0_0_0 to TS0_8_0 that are the first selection elements.
  • the source follower can be operated in the same manner as the NMOS transistor which is the first selection element when the resistance of the lower layer memory cell is lowered. Is possible.
  • the memory cell current is suppressed to a range of 148 ⁇ A to 151 ⁇ A (a range of about 2% difference), and the current variation at the time of lowering the resistance is suppressed and stable. Resistance change is expected.
  • the upper layer memory cell and the lower layer memory cell share the word line with each other, and the formation direction of the resistance change element is matched. It was shown that even in a two-layer cross-point configuration formed by a simple manufacturing process, it is possible to suppress variation in resistance state depending on the memory cell position due to the wiring resistance of the word line.
  • the characteristics of the present embodiment can be applied to a multi-layer cross-point configuration of three or more layers.
  • FIG. 37 shows a variation of the selection circuit in the memory cell array having the cross-point structure according to the second embodiment of the present invention shown in FIG. 33, which is used as the NMOS transistor and the third selection element used as the first selection element.
  • the circuit of another structure regarding the combination of a PMOS transistor is shown.
  • the NMOS transistor 16-3 to which the selection signal SL0 is input is connected to the lower layer sub-bit line
  • the NMOS transistor 16-3 is activated and the NMOS transistor 16-4 is deactivated. Further, a predetermined potential is applied to the gate CMN of the NMOS transistor 16-2 as a selection element for applying a current limit for activation, and a high voltage is applied to the gate CMP of the PMOS transistor 17-2 for deactivation. To do.
  • the NMOS transistor 16-3 is deactivated and the NMOS transistor 16-4 is activated. Further, a predetermined potential is applied to the gate CMP of the PMOS transistor 17-2 as a selection element for applying a current limit for activation, and a low voltage is applied to the gate CMN of the NMOS transistor 16-2 for deactivation.
  • the selection elements for limiting the current in the upper bit line and the lower bit line are NMOS transistor and PMOS, respectively. It is fixed to either of the transistors. For this reason, although it has a simple configuration in terms of circuit and layout, it has one kind of polarity for both different-layer memory cell arrays that share bit lines and have different voltage application directions when the resistance is reduced. Since the current cannot be limited by the transistor, the circuit cannot cope with a cross-point configuration of three layers or more.
  • each sub-bit line has three or more layers using NMOS transistors and PMOS transistors.
  • an NMOS transistor and a PMOS transistor can be selected as selection elements for limiting the current in accordance with the layer position of the memory cell array to be accessed, so that a cross-point configuration of three or more layers can be supported.
  • bit line selection switch element here, NMOS transistor 16-3 or 16-4
  • An N-type current limiting element composed of an NMOS transistor 16-2 and a P-type current limiting element composed of a PMOS transistor 17-2 are connected in series with a bit line selection switch element. It consists of a current limiting element.
  • the N-type current limiting element and the P-type current limiting element are selectively turned on so that when one is turned on and the other is turned off, and when a low resistance current is passed through the upper layer memory cell and the lower layer memory cell, Connected to be a source follower connection.
  • the on-resistance value (first on-resistance value) of the first selection circuit closer to the word line driving circuit is the on-resistance value (second on-resistance) of the second selection circuit farther from the word line driving circuit. It is configured to be larger than (value). As a result, it is possible to compensate for the voltage drop due to the wiring resistance of the word line.
  • FIG. 38 shows a circuit configuration in which word lines are driven from both sides of a memory cell array, as a third embodiment of the present invention, for a memory cell array having a hierarchical cross-point structure in which a plurality of memory cell array sections are arranged in the bit line direction. .
  • a configuration of a memory cell array having a hierarchical cross-point structure having j layers will be described.
  • the memory cell array according to the present embodiment includes j ⁇ n word lines WL0_0 to WLj-1_n ⁇ 1 driven from two sides of the memory cell array by two word line driving circuits 40-1 and 40-2, word lines, J ⁇ k ⁇ m sub-bit lines BL0_0_0 to BLj-1_k-1_m ⁇ 1 that intersect in a non-contact manner, and j sections in the direction in which the sub-bit lines are arranged (the depth direction toward the drawing, that is, the hierarchical direction) , And divided into k sections in the word line direction (left and right direction as viewed in the drawing).
  • write units of a plurality of memory cells that are simultaneously written include memory cells intended for data storage and memory cells not intended for data storage on the same word line.
  • the memory cell array section M0_0 As a configuration of the memory cell array sections M0_0 to Mj-1_k-1, the memory cell array section M0_0 will be described as an example as follows.
  • the memory cell array section M0_0 has n word lines WL0_0 to WL0_n ⁇ 1 and m subbit lines BL0_0_0 to BL0_0_m ⁇ 1.
  • the memory cells 0_0_0_0 to 0_n-1_0_m-1 shown in FIG. 21A constituting the memory cell array section M0_0 are respectively connected to the intersections of the word lines WL0_0 to WL0_n-1 and the sub bit lines BL0_0_0 to BL0_0_m-1. 1, one end of the resistance change element 10 is connected to the corresponding word line, and one end of the current control element 20 is connected to the corresponding sub-bit line.
  • the sub bit lines BL0_0_0 to BL0_0_m-1 are respectively passed through NMOS transistors TS0_0_0 to TS0_0_m-1 as the first selection elements in the selection circuit S0_0 by the sub bit line selection control signal SL0 driven by the selection control line drive circuit 41.
  • NMOS transistors TS0_0_0 to TS0_0_m-1 are respectively passed through NMOS transistors TS0_0_0 to TS0_0_m-1 as the first selection elements in the selection circuit S0_0 by the sub bit line selection control signal SL0 driven by the selection control line drive circuit 41.
  • j memory cell array sections M0_0 to Mj-1_0 arranged in the hierarchical direction are respectively connected to main bit lines GBL0_0 to GBL0_m-1 by sub bit line selection control signals SL0 to SLj-1. It has a line configuration.
  • Main bit lines GBL0_0 to GBL0_m-1 are further selectively connected to data line IO0 via transfer gates TC0_0 to TC0_m-1 shown in FIG. 21B, respectively.
  • the other memory cell array partitions M0_1 to Mj-1_k-1 are connected to the memory cell array partitions M0_0 to Mj-1_0 in common with the word lines, and k buses IO0 to IOk-1 in the entire memory cell array.
  • the k write circuits 60-0 to 60-k-1 corresponding to each of the k memory cell array sections arranged in the word line direction are respectively connected to the memory cells via the data lines IO0 to IOk-1. Supply the voltage required for resistance change.
  • each of k memory cell array sections in the word line direction is selected to activate one layer and one main bit line in the memory cell hierarchical structure.
  • Sub-bit line selection control signals SL0 to SLj-1 and corresponding main bit line selection control signals CS0 to CSm-1 are output from the control line drive circuit 41, and simultaneous writing of k bits is performed.
  • k 18 (the number of partitions in the word line direction is 18), the selected word line is the word line WL0_0, and the 18 selected memory cells are evenly arranged on the selected word line.
  • a circuit model in which (18 memory cells belonging to each of 18 partitions) is bundled by 2 memory cells by the wiring resistance of the word line is used.
  • the word lines are driven from both the left end and the right end of the memory cell array.
  • FIG. 39 shows an example of the optimum ratio of the channel widths Wn0 to Wn17 of the NMOS transistors TS0_0_0 to TS0_17_0 as the first selection elements in the selection circuits S0_0 to S0_k-1.
  • a feature of the present embodiment is that, in contrast to the first embodiment, the memory cell array has a configuration of j hierarchical bit lines in which units of the memory cell array are arranged in the direction in which the main bit lines are arranged. It is possible to electrically isolate a plurality of memory cell array sections by the NMOS transistor.
  • the second is that the word line driving circuits 40-1 and 40-2 are arranged at both ends of the memory cell array and the word lines are driven from both sides as compared with the first embodiment. It can also be considered that the memory cell array of the first embodiment is mirror-inverted to the left and right, and the horizontally inverted memory cell array is additionally arranged on the right side of the memory cell array of the first embodiment.
  • variable resistance nonvolatile memory device is (1) connected to the first sub bit line that is at least one sub bit line of the plurality of sub bit lines among the plurality of memory cells.
  • a first write circuit that applies a write voltage to the first sub-bit line when the set of memory cells is a first memory cell array section; and (2) a plurality of sub-bit lines among the plurality of memory cells.
  • Second write voltage for applying a write voltage to the second sub-bit line when a group of memory cells connected to the second sub-bit line which is at least one of the sub-bit lines is defined as the second memory cell array section.
  • a third sub-bit line that is at least one sub-bit line of the plurality of sub-bit lines among the plurality of memory cells.
  • a third write circuit for applying a write voltage to the third sub-bit line when the group of the memory cells formed is a third memory cell array section, and (4) a plurality of sub-bit lines among the plurality of memory cells.
  • 4th write for applying a write voltage to the fourth sub-bit line when a group of memory cells connected to the fourth sub-bit line which is at least one of the sub-bit lines is a fourth memory cell array section
  • a circuit (5) a first selection circuit that connects or disconnects at least one of the first write circuit and the first sub-bit line; and (6) a second write circuit and a second sub-bit.
  • a second selection circuit for connecting or disconnecting at least one of the lines; and (7) connecting at least one of the third write circuit and the third sub-bit line.
  • a third selection circuit for disconnecting, (8) a fourth selection circuit for connecting or disconnecting at least one of the fourth write circuit and the fourth sub-bit line, and (9) a plurality of The first word line driving circuit (word line driving circuit 40-1) and the second word line driving circuit (word line driving circuit 40-2) are arranged at both ends of the word line and drive a plurality of word lines from both sides. ).
  • a characteristic point is that the first, second, fourth, and third points from the first word line driving circuit (40-1) to the second word line driving circuit (40-2).
  • the memory cell array partitions are arranged in this order, the first and second memory cell array partitions are arranged on the first word line driving circuit side from the center of the entire memory cell array, and the third and fourth memory cell array partitions are the memory cell array.
  • the first selection circuit close to the first word line driving circuit connects the first writing circuit and the first sub-bit line when the second word line driving circuit is arranged from the center of the whole.
  • the first on-resistance value which is the resistance value of the first selection circuit when the second selection circuit far from the first word line driving circuit is connected to the second write circuit and the second sub-bit line And when connecting with A third selection circuit that is larger than the second on-resistance value that is the resistance value of the selection circuit and that is close to the second word line driving circuit connects the third write circuit and the third sub-bit line.
  • the third on-resistance value which is the resistance value of the third selection circuit, is that the fourth selection circuit far from the second word line driving circuit connects the fourth write circuit and the fourth sub-bit line.
  • the fourth on-resistance value is larger than the fourth on-resistance value of the fourth selection circuit.
  • the selection circuits may include current limiting elements 16-2 and 17-2 shown in FIG. 37, respectively.
  • FIG. 40 shows an equivalent circuit of the memory cell array of FIG.
  • the voltage VL (about 5V) is applied to the data lines IO0 to IO17, and 0V is applied to the word line WL0_0 from the word line driver circuits 40-1 and 40-2 at both ends.
  • the low-resistance currents flow into 18 selected memory cells via the transfer gates TC0_0 to TC17_0 and the NMOS transistors TS0_0_0 to TS0_17_0, which are the first selection elements, respectively, and converge on one word line WL0_0.
  • the voltage flows into the first word line drive circuit 40-1 and the second word line drive circuit 40-2 at both ends with a voltage drop.
  • FIG. 41 shows the memory cell position dependency of the potential on the word line in each memory cell.
  • the wiring resistance RWL of the word line is 11.3 ⁇
  • the current value to be passed through the memory cell is 140 ⁇ A.
  • the floating of the potential on the word line becomes larger at a position far from the first word line driving circuit 40-1 and the second word line driving circuit 40-2, that is, near the center of the word line. .
  • the reason why the rate of increase of the potential on the word line becomes gentler in the center is that, as shown in FIG. 40, the number of superimposed memory cell currents decreases as the wiring resistance is in the center of the word line.
  • the on-resistance of the selection circuit belonging to each section is set to the first word line driving circuit 40-1 and the second word line driving circuit 40-2 for each section.
  • the distance is set so as to decrease as the distance from the distance increases, thereby suppressing variations in the write current of the memory cells between the sections.
  • the channel widths Wn0 to Wn17 of the NMOS transistors TS0_0_0 to TS0_17_0 as the first selection elements are assigned to the first word line driving circuit 40-1 and the second word line driving circuit 40-2. It is determined discretely so that the section closer to both ends of the closer memory cell array is smaller, in other words, the section closer to the center is larger.
  • the current drive capability of the NMOS transistor at each position is proportional to the ratio of the channel width determined in FIG.
  • the ratio shown in FIG. 39 is an example on the assumption of a predetermined word line resistance and memory cell current.
  • the on-resistance of each selection element and transfer gate is set to the first word line drive circuit 40-1 and the second word line drive in each section.
  • the distance from the circuit 40-2 may be set to decrease as the distance increases.
  • the equivalent circuit of the memory cell array circuit according to the third embodiment of the present invention shown in FIG. 40 is mirror-reversed to the left and right with respect to the equivalent circuit diagram of the memory cell array circuit according to the first embodiment shown in FIG. In this configuration, an equivalent circuit that is horizontally reversed is additionally arranged on the right side of the circuit.
  • the operating point of the memory cell located at the left and right ends of the word line WL0_0 in FIG. 40 is regarded as the operating point of the leftmost memory cell of the word line WL0_0 in FIG. 28, and the memory cell at the center of the word line WL0_0 in FIG.
  • the operating point can be regarded as the operating point of the memory cell located at the right end of the word line in FIG.
  • FIG. 42 shows a result obtained by simulating a low resistance current amount flowing in each memory cell when a voltage for reducing the resistance is simultaneously applied to each of the memory cells 0_0_0_0 to 0_0_17_0.
  • the channel width Wn of all NMOS transistors was verified as a ratio shown in FIG.
  • the memory cell current is suppressed to a range of 148 ⁇ A to 151 ⁇ A (a range of about 2% difference), current variation at the time of lowering the resistance than before is suppressed, and a stable resistance change is realized.
  • the present invention can be applied to a memory cell array having a hierarchical bit line configuration.
  • the size ratio gap (maximum difference) of the NMOS transistors that are the selection elements in the memory cell array having a longer word line length than in the first embodiment Therefore, it is possible to realize a configuration with a small dead space in design.
  • FIG. 43 shows a circuit configuration of a memory cell array having a hierarchical cross-point structure according to the fourth embodiment of the present invention.
  • the configuration of the memory cell is the same as that of Embodiment 3, but the on-resistance value of the first selection element is determined in consideration of not only the word line but also the wiring resistance of the main bit line. Is different.
  • This memory cell array includes j ⁇ n word lines WL0_0 to WLj ⁇ 1_n ⁇ 1 driven by the first word line driving circuit 40-1, j ⁇ k ⁇ m sub-bits that intersect the word lines in a non-contact manner.
  • write units of a plurality of memory cells that are simultaneously written include memory cells intended for data storage and memory cells not intended for data storage on the same word line.
  • the memory cell array section M0_0 As a configuration of the memory cell array sections M0_0 to Mj-1_k-1, the memory cell array section M0_0 will be described as an example as follows.
  • the memory cell array section M0_0 has n word lines WL0_0 to WL0_n ⁇ 1 and m subbit lines BL0_0_0 to BL0_0_m ⁇ 1.
  • the memory cells 0_0_0_0 to 0_n-1_0_m-1 shown in FIG. 21A constituting the memory cell array section M0_0 are respectively connected to the intersections of the word lines WL0_0 to WL0_n-1 and the sub bit lines BL0_0_0 to BL0_0_m-1. 1, one end of the resistance change element 10 is connected to the corresponding word line, and one end of the current control element 20 is connected to the corresponding bit line.
  • the sub bit line BL0_0_m-1 is transmitted through the NMOS transistors TS0_0_0 to TS0_0_m-1 as the first selection elements in the selection circuit S0_0. Connected to the lines GBL0_0 to GBL0_m-1.
  • j memory cell array sections M0_0 to Mj-1_0 arranged in the hierarchical direction have hierarchical bit line configurations that are selectively connected to main bit lines GBL0_0 to GBL0_m-1 by sub bit line selection control signals SL0 to SLj-1. It has become.
  • Main bit lines GBL0_0 to GBL0_m-1 are further selectively connected to data line IO0 via transfer gates TC0_0 to TC0_m-1 shown in FIG. 21B.
  • the other memory cell array partitions M0_1 to Mj-1_k-1 are connected to the memory cell array partitions M0_0 to Mj-1_0 in common with the word lines, and k buses IO0 to IOk-1 in the entire memory cell array.
  • the k write circuits 60-0 to 60-k-1 corresponding to each of the k memory cell array sections arranged in the word line direction are respectively connected to the memory cells via the data lines IO0 to IOk-1. Supply the voltage required for resistance change.
  • each of k memory cell array sections in the word line direction is selected to activate one layer and one main bit line in the memory cell hierarchical structure.
  • Sub-bit line selection control signals SL0 to SLj-1 and main bit line selection control signals CS0 to CSm-1 are output from the control line drive circuit 41, and simultaneous writing of k bits is performed.
  • the word line is driven from the left end of the memory cell array.
  • the ratio of the channel widths Wn0_0 to Wn7_8 of the NMOS transistors TS0_0_0 to TS7_8_0 as the first selection elements in the selection circuits S0_0 to Sj-1_k_1 is determined as follows.
  • Wnb_0 the channel width of the NMOS transistor closest to the word line driver circuit
  • Wnb_1 the channel width of the NMOS transistor closest to the word line driver circuit
  • Wn0_a channel width of the NMOS transistor closest to the write circuit
  • Wn1_a channel width of the NMOS transistor farthest from the writing circuit
  • the NMOS transistors TS0_0_0 to TSj-1_k-1_m-1 have a distance from the main bit line from the write circuits 60-0 to 60-k-1 for each section. (That is, considering the wiring resistance of the main bit line), the channel width is discretely adjusted.
  • the plurality of subbit lines includes the first subbit line including at least one subbit line among the plurality of subbit lines.
  • bit lines BL0_0_0 to BL0_0_m-1 bit lines BL0_k-1_0 to BL0_k-1_m-1
  • third sub bit lines for example, bit lines BLj-1_0_0 to BLj-1_0_m) -1
  • fourth sub bit lines for example, bit lines BLj-1_k-1_0 to BLj-1_k-1_m-1
  • a plurality of memory cells include first sub bit lines.
  • a first memory cell array unit for example, memory cell array section M0_0
  • a second memory cell array unit for example, memory cell array section M0_k-1
  • a third memory cell array section for example, Mj-1_0
  • a fourth subbit line which are a group of memory cells connected to the subbit line.
  • a fourth memory cell array partition eg, Mj-1_k-1 that is a collection of connected memory cells.
  • the variable resistance nonvolatile memory device includes (3) a first selection circuit (for example, an NMOS transistor TS0_0_0) that connects the first write circuit and at least one of the first sub-bit lines.
  • a first selection circuit for example, an NMOS transistor TS0_0_0
  • a third selection circuit for example, including NMOS transistors TSj-1_0_0 to TSj-1_0_m-1) that connects the first write circuit and at least one of the third sub-bit lines.
  • a second selection circuit for example, including NMOS transistors TS0_k-1_0 to TS0_k-1_m-1) that connects the second write circuit and at least one of the second sub-bit lines
  • a second A fourth selection circuit for example, NMOS
  • the first memory cell array section is arranged closer to the first word line drive circuit (word line drive circuit 40-1) than the second memory cell array section, and the third The memory cell array unit is arranged closer to the fourth memory cell array unit, and (5) the first memory cell array unit is the third memory cell unit with respect to the first write circuit (for example, the write circuit 60-0).
  • the second memory cell array unit is disposed closer to the second write circuit (for example, the write circuit 60-k-1) than the fourth memory cell array unit.
  • the first on-resistance value which is the resistance value of the first selection circuit when the first selection circuit connects the first write circuit and the first sub-bit line, is 2 choices
  • the second selection circuit is larger than the second on-resistance value that is the resistance value of the second selection circuit.
  • the third on-resistance value which is the resistance value of the third selection circuit when the write circuit and the third sub-bit line are connected, is determined by the fourth selection circuit and the fourth sub-bit. It is larger than the fourth on-resistance value, which is the resistance value of the fourth selection circuit when the line is connected.
  • the first on-resistance value which is the resistance value of the first selection circuit when the first selection circuit connects the first write circuit and the first sub-bit line, is the third value. Is larger than a third on-resistance value that is a resistance value of the third selection circuit when the first write circuit and the third sub-bit line are connected, and the second selection circuit
  • the second on-resistance value which is the resistance value of the second selection circuit when the second write circuit and the second sub-bit line are connected, is determined by the fourth selection circuit and the fourth write circuit. This is larger than the fourth on-resistance value which is the resistance value of the fourth selection circuit when the sub-bit line is connected.
  • the third on-resistance value is smaller than the first on-resistance value
  • (2) the fourth on-resistance is characteristic. The value is smaller than the second on-resistance value. That is, the voltage drop due to the wiring resistance in the main bit line is compensated.
  • FIG. 44A shows an equivalent circuit in the memory cell array of FIG. 43 when the resistance is lowered for the memory cell array sections M0_0 to M0_8 in the first hierarchy closest to the write circuits 60-0 to 60-k-1.
  • FIG. 44B shows an equivalent circuit at the time of lowering the resistance of the eighth-layer memory cell array sections M7_0 to M7_8 farthest from the write circuits 60-0 to 60-k-1.
  • the voltage VL (for example, about 5V) is applied to the data lines IO0 to IO8, and for example, 0V is applied to the selected word line WL0_0 or WL7_0.
  • the current flowing through the memory cell flows into nine selected memory cells via the transfer gates TC0_0 to TC8_0, NMOS transistors TS0_0_0 to TS0_8_0, or TS7_0_0 to TS7_8_0, and converges to one word line WL0_0 or WL7_0.
  • the voltage flows into the word line drive circuits at both ends while being accompanied by a voltage drop due to resistance.
  • the main bit lines GBL0_0 to transfer gates TC0_0 to TC8_0 The wiring resistance RBL of GBL8_0 is large, and the potential drop from the data line applied voltage VL (about 5 V) is the largest.
  • the channel widths Wn0_0 to Wn7_8 of the NMOS transistors TS0_0_0 to TS7_8_0 as the first selection elements are set to the word line so as to compensate for the potential floating in the word line and the potential drop in the data line (main bit line).
  • the section closer to the left end of the memory cell array close to the line drive circuit 40-1 is smaller, in other words, the section closer to the right end is larger and closer to the lower end of the memory cell array close to the write circuits 60-0 to 60-8. It is determined discretely so that the smaller the section, in other words, the larger the section closer to the upper end.
  • the current drive capability of the NMOS transistor at each position is proportional to the determined channel width ratio.
  • the equivalent circuit of the memory cell array circuit according to the fourth embodiment of the present invention corresponds to the voltage drop due to the wiring resistance of the word line shown in the equivalent circuit diagram of the memory cell array circuit according to the first embodiment shown in FIG. Then, the voltage VL (about 5 V) applied to the data lines IO0 to IO8 is reduced by the sum of the voltage drop due to the wiring resistance of the main bit line.
  • the IV characteristic M1 of the partition M0_0 of the memory cell array close to the word line drive circuit 40-1 and the write circuits 60-0 to 60-8.
  • the IV characteristic M5 is shifted to the left by the voltage sum.
  • each of the NMOS transistors TS0_0_0 to TS7_8_0 has a channel width corresponding to the slope of the IV characteristic TSL5 intersecting with the characteristic M5 at the point A5 having the same current value as the point A1 where the IV characteristic TSL1 and the characteristic M1 of the selection element intersect.
  • the ratio of the channel widths Wn0_0 to Wn7_8 is determined.
  • the fourth embodiment of the present invention it is possible to adjust the on-resistance of the selection element to compensate for the voltage drop due to the wiring resistance of not only the word line but also the main bit line, and the word line and main bit line can be adjusted.
  • the word line and main bit line can be adjusted.
  • FIG. 45 shows a circuit configuration of a memory cell array having a 1T1R structure as a fifth embodiment of the present invention.
  • This memory cell array includes n source lines XL0 to XLn ⁇ 1 driven from the left end of the memory cell array by the source line driving circuit 42-1, and n word lines WL0 to WLn driven by the word line driving circuit 40. ⁇ 1, k ⁇ m bit lines BL0_0 to BLk ⁇ 1_m ⁇ 1 that intersect the word line and the source line in a non-contact manner, and are divided into k sections in the word line direction.
  • the word lines WL0 to WLn-1 are respectively input to the gate terminals of NMOS transistors TS0_0_0 to TSn-1_k-1_m-1 as selection elements.
  • the bit lines BL0_0 to BLk-1_m-1 are selectively connected to the lower electrodes of the resistance change elements 0_0_0 to n-1_k-1_m-1 through the NMOS transistors, respectively.
  • the upper electrode of the variable resistance element is connected to the source lines XL0 to XLn-1.
  • the m bit lines BL0_0 to BLk-1_m-1 are selectively connected to the data lines IO0 to IOk-1 via the transfer gates TC0_0 to TCk-1_m-1 shown in FIG. 21B, respectively.
  • the k write circuits 60-0 to 60-k-1 corresponding to each of the k memory cell array sections are necessary for resistance change with respect to the memory cells via the data lines IO0 to IOk-1, respectively. Supply voltage.
  • the word line driving circuit 40 activates one word line WL0 to WLn ⁇ so as to activate one memory cell and one bit line for each of k memory cell array sections.
  • write units of a plurality of memory cells that are simultaneously written include memory cells intended for data storage and memory cells not intended for data storage on the same word line.
  • k 9 (the number of memory array sections is 9), the selected word line is the word line WL0, the selected source line is the source line XL0, and nine are connected to the selected source line.
  • the selected memory cell (9 selected memory cells belonging to each of the 9 memory array sections) is made into a circuit model in which 2 memory cells are bundled by the wiring resistance of the source line. The source line is driven from the left end of the memory cell array.
  • the ratio of the channel widths Wn0 to Wn8 of the NMOS transistors TS0_0_0 to TS0_8_0 as the selection elements of each memory cell Wn0, Wn1 ⁇ Wn2, Wn3 ⁇ Wn4, Wn5 ⁇ Wn6, Wn7 ⁇ Wn8 It is determined as follows.
  • the channel widths of the NMOS transistors as m selection elements in each memory array section are the same.
  • the on-resistance of the selection circuit (transfer gates TC0_0 to TCk-1_m-1) is smaller in units of each partition, and the on-resistance becomes smaller as it is farther from the source line driver circuit. You may adjust it.
  • a feature of the present embodiment is that the contents of the first embodiment described regarding the cross-point structure are applied to a memory cell array having a 1T1R structure.
  • variable resistance nonvolatile memory device includes a plurality of bit lines BL0_0 to BLk-1_m-1 and a plurality of bit lines BL0_0 to BLk-1_m-1 as characteristic components.
  • a second write circuit eg, write circuit 60-k-1
  • a first select circuit eg, transfer gates TC0_0 to TC0_m-1
  • a second select circuit eg, transfer gates TCk-1_0 to TCk-1_m-1
  • a first source line driver circuit source line driver circuit 42-1
  • a word line driver circuit word line driver circuit 40.
  • the plurality of memory cells are arranged at the intersections of the plurality of bit lines and the plurality of source lines, and the resistance changes with the selection elements TS0_0_0 to TSn-1_k-1_m-1 controlled to be turned on and off by the plurality of word lines, respectively. And includes elements 0_0_0 to n-1_k-1_m-1, and at least two resistance states of a first resistance state (for example, a low resistance state) and a second resistance state (for example, a high resistance state) are reversible. Changes.
  • the first write circuit (for example, the write circuit 60-0) is a first bit line (for example, bit lines BL0_0 to BL0_m) that is at least one bit line of the plurality of bit lines among the plurality of memory cells.
  • -1) is a circuit for applying a write voltage to the first bit line when the group of memory cells connected to the memory cell array unit is the first memory cell array unit.
  • the second write circuit (for example, the write circuit 60-k-1) is a second write line that is at least one bit line different from the first bit line of the plurality of bit lines among the plurality of memory cells.
  • a circuit that applies a write voltage to a second bit line when a group of memory cells connected to bit lines (for example, bit lines BLk-1_0 to BLk-1_m-1) is a second memory cell array unit. is there.
  • the first selection circuit (for example, transfer gates TC0_0 to TC0_m-1) is a circuit that connects or disconnects the first write circuit and at least one of the first bit lines.
  • the second selection circuit (for example, transfer gates TCk-1_0 to TCk-1_m-1) is a circuit that connects or disconnects the second write circuit and at least one of the second bit lines.
  • the first source line driving circuit (source line driving circuit 42-1) is a circuit for driving a plurality of source lines.
  • the word line drive circuit (word line drive circuit 40) is a circuit that selectively drives a plurality of word lines.
  • the plurality of memory cells include a memory cell intended for data storage and a memory cell not intended for data storage.
  • the first and second write circuits apply a write voltage simultaneously to the first and second bit lines, respectively.
  • the write units of the plurality of memory cells that are simultaneously written by the first and second write circuits include a memory cell intended for data storage and a memory cell not intended for data storage on the same word line. included.
  • characteristic points are: (1) the first memory cell array unit is arranged closer to the first source line driver circuit than the second memory cell array unit;
  • the first on-resistance value that is the resistance value in the on-state of the first selection elements (for example, NMOS transistors TS0_0_0 to TSn-1_0_m-1) that are selection elements included in one memory cell array unit is the second memory
  • a second selection element for example, NMOS transistors TS0_k-1_0 to TSn-1_k-1_m-1) that is a selection element included in the cell array unit is larger than a second on-resistance value that is a resistance value in an on-state. is there.
  • the selection control line drive circuit 41 outputs a main bit line selection control signal, thereby selecting one bit line for each of a plurality of memory cell array units (S11).
  • the first source line driver circuit (source line driver circuit 42-1) selectively drives a plurality of source lines, and the plurality of write circuits (write circuits 60-0 to 60-k-1) A write voltage is simultaneously applied to the selected bit lines (for example, bit lines BL0_0,..., BLk-1_0) (S12).
  • the word line driving circuit corresponds to the word line corresponding to the source line driven by the first source line driving circuit (source line driving circuit 42-1) among the plurality of word lines.
  • word line driving circuit 40 By selectively driving the lines (S13), writing is simultaneously performed on the memory cells included in each of the plurality of memory cell array units.
  • FIG. 47 shows an equivalent circuit of the memory cell array of FIG.
  • the voltage VL is applied to the data lines IO0 to IO8, and 0V is applied to the source line XL0.
  • the current flowing through the resistance change elements 0_0_0 to 0_8_0 flows into the nine resistance change elements via the transfer gates TC0_0 to TC8_0 and the NMOS transistors TS0_0_0 to TS0_8_0, converges on one source line XL0, and is a voltage due to the wiring resistance. While descending, it flows into the source line drive circuit 42-1 at the left end.
  • the wiring resistance to the source line driver circuit 42-1 is large, and the voltage drop due to the current flowing in other memory cells is superimposed. By doing so, the floating of the potential from 0V becomes the largest.
  • the ratio of the channel widths Wn0 to Wn8 of the NMOS transistors TS0_0_0 to TS0_8_0 as the selection elements is close to the left end of the memory cell array close to the source line driver circuit 42-1, so as to compensate for the potential floating in the source line. It is determined discretely so that the smaller the section, in other words, the larger the section closer to the right end.
  • the current driving capability of the NMOS transistor at each position is proportional to the ratio of the channel width.
  • FIG. 48 shows operating points of memory cells at representative positions in the fifth embodiment of the present invention.
  • the left and right ends of the memory cell array are illustrated.
  • only the left quadrant relating to the reduction in resistance is extracted from the graph of the operating point for reducing resistance and increasing resistance of the variable resistance element shown in FIG.
  • the IV characteristics R1 and R2 of the resistance change element in FIG. 48 only the upper characteristic line indicating the transition from the high resistance state to the low resistance state via the point A0 shown in FIG. 8 is extracted and illustrated. .
  • the IV characteristics R1 of the memory cells 0_0_0 and 0_1_0 and the IV characteristics TSL1 of the NMOS transistors TS0_0_0 and TS0_1_0 are balanced at the intersection A1, and the current flowing through the memory cell is about 140 ⁇ A. Memory cell current.
  • the IV characteristic of the memory cell 0_8_0 is expressed as a characteristic R2 shifted to the left by a voltage drop with respect to the characteristic R1.
  • the IV characteristic becomes a steeper characteristic TSL2.
  • the point A2 where the characteristic R2 and the characteristic TSL2 intersect is the operating point, but the floating of the potential on the source line is compensated by the increase in the driving capability of the NMOS transistor, and as shown in FIG. It is possible to adjust the current so as to be the same value at both ends of the memory cell array.
  • the current capability of the NMOS transistor which is the selection element directly connected to the resistance change element, is compared with the position (source line) in the memory cell array with respect to the memory cell array having the 1T1R structure.
  • FIG. 49 shows a circuit configuration for driving a word line from both sides of a memory cell array having a 1T1R structure as a sixth embodiment of the present invention.
  • This memory cell array includes n source lines XL0 to XLn-1 driven from both sides of the memory cell array by source line driving circuits 42-1 and 42-2, and n words driven by the word line driving circuit 40.
  • the word lines WL0 to WLn-1 are input to the gate terminals of NMOS transistors TS0_0_0 to TSn-1_k-1_m-1 as selection elements, and the bit lines BL0_0 to BLk-1_m-1 are connected to the resistances via the NMOS transistors.
  • the change elements 0_0_0 to n-1_k-1_m-1 are selectively connected to the lower electrodes.
  • the upper electrode of the variable resistance element is connected to the source lines XL0 to XLn-1.
  • the m bit lines BL0_0 to BLk-1_m-1 are transferred to the data lines IO0 to IOk-1 via transfer gates TC0_0 to TCk-1_m-1 as second selection elements shown in FIG. 21B, respectively. Connected selectively.
  • the k write circuits 60-0 to 60-k-1 corresponding to each of the k memory cell array sections are necessary for resistance change with respect to the memory cells via the data lines IO0 to IOk-1, respectively. Supply voltage.
  • the word line driving circuit 40 activates one word line WL0 to WLn ⁇ so as to activate one memory cell and one bit line for each of k memory cell array sections.
  • write units of a plurality of memory cells that are simultaneously written include memory cells intended for data storage and memory cells not intended for data storage on the same word line.
  • k 18 (the number of partitions is 18), a selected word line is a word line WL0, a selected source line is a source line XL0, and 18 selections connected to the selected source line are selected.
  • a circuit model in which memory cells (18 memory cells belonging to each of 18 partitions) are bundled by 2 memory cells by wiring resistance of a source line is used. The source line is driven from both ends of the memory cell array.
  • the ratio of the channel widths Wn0 to Wn17 of the NMOS transistors TS0_0_0 to TS0_17_0 as the first selection elements is, for example, Wn0, Wn1, Wn16, Wn17 ⁇ Wn2, Wn3, Wn14, Wn15 ⁇ Wn4, Wn5, Wn12, Wn13 ⁇ Wn6, Wn7, Wn10, Wn11 ⁇ Wn8, Wn9 It is determined as follows.
  • the feature of this embodiment is that source line drive circuits 42-1 and 42-2 are arranged at both ends of the memory cell array, and the source lines are driven from both sides, as compared with the fifth embodiment described with respect to the 1T1R structure.
  • the memory cell array of the fifth embodiment is mirror-inverted left and right, and the memory cell array that is horizontally inverted is additionally arranged on the right side of the memory cell array of the fifth embodiment. .
  • variable resistance nonvolatile memory device is connected to the first bit line that is (1) at least one bit line of the plurality of bit lines among the plurality of memory cells.
  • a second write circuit that applies a write voltage to the fourth bit line and (2) a first write circuit that
  • a selection circuit ; a second selection circuit that connects or disconnects at least one of the second write circuit and the second bit line; and at least one of the third write circuit and the third bit line.
  • Multiple source lines A first source line driving circuit (for example, source line driving circuit 42-1) and a second source line driving circuit (for example, source line driving circuit 42-2), The circuit and the second source line driver circuit are respectively disposed on both sides of the same source line.
  • a characteristic point is that from the first source line driving circuit (for example, the source line driving circuit 42-1) toward the second source line driving circuit (for example, the source line driving circuit 42-2),
  • the first selection element included in the first memory cell array unit close to the first source line driver circuit.
  • the first on-resistance value which is the resistance value in the on state of each of the selection elements, is in the on-state of the second selection element that is the selection element included in the second memory cell array unit far from the first source line driver circuit.
  • the resistance value in the ON state of the third selection element which is a selection element included in the third memory cell array unit close to the second source line driver circuit, is larger than the second on-resistance value that is the resistance value.
  • On-resistance value of 3 Is greater than the fourth on-resistance is the resistance in the on state of the fourth selection device is a selection element included in the fourth memory cell array units farther from the second source line driver circuit.
  • the equivalent circuit in the both-side drive of the source line shown in the sixth embodiment is a mirror of the equivalent circuit in the fifth embodiment in which the one-side drive is performed. Combination with inversion.
  • the wiring resistance to the source line driver circuits 42-1 and 42-2 is large.
  • the potential floating from 0 V becomes the largest.
  • the ratio of the channel widths Wn0 to Wn17 of the NMOS transistors TS0_0_0 to TS0_17_0 as the first selection elements is set to the source line driver circuits 42-1 and 42-2 so as to compensate for the potential floating in the source line. It is determined discretely so that the section closer to both ends of the closer memory cell array is smaller, in other words, the section closer to the center is larger.
  • the current driving capability of the NMOS transistor at each position is proportional to the ratio of the channel width.
  • the operating point of the memory cell located at the left and right ends of the source line XL0 is regarded as the operating point of the leftmost memory cell of the source line XL0 in FIG.
  • the operating point of the memory cell can be regarded as the operating point of the memory cell at the right end of the source line in FIG.
  • the memory cell current is suppressed to a predetermined range, current variation at the time of lowering the resistance than in the conventional case is suppressed, and a stable resistance change is realized.
  • the size ratio gap (maximum difference) of the NMOS transistors as the selection elements is also increased in the memory cell array having a longer source line length than in the fifth embodiment. Therefore, it is possible to realize a configuration with less dead space.
  • FIG. 50 shows a circuit configuration of a memory cell array having a 1T1R structure according to the seventh embodiment of the present invention.
  • This memory cell array includes n source lines XL0 to XLn-1 driven by the source line driving circuit 42-1, n word lines WL0 to WLn-1 driven by the word line driving circuit 40, and word lines.
  • k ⁇ m bit lines BL0_0 to BLk ⁇ 1_m ⁇ 1 intersecting the source line in a non-contact manner are divided into k sections in the word line direction.
  • the word lines WL0 to WLn-1 are respectively input to the gate terminals of NMOS transistors TS0_0_0 to TSn-1_k-1_m-1 as selection elements.
  • the bit lines BL0_0 to BLk-1_m-1 are selectively connected to the lower electrodes of the resistance change elements 0_0_0 to n-1_k-1_m-1 through the NMOS transistors, respectively.
  • the upper electrode of the variable resistance element is connected to the source lines XL0 to XLn-1.
  • the m bit lines BL0_0 to BLk-1_m-1 are transferred to the data lines IO0 to IOk-1 via transfer gates TC0_0 to TCk-1_m-1 as second selection elements shown in FIG. 21B, respectively. Connected selectively.
  • the k write circuits 60-0 to 60-k-1 corresponding to each of the k memory cell array partitions (memory cell units) are connected to the memory cells via the data lines IO0 to IOk-1, respectively. Supply the voltage required for resistance change.
  • the word line driving circuit 40 activates one word line WL0 to WLn ⁇ so as to activate one memory cell and one bit line for each of k memory cell array sections.
  • write units of a plurality of memory cells that are simultaneously written include memory cells intended for data storage and memory cells not intended for data storage on the same word line.
  • the source line is driven from the left end of the memory cell array.
  • the ratio of the channel widths Wn0_0 to Wn7_9 of the NMOS transistors TS0_0_0 to TS7_8_0 as the first selection elements is determined as follows.
  • the NMOS transistors TS0_0_0 to TSn-1_k-1_m-1 are related to the write circuits 60-0 to 60-k-1 in each memory array section. That is, the channel width is discretely modulated even in accordance with the distance.
  • the plurality of bit lines are included in the first memory array section and connected to the first write circuit. And a second bit line included in the second memory array section and connected to the second write circuit, (2) a plurality of memory cells are connected to the first bit line; Memory cells included in the second memory array section, connected to the first and third memory cell array units, which are a group of memory cells included in the first memory array section, and the second bit line A second memory cell array unit and a fourth memory cell array unit, which are a group of memory cells, are included.
  • the first memory cell array unit is arranged closer to the first source line driver circuit (source line driver circuit 42-1) than the second memory cell array unit
  • the memory cell array unit is arranged closer to the fourth memory cell array unit.
  • the first memory cell array unit is arranged closer to the third memory cell array unit than the first write circuit.
  • the second memory cell array unit is disposed closer to the second write circuit than the fourth memory cell array unit, and (5) a first element which is a selection element included in the first memory cell array unit.
  • the first on-resistance value which is the resistance value in the on state of the selection element, is the selection element included in the second memory cell array unit that is the selection element included in the second memory cell array unit.
  • the resistance value in the on state of the third selection element which is a selection element included in the third memory cell array unit, is larger than the second on resistance value that is the resistance value in the on state of the second selection element.
  • the third on-resistance value is larger than the fourth on-resistance value that is the resistance value in the on state of the fourth selection element that is the selection element included in the fourth memory cell array unit, and (6) the first
  • the on-resistance value of the first selection element included in the memory cell array unit is larger than the on-resistance value of the third selection element included in the third memory cell array unit, and the selection element included in the second memory cell array unit
  • the second on-resistance value that is the resistance value in the on state of the second selection element is the resistance value in the on state of the fourth selection element that is a selection element included in the fourth memory cell array unit. There is greater than the fourth on-resistance.
  • the characteristic point is that (1) the on-resistance value of the first selection element close to the first write circuit is a third value far from the first write circuit. (2) The on-resistance value of the second selection element close to the second write circuit is larger than the on-resistance value of the fourth selection element far from the second write circuit. Is also big. That is, the voltage drop due to the wiring resistance in the bit line is compensated.
  • FIG. 51A shows an equivalent circuit when the resistance of the resistance change elements 0_0_0 to 0_8_0 closest to the write circuits 60-0 to 60-k-1 in the memory cell array of FIG. 50 is reduced.
  • FIG. 51B shows an equivalent circuit at the time of reducing the resistance of the resistance change elements 7_0_0 to 7_8_0 farthest from the write circuits 60-0 to 60-k-1.
  • the voltage VL is applied to the data lines IO0 to IO8, and 0V is applied to the selected source line XL0 or XL7.
  • the current flowing through the resistance change element flows into each of the nine selected memory cells via the transfer gates TC0_0 to TC8_0, NMOS transistors TS0_0_0 to TS0_8_0, or TS7_0_0 to TS7_8_0, and converges to one source line XL0 or XL7. It flows into the source line drive circuits at both ends, accompanied by a voltage drop due to wiring resistance.
  • the wiring resistance of the source line to the source line driver circuit 42-1 is large and flows in other memory cells.
  • the potential floating from 0V becomes the largest.
  • the wiring resistance RBL of the bit lines BL0_0 to BL8_0 to the transfer gates TC0_0 to TC8_0 The potential drop from the data line applied voltage VL is the largest.
  • the channel widths Wn0_0 to Wn7_8 of the NMOS transistors TS0_0_0 to TS7_8_0 as the first selection elements are source line driven so as to compensate for the potential floating in the source line and the potential drop in the data line (bit line).
  • the section closer to the left end of the memory cell array close to the circuit 42-1 is smaller, in other words, the section closer to the right end is larger, and closer to the lower end of the memory cell array close to the write circuits 60-0 to 60-k-1.
  • the resistance change element is discretely determined to be smaller, in other words, the resistance change element closer to the upper end is larger.
  • the current drive capability of the NMOS transistor at each position is proportional to the determined channel width ratio.
  • the NMOS transistor TS0_0_0 has a channel width corresponding to the slope of the IV characteristic TSL2 intersecting with the characteristic R2 at the point A2 having the same current value as the point A1 where the IV characteristic TSL1 and the characteristic R1 of the first selection element intersect.
  • the ratio of channel widths Wn0_0 to Wn7_8 of each of TS7_8_0 is determined.
  • the seventh embodiment of the present invention it is possible to adjust the on-resistance of the first selection element to compensate for the voltage drop due to the wiring resistance of the bit line, which is caused by the wiring resistance of the source line and the bit line. It is possible to suppress the variation in the resistance state of the memory cell depending on the position in the memory cell array to be performed with higher accuracy.
  • the memory cell configuration in which the resistance change element connected in series is connected to the source line and the NMOS transistor is connected to the bit line has been described.
  • the resistance change element is used as the bit line and the NMOS transistor is connected. This is also effective in the configuration of the memory cell connected to the source line.
  • variable resistance nonvolatile memory device the calculation method of the on-resistance value of the selection circuit, and the writing method thereof have been described based on Embodiments 1 to 7, the present invention is not limited to these implementations. It is not limited to the form. Unless it deviates from the meaning of this invention, the form obtained by combining this embodiment with various modifications conceived by those skilled in the art and combinations obtained in different embodiments are also included in this invention.
  • the resistance change element is used as the memory element constituting the memory cell.
  • the resistance change nonvolatile memory device according to the present invention is a memory including all types of resistance change memory elements.
  • the present invention can be applied to a variable resistance nonvolatile memory device including a cell.
  • typical resistance change type memory elements MRAM (Magnetic Random Access Memory: magnetic memory), PRAM (Phase Change Random Access Memory: phase change memory), ReRAM (Restec Random Memory Access resistance memory resistance). Resistance change element), SPRAM (Spin Transfer Torque Random Access Memory), CBRAM (Conductive Bridge Random Access Memory), and the like.
  • variable resistance nonvolatile memory device in the above embodiment has a function of performing k-bit simultaneous writing.
  • variable resistance nonvolatile memory device according to the present invention always performs simultaneous k-bit writing. It is not necessary, and simultaneous writing with a bit number less than k (for example, 1 bit) may be performed as necessary.
  • the present invention relates to a variable resistance nonvolatile memory device having a cross-point structure or a 1T1R structure, and in particular, a circuit for simultaneously writing to a large number of selected memory cells connected to one selected word line or source line during a write operation.
  • a circuit for simultaneously writing to a large number of selected memory cells connected to one selected word line or source line during a write operation In order to stabilize the characteristics of the low resistance state, the variation in the memory cell current at the time of low resistance among the selected memory cells to be simultaneously written is suppressed, and the circuit, layout configuration, and simple process are simplified. And is useful as a nonvolatile memory device having stable memory cell writing characteristics at low cost.

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Abstract

　書き込み速度改善のための多ビット同時書き込みにおいて、メモリセルの位置によるばらつきの少ない書き込みを実現する抵抗変化型不揮発性記憶装置を提供する。　その抵抗変化型不揮発性記憶装置は、複数のビット線、複数のワード線、複数のメモリセル、第１の書き込み回路（例えば、６０－０）、第２の書き込み回路（例えば、６０－ｋ－１）、第１の選択回路（例えば、Ｓ０＿０）、第２の選択回路（例えば、Ｓ０＿ｋ－１）、及び、ワード線駆動回路（４０－１）を備え、第１の選択回路内のトランジスタ（例えば、ＴＳ０＿０＿０～ＴＳ０＿０＿ｍ－１）のオン抵抗値は、第２の選択回路内のトランジスタ（例えば、ＴＳ０＿ｋ－１＿０～ＴＳ０＿ｋ－１＿ｍ－１）のオン抵抗値よりも大きい。

Description

抵抗変化型不揮発性記憶装置及びその書き込み方法
　本発明はいわゆる抵抗変化素子を用いて構成されたメモリセルを有する不揮発性記憶装置等に関するものである。
　近年、いわゆる抵抗変化素子を用いて構成されたメモリセルを有する不揮発性記憶装置（以下、「抵抗変化型不揮発性記憶装置」、あるいは、単に「不揮発性記憶装置」ともいう。）の研究開発が進んでいる。抵抗変化素子とは、電気的信号に応じて抵抗値の変化が生じる（高抵抗状態と低抵抗状態との間を遷移する）性質を有し、この抵抗値の変化によって情報を記憶することが可能な素子のことをいう。
　抵抗変化素子を用いたメモリセルの構成として、１Ｔ１Ｒ構造とクロスポイント構造の２種類がある。１Ｔ１Ｒ構造では、ワード線でメモリセル選択するための選択トランジスタ１個と抵抗変化素子１個とで構成されるメモリセルが、交差するように配置されたビット線とソース線間に接続されて構成される。一方、クロスポイント構造では、交差するように配置されたビット線とワード線との交点の位置に、ビット線とワード線とに挟まれて、各メモリセルが構成される。近年、これらの構成の抵抗変化型不揮発性記憶装置が各種開発されている（例えば、特許文献１～３参照）。
　特許文献１では、１Ｔ１Ｒ構造として用いたメモリセルを備える不揮発性記憶装置が示されている。その中で、選択されたメモリセルの位置に依らず、読み出し時のメモリセル電流（つまり、メモリセルに流れる電流）のばらつきを抑制し、安定な読み出しを実現することを目的とし、ビット線とソース線の駆動位置を、メモリセルアレイを挟み反対側に配置している。さらに、両配線を、同層、同形状及び同材質で形成し、双方のシート抵抗を同じとすることで、メモリセル電流の系路上のソース線とビット線との抵抗の総和がメモリセルの位置に依らず一定となり、安定な読み出しを達成することが開示されている。
　特許文献２では、クロスポイント構造のメモリセルを備える不揮発性記憶装置が示されており、各メモリセルへのワード線及びビット線の配線抵抗（つまり、寄生抵抗）による電圧降下の影響を排除し、メモリセルの位置に依存せず、書き込み及び読み出し動作のマージンを確保することを目的としている。そこでは、書き込み及び読み出しにおけるバイアスを発生させる電源回路の構成として、選択メモリセルのアドレスを元に、活性化（つまり、選択）されるワード線駆動回路群ないしビット線駆動回路群の位置毎に、配線抵抗による電圧降下を補償するように、メモリセルへの印加電圧値或いはメモリセル電流を判定するための基準電流値を設定することで、アクセスの対象となるメモリセルの駆動回路からの遠端と近端での位置の差による電圧降下を補償できることが開示されている。
　特許文献３では、多層クロスポイント構造のメモリセルを備える不揮発性記憶装置において、上層メモリセルへのビット線及びワード線の接続用のビアの抵抗による電圧降下を抑えつつ、駆動回路領域の増加を最小限に抑えるため、ビット線とワード線とを駆動する駆動回路のチャネル幅を、最上層用ほど大きく設定する技術が開示されている。
　以上に述べた３件の特許文献１～３により、メモリセルの配置位置によって不揮発性記憶装置の特性及び動作が依存してしまうこと（以下、この依存性を「メモリセル位置依存性」ともいう。）を相殺することで、書き込み時のメモリセルの特性ばらつきを抑制することが可能となる。
　一方、抵抗変化素子で構成されたメモリセルの特徴である高速な抵抗変化を活かし、既存のフラッシュメモリよりも高速な書き込みを実現するため、選択されたソース線或いはワード線上の複数ビットに対して同時に書き込み（以下、このような書き込みを「多ビット同時書き込み」ともいう。）を行うことで、書き込みの並列度及びスループットを改善する手法も提案されている。
特許第４７１２２０４号公報（図２） 米国特許第７２１８５７０号明細書（Ｆｉｇ．１） 特開２０１１－１４２１８６号公報（図１９）
　書き込み転送速度を改善する上で、多ビット同時書き込みによる並列度向上は有効な手法の一つである。ところが、多ビット同時書き込みにおいては、ワード線又はソース線の配線抵抗がもたらす課題が存在する。たとえば、多ビット同時書き込みにおいては、共通のワード線に接続された複数のメモリセルに対して同時に書き込みが行われるが、それら複数のメモリセルのそれぞれは、ワード線駆動回路からの距離（つまり、配線抵抗）が異なる位置に配置される。そのために、共通のワード線を用いた多ビット同時書き込みにおいては、複数のメモリセルにおけるメモリセル電流のばらつきが生じ、メモリセルにおける抵抗変化の不全等を引き起こしてしまい、多ビット同時書き込みにおける信頼性を劣化させてしまうという課題がある。
　この課題を解決するためには、書き込み時、例えば、低抵抗化時に流れるメモリセル電流におけるメモリセル位置依存性を除く必要がある。
　ここで、前述した特許文献１～３においては、動作マージンを確保する観点から、読み出し時、及び書き込み時の特性ばらつきの抑制に関する技術が開示されている。
　しかしながら、前記特許文献１の構成では、書き込み用のＶＬ印加源と０Ｖ印加源とをメモリセルをはさんで反対側に配置する必要があり、レイアウト上の制約が大きい。加えて、この特許文献１では、この例で述べたような一つのワード線上における電位のメモリセル位置依存性については未配慮のため、多ビット同時書き込み時の低抵抗状態でのメモリセル電流がばらつくことにより、書き込み速度の改善の策として、多ビット同時書き込みの採用は難しい。
　また、前記特許文献２では、アクセスするメモリセルの位置により、メモリセルへの印加電圧値或いはメモリセル電流の判定ための基準電流値を調整するものの、一本のワード線上の多ビット（複数のメモリセル）に対して、同時に低抵抗化する場合、メモリセルの位置毎に、最適な印加電圧或いは基準電流を同時に出力する必要があり、そのために、回路の増加、及び、レイアウトの増加を伴う。
　また、前記特許文献３では、書き込み速度を改善するためには、同時書き込みの対象ビット数の分だけ、多層化する必要があるため、一本のワード線上から同時書き込みの対象ビット数を賄う場合に比べて、プロセス上の対応（変更）を伴うため、多ビット同時書き込みへの適用が非常に困難である。
　このように、特許文献１～３のいずれの手法であっても、多ビット同時書き込みに適用することは困難、あるいは、何らかの弊害が生じる。
　本発明は、前記従来の技術における課題を解決するもので、レイアウト的、設計的及びプロセス的な制約がほとんどなく、書き込み速度の改善のための多ビット同時書き込みにおいて、メモリセルの位置によるばらつきの少ない書き込みを実現可能な抵抗変化型不揮発性記憶装置等を提供することを目的とする。
　前記従来の課題を解決するために、本発明に係る抵抗変化型不揮発性記憶装置の一形態は、複数のビット線と、前記複数のビット線と交差する複数のワード線と、前記複数のビット線と前記複数のワード線との交点に配置された、少なくとも抵抗変化素子を含んで構成され、第１の抵抗状態及び第２の抵抗状態の少なくとも二つの抵抗状態を可逆的に変化する複数のメモリセルと、前記複数のメモリセルのうち、前記複数のビット線のうちの少なくとも１つのビット線である第１のビット線に接続されたメモリセルの集まりを第１のメモリセルアレイ単位としたときに、前記第１のビット線に書き込み電圧を印加する第１の書き込み回路と、前記複数のメモリセルのうち、前記複数のビット線のうちの前記第１のビット線とは異なる少なくとも１つのビット線である第２のビット線に接続されたメモリセルの集まりを第２のメモリセルアレイ単位としたときに、前記第２のビット線に書き込み電圧を印加する第２の書き込み回路と、前記第１の書き込み回路と前記第１のビット線のうちの少なくとも１つとを接続又は非接続にする第１の選択回路と、前記第２の書き込み回路と前記第２のビット線のうちの少なくとも１つとを接続又は非接続にする第２の選択回路と、前記複数のワード線を選択的に駆動する第１のワード線駆動回路とを備え、前記複数のメモリセルには、データ記憶を目的とするメモリセルとデータ記憶を目的としないメモリセルとが含まれ、前記第１及び第２の書き込み回路は、それぞれ、前記第１及び第２のビット線に対して同時に書き込み電圧を印加し、前記第１及び第２の書き込み回路によって同時に書込みが行われる複数のメモリセルの書込み単位には、同じワード線上に前記データ記憶を目的とするメモリセルと前記データ記憶を目的としないメモリセルとが含まれ、前記第１のワード線駆動回路に対して、前記第１のメモリセルアレイ単位が、前記第２のメモリセルアレイ単位よりも近くに配置され、前記第１の選択回路が前記第１の書き込み回路と前記第１のビット線とを接続しているときにおける前記第１の選択回路の抵抗値である第１のオン抵抗値は、前記第２の選択回路が前記第２の書き込み回路と前記第２のビット線とを接続しているときにおける前記第２の選択回路の抵抗値である第２のオン抵抗値よりも大きい。
　また、前記従来の課題を解決するために、本発明に係る抵抗変化型不揮発性記憶装置における選択回路のオン抵抗値の計算方法の一形態は、複数のワード線に共通に接続され、ワード線駆動回路から順番に配置されたｋ個のメモリセルアレイ単位を有する抵抗変化型不揮発性記憶装置において、前記メモリセルアレイ単位で区切られる（ｋ－１）区画毎の前記ワード線の配線抵抗をＲＷＬとし、前記ワード線駆動回路に最も近い第１のメモリセルアレイ単位において選択されたメモリセルである選択メモリセルと書き込み回路とを接続する第１番目の選択回路のオン抵抗をＲ（１）とし、前記選択メモリセルが第２の抵抗状態からより抵抗値が小さい第１の抵抗状態に遷移する際に前記選択メモリセルに流れる電流を第１の低抵抗化電流値をＩ０とするとき、前記ワード線駆動回路から第ｈ番目（１≦ｈ≦ｋ）のメモリセルアレイ単位までの前記ワード線での電圧降下量ＶＷ（ｈ）を、各ワード線の区画毎の電圧降下量の総和として、少なくとも前記Ｉ０と前記ＲＷＬとの積と前記変数ｈとを用いて計算し、第ｈ番目のメモリセルアレイ単位おいて選択されたメモリセルと書き込み回路とを接続する第ｈ番目の選択回路のオン抵抗Ｒ（ｈ）を、少なくとも前記Ｉ０と前記Ｒ（１）と前記ＶＷ（ｈ）とを用いて計算することで、第１番目～第ｋ番目の前記メモリセルアレイ単位に対応する第１番目～第ｋ番目の低抵抗化電流値がほぼ等しくなるように、第１番目～第ｋ番目の前記メモリセルアレイ単位に対応する第１番目～第ｋ番目の選択回路のオン抵抗値を設定する。
　また、前記従来の課題を解決するために、本発明に係る抵抗変化型不揮発性記憶装置における書き込み方法の一形態は、上記抵抗変化型不揮発性記憶装置における書き込み方法であって、前記第１のワード線駆動回路が前記複数のワード線を選択的に駆動し、前記第１及び第２の書き込み回路が、それぞれ、前記第１及び第２のビット線に対して同時に書き込み電圧を印加することにより、前記第１及び第２のメモリセルアレイ単位のそれぞれに含まれる第１及び第２のメモリセルに対して同時に書き込みを行う。
　また、前記従来の課題を解決するために、本発明に係る１Ｔ１Ｒ構造の抵抗変化型不揮発性記憶装置の一形態は、複数のビット線と、前記複数のビット線と交差する複数のワード線及び複数のソース線と、前記複数のビット線と前記複数のソース線との交点に配置され、前記複数のワード線のそれぞれによりオン及びオフが制御される選択素子と抵抗変化素子とを含んで構成され、第１の抵抗状態及び第２の抵抗状態の少なくとも二つの抵抗状態を可逆的に変化する複数のメモリセルと、前記複数のメモリセルのうち、前記複数のビット線のうちの少なくとも１つのビット線である第１のビット線に接続されたメモリセルの集まりを第１のメモリセルアレイ単位としたときに、前記第１のビット線に書き込み電圧を印加する第１の書き込み回路と、前記複数のメモリセルのうち、前記複数のビット線のうちの前記第１のビット線とは異なる少なくとも１つのビット線である第２のビット線に接続されたメモリセルの集まりを第２のメモリセルアレイ単位としたときに、前記第２のビット線に書き込み電圧を印加する第２の書き込み回路と、前記第１の書き込み回路と前記第１のビット線のうちの少なくとも１つとを接続又は非接続にする第１の選択回路と、前記第２の書き込み回路と前記第２のビット線のうちの少なくとも１つとを接続又は非接続にする第２の選択回路と、前記複数のソース線を駆動する第１のソース線駆動回路と、前記複数のワード線を選択的に駆動するワード線駆動回路とを備え、前記複数のメモリセルには、データ記憶を目的とするメモリセルとデータ記憶を目的としないメモリセルとが含まれ、前記第１及び第２の書き込み回路は、それぞれ、前記第１及び第２のビット線に対して同時に書き込み電圧を印加し、前記第１及び第２の書き込み回路によって同時に書込みが行われる複数のメモリセルの書込み単位には、同じワード線上に前記データ記憶を目的とするメモリセルと前記データ記憶を目的としないメモリセルとが含まれ、前記第１のソース線駆動回路に対して、前記第１のメモリセルアレイ単位が、前記第２のメモリセルアレイ単位よりも近くに配置され、前記第１のメモリセルアレイ単位に含まれる前記選択素子である第１の選択素子のオン状態における抵抗値である第１のオン抵抗値は、前記第２のメモリセルアレイ単位に含まれる前記選択素子である第２の選択素子のオン状態における抵抗値である第２のオン抵抗値よりも大きい。
　また、前記従来の課題を解決するために、本発明に係る１Ｔ１Ｒ構造の抵抗変化型不揮発性記憶装置における書き込み方法の一形態は、上記抵抗変化型不揮発性記憶装置における書き込み方法であって、前記第１のソース線駆動回路が、前記複数のソース線を選択的に駆動し、前記ワード線駆動回路が、前記複数のワード線のうち、前記第１のソース線駆動回路が駆動したソース線に対応するワード線を選択的に駆動し、前記第１及び第２の書き込み回路が、それぞれ、前記第１及び第２のビット線に対して同時に書き込み電圧を印加することにより、前記第１及び第２のメモリセルアレイ単位のそれぞれに含まれる第１及び第２のメモリセルに対して同時に書き込みを行う。
　本発明は、クロスポイント構造及び１Ｔ１Ｒ構造の抵抗変化型不揮発性記憶装置において、多ビット同時書き込み時におけるメモリセルの位置に依存するメモリセル電流のばらつきを抑制し、高い書き込み特性の安定化が可能となる効果を奏する。
　また、低抵抗化時のメモリセル電流を制限するための選択トランジスタの電流駆動能力を、書き込み対象となるメモリセルの位置に依存して、チャネル幅又はチャネル長で最適化することにより、よりシンプルな回路及び簡便なプロセスで上記の効果が得られる。
図１Ａは、単層クロスポイント構造のメモリセルアレイの立体構造図である。 図１Ｂは、多層クロスポイント構造のメモリセルアレイの立体構造図である。 図２は、クロスポイント構造の不揮発性記憶装置に用いるメモリセルの断面構成図である。 図３は、抵抗変化素子と電流制御素子との間のビアを排したクロスポイント構造の不揮発性記憶装置に用いるメモリセルの断面構成図である。 図４は、クロスポイント構造の不揮発性記憶装置に用いるメモリセルの等価回路図である。 図５は、１Ｔ１Ｒ構造の不揮発性記憶装置に用いるメモリセルの断面構成図である。 図６は、１Ｔ１Ｒ構造の不揮発性記憶装置に用いるメモリセルの等価回路図である。 図７は、クロスポイント構造のメモリセルの抵抗変化（ＩＶ）特性を示すグラフである。 図８は、クロスポイント構造及び１Ｔ１Ｒ構造のメモリセルに用いる抵抗変化素子の抵抗変化（ＩＶ）特性を示すグラフである。 図９は、メモリセルをマトリックス状に配置したメモリセルアレイ構成図である。 図１０は、メモリセルアレイのアレイ等価回路への展開説明図である。 図１１は、メモリセルアレイの縮退等価回路図である。 図１２は、非選択線がＨｉ－ｚ時の１ビット書き込み状態を説明する等価回路図である。 図１３は、１ビット書き込み時のメモリセルアレイのＩ－Ｖ特性グラフである。 図１４は、多ビット同時書き込みにおけるメモリセル選択概念図である。 図１５は、多ビット同時書き込み状態を説明する等価回路図である。 図１６の（ａ）は、１ビット書き込み時のメモリセルアレイのＩ－Ｖ特性グラフ、図１６の（ｂ）は、多ビット同時書き込み時のメモリセルアレイのＩ－Ｖ特性グラフである。 図１７は、定電流印加による多ビット同時書き込みにおけるメモリセル選択概念図である。 図１８は、定電流印加による多ビット同時書き込み状態を説明する等価回路図である。 図１９Ａは、定電流印加による選択メモリセル電流の同時書き込みビット数依存性グラフである。 図１９Ｂは、定電流印加による選択メモリセルの設定抵抗値の同時書き込みビット数依存性グラフである。 図２０は、クロスポイント構造のメモリセルを用いたメモリセルアレイの構成図である。 図２１Ａは、クロスポイント構造のメモリセルの回路図である。 図２１Ｂは、転送ゲートの回路図である。 図２２は、クロスポイント構造のメモリセルの動作点を示すグラフである。 図２３は、クロスポイント構造のメモリセルアレイの等価回路図である。 図２４は、クロスポイント構造のメモリセルアレイにおいて、メモリセル電流のメモリセル位置依存性のシミュレーション結果を示すグラフである。 図２５は、本発明の実施の形態１に係るクロスポイント構造のメモリセルアレイの構成図である。 図２６は、本発明の実施の形態１における多ビット同時書き込みの手順を示すフローチャートである。 図２７は、本発明の実施の形態１に係るクロスポイント構造のメモリセルアレイにおける選択素子のチャネル幅比率を示すグラフである。 図２８は、本発明の実施の形態１に係るクロスポイント構造のメモリセルアレイの等価回路図である。 図２９は、本発明の実施の形態１に係るクロスポイント構造のメモリセルアレイにおける選択ワード線上の電圧降下を示すグラフである。 図３０は、本発明の実施の形態１に係るクロスポイント構造のメモリセルアレイにおけるメモリセルの動作点を示すグラフである。 図３１は、本発明の実施の形態１に係るクロスポイント構造のメモリセルアレイにおけるメモリセル電流のメモリセル位置依存性のシミュレーション結果を示すグラフである。 図３２は、本発明の実施の形態１における選択回路のオン抵抗値の計算方法を示すフローチャートである。 図３３は、本発明の実施の形態２に係るクロスポイント構造のメモリセルアレイの構成図である。 図３４は、本発明の実施の形態２に係るクロスポイント構造の不揮発性記憶装置に用いるメモリセルの等価回路図である。 図３５は、本発明の実施の形態２に係るクロスポイント構造のメモリセルアレイにおける選択素子のチャネル幅比率を示すグラフである。 図３６は、本発明の実施の形態２に係るクロスポイント構造のメモリセルアレイの等価回路図である。 図３７は、本発明の実施の形態２に係るクロスポイント構造のメモリセルアレイにおける選択回路の別構成の回路図である。 図３８は、本発明の実施の形態３に係るクロスポイント構造のメモリセルアレイの構成図である。 図３９は、本発明の実施の形態３に係るクロスポイント構造のメモリセルアレイにおける選択素子のチャネル幅比率を示すグラフである。 図４０は、本発明の実施の形態３に係るクロスポイント構造のメモリセルアレイの等価回路図である。 図４１は、本発明の実施の形態３に係るクロスポイント構造のメモリセルアレイにおける選択ワード線上の電圧降下を示すグラフである。 図４２は、本発明の実施の形態３に係るクロスポイント構造のメモリセルアレイにおけるメモリセル電流のメモリセル位置依存性のシミュレーション結果を示すグラフである。 図４３は、本発明の実施の形態４に係るクロスポイント構造のメモリセルアレイの構成図である。 図４４Ａは、本発明の実施の形態４に係るクロスポイント構造のメモリセルアレイにおける、書き込み回路に対して近端に位置するメモリセルアレイ単位の等価回路図である。 図４４Ｂは、本発明の実施の形態４に係るクロスポイント構造のメモリセルアレイにおける、書き込み回路に対して遠端に位置するメモリセルアレイ単位の等価回路図である。 図４５は、本発明の実施の形態５に係る１Ｔ１Ｒ構造のメモリセルアレイの構成図である。 図４６は、本発明の実施の形態５における多ビット同時書き込みの手順を示すフローチャートである。 図４７は、本発明の実施の形態５に係る１Ｔ１Ｒ構造のメモリセルアレイの等価回路図である。 図４８は、本発明の実施の形態５に係る１Ｔ１Ｒ構造のメモリセルアレイにおけるメモリセルの動作点を示すグラフである。 図４９は、本発明の実施の形態６に係る１Ｔ１Ｒ構造のメモリセルアレイの構成図である。 図５０は、本発明の実施の形態７に係る１Ｔ１Ｒ構造のメモリセルアレイの構成図である。 図５１Ａは、本発明の実施の形態７に係る１Ｔ１Ｒ構造のメモリセルアレイにおける、書き込み回路に対して近端に位置するメモリセルアレイ単位の等価回路図である。 図５１Ｂは、本発明の実施の形態７に係る１Ｔ１Ｒ構造のメモリセルアレイにおける、書き込み回路に対して遠端に位置するメモリセルアレイ単位の等価回路図である。
　（本発明の基礎となった知見）
　まず、多ビット同時書き込みにおける課題（メモリセル位置依存性）について、図面を用いて詳細に説明する。
　〔クロスポイント構造のメモリセルの構造〕
　図１Ａはいわゆる単層クロスポイント構造のメモリセルアレイの立体構造を示す図である。ここには、メモリセル５１、任意の一方向かつ平行に多数配線されたワード線（例えば第２層配線）５２、ワード線５２と交差するように一方向かつ平行に多数配線されたビット線（例えば第１層配線）５３が図示されている。ワード線５２とビット線５３との各交点の位置に、ビット線５３とワード線５２とに挟まれて、メモリセル５１が構成されている。
　図１Ｂはいわゆる多層クロスポイント構造のメモリセルアレイの立体構造を示す図である。ここには、ビット線５３が第１配線層に配置（第１層ビット線５３ａ）され、その上層に、ビット線５３と交差する様にワード線５２が第２配線層に配置（第１層ワード線５２ａ）され、更にその上層に、ワード線５２と交差する様にビット線５３が第３配線層に配置（第２層ビット線５３ｂ）され、更にその上層に、ビット線５３と交差する様にワード線５２が第４配線層に配置（第２層ワード線５２ｂ）され、更にその上層に、ワード線５２と交差する様にビット線５３が第５配線層に配置（第３層ビット線５３ｃ）される形態で幾重にも積み重ねられた構造が図示されている。ワード線５２とビット線５３との各交点の位置に、ビット線５３とワード線５２とに挟まれて、メモリセル５１が構成されている。
　このようにクロスポイント構造の不揮発性記憶装置は配線の交点にメモリセルを形成する単純な構造を有し、さらにそれを垂直方向に積み重ねることで、微細化に頼ることなく単位面積当たりのメモリセルの面積の縮小化が可能なため、高集積化に適した構造として知られている。
　図２にクロスポイント構造の不揮発性記憶装置に用いるメモリセル５１の断面構成図を示す。
　メモリセル５１は、抵抗変化素子１０と、電流制御素子２０とが直列に接続された構成を有し、１ビットを構成している。
　抵抗変化素子１０は、例えば、窒化タンタル（ＴａＮ）で構成される下部電極１４の上層に酸素不足型のタンタル酸化物（ＴａＯｘ、０＜ｘ＜２．５））を第１の抵抗変化層（抵抗変化層を構成する第１の領域）１３として積層し、その上部界面に３００℃、２００Ｗ、２０秒の酸素プラズマを照射して、ＴａＯｘより酸素濃度の高いＴａＯｙ（ｘ＜ｙ）で構成される第２の抵抗変化層（抵抗変化層を構成する第２の領域）１２を薄く形成し、その上層に白金（Ｐｔ）で構成される上部電極１１を積層した構造としている。ここで、酸素不足型とは、通常、絶縁性を示す化学量論的組成である金属酸化物の組成（タンタルの場合はＴａ２Ｏ５）より酸素量が少なく、半導体的な電気特性を示す金属酸化物の組成状態をさす。また、第２の抵抗変化層１２と接する電極となる上部電極１１は白金（Ｐｔ）を用いているが、第１の抵抗変化層１３を構成する材料（ここでは、タンタル（Ｔａ））及び下部電極１４を構成する材料（ここでは、窒化タンタル（ＴａＮ））の標準電極電位より高い材料（Ｐｔ、Ｉｒ等）を用いることが、良好な抵抗変化動作が得られるので、望ましい。
　このような図２に示される抵抗変化素子１０の構造の場合、抵抗変化は白金（Ｐｔ）で構成される上部電極１１と接する、より酸素濃度の高いＴａＯｙで構成される第２の抵抗変化層１２で生じる。そして、上部電極１１の電圧を下部電極１４の電圧より、所定電圧以上高く印加した場合、抵抗変化素子１０は高抵抗状態に変化し、逆に下部電極１４の電圧を上部電極１１の電圧より、所定電圧以上高く印加した場合、抵抗変化素子１０が低抵抗状態に変化する。
　より詳しくは、抵抗変化素子１０の構成は、以下の通りである。
　抵抗変化層（第１の抵抗変化層１３と第２の抵抗変化層１２とで構成される層）は、下部電極１４と上部電極１１との間に介在され、下部電極１４と上部電極１１との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する層である。例えば、下部電極１４と上部電極１１との間に与えられる電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する層である。抵抗変化層は、下部電極１４に接続する第１の抵抗変化層１３と、上部電極１１に接続する第２の抵抗変化層１２の少なくとも２層を積層して構成される。
　第１の抵抗変化層１３は、酸素不足型の第１の金属酸化物で構成され、第２の抵抗変化層１２は、第１の金属酸化物よりも酸素不足度が小さい第２の金属酸化物で構成されている。抵抗変化素子１０の第２の抵抗変化層１２中には、電気パルスの印加に応じて酸素不足度が可逆的に変化する微小な局所領域が形成されている。局所領域は、酸素欠陥サイトから構成されるフィラメントを含むと考えられる。
　「酸素不足度」とは、金属酸化物において、その化学量論的組成（複数の化学量論的組成が存在する場合は、そのなかで最も抵抗値が高い化学量論的組成）の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。化学量論的組成の金属酸化物は、他の組成の金属酸化物と比べて、より安定でありかつより高い抵抗値を有している。
　例えば、金属がタンタル（Ｔａ）の場合、上述の定義による化学量論的組成の酸化物はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％であり、ＴａＯ１．５の酸素不足度は、酸素不足度＝（２．５－１．５）／２．５＝４０％となる。また、酸素過剰の金属酸化物は、酸素不足度が負の値となる。なお、本明細書中では、特に断りのない限り、酸素不足度は正の値、０、負の値も含むものとして説明する。
　酸素不足度の小さい酸化物は化学量論的組成の酸化物により近いため抵抗値が高く、酸素不足度の大きい酸化物は酸化物を構成する金属により近いため抵抗値が低い。
　「酸素含有率」とは、総原子数に占める酸素原子の比率である。例えば、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素原子の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。例えば、第１の金属酸化物層を構成する金属と、第２の金属酸化物層を構成する金属とが同種である場合、酸素含有率は酸素不足度と対応関係にある。すなわち、第２の金属酸化物の酸素含有率が第１の金属酸化物の酸素含有率よりも大きいとき、第２の金属酸化物の酸素不足度は第１の金属酸化物の酸素不足度より小さい。
　抵抗変化層を構成する金属は、タンタル以外の金属を用いてもよい。抵抗変化層を構成する金属としては、遷移金属、またはアルミニウム（Ａｌ）を用いることができる。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、ニッケル（Ｎｉ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。
　例えば、ハフニウム酸化物を用いる場合、第１の金属酸化物の組成をＨｆＯｘとした場合にｘが０．９以上１．６以下であり、かつ、第２の金属酸化物の組成をＨｆＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることができる。この場合、第２の金属酸化物の膜厚は、３～４ｎｍとしてもよい。
　また、ジルコニウム酸化物を用いる場合、第１の金属酸化物の組成をＺｒＯｘとした場合にｘが０．９以上１．４以下であり、かつ、第２の金属酸化物の組成をＺｒＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることができる。この場合、第２の金属酸化物の膜厚は、１～５ｎｍとしてもよい。
　第１の金属酸化物を構成する第１の金属と、第２の金属酸化物を構成する第２の金属とは、異なる金属を用いてもよい。この場合、第２の金属酸化物は、第１の金属酸化物よりも酸素不足度が小さい、つまり抵抗が高くてもよい。このような構成とすることにより、抵抗変化時に下部電極１４と上部電極１１との間に印加された電圧は、第２の金属酸化物に、より多くの電圧が分配され、第２の金属酸化物中で発生する酸化還元反応をより起こしやすくすることができる。
　また、第１の抵抗変化層１３となる第１の金属酸化物を構成する第１の金属と、第２の抵抗変化層１２となる第２の金属酸化物を構成する第２の金属とを、互いに異なる材料を用いる場合、第２の金属の標準電極電位は、第１の金属の標準電極電位より低くてもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。これにより、標準電極電位が相対的に低い第２の金属酸化物において、酸化還元反応が起こりやすくなる。なお、抵抗変化現象は、抵抗が高い第２の金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こってフィラメント（導電パス）が変化することにより、その抵抗値（酸素不足度）が変化すると考えられる。
　例えば、第１の金属酸化物に酸素不足型のタンタル酸化物（ＴａＯｘ）を用い、第２の金属酸化物にチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝－１．６３ｅＶ）はタンタル（標準電極電位＝－０．６ｅＶ）より標準電極電位が低い材料である。このように、第２の金属酸化物に第１の金属酸化物より標準電極電位が低い金属の酸化物を用いることにより、第２の金属酸化物中でより酸化還元反応が発生しやすくなる。その他の組み合わせとして、高抵抗層となる第２の金属酸化物にアルミニウム酸化物（Ａｌ２Ｏ３）を用いることができる。例えば、第１の金属酸化物に酸素不足型のタンタル酸化物（ＴａＯｘ）を用い、第２の金属酸化物にアルミニウム酸化物（Ａｌ２Ｏ３）を用いてもよい。
　積層構造の抵抗変化層における抵抗変化現象は、いずれも抵抗が高い第２の金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こって、局所領域中のフィラメント（導電パス）が変化することにより、その抵抗値が変化すると考えられる。
　つまり、第２の金属酸化物に接続する上部電極１１に、下部電極１４を基準にして正の電圧を印加したとき、抵抗変化層中の酸素イオンが第２の金属酸化物側に引き寄せられる。これによって、第２の金属酸化物中に形成された微小な局所領域中で酸化反応が発生し、酸素不足度が減少する。その結果、局所領域中のフィラメントが繋がりにくくなり、抵抗値が増大すると考えられる。
　逆に、第２の金属酸化物に接続する上部電極１１に、下部電極１４を基準にして負の電圧を印加したとき、第２の金属酸化物中の酸素イオンが第１の金属酸化物側に押しやられる。これによって、第２の金属酸化物中に形成された微小な局所領域中で還元反応が発生し、酸素不足度が増加する。その結果、局所領域中のフィラメントが繋がりやすくなり、抵抗値が減少すると考えられる。
　酸素不足度がより小さい第２の金属酸化物に接続されている上部電極１１は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）など、第２の金属酸化物を構成する金属及び下部電極１４を構成する材料と比べて標準電極電位が、より高い材料で構成する。また、酸素不足度がより高い第１の金属酸化物に接続されている下部電極１４は、例えば、タングステン（Ｗ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）など、第１の金属酸化物を構成する金属と比べて標準電極電位が、より低い材料で構成してもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。
　すなわち、第２の電極の標準電極電位Ｖ２、第２の金属酸化物を構成する金属の標準電極電位Ｖｒ２、第１の金属酸化物を構成する金属の標準電極電位Ｖｒ１、第１の電極の標準電極電位Ｖ１との間には、Ｖｒ２＜Ｖ２、かつＶ１＜Ｖ２なる関係を満足してもよい。さらには、Ｖ２＞Ｖｒ２で、Ｖｒ１≧Ｖ１の関係を満足してもよい。
　上記の構成とすることにより、上部電極１１と第２の金属酸化物の界面近傍の第２の金属酸化物中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。
　電流制御素子２０は、印加電圧の正負双方向に非線形の電流電圧特性を有するダイオード素子で、例えば、窒素不足型窒化シリコンで構成される電流制御層２２を窒化タンタル（ＴａＮ）等で構成される下部電極２３と上部電極２１とでサンドイッチした構造（ＭＳＭ構造）を有している。ここで、窒素不足型窒化シリコンとは、化学量論的組成の窒化シリコン（Ｓｉ３Ｎ４）より窒素量が少なく、半導体的な特性を示す窒化シリコンをさす。また、双方向に非線形の電流電圧特性とは、所定の電圧範囲では、電流制御素子２０は高抵抗（オフ）状態を示し、所定の電圧範囲より電圧が高い領域及び電圧が低い領域では低抵抗（オン）状態を示すことをいう。つまり、印加電圧の絶対値が所定値以下のときに電流制御素子２０は高抵抗（オフ）状態を示し、所定値より大きいときに電流制御素子２０は低抵抗（オン）状態を示す。
　図２に示されたメモリセル５１は、抵抗変化素子１０と電流制御素子２０とがビア３２を用いて直列に接続されたメモリセルである。ここで、ビア３１によって、抵抗変化素子１０の上部電極１１と上部配線７０（ビット線５３又はワード線５２に相当）とが接続され、一方、ビア３３によって、電流制御素子２０の下部電極２３と下部配線７１（ビット線５３又はワード線５２に相当）とが接続される。なお、図２において、電流制御素子２０と抵抗変化素子１０の関係は上下逆でもかまわない。また、メモリセル５１は、図３に示す、ビア３２を省略した構造のものであっても構わない。
　図３は抵抗変化素子１０と電流制御素子２０の間のビア３２を排したクロスポイント構造の抵抗変化型不揮発性記憶装置を構成するメモリセル５１の断面構造を示す図である。
　メモリセル５１は、例えば、窒化タンタル（ＴａＮ）で構成される第１電極２３、窒素不足型窒化シリコンで構成される電流制御層２２、ＴａＮで構成される第２電極２１、酸素不足型タンタル酸化物（ＴａＯｘ）で構成される第１の抵抗変化層１３、第１の抵抗変化層１３を酸素プラズマ雰囲気中で酸化して形成された、ＴａＯｘより酸素濃度の高いＴａＯｙ（ｘ＜ｙ）で構成される第２の抵抗変化層１２、白金（Ｐｔ）で構成される第３電極１１を順に積層した構造で構成される。メモリセル５１の下層には、アルミニウム（Ａｌ）で構成される下部配線７１が配置され、この下部配線７１とメモリセル５１の第１電極２３とは第１ビア３３で接続されている。一方、メモリセル５１の上層には、アルミニウム（Ａｌ）で構成される上部配線７０が配置され、この上部配線７０とメモリセル５１の第３電極１１とは第３ビア３１で接続されている。また、下部配線７１と上部配線７０とは、お互いに直交するように配置されている。
　このような図３に示されるメモリセル５１の構造では、第１電極２３と電流制御層２２と第２電極２１とで電流制御素子２０を構成し、一方、第２電極２１と第１の抵抗変化層１３と第２の抵抗変化層１２と第３電極１１とで抵抗変化素子１０を構成している。つまり、メモリセル５１は、極性の異なる電圧が印加されることで低抵抗状態及び高抵抗状態の少なくとも２つの状態を可逆的に変化する抵抗変化素子１０と、その抵抗変化素子１０に直列に接続された電流制御素子２０とを有する。
　ここで、第２電極２１は、抵抗変化素子１０及び電流制御素子２０の一方の電極を兼用している。また、このメモリセル５１の構造では、図２の構成で説明したように、抵抗変化は、第１の抵抗変化層１３の構成材料であるタンタル及び抵抗変化素子１０の下部電極に相当する第２電極２１の構成材料であるＴａＮのいずれの標準電極電位よりも高い標準電極電位をもつ材料（ここでは白金（Ｐｔ））で構成される第３電極と接し、かつ、第１の抵抗変化層１３より酸素濃度の高いＴａＯｙで構成される第２の抵抗変化層１２で生じる。上部配線７０の電圧を下部配線７１の電圧より、所定電圧以上高く印加した場合、抵抗変化素子１０は高抵抗化方向に変化し、逆に下部配線７１の電圧を上部配線７０の電圧より、所定電圧以上高く印加した場合、抵抗変化素子１０は低抵抗化方向に変化する。つまり、抵抗変化素子１０は、第２電極２１と第３電極１１とそれらに挟まれた第１の抵抗変化層１３と第２の抵抗変化層１２とがＺ方向（積層方向）に順に配置され、第２電極２１から第３電極１１方向にみた構造と、第３電極１１から第２電極２１方向にみた構造は非対称性を有し、第２電極２１を基準に第３電極１１に所定電圧以上の正電圧が印加されたとき高抵抗状態に変化し、第３電極１１を基準に第２電極２１に所定電圧以上の正電圧が印加されたとき低抵抗状態に変化する特性を有する。
　図４は、図３における抵抗変化素子１０の構造と対応した接続関係を示す回路図、つまり、メモリセル５１に対応する等価回路図を示している。抵抗変化素子１０の等価回路図は、上部電極１１側に位置する第２の抵抗変化層１２の方向を明記する為、その方向を黒塗りで表わしている。
　〔１Ｔ１Ｒ型メモリセルの構造〕
　図５は、抵抗変化素子１０と選択トランジスタ（つまり、スイッチ素子の一例）であるＮＭＯＳトランジスタ１５とが直列に接続されるいわゆる１Ｔ１Ｒ型のメモリセル５５の断面構成図（１ビット分の構成）である。
　図５に示されるように、抵抗変化素子１０は、下部電極１４、酸素不足型のＴａ酸化物で構成される低抵抗な第１のタンタル酸化物層（ＴａＯｘ、０＜ｘ＜２．５）１３、高抵抗な第２のタンタル酸化物層（ＴａＯｙ、ｘ＜ｙ）１２、及び上部電極１１が積層して形成されたものである。ビア３１によって、抵抗変化素子１０の上部電極１１と上部配線７０（ソース線）とが接続され、一方、ビア３２によって下部電極１４と下部配線７３とが接続され、さらに、コンタクト３４によって下部配線７３がＮＭＯＳトランジスタ１５のソース（Ｎ＋拡散）領域に接続される。そして、コンタクト３５、ビア３６及び３７により、配線層７４及び７５を介して、ＮＭＯＳトランジスタ１５のドレイン（Ｎ＋拡散）領域は、上層配線７１ａ（ビット線）に接続される。
　さらに、ＮＭＯＳトランジスタ１５のゲート端子は、ポリシリコン配線７６（ワード線）に接続され、基板は接地電位に接続されている。
　ここでは高抵抗な第２の抵抗変化層１２を、ＮＭＯＳトランジスタ１５と反対側の上部電極１１側に配置している。
　クロスポイント構造と同様、この構造（１Ｔ１Ｒ構造）の場合でも、抵抗変化は上部電極１１と接する、より酸素濃度の高いＴａＯｙで構成される第２の抵抗変化層１２で生じ、上部電極１１の電圧を下部電極１４の電圧より、所定電圧以上高く印加した場合、抵抗変化素子１０は高抵抗状態に変化し、逆に下部電極１４の電圧を上部電極１１の電圧より、所定電圧以上高く印加した場合、抵抗変化素子１０が低抵抗状態に変化する。
　図６は、図５における抵抗変化素子１０の構造と対応した接続関係を示す回路図、つまり、メモリセル５５に対応する等価回路図を示している。抵抗変化素子１０の等価回路図は、上部電極１１側に位置する第２の抵抗変化層１２の方向を明記する為、その方向を黒塗りで表わしている。
　〔メモリセルの特性〕
　次に、クロスポイント構造のメモリセル５１の動作について図７を用いて説明する。図７は、図２の構造を持つメモリセル５１に対し、下部配線７１よりも上部配線７０が高い電圧となる極性を正として電圧を印加した場合のメモリセル５１に印加された電圧とメモリセル５１を流れる電流との関係（つまり、抵抗変化特性、あるいは、ＩＶ特性）を実測した特性図である。
　当初、メモリセル５１は高抵抗状態であるとする。メモリセル５１に対し、印加電圧０Ｖから、上部配線７０よりも下部配線７１が高い電位となる負極性の電圧を徐々に印加していくと、約－２．５Ｖ付近（Ｃ点）から電流が流れ出し、－３．０Ｖを超える辺りで抵抗変化素子１０は高抵抗状態から低抵抗状態へと変化を開始する。さらに－４．０Ｖ（Ａ点）まで印加しているが、印加電圧に応じて急激に低抵抗化が進行している。その後、低抵抗状態のまま印加電圧０Ｖになるまで徐々に電圧を印加する。
　その後、メモリセル５１に対し、下部配線７１よりも上部配線７０が高い電位となる正極性の電圧を印加していくと、約１．５Ｖ付近（Ｄ点）から電流が流れ出し、低抵抗状態の到達電圧（Ａ点）と原点に対して概ね点対称な点である３．９Ｖ付近（Ｂ点）で、抵抗変化素子は低抵抗状態から高抵抗状態へと変化を開始する。さらに、５．１Ｖまで印加すると電流増加が見られるが、この後印加電圧を下げていくと、印加電圧を上げるときと比較して電流が小さくなっているため、高抵抗状態に変化していることがわかる。
　すなわち、図７に示す実測データは、図２の構造を持つメモリセル５１について、上部配線７０の電圧を基準として下部配線７１の電圧が所定電圧ＶＬＲ以上高くなったとき低抵抗状態に変化し、下部配線７１の電圧を基準として上部配線７０の電圧が所定電圧ＶＨＲ以上高くなったとき高抵抗状態に変化する双方向性の抵抗変化特性を示し、また、低抵抗状態の印加電圧（Ａ点）と、高抵抗状態への変化開始電圧（Ｂ点）とが、概ね対称な電圧及び電流関係にあることを示している。従って高抵抗化は低抵抗化と同じ、又はそれ以上の電流で駆動することが必要になる。
　また、低抵抗状態の抵抗値は、本メモリセル５１において、高抵抗状態から低抵抗状態に変化させる際に、抵抗変化素子１０に抵抗変化しうる所定の電圧で抵抗変化素子１０に流す電流値の大小に応じた低抵抗値に変化する。
　ここで、低抵抗値の設定について図８を用いてその詳細を説明する。
　図８は抵抗変化素子１０の抵抗変化特性（ＩＶ特性）を示す図である。横軸は抵抗変化素子１０の両端に掛かる電圧、縦軸は抵抗変化素子１０の両端に電圧が印加された時に抵抗変化素子１０に流れる電流である。
　初めに抵抗変化素子１０の抵抗状態が高抵抗状態にあったとすると、その特性は、印加電圧が下部電極１４を基準として－ＶＲを上回る電圧においては、特性線ＢＨ～Ｂ０～Ａ０となる。下部電極１４を基準として抵抗変化素子１０に印加される電圧が－ＶＲになると抵抗変化が開始し、素子に流れる電流が増加する。この時抵抗変化素子１０はその端子間電圧の大きさを｜ＶＲ｜が一定となる様に素子に流れる電流量に従ってその抵抗値が変化する。つまり、抵抗変化素子１０に－ＶＲが印加されている状態で、Ａ１点で示す－｜ＩＬＲＷ１｜の最大電流が流れた場合はＬＲ１の特性の傾きを持った低抵抗値に設定され、Ａ２点で示す－｜ＩＬＲＷ２｜の最大電流が流れた場合はＬＲ２の特性の傾きを持った低抵抗値に設定され、Ａ３点で示す－｜ＩＬＲＷ３｜の最大電流が流れた場合はＬＲ３の特性の傾きを持った低抵抗値に設定される。
　因みに、低抵抗状態（ＬＲ１、ＬＲ２、ＬＲ３）から高抵抗状態への抵抗変化開始点は、ＬＲ１状態では低抵抗に設定されたＡ１点の電圧及び電流に原点対称なＢ１点となり、ＬＲ２状態では低抵抗に設定されたＡ２点の電圧及び電流に原点対称なＢ２点となり、ＬＲ３状態では低抵抗に設定されたＡ３点の電圧及び電流に原点対称なＢ３点となる。
　本現象は正電圧及び負電圧の印加で対称的な特性を示す電流制御素子２０が抵抗変化素子１０と直列に接続されたメモリセル５１においても同様の特徴が確認できる（図７のＡ点とＢ点の対称性を参照）。
　以上のことから、安定な抵抗変化動作を行うためには、低抵抗化においては所定の電流値で電流制限することで所定の低抵抗状態を得、一方高抵抗化においては、低抵抗化とは逆の向きの電圧を印加し、低抵抗化時より多い電流駆動をすることが必要となる。
　なお、図７において、メモリセル５１に電圧を印加しても、低抵抗化時（つまり、高抵抗状態）は０ＶからＣ点までの電圧区間、及び高抵抗化時（つまり、低抵抗状態）は０ＶからＤ点までの電圧区間は、それぞれ顕著には電流が流れない電圧帯である。
　Ｃ点やＤ点は、電流制御素子２０の閾値電圧と、抵抗変化素子１０の抵抗変化電圧との合計電圧に対応している。クロスポイント構造のメモリセルアレイにおいては、選択メモリセルにはこの合計電圧以上の電圧を印加し、非選択メモリセルにはこのＣ点とＤ点の間に動作点がくるように制御することで、非選択メモリセルへのリーク電流を減じて、クロスポイント構造のメモリセルアレイの読み出しや書き込みの動作を行うことが望ましい。
　〔クロスポイント構造のメモリセルアレイとアレイ等価回路〕
　次に、クロスポイント構造のメモリセルアレイのアレイ等価回路について説明する。
　図１と同様にメモリセル５１をマトリックス状に配置したメモリセルアレイ構成図の一例を図９に示す。
　図９において、ワード線２４については、ｎ本の配線ＷＬ１～ＷＬｎが平行に配置され、ビット線２５については、ワード線２４と非接触（立体的）に直交するｍ本の配線ＢＬ１～ＢＬｍが平行に配置されている。抵抗変化素子１０と電流制御素子２９とが直列に接続されたメモリセル５１は、ワード線２４とビット線２５との交点のそれぞれに位置し、抵抗変化素子１０の一端が対応するワード線２４に接続され、電流制御素子２９の一端が対応するビット線２５に接続されている。すなわち、図９のメモリセルアレイ１は、ビット線２５の方向にｎ個のメモリセル５１が配列され、ワード線２４の方向にｍ個のメモリセル５１が配列された、ｎ×ｍ個のメモリセル５１で構成されている（ｍ＞ｎ）。
　クロスポイントの場合、メモリセルアレイ内の１ビットの選択メモリセルに書き込みを行う時に、非選択メモリセルに対するディスターブ影響が最も小さくなるメモリセルアレイの形状は、正方形（図９においては、ｍ＝ｎ）である。
　一方、１ビット書き込みにおいて、非選択メモリセルを介して流れる漏れ電流はメモリセルアレイのサイズに比例して、小さい方が少なくなる。
　このことから、ディスターブ影響を最小限に抑え、漏れ電流を削減する為には、メモリセルアレイは、正方形でかつサイズを小さくするのが好ましいとなるが、その様な小サイズかつ正方ビット形状のメモリセルアレイを複数マット搭載し、各マット単位に各１ビットを書き込む構成とすると、それぞれのメモリセルアレイに対してロウ系及びカラム系のデコーダ回路及びドライバ回路が必要になるので、このようなクロスポイント型抵抗変化不揮発性記憶装置を搭載する半導体チップに占める周辺回路面積が増大してしまう。
　従って、周辺回路のオーバーヘッドを軽減して面積増大を防ぐと共に、メモリセルアレイのサイズの増大を抑制する為のアレイ形状としては長方形（例えば図９においては、ｍ＞ｎ）のメモリセルアレイを複数配列する構成が好ましいと考えられる。
　図１０は、図９に示されたメモリセルアレイ１のアレイ等価回路への展開を説明する為、選択ビット線と択ワード線とを基準にその間に構成される選択メモリセルと非選択メモリセルの接続関係を模式的に表現した構成図である。つまり、図１０は、図９の等価回路において、図９の構成を選択メモリセル３０と非選択メモリセル群とに分けて説明する図である。
　図９における選択メモリセル３０は選択ビット線ＢＬ１と選択ワード線ＷＬ１とに接続される。図１０では、選択メモリセル３０はその一端を選択ビット線ＢＬ１に、他端を選択ワード線ＷＬ１に接続される。その他多数の非選択メモリセルは、（１）メモリセル５１の一端が選択ビット線ＢＬ１に接続される（ｎ－１）個の第１非選択メモリセル群１９０と、（２）メモリセル５１の一端が選択ワード線ＷＬ１に接続される（ｍ－１）個の第３非選択メモリセル群１９２と、（３）多数の非選択ワード線群を介して第１非選択メモリセル群１９０のメモリセル５１の他端と接続され、かつ、多数の非選択ビット線群を介して第３非選択メモリセル群１９２のメモリセル５１の他端と接続される（ｎ－１）×（ｍ－１）個の第２非選択メモリセル群１９１とで構成される。
　第１非選択メモリセル群１９０の１個のメモリセル５１の他端は（ｍ－１）個の第２非選択メモリセル群１９１のメモリセル５１の一端と接続される。この第１非選択メモリセル群１９０と第２非選択メモリセル群１９１との接続関係がｎ－１個存在する。第３非選択メモリセル群１９２の１個のメモリセル５１の他端は（ｎ－１）個の第２非選択メモリセル群１９１のメモリセル５１の他端と接続される。この第３非選択メモリセル群１９２と第２非選択メモリセル群１９１との接続関係が（ｍ－１）個存在する。
　第１非選択メモリセル群１９０の１個のメモリセル５１と第２非選択メモリセル群１９１の（ｍ－１）個のメモリセル５１とが接続される状態は第１非選択メモリセル群１９０と第２非選択メモリセル群１９１との間に同様の関係が複数個存在するので、非選択ワード線群の各ノードはほぼ同じ電圧となる。また、第３非選択メモリセル群１９２の１個のメモリセル５１と第２非選択メモリセル群１９１の（ｎ－１）個のメモリセル５１とが接続される状態は第３非選択メモリセル群１９２と第２非選択メモリセル群１９１との間に同様の関係が複数個存在するので、非選択ビット線群の各ノードはほぼ同じ電圧となる。
　したがって、図１０に示される等価回路では、非選択ワード線群の全ノードを１本に、非選択ビット線群の全ノードを一本に縮退することが可能となる。これにより縮退化した等価回路を図１１に示す。
　図１１において、選択メモリセル３０の一端は選択ビット線ＢＬ１に接続され、他端は選択ワード線ＷＬ１に接続される。第１非選択メモリセル１９３は第１非選択メモリセル群１９０と等価で、並列数は（ｎ－１）個である。第２非選択メモリセル１９４は第２非選択メモリセル群１９１と等価で、並列数は（ｎ－１）×（ｍ－１）個である。第３非選択メモリセル１９５は第３非選択メモリセル群１９２と等価で、並列数は（ｍ－１）個である。前記第１非選択メモリセル１９３と第２非選択メモリセル１９４と第３非選択メモリセル１９５とが直列接続される。第２非選択メモリセル１９４と接続されない第１非選択メモリセル１９３の他方の端子が選択ビット線ＢＬ１に接続され、第２非選択メモリセル１９４と接続されない第３非選択メモリセル１９５の他方の端子が選択ワード線ＷＬ１に接続される。第１非選択メモリセル１９３と第２非選択メモリセル１９４とを接続する中間ノードを非選択ワード線ＮＳＷＬ、第２非選択メモリセル１９４と第３非選択メモリセル１９５とを接続する中間ノードを非選択ビット線ＮＳＢＬとする。
　以上の様に、図９に示すクロスポイント構造のメモリセルアレイ１の選択メモリセルと非選択メモリセルとの関係を示す等価回路は図１１の様になる。以降では、クロスポイント構造のメモリセルアレイの任意の選択メモリセルの書き込み特性について選択メモリセルのＩ－Ｖ特性と共に非選択メモリセルを流れるいわゆる漏れ電流についてのＩ－Ｖ特性についても触れていく。この様なメモリセルアレイに対するＩ－Ｖ特性の説明については、今後簡単化の為に図１１の等価回路を用いて説明する。
　〔書き込み時の等価回路とＩ－Ｖ特性〕
　次に、図１１の等価回路を用いて、従来の書き込み（ここでは低抵抗化書き込み）動作及びその特性を図１２と図１３を用いて説明する。
　図１２は、図１１のメモリセルアレイ等価回路に対して、非選択ワード線及び非選択ビット線が高インピーダンス状態（以下、Ｈｉ－ｚ状態と記す）の下、１ビットの選択メモリセル３０を低抵抗（ＬＲ）状態に書き込む場合についての状態を示す状態構成図である。
　図１２において、書き込み電源１９７は書き込み時の電圧（書き込み電圧）ＶＰＰを発生する電源であり、この選択状態においては、その出力端子は電気的に選択ビット線ＢＬ１に接続される。選択ワード線ＷＬ１には電気的にグランド（ＧＮＤ）電圧０Ｖが接続され、第１非選択メモリセル１９３と第２非選択メモリセル１９４とを接続している非選択ワード線（ＷＬ）群をＮＷ点とし、その状態はＨｉ－ｚで、第２非選択メモリセル１９４と第３非選択メモリセル１９５とを接続している非選択ビット線（ＢＬ）群の状態は同じくＨｉ－ｚで、選択メモリセル３０の一端は選択ビット線ＢＬ１に接続され、他端は選択ワード線ＷＬ１に接続されていることは言うまでも無い。また、図１２の選択ビット線ＢＬ１には書き込み電源１９７からの書き込み電圧ＶＰＰが印加されており、選択ワード線ＷＬ１にはＧＮＤ電位が印加されている。この状態において、選択メモリセル３０には選択ビット線ＢＬ１から選択ワード線ＷＬ１に向かってＬＲ化電流Ｉｓｅｌが流れ、第１非選択メモリセル１９３には選択ビット線ＢＬ１から流入する電流Ｉｂ＿ｎｗが流れ、第２非選択メモリセル１９４及び第３非選択メモリセル１９５には選択ワード線ＷＬ１へ流出する電流Ｉｎｗ＿ｗが流れる。書き込み電源１９７には前記選択メモリセル３０に流れる電流Ｉｓｅｌと前記第１非選択メモリセル１９３に流れる電流Ｉｂ＿ｎｗとを合計した電流Ｉｐｐが流れ、ＧＮＤ端子には前記選択メモリセル３０に流れる電流Ｉｓｅｌと前記第２非選択メモリセル１９４及び第３非選択メモリセル１９５に流れる電流Ｉｎｗ＿ｗとを合計した電流Ｉｓｗｌが流れる。
　つまり、書き込み電源１９７から流れ出す電流Ｉｐｐは以下の式１で示され、ＧＮＤ端子に流れ込む電流Ｉｓｗｌは以下の式２で示される。
　Ｉｐｐ＝Ｉｓｅｌ＋Ｉｂ＿ｎｗ　…式１
　Ｉｓｗｌ＝Ｉｓｅｌ＋Ｉｎｗ＿ｗ　…式２
　ここで、非選択ＷＬ群と非選択ＢＬ群は共にＨｉ－ｚ状態より、
　Ｉｂ＿ｎｗ＝Ｉｎｗ＿ｗ　…式３
　であるので、書き込み電源１９７の電流ＩｐｐとＧＮＤ電流Ｉｓｗｌは同一である。
　ここで、メモリセルアレイ１の規模が同一ビット線上のビット数が１２８ｂｉｔ（ｎ＝１２８）、同一ワード線上のビット数が１０２４ｂｉｔ（ｍ＝１０２４）の場合について考えると、図１２における各非選択メモリセルのビット数は、第１非選択メモリセル１９３がｎ－１＝１２７個、第２非選択メモリセル１９４が（ｎ－１）×（ｍ－１）＝１２７×１０２３個、第３非選択メモリセル１９５が、ｍ－１＝１０２３個である。
　前記アレイ規模の場合の低抵抗（ＬＲ）化書き込み時の電圧電流特性（Ｉ－Ｖ特性）を図１３に示す。図１３では、横軸は各メモリセルに印加される電圧、縦軸は各メモリセルを流れる電流である。ここには、選択メモリセル３０を流れる電流Ｉｓｅｌ（白三角）、第１非選択メモリセル１９３を流れる電流Ｉｂ＿ｎｗ（黒三角）、第２非選択メモリセル１９４及び第３非選択メモリセル１９５を流れる電流Ｉｎｗ＿ｗ（黒三角）に関する計３本の特性線が描かれている。
　図１３において、低抵抗化書き込み時の書き込み電圧ＶＰＰについては、選択メモリセル３０の抵抗変化素子１０の低抵抗値をＲｌに設定する為には、図８の特性において低抵抗状態の抵抗変化素子１０の両端の電圧の大きさをＶＲとすると、低抵抗状態の抵抗変化素子１０に流れる電流Ｉｓｅｌａは、Ｉｓｅｌａ＝ＶＲ／Ｒｌとなるので、その様な電流が流れる電圧ＶＰＰａを書き込み電圧ＶＰＰとして印加する必要がある。図１３より前記条件を満足する為に、ここでは書き込み電圧ＶＰＰとしてＶＰＰａを印加する（このとき、選択メモリセル３０に流れる電流ＩｓｅｌはＩｓｅｌａとなる）。
　第１非選択メモリセル１９３に流れる電流Ｉｂ＿ｎｗの特性は、電圧が書き込み電圧ＶＰＰで、かつ、電流がＩｂ＿ｎｗ＝０Ａの点を起点とすると図１３のＩｂ＿ｎｗ特性となる。また、第２非選択メモリセル１９４及び第３非選択メモリセル１９５に流れる電流Ｉｎｗ＿ｗの特性は電圧が０Ｖで、かつ、電流がＩｎｗ＿ｗ＝０Ａの点を起点とすると図１３のＩｎｗ＿ｗ特性となる。書き込み電圧ＶＰＰ＝ＶＰＰａを印加したとき、第２非選択メモリセル１９４及び第３非選択メモリセル１９５に流れる電流は、Ｉｂ＿ｎｗ＝Ｉｎｗ＿ｗとなる各特性の交点（ＮＷ点の動作点）における電流であり、その電流の大きさはＩｈｚとなる。
　この様に、本アレイ規模のメモリセルアレイ１において、選択メモリセル３０に低抵抗化書き込み電流Ｉｓｅｌａを流す場合、非選択メモリセルを流れる漏れ電流Ｉｈｚが流れてしまう。従って書き込み電源１９７から流れる電流Ｉｐｐ＝Ｉｓｅｌａ＋Ｉｈｚとなる。電源電流Ｉｐｐの内、選択メモリセル３０に流れる電流Ｉｓｅｌａの割合を書き込み効率と定義すると、書き込み効率Ｋは次式で示される。
　書き込み効率Ｋ＝Ｉｓｅｌ／Ｉｐｐ×１００（％）
　本書き込み効率Ｋを前記電流値から求めると、
　Ｋ＝Ｉｓｅｌａ／（Ｉｓｅｌａ＋Ｉｈｚ）
　となり、図１３の例では、印加電流の約４分の１以下程度しか書き込みに寄与しておらず、残りの約４分の３以上は漏れ電流として無駄に流していることが判る。
　この様に、書き込み電源１９７からの印加電流はその多くが非選択メモリセルを流れる漏れ電流として浪費される為、書き込み時の消費電流が多大になってしまう。印加電流の内、選択メモリセルに流れる電流の割合、すなわち書き込み効率を高くすることが、消費電流の削減に繋がる。
　我々発明者らは、前記課題である書き込みの高効率化を解決することが可能な１つのアクセス手法を見出した。
　〔複数ビット同時書き込みによる高効率化〕
　図１４において、各メモリセル５１は、図４に示すのと同様の構成を有し、ワード線２４とビット線２５との交点に、マトリックス状に配置されている。ワード線２４はＷＬ０～ＷＬ（ｎ－１）のｎ本がそれぞれＸ方向に平行に配置され、ビット線２５はＢＬ０～ＢＬ（ｍ－１）のｍ本が平行かつワード線２４と直交してＹ方向に配置され、各ワード線２４と各ビット線２５の各交点位置にメモリセル５１が配置されてメモリセルアレイ１が構成されている。ここで、メモリセルアレイ１は、論理的に、あるビットに接続されるメモリセルから構成される、データ記憶を目的とする第１のメモリセル群と、その第１のメモリセル群に接続されるワード線ＷＬ０～ＷＬ（ｎ－１）と同一のワード線ＷＬ０～ＷＬ（ｎ－１）に接続される、他のビット線（Ａ本のビット線）に接続されるメモリセルから構成される第２のメモリセル群とで構成される。このような構成において、複数（（Ａ＋１）本）の選択ビット線と１つの選択ワード線との交点に位置する複数のメモリセルに対して同時に書き込みを実施するケースを説明する。
　いま、図１４において、ＷＬ１には選択ワード線としてグランド（ＧＮＤ）電圧がワード線用書き込み回路１５０２から印加され、少なくとも１本のＢＬ０には、データを記憶させる為に、選択された選択ビット線として書き込み電圧ＶＰＰの電源が第１のビット線用書き込み回路１５０３から印加され、選択ワード線ＷＬ１と選択ビット線ＢＬ０との交点に位置するメモリセル２６０がデータ記憶用の（データ記憶を目的とする）メモリセル（つまり、第１のメモリセル群１５００に属するメモリセル）として選択され、書き込みが実行されている。一方、同時にＢＬ１～ＢＬ７の７ｂｉｔ（Ａ本の選択ビット線の一例）が、データを記憶させる為或いはデータの記憶を目的としない書き込み動作を実行する為に選択された選択ビット線として、書き込み電圧ＶＰＰの電源が第２のビット線用書き込み回路１５０４から印加され、選択ワード線ＷＬ１と選択ビット線ＢＬ１～ＢＬ７との交点に位置する７ｂｉｔのメモリセル２６１～２６７がデータ記憶用或いはデータ記憶を目的としない書き込み動作用のメモリセル（つまり、第２のメモリセル群１５０１に属するメモリセル）として選択され、選択メモリセル２６０と同様の書き込み動作が実行されている。
　従って、少なくとも１ビットはデータ記憶を目的として、他のビットはデータ記憶を目的として或いは目的としない書き込み行為が行われるので、同一ワード線上の８ｂｉｔ（（１＋Ａ）ビットの一例）が書き込み行為対象ビット（８ビット分の選択メモリセル１２６）として選択される。
　なお、「データ記憶を目的とするメモリセル」とは、データ記憶のために用いられるメモリセルであり、データ保持機能を有する。一方、「データ記憶を目的としないメモリセル」とは、データ記憶のために用いられるのではなく、単にデータの書き込み対象となるメモリセルであり、必ずしもデータ保持機能を有していなくてもよい。後述するように、「データ記憶を目的としないメモリセル」は、常に一定数（例えば、８ビット）のメモリセルに対して同じデータ（「１（低抵抗状態）」又は「０（高抵抗状態）」）を書き込む際にダミー的に用いられる。たとえば、常に８ビットの同時書き込みをする場合において、３つのメモリセルに対して「１」を書き込むときには、３個の「データ記憶を目的とするメモリセル」と５個の「データ記憶を目的としないメモリセル」からなる８個のメモリセルに対して、同時に「１」を書き込む。「データ記憶を目的としないメモリセル」は、このような用途に用いられる。
　なお、本例の選択メモリセル１２６は、同時に選択された８ｂｉｔの選択メモリセル２６０～２６７の一例を表現しているだけなので、選択メモリセル１２６は、１本の選択ワード線ＷＬ１と連続する８本の選択ビット線ＢＬ０～ＢＬ７との交点に位置する８個のメモリセルを選択した場合のメモリセルの集まりの一例であり、必ずしも隣り合ったメモリセルである必要はない。
　書き込み電源１９７は書き込み時の電圧（書き込み電圧）ＶＰＰを発生する電源である。第１のビット線用書き込み回路１５０３及び第２のビット線用書き込み回路１５０４に内蔵、或いは、第１のビット線用書き込み回路１５０３及び第２のビット線用書き込み回路１５０４を介し、更に、第１のビット線用書き込み回路１５０３とＢＬ０との間の第１のビット線選択回路（図示していない）及び第２のビット線用書き込み回路１５０４とＢＬ１～ＢＬ７との間の第２のビット線選択回路（図示していない）を介して、電圧ＶＰＰを発生する書き込み電源１９７は電気的に８本の選択ビット線ＢＬ０～ＢＬ７に接続される。なお、第１のビット線選択回路は、第１のメモリセル群の１本のビット線を第１のビット線として選択する回路である。また、第２のビット線選択回路は、第２のメモリセル群のＡ本（Ａは１以上の整数）のビット線を第２のビット線として選択する回路である。
　一方、ワード線用書き込み回路１５０２及びワード線選択回路（図示していない）を介して、一本の選択ワード線ＷＬ１に対して、電気的にグランド（ＧＮＤ）電圧０Ｖが接続される。他の非選択ビット線と非選択ワード線とは、それぞれ、前記第１のビット線選択回路及び前記第２のビット線選択回路と、前記ワード線選択回路によって電気的に遮断され、高インピーダンス（Ｈｉ－ｚ）状態となっている。つまり、第１のビット線選択回路及び第２のビット線選択回路は、非選択ビット線を高インピーダンス状態にする。なお、ワード選択回路は、メモリセルアレイに対して、１本のワード線を選択ワード線として選択し、他の非選択ワード線を高インピーダンス状態にする回路である。
　従って、各選択メモリセルの二つの端子のうち、電流制御素子２９に繋がる一方の端子には書き込み電圧ＶＰＰが印加され、抵抗変化素子１０に繋がる他方の端子にはＧＮＤ電圧が印加される。これにより、低抵抗化書き込み行為が８ｂｉｔ同時に行われることとなる。
　なお、前記選択ビット線から選択ワード線に電流が流れるのとは逆に、選択ワード線から選択ビット線に電流が流れる場合の高抵抗化書き込みにおいても、複数の選択ビット線に電気的にグランド（ＧＮＤ）電圧等の低電圧を印加し、一本の選択ワード線に電気的に書き込み電圧ＶＰＰ等の高電圧を印加することで、８（つまり、１＋Ａ）ｂｉｔ同時の高抵抗化書き込み行為を行うことができる。
　なお、図１４に示す構成図はその概念を示す図であり、その一例として書き込み対象メモリセルの１ビット（第１のメモリセル群１５００）に対して書き込みを行う場合、同一ワード線上のメモリセル７ビット（第２のメモリセル群１５０１）に対しても１ビットの書き込み対象メモリセルと同じバイアス条件で書き込み行為を行っている状態を示している。従って、書き込み行為を行う複数の選択メモリセルは同一ワード線上であれば離れて選択されてもよい。
　なお、前記第１のビット線選択回路と第２のビット線選択回路は後に示す図２０の第１の選択回路Ｓ０＿０における第１の選択素子であるＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ０＿０＿ｍ－１と同じ役割を果たす回路である。
　我々発明者らは、この様な同一ワード線上に接続される多ビット同時書き込みが、書き込みの高効率化を実現することが可能な書き込み手法であることを見出した。
　次に前記手法の高効率化の理由について図１５の等価回路及び図１６のメモリセルアレイのＩ－Ｖ特性を示すグラフを用いて説明する。
　図１４の８ビットの選択メモリセル２６０～２６７とその他の非選択メモリセルとのアレイ等価回路と低抵抗化書き込み電源１９７（書き込み電圧ＶＰＰ）とＧＮＤ電源（０Ｖ）との関係を示す図を図１５に示す。
　図１５において、選択メモリセル２６０は、一方の端子が選択ワード線ＷＬ１に接続され、他方の端子が選択ビット線ＢＬ０に接続されている。同様に、第２の選択メモリセル２６１は一方の端子が選択ワード線ＷＬ１に接続され、他方の端子が選択ビット線ＢＬ１に接続されている。同様に、第７の選択メモリセル２６６は一方の端子が選択ワード線ＷＬ１に接続され、他方の端子が選択ビット線ＢＬ６に接続されている。同様に、第８の選択メモリセル２６７は一方の端子が選択ワード線ＷＬ１に接続され、他方の端子が選択ビット線ＢＬ７に接続されている。なお、図面では省略しているが、第３～第６の選択メモリセルについても、同様に、他方の端子が選択ビット線ＢＬ２～ＢＬ５にそれぞれ接続されている。
　また、第１０非選択メモリセル９３０は一方の端子が非選択ワード線群ＮＷに接続され、他方の端子が選択ビット線ＢＬ０に接続されている。同様に、第１１非選択メモリセル９３１は一方の端子が非選択ワード線群ＮＷに接続され、他方の端子が選択ビット線ＢＬ１に接続されている。同様に、第１６非選択メモリセル９３６は一方の端子が非選択ワード線群ＮＷに接続され、他方の端子が選択ビット線ＢＬ６に接続されている。同様に、第１７非選択メモリセル９３７は一方の端子が非選択ワード線群ＮＷに接続され、他方の端子が選択ビット線ＢＬ７に接続されている。なお、図面では省略しているが、第１２～第１５の非選択メモリセルについても、同様に、他方の端子が選択ビット線ＢＬ２～ＢＬ５にそれぞれ接続されている。
　また、第２非選択メモリセル１９４は非選択ＷＬ群と非選択ＢＬ群との間に構成されるメモリセルである。第３非選択メモリセル１９５は非選択ＢＬ群と選択ワード線ＷＬ１との間に構成されるメモリセルである。第２非選択メモリセル１９４と第３非選択メモリセル１９５とは選択メモリセルの個数に従ってその対象数が若干変わっている。書き込み電源１９７は選択ビット線ＢＬ０～ＢＬ７の各々に電気的に繋がっている。また、選択ワード線ＷＬ１はグランド（ＧＮＤ）電源（０Ｖ）に電気的に繋がっている。なお、非選択ビット線（図１５では非選択ＢＬ群に該当）及び非選択ワード線（図１５では非選択ＷＬ群に該当）は高インピーダンス（Ｈｉ－ｚ）状態となっている。
　図１５に示すメモリセルアレイの構成における多ビット同時書き込み動作の場合の非選択ワード線群（ＮＷ点）を基準としたメモリセルアレイのＩ－Ｖ特性の動作点図を１ｂｉｔ書き込み時と同一ワード線上の８ｂｉｔ同時書き込み時とを比較する形態で図１６の（ａ）及び（ｂ）に示す。図１６の（ａ）は１ｂｉｔ書き込み時の特性図で図１３と同じである。図１６の（ｂ）は、図１６の（ａ）に８ｂｉｔ同時書き込み時の第１０～第１７非選択メモリセル９３０～９３７を流れる電流Ｉｂ＿ｎｗ０～Ｉｂ＿ｎｗ７の総和（Ｉｂ＿ｎｗ×８に相当）を追記した特性図である。
　図１６の（ａ）（及び図１６の（ｂ））において、横軸は各メモリセルに印加される電圧、縦軸は各メモリセルを流れる電流であり、特性線として、選択メモリセル３０（図１５では選択メモリセル２６０～２６７のそれぞれに対応）を流れる電流Ｉｓｅｌ（白三角、図１５ではＩｓｅｌｉ（ｉは０から７の整数）でＩｓｅｌ０～Ｉｓｅｌ７のそれぞれに対応）、第１０～第１７非選択メモリセル９３０～９３７を流れる電流Ｉｂ＿ｎｗ（黒三角、図１５ではＩｂ＿ｎｗｉ（ｉは０から７の整数）でＩｂ＿ｎｗ０～Ｉｂ＿ｎｗ７のそれぞれに対応）、第２非選択メモリセル１９４及び第３非選択メモリセル１９５を流れる電流Ｉｎｗ＿ｗ（黒三角）の計３本が描かれている。
　低抵抗化書き込みを行う為、書き込み電圧ＶＰＰとしてＶＰＰａ（図１６の（ｂ）ではＶＰＰｉ、ＶＰＰｉ＝ＶＰＰａ）を印加する。このとき、選択メモリセル３０に流れる電流ＩｓｅｌはＩｓｅｌａ（図１６の（ｂ）ではＩｓｅｌｉ、Ｉｓｅｌｉ＝Ｉｓｅｌａ）となる。
　第１０～第１７非選択メモリセル９３０～９３７に流れる電流Ｉｂ＿ｎｗ（それぞれＩｂ＿ｎｗ０～Ｉｂ＿ｎｗ７）の特性は、電圧が書き込み電圧ＶＰＰで、かつ、電流がＩｂ＿ｎｗ＝０Ａの点を起点とすると図１６の（ａ）及び（ｂ）におけるＩｂ＿ｎｗ特性（i）となる。また、第２非選択メモリセル１９４及び第３非選択メモリセル１９５に流れる電流Ｉｎｗ＿ｗの特性は電圧が０Ｖで、かつ、電流がＩｎｗ＿ｗ＝０Ａの点を起点とすると図１６の（ａ）及び（ｂ）におけるＩｎｗ＿ｗ特性となる。図１６の（ａ）において、書き込み電圧ＶＰＰ＝ＶＰＰａを印加したときに流れる電流は、Ｉｂ＿ｎｗ＝Ｉｎｗ＿ｗとなる各特性の交点（ＮＷ点の動作点）における電流であり、その電流の大きさはＩｈｚとなる。従って書き込み電源１９７から流れる電流Ｉｐｐ＝Ｉｓｅｌａ＋Ｉｈｚとなる。電源電流Ｉｐｐの内、選択メモリセルに流れる電流Ｉｓｅｌａの割合、つまり、書き込み効率Ｋは、図１６の（ａ）の例では、約２５％となる。
　また、図１６の（ａ）において、この時のＮＷ点の動作電圧はＶｎｗａとなる。
　一方、同一選択ワード線上の８個のメモリセルに対して同時に書き込む場合、各選択ビット線毎に書き込み電源１９７から各々書き込み電圧ＶＰＰが印加される。第１０～１７の８グループの非選択メモリセル９３０～９３７を介して非選択ＷＬ群に電流が流れ、その総和は１ｂｉｔ書き込み時の８倍となる。従って１ｂｉｔ書き込み時の電流（i）のＩｂ＿ｎｗを８倍した電流（図１６の（ｂ）における(ii）に示すＩｂ＿ｎｗ×８）がＮＷ点に流れるので、図１６の（ｂ）に示す特性線（ii）と第２非選択メモリセル１９４及び第３非選択メモリセル１９５に流れる電流Ｉｎｗ＿ｗとの交点（ＮＷ点の動作点２）が８ｂｉｔ同時書き込み時の動作点となる。この時のＮＷ点に集中する電流はＩｈｚ８となり、この時のＮＷ点の電圧はＶｎｗｉ（Ｖｎｗｉ＞Ｖｎｗａ）に上昇する。
　８ｂｉｔ同時書き込み時の各ビット線に繋がる第１０～１７非選択メモリセル９３０～９３７を流れる各電流Ｉｂ＿ｎｗ０～Ｉｂ＿ｎｗ７は、ＮＷ点の電圧がＶｎｗｉの時の電流に相当するので、Ｉｂ＿ｎｗｉとなる。つまり、１ｂｉｔ書き込み時の電流Ｉｂ＿ｎｗａが８ｂｉｔ同時書き込みを行うことでＩｂ＿ｎｗｉまで減少する。
　従って書き込み電源１９７から一本の選択ビット線に流れ込む電流Ｉｐｐは、
　Ｉｐｐ＝Ｉｓｅｌｉ＋Ｉｂ＿ｎｗｉ
　となる。
　電流Ｉｐｐの内、選択メモリセルに流れる電流Ｉｓｅｌｉの割合、すなわち書き込み効率Ｋは、
　Ｋ＝Ｉｓｅｌｉ／（Ｉｓｅｌｉ＋Ｉｂ＿ｎｗｉ）
　となり、図１６の（ｂ）の例では、約５０％となる。
　つまり、１つの選択メモリセルに対する書き込み効率は、１ｂｉｔ書き込み時が約２５％、同一ワード線上の８ｂｉｔ同時書き込み時が約５０％であり、このような書き込み方式を行うことで、約２倍程度改善していることがわかる。
　この様に、同一ワード線上の複数のメモリセルに対して同時に書き込む手法は、書き込み時に非選択メモリセルに流れる漏れ電流を削減し、書き込み時の更なる低消費電流化が可能になる。
　なお、上述の前記同一ワード線上の多ビット同時書き込みについては、選択メモリセルの低抵抗化書き込みを例に説明したが、選択ワード線に高電圧、選択ビット線に低電圧を印加する高抵抗化書き込みについても同様の効果が期待できる。
　なお、前記構成に於いては、選択ワード線に対して電圧を印加する形態を例に説明したが、選択ワード線に定電流源を印加する形態においても同様の効果が期待できることは、言うまでも無い。以下、定電流の印加による書き込みにおける多ビット同時書き込みの効果について説明する。
　〔定電流印加書き込みにおける多ビット同時書き込みの効果〕
　本メモリセル５１の抵抗変化素子１０の抵抗変化に関する特徴は、図８を用いて説明した様に、安定な低抵抗状態への抵抗変化動作を行うためには、選択メモリセル５１に所定の電流量を流す様に電流制御（電流制限）することが重要である。なお、電圧制御の場合、電流制御素子２９の特性が非線形で電圧変動に対する電流変動が極めて大きい為、流れた電流量で決まる抵抗値制御が困難である。
　このことから、低抵抗化書き込みにおいて電流制御を行った場合の前記同一ワード線上の多ビット同時書き込み方式に対する影響及び効果について次に説明する。
　図１７に定電流印加による多ビット同時書き込みを行った場合のメモリセルアレイ１のメモリセル構成概要図を示す。なお、図１７においては８ビット同時書き込みの状態が示されている。図１７は図１４のメモリセル構成概要図に対して選択ビット線ＢＬ０～ＢＬ７に繋がる構成要素が、書き込み電源１９７のみから書き込み用定電流源２１０ａ～２１０ｈを挿入した部分が異なるのみである。従って、図１７の構成説明では図１４と異なる部分のみとする。
　いま、図１７において、ＷＬ１には選択ワード線としてグランド（ＧＮＤ）電圧がワード線用書き込み回路１５０７から印加され、少なくとも１本のＢＬ０には、データを記憶させる為に、選択された選択ビット線に対して書き込み用定電流Ｉｐｓ０が第１のビット線用書き込み回路１５０８から印加され、選択ワード線ＷＬ１と選択ビット線ＢＬ０との交点に位置するメモリセル２６０がデータ記憶用（データ記憶を目的とする）のメモリセル（つまり、第１のメモリセル群１５０５に属するメモリセル）として選択され、書き込みが実行されている。一方、同時にＢＬ１～ＢＬ７の７ｂｉｔ（Ａ本の選択ビット線の一例）が、データを記憶させる為或いはデータの記憶を目的としない書き込み動作を実行する為に選択された選択ビット線へ書き込み定電流Ｉｐｓ１～Ｉｐｓ７が第２のビット線用書き込み回路１５０９から印加され、選択ワード線ＷＬ１と選択ビット線ＢＬ１～ＢＬ７との交点に位置する７ｂｉｔのメモリセル２６１～２６７がデータ記憶用或いはデータ記憶を目的としない書き込み動作用のメモリセル（つまり、第２のメモリセル群１５０６に属するメモリセル）として選択され、選択メモリセル２６０と同様の書き込み動作が実行されている。
　従って、少なくとも１ビットはデータ記憶を目的として、他のビットはデータ記憶を目的として或いは目的としない書き込み行為が行われるので、同一ワード線上の８ｂｉｔが書き込み行為対象ビット（８ビット分の選択メモリセル１２６）として選択される。
　なお、本例の選択メモリセル１２６は、同時に選択された８ｂｉｔの選択メモリセル２６０～２６７の一例を表現しているだけなので、選択メモリセル１２６は、１本の選択ワード線ＷＬ１と連続する８本の選択ビット線ＢＬ０～ＢＬ７との交点に位置する８個のメモリセルを選択した場合のメモリセルの集まりの一例であり、必ずしも隣り合ったメモリセルである必要はない。
　書き込み用定電流源２１０ａ～２１０ｈは書き込み時の電流（書き込み電流）Ｉｐｓ０～Ｉｐｓ７を発生する電源である。第１のビット線用書き込み回路１５０８及び第２のビット線用書き込み回路１５０９に内蔵、或いは、第１のビット線用書き込み回路１５０８及び第２のビット線用書き込み回路１５０９を介し、更に、第１のビット線用書き込み回路１５０８とＢＬ０との間の第１のビット線選択回路（図示していない）及び第２のビット線用書き込み回路１５０９とＢＬ１～ＢＬ７との間の第２のビット線選択回路（図示していない）を介して、電流Ｉｐｓ０～Ｉｐｓ７を発生する電流源は電気的に８本の選択ビット線ＢＬ０～ＢＬ７に接続印加される。
　なお、書き込み用定電流源２１０ａ～２１０ｈから供給される電流Ｉｐｓ０～Ｉｐｓ７は、ほぼ同じ電流量である。
　一方、ワード線用書き込み回路１５０７及びワード線選択回路（図示していない）を介して、一本の選択ワード線ＷＬ１に対して、電気的にグランド（ＧＮＤ）電圧０Ｖが接続され、他の非選択ビット線と非選択ワード線は前記ワード線選択回路によって電気的に遮断され、高インピーダンス（Ｈｉ－ｚ）状態となっている。
　従って、各選択メモリセルの二つの端子のうち、電流制御素子２９に繋がる一方の端子から書き込み電流Ｉｐｓ０～Ｉｐｓ７が印加され、抵抗変化素子１０に繋がる他方の端子にはＧＮＤ電圧が印加される。これにより、低抵抗化書き込み行為が８ｂｉｔ同時に行われることとなる。
　なお、前記選択ビット線から選択ワード線に電流が流れるのとは逆に、選択ワード線から選択ビット線に電流が流れる場合の高抵抗化書き込みにおいても、複数の選択ビット線に電気的にシンク用定電流を印加し、一本の選択ワード線に電気的に書き込み電圧ＶＰＰ等の高電圧を印加することで、８ｂｉｔ同時の高抵抗化書き込み行為を行うことができる。
　なお、図１７に示す構成図はその概念を示す図であり、その一例として書き込み対象メモリセルの１ビット（第１のメモリセル群）に対して書き込みを行う場合、同一ワード線上のメモリセル７ビット（第２のメモリセル群）に対しても１ビットの書き込み対象メモリセルと同じバイアス条件で書き込み行為を行っている状態を示している。従って、書き込み行為を行う複数の選択メモリセルは同一ワード線上であれば離れて選択されてもよい。
　なお、前記第１のビット線選択回路と第２のビット線選択回路は後に示す図２０の第１の選択回路Ｓ０＿０における第１の選択素子であるＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ０＿０＿ｍ－１と同じ役割を果たす回路である。
　図１７の構成概要図をメモリセルアレイ等価回路として表現したものが図１８となる。図１８も図１５のメモリセルアレイ等価回路に対して選択ビット線ＢＬ０～ＢＬ７に繋がる構成要素が、書き込み電源１９７のみから書き込み用定電流源を挿入した部分が異なるのみである。
　多ビット同時書き込みによる効果で説明した様に、１ｂｉｔ書き込みに対して同一ワード線上の多ビット同時書き込みは書き込み効率が高い、つまり各選択ビット線に流し込む電流の内、選択メモリセルに流れる電流の割合が多くなるので、流れる電流量によって抵抗値が決まる低抵抗化書き込みを定電流印加にて行う場合は、同時書き込みビット数に依存して設定抵抗値が異なることが予想される。
　このことを確認する為、図１８のメモリセルアレイ等価回路を用いた書き込みシミュレーションを行った。シミュレーションの方法としては、選択した抵抗変化素子１０に掛かる電圧ＶＲが所定の電圧に到達すると、抵抗変化素子１０の抵抗値が、その抵抗変化素子１０流れる電流量とＶＲとによって決まる（つまり、その抵抗値がＶＲ／電流量となる）様な可変抵抗素子モデルを用いている。これにより、同時書き込みビット数に対する抵抗変化素子１０を流れる電流とその時の抵抗値を求めた。
　その結果を示すグラフを図１９Ａ及び図１９Ｂに示す。
　図１９Ａは、横軸に同時書き込みビット数、縦軸に低抵抗化書き込み対象の選択メモリセルを流れる電流を表すグラフである。図１９Ａのグラフによると、１ビット書き込みでは選択メモリセルを流れる電流がＩｌ１であるのに対し、同一ワード線上の同時書き込みビット数が増加するに従ってセル電流が増え、８ビット同時書き込みではＩｌ８まで増加している。
　図１９Ａの電流値から前記計算方法に従って低抵抗設定値をグラフ化したものを図１９Ｂに示す。
　図１９Ｂは横軸に同時書き込みビット数、縦軸に低抵抗化書き込み対象の抵抗変化素子の設定抵抗値を表すグラフである。図１９Ｂのグラフによると、１ビット書き込みでは選択メモリセルに流れる電流がＩｌ１であるが、抵抗変化素子に掛かる電圧ＶＲが抵抗変化に必要な閾値電圧に達しない為、抵抗変化（低抵抗化）は起こらず、高抵抗（ＨＲ）状態相当のＲｌ１となっている。同時書き込みビット数が２ビット以上で抵抗変化素子の抵抗変化（低抵抗化）が起こっている。同時書き込みビット数が増加するに従って設定抵抗値は低下し、８ビット同時書き込みではＲｌ８まで低抵抗化している。
　この様に、同一ワード線上の複数のメモリセルに同時に書き込む手法は、書き込み効率が向上することによる低消費電力効果の側面と共に、選択メモリセル内の抵抗変化素子１０を低抵抗状態に書き込み設定する場合において効率的に低抵抗化設定を行うこと（つまり、抵抗変化素子１０の低抵抗状態における抵抗値を制御すること）が可能となる。
　以上のことをまとめると、クロスポイント型抵抗変化不揮発性記憶装置において、同一ワード線上の複数のメモリセルに対して同時に書き込む際の駆動方法として、以下の方法が考えられる。
　つまり、メモリセルアレイを構成するメモリセルが、ワード線を共有する２つのメモリセル群、つまり、（i）データ記憶を目的とする第１のメモリセル群と、（ii）データ記憶を目的とする、あるいは、目的としない第２のメモリセル群とで構成される場合に、メモリセルアレイを構成する第１のメモリセル群の所定のメモリセルに対して第１の抵抗状態（高抵抗状態／低抵抗状態）を書き込むときは、ワード線用書き込み回路で、第１の電圧又は第１の電流を、選択ワード線に供給し、かつ、第１のビット線用書き込み回路で、第３の電圧又は第３の電流を第１のメモリセル群の１本のビット線に供給すると共に、第２のビット線用書き込み回路で、第３の電圧又は第３の電流を前記第２のメモリセル群のＡ本のビット線に供給する。
　具体的には、ワード線用書き込み回路が１つの選択ワード線に第１の電圧を供給し、第１のビット線用書き込み回路及び第２のビット線用書き込み回路が選択ビット線の各々に第３の電圧を供給することにより、複数の選択ビット線と１つの選択ワード線との交点に位置する複数の選択メモリセルに対して第１の抵抗状態に同時に書き込みを実施する。
　あるいは、ワード線用書き込み回路が１つの選択ワード線に第１の電圧を供給し、第１のビット線用書き込み回路及び第２のビット線用書き込み回路が選択ビット線の各々に第３の電流を供給することにより、複数の選択ビット線と１つの選択ワード線との交点に位置する複数の選択メモリセルに対して第１の抵抗状態に同時に書き込みを実施する。
　一方、第１のメモリセル群の所定のメモリセルに対して第２の抵抗状態（低抵抗状態／高抵抗状態）を書き込むときは、ワード線用書き込み回路で、第２の電圧又は第２の電流を選択ワード線に供給し、かつ、第１のビット線用書き込み回路で、第４の電圧又は第４の電流を第１のメモリセル群の１本のビット線に供給すると共に、第２のビット線用書き込み回路で、第４の電圧又は第４の電流を第２のメモリセル群のＡ本のビット線に供給する。
　具体的には、ワード線用書き込み回路が１つの選択ワード線に第２の電圧を供給し、第１のビット線用書き込み回路及び第２のビット線用書き込み回路が選択ビット線の各々に第４の電圧を供給することにより、複数の選択ビット線と１つの選択ワード線との交点に位置する複数の選択メモリセルに対して第２の抵抗状態に同時に書き込みを実施する。
　あるいは、ワード線用書き込み回路が１つの選択ワード線に第２の電圧を供給し、第１のビット線用書き込み回路及び第２のビット線用書き込み回路が選択ビット線の各々に第４の電流を供給することにより、複数の選択ビット線と１つの選択ワード線との交点に位置する複数の選択メモリセルに対して第２の抵抗状態に同時に書き込みを実施する。
　特に、メモリセルに対して定電流を印加して書き込むことで、抵抗変化素子の低抵抗状態での抵抗値を所望の値に設定することができる。
　ここで、第１及び第２のビット線用書き込み回路は、複数の選択ビット線の各々に電圧を印加する場合には、ほぼ同じ（実質的に同じ）レベルの電圧を印加するのが好ましい。また、第１及び第２のビット線用書き込み回路は、複数の選択ビット線の各々に電流を印加する場合には、ほぼ同じ（実質的に同じ）電流量の電流を供給するのが好ましい。これにより、メモリセルを構成する抵抗変化素子に印加される電圧又は電流が同じ値に揃えられるので、いずれのメモリセルを構成する抵抗変化素子であっても、ほぼ等しい高抵抗状態又は低抵抗状態に設定され、安定した書き込みが実現される。
　〔クロスポイント構造のメモリセルアレイへの書き込み動作〕
　前述したように、低抵抗状態の安定化を図るには、データの記憶を目的とするメモリセルの他に、データの記憶を目的としないメモリセルを設け、それらに対して書込み動作を実行することにより、同一ワード線上で常に一定数のビットに対して同時に書込み電圧、書込み電流を印加する。
　ここで、上述のような多ビット同時書込みにおける課題を説明するため、ワード線駆動回路からの同時書込みされる各ビットまでの距離に着目し、クロスポイント構造のメモリセルアレイへの書き込み動作について説明する。
　図１Ａ又は図１Ｂと同様に、メモリセル５１をマトリックス状に配置したメモリセルアレイの構成図の一例を図２０に示す。
　図２０に示すメモリセルアレイは、ワード線駆動回路４０－１により駆動されるｎ本のワード線ＷＬ０＿０～ＷＬ０＿ｎ－１と、ワード線と非接触に交差するｋ×ｍ本のビット線ＢＬ０＿０＿０～ＢＬ０＿ｋ－１＿ｍ－１とを有し、ワード線方向にｋ個の区画（メモリセルアレイ区画Ｍ０＿０～Ｍ０＿ｋ－１）に分割されている。多ビット同時書き込みにおいては、メモリセルアレイ区画Ｍ０＿０～Ｍ０＿ｋ－１のそれぞれについて１本のビット線が選択され、合計ｋビットの同時書き込みが行われる。
　メモリセルアレイ区画Ｍ０＿０～Ｍ０＿ｋ－１の構成として、メモリセルアレイ区画Ｍ０＿０を例として説明すると、以下の通りである。
　メモリセルアレイ区画Ｍ０＿０は、ｎ本のワード線ＷＬ０＿０～ＷＬ０＿ｎ－１と、ｍ本のビット線ＢＬ０＿０＿０～ＢＬ０＿０＿ｍ－１とを有している。このメモリセルアレイ区画Ｍ０＿０を構成する、図２１Ａに示す抵抗変化素子１０と電流制御素子２０とが直列に接続されたメモリセル０＿０＿０＿０～０＿ｎ－１＿０＿ｍ－１は、ワード線ＷＬ０＿０～ＷＬ０＿ｎ－１とビット線ＢＬ０＿０＿０～ＢＬ０＿０＿ｍ－１との交点のそれぞれに位置し、抵抗変化素子１０の一端が、対応するワード線に接続され、電流制御素子２０の一端が、対応するビット線に接続されている。
　なお、「メモリセルａ＿ｂ＿ｃ＿ｄ」において、添え字ａは積層構造のおける層の識別子、添え字ｂはワード線の識別子、添え字ｃは区画の識別子、添え字ｄはビット線の識別子である。また、「ワード線ＷＬａ＿ｂ」において、添え字ａは積層構造のおける層の識別子、添え字ｂはワード線の識別子である。「ビット線ＢＬａ＿ｂ＿ｃ」において、添え字ａは積層構造のおける層の識別子、添え字ｂは区画の識別子、添え字ｃはビット線の識別子である。
　また、メモリセルアレイ区画Ｍ０＿０において、選択制御線駆動回路４１により駆動されるサブビット線選択制御信号ＳＬ０により、ｍ本のビット線ＢＬ０＿０＿ｍ－１は、それぞれ、第１の選択回路Ｓ０＿０における第１の選択素子であるＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ０＿０＿ｍ－１を介して、転送ゲートＴＣ０＿０～ＴＣ０＿ｍ－１に接続される。ｍ個の転送ゲートＴＣ０＿０～ＴＣ０＿ｍ－１は、図２１Ｂに示すように、ＮＭＯＳトランジスタ１６－１とＰＭＯＳトランジスタ１７－１、論理反転ゲート１８により各々が構成され、それぞれ、第１の選択素子であるＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ０＿０＿ｍ－１を、データ線ＩＯ０に選択的に接続する。
　さらに、他のメモリセルアレイ区画Ｍ０＿１～Ｍ０＿ｋ－１が、メモリセルアレイ区画Ｍ０＿０とワード線を共有して接続され、メモリセルアレイ全体でＩＯ０～ＩＯｋ－１のｋ本のバス幅のデータ線を備えている。ｋ個のメモリセルアレイ区画Ｍ０＿０～Ｍ０＿ｋ－１のそれぞれに対応するｋ個の書き込み回路６０－０～６０－ｋ－１は、それぞれ、データ線ＩＯ０～ＩＯｋ－１を介して、メモリセルに対して抵抗変化に必要な電圧を供給する。このような構成により、多ビット同時書き込みにおいては、メモリセルアレイ区画Ｍ０＿０～Ｍ０＿ｋ－１のそれぞれについて１本のビット線を活性化するように選択制御線駆動回路４１からサブビット線選択制御信号ＳＬ０及び主ビット線選択制御信号ＣＳ０～ＣＳｍ－１が出力され、ｋビットの同時書き込みが行われる。
　ところで、本メモリセルアレイの構成において、安定な抵抗変化動作を行うための、低抵抗化における電流制限には、第１の選択素子であるＮＭＯＳトランジスタ（メモリセルアレイ区画Ｍ０＿０であれば、ＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ０＿０＿ｍ－１）での電流制御（ソースフォロワで動作させること）が重要である。以下に、メモリセルアレイ区画Ｍ０＿０におけるＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ０＿０＿ｍ－１での電流制御について、詳細に述べる。
　図２２に、図７のＩＶ特性で示されるメモリセル０＿０＿０＿０～０＿ｎ－１＿０＿ｍ－１と、ＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ０＿０＿ｍ－１のＩＶ特性を用い、低抵抗化時の動作点を示す。ここで、図２０のメモリセルアレイにおいて、選択ワード線をＷＬ０＿０、選択メモリセルをメモリセル０＿０＿０＿０～０＿０＿ｋ－１＿０とする。
　低抵抗化時においては、データ線ＩＯ０～ＩＯｋ－１の電圧を、ワード線ＷＬ０＿０の電圧よりも高く設定することで、図２の構造を持つメモリセル５１について、上部配線７０の電圧を基準として下部配線７１の電圧が所定電圧ＶＬＲ以上高くなり、抵抗変化素子１０は低抵抗状態に変化する。
　そこで、データ線ＩＯ０に電圧ＶＬを印加し、ワード線ＷＬ０＿０を０Ｖとすると、図２２に示すように、メモリセル０＿０＿０＿０のＩＶ特性と、ＮＭＯＳトランジスタＴＳ０＿０＿０のＩＶ特性ＴＳＬ１とが動作点Ａ１でバランスし、その点での電流量に基づき、図８で説明したように抵抗変化素子１０の抵抗値が定まる。一方、ＮＭＯＳトランジスタＴＳ０＿０＿０の電流供給能力を絞ると、そのＩＶ特性はＴＳＬ２で示す曲線に変化し、動作点はＡ２に移行し電流量が減少するため、動作点Ａ１の場合よりも低抵抗状態での抵抗値が高くなる。
　このようにして、ＮＭＯＳトランジスタＴＳ０＿０＿０をソースフォロワで動作させることにより、低抵抗化における電流制限を施す。
　〔多ビット書き込み動作における課題〕
　書き込み転送速度の改善のための並列度向上と、抵抗状態の安定化を両立する上で、多ビット同時書き込みは有効な手法の一つである。ここで、多ビット同時書き込みにおいて、ワード線の配線抵抗がもたらす課題について説明する。
　図２３に、図２０のメモリセルアレイの等価回路を示す。
　ここでは、メモリセルアレイの等価回路として、ｋ＝９（区画数が９）、選択ワード線をワード線ＷＬ０＿０とし、選択ワード線上に均等に配置された９個の選択メモリセル（９個の区画のそれぞれに属する９個のメモリセル）を、ワード線の配線抵抗よって２個のメモリセルずつ束ねた回路モデルとする。ワード線は、左端から駆動されている。なお、「メモリセルを２個ずつ束ねる」とは、２個のメモリセルの間におけるワード線の抵抗を無視する（０Ωとする）意味である。このような「束ね」は、後述するシミュレーションを用いた説明の便宜のためであり、本発明に係る抵抗変化型不揮発性記憶装置が備えるメモリセルアレイの構造を限定するものではない。
　低抵抗化時においては、高電位が印加されたデータ線ＩＯ０～ＩＯ８から、転送ゲートＴＣ０＿０～ＴＣ８＿０、ＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ０＿８＿０を介して９個の選択メモリセルに流れ込んだ電流が、一本のワード線ＷＬ０＿０に収斂し、配線抵抗による電圧降下を伴いながらワード線駆動回路４０－１に流れ込む。
　このとき、ワード線駆動回路４０－１から遠いワード線の右端付近のメモリセル０＿０＿８＿０では、ワード線駆動回路４０－１までのワード線の配線抵抗が大きく、また他のメモリセルで流れる電流による電圧降下が重畳することにより、０Ｖからの電位の浮き（つまり、電圧降下）が最も大きくなるため、他のメモリセルと比べてメモリセルに流れる電流量が最小となる。
　図２４に、９個の各メモリセル０＿０＿０＿０～０＿０＿８＿０において、低抵抗化のための電圧を同時印加しているときの、各メモリセル０＿０＿０＿０～０＿０＿８＿０に流れる電流量をシミュレーションにより求めた結果を示す。ここで、この９個のメモリセルは、データの記憶を目的とするメモリセルとデータの記憶を目的としないメモリセルから成り、双方のセル数の合計が９セルとなる任意の組合せのセル数を有する。
　ここでは、全ＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ０＿８＿０のチャネル幅Ｗｎは同じ値とし、ワード線の配線抵抗ＲＷＬを１１．３Ω、メモリセルに流すべき電流値を１４０μＡとなるように、ＩＯデータ線に印加する低抵抗化電圧ＶＬを約５Ｖと調整して検証した。
　同図に示すように、ワード線の右端に位置するメモリセルの電流が約１４０μＡに対して、ワード線の左端に位置するメモリセルの電流が約１８０μＡと、約２８％の電流ばらつきが生じ、抵抗変化不全等の信頼性上の不良を引き起こす可能性が大きくなっていることが分かる。
　そこで、本発明者らは、鋭意、研究を重ねた結果、多ビット同時書き込みにおけるメモリセル位置依存性をほとんど持たない抵抗変化型不揮発性記憶装置を考案するに至った。そのような機能をもつ本発明に係る抵抗変化型不揮発性記憶装置は、レイアウト的、設計的及びプロセス的な制約がほとんどなく、かつ、多ビット同時書き込みにおいて、メモリセルの位置によるばらつきの少ない書き込みを実現できる抵抗変化型不揮発性記憶装置である。
　前記従来の課題を解決するために、本発明に係る抵抗変化型不揮発性記憶装置の一形態は、複数のビット線と、前記複数のビット線と交差する複数のワード線と、前記複数のビット線と前記複数のワード線との交点に配置された、少なくとも抵抗変化素子を含んで構成され、第１の抵抗状態及び第２の抵抗状態の少なくとも二つの抵抗状態を可逆的に変化する複数のメモリセルと、前記複数のメモリセルのうち、前記複数のビット線のうちの少なくとも１つのビット線である第１のビット線に接続されたメモリセルの集まりを第１のメモリセルアレイ単位としたときに、前記第１のビット線に書き込み電圧を印加する第１の書き込み回路と、前記複数のメモリセルのうち、前記複数のビット線のうちの前記第１のビット線とは異なる少なくとも１つのビット線である第２のビット線に接続されたメモリセルの集まりを第２のメモリセルアレイ単位としたときに、前記第２のビット線に書き込み電圧を印加する第２の書き込み回路と、前記第１の書き込み回路と前記第１のビット線のうちの少なくとも１つとを接続又は非接続にする第１の選択回路と、前記第２の書き込み回路と前記第２のビット線のうちの少なくとも１つとを接続又は非接続にする第２の選択回路と、前記複数のワード線を選択的に駆動する第１のワード線駆動回路とを備え、前記複数のメモリセルには、データ記憶を目的とするメモリセルとデータ記憶を目的としないメモリセルとが含まれ、前記第１及び第２の書き込み回路は、それぞれ、前記第１及び第２のビット線に対して同時に書き込み電圧を印加し、前記第１及び第２の書き込み回路によって同時に書込みが行われる複数のメモリセルの書込み単位には、同じワード線上に前記データ記憶を目的とするメモリセルと前記データ記憶を目的としないメモリセルとが含まれ、前記第１のワード線駆動回路に対して、前記第１のメモリセルアレイ単位が、前記第２のメモリセルアレイ単位よりも近くに配置され、前記第１の選択回路が前記第１の書き込み回路と前記第１のビット線とを接続しているときにおける前記第１の選択回路の抵抗値である第１のオン抵抗値は、前記第２の選択回路が前記第２の書き込み回路と前記第２のビット線とを接続しているときにおける前記第２の選択回路の抵抗値である第２のオン抵抗値よりも大きい。
　この構成によって、ビット線と書き込み回路とを接続する選択回路のオン抵抗を調整することで、ワード線の配線抵抗による電圧降下に起因する電位ばらつきを補償し、書き込み時において、メモリセルアレイ内の位置に依存せずに一定のメモリセル電流に保つことができる。
　よって、特別な回路を設けたり特殊な構造にしたりするのではなく、ビット線用の選択回路の特性を調整することでメモリセル位置依存性を解消しているので、レイアウト的、設計的及びプロセス的な制約がほとんどなく、書き込み速度の改善のための多ビット同時書き込みにおいて、メモリセルの位置によるばらつきの少ない書き込みが可能となる。
　ここで、前記第１の抵抗状態における前記メモリセルの抵抗値は、前記第２の抵抗状態における前記メモリセルの抵抗値よりも小さく、前記第１のメモリセルアレイ単位内の第１のメモリセルが前記第２の抵抗状態から前記第１の抵抗状態に遷移する際に前記第１のメモリセルに流れる最大の電流を第１の低抵抗化電流値とし、前記第２のメモリセルアレイ単位内の第２のメモリセルが前記第２の抵抗状態から前記第１の抵抗状態に遷移する際に前記第２のメモリセルに流れる最大の電流を第２の低抵抗化電流値とするとき、前記第１の低抵抗化電流値が前記第２の低抵抗化電流値とほぼ等しくなるように、前記第１のオン抵抗値は、前記第２のオン抵抗値よりも大きく設定されているのが好ましい。
　これにより、メモリセルの抵抗変化特性に影響を与える低抵抗化時の電流について、メモリセル位置依存性が解消されるので、メモリセルのより安定な抵抗変化動作が確保される。
　また、前記第１及び第２の選択回路は、ＮＭＯＳトランジスタあるいはＰＭＯＳトランジスタで構成され、前記メモリセルが前記第２の抵抗状態から前記第１の抵抗状態に遷移する際に前記第１及び第２の選択回路に流れる電流の方向である第１の電流方向と、前記メモリセルが前記第１の抵抗状態から前記第２の抵抗状態に遷移する際に前記第１及び第２の選択回路に流れる電流の方向である第２の電流方向とが逆であり、前記第１及び第２の選択回路は、前記第１の電流方向において前記第２の電流方向よりも基板バイアス効果が大きくなるような位置関係で前記メモリセルと接続されているのが好ましい。
　これにより、選択回路は、基板バイアス効果が大きくなるような位置関係でメモリセルと接続され、電流制限が必要となるメモリセルの低抵抗化において、選択回路を構成するトランジスタがソースフォロワで動作し、電流制限を行った状態で電流を流すので、メモリセルの安定した抵抗変化動作が確保される。
　また、前記第１の選択回路を構成するトランジスタのチャネル幅は、前記第２の選択回路を構成するトランジスタのチャネル幅よりも小さくてもよい。
　これにより、回路を付加することなく、選択回路のオン抵抗が調整される。
　また、前記第１及び第２のビット線は、同一の層に形成され、前記複数のビット線には、前記第１及び第２のビット線が形成された層と別の層に形成され、前記複数のビット線のうちの少なくとも１つのビット線から構成される第３及び第４のビット線が含まれ、前記複数のメモリセルには、前記第３のビット線に接続されたメモリセルの集まりである第３のメモリセルアレイ単位と、前記第４のビット線に接続されたメモリセルの集まりである第４のメモリセルアレイ単位とが含まれ、前記抵抗変化型不揮発性記憶装置は、前記第１の書き込み回路と前記第３のビット線のうちの少なくとも１つとを接続する第３の選択回路と、前記第２の書き込み回路と前記第４のビット線のうちの少なくとも１つとを接続する第４の選択回路とをさらに備え、前記第１及び第２のメモリセルアレイ単位においては、前記ワード線から前記メモリセルを介して前記ビット線に電流が流れたときにより高い抵抗状態に遷移するように前記メモリセルが前記ワード線及び前記ビット線に接続され、かつ、前記第３及び第４のメモリセルアレイ単位においては、前記ビット線から前記メモリセルを介して前記ワード線に電流が流れたときにより高い抵抗状態に遷移するように前記メモリセルが前記ワード線及び前記ビット線に接続され、前記第１及び第２の選択回路はＮＭＯＳトランジスタで構成され、かつ、前記第３及び第４の選択回路はＰＭＯＳトランジスタで構成され、前記第１のワード線駆動回路に対して、前記第３のメモリセルアレイ単位が、前記第４のメモリセルアレイ単位よりも近くに配置され、前記第３の選択回路が前記第１の書き込み回路と前記第３のビット線とを接続しているときにおける前記第３の選択回路の抵抗値である第３のオン抵抗値は、第４の選択回路が前記第２の書き込み回路と前記第４のビット線とを接続しているときにおける前記第４の選択回路の抵抗値である第４のオン抵抗値よりも大きくてもよい。
　これにより、ワード線を共通にし、下層と上層のビット線を用いた２層のメモリセルアレイの構造において、ワード線の配線抵抗による電圧降下が補償されるとともに、低抵抗化時には、２層のメモリセルのいずれに対してもソースフォロワによる電流制限をかけた状態で選択回路が電流を流すので、メモリセルの安定した抵抗変化動作が確保される。つまり、上層メモリセルと下層メモリセルとで互いにワード線及びビット線を共有し、抵抗変化素子の形成方向を合わせてシンプルな製造工程で形成した多層クロスポイント構成においても同様の効果が見込める。
　また、前記複数のビット線には、前記複数のビット線のうちの少なくとも１つのビット線から構成される第３及び第４のビット線が含まれ、前記複数のメモリセルには、前記第３のビット線に接続されたメモリセルの集まりである第３のメモリセルアレイ単位と、前記第４のビット線に接続されたメモリセルの集まりである第４のメモリセルアレイ単位とが含まれ、前記抵抗変化型不揮発性記憶装置は、前記第１の書き込み回路と前記第３のビット線のうちの少なくとも１つとを接続する第３の選択回路と、前記第２の書き込み回路と前記第４のビット線のうちの少なくとも１つとを接続する第４の選択回路とをさらに備え、前記第１のワード線駆動回路に対して、前記第３のメモリセルアレイ単位が、前記第４のメモリセルアレイ単位よりも近くに配置され、前記第１の書き込み回路に対して、前記第１のメモリセルアレイ単位が、前記第３のメモリセルアレイ単位よりも近くに配置され、前記第２の書き込み回路に対して、前記第２のメモリセルアレイ単位が、前記第４のメモリセルアレイ単位よりも近くに配置され、前記第３の選択回路が前記第１の書き込み回路と前記第３のビット線とを接続しているときにおける前記第３の選択回路の抵抗値である第３のオン抵抗値は、前記第４の選択回路が前記第２の書き込み回路と前記第４のビット線とを接続しているときにおける前記第４の選択回路の抵抗値である第４のオン抵抗値よりも大きく、前記第３のオン抵抗値は、前記第１のオン抵抗値よりも小さく、前記第４のオン抵抗値は、前記第２のオン抵抗値よりも小さくてもよい。
　これにより、ワード線の配線抵抗による電圧降下が補償されるだけでなく、ビット線の配線抵抗による電圧降下も補償されるので、２次元的なメモリセルの位置に依存することなく、書き込み動作のばらつきが抑制される。つまり、ビット線方向に対しても、書き込み回路から遠端のメモリセルの選択素子の電流駆動能力がより大きくなるように設定することにより、より高精度な調整が可能となる。
　また、前記複数のメモリセルのうち、前記複数のビット線のうちの少なくとも１つのビット線である第３のビット線に接続されたメモリセルの集まりを第３のメモリセルアレイ単位としたときに、前記第３のビット線に書き込み電圧を印加する第３の書き込み回路と、前記複数のメモリセルのうち、前記複数のビット線のうちの少なくとも１つのビット線である第４のビット線に接続されたメモリセルの集まりを第４のメモリセルアレイ単位としたときに、前記第４のビット線に書き込み電圧を印加する第４の書き込み回路と、前記第３の書き込み回路と前記第３のビット線のうちの少なくとも１つとを接続又は非接続にする第３の選択回路と、前記第４の書き込み回路と前記第４のビット線のうちの少なくとも１つとを接続又は非接続にする第４の選択回路と、前記複数のワード線を駆動する第２のワード線駆動回路とをさらに備え、前記第１のワード線駆動回路から前記第２のワード線駆動回路に向けて、前記第１、第２、第４及び第３のメモリセルアレイ単位がこの順番で配列され、前記第３の選択回路が前記第３の書き込み回路と前記第３のビット線とを接続しているときにおける前記第３の選択回路の抵抗値である第３のオン抵抗値は、前記第４の選択回路が前記第４の書き込み回路と前記第４のビット線とを接続しているときにおける前記第４の選択回路の抵抗値である第４のオン抵抗値よりも大きくてもよい。
　これにより、ワード線の両端のそれぞれにワード線駆動回路が設けられた場合であっても、それら両端のワード線駆動回路からの距離に依存することなく、書き込み時の電流が一定化されるので、ワード線が長い大規模なメモリセルアレイであっても、書き込み動作のばらつきが抑制される。また、ワード線をメモリセルアレイの両端から駆動する方式により、選択回路の電流駆動能力の設定幅を少なくでき、メモリセルアレイ内のレイアウト効率化を図ることが可能となる。
　また、前記第１及び第２の選択回路の各々は、対応するビット線に書き込み電圧を印加するビット線選択スイッチ素子と、前記ビット線選択スイッチ素子と直列に接続され、ＮＭＯＳトランジスタで構成されるＮ型電流制限素子とＰＭＯＳトランジスタで構成されるＰ型電流制限素子とが並列に接続された電流制限素子とで構成され、前記Ｎ型電流制限素子と前記Ｐ型電流制限素子とは、一方がオンの時、他方はオフとなるよう選択的にオンされ、前記第１の選択回路を構成する前記Ｎ型及びＰ型電流制限素子のうちのオンになっている一方のオン抵抗値は、前記第２の選択回路を構成する前記Ｎ型及びＰ型電流制限素子のうちのオンになっている一方のオン抵抗値よりも大きくてもよい。
　これにより、選択回路は、ビット線選択スイッチ素子と電流制限素子とから構成され、ビット線の選択と電流制限とが独立した素子で実現されるので、電流制限素子として、メモリセルアレイ単位ごとにＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのいずれかを自由に選択できるので、３層以上の階層化された抵抗変化型不揮発性記憶装置に対しても、メモリセル位置依存性が抑制される。
　また、前記複数のメモリセルの各々は、前記抵抗変化素子と、非線形な電流電圧特性を有する電流制御素子とが直列に接続されて構成されてもよい。
　これにより、クロスポイント構造の抵抗変化型不揮発性記憶装置において、レイアウト的、設計的及びプロセス的な制約がほとんどなく、書き込み速度の改善のための多ビット同時書き込みにおいて、メモリセルの位置によるばらつきの少ない書き込みが実現される。
　また、前記従来の課題を解決するために、本発明に係る抵抗変化型不揮発性記憶装置における選択回路のオン抵抗値の計算方法の一形態は、複数のワード線に共通に接続され、ワード線駆動回路から順番に配置されたｋ個のメモリセルアレイ単位を有する抵抗変化型不揮発性記憶装置において、前記メモリセルアレイ単位で区切られる（ｋ－１）区画毎の前記ワード線の配線抵抗をＲＷＬとし、前記ワード線駆動回路に最も近い第１のメモリセルアレイ単位において選択されたメモリセルである選択メモリセルと書き込み回路とを接続する第１番目の選択回路のオン抵抗をＲ（１）とし、前記選択メモリセルが第２の抵抗状態からより抵抗値が小さい第１の抵抗状態に遷移する際に前記選択メモリセルに流れる電流を第１の低抵抗化電流値をＩ０とするとき、前記ワード線駆動回路から第ｈ番目（１≦ｈ≦ｋ）のメモリセルアレイ単位までの前記ワード線での電圧降下量ＶＷ（ｈ）を、各ワード線の区画毎の電圧降下量の総和として、少なくとも前記Ｉ０と前記ＲＷＬとの積と前記変数ｈとを用いて計算し、第ｈ番目のメモリセルアレイ単位おいて選択されたメモリセルと書き込み回路とを接続する第ｈ番目の選択回路のオン抵抗Ｒ（ｈ）を、少なくとも前記Ｉ０と前記Ｒ（１）と前記ＶＷ（ｈ）とを用いて計算することで、第１番目～第ｋ番目の前記メモリセルアレイ単位に対応する第１番目～第ｋ番目の低抵抗化電流値がほぼ等しくなるように、第１番目～第ｋ番目の前記メモリセルアレイ単位に対応する第１番目～第ｋ番目の選択回路のオン抵抗値を設定する。
　より具体的には、前記ｋを５とし、前記第１番目～第５番目の選択回路の各々のオン抵抗値の逆数の比を、それぞれ、０．８１、０．８８、０．９４、０．９８、１．００を中心とする±０．０４の範囲内と定められている。
　これにより、ワード線の配線抵抗により電圧降下を補償する機能を備える抵抗変化型不揮発性記憶装置を構成する選択回路が設計される。
　また、前記従来の課題を解決するために、本発明に係る抵抗変化型不揮発性記憶装置における書き込み方法の一形態は、上記抵抗変化型不揮発性記憶装置における書き込み方法であって、前記第１のワード線駆動回路が前記複数のワード線を選択的に駆動し、前記第１及び第２の書き込み回路が、それぞれ、前記第１及び第２のビット線に対して同時に書き込み電圧を印加することにより、前記第１及び第２のメモリセルアレイ単位のそれぞれに含まれる第１及び第２のメモリセルに対して同時に書き込みを行う。
　これにより、書き込み速度の改善のための多ビット同時書き込みにおいて、メモリセルの位置によるばらつきの少ない書き込みが可能となる。
　また、前記従来の課題を解決するために、本発明に係る１Ｔ１Ｒ構造の抵抗変化型不揮発性記憶装置の一形態は、複数のビット線と、前記複数のビット線と交差する複数のワード線及び複数のソース線と、前記複数のビット線と前記複数のソース線との交点に配置され、前記複数のワード線のそれぞれによりオン及びオフが制御される選択素子と抵抗変化素子とを含んで構成され、第１の抵抗状態及び第２の抵抗状態の少なくとも二つの抵抗状態を可逆的に変化する複数のメモリセルと、前記複数のメモリセルのうち、前記複数のビット線のうちの少なくとも１つのビット線である第１のビット線に接続されたメモリセルの集まりを第１のメモリセルアレイ単位としたときに、前記第１のビット線に書き込み電圧を印加する第１の書き込み回路と、前記複数のメモリセルのうち、前記複数のビット線のうちの前記第１のビット線とは異なる少なくとも１つのビット線である第２のビット線に接続されたメモリセルの集まりを第２のメモリセルアレイ単位としたときに、前記第２のビット線に書き込み電圧を印加する第２の書き込み回路と、前記第１の書き込み回路と前記第１のビット線のうちの少なくとも１つとを接続又は非接続にする第１の選択回路と、前記第２の書き込み回路と前記第２のビット線のうちの少なくとも１つとを接続又は非接続にする第２の選択回路と、前記複数のソース線を駆動する第１のソース線駆動回路と、前記複数のワード線を選択的に駆動するワード線駆動回路とを備え、前記複数のメモリセルには、データ記憶を目的とするメモリセルとデータ記憶を目的としないメモリセルとが含まれ、前記第１及び第２の書き込み回路は、それぞれ、前記第１及び第２のビット線に対して同時に書き込み電圧を印加し、前記第１及び第２の書き込み回路によって同時に書込みが行われる複数のメモリセルの書込み単位には、同じワード線上に前記データ記憶を目的とするメモリセルと前記データ記憶を目的としないメモリセルとが含まれ、前記第１のソース線駆動回路に対して、前記第１のメモリセルアレイ単位が、前記第２のメモリセルアレイ単位よりも近くに配置され、前記第１のメモリセルアレイ単位に含まれる前記選択素子である第１の選択素子のオン状態における抵抗値である第１のオン抵抗値は、前記第２のメモリセルアレイ単位に含まれる前記選択素子である第２の選択素子のオン状態における抵抗値である第２のオン抵抗値よりも大きい。
　この構成によって、ビット線と書き込み回路とを接続する選択回路のオン抵抗を調整することで、ソース線の配線抵抗による電圧降下に起因する電位ばらつきを補償し、書き込み時において、メモリセルアレイ内の位置に依存せずに一定のメモリセル電流に保つことができる。
　よって、特別な回路を設けたり特殊な構造にしたりするのではなく、ビット線用の選択回路の特性を調整することでメモリセル位置依存性を解消しているので、レイアウト的、設計的及びプロセス的な制約がほとんどなく、書き込み速度の改善のための多ビット同時書き込みにおいて、メモリセルの位置によるばらつきの少ない書き込みが可能となる。
　また、前記複数のメモリセルのうち、前記複数のビット線のうちの少なくとも１つのビット線である第３のビット線に接続されたメモリセルの集まりを第３のメモリセルアレイ単位としたときに、前記第３のビット線に書き込み電圧を印加する第３の書き込み回路と、前記複数のメモリセルのうち、前記複数のビット線のうちの少なくとも１つのビット線である第４のビット線に接続されたメモリセルの集まりを第４のメモリセルアレイ単位としたときに、前記第４のビット線に書き込み電圧を印加する第４の書き込み回路と、前記第３の書き込み回路と前記第３のビット線のうちの少なくとも１つとを接続又は非接続にする第３の選択回路と、前記第４の書き込み回路と前記第４のビット線のうちの少なくとも１つとを接続又は非接続にする第４の選択回路と、前記複数のソース線を駆動する第２のソース線駆動回路とをさらに備え、前記第１のソース線駆動回路から第２のソース線駆動回路に向けて、前記第１、第２、第４、第３のメモリセルアレイ単位がこの順番で配列され、前記第３のメモリセルアレイ単位に含まれる前記選択素子である第３の選択素子のオン状態における抵抗値である第３のオン抵抗値は、前記第４のメモリセルアレイ単位に含まれる前記選択素子である第４の選択素子のオン状態における抵抗値である第４のオン抵抗値よりも大きくてもよい。
　これにより、ソース線の両端のそれぞれにソース線駆動回路が設けられた場合であっても、それら両端のソース線駆動回路からの距離に依存することなく、書き込み時の電流が一定化されるので、ソース線が長い大規模なメモリセルアレイであっても、書き込み動作のばらつきが抑制される。また、ソース線をメモリセルアレイの両端から駆動する方式により、選択回路の電流駆動能力の設定幅を少なくでき、メモリセルアレイ内のレイアウト効率化を図ることが可能となる。
　また、前記複数のメモリセルには、前記第１のビット線に接続されたメモリセルの集まりである第３のメモリセルアレイ単位と、前記第２のビット線に接続され、前記複数のソース線と前記複数のワード線が前記第３のメモリセルアレイ単位と共通接続されたメモリセルの集まりである第４のメモリセルアレイ単位とが含まれ、前記抵抗変化型不揮発性記憶装置は、前記第１のソース線駆動回路に対して、前記第３のメモリセルアレイ単位が、前記第４のメモリセルアレイ単位よりも近くに配置され、前記第１の書き込み回路に対して、前記第１のメモリセルアレイ単位が、前記第３のメモリセルアレイ単位よりも近くに配置され、前記第２の書き込み回路に対して、前記第２のメモリセルアレイ単位が、前記第４のメモリセルアレイ単位よりも近くに配置され、前記第３のメモリセルアレイ単位に含まれる前記選択素子である第３の選択素子のオン状態における抵抗値である第３のオン抵抗値は、前記第４のメモリセルアレイ単位に含まれる前記選択素子である第４の選択素子のオン状態における抵抗値である第４のオン抵抗値よりも大きく、前記第１のオン抵抗値は、前記第３のオン抵抗値よりも大きく、前記第２のオン抵抗値は、前記第４のオン抵抗値よりも大きくてもよい。
　これにより、ソース線の配線抵抗による電圧降下が補償されるだけでなく、ビット線の配線抵抗による電圧降下も補償されるので、２次元的なメモリセルの位置に依存することなく、書き込み動作のばらつきが抑制される。つまり、ビット線方向に対しても、書き込み回路から遠端のメモリセルの選択素子の電流駆動能力がより大きくなるように設定することにより、より高精度な調整が可能となる。
　また、前記従来の課題を解決するために、本発明に係る１Ｔ１Ｒ構造の抵抗変化型不揮発性記憶装置における書き込み方法の一形態は、上記抵抗変化型不揮発性記憶装置における書き込み方法であって、前記第１のソース線駆動回路が、前記複数のソース線を選択的に駆動し、前記ワード線駆動回路が、前記複数のワード線のうち、前記第１のソース線駆動回路が駆動したソース線に対応するワード線を選択的に駆動し、前記第１及び第２の書き込み回路が、それぞれ、前記第１及び第２のビット線に対して同時に書き込み電圧を印加することにより、前記第１及び第２のメモリセルアレイ単位のそれぞれに含まれる第１及び第２のメモリセルに対して同時に書き込みを行う。
　これにより、１Ｔ１Ｒ構造の抵抗変化型不揮発性記憶装置における書き込み速度の改善のための多ビット同時書き込みにおいて、メモリセルの位置によるばらつきの少ない書き込みが可能となる。
　以下、本発明に係る抵抗変化型不揮発性記憶装置の実施の形態について、図面を参照しながら説明する。なお、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、動作手順などは、一例であり、本発明を限定する主旨ではない。本発明は、請求の範囲だけによって限定される。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。
　（実施の形態１）
　＜＜単層クロスポイント構造への適用＞＞
　図２５に、本発明の実施の形態１における、単層クロスポイント構造のメモリセルアレイを備える抵抗変化型不揮発性記憶装置の回路構成を示す。なお、以下では、「抵抗変化型不揮発性記憶装置」を、単に「メモリセルアレイ」ともよぶ。
　本メモリセルアレイは、ワード線駆動回路４０－１により駆動されるｎ本のワード線ＷＬ０＿０～ＷＬ０＿ｎ－１、ワード線と非接触に交差するｋ×ｍ本のビット線ＢＬ０＿０＿０～ＢＬ０＿ｋ－１＿ｍ－１を有し、ワード線方向にｋ個の区画（メモリセルアレイ区画Ｍ０＿０～Ｍ０＿ｋ－１）に分割されている。多ビット同時書き込みにおいては、メモリセルアレイ区画Ｍ０＿０～Ｍ０＿ｋ－１のそれぞれについて１本のビット線が選択され、合計ｋビットの同時書き込みが行われる。なお、同時に書込みが行われる複数のメモリセルの書込み単位には、同じワード線上にデータ記憶を目的とするメモリセルとデータ記憶を目的としないメモリセルとが含まれる。
　メモリセルアレイ区画Ｍ０＿０～Ｍ０＿ｋ－１の構成として、メモリセルアレイ区画Ｍ０＿０を例として説明すると、以下の通りである。
　メモリセルアレイ区画Ｍ０＿０は、ｎ本のワード線ＷＬ０＿０～ＷＬ０＿ｎ－１と、ｍ本のビット線ＢＬ０＿０＿０～ＢＬ０＿０＿ｍ－１を有している。このメモリセルアレイ区画Ｍ０＿０を構成する、図２１Ａに示すクロスポイント構造のメモリセル０＿０＿０＿０～０＿ｎ－１＿０＿ｍ－１は、ワード線ＷＬ０＿０～ＷＬ０＿ｎ－１とビット線ＢＬ０＿０＿０～ＢＬ０＿０＿ｍ－１との交点のそれぞれに位置し、抵抗変化素子１０の一端が、対応するワード線に接続され、電流制御素子２０の一端が、対応するビット線に接続されている。
　また、メモリセルアレイ区画Ｍ０＿０において、選択制御線駆動回路４１により駆動されるサブビット線選択制御信号ＳＬ０により、ｍ本のビット線ＢＬ０＿０＿ｍ－１は、それぞれ、第１の選択回路Ｓ０＿０における第１の選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ０＿０＿ｍ－１を介して、図２１Ｂに示す転送ゲートＴＣ０＿０～ＴＣ０＿ｍ－１に接続され、さらに、転送ゲートＴＣ０＿０～ＴＣ０＿ｍ－１を介して、データ線ＩＯ０に選択的に接続される。なお、本実施の形態では、第１の選択回路Ｓ０＿０が第１の選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ０＿０＿ｍ－１と転送ゲートＴＣ０＿０～ＴＣ０＿ｍ－１との直列接続から構成されているが、いずれもスイッチ素子として機能するので、本実施の形態では、転送ゲートＴＣ０＿０～ＴＣ０＿ｍ－１は必ずしも必要ではない。後述する他の実施の形態で説明するように、ビット線がサブビット線、及び、サブビット線どうしを接続する主ビット線の２種類によって２次元的に構成された場合には、第１の選択素子であるＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ０＿０＿ｍ－１がサブビット線と主ビット線との接続／非接続の切り替えを行い、転送ゲートＴＣ０＿０～ＴＣ０＿ｍ－１が主ビット線と書き込み回路との接続／非接続の切り替えを行う。よって、ビット線が２次元的に構成された場合に、複数の選択回路が２種類のスイッチ素子（ＮＭＯＳトランジスタ、転送ゲート）の直列接続で構成される意義がある。
　さらに、他のメモリセルアレイ区画Ｍ０＿１～Ｍ０＿ｋ－１が、メモリセルアレイ区画Ｍ０＿０とワード線を共有して接続され、メモリセルアレイ全体でＩＯ０～ＩＯｋ－１のｋ本のバス幅のデータ線を備えている。ｋ個のメモリセルアレイ区画Ｍ０＿０～Ｍ０＿ｋ－１のそれぞれに対応するｋ個の書き込み回路６０－０～６０－ｋ－１は、それぞれ、データ線ＩＯ０～ＩＯｋ－１を介して、メモリセルに対して抵抗変化に必要な電圧を供給する。このような構成により、多ビット同時書き込みにおいては、メモリセルアレイ区画Ｍ０＿０～Ｍ０＿ｋ－１のそれぞれについて１本のビット線を活性化するように選択制御線駆動回路４１からサブビット線選択制御信号ＳＬ０及び主ビット線選択制御信号ＣＳ０～ＣＳｍ－１が出力され、ｋビットの同時書き込みが行われる。
　本実施の形態における特徴は、選択素子の一例であるＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ０＿ｋ－１＿ｍ－１に関して、ワード線駆動回路４０－１からの距離に応じて、ワード線の配線抵抗による電圧降下を補償するために、区画毎に、各区画（Ｍ０＿０～Ｍ０＿ｋ－１）に属する選択回路（Ｓ０＿０～Ｓ０＿ｋ－１）のオン抵抗をワード線駆動回路４０－１からの距離が遠くなるに従い低くなるよう設定し、各区画間のメモリセルの書き込み電流のばらつきを抑制する。さらにその１つの方法として、各区画の選択素子のチャネル幅を離散的に変調（つまり、ワード線駆動回路４０－１からの距離が遠くなるに従いオン抵抗値が低くなるようオン抵抗値を調整）していることである。もちろん、メモリセルの書き込み電流のばらつきをさらに抑制するためには、各区画内においても、各選択素子や転送ゲートのオン抵抗をワード線駆動回路４０－１からの距離が遠くなるに従い低くなるよう設定してもよい。
　ここで、図２に示すクロスポイント構造のメモリセルにおいて、上部電極１１に接する第２の抵抗変化層１２と、下部電極１４に接する第１の抵抗変化層１３に関しては、ＴａＯｘ（０．８≦ｘ≦１．９）あるいは、ＨｆＯｘ（０．９≦ｘ≦１．６）、もしくはＭＯｘで表される組成を有する第１の酸素不足型の遷移金属酸化物を含む第１の領域とＭＯｙ（但し、ｘ＜ｙ）で表される組成を有する第２の酸素不足型の遷移金属酸化物を含む第２の領域との積層のいずれにも適用可能である（特許文献４（特許第４５４５８２３号公報）、特許文献５（特許第４４６９０２２号公報）、特許文献６（特許第４５５５３９７号公報）を参照）。
　以上のように、本実施の形態における抵抗変化型不揮発性記憶装置は、特徴的な構成要素として、複数のビット線ＢＬ０＿０＿０～ＢＬ０＿ｋ－１＿ｍ－１、それら複数のビット線ＢＬ０＿０＿０～ＢＬ０＿ｋ－１＿ｍ－１と交差する複数のワード線ＷＬ０＿０～ＷＬ０＿ｎ－１、複数のメモリセル０＿０＿０＿０～０＿ｎ－１＿ｋ－１＿ｍ－１、第１の書き込み回路（例えば、書き込み回路６０－０）、第２の書き込み回路（例えば、書き込み回路６０－ｋ－１）、第１の選択回路（例えば、選択回路Ｓ０＿０）、第２の選択回路（例えば、選択回路Ｓ０＿ｋ－１）、及び、第１のワード線駆動回路（ワード線駆動回路４０－１）を備える。
　複数のメモリセル０＿０＿０＿０～０＿ｎ－１＿ｋ－１＿ｍ－１は、複数のビット線ＢＬ０＿０＿０～ＢＬ０＿ｋ－１＿ｍ－１と複数のワード線ＷＬ０＿０～ＷＬ０＿ｎ－１との交点に配置された、少なくとも抵抗変化素子１０を含んで構成され、第１の抵抗状態（例えば、低抵抗状態）及び第２の抵抗状態（例えば、高抵抗状態）の少なくとも二つの抵抗状態を可逆的に変化する。
　第１の書き込み回路（例えば、書き込み回路６０－０）は、複数のメモリセルのうち、複数のビット線のうちの少なくとも１つのビット線である第１のビット線（例えば、ビット線ＢＬ０＿０＿０～ＢＬ０＿０＿ｍ－１）に接続されたメモリセルの集まりを第１のメモリセルアレイ単位（メモリセルアレイ区画Ｍ０＿０）としたときに、第１のビット線に選択的に書き込み電圧を印加する回路である。
　第２の書き込み回路（例えば、書き込み回路６０－ｋ－１）は、複数のメモリセルのうち、複数のビット線のうちの第１のビット線とは異なる少なくとも１つのビット線である第２のビット線（例えば、ビット線ＢＬ０＿ｋ－１＿０～ＢＬ０＿ｋ－１＿ｍ－１）に接続されたメモリセルの集まりを第２のメモリセルアレイ単位（メモリセルアレイ区画Ｍ０＿ｋ－１）としたときに、第２のビット線に選択的に書き込み電圧を印加する回路である。
　第１の選択回路（例えば、ＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ０＿０＿ｍ－１を含む選択回路Ｓ０＿０）は、第１の書き込み回路と第１のビット線のうちの少なくとも１つとを接続又は非接続にする回路である。
　第２の選択回路（例えば、ＮＭＯＳトランジスタＴＳ０＿ｋ－１＿０～ＴＳ０＿ｋ－１＿ｍ－１を含む選択回路Ｓ０＿ｋ－１）は、第２の書き込み回路と第２のビット線のうちの少なくとも１つとを接続又は非接続にする回路である。
　第１のワード線駆動回路（ワード線駆動回路４０－１）は、複数のワード線を選択的に駆動する回路である。
　ここで、複数のメモリセル０＿０＿０＿０～０＿ｎ－１＿ｋ－１＿ｍ－１には、データ記憶を目的とするメモリセルとデータ記憶を目的としないメモリセルとが含まれる。そして、第１及び第２の書き込み回路は、それぞれ、第１及び第２のビット線に対して同時に書き込み電圧を印加する。このとき、第１及び第２の書き込み回路によって同時に書込みが行われる複数のメモリセルの書込み単位には、同じワード線上にデータ記憶を目的とするメモリセルとデータ記憶を目的としないメモリセルとが含まれる。
　ここで、特徴的な点は、（１）第１のワード線駆動回路に対して、第１のメモリセルアレイ単位が、第２のメモリセルアレイ単位よりも近くに配置され、かつ、（２）第１の選択回路（例えば、選択回路Ｓ０＿０を構成するＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ０＿０＿ｍ－１）が第１の書き込み回路と第１のビット線とを接続しているときにおける第１の選択回路の抵抗値である第１のオン抵抗値は、第２の選択回路（例えば、選択回路Ｓ０＿ｋ－１を構成するＮＭＯＳトランジスタＴＳ０＿ｋ－１＿０～ＴＳ０＿ｋ－１＿ｍ－１）が第２の書き込み回路と第２のビット線とを接続しているときにおける第２の選択回路の抵抗値である第２のオン抵抗値よりも大きいことである。それを実現する一例として、本実施の形態では、第１の選択回路を構成するトランジスタのチャネル幅は、第２の選択回路を構成するトランジスタのチャネル幅よりも小さく設定されている。
　このような構成を備える本実施の形態における抵抗変化型不揮発性記憶装置では、図２６のフローチャートに示されるように、以下の多ビット同時書き込みが行われる。つまり、選択制御線駆動回路４１がサブビット線選択制御信号及び主ビット線選択制御信号を出力することによって複数のメモリセルアレイ区画（Ｍ０＿０～Ｍ０＿ｋ－１）のそれぞれについて１本のサブビット線を選択する（Ｓ１）。そして、第１のワード線駆動回路（ワード線駆動回路４０－１）が複数のワード線を選択的に駆動するとほぼ同時に、複数の書き込み回路（書き込み回路６０－０～６０－ｋ－１）が、それぞれ、選択されたサブビット線（例えば、ビット線ＢＬ０＿０、・・、ＢＬ０＿ｋ－１＿０）に対して同時に書き込み電圧を印加する（Ｓ２）ことにより、複数のメモリセルアレイ単位（メモリセルアレイ区画Ｍ０＿０～Ｍ０＿ｋ－１）のそれぞれに含まれるメモリセルに対して同時に書き込みを行う。
　〔低抵抗化に関する等価回路〕
　低抵抗化時のメモリセル電流の安定化に関する、本発明の回路構成での効果を説明するため、まず等価回路を示し、それを元に低抵抗化時の動作点を吟味する。
　ここで、メモリセルアレイの等価回路の例として、ｋ＝９（区画数が９）、選択ワード線をワード線ＷＬ０＿０とし、選択ワード線上に均等に配置された９個の選択メモリセル（９個の区画のそれぞれに属する９個のメモリセル）を、ワード線の配線抵抗よって２個のメモリセルずつ束ねた回路モデルとする。ここで、ワード線は、メモリセルアレイの左端から駆動されている。
　図２７に、第１の選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ０＿８＿０（ここでは、９個の区画のそれぞれに属する９個のＮＭＯＳトランジスタ）各々のチャネル幅Ｗｎ０～Ｗｎ８の比率を示す。同図に示すようにワード線駆動回路４０－１に近端の区画に属するＮＭＯＳトランジスタほどそのチャネル幅は小さく、遠端の区画に属するＮＭＯＳトランジスタほどそのチャネル幅は大きくなるように離散的に定める。
　図２８に、図２５のメモリセルアレイの等価回路を示す。低抵抗化時においては、データ線ＩＯ０～ＩＯ８に電圧ＶＬ（約５Ｖ）が印加され、ワード線ＷＬ０＿０に０Ｖが印加される。メモリセルに流れる電流は、転送ゲートＴＣ０＿０～ＴＣ８＿０、ＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ０＿８＿０を介して９個の選択メモリセルに流れ込み、一本のワード線ＷＬ０＿０に収斂し、配線抵抗による電圧降下を伴いながら、左端のワード線駆動回路４０－１に流れ込む。
　このとき、ワード線駆動回路４０－１から遠いワード線の右端付近のメモリセル０＿０＿８＿０では、ワード線駆動回路４０－１までのワード線の配線抵抗が大きく、また他のメモリセルで流れる電流による電圧降下が重畳することにより、０Ｖからの電位の浮きが最も大きくなる。
　図２９に、各メモリセルにおけるワード線駆動側からの電圧降下のメモリセル位置依存性を示す。なお、本グラフではワード線の配線抵抗ＲＷＬを１１．３Ω、メモリセルに流すべき電流値を１４０μＡとした。このグラフに示すように、ワード線駆動回路４０－１から遠くなるに従い、ワード線における電位の浮きが大きくなる。なお、ワード線における電位の上昇率がワード線の遠端ほど緩やかになるのは、図２８に示すように、遠端となる配線抵抗ＲＷＬほど、メモリセル電流の重畳数が減少するためである。
　各位置でのＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ０＿８＿０の電流駆動能力は、図２７で定めたチャネル幅比率に比例する。なお、同図に示した比率は、所定のワード線抵抗、メモリセル電流を前提とした一例である。
　〔低抵抗化時の動作点〕
　図３０に、本発明の実施の形態１における、代表的な位置のメモリセルでの動作点を示す。この図では、メモリセルアレイの左端及び右端の２箇所について図示した。なお、本図では、図２２に示した低抵抗化及び高抵抗化の動作点のグラフに対し、低抵抗化に関する左側の象限のみを抽出して図示している。また、この図３０におけるメモリセルのＩＶ特性Ｍ１及びＭ５については、図７に示す点Ｃを経由した高抵抗状態から低抵抗状態への遷移を示す上側の曲線のみを抽出して図示した。
　１）メモリセルアレイの左端において
　メモリセルアレイの左端においては、メモリセル０＿０＿０＿０及び０＿０＿１＿０のＩＶ特性Ｍ１と、ＮＭＯＳトランジスタＴＳ０＿０＿０及びＴＳ０＿１＿０のＩＶ特性ＴＳＬ１とが交点Ａ１でバランスし、メモリセルに流れる電流は約－１４０μＡのメモリセル電流となる。
　２）メモリセルアレイの右端において
　メモリセルアレイの右端においては、メモリセル０＿０＿８＿０において、ワード線ＷＬ０＿０の右端までの配線抵抗での電圧降下により、図２９より、約６０ｍＶほどワード線における電位が浮く。このため、低抵抗化印加電圧ＶＬは、この浮いた電圧分だけ目減りし、図３０においては、メモリセル０＿０＿８＿０のＩＶ特性が、特性Ｍ１に対して６０ｍＶ左にシフトした特性Ｍ５として表現される。
　一方、図２７に示すように、ＮＭＯＳトランジスタＴＳ０＿８＿０のチャネル幅は、ＮＭＯＳトランジスタＴＳ０＿０＿０及びＴＳ０＿１＿０のそれよりも約１．２５倍と設定しているため、電流駆動能力が増加し、そのＩＶ特性は特性ＴＳＬ１より急峻な特性ＴＳＬ５となる。
　以上より、メモリセルアレイの右端においては、特性Ｍ５と特性ＴＳＬ５とが交わる点Ａ５が動作点となるが、ワード線における電位の浮きがＮＭＯＳトランジスタの駆動能力の増加で補償され、メモリセル電流が１４０μＡとなり、メモリセルアレイの左端と同値が保たれる。
　図３１に各メモリセル０＿０＿０＿０～０＿０＿８＿０において、低抵抗化のための電圧を同時印加しているときの、メモリセルに流れる電流量をシミュレーションにより求めた結果を示す。全ＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ０＿８＿０のチャネル幅Ｗｎは図２７に示す比率として検証した。
　同図に示すように、メモリセル電流は１４８μＡ～１５１μＡの範囲（約２％の差の範囲）に抑えられ、従来よりも低抵抗化時の電流ばらつきが抑制され、安定な抵抗変化が実現される。
　このように、本実施の形態では、第１のメモリセルアレイ単位（例えば、メモリセルアレイ区画Ｍ０＿０）内の第１のメモリセルが第２の抵抗状態（高抵抗状態）から第１の抵抗状態（低抵抗状態）に遷移する際に第１のメモリセルに流れる最大の電流を第１の低抵抗化電流値とし、第２のメモリセルアレイ単位（例えば、メモリセルアレイ区画Ｍ０＿ｋ－１）内の第２のメモリセルが第２の抵抗状態（高抵抗状態）から第１の抵抗状態（低抵抗状態）に遷移する際に第２のメモリセルに流れる最大の電流を第２の低抵抗化電流値とするとき、第１の低抵抗化電流値が第２の低抵抗化電流値とほぼ等しくなるように、第１の選択回路（例えば、選択回路Ｓ０＿０を構成するＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ０＿０＿ｍ－１）のオン抵抗値は、第２の選択回路（例えば、選択回路Ｓ０＿ｋ－１を構成するＮＭＯＳトランジスタＴＳ０＿ｋ－１＿０～ＴＳ０＿ｋ－１＿ｍ－１）のオン抵抗値よりも大きく設定されている。
　以上述べたように、本発明の実施の形態１においては、回路ブロックの配置に関する制約がなく、かつ、よりシンプルな回路の工夫で、低抵抗化の並列数を向上する（つまり、多ビット同時書き込みを行う）上で問題となっていた、ワード線の配線抵抗に起因するメモリセルの位置に依存した書き込み時の電流ばらつきを抑制することが可能となる。
　〔選択素子サイズのオン抵抗調整について〕
　上記第１の選択素子（上記実施の形態では、第１の選択回路を構成するＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ０＿ｋ－１＿ｍ－１）のオン抵抗の調整方法について述べる。
　いま、選択ワード線ＷＬ０＿０に共通接続されるメモリセルアレイを、ワード線と直交する向きにｋ個に区切られたメモリセルアレイ区画によりワード線がｋ－１個に区切られ、ｋ－１に分割された各区画間の各ワード線の配線抵抗をＲＷＬとする。
　ワード線駆動回路４０－１に最も近いメモリセルアレイ区画に接続される第１番目の選択素子のオン抵抗をＲ（１）とし、これは、図３０に示す特性ＴＳＬ１のＩＶ特性上の傾きに対応している。
　ここで、選択メモリセルが低抵抗化する際のメモリセル電流値をＩ０とする。
　このとき、ワード線駆動回路４０－１から第ｈ番目（１≦ｈ≦ｋ）のメモリセルにおけるワード線での電位は、以下のように表される。
　ＶＷ（ｈ）＝Ｉ０×ＲＷＬ×ｋ×（ｋ－１）／２－Ｉ０×ＲＷＬ×（ｋ＋１－ｈ）×（ｋ－ｈ）／２
　上式の後ろの、（ｋ＋１－ｈ）×（ｋ－ｈ）／２は、ワード線上の分割単位毎に、メモリセル電流が重畳される累積数を示している。
　同時に低抵抗化しているメモリセル電流が同じ場合における、第ｈ番目（１≦ｈ≦ｋ）のメモリセルに接続された第ｈ番目の選択素子のオン抵抗をＲ（ｈ）とすると、上記ＶＷ（ｈ）を用いて以下の関係が成り立つ。
　Ｉ０×Ｒ（１）＝ＶＷ（ｈ）＋Ｒ（ｈ）×Ｉ０
　上式を変形し、下記を得る。
　Ｒ（ｈ）＝（Ｉ０×Ｒ（１）－ＶＷ（ｈ））／Ｉ０
　この算出式により、適切なオン抵抗比率が算出可能となる。
　例えば、ｋ＝５、ＲＷＬ＝１１．３Ω、Ｒ（１）＝６６７Ω、Ｉ０＝５００μＡ（２個のメモリセル分）として計算すると、第１の選択素子のオン抵抗値の逆数は、メモリセルアレイにおけるワード線駆動回路４０－１の近端から、０．８１、０．８８、０．９４、０．９８、１．００となる。
　ここで、配線抵抗のばらつきとして１０％、トランジスタのオン抵抗のばらつきとして１０％を見込み、上記逆数の比について、±０．０４の範囲内の設定を認める。
　以上より、ＮＭＯＳトランジスタのチャネル幅を離散的に設定する場合、一例として、チャネル幅の比率を、メモリセルアレイにおけるワード線駆動回路４０－１の近端から０．８１、０．８８、０．９４、０．９８、１．００と定めるのが好ましい。
　このように、本実施の形態では、抵抗変化型不揮発性記憶装置における選択回路のオン抵抗値の計算として、図３２のフローチャートに示される手順で行う。つまり、複数のワード線に共通に接続され、ワード線駆動回路から順番に配置されたｋ個のメモリセルアレイ区画を有する抵抗変化型不揮発性記憶装置において、まず、メモリセルアレイ区画で区切られる（ｋ－１）区画毎のワード線の配線抵抗をＲＷＬとし、ワード線駆動回路に最も近い第１のメモリセルアレイ区画において選択されたメモリセルである選択メモリセルと書き込み回路とを接続する第１番目の選択回路でのオン抵抗をＲ（１）とし、選択メモリセルが第２の抵抗状態からより抵抗値が小さい第１の抵抗状態に遷移する際に選択メモリセルに流れる電流を第１の低抵抗化電流値をＩ０とする初期設定を行う（Ｓ２１）。そして、ワード線駆動回路から第ｈ番目（１≦ｈ≦ｋ）のメモリセルアレイ区画までのワード線での電圧降下量ＶＷ（ｈ）を、各ワード線の区画毎の電圧降下量の総和として、少なくともＩ０とＲＷＬとの積と変数ｈとを用いて計算する（Ｓ２２）。最後に、第ｈ番目のメモリセルアレイ区画において選択されたメモリセルと書き込み回路とを接続する第ｈ番目の選択回路のオン抵抗Ｒ（ｈ）を、少なくともＩ０とＲ（１）とＶＷ（ｈ）とを用いて計算することで、（３）第１番目～第ｋ番目のメモリセルアレイ区画に対応する第１番目～第ｋ番目の低抵抗化電流値がほぼ等しくなるように、第１番目～第ｋ番目のメモリセルアレイ区画に対応する第１番目～第ｋ番目の選択回路のオン抵抗値を設定する（Ｓ２３）。
　その一例として、ｋを５とした場合には、第１番目～第５番目の選択回路の各々のオン抵抗値の逆数の比を、それぞれ、０．８１、０．８８、０．９４、０．９８、１．００を中心とする±０．０４の範囲内と定める。
　これによって、第１～第ｋのメモリセルアレイ区画に属するメモリセルが低抵抗化される際に流れる電流（第１番目～第ｋ番目の低抵抗化電流値）がほぼ等しくなり、ワード線駆動回路からのメモリセルの位置によるばらつきの少ない書き込みが実現される。
　なお、ここでは、第１の選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ０＿８＿０の各々のチャネル幅を変えてＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ０＿８＿０のオン抵抗を変化させる例について示したが、チャネル長等、他のトランジスタのパラメータを変化させて、各トランジスタのオン抵抗を変化させてもよい。
　（実施の形態２）
　＜＜２層クロスポイント構造への適用＞＞
　図３３に、本発明の実施の形態２として、２層構造のクロスポイント構造のメモリセルアレイの回路構成を示す。このメモリセルアレイでは、図２５に示される実施の形態１のメモリセルアレイ（下層メモリセルアレイ）に、ワード線を共有して第２の層（上層メモリセルアレイ）におけるメモリセル１＿０＿０＿０～１＿ｎ－１＿ｋ－１＿ｍ－１が追加された構成となっている。
　本メモリセルアレイは、ワード線駆動回路４０－１により駆動されるｎ本のワード線ＷＬ０＿０～ＷＬ０＿ｎ－１、ワード線と非接触に交差するｋ×ｍ本の主ビット線ＧＢＬ０＿０～ＧＢＬｋ－１＿ｍ－１を有し、ワード線方向にｋ個の区画（メモリセルアレイ区画Ｍ０＿０～Ｍ０＿ｋ－１）に分割されている。多ビット同時書き込みにおいては、メモリセルアレイ区画Ｍ０＿０～Ｍ０＿ｋ－１のそれぞれについて、上層メモリセルアレイ及び下層メモリセルアレイの一方、及び、１本の主ビット線が選択され、ｋビットの同時書き込みが行われる。なお、同時に書込みが行われる複数のメモリセルの書込み単位には、同じワード線上にデータ記憶を目的とするメモリセルとデータ記憶を目的としないメモリセルとが含まれる。
　メモリセルアレイ区画Ｍ０＿０～Ｍ０＿ｋ－１の構成として、メモリセルアレイ区画Ｍ０＿０を例として説明すると、以下の通りである。
　メモリセルアレイ区画Ｍ０＿０は、下層メモリセルアレイ用の第１の選択回路Ｓ０＿０及び上層メモリセルアレイ用の第３の選択回路Ｓ１＿０に接続され、選択制御線駆動回路４１により駆動される下層サブビット線選択制御信号ＳＬ０或いは上層サブビット線選択制御信号ＳＬ１により、２本のサブビット線（下層サブビット線ＢＬ０＿０＿０及び上層サブビット線ＢＬ１＿０＿０、下層サブビット線ＢＬ０＿０＿１及び上層サブビット線ＢＬ１＿０＿１、・・、または下層サブビット線ＢＬ０＿０＿ｍ－１及び上層サブビット線ＢＬ１＿０＿ｍ－１）の一方が、それぞれ、第１の選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０(下層)又は第３の選択素子としてのＰＭＯＳトランジスタＴＳ１＿０＿０(上層)、・・、ＮＭＯＳトランジスタＴＳ０＿０＿ｍ－１(下層)又はＰＭＯＳトランジスタＴＳ１＿０＿ｍ－１(上層)を介して、ｍ本の主ビット線ＧＢＬ０＿０～ＧＢＬ０＿ｍ－１に選択的に接続される。主ビット線ＧＢＬ０＿０～ＧＢＬ０＿ｍ－１はさらに、それぞれ、選択制御線駆動回路４１により駆動される主ビット線選択制御信号ＣＳ０～ＣＳｍ－１により、図２１Ｂに示す転送ゲートＴＣ０＿０～ＴＣ０＿ｍ－１を介して、データ線ＩＯ０に選択的に接続される。
　さらに、他のメモリセルアレイ区画Ｍ０＿１～Ｍ０＿ｋ－１が、メモリセルアレイ区画Ｍ０＿０とワード線を共有して接続され、メモリセルアレイ全体でＩＯ０～ＩＯｋ－１のｋ本のバス幅のデータ線を備えている。ｋ個のメモリセルアレイ区画Ｍ０＿０～Ｍ０＿ｋ－１のそれぞれに対応するｋ個の書き込み回路６０－０～６０－ｋ－１は、それぞれ、データ線ＩＯ０～ＩＯｋ－１を介して、メモリセルに対して、抵抗変化に必要な電圧を供給する。このような構成により、多ビット同時書き込みにおいては、メモリセルアレイ区画Ｍ０＿０～Ｍ０＿ｋ－１のそれぞれについて、メモリセルの１つの層（上層又は下層）及び１本の主ビット線を活性化するように選択制御線駆動回路４１からサブビット線選択制御信号ＳＬ０～ＳＬ１及び主ビット線選択制御信号ＣＳ０～ＣＳｍ－１が出力され、ｋビットの同時書き込みが行われる。
　図３４に、本実施の形態で構成されている２層クロスポイント構造のメモリセルの構成を模式的に示す。抵抗変化素子１０－１と電流制御素子２０－１とが直列に接続されて構成される下層メモリセル５１－１では、抵抗変化素子１０－１がワード線７０に、電流制御素子２０－１が下位サブビット線７１－１に接続される。一方、抵抗変化素子１０－２と電流制御素子２０－２とが直列に接続されて構成される上層メモリセル５１－２では、抵抗変化素子１０－２が上位サブビット線７１－２に、電流制御素子２０－２がワード線７０に接続され、上層メモリセル５１－２と下層メモリセル５１－１とは、ワード線７０を共有している。一般的に、上層メモリセルと下層メモリセルは、抵抗変化素子の形成方向が同じである方が、各メモリアレイ層間のメモリセル特性のばらつきを抑制することが可能で、好ましい。
　図３３において、メモリセルアレイ区画Ｍ０＿０及びＭ０＿ｋ－１は、共通のｎ本のワード線ＷＬ０＿０～ＷＬ０＿ｎ－１と、ｍ本の下層サブビット線ＢＬ０＿０＿０～ＢＬ０＿ｋ－１＿ｍ－１、同じくｍ本の上層サブビット線ＢＬ１＿０＿０～ＢＬ１＿ｋ－１＿ｍ－１とを有している。下層サブビット線ＢＬ０＿０＿０～ＢＬ０＿ｋ－１＿ｍ－１は下層メモリセル０＿０＿０＿０～０＿ｎ－１＿ｋ－１＿ｍ－１にそれぞれ接続され、上層サブビット線ＢＬ１＿０＿０～ＢＬ１＿ｋ－１＿ｍ－１は上層メモリセル１＿０＿０＿０～１＿ｎ－１＿ｋ－１＿ｍ－１にそれぞれ接続される。サブビット線選択制御信号ＳＬ０により、下層サブビット線ＢＬ０＿０＿０～ＢＬ０＿ｋ－１＿ｍ－１が、一方、サブビット線選択制御信号ＳＬ１により対応する上層サブビット線ＢＬ１＿０＿０～ＢＬ１＿ｋ－１＿ｍ－１が、主ビット線ＧＢＬ０＿０～ＧＢＬｋ－１＿ｍ－１に選択的に接続される二層ビット線構成となっている。
　図３４に示される下層メモリセル５１－１の低抵抗化においては、抵抗変化素子１０－１の上部電極（ワード線７０側）を基準に、下部電極（サブビット線７１－１側）に正方向の電圧を印加する。このため、選択ワード線ＷＬ０＿０～０＿ｎ－１に０Ｖが、選択サブビット線ＢＬ０＿０＿０～０＿ｋ－１＿ｍ－１の内の選択されたｋ本に電圧ＶＬが印加され、低抵抗動作時のメモリセル電流制御をソースフォロワで行うために（つまり、基板バイアス効果が大きくなるように動作させるために）、第１の選択素子ＴＳ０＿０＿０～ＴＳ０＿ｋ－１＿ｍ－１にＮＭＯＳトランジスタを用いる方が好ましい。
　一方、上層メモリセル５１－２の低抵抗化においては、選択ワード線ＷＬ０＿０～０＿ｎ－１に正方向の電圧ＶＬを、選択サブビット線ＢＬ１＿０＿０～１＿ｋ－１＿ｍ－１の内の選択されたｋ本に０Ｖを印加する。このため、メモリセル電流制御をソースフォロワで行うために（つまり、基板バイアス効果が大きくなるように動作させるために）、第３の選択素子ＴＳ１＿０＿０～ＴＳ１＿ｋ－１＿ｍ－１にＰＭＯＳトランジスタを用いている方が好ましい。
　つまり、本実施の形態では、上層メモリセルアレイ及び下層メモリセルアレイを有するメモリセルアレイにおいて、第１の選択回路は第１の選択素子であるＮＭＯＳトランジスタで構成され、第３の選択回路は第３の選択素子であるＰＭＯＳトランジスタで構成され、メモリセルが第２の抵抗状態（高抵抗状態）から第１の抵抗状態（低抵抗状態）に遷移する際に第１の選択回路に流れる電流の方向である第１の電流方向（つまり、低抵抗化時の電流方向）と、メモリセルが第１の抵抗状態（低抵抗状態）から第２の抵抗状態（高抵抗状態）に遷移する際に第１の選択回路に流れる電流の方向である第２の電流方向（つまり、高抵抗化時の電流方向）とが逆向きであり、第１の選択回路（第１の選択素子ＴＳ０＿０＿０～ＴＳ０＿ｋ－１＿ｍ－１）及び第３の選択回路（第３の選択素子ＴＳ１＿０＿０～ＴＳ１＿ｋ－１＿ｍ－１）は、第１の電流方向（つまり、低抵抗化時の電流方向）において第２の電流方向（つまり、高抵抗化時の電流方向）よりも基板バイアス効果が大きくなるような位置関係でメモリセルと接続されている。
　ここで、メモリセルアレイの等価回路の例として、上層メモリセルアレイ及び下層メモリセルアレイのそれぞれについて、ｋ＝９（区画数が９）、選択ワード線をワード線ＷＬ０＿０とし、選択ワード線上に均等に配置された９個の選択メモリセル（９個の区画のそれぞれに属する９個のメモリセル）を、ワード線の配線抵抗よって２個のメモリセルずつ束ねた回路モデルとする。ここで、ワード線は、メモリセルアレイの左端から駆動されている。
　図２７に、下層メモリセルアレイ用の選択回路Ｓ０＿０における第１の選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ０＿８＿０各々のチャネル幅Ｗｎ０～Ｗｎ８の比率を示す。また、図３５に、上層メモリセルアレイ用の選択回路Ｓ１＿０における第３の選択素子としてのＰＭＯＳトランジスタＴＳ１＿０＿０～ＴＳ１＿８＿０各々のチャネル幅Ｗｐ０～Ｗｐ８の比率を示す。同じメモリセルアレイ区画の第１の選択素子と第３の選択素子は、それぞれの低抵抗化時の電流駆動能力が同等になるよう調整する方が好ましい。
　本実施の形態における特徴は、実施の形態１に対して２層化したメモリセルアレイであることであり、主ビット線に選択的に接続するための第１の選択素子に関して、層毎にＮＭＯＳトランジスタ（下層メモリセルアレイ用の第１の選択素子）、及び、ＰＭＯＳトランジスタ（上層メモリセルアレイ用の第３の選択素子）を区別して使用している点である。
　以上のように、本実施の形態における抵抗変化型不揮発性記憶装置では、（１）複数のサブビット線には、第１のサブビット線（例えば、サブビット線ＢＬ０＿０＿０～ＢＬ０＿０＿ｍ－１）及び第２のサブビット線（例えば、サブビット線ＢＬ０＿ｋ－１＿０～ＢＬ０＿ｋ－１＿ｍ－１）が下層に形成され、複数のサブビット線のうちの少なくとも１つのサブビット線から構成される第３のサブビット線（例えば、サブビット線ＢＬ１＿０＿０～ＢＬ１＿０＿ｍ－１）及び第４のサブビット線（例えば、サブビット線ＢＬ１＿ｋ－１＿０～ＢＬ１＿ｋ－１＿ｍ－１）が上層に形成され、（２）複数のメモリセルには、第１のサブビット線及び第３のサブビット線に接続されたメモリセルの集まりである第１のメモリセルアレイ単位と、第２のサブビット線及び第４のサブビット線に接続されたメモリセルの集まりである第２のメモリセルアレイ単位とが含まれる。
　そして、本実施の形態の抵抗変化型不揮発性記憶装置は、（３）第１の書き込み回路（例えば、書き込み回路６０－０）と、第１の書き込み回路に接続される第１のサブビット線のうちの少なくとも１つとを接続する第１の選択素子（例えば、ＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ０＿０＿ｍ－１）及び第３のサブビット線のうちの少なくとも１つとを接続する第３の選択素子（例えば、ＰＭＯＳトランジスタＴＳ１＿０＿０～ＴＳ１＿０＿ｍ－１）と、（４）第２の書き込み回路（例えば、書き込み回路６０－ｋ－１）と、第２の書き込み回路に接続される第２のサブビット線のうちの少なくとも１つとを接続する第２の選択素子（例えば、ＮＭＯＳトランジスタＴＳ０＿ｋ－１＿０～ＴＳ０＿ｋ－１＿ｍ－１）及び第４のサブビット線のうちの少なくとも１つとを接続する第４の選択素子（例えば、ＰＭＯＳトランジスタＴＳ１＿ｋ－１＿０～ＴＳ１＿ｋ－１＿ｍ－１）とをさらに備える。
　ここで、メモリセルの接続関係としては、第１及び第２のメモリセルアレイ単位の下層メモリセルアレイにおいては、ワード線からメモリセルを介してビット線に電流が流れたときにより高い抵抗状態に遷移するようにメモリセルがワード線及びサブビット線に接続され、かつ、第１及び第２のメモリセルアレイ単位の上層メモリセルアレイにおいては、サブビット線からメモリセルを介してワード線に電流が流れたときにより高い抵抗状態に遷移するようにメモリセルがワード線及びサブビット線に接続されている。
　ここで、特徴的な点は、（１）第１及び第２の選択素子はＮＭＯＳトランジスタで構成され、かつ、第３及び第４の選択素子はＰＭＯＳトランジスタで構成され、かつ、（２）第１のワード線駆動回路に対して、第１のメモリセルアレイ区画が、第２のメモリセルアレイ区画よりも近くに配置され、第１の選択素子が第１の書き込み回路と第１のサブビット線とを接続しているときにおける第１の選択素子の抵抗値である第１のオン抵抗値は、第２の選択素子が第２の書き込み回路と第２のサブビット線とを接続しているときにおける第２の選択素子の抵抗値である第２のオン抵抗値よりも大きく、（３）第１のワード線駆動回路に対して、第１のメモリセルアレイ単位が、第２のメモリセルアレイ単位よりも近くに配置され、第３の選択素子が第１の書き込み回路と第３のサブビット線とを接続しているときにおける第３の選択素子の抵抗値である第３のオン抵抗値は、第４の選択素子が第２の書き込み回路と第４のサブビット線とを接続しているときにおける第４の選択素子の抵抗値である第４のオン抵抗値よりも大きいことである。
　〔低抵抗化に関する等価回路〕
　図３６に、図３３のメモリセルアレイにおいて第３の選択素子がＰＭＯＳトランジスタである上層メモリセルアレイの等価回路を示す。
　ここでは、メモリセルアレイの等価回路の例として、ｋ＝９（区画数が９）、選択ワード線をワード線ＷＬ０＿０とし、選択ワード線上に均等に配置された９個の選択メモリセル（９個の区画のそれぞれに属する９個のメモリセル）を、ワード線の配線抵抗よって２個のメモリセルずつ束ねた回路モデルとする。ワード線は、メモリセルアレイの左側から駆動されている。
　低抵抗化時においては、データ線ＩＯ０～ＩＯ８に０Ｖが印加され、ワード線ＷＬ０＿０に電圧ＶＬ（約５Ｖ）が印加される。９個のメモリセル分のメモリセル電流がワード線から供給され、各メモリセルに分配供給された後、各々のメモリセルに接続されたＰＭＯＳトランジスタＴＳ１＿０＿０～ＴＳ１＿８＿０を介して主ビット線ＧＢＬ０＿０～８＿０に、さらに転送ゲートＴＣ０＿０～ＴＣ８＿０を介して書き込み回路６０－０～６０－ｋ－１に流れ込む。
　このとき、ワード線駆動回路４０－１から最も遠いワード線の右端のメモリセル１＿０＿８＿０では、ワード線駆動回路４０－１までのワード線の配線抵抗が大きく、また他のメモリセルで流れる電流による電圧降下が重畳することにより、電圧ＶＬからの電位の低下が最も大きくなる。
　そこで、上記の電圧降下を補償するため、一例として、選択素子を構成するＰＭＯＳトランジスタのチャネル幅を変えて選択素子のオン抵抗を調整できる。つまり、第３の選択素子としてのＰＭＯＳトランジスタＴＳ１＿０＿０～ＴＳ１＿８＿０各々のチャネル幅Ｗｐ０～Ｗｐ８の比率を、ワード線駆動回路４０－１に近いメモリセルアレイの左端に近い区画ほど小さく、言い換えれば、右端に近い区画ほど大きくなるように離散的に定めることにより、上記ワード線における電位の低下を補償することができる。各位置でのＰＭＯＳトランジスタの電流駆動能力は、同図で定めたチャネル幅の比率に比例する。
　〔低抵抗化時の動作点〕
　本発明の実施の形態２においては、下層メモリセルへのアクセスに関しては、実施の形態１と同一であるため、説明を省く。
　一方、上層メモリセルへのアクセスに関しては、下層メモリセルとの違いは選択素子がＮＭＯＳトランジスタの第１の選択素子からＰＭＯＳトランジスタの第３の選択素子に変わったことのみである。このため、第３の選択素子であるＰＭＯＳトランジスタＴＳ１＿０＿０～ＴＳ１＿８＿０に関しては、そのサイズの調整により第１の選択素子であるＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ０＿８＿０と、低抵抗化時のオン抵抗を合わせること、また、上層メモリセルの低抵抗化時に、下層メモリセルの低抵抗化時における第１の選択素子であるＮＭＯＳトランジスタと同じくソースフォロワで動作させること、が可能であるため、図３０と同じ動作点解析が可能である。よって、図３１で示す実施の形態１と同様、メモリセル電流は１４８μＡ～１５１μＡの範囲（約２％の差の範囲）に抑えられ、従来よりも低抵抗化時の電流ばらつきが抑制され、安定な抵抗変化が見込まれる。
　以上により、本発明の実施の形態２により、２層構成のメモリセルアレイの場合を例に、上層メモリセルと下層メモリセルとが互いにワード線を共有し、抵抗変化素子の形成方向を合わせ、シンプルな製造工程で形成した２層クロスポイント構成においても、ワード線の配線抵抗に起因するメモリセルの位置に依存した抵抗状態のばらつき抑制が見込めることを示した。
　なお、本実施の形態で説明した２層の場合と同様、３層以上の多層クロスポイント構成においても、本実施の形態における特徴を適用可能である。
　図３７に、図３３の本発明の実施の形態２に係るクロスポイント構造のメモリセルアレイにおける選択回路のバリエーションとして、第１の選択素子として使用されるＮＭＯＳトランジスタ及び第３の選択素子として使用されるＰＭＯＳトランジスタの組合せに関する別構成の回路を示す。
　本回路において、選択信号ＳＬ０が入力されるＮＭＯＳトランジスタ１６－３を下層サブビット線に、選択信号ＳＬ１の反転信号である選択信号／ＳＬ１が入力されるＮＭＯＳトランジスタ１６－４を上層サブビット線に接続する。
　そして、下層メモリセルにアクセスする場合には、ＮＭＯＳトランジスタ１６－３を活性化し、かつ、ＮＭＯＳトランジスタ１６－４を非活性化する。さらに、電流制限をかけるための選択素子としてのＮＭＯＳトランジスタ１６－２のゲートＣＭＮに所定の電位を印加して活性化するとともに、ＰＭＯＳトランジスタ１７－２のゲートＣＭＰに高電圧を印加し非活性化する。
　一方、上層メモリセルにアクセスする場合には、ＮＭＯＳトランジスタ１６－３を非活性化し、かつ、ＮＭＯＳトランジスタ１６－４を活性化する。さらに、電流制限をかけるための選択素子としてのＰＭＯＳトランジスタ１７－２のゲートＣＭＰに所定の電位を印加して活性化するとともに、ＮＭＯＳトランジスタ１６－２のゲートＣＭＮに低電圧を印加し非活性化する。つまり、上層メモリセル及び下層メモリセルを選択する選択素子（１６－３及び１６－４）と、上層メモリセル及び下層メモリセルの低抵抗化時に電流制限をかける電流制限素子（１６－２及び１７－２）とを別々に有する回路構成となっている。
　ここで、図３３の本発明の実施の形態２に係るクロスポイント構造のメモリセルアレイでは、上層ビット線及び下層ビット線で、各々、電流制限をかけるための選択素子は、それぞれ、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのどちらかに固定される。このため、回路的及びレイアウト的にシンプルな構成となっているが、ビット線を共有し、低抵抗化時の電圧印加方向の異なる異層のメモリセルアレイの双方に対して、１種類の極性のトランジスタで電流制限をかけることができないため、３層以上のクロスポイント構成には対応できない回路となっている。
　一方、図３７に示される本バリエーションにより、選択回路の構成は複雑化（２つのトランジスタから４つのトランジスタに増加）するが、各サブビット線に対して、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを用いた３層以上の多層クロスポイント構成において、アクセス対象のメモリセルアレイの層位置に従い、電流制限をかける選択素子として、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを選択可能であるため、３層以上のクロスポイント構成に対応可能となる。
　なお、図３７に示される本バリエーションに係る選択回路を用いてワード線の配線抵抗による電圧降下を補償するには、以下のように構成すればよい。つまり、上述した第１及び第２の選択回路の各々として、（１）対応するサブビット線に書き込み電圧を印加するビット線選択スイッチ素子（ここでは、ＮＭＯＳトランジスタ１６－３又は１６－４）と、（２）ビット線選択スイッチ素子と直列に接続され、ＮＭＯＳトランジスタ１６－２で構成されるＮ型電流制限素子とＰＭＯＳトランジスタ１７－２で構成されるＰ型電流制限素子とが並列に接続された電流制限素子とで構成する。そして、Ｎ型電流制限素子とＰ型電流制限素子とは、一方がオンの時、他方はオフとなるよう選択的にオンされ、上層メモリセル及び下層メモリセルに低抵抗化電流を流す時、ソースフォロア接続となるように接続される。ワード線駆動回路に近い方の第１の選択回路のオン抵抗値（第１のオン抵抗値）が、ワード線駆動回路から遠い方の第２の選択回路のオン抵抗値（第２のオン抵抗値）よりも大きくなるように構成しておく。これによって、ワード線の配線抵抗による電圧降下を補償することができる。
　（実施の形態３）
　＜＜階層クロスポイント構造かつワード線両側駆動への適用＞＞
　図３８に、本発明の実施の形態３として、ビット線方向にメモリセルアレイ区画を複数配置した階層型クロスポイント構造のメモリセルアレイに対して、ワード線をメモリセルアレイの両側から駆動する回路構成を示す。ここでは、ｊ個の階層をもつ階層型クロスポイント構造のメモリセルアレイの構成を説明する。
　本実施の形態のメモリセルアレイは、２つのワード線駆動回路４０－１及び４０－２によりメモリセルアレイの両側から駆動されるｊ×ｎ本のワード線ＷＬ０＿０～ＷＬｊ－１＿ｎ－１と、ワード線と非接触に交差するｊ×ｋ×ｍ本のサブビット線ＢＬ０＿０＿０～ＢＬｊ－１＿ｋ－１＿ｍ－１を有し、サブビット線が並ぶ方向（図面に向かって奥行き方向、つまり、階層方向）にｊ個の区画、ワード線方向（図面に向かって左右方向）にｋ個の区画に分割されている。多ビット同時書き込みにおいては、ワード線方向のｋ個のメモリセルアレイ区画のそれぞれについて、ｊ個の階層メモリセルアレイの一つ、及び、１本の主ビット線が選択され、ｋビットの同時書き込みが行われる。なお、同時に書込みが行われる複数のメモリセルの書込み単位には、同じワード線上にデータ記憶を目的とするメモリセルとデータ記憶を目的としないメモリセルとが含まれる。
　メモリセルアレイ区画Ｍ０＿０～Ｍｊ－１＿ｋ－１の構成として、メモリセルアレイ区画Ｍ０＿０を例として説明すると、以下の通りである。
　メモリセルアレイ区画Ｍ０＿０は、ｎ本のワード線ＷＬ０＿０～ＷＬ０＿ｎ－１と、ｍ本のサブビット線ＢＬ０＿０＿０～ＢＬ０＿０＿ｍ－１を有している。このメモリセルアレイ区画Ｍ０＿０を構成する、図２１Ａに示すクロスポイント構造のメモリセル０＿０＿０＿０～０＿ｎ－１＿０＿ｍ－１は、前記ワード線ＷＬ０＿０～ＷＬ０＿ｎ－１と前記サブビット線ＢＬ０＿０＿０～ＢＬ０＿０＿ｍ－１との交点のそれぞれに位置し、抵抗変化素子１０の一端が、対応するワード線に接続され、電流制御素子２０の一端が、対応するサブビット線に接続されている。選択制御線駆動回路４１により駆動されるサブビット線選択制御信号ＳＬ０により、サブビット線ＢＬ０＿０＿０～ＢＬ０＿０＿ｍ－１はそれぞれ、選択回路Ｓ０＿０内の第１の選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ０＿０＿ｍ－１を介して、主ビット線ＧＢＬ０＿０～ＧＢＬ０＿ｍ－１にそれぞれ接続される。
　また、階層方向に並ぶｊ個のメモリセルアレイ区画Ｍ０＿０～Ｍｊ－１＿０はそれぞれ、サブビット線選択制御信号ＳＬ０～ＳＬｊ－１により、主ビット線ＧＢＬ０＿０～ＧＢＬ０＿ｍ－１にそれぞれ選択的に接続される階層ビット線構成となっている。主ビット線ＧＢＬ０＿０～ＧＢＬ０＿ｍ－１はさらに、それぞれ、図２１Ｂに示す転送ゲートＴＣ０＿０～ＴＣ０＿ｍ－１を介して、データ線ＩＯ０に選択的に接続される。
　さらに、他のメモリセルアレイ区画Ｍ０＿１～Ｍｊ－１＿ｋ－１が、それぞれ、メモリセルアレイ区画Ｍ０＿０～Ｍｊ－１＿０とワード線を共有して接続され、メモリセルアレイ全体でＩＯ０～ＩＯｋ－１のｋ本のバス幅のデータ線を備えている。ワード線方向に並ぶｋ個のメモリセルアレイ区画のそれぞれに対応するｋ個の書き込み回路６０－０～６０－ｋ－１は、それぞれ、データ線ＩＯ０～ＩＯｋ－１を介して、メモリセルに対して抵抗変化に必要な電圧を供給する。このような構成により、多ビット同時書き込みにおいては、ワード線方向のｋ個のメモリセルアレイ区画のそれぞれについて、メモリセルの階層構造における１つの層及び１本の主ビット線を活性化するように選択制御線駆動回路４１からサブビット線選択制御信号ＳＬ０～ＳＬｊ－１及び対応する主ビット線選択制御信号ＣＳ０～ＣＳｍ－１が出力され、ｋビットの同時書き込みが行われる。
　ここで、メモリセルアレイの等価回路の例として、ｋ＝１８（ワード線方向の区画数が１８）、選択ワード線をワード線ＷＬ０＿０とし、選択ワード線上に均等に配置された１８個の選択メモリセル（１８個の区画のそれぞれに属する１８個のメモリセル）を、ワード線の配線抵抗よって２個のメモリセルずつ束ねた回路モデルとする。ここで、ワード線は、メモリセルアレイの左端及び右端の両端から駆動されている。
　図３９に、選択回路Ｓ０＿０～Ｓ０＿ｋ－１における第１の選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ０＿１７＿０各々のチャネル幅Ｗｎ０～Ｗｎ１７の最適な比率の一例を示す。
　本実施の形態における特徴は、実施の形態１に対して、一つには、メモリセルアレイの単位を主ビット線が並ぶ方向に配列したｊ個の階層ビット線構成であることであり、選択素子であるＮＭＯＳトランジスタにより、複数のメモリセルアレイ区画を電気的に分離することが可能である。
　また、二つには、実施の形態１に対して、ワード線駆動回路４０－１及び４０－２をメモリセルアレイの両端に配置し、ワード線を両側から駆動していることであり、換言すると、実施の形態１のメモリセルアレイを左右にミラー反転し、実施の形態１のメモリセルアレイの右側に、左右反転したメモリセルアレイを追加的に配置した構成と考えることも可能である。
　以上のように、本実施の形態における抵抗変化型不揮発性記憶装置は、（１）複数のメモリセルのうち、複数のサブビット線のうちの少なくとも１つのサブビット線である第１のサブビット線に接続されたメモリセルの集まりを第１のメモリセルアレイ区画としたときに、第１のサブビット線に書き込み電圧を印加する第１の書き込み回路と、（２）複数のメモリセルのうち、複数のサブビット線のうちの少なくとも１つのサブビット線である第２のサブビット線に接続されたメモリセルの集まりを第２のメモリセルアレイ区画としたときに、第２のサブビット線に書き込み電圧を印加する第２の書き込み回路と、（３）複数のメモリセルのうち、複数のサブビット線のうちの少なくとも１つのサブビット線である第３のサブビット線に接続されたメモリセルの集まりを第３のメモリセルアレイ区画としたときに、第３のサブビット線に書き込み電圧を印加する第３の書き込み回路と、（４）複数のメモリセルのうち、複数のサブビット線のうちの少なくとも１つのサブビット線である第４のサブビット線に接続されたメモリセルの集まりを第４のメモリセルアレイ区画としたときに、第４のサブビット線に書き込み電圧を印加する第４の書き込み回路と、（５）第１の書き込み回路と第１のサブビット線のうちの少なくとも１つとを接続又は非接続にする第１の選択回路と、（６）第２の書き込み回路と第２のサブビット線のうちの少なくとも１つとを接続又は非接続にする第２の選択回路と、（７）第３の書き込み回路と第３のサブビット線のうちの少なくとも１つとを接続又は非接続にする第３の選択回路と、（８）第４の書き込み回路と第４のサブビット線のうちの少なくとも１つとを接続又は非接続にする第４の選択回路と、（９）複数のワード線の両端に配置され、複数のワード線を両側から駆動する第１のワード線駆動回路（ワード線駆動回路４０－１）及び第２のワード線駆動回路（ワード線駆動回路４０－２）とを備える。
　ここで、特徴的な点は、第１のワード線駆動回路（４０－１）から第２のワード線駆動回路（４０－２）に向けて、第１、第２、第４及び第３のメモリセルアレイ区画がこの順番で配列され、第１及び第２のメモリセルアレイ区画はメモリセルアレイ全体の中央より第１のワード線駆動回路側に配置され、第３及び第４のメモリセルアレイ区画はメモリセルアレイ全体の中央より第２のワード線駆動回路側に配置されている場合に、第１のワード線駆動回路に近い第１の選択回路が、第１の書き込み回路と第１のサブビット線とを接続しているときにおける第１の選択回路の抵抗値である第１のオン抵抗値は、第１のワード線駆動回路から遠い第２の選択回路が、第２の書き込み回路と第２のサブビット線とを接続しているときにおける第２の選択回路の抵抗値である第２のオン抵抗値よりも大きく、第２のワード線駆動回路に近い第３の選択回路が第３の書き込み回路と第３のサブビット線とを接続しているときにおける第３の選択回路の抵抗値である第３のオン抵抗値は、第２のワード線駆動回路から遠い第４の選択回路が第４の書き込み回路と第４のサブビット線とを接続しているときにおける第４の選択回路の抵抗値である第４のオン抵抗値よりも大きいことである。
　なお、図３８には図示していないが、選択回路（Ｓ０＿０～Ｓｊ－１＿Ｋ－１）は、それぞれ、図３７に示す電流制限素子１６－２及び１７－２を有していても良い。
　〔低抵抗化に関する等価回路〕
　図４０に、図３８のメモリセルアレイの等価回路を示す。
　メモリセル０＿０＿０＿０～０＿０＿１７＿０の低抵抗化時においては、データ線ＩＯ０～ＩＯ１７にそれぞれ電圧ＶＬ（約５Ｖ）が印加され、ワード線ＷＬ０＿０に両端のワード線駆動回路４０－１及び４０－２から０Ｖが印加される。低抵抗化電流はそれぞれ、転送ゲートＴＣ０＿０～ＴＣ１７＿０及び第１選択素子であるＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ０＿１７＿０を介してそれぞれ１８個の選択メモリセルに流れ込み、一本のワード線ＷＬ０＿０に収斂し、配線抵抗による電圧降下を伴いながら、両端の第１のワード線駆動回路４０－１及び第２のワード線駆動回路４０－２に流れ込む。
　このとき、第１のワード線駆動回路４０－１及び第２のワード線駆動回路４０－２から遠い位置、つまり、ワード線中央付近のメモリセル０＿０＿８＿０及び０＿０＿９＿０が接続されるノード近傍では、第１のワード線駆動回路４０－１及び第２のワード線駆動回路４０－２までの配線抵抗が大きく、また他のメモリセルで流れる電流によるワード線ＷＬ０＿０上の電圧降下が重畳することにより、ワード線ＷＬ０＿０上のノードにおける０Ｖからの電位の浮きが最も大きくなる。
　図４１に、各メモリセルにおけるワード線での電位のメモリセル位置依存性を示す。なお、本グラフではワード線の配線抵抗ＲＷＬを１１．３Ω、メモリセルに流すべき電流値を１４０μＡとした。
　このグラフに示すように、第１のワード線駆動回路４０－１及び第２のワード線駆動回路４０－２から遠い位置、つまり、ワード線の中央付近ほど、ワード線上における電位の浮きが大きくなる。ワード線上の電位の上昇率が中央ほど緩やかになるのは、図４０に示すように、ワード線の中央の配線抵抗ほど、メモリセル電流の重畳数が減少するためである。
　そこで、上記ワード線上の電位の浮きを補償するために、区画毎に、各区画に属する選択回路のオン抵抗を第１のワード線駆動回路４０－１及び第２のワード線駆動回路４０－２からの距離が遠くなるに従い低くなるよう設定し、各区画間のメモリセルの書き込み電流のばらつきを抑制する。さらにその１つの方法として、第１の選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ０＿１７＿０各々のチャネル幅Ｗｎ０～Ｗｎ１７を、第１のワード線駆動回路４０－１及び第２のワード線駆動回路４０－２に近いメモリセルアレイ両端に近い区画ほど小さく、言い換えれば、中央に近い区画ほど大きくなるように離散的に定める。各位置でのＮＭＯＳトランジスタの電流駆動能力は、同図で定めたチャネル幅の比率に比例する。なお、図３９に示した比率は、所定のワード線抵抗、メモリセル電流を前提とした一例である。もちろん、メモリセルの書き込み電流のばらつきをさらに抑制するためには、各区画内においても、各選択素子や転送ゲートのオン抵抗を第１のワード線駆動回路４０－１及び第２のワード線駆動回路４０－２からの距離が遠くなるに従い低くなるよう設定してもよい。
　〔低抵抗化時の動作点〕
　図４０に示す本発明の実施の形態３のメモリセルアレイ回路の等価回路は、図２８に示す実施の形態１のメモリセルアレイ回路の等価回路図に関して、左右にミラー反転し、実施の形態１の等価回路の右側に左右反転した等価回路を追加的に配置した構成である。
　このため、図４０のワード線ＷＬ０＿０の左右端に位置するメモリセルの動作点を図２８のワード線ＷＬ０＿０の左端のメモリセルの動作点とみなし、図４０のワード線ＷＬ０＿０の中央のメモリセルの動作点を図２８のワード線の右端に位置するメモリセルの動作点とみなすことができる。
　図４２に各メモリセル０＿０＿０＿０～０＿０＿１７＿０において、低抵抗化のための電圧を同時印加した場合の、各メモリセルに流れる低抵抗化電流量をシミュレーションにより求めた結果を示す。全ＮＭＯＳトランジスタのチャネル幅Ｗｎは図３９に示す比率として検証した。
　同図に示すように、メモリセル電流は１４８μＡ～１５１μＡの範囲（約２％の差の範囲）に抑えられ、従来よりも低抵抗化時の電流ばらつきが抑制され、安定な抵抗変化が実現される。
　以上述べたように、本発明の実施の形態３においては、階層型ビット線構成のメモリセルアレイにおいても本発明が適用可能である。
　また、ワード線をメモリセルアレイの両端から駆動することにより、実施の形態１に比して、ワード線長の長いメモリセルアレイにおいても、選択素子であるＮＭＯＳトランジスタのサイズ比のギャップ（差の最大）が少なく、設計的にデッドスペースが少ない構成を実現することが可能となる。
　本実施の形態における構成は、階層ビット線構成で必要となるサブビット線選択素子をメモリセルアレイ下に配置し、階層化による面積増を抑制する場合、より効率的なメモリセルアレイのレイアウトを図ることができる点で有用なものである。
　（実施の形態４）
　＜＜階層クロスポイント構造かつ主ビット線が並ぶ方向での離散的な設定への適用＞＞
　図４３に、本発明の実施の形態４となる階層型クロスポイント構造のメモリセルアレイの回路構成を示す。本実施の形態では、メモリセルの構成は、実施の形態３と同じであるが、ワード線だけでなく、主ビット線の配線抵抗をも考慮して第１の選択素子のオン抵抗値を決定している点が異なる。
　本メモリセルアレイは、第１のワード線駆動回路４０－１により駆動されるｊ×ｎ本のワード線ＷＬ０＿０～ＷＬｊ－１＿ｎ－１、ワード線と非接触に交差するｊ×ｋ×ｍ本のサブビット線ＢＬ０＿０＿０～ＢＬｊ－１＿ｋ－１＿ｍ－１を有し、サブビット線が並ぶ方向（図面に向かって奥行き方向、つまり、階層方向）にｊ個の区画、ワード線方向（図面に向かって左右方向）にｋ個の区画に分割されている。多ビット同時書き込みにおいては、ワード線方向のｋ個のメモリセルアレイ区画のそれぞれについて、ｊ個の階層メモリセルアレイの一つ、及び、１本の主ビット線が選択され、ｋビットの同時書き込みが行われる。なお、同時に書込みが行われる複数のメモリセルの書込み単位には、同じワード線上にデータ記憶を目的とするメモリセルとデータ記憶を目的としないメモリセルとが含まれる。
　メモリセルアレイ区画Ｍ０＿０～Ｍｊ－１＿ｋ－１の構成として、メモリセルアレイ区画Ｍ０＿０を例として説明すると、以下の通りである。
　メモリセルアレイ区画Ｍ０＿０は、ｎ本のワード線ＷＬ０＿０～ＷＬ０＿ｎ－１と、ｍ本のサブビット線ＢＬ０＿０＿０～ＢＬ０＿０＿ｍ－１を有している。このメモリセルアレイ区画Ｍ０＿０を構成する、図２１Ａに示すクロスポイント構造のメモリセル０＿０＿０＿０～０＿ｎ－１＿０＿ｍ－１は、前記ワード線ＷＬ０＿０～ＷＬ０＿ｎ－１と前記サブビット線ＢＬ０＿０＿０～ＢＬ０＿０＿ｍ－１との交点のそれぞれに位置し、抵抗変化素子１０の一端が、対応するワード線に接続され、電流制御素子２０の一端が、対応するビット線に接続されている。選択制御線駆動回路４１により駆動されるサブビット線選択制御信号ＳＬ０により、サブビット線ＢＬ０＿０＿ｍ－１は、選択回路Ｓ０＿０内の第１の選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ０＿０＿ｍ－１を介して、主ビット線ＧＢＬ０＿０～ＧＢＬ０＿ｍ－１に接続される。
　また、階層方向に並ぶｊ個のメモリセルアレイ区画Ｍ０＿０～Ｍｊ－１＿０は、サブビット線選択制御信号ＳＬ０～ＳＬｊ－１により、主ビット線ＧＢＬ０＿０～ＧＢＬ０＿ｍ－１に選択的に接続される階層ビット線構成となっている。主ビット線ＧＢＬ０＿０～ＧＢＬ０＿ｍ－１はさらに、図２１Ｂに示す転送ゲートＴＣ０＿０～ＴＣ０＿ｍ－１を介して、データ線ＩＯ０に選択的に接続される。
　さらに、他のメモリセルアレイ区画Ｍ０＿１～Ｍｊ－１＿ｋ－１が、それぞれ、メモリセルアレイ区画Ｍ０＿０～Ｍｊ－１＿０とワード線を共有して接続され、メモリセルアレイ全体でＩＯ０～ＩＯｋ－１のｋ本のバス幅のデータ線を備えている。ワード線方向に並ぶｋ個のメモリセルアレイ区画のそれぞれに対応するｋ個の書き込み回路６０－０～６０－ｋ－１は、それぞれ、データ線ＩＯ０～ＩＯｋ－１を介して、メモリセルに対して抵抗変化に必要な電圧を供給する。このような構成により、多ビット同時書き込みにおいては、ワード線方向のｋ個のメモリセルアレイ区画のそれぞれについて、メモリセルの階層構造における１つの層及び１本の主ビット線を活性化するように選択制御線駆動回路４１からサブビット線選択制御信号ＳＬ０～ＳＬｊ－１及び主ビット線選択制御信号ＣＳ０～ＣＳｍ－１が出力され、ｋビットの同時書き込みが行われる。
　ここで、メモリセルアレイの等価回路の例として、ｋ＝９（ワード線方向の区画数が９）、ビット線が並ぶ方向の区画数ｊ＝８、選択ワード線をワード線ＷＬ０＿０又はＷＬ＿７＿０とし、各選択ワード線上に均等に配置された９個の選択メモリセル（９個の区画のそれぞれに属する９個のメモリセル）を、ワード線の配線抵抗よって２個のメモリセルずつ束ねた回路モデルとする。ここで、ワード線は、メモリセルアレイの左端から駆動されているとする。
　ここで、選択回路Ｓ０＿０～Ｓｊ－１＿ｋ＿１における第１の選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ７＿８＿０各々のチャネル幅Ｗｎ０＿０～Ｗｎ７＿８の比率を、以下のように定める。
　Ｗｎｂ＿０（ワード線駆動回路に最も近いＮＭＯＳトランジスタのチャネル幅）＜Ｗｎｂ＿１＜．．．＜Ｗｎｂ＿８（ワード線駆動回路に最も遠いＮＭＯＳトランジスタのチャネル幅）、かつ、
　Ｗｎ０＿ａ（書き込み回路に最も近いＮＭＯＳトランジスタのチャネル幅）＜Ｗｎ１＿ａ＜．．．＜Ｗｎ７＿ａ（書き込み回路に最も遠いＮＭＯＳトランジスタのチャネル幅）
　（但し、ａ＝０～８、ｂ＝０～７）
　本実施の形態における特徴は、実施の形態１に加えて、ＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳｊ－１＿ｋ－１＿ｍ－１に関して、区画毎に書き込み回路６０－０～６０－ｋ－１からの主ビット線の距離に応じても（つまり、主ビット線の配線抵抗を考慮して）、そのチャネル幅を離散的に調整していることである。
　以上のように、本実施の形態における抵抗変化型不揮発性記憶装置では、（１）複数のサブビット線には、複数のサブビット線のうちの少なくとも１つのサブビット線から構成される第１のサブビット線（例えば、ビット線ＢＬ０＿０＿０～ＢＬ０＿０＿ｍ－１）、第２のサブビット線（例えば、ビット線ＢＬ０＿ｋ－１＿０～ＢＬ０＿ｋ－１＿ｍ－１）、第３のサブビット線（例えば、ビット線ＢＬｊ－１＿０＿０～ＢＬｊ－１＿０＿ｍ－１）、及び第４のサブビット線（例えば、ビット線ＢＬｊ－１＿ｋ－１＿０～ＢＬｊ－１＿ｋ－１＿ｍ－１）と、が含まれ、（２）複数のメモリセルには、第１のサブビット線に接続されたメモリセルの集まりである第１のメモリセルアレイ単位（例えば、メモリセルアレイ区画Ｍ０＿０）、第２のサブビット線に接続されたメモリセルの集まりである第２のメモリセルアレイ単位（例えば、メモリセルアレイ区画Ｍ０＿ｋ－１）、第３のメモリセルアレイ区画（例えば、Ｍｊ－１＿０）、及び第４のサブビット線に接続されたメモリセルの集まりである第４のメモリセルアレイ区画（例えば、Ｍｊ－１＿ｋ－１）と、が含まれる。
　そして、本実施の形態の抵抗変化型不揮発性記憶装置は、（３）第１の書き込み回路と第１のサブビット線のうちの少なくとも１つとを接続する第１の選択回路（例えば、ＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ０＿０＿ｍ－１を含む）と、第１の書き込み回路と第３のサブビット線のうちの少なくとも１つとを接続する第３の選択回路（例えば、ＮＭＯＳトランジスタＴＳｊ－１＿０＿０～ＴＳｊ－１＿０＿ｍ－１を含む）と、第２の書き込み回路と第２のサブビット線のうちの少なくとも１つとを接続する第２の選択回路（例えば、ＮＭＯＳトランジスタＴＳ０＿ｋ－１＿０～ＴＳ０＿ｋ－１＿ｍ－１を含む）と、第２の書き込み回路と第４のサブビット線のうちの少なくとも１つとを接続する第４の選択回路（例えば、ＮＭＯＳトランジスタＴＳｊ－１＿ｋ－１＿０～ＴＳｊ－１＿ｋ－１＿ｍ－１を含む）とをさらに備える。
　ここで、（４）第１のワード線駆動回路（ワード線駆動回路４０－１）に対して、第１のメモリセルアレイ区画が、第２のメモリセルアレイ区画よりも近くに配置され、第３のメモリセルアレイ単位が、第４のメモリセルアレイ単位よりも近くに配置され、（５）第１の書き込み回路（例えば、書き込み回路６０－０）に対して、第１のメモリセルアレイ単位が、第３のメモリセルアレイ単位よりも近くに配置され、第２の書き込み回路（例えば、書き込み回路６０－ｋ－１）に対して、第２のメモリセルアレイ単位が、第４のメモリセルアレイ単位よりも近くに配置される時、（６）第１の選択回路が第１の書き込み回路と第１のサブビット線とを接続しているときにおける第１の選択回路の抵抗値である第１のオン抵抗値は、第２の選択回路が第２の書き込み回路と第２のサブビット線とを接続しているときにおける第２の選択回路の抵抗値である第２のオン抵抗値よりも大きく、第３の選択回路が第１の書き込み回路と第３のサブビット線とを接続しているときにおける第３の選択回路の抵抗値である第３のオン抵抗値は、第４の選択回路が第２の書き込み回路と第４のサブビット線とを接続しているときにおける第４の選択回路の抵抗値である第４のオン抵抗値よりも大きい。また、（７）第１の選択回路が第１の書き込み回路と第１のサブビット線とを接続しているときにおける第１の選択回路の抵抗値である第１のオン抵抗値は、第３の選択回路が第１の書き込み回路と第３のサブビット線とを接続しているときにおける第３の選択回路の抵抗値である第３のオン抵抗値よりも大きく、第２の選択回路が第２の書き込み回路と第２のサブビット線とを接続しているときにおける第２の選択回路の抵抗値である第２のオン抵抗値は、第４の選択回路が第２の書き込み回路と第４のサブビット線とを接続しているときにおける第４の選択回路の抵抗値である第４のオン抵抗値よりも大きい。
　ここで、特徴的な点は、実施の形態１の特徴に加えて、（１）第３のオン抵抗値は、第１のオン抵抗値よりも小さく、かつ、（２）第４のオン抵抗値は、第２のオン抵抗値よりも小さいことである。つまり、主ビット線における配線抵抗による電圧降下を補償していることである。
　〔低抵抗化に関する等価回路〕
　図４４Ａに、図４３のメモリセルアレイにおける、書き込み回路６０－０～６０－ｋ－１に最も近い第１階層のメモリセルアレイ区画Ｍ０＿０～Ｍ０＿８に関する低抵抗化時の等価回路を示す。また、図４４Ｂに、書き込み回路６０－０～６０－ｋ－１から最も遠い第８階層のメモリセルアレイ区画Ｍ７＿０～Ｍ７＿８に関する低抵抗化時の等価回路を示す。
　双方とも、低抵抗化時においては、データ線ＩＯ０～ＩＯ８に電圧ＶＬ（例えば約５Ｖ）が印加され、選択ワード線ＷＬ０＿０或いはＷＬ７＿０に例えば０Ｖが印加される。メモリセルに流れる電流は、転送ゲートＴＣ０＿０～ＴＣ８＿０、ＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ０＿８＿０、或いはＴＳ７＿０＿０～ＴＳ７＿８＿０を介して、各々９個の選択メモリセルに流れ込み、一本のワード線ＷＬ０＿０或いはＷＬ７＿０に収斂し、配線抵抗による電圧降下を伴いながら、両端のワード線駆動回路に流れ込む。
　このとき、ワード線駆動回路４０－１から遠いワード線の右端付近のメモリセル０＿０＿８＿０では、ワード線駆動回路４０－１までのワード線の配線抵抗が大きく、また他のメモリセルで流れる電流による電圧降下が重畳することにより、０Ｖからの電位の浮きが最も大きくなる。
　同時に、書き込み回路６０－０～６０－８から最も遠い主ビット線の上端付近で主ビット線に選択的に接続されるメモリセル７＿０＿０＿０～７＿０＿８＿０では、転送ゲートＴＣ０＿０～ＴＣ８＿０までの主ビット線ＧＢＬ０＿０～ＧＢＬ８＿０の配線抵抗ＲＢＬが大きく、データ線印加電圧ＶＬ（約５Ｖ）からの電位の低下が最も大きくなる。
　そこで、上記ワード線における電位の浮き、及びデータ線（主ビット線）における電位の低下を補償するように、第１の選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ７＿８＿０各々のチャネル幅Ｗｎ０＿０～Ｗｎ７＿８を、ワード線駆動回路４０－１に近いメモリセルアレイの左端に近い区画ほど小さく、言い換えれば、右端に近い区画ほど大きくなるように、かつ、書き込み回路６０－０～６０－８に近いメモリセルアレイの下端に近い区画ほど小さく、言い換えれば、上端に近い区画ほど大きくなるように離散的に定める。各位置でのＮＭＯＳトランジスタの電流駆動能力は、定めたチャネル幅の比率に比例する。
　〔低抵抗化時の動作点〕
　図４４Ａ及び図４４Ｂに示す本発明の実施の形態４のメモリセルアレイ回路の等価回路では、図２８に示す実施の形態１のメモリセルアレイ回路の等価回路図で示すワード線の配線抵抗による電圧降下分と、主ビット線の配線抵抗による電圧降下分の電圧総和分だけ、データ線ＩＯ０～ＩＯ８に印加した電圧ＶＬ（約５Ｖ）を目減りさせるように働く。
　このため、本実施の形態では、図３０に示す実施の形態１の動作点において、ワード線駆動回路４０－１及び書き込み回路６０－０～６０－８に近いメモリセルアレイの区画Ｍ０＿０のＩＶ特性Ｍ１に対して、上記電圧総和分だけ左にシフトしたＩＶ特性Ｍ５となる。
　ここで、選択素子のＩＶ特性ＴＳＬ１と特性Ｍ１とが交わる点Ａ１と同じ電流値の点Ａ５において特性Ｍ５と交わるＩＶ特性ＴＳＬ５の傾きに対応するチャネル幅になるように、ＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ７＿８＿０各々のチャネル幅Ｗｎ０＿０～Ｗｎ７＿８の比率を定める。
　こうして、本発明の実施の形態４においては、ワード線だけでなく、主ビット線の配線抵抗による電圧降下を補償するための、選択素子のオン抵抗の調整が可能となり、ワード線及び主ビット線の配線抵抗に起因するメモリセルアレイ内の位置に依存したメモリセルの抵抗状態のばらつきをより高精度に抑制することが可能となる。
　（実施の形態５）
　＜＜１Ｔ１Ｒ構造への適用＞＞
　図４５に、本発明の実施の形態５として、１Ｔ１Ｒ構造のメモリセルアレイの回路構成を示す。
　本メモリセルアレイは、ソース線駆動回路４２－１によりメモリセルアレイの左端から駆動されるｎ本のソース線ＸＬ０～ＸＬｎ－１と、ワード線駆動回路４０で駆動されるｎ本のワード線ＷＬ０～ＷＬｎ－１、ワード線及びソース線と非接触に交差するｋ×ｍ本のビット線ＢＬ０＿０～ＢＬｋ－１＿ｍ－１を有し、ワード線方向にｋ個の区画に分割されている。
　ワード線ＷＬ０～ＷＬｎ－１は、それぞれ、選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳｎ－１＿ｋ－１＿ｍ－１のゲート端子に入力される。ビット線ＢＬ０＿０～ＢＬｋ－１＿ｍ－１は、前記ＮＭＯＳトランジスタを介して、それぞれ、抵抗変化素子０＿０＿０～ｎ－１＿ｋ－１＿ｍ－１の下部電極に選択的に接続される。抵抗変化素子の上部電極は、ソース線ＸＬ０～ＸＬｎ－１に接続される。
　さらに、ｍ本のビット線ＢＬ０＿０～ＢＬｋ－１＿ｍ－１は、それぞれ、図２１Ｂに示す転送ゲートＴＣ０＿０～ＴＣｋ－１＿ｍ－１を介して、データ線ＩＯ０～ＩＯｋ－１に選択的に接続される。ｋ個のメモリセルアレイ区画のそれぞれに対応するｋ個の書き込み回路６０－０～６０－ｋ－１は、それぞれ、データ線ＩＯ０～ＩＯｋ－１を介して、メモリセルに対して抵抗変化に必要な電圧を供給する。このような構成により、多ビット同時書き込みにおいては、ｋ個のメモリセルアレイ区画のそれぞれについて１つのメモリセル及び１本のビット線を活性化するようにワード線駆動回路４０からワード線ＷＬ０～ＷＬｎ－１が駆動されるとともに選択制御線駆動回路４１から主ビット線選択制御信号ＣＳ０～ＣＳｍ－１が出力され、ｋビットの同時書き込みが行われる。なお、同時に書込みが行われる複数のメモリセルの書込み単位には、同じワード線上にデータ記憶を目的とするメモリセルとデータ記憶を目的としないメモリセルとが含まれる。
　ここでは、メモリセルアレイの等価回路の例として、ｋ＝９（メモリアレイ区画数が９）、選択ワード線をワード線ＷＬ０、選択ソース線をソース線ＸＬ０とし、選択ソース線に接続される９個の選択メモリセル（９個のメモリアレイ区画のそれぞれに属する９個の選択メモリセル）を、ソース線の配線抵抗によって２個のメモリセルずつ束ねた回路モデルとする。ソース線は、メモリセルアレイの左端から駆動されている。
　ここで、一例として、各メモリセルの選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ０＿８＿０各々のチャネル幅Ｗｎ０～Ｗｎ８の比率を、
　Ｗｎ０、Ｗｎ１＜Ｗｎ２、Ｗｎ３＜Ｗｎ４、Ｗｎ５＜Ｗｎ６、Ｗｎ７＜Ｗｎ８
　のように定める。ここで、各メモリアレイ区画内のｍ個の選択素子としてのＮＭＯＳトランジスタのチャネル幅は同一としている。
　また、選択素子のオン抵抗を調整するかわりに、選択回路（転送ゲートＴＣ０＿０～ＴＣｋ－１＿ｍ－１）のオン抵抗を各区画単位で、ソース線駆動回路から遠いほど、そのオン抵抗が小さくなるように調整してもよい。
　本実施の形態における特徴は、クロスポイント構造に関して述べた実施の形態１の内容を、１Ｔ１Ｒ構造のメモリセルアレイに適用したことである。
　以上のように、本実施の形態における抵抗変化型不揮発性記憶装置は、特徴的な構成要素として、複数のビット線ＢＬ０＿０～ＢＬｋ－１＿ｍ－１、それら複数のビット線ＢＬ０＿０～ＢＬｋ－１＿ｍ－１と交差する複数のワード線ＷＬ０～ＷＬｎ－１及び複数のソース線ＸＬ０～ＸＬｎ－１、複数のメモリセル０＿０＿０～ｎ－１＿ｋ－１＿ｍ－１、第１の書き込み回路（例えば、書き込み回路６０－０）、第２の書き込み回路（例えば、書き込み回路６０－ｋ－１）、第１の選択回路（例えば、転送ゲートＴＣ０＿０～ＴＣ０＿ｍ－１）、第２の選択回路（例えば、転送ゲートＴＣｋ－１＿０～ＴＣｋ－１＿ｍ－１）、第１のソース線駆動回路（ソース線駆動回路４２－１）、及び、ワード線駆動回路（ワード線駆動回路４０）を備える。
　複数のメモリセルは、複数のビット線と複数のソース線との交点に配置され、複数のワード線のそれぞれによりオン及びオフが制御される選択素子ＴＳ０＿０＿０～ＴＳｎ－１＿ｋ－１＿ｍ－１と抵抗変化素子０＿０＿０～ｎ－１＿ｋ－１＿ｍ－１とを含んで構成され、第１の抵抗状態（例えば、低抵抗状態）及び第２の抵抗状態（例えば、高抵抗状態）の少なくとも二つの抵抗状態を可逆的に変化する。
　第１の書き込み回路（例えば、書き込み回路６０－０）は、複数のメモリセルのうち、複数のビット線のうちの少なくとも１つのビット線である第１のビット線（例えば、ビット線ＢＬ０＿０～ＢＬ０＿ｍ－１）に接続されたメモリセルの集まりを第１のメモリセルアレイ単位としたときに、第１のビット線に書き込み電圧を印加する回路である。
　第２の書き込み回路（例えば、書き込み回路６０－ｋ－１）は、複数のメモリセルのうち、複数のビット線のうちの第１のビット線とは異なる少なくとも１つのビット線である第２のビット線（例えば、ビット線ＢＬｋ－１＿０～ＢＬｋ－１＿ｍ－１）に接続されたメモリセルの集まりを第２のメモリセルアレイ単位としたときに、第２のビット線に書き込み電圧を印加する回路である。
　第１の選択回路（例えば、転送ゲートＴＣ０＿０～ＴＣ０＿ｍ－１）は、第１の書き込み回路と第１のビット線のうちの少なくとも１つとを接続又は非接続にする回路である。
　第２の選択回路（例えば、転送ゲートＴＣｋ－１＿０～ＴＣｋ－１＿ｍ－１）は、第２の書き込み回路と第２のビット線のうちの少なくとも１つとを接続又は非接続にする回路である。
　第１のソース線駆動回路（ソース線駆動回路４２－１）は、複数のソース線を駆動する回路である。
　ワード線駆動回路（ワード線駆動回路４０）は、複数のワード線を選択的に駆動する回路である。
　ここで、複数のメモリセルには、データ記憶を目的とするメモリセルとデータ記憶を目的としないメモリセルとが含まれる。そして、第１及び第２の書き込み回路は、それぞれ、第１及び第２のビット線に対して同時に書き込み電圧を印加する。このとき、第１及び第２の書き込み回路によって同時に書込みが行われる複数のメモリセルの書込み単位には、同じワード線上にデータ記憶を目的とするメモリセルとデータ記憶を目的としないメモリセルとが含まれる。
　ここで、特徴的な点は、（１）第１のソース線駆動回路に対して、第１のメモリセルアレイ単位が、第２のメモリセルアレイ単位よりも近くに配置され、かつ、（２）第１のメモリセルアレイ単位に含まれる選択素子である第１の選択素子（例えば、ＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳｎ－１＿０＿ｍ－１）のオン状態における抵抗値である第１のオン抵抗値は、第２のメモリセルアレイ単位に含まれる選択素子である第２の選択素子（例えば、ＮＭＯＳトランジスタＴＳ０＿ｋ－１＿０～ＴＳｎ－１＿ｋ－１＿ｍ－１）のオン状態における抵抗値である第２のオン抵抗値よりも大きいことである。
　このような構成を備える本実施の形態における抵抗変化型不揮発性記憶装置では、図４６のフローチャートに示されるように、以下の多ビット同時書き込みが行われる。つまり、選択制御線駆動回路４１が主ビット線選択制御信号を出力することによって複数のメモリセルアレイ単位のそれぞれについて１本のビット線を選択する（Ｓ１１）。第１のソース線駆動回路（ソース線駆動回路４２－１）が、複数のソース線を選択的に駆動するとともに、複数の書き込み回路（書き込み回路６０－０～６０－ｋ－１）が、それぞれ、選択されたビット線（例えば、ビット線ＢＬ０＿０、・・、ＢＬｋ－１＿０）に対して同時に書き込み電圧を印加する（Ｓ１２）。そして、最後に、ワード線駆動回路（ワード線駆動回路４０）が、複数のワード線のうち、第１のソース線駆動回路（ソース線駆動回路４２－１）が駆動したソース線に対応するワード線を選択的に駆動する（Ｓ１３）ことにより、複数のメモリセルアレイ単位のそれぞれに含まれるメモリセルに対して同時に書き込みを行う。
　〔低抵抗化に関する等価回路〕
　図４７に、図４５のメモリセルアレイの等価回路を示す。
　低抵抗化時においては、データ線ＩＯ０～ＩＯ８に電圧ＶＬが印加され、ソース線ＸＬ０に０Ｖが印加される。抵抗変化素子０＿０＿０～０＿８＿０に流れる電流は、転送ゲートＴＣ０＿０～ＴＣ８＿０、及び、ＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ０＿８＿０を介して９個の抵抗変化素子に流れ込み、一本のソース線ＸＬ０に収斂し、配線抵抗による電圧降下を伴いながら、左端のソース線駆動回路４２－１に流れ込む。
　このとき、ソース線駆動回路４２－１から遠いソース線の右端付近のメモリセル０＿８＿０では、ソース線駆動回路４２－１までの配線抵抗が大きく、また他のメモリセルで流れる電流による電圧降下が重畳することにより、０Ｖからの電位の浮きが最も大きくなる。
　そこで、上記ソース線における電位の浮きを補償するように、選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ０＿８＿０各々のチャネル幅Ｗｎ０～Ｗｎ８の比率を、ソース線駆動回路４２－１に近いメモリセルアレイの左端に近い区画ほど小さく、言い換えれば、右端に近い区画ほど大きくなるように離散的に定める。各位置でのＮＭＯＳトランジスタの電流駆動能力は、上記チャネル幅の比率に比例する。
　〔低抵抗化時の動作点〕
　図４８に、本発明の実施の形態５における、代表的な位置のメモリセルでの動作点を示す。この図では、メモリセルアレイの左端及び右端の２箇所について図示した。なお、本図では、図８に示した抵抗変化素子の低抵抗化及び高抵抗化の動作点のグラフに対し、低抵抗化に関する左側の象限のみを抽出して図示している。また、この図４８における抵抗変化素子のＩＶ特性Ｒ１及びＲ２については、図８に示す点Ａ０を経由した高抵抗状態から低抵抗状態への遷移を示す上側の特性線のみを抽出して図示した。
　１）メモリセルアレイの左端において
　メモリセルアレイの左端においては、メモリセル０＿０＿０及び０＿１＿０のＩＶ特性Ｒ１と、ＮＭＯＳトランジスタＴＳ０＿０＿０及びＴＳ０＿１＿０のＩＶ特性ＴＳＬ１とが交点Ａ１でバランスし、メモリセルに流れる電流は約１４０μＡのメモリセル電流となる。
　２）メモリセルアレイの右端において
　メモリセルアレイの右端においては、メモリセル０＿８＿０において、ソース線ＸＬ０＿０の配線抵抗での電圧降下により、ソース線における電位が浮く。このため、図４８においては、メモリセル０＿８＿０のＩＶ特性が、特性Ｒ１に対して電圧降下分左にシフトした特性Ｒ２として表現される。
　一方、ＮＭＯＳトランジスタＴＳ０＿８＿０のチャネル幅は、ＮＭＯＳトランジスタＴＳ０＿０＿０及びＴＳ０＿１＿０のそれよりも大きく設定しているため、そのＩＶ特性はより急峻な特性ＴＳＬ２となる。
　メモリセルアレイの右端においては、特性Ｒ２と特性ＴＳＬ２とが交わる点Ａ２が動作点となるが、ソース線における電位の浮きがＮＭＯＳトランジスタの駆動能力増加で補償され、同図に示すように、メモリセル電流をメモリセルアレイの両端で同値になるように調整することが可能となる。
　以上述べたように、本発明の実施の形態５においては、１Ｔ１Ｒ構造のメモリセルアレイに対して、抵抗変化素子と直結される選択素子であるＮＭＯＳトランジスタの電流能力をメモリセルアレイでの位置（ソース線駆動回路４２－１からの距離）により調整することにより、ソース線の配線抵抗に起因するメモリセルの位置に依存した抵抗状態のばらつきを抑制することが可能となる。
　（実施の形態６）
　＜＜１Ｔ１Ｒ構造ソース線両側駆動への適用＞＞
　図４９に、本発明の実施の形態６として、１Ｔ１Ｒ構造のメモリセルアレイに対して、ワード線を両側から駆動する回路構成を示す。
　本メモリセルアレイは、ソース線駆動回路４２－１及び４２－２によりメモリセルアレイの両側から駆動されるｎ本のソース線ＸＬ０～ＸＬｎ－１と、ワード線駆動回路４０で駆動されるｎ本のワード線ＷＬ０～ＷＬｎ－１、ワード線及びソース線と非接触に交差するｋ×ｍ本のビット線ＢＬ０＿０～ＢＬｋ－１＿ｍ－１を有し、ワード線方向にｋ個の区画に分割されている。
　ワード線ＷＬ０～ＷＬｎ－１は、選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳｎ－１＿ｋ－１＿ｍ－１のゲート端子に入力され、ビット線ＢＬ０＿０～ＢＬｋ－１＿ｍ－１は、前記ＮＭＯＳトランジスタを介して、抵抗変化素子０＿０＿０～ｎ－１＿ｋ－１＿ｍ－１の下部電極に選択的に接続される。抵抗変化素子の上部電極は、ソース線ＸＬ０～ＸＬｎ－１に接続される。
　さらに、ｍ本のビット線ＢＬ０＿０～ＢＬｋ－１＿ｍ－１は、それぞれ、図２１Ｂに示す第２の選択素子としての転送ゲートＴＣ０＿０～ＴＣｋ－１＿ｍ－１を介して、データ線ＩＯ０～ＩＯｋ－１に選択的に接続される。ｋ個のメモリセルアレイ区画のそれぞれに対応するｋ個の書き込み回路６０－０～６０－ｋ－１は、それぞれ、データ線ＩＯ０～ＩＯｋ－１を介して、メモリセルに対して抵抗変化に必要な電圧を供給する。このような構成により、多ビット同時書き込みにおいては、ｋ個のメモリセルアレイ区画のそれぞれについて１つのメモリセル及び１本のビット線を活性化するようにワード線駆動回路４０からワード線ＷＬ０～ＷＬｎ－１が駆動されるとともに選択制御線駆動回路４１から主ビット線選択制御信号ＣＳ０～ＣＳｍ－１が出力され、ｋビットの同時書き込みが行われる。なお、同時に書込みが行われる複数のメモリセルの書込み単位には、同じワード線上にデータ記憶を目的とするメモリセルとデータ記憶を目的としないメモリセルとが含まれる。
　ここでは、メモリセルアレイの等価回路の例として、ｋ＝１８（区画数が１８）、選択ワード線をワード線ＷＬ０、選択ソース線をソース線ＸＬ０とし、選択ソース線に接続される１８個の選択メモリセル（１８個の区画のそれぞれに属する１８個のメモリセル）を、ソース線の配線抵抗によって２個のメモリセルずつ束ねた回路モデルとする。ソース線は、メモリセルアレイの両端から駆動されている。
　ここで、第１の選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ０＿１７＿０各々のチャネル幅Ｗｎ０～Ｗｎ１７の比率を、例えば、
　Ｗｎ０、Ｗｎ１、Ｗｎ１６、Ｗｎ１７＜Ｗｎ２、Ｗｎ３、Ｗｎ１４、Ｗｎ１５＜Ｗｎ４、Ｗｎ５、Ｗｎ１２、Ｗｎ１３＜Ｗｎ６、Ｗｎ７、Ｗｎ１０、Ｗｎ１１＜Ｗｎ８、Ｗｎ９
　のように定める。
　本実施の形態における特徴は、１Ｔ１Ｒ構造に関して述べた実施の形態５に対して、ソース線駆動回路４２－１及び４２－２をメモリセルアレイの両端に配置し、ソース線を両側から駆動していることであり、換言すると、実施の形態５のメモリセルアレイを左右にミラー反転し、実施の形態５のメモリセルアレイの右側に左右反転したメモリセルアレイを追加的に配置した構成と考えることも可能である。
　以上のように、本実施の形態における抵抗変化型不揮発性記憶装置は、（１）複数のメモリセルのうち、複数のビット線のうちの少なくとも１つのビット線である第１のビット線に接続されたメモリセルの集まりを第１のメモリセルアレイ単位としたときに、第１のビット線に書き込み電圧を印加する第１の書き込み回路と、複数のメモリセルのうち、複数のビット線のうちの少なくとも１つのビット線である第２のビット線に接続されたメモリセルの集まりを第２のメモリセルアレイ単位としたときに、第２のビット線に書き込み電圧を印加する第２の書き込み回路と、複数のビット線のうちの少なくとも１つのビット線である第３のビット線に接続されたメモリセルの集まりを第３のメモリセルアレイ単位としたときに、第３のビット線に書き込み電圧を印加する第３の書き込み回路と、複数のビット線のうちの少なくとも１つのビット線である第４のビット線に接続されたメモリセルの集まりを第４のメモリセルアレイ単位としたときに、第４のビット線に書き込み電圧を印加する第４の書き込み回路と、（２）第１の書き込み回路と第１のビット線のうちの少なくとも１つとを接続又は非接続にする第１の選択回路と、第２の書き込み回路と第２のビット線のうちの少なくとも１つとを接続又は非接続にする第２の選択回路と、第３の書き込み回路と第３のビット線のうちの少なくとも１つとを接続又は非接続にする第３の選択回路と、第４の書き込み回路と第４のビット線のうちの少なくとも１つとを接続又は非接続にする第４の選択回路と、（３）複数のソース線を駆動する第１のソース線駆動回路（例えば、ソース線駆動回路４２－１）と、第２のソース線駆動回路（例えば、ソース線駆動回路４２－２）とを備え、第１のソース線駆動回路と第２のソース線駆動回路は複数の同じソース線の両側にそれぞれ配置される。
　ここで、特徴的な点は、第１のソース線駆動回路（例えば、ソース線駆動回路４２－１）から第２のソース線駆動回路（例えば、ソース線駆動回路４２－２）に向けて、第１、第２、第４、第３のメモリセルアレイ単位がこの順番で配列されている場合に、第１のソース線駆動回路に近い第１のメモリセルアレイ単位に含まれる選択素子である第１の選択素子のオン状態における抵抗値である第１のオン抵抗値は、第１のソース線駆動回路から遠い第２のメモリセルアレイ単位に含まれる選択素子である第２の選択素子のオン状態における抵抗値である第２のオン抵抗値よりも大きく、第２のソース線駆動回路に近い第３のメモリセルアレイ単位に含まれる選択素子である第３の選択素子のオン状態における抵抗値である第３のオン抵抗値は、第２のソース線駆動回路から遠い第４のメモリセルアレイ単位に含まれる選択素子である第４の選択素子のオン状態における抵抗値である第４のオン抵抗値よりも大きいことである。
　〔低抵抗化に関する等価回路〕
　本発明の実施の形態３において、クロスポイント構造の例でも述べたように、実施の形態６で示すソース線の両側駆動での等価回路は、片側駆動である実施の形態５の等価回路のミラー反転との組合せとなる。
　このとき、ソース線駆動回路４２－１及び４２－２から遠い位置、つまり、ソース線中央付近のメモリセル０＿８＿０、０＿９＿０では、ソース線駆動回路４２－１及び４２－２までの配線抵抗が大きく、また他のメモリセルで流れる電流による電圧降下が重畳することにより、０Ｖからの電位の浮きが最も大きくなる。
　そこで、上記ソース線における電位の浮きを補償するように、第１の選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ０＿１７＿０各々のチャネル幅Ｗｎ０～Ｗｎ１７の比率を、ソース線駆動回路４２－１及び４２－２に近いメモリセルアレイの両端に近い区画ほど小さく、言い換えれば、中央に近い区画ほど大きくなるように離散的に定める。各位置でのＮＭＯＳトランジスタの電流駆動能力は、上記チャネル幅の比率に比例する。
　〔低抵抗化時の動作点〕
　本発明の実施の形態６のメモリセルアレイにおいては、ソース線ＸＬ０の左右端に位置するメモリセルの動作点を図４８のソース線ＸＬ０の左端のメモリセルの動作点とみなし、ソース線ＸＬ０の中央のメモリセルの動作点を図４８のソース線の右端にメモリセルの動作点とみなすことができる。
　よって、本発明の実施の形態５の場合と同様、メモリセル電流は所定の範囲に抑えられ、従来よりも低抵抗化時の電流ばらつきが抑制され、安定な抵抗変化が実現される。
　また、ソース線をメモリセルアレイの両端から駆動することにより、実施の形態５に比して、ソース線長の長いメモリセルアレイにおいても、選択素子であるＮＭＯＳトランジスタのサイズ比のギャップ（差の最大）が少なく、デッドスペースが少ない構成を実現することが可能となる。
　（実施の形態７）
　＜＜１Ｔ１Ｒ構造かつビット線が並ぶ方向での離散的な設定への適用＞＞
　図５０に、本発明の実施の形態７となる１Ｔ１Ｒ構造のメモリセルアレイの回路構成を示す。
　本メモリセルアレイは、ソース線駆動回路４２－１により駆動されるｎ本のソース線ＸＬ０～ＸＬｎ－１と、ワード線駆動回路４０で駆動されるｎ本のワード線ＷＬ０～ＷＬｎ－１、ワード線及びソース線と非接触に交差するｋ×ｍ本のビット線ＢＬ０＿０～ＢＬｋ－１＿ｍ－１を有し、ワード線方向にｋ個の区画に分割されている。
　ワード線ＷＬ０～ＷＬｎ－１は、それぞれ、選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳｎ－１＿ｋ－１＿ｍ－１のゲート端子に入力される。ビット線ＢＬ０＿０～ＢＬｋ－１＿ｍ－１は、前記ＮＭＯＳトランジスタを介して、それぞれ、抵抗変化素子０＿０＿０～ｎ－１＿ｋ－１＿ｍ－１の下部電極に選択的に接続される。抵抗変化素子の上部電極は、ソース線ＸＬ０～ＸＬｎ－１に接続される。
　さらに、ｍ本のビット線ＢＬ０＿０～ＢＬｋ－１＿ｍ－１は、それぞれ、図２１Ｂに示す第２の選択素子としての転送ゲートＴＣ０＿０～ＴＣｋ－１＿ｍ－１を介して、データ線ＩＯ０～ＩＯｋ－１に選択的に接続される。ｋ個のメモリセルアレイ区画（メモリセル単位）のそれぞれに対応するｋ個の書き込み回路６０－０～６０－ｋ－１は、それぞれ、データ線ＩＯ０～ＩＯｋ－１を介して、メモリセルに対して抵抗変化に必要な電圧を供給する。このような構成により、多ビット同時書き込みにおいては、ｋ個のメモリセルアレイ区画のそれぞれについて１つのメモリセル及び１本のビット線を活性化するようにワード線駆動回路４０からワード線ＷＬ０～ＷＬｎ－１が駆動されるとともに選択制御線駆動回路４１から主ビット線選択制御信号ＣＳ０～ＣＳｍ－１が出力され、ｋビットの同時書き込みが行われる。なお、同時に書込みが行われる複数のメモリセルの書込み単位には、同じワード線上にデータ記憶を目的とするメモリセルとデータ記憶を目的としないメモリセルとが含まれる。
　ここで、メモリセルアレイの等価回路の例として、ｋ＝９（区画数が９）、ソース線＆ワード線数ｎ＝８、選択ワード線ＷＬ０又はＷＬ７、選択ソース線ＸＬ０又はＸＬ７とし、各選択ソース線上に均等に配置された９個の選択メモリセル（９個の区画のそれぞれに属する９個のメモリセル）を、ソース線の配線抵抗よって２個のメモリセルずつ束ねた回路モデルとする。ここで、ソース線は、メモリセルアレイの左端から駆動されている。
　ここで、第１の選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ７＿８＿０各々のチャネル幅Ｗｎ０＿０～Ｗｎ７＿９の比率を、以下のように定める。
　Ｗｎｂ＿０＜Ｗｎｂ＿１＜．．．＜Ｗｎｂ＿８、かつ、
　Ｗｎ０＿ａ＜Ｗｎ１＿ａ＜．．．＜Ｗｎ７＿ａ
　（但し、ａ＝０～８、ｂ＝０～７）
　本実施の形態における特徴は、実施の形態５の特徴に加えて、ＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳｎ－１＿ｋ－１＿ｍ－１に関して、各メモリアレイ区画内において、書き込み回路６０－０～６０－ｋ－１からの距離に応じても、そのチャネル幅を離散的に変調していることである。
　以上のように、本実施の形態における抵抗変化型不揮発性記憶装置では、（１）複数のビット線には、第１のメモリアレイ区画に含まれ、第１の書き込み回路と接続される第１のビット線及び第２のメモリアレイ区画に含まれ、第２の書き込み回路と接続される第２のビット線が含まれ、（２）複数のメモリセルは、第１のビット線に接続され、第１のメモリアレイ区画に含まれるメモリセルの集まりである第１のメモリセルアレイ単位及び第３のメモリセルアレイ単位と、第２のビット線に接続され、第２のメモリアレイ区画に含まれるメモリセルの集まりである第２のメモリセルアレイ単位及び第４のメモリセルアレイ単位とが含まれる。
　ここで、（３）第１のソース線駆動回路（ソース線駆動回路４２－１）に対して、第１のメモリセルアレイ単位が、第２のメモリセルアレイ単位よりも近くに配置され、第３のメモリセルアレイ単位が、第４のメモリセルアレイ単位よりも近くに配置され、（４）第１の書き込み回路に対して、第１のメモリセルアレイ単位が、第３のメモリセルアレイ単位よりも近くに配置され、第２の書き込み回路に対して、第２のメモリセルアレイ単位が、第４のメモリセルアレイ単位よりも近くに配置され、（５）第１のメモリセルアレイ単位に含まれる選択素子である第１の選択素子のオン状態における抵抗値である第１のオン抵抗値は、第２のメモリセルアレイ単位に含まれる選択素子である第２のメモリセルアレイ単位に含まれる選択素子である第２の選択素子のオン状態における抵抗値である第２のオン抵抗値よりも大きく、第３のメモリセルアレイ単位に含まれる選択素子である第３の選択素子のオン状態における抵抗値である第３のオン抵抗値は、第４のメモリセルアレイ単位に含まれる選択素子である第４の選択素子のオン状態における抵抗値である第４のオン抵抗値よりも大きく、（６）第１のメモリセルアレイ単位に含まれる第１の選択素子のオン抵抗値は、第３のメモリセルアレイ単位に含まれる第３の選択素子のオン抵抗値よりも大きく、第２のメモリセルアレイ単位に含まれる選択素子である第２の選択素子のオン状態における抵抗値である第２のオン抵抗値は、第４のメモリセルアレイ単位に含まれる選択素子である第４の選択素子のオン状態における抵抗値である第４のオン抵抗値よりも大きい。
　ここで、特徴的な点は、実施の形態５の特徴に加えて、（１）第１の書き込み回路に近い第１の選択素子のオン抵抗値は、第１の書き込み回路から遠い第３の選択素子のオン抵抗値よりも大きく、かつ、（２）第２の書き込み回路に近い第２の選択素子のオン抵抗値は、第２の書き込み回路から遠い第４の選択素子のオン抵抗値よりも大きいことである。つまり、ビット線における配線抵抗による電圧降下を補償していることである。
　〔低抵抗化に関する等価回路〕
　図５１Ａに、図５０のメモリセルアレイにおける、書き込み回路６０－０～６０－ｋ－１に最も近い抵抗変化素子０＿０＿０～０＿８＿０に関する低抵抗化時の等価回路を示す。また、図５１Ｂに、書き込み回路６０－０～６０－ｋ－１から最も遠い抵抗変化素子７＿０＿０～７＿８＿０に関する低抵抗化時の等価回路を示す。
　双方とも、低抵抗化時においては、データ線ＩＯ０～ＩＯ８に電圧ＶＬが印加され、選択ソース線ＸＬ０或いはＸＬ７に０Ｖが印加される。抵抗変化素子に流れる電流は、転送ゲートＴＣ０＿０～ＴＣ８＿０、ＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ０＿８＿０、或いはＴＳ７＿０＿０～ＴＳ７＿８＿０を介して、各々９個の選択メモリセルに流れ込み、一本のソース線ＸＬ０或いはＸＬ７に収斂し、配線抵抗による電圧降下を伴いながら、両端のソース線駆動回路に流れ込む。
　このとき、ソース線駆動回路４２－１から遠いソース線の右端付近の抵抗変化素子０＿８＿０或いは７＿８＿０では、ソース線駆動回路４２－１までのソース線の配線抵抗が大きく、また他のメモリセルで流れる電流による電圧降下が重畳することにより、０Ｖからの電位の浮きが最も大きくなる。
　と同時に、書き込み回路６０－０～６０－８から最も遠いビット線上端付近で選択的に接続される抵抗変化素子７＿０＿０～７＿８＿０では、転送ゲートＴＣ０＿０～ＴＣ８＿０までのビット線ＢＬ０＿０～ＢＬ８＿０の配線抵抗ＲＢＬが大きく、データ線印加電圧ＶＬからの電位の低下が最も大きくなる。
　そこで、上記ソース線における電位の浮き及びデータ線（ビット線）における電位の低下を補償するように、第１の選択素子としてのＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ７＿８＿０各々のチャネル幅Ｗｎ０＿０～Ｗｎ７＿８を、ソース線駆動回路４２－１に近いメモリセルアレイの左端に近い区画ほど小さく、言い換えれば、右端に近い区画ほど大きくなるように、また、書き込み回路６０－０～６０－ｋ－１に近いメモリセルアレイの下端に近い抵抗変化素子ほど小さく、言い換えれば、上端に近い抵抗変化素子ほど大きくなるように離散的に定める。各位置でのＮＭＯＳトランジスタの電流駆動能力は、定めたチャネル幅の比率に比例する。
　〔低抵抗化時の動作点〕
　図５１Ａ及び図５１Ｂに示す本発明の実施の形態７のメモリセルアレイ回路の等価回路では、図４８に示す実施の形態５のメモリセルアレイ回路の等価回路図で示すソース線の配線抵抗による電圧降下分と、ビット線の配線抵抗による電圧降下分の電圧総和分だけ、データ線ＩＯ０～ＩＯ８に印加した電圧ＶＬを目減りさせるように働く。
　このため、本実施の形態では、図４８に示す実施の形態５の動作点において、ソース線駆動回路４２－１及び書き込み回路６０－０～６０－ｋ－１に近い抵抗変化素子０＿０＿０のＩＶ特性Ｒ１に対して、上記電圧総和分だけ左にシフトしたＩＶ特性Ｒ２となる。
　ここで、第１の選択素子のＩＶ特性ＴＳＬ１と特性Ｒ１とが交わる点Ａ１と同じ電流値の点Ａ２において特性Ｒ２と交わるＩＶ特性ＴＳＬ２の傾きに対応するチャネル幅になるように、ＮＭＯＳトランジスタＴＳ０＿０＿０～ＴＳ７＿８＿０各々のチャネル幅Ｗｎ０＿０～Ｗｎ７＿８の比率を定める。
　こうして、本発明の実施の形態７においては、ビット線の配線抵抗による電圧降下を補償するための、第１の選択素子のオン抵抗の調整が可能となり、ソース線及びビット線の配線抵抗に起因するメモリセルアレイ内の位置に依存したメモリセルの抵抗状態のばらつきをより高精度に抑制することが可能となる。
　なお、実施の形態５～７においては、直列に接続した抵抗変化素子をソース線に、ＮＭＯＳトランジスタをビット線に接続するメモリセル構成について説明したが、抵抗変化素子をビット線に、ＮＭＯＳトランジスタをソース線に接続するメモリセル構成においても有効である。
　なお、上述した全ての実施の形態において、選択素子であるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの電流駆動能力を所定の比率に離散的に設定する上で、今回説明したチャネル幅以外に、チャネル長だけ、あるいは、チャネル幅及びチャネル長の両方を調整することでも、同じ効果を見込むことは可能である。
　以上、本発明に係る抵抗変化型不揮発性記憶装置、その選択回路のオン抵抗値の計算方法及びその書き込み方法について、実施の形態１～７に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて得られる形態も、本発明に含まれる。
　たとえば、上記実施の形態では、メモリセルを構成する記憶素子として、抵抗変化素子が用いられたが、本発明に係る抵抗変化型不揮発性記憶装置は、あらゆる種類の抵抗変化型記憶素子を含むメモリセルを備える抵抗変化型不揮発性記憶装置に適用できる。ここで、抵抗変化型記憶素子の代表的なものとしては、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ：磁性メモリ）、ＰＲＡＭ（Ｐｈａｓｅ　Ｃｈａｎｇｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ：相変化メモリ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｅｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ：抵抗変化メモリ；抵抗変化素子）、ＳＰＲＡＭ（Ｓｐｉｎ　Ｔｒａｎｓｆｅｒ　Ｔｏｒｑｕｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ：スピン注入メモリ）、ＣＢＲＡＭ（Ｃｏｎｄｕｃｔｉｖｅ　Ｂｒｉｄｇｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などがある。
　また、上記実施の形態における抵抗変化型不揮発性記憶装置は、ｋビットの同時書き込みを行う機能を有したが、本発明に係る抵抗変化型不揮発性記憶装置は、常にｋビットの同時書き込みを行う必要はなく、必要に応じて、ｋ未満のビット数（例えば、１ビット）の同時書き込みを行ってもよい。
　本発明は、クロスポイント構造又は１Ｔ１Ｒ構造の抵抗変化型不揮発性記憶装置として、特に、書き込み動作時、１本の選択ワード線あるいはソース線に繋がる多数の選択メモリセルに対して同時に書き込みを行う回路において、低抵抗化時のメモリセル電流に関する同時書き込み対象の選択メモリセル間でのばらつきを抑制し、低抵抗状態の特性の安定化を、よりシンプルで省面積な回路、レイアウト構成、簡便なプロセスにおいて実現し、低コストで安定的なメモリセル書き込み特性を有する不揮発性記憶装置として有用である。
　１　クロスポイント構造のメモリセルアレイ
　１０　抵抗変化素子
　１１　上部電極（第３電極）
　１２　第２の抵抗変化層
　１３　第１の抵抗変化層
　１４　下部電極
　１５　選択トランジスタ
　１６－１、１６－２、１６－３、１６－４　ＮＭＯＳトランジスタ
　１７－１、１７－２　ＰＭＯＳトランジスタ
　１８　論理反転ゲート
　２０　電流制御素子
　２１　上部電極（第２電極）
　２２　電流制御層
　２３　下部電極（第１電極）
　３１～３３、３６、３７　ビア
　３４、３５　コンタクト
　４０、４０－１、４０－２　ワード線駆動回路
　４１　選択制御線駆動回路
　４２－１、４２－２　ソース線駆動回路
　５１　クロスポイント構造のメモリセル
　５２、５２ａ、５２ｂ　ワード線
　５３、５３ａ、５３ｂ、５３ｃ　ビット線
　５５　１Ｔ１Ｒ構造のメモリセル
　６０－０～６０－ｋ－１　書き込み回路
　７０　上部配線（ワード線又はソース線）
　７１　下部配線（ビット線）
　７１ａ　上層配線（ビット線）
　７３　下部配線
　７４、７５　配線層
　７６　ポリシリコン配線（ワード線）
　Ｍ０＿０～Ｍｊ－１＿ｋ－１　複数のメモリセルアレイ区画
　Ｓ０＿０～Ｓｊ－１＿ｋ－１　複数の選択回路
　０＿０＿０＿０～ｊ－１＿ｎ－１＿ｋ－１＿ｍ－１　クロスポイント構造メモリセルアレイの複数のメモリセル
　０＿０＿０～ｎ－１＿ｋ－１＿ｍ－１　１Ｔ１Ｒ構造メモリセルアレイの複数の抵抗変化素子
　ＴＳ０＿０＿０～ＴＳｊ－１＿ｋ－１＿ｍ－１、ＴＳ０＿０＿０～ＴＳｎ－１＿ｋ－１＿ｍ－１　複数の第１の選択素子（ＮＭＯＳトランジスタ）
　ＴＣ０＿０～ＴＣｋ－１＿ｍ－１　複数の第２の選択素子（転送ゲート）
　ＢＬ０＿０＿０～ＢＬｊ－１＿ｋ－１＿ｍ－１　複数のサブビット線
　ＧＢＬ０＿０～ＧＢＬｋ－１＿ｍ－１　複数の主ビット線
　ＷＬ０＿０～ＷＬｊ－１＿ｎ－１　複数のワード線
　ＳＬ０～ＳＬｊ－１、ＳＬ０＿０～ＳＬｊ－１＿０、ＳＬ０＿１～ＳＬｊ－１＿１　複数のサブビット線選択制御線（サブビット線選択制御信号）
　ＸＬ０～ＸＬｎ－１　ソース線
　ＣＳ０～ＣＳｍ－１　複数の主ビット線選択制御線（主ビット線選択制御信号）
　ＩＯ０～ＩＯｋ－１　複数のデータ線
　Ｗｎ、Ｗｎ０～Ｗｎｋ－１　複数のＮＭＯＳ選択素子のチャネル幅
　Ｗｐ、Ｗｐ０～Ｗｐｋ－１　複数のＰＭＯＳ選択素子のチャネル幅

Claims (16)

  1. 　複数のビット線と、
    　前記複数のビット線と交差する複数のワード線と、
    　前記複数のビット線と前記複数のワード線との交点に配置された、少なくとも抵抗変化素子を含んで構成され、第１の抵抗状態及び第２の抵抗状態の少なくとも二つの抵抗状態を可逆的に変化する複数のメモリセルと、
    　前記複数のメモリセルのうち、前記複数のビット線のうちの少なくとも１つのビット線である第１のビット線に接続されたメモリセルの集まりを第１のメモリセルアレイ単位としたときに、前記第１のビット線に書き込み電圧を印加する第１の書き込み回路と、
    　前記複数のメモリセルのうち、前記複数のビット線のうちの前記第１のビット線とは異なる少なくとも１つのビット線である第２のビット線に接続されたメモリセルの集まりを第２のメモリセルアレイ単位としたときに、前記第２のビット線に書き込み電圧を印加する第２の書き込み回路と、
    　前記第１の書き込み回路と前記第１のビット線のうちの少なくとも１つとを接続又は非接続にする第１の選択回路と、
    　前記第２の書き込み回路と前記第２のビット線のうちの少なくとも１つとを接続又は非接続にする第２の選択回路と、
    　前記複数のワード線を選択的に駆動する第１のワード線駆動回路とを備え、
    　前記複数のメモリセルには、データ記憶を目的とするメモリセルとデータ記憶を目的としないメモリセルとが含まれ、
    　前記第１及び第２の書き込み回路は、それぞれ、前記第１及び第２のビット線に対して同時に書き込み電圧を印加し、
    　前記第１及び第２の書き込み回路によって同時に書き込みが行われる複数のメモリセルの書き込み単位には、同じワード線上に前記データ記憶を目的とするメモリセルと前記データ記憶を目的としないメモリセルとが含まれ、
    　前記第１のワード線駆動回路に対して、前記第１のメモリセルアレイ単位が、前記第２のメモリセルアレイ単位よりも近くに配置され、
    　前記第１の選択回路が前記第１の書き込み回路と前記第１のビット線とを接続しているときにおける前記第１の選択回路の抵抗値である第１のオン抵抗値は、前記第２の選択回路が前記第２の書き込み回路と前記第２のビット線とを接続しているときにおける前記第２の選択回路の抵抗値である第２のオン抵抗値よりも大きい
    　抵抗変化型不揮発性記憶装置。
  2. 　前記第１の抵抗状態における前記メモリセルの抵抗値は、前記第２の抵抗状態における前記メモリセルの抵抗値よりも小さく、
    　前記第１のメモリセルアレイ単位内の第１のメモリセルが前記第２の抵抗状態から前記第１の抵抗状態に遷移する際に前記第１のメモリセルに流れる最大の電流を第１の低抵抗化電流値とし、前記第２のメモリセルアレイ単位内の第２のメモリセルが前記第２の抵抗状態から前記第１の抵抗状態に遷移する際に前記第２のメモリセルに流れる最大の電流を第２の低抵抗化電流値とするとき、前記第１の低抵抗化電流値が前記第２の低抵抗化電流値とほぼ等しくなるように、前記第１のオン抵抗値は、前記第２のオン抵抗値よりも大きく設定されている
    　請求項１に記載の抵抗変化型不揮発性記憶装置。
  3. 　前記第１及び第２の選択回路は、ＮＭＯＳトランジスタあるいはＰＭＯＳトランジスタで構成され、
    　前記メモリセルが前記第２の抵抗状態から前記第１の抵抗状態に遷移する際に前記第１及び第２の選択回路に流れる電流の方向である第１の電流方向と、前記メモリセルが前記第１の抵抗状態から前記第２の抵抗状態に遷移する際に前記第１及び第２の選択回路に流れる電流の方向である第２の電流方向とが逆であり、
    　前記第１及び第２の選択回路は、前記第１の電流方向において前記第２の電流方向よりも基板バイアス効果が大きくなるような位置関係で前記メモリセルと接続されている
    　請求項２に記載の抵抗変化型不揮発性記憶装置。
  4. 　前記第１の選択回路を構成するトランジスタのチャネル幅は、前記第２の選択回路を構成するトランジスタのチャネル幅よりも小さい
    　請求項１～３のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  5. 　前記第１及び第２のビット線は、同一の層に形成され、
    　前記複数のビット線には、前記第１及び第２のビット線が形成された層と別の層に形成され、前記複数のビット線のうちの少なくとも１つのビット線から構成される第３及び第４のビット線が含まれ、
    　前記複数のメモリセルには、前記第３のビット線に接続されたメモリセルの集まりである第３のメモリセルアレイ単位と、前記第４のビット線に接続されたメモリセルの集まりである第４のメモリセルアレイ単位とが含まれ、
    　前記抵抗変化型不揮発性記憶装置は、
    　前記第１の書き込み回路と前記第３のビット線のうちの少なくとも１つとを接続する第３の選択回路と、
    　前記第２の書き込み回路と前記第４のビット線のうちの少なくとも１つとを接続する第４の選択回路とをさらに備え、
    　前記第１及び第２のメモリセルアレイ単位においては、前記ワード線から前記メモリセルを介して前記ビット線に電流が流れたときにより高い抵抗状態に遷移するように前記メモリセルが前記ワード線及び前記ビット線に接続され、かつ、前記第３及び第４のメモリセルアレイ単位においては、前記ビット線から前記メモリセルを介して前記ワード線に電流が流れたときにより高い抵抗状態に遷移するように前記メモリセルが前記ワード線及び前記ビット線に接続され、
    　前記第１及び第２の選択回路はＮＭＯＳトランジスタで構成され、かつ、前記第３及び第４の選択回路はＰＭＯＳトランジスタで構成され、
    　前記第１のワード線駆動回路に対して、前記第３のメモリセルアレイ単位が、前記第４のメモリセルアレイ単位よりも近くに配置され、
    　前記第３の選択回路が前記第１の書き込み回路と前記第３のビット線とを接続しているときにおける前記第３の選択回路の抵抗値である第３のオン抵抗値は、第４の選択回路が前記第２の書き込み回路と前記第４のビット線とを接続しているときにおける前記第４の選択回路の抵抗値である第４のオン抵抗値よりも大きい
    　請求項１～４のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  6. 　前記複数のビット線には、前記複数のビット線のうちの少なくとも１つのビット線から構成される第３及び第４のビット線が含まれ、
    　前記複数のメモリセルには、前記第３のビット線に接続されたメモリセルの集まりである第３のメモリセルアレイ単位と、前記第４のビット線に接続されたメモリセルの集まりである第４のメモリセルアレイ単位とが含まれ、
    　前記抵抗変化型不揮発性記憶装置は、
    　前記第１の書き込み回路と前記第３のビット線のうちの少なくとも１つとを接続する第３の選択回路と、
    　前記第２の書き込み回路と前記第４のビット線のうちの少なくとも１つとを接続する第４の選択回路とをさらに備え、
    　前記第１のワード線駆動回路に対して、前記第３のメモリセルアレイ単位が、前記第４のメモリセルアレイ単位よりも近くに配置され、
    　前記第１の書き込み回路に対して、前記第１のメモリセルアレイ単位が、前記第３のメモリセルアレイ単位よりも近くに配置され、
    　前記第２の書き込み回路に対して、前記第２のメモリセルアレイ単位が、前記第４のメモリセルアレイ単位よりも近くに配置され、
    　前記第３の選択回路が前記第１の書き込み回路と前記第３のビット線とを接続しているときにおける前記第３の選択回路の抵抗値である第３のオン抵抗値は、前記第４の選択回路が前記第２の書き込み回路と前記第４のビット線とを接続しているときにおける前記第４の選択回路の抵抗値である第４のオン抵抗値よりも大きく、
    　前記第３のオン抵抗値は、前記第１のオン抵抗値よりも小さく、
    　前記第４のオン抵抗値は、前記第２のオン抵抗値よりも小さい
    　請求項１～４のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  7. 　前記複数のメモリセルのうち、前記複数のビット線のうちの少なくとも１つのビット線である第３のビット線に接続されたメモリセルの集まりを第３のメモリセルアレイ単位としたときに、前記第３のビット線に書き込み電圧を印加する第３の書き込み回路と、
    　前記複数のメモリセルのうち、前記複数のビット線のうちの少なくとも１つのビット線である第４のビット線に接続されたメモリセルの集まりを第４のメモリセルアレイ単位としたときに、前記第４のビット線に書き込み電圧を印加する第４の書き込み回路と、
    　前記第３の書き込み回路と前記第３のビット線のうちの少なくとも１つとを接続又は非接続にする第３の選択回路と、
    　前記第４の書き込み回路と前記第４のビット線のうちの少なくとも１つとを接続又は非接続にする第４の選択回路と、
    　前記複数のワード線を駆動する第２のワード線駆動回路とをさらに備え、
    　前記第１のワード線駆動回路から前記第２のワード線駆動回路に向けて、前記第１、第２、第４及び第３のメモリセルアレイ単位がこの順番で配列され、
    　前記第３の選択回路が前記第３の書き込み回路と前記第３のビット線とを接続しているときにおける前記第３の選択回路の抵抗値である第３のオン抵抗値は、前記第４の選択回路が前記第４の書き込み回路と前記第４のビット線とを接続しているときにおける前記第４の選択回路の抵抗値である第４のオン抵抗値よりも大きい
    　請求項１～４のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  8. 　前記第１及び第２の選択回路の各々は、
    　対応するビット線に書き込み電圧を印加するビット線選択スイッチ素子と、
    　前記ビット線選択スイッチ素子と直列に接続され、ＮＭＯＳトランジスタで構成されるＮ型電流制限素子とＰＭＯＳトランジスタで構成されるＰ型電流制限素子とが並列に接続された電流制限素子とで構成され、
    　前記Ｎ型電流制限素子と前記Ｐ型電流制限素子とは、一方がオンの時、他方はオフとなるよう選択的にオンされ、
    　前記第１の選択回路を構成する前記Ｎ型及びＰ型電流制限素子のうちのオンになっている一方のオン抵抗値は、前記第２の選択回路を構成する前記Ｎ型及びＰ型電流制限素子のうちのオンになっている一方のオン抵抗値よりも大きい
    　請求項１～７のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  9. 　前記複数のメモリセルの各々は、前記抵抗変化素子と、非線形な電流電圧特性を有する電流制御素子とが直列に接続されて構成される
    　請求項１～８のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  10. 　複数のワード線に共通に接続され、ワード線駆動回路から順番に配置されたｋ個のメモリセルアレイ単位を有する抵抗変化型不揮発性記憶装置において、前記メモリセルアレイ単位で区切られる（ｋ－１）区画毎の前記ワード線の配線抵抗をＲＷＬとし、前記ワード線駆動回路に最も近い第１のメモリセルアレイ単位において選択されたメモリセルである選択メモリセルと書き込み回路とを接続する第１番目の選択回路のオン抵抗をＲ（１）とし、前記選択メモリセルが第２の抵抗状態からより抵抗値が小さい第１の抵抗状態に遷移する際に前記選択メモリセルに流れる電流を第１の低抵抗化電流値をＩ０とするとき、
    　前記ワード線駆動回路から第ｈ番目（１≦ｈ≦ｋ）のメモリセルアレイ単位までの前記ワード線での電圧降下量ＶＷ（ｈ）を、各ワード線の区画毎の電圧降下量の総和として、少なくとも前記Ｉ０と前記ＲＷＬとの積と前記変数ｈとを用いて計算し、第ｈ番目のメモリセルアレイ単位おいて選択されたメモリセルと書き込み回路とを接続する第ｈ番目の選択回路のオン抵抗Ｒ（ｈ）を、少なくとも前記Ｉ０と前記Ｒ（１）と前記ＶＷ（ｈ）とを用いて計算することで、第１番目～第ｋ番目の前記メモリセルアレイ単位に対応する第１番目～第ｋ番目の低抵抗化電流値がほぼ等しくなるように、第１番目～第ｋ番目の前記メモリセルアレイ単位に対応する第１番目～第ｋ番目の選択回路のオン抵抗値を設定する
    　抵抗変化型不揮発性記憶装置における選択回路のオン抵抗値の計算方法。
  11. 　前記ｋを５とし、
    　前記第１番目～第５番目の選択回路の各々のオン抵抗値の逆数の比を、それぞれ、０．８１、０．８８、０．９４、０．９８、１．００を中心とする±０．０４の範囲内と定められている
    　請求項１０に記載の抵抗変化型不揮発性記憶装置における選択回路のオン抵抗値の計算方法。
  12. 　請求項１～９のいずれか１項に記載の抵抗変化型不揮発性記憶装置の書き込み方法であって、
    　前記第１のワード線駆動回路が前記複数のワード線を選択的に駆動し、
    　前記第１及び第２の書き込み回路が、それぞれ、前記第１及び第２のビット線に対して同時に書き込み電圧を印加することにより、前記第１及び第２のメモリセルアレイ単位のそれぞれに含まれる第１及び第２のメモリセルに対して同時に書き込みを行う
    　抵抗変化型不揮発性記憶装置の書き込み方法。
  13. 　複数のビット線と、
    　前記複数のビット線と交差する複数のワード線及び複数のソース線と、
    　前記複数のビット線と前記複数のソース線との交点に配置され、前記複数のワード線のそれぞれによりオン及びオフが制御される選択素子と抵抗変化素子とを含んで構成され、第１の抵抗状態及び第２の抵抗状態の少なくとも二つの抵抗状態を可逆的に変化する複数のメモリセルと、
    　前記複数のメモリセルのうち、前記複数のビット線のうちの少なくとも１つのビット線である第１のビット線に接続されたメモリセルの集まりを第１のメモリセルアレイ単位としたときに、前記第１のビット線に書き込み電圧を印加する第１の書き込み回路と、
    　前記複数のメモリセルのうち、前記複数のビット線のうちの前記第１のビット線とは異なる少なくとも１つのビット線である第２のビット線に接続されたメモリセルの集まりを第２のメモリセルアレイ単位としたときに、前記第２のビット線に書き込み電圧を印加する第２の書き込み回路と、
    　前記第１の書き込み回路と前記第１のビット線のうちの少なくとも１つとを接続又は非接続にする第１の選択回路と、
    　前記第２の書き込み回路と前記第２のビット線のうちの少なくとも１つとを接続又は非接続にする第２の選択回路と、
    　前記複数のソース線を駆動する第１のソース線駆動回路と、
    　前記複数のワード線を選択的に駆動するワード線駆動回路とを備え、
    　前記複数のメモリセルには、データ記憶を目的とするメモリセルとデータ記憶を目的としないメモリセルとが含まれ、
    　前記第１及び第２の書き込み回路は、それぞれ、前記第１及び第２のビット線に対して同時に書き込み電圧を印加し、
    　前記第１及び第２の書き込み回路によって同時に書き込みが行われる複数のメモリセルの書き込み単位には、同じワード線上に前記データ記憶を目的とするメモリセルと前記データ記憶を目的としないメモリセルとが含まれ、
    　前記第１のソース線駆動回路に対して、前記第１のメモリセルアレイ単位が、前記第２のメモリセルアレイ単位よりも近くに配置され、
    　前記第１のメモリセルアレイ単位に含まれる前記選択素子である第１の選択素子のオン状態における抵抗値である第１のオン抵抗値は、前記第２のメモリセルアレイ単位に含まれる前記選択素子である第２の選択素子のオン状態における抵抗値である第２のオン抵抗値よりも大きい
    　抵抗変化型不揮発性記憶装置。
  14. 　前記複数のメモリセルのうち、前記複数のビット線のうちの少なくとも１つのビット線である第３のビット線に接続されたメモリセルの集まりを第３のメモリセルアレイ単位としたときに、前記第３のビット線に書き込み電圧を印加する第３の書き込み回路と、
    　前記複数のメモリセルのうち、前記複数のビット線のうちの少なくとも１つのビット線である第４のビット線に接続されたメモリセルの集まりを第４のメモリセルアレイ単位としたときに、前記第４のビット線に書き込み電圧を印加する第４の書き込み回路と、
    　前記第３の書き込み回路と前記第３のビット線のうちの少なくとも１つとを接続又は非接続にする第３の選択回路と、
    　前記第４の書き込み回路と前記第４のビット線のうちの少なくとも１つとを接続又は非接続にする第４の選択回路と、
    　前記複数のソース線を駆動する第２のソース線駆動回路とをさらに備え、
    　前記第１のソース線駆動回路から第２のソース線駆動回路に向けて、前記第１、第２、第４、第３のメモリセルアレイ単位がこの順番で配列され、
    　前記第３のメモリセルアレイ単位に含まれる前記選択素子である第３の選択素子のオン状態における抵抗値である第３のオン抵抗値は、前記第４のメモリセルアレイ単位に含まれる前記選択素子である第４の選択素子のオン状態における抵抗値である第４のオン抵抗値よりも大きい
    　請求項１３に記載の抵抗変化型不揮発性記憶装置。
  15. 　前記複数のメモリセルには、前記第１のビット線に接続されたメモリセルの集まりである第３のメモリセルアレイ単位と、前記第２のビット線に接続され、前記複数のソース線と前記複数のワード線が前記第３のメモリセルアレイ単位と共通接続されたメモリセルの集まりである第４のメモリセルアレイ単位とが含まれ、
    　前記抵抗変化型不揮発性記憶装置は、
    　前記第１のソース線駆動回路に対して、前記第３のメモリセルアレイ単位が、前記第４のメモリセルアレイ単位よりも近くに配置され、
    　前記第１の書き込み回路に対して、前記第１のメモリセルアレイ単位が、前記第３のメモリセルアレイ単位よりも近くに配置され、
    　前記第２の書き込み回路に対して、前記第２のメモリセルアレイ単位が、前記第４のメモリセルアレイ単位よりも近くに配置され、
    　前記第３のメモリセルアレイ単位に含まれる前記選択素子である第３の選択素子のオン状態における抵抗値である第３のオン抵抗値は、前記第４のメモリセルアレイ単位に含まれる前記選択素子である第４の選択素子のオン状態における抵抗値である第４のオン抵抗値よりも大きく、
    　前記第１のオン抵抗値は、前記第３のオン抵抗値よりも大きく、
    　前記第２のオン抵抗値は、前記第４のオン抵抗値よりも大きい
    　請求項１３に記載の抵抗変化型不揮発性記憶装置。
  16. 　請求項１３～１５のいずれか１項に記載の抵抗変化型不揮発性記憶装置の書き込み方法であって、
    　前記第１のソース線駆動回路が、前記複数のソース線を選択的に駆動し、
    　前記ワード線駆動回路が、前記複数のワード線のうち、前記第１のソース線駆動回路が駆動したソース線に対応するワード線を選択的に駆動し、
    　前記第１及び第２の書き込み回路が、それぞれ、前記第１及び第２のビット線に対して同時に書き込み電圧を印加することにより、前記第１及び第２のメモリセルアレイ単位のそれぞれに含まれる第１及び第２のメモリセルに対して同時に書き込みを行う
    　抵抗変化型不揮発性記憶装置の書き込み方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015182100A1 (ja) * 2014-05-26 2015-12-03 パナソニックＩｐマネジメント株式会社 半導体記憶装置
CN106256003A (zh) * 2014-03-13 2016-12-21 株式会社东芝 可变变化存储器及其写入方法

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103501755A (zh) 2011-03-07 2014-01-08 创意指甲设计公司 用于可uv固化的化妆品指甲涂层的组合物和方法
KR101993180B1 (ko) * 2012-07-23 2019-06-27 삼성전자주식회사 비휘발성 메모리 장치의 동작 방법
KR102115427B1 (ko) * 2013-02-28 2020-05-28 에스케이하이닉스 주식회사 반도체 장치, 프로세서, 시스템 및 반도체 장치의 동작 방법
JP2015060943A (ja) * 2013-09-18 2015-03-30 株式会社東芝 半導体記憶装置
CN105304124B (zh) * 2014-07-10 2018-09-07 华邦电子股份有限公司 电阻式存储器及其控制方法与存储单元
WO2016018386A1 (en) * 2014-07-31 2016-02-04 Hewlett-Packard Development Company, L.P. Encoding data within a crossbar memory array
US10079062B2 (en) * 2014-08-14 2018-09-18 Renesas Electronics Corporation Semiconductor device
WO2016068986A1 (en) 2014-10-31 2016-05-06 Hewlett Packard Enterprise Development Lp Draining a write queue based on information from a read queue
TWI688957B (zh) * 2014-11-06 2020-03-21 日商索尼半導體解決方案公司 非揮發性記憶體裝置、及非揮發性記憶體裝置之控制方法
JP6677240B2 (ja) * 2015-03-09 2020-04-08 ソニー株式会社 メモリセルおよび記憶装置
US10482940B2 (en) * 2015-12-17 2019-11-19 Hewlett Packard Enterprise Development Lp Computational accuracy in a crossbar array
US9679643B1 (en) * 2016-03-09 2017-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive memory device having a trimmable resistance of at least on of a driver and a sinker is trimmed based on a row location
KR20180047835A (ko) * 2016-11-01 2018-05-10 에스케이하이닉스 주식회사 저항성 메모리 장치
KR102578854B1 (ko) * 2016-12-31 2023-09-19 에스케이하이닉스 주식회사 저항성 메모리 소자 및 이의 제조 방법
DE102018121817A1 (de) * 2017-09-15 2019-03-21 Samsung Electronics Co., Ltd. Resistive Speichervorrichtung mit einer Referenzzelle und Verfahren zum Steuern einer Referenzzelle
CN108665926B (zh) * 2018-04-28 2021-08-03 华中科技大学 一种交叉开关结构的阻变存储器写干扰优化方法
KR102123118B1 (ko) * 2018-05-14 2020-06-15 연세대학교 산학협력단 육각 구조를 갖는 전자 소자 및 전자 소자의 어드레싱 방법
JP7291410B2 (ja) * 2018-06-21 2023-06-15 国立大学法人東北大学 磁気メモリ装置
KR102601213B1 (ko) * 2018-07-03 2023-11-10 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 제조 방법
US11631465B2 (en) 2018-07-03 2023-04-18 Samsung Electronics Co., Ltd. Non-volatile memory device
US11164638B2 (en) 2018-07-03 2021-11-02 Samsung Electronics Co., Ltd. Non-volatile memory device
KR102619667B1 (ko) 2018-09-21 2023-12-29 삼성전자주식회사 저항성 메모리 장치
KR20200053018A (ko) * 2018-11-07 2020-05-18 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치, 그리고 불휘발성 메모리 장치를 액세스하는 방법
TWI705563B (zh) * 2019-01-16 2020-09-21 旺宏電子股份有限公司 半導體結構及其形成方法
JP2021048307A (ja) 2019-09-19 2021-03-25 キオクシア株式会社 半導体記憶装置
US11328759B2 (en) * 2020-10-02 2022-05-10 Sandisk Technologies Llc Signal preserve in MRAM during reading
US11386945B2 (en) * 2020-10-02 2022-07-12 Sandisk Technologies Llc Signal amplification in MRAM during reading, including a pair of complementary transistors connected to an array line
CN113539311A (zh) * 2021-06-29 2021-10-22 中国科学院上海微系统与信息技术研究所 一种减少二极管选通阵列寄生漏电的偏置方法
TWI807838B (zh) * 2021-09-16 2023-07-01 日商鎧俠股份有限公司 記憶體元件
CN115910155A (zh) * 2021-09-30 2023-04-04 威比特纳诺有限公司 用于复位和置位电流的优化电阻随机存取存储器（ReRAM）单元

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008052781A (ja) * 2006-08-22 2008-03-06 Sharp Corp 半導体記憶装置
JP2010198687A (ja) * 2009-02-25 2010-09-09 Toshiba Corp 半導体記憶装置
JP2011054259A (ja) * 2009-08-06 2011-03-17 Toshiba Corp 不揮発性半導体記憶装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4712204B2 (ja) 2001-03-05 2011-06-29 ルネサスエレクトロニクス株式会社 記憶装置
US7218570B2 (en) 2004-12-17 2007-05-15 Sandisk 3D Llc Apparatus and method for memory operations using address-dependent conditions
CN101802921B (zh) * 2007-09-10 2013-08-28 松下电器产业株式会社 非易失性存储装置和向非易失性存储装置的数据写入方法
US8338816B2 (en) 2007-10-15 2012-12-25 Panasonic Corporation Nonvolatile memory element, and nonvolatile semiconductor device using the nonvolatile memory element
JP2009141225A (ja) * 2007-12-07 2009-06-25 Sharp Corp 可変抵抗素子、可変抵抗素子の製造方法、不揮発性半導体記憶装置
WO2009136467A1 (ja) 2008-05-08 2009-11-12 パナソニック株式会社 不揮発性記憶素子、不揮発性記憶装置、および不揮発性記憶素子へのデータ書込方法
JP4555397B2 (ja) 2008-08-20 2010-09-29 パナソニック株式会社 抵抗変化型不揮発性記憶装置
JP4643767B2 (ja) * 2009-04-15 2011-03-02 パナソニック株式会社 抵抗変化型不揮発性記憶装置
JP5214566B2 (ja) 2009-09-02 2013-06-19 株式会社東芝 抵抗変化メモリ装置
JP2011142186A (ja) 2010-01-06 2011-07-21 Toshiba Corp 抵抗変化メモリ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008052781A (ja) * 2006-08-22 2008-03-06 Sharp Corp 半導体記憶装置
JP2010198687A (ja) * 2009-02-25 2010-09-09 Toshiba Corp 半導体記憶装置
JP2011054259A (ja) * 2009-08-06 2011-03-17 Toshiba Corp 不揮発性半導体記憶装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106256003A (zh) * 2014-03-13 2016-12-21 株式会社东芝 可变变化存储器及其写入方法
US9858973B2 (en) 2014-03-13 2018-01-02 Toshiba Memory Corporation Variable change memory and the writing method of the same
CN106256003B (zh) * 2014-03-13 2019-07-05 东芝存储器株式会社 可变变化存储器及其写入方法
WO2015182100A1 (ja) * 2014-05-26 2015-12-03 パナソニックＩｐマネジメント株式会社 半導体記憶装置
US9887003B2 (en) 2014-05-26 2018-02-06 Panasonic Intellectual Property Management Co., Ltd. Semiconductor storage device

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