TW201535617A - 非揮發性記憶體裝置 - Google Patents

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TW201535617A
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Taiwan
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variable resistance
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volatile memory
barrier layer
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TW104103335A
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Takeshi Takagi
Shigeki Kobayashi
Takeshi Yamaguchi
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Toshiba Kk
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Abstract

本發明揭示一種非揮發性記憶體裝置，根據一實施例，其包含一第一佈線、一第二佈線及一記憶胞，該記憶胞安置於其中該第一與該第二佈線交叉之一位置上以插入該第一與該第二佈線之間。該記憶胞包含一可變電阻層及由提供為與該可變電阻層接觸之一絕緣薄膜形成的一穿隧障壁層。該穿隧障壁層提供為接近該第一佈線，在將該可變電阻層自一高電阻狀態改變至一低電阻狀態之設定操作期間施加一正電壓至該第一佈線。

Description

非揮發性記憶體裝置 相關申請案之交叉參考
本申請案係基於且主張2014年2月28日申請之美國臨時申請案第61/946,429號；及2014年6月2日申請之美國非臨時申請案第14/293,432號之優先權權利，該等申請案之全部內容以引用的方式併入本文。
本文所描述之實施例大體上關於一種非揮發性記憶體裝置。
已知其中能夠保持複數個電阻狀態之一可變電阻層用於一記憶元件中的一電阻式隨機存取記憶體(以下稱作ReRAM)。在相關技術中已建議具有一兩層結構之ReRAM的一記憶胞，在該兩層結構中一第一可變電阻層及其之電阻小於第一可變電阻層之電阻的一第二可變電阻層在一第一電極與一第二電極之間堆疊。在此記憶胞中，透過第二可變電阻層之體電阻之增加，第二可變電阻層用作一負載電阻元件，且藉由其中施加一電壓至與第一可變電阻層接觸之第一電極的形成操作在第一可變電阻層中形成一小細絲。在以此方式形成之記憶胞中達成低電流驅動與資料保持特性之間的相容性。
然而，在相關技術中需增加第二可變電阻層之厚度以使第二可變電阻層用作記憶胞中之一負載電阻元件。因此，難以減小記憶胞之尺寸。
本發明之實施例實現能夠減少其之尺寸的一非揮發性記憶體裝置。
根據一實施例，提供包含一第一佈線、一第二佈線及一記憶胞之一非揮發性記憶體裝置。第一佈線在一第一方向上延伸。第二佈線形成於與第一佈線之高度不同的一高度上且在與第一方向交叉之一第二方向上延伸。記憶胞安置於其中第一及第二佈線交叉之一位置上以插入第一與第二佈線之間。記憶胞包含其之一電阻狀態可由待施加之一電信號改變的一可變電阻層，及由提供為與該可變電阻層接觸之一絕緣薄膜形成的一穿隧障壁層。該穿隧障壁層提供為接近第一佈線，在將可變電阻層自一高電阻狀態改變至一低電阻狀態之設定操作期間施加一正電壓至該第一佈線。
11‧‧‧第一電極
12‧‧‧穿隧障壁層
13‧‧‧可變電阻層
14‧‧‧第二電極
21‧‧‧細絲
22‧‧‧切換區域
101‧‧‧非揮發性記憶體裝置/可變電阻記憶體
102‧‧‧交叉點型記憶胞陣列
103‧‧‧第一控制電路
104‧‧‧第二控制電路
105‧‧‧控制器
106‧‧‧命令介面電路
107‧‧‧資料輸入輸出緩衝器
108‧‧‧狀態機
109‧‧‧位址緩衝器
110‧‧‧電位供應電路
111‧‧‧基板
131‧‧‧第一可變電阻層
132‧‧‧第二可變電阻層
211‧‧‧記憶胞陣列
212‧‧‧列解碼器
213‧‧‧行解碼器
214‧‧‧上層區塊
215‧‧‧電源
216‧‧‧控制電路
220‧‧‧基板
230‧‧‧選擇電晶體層
231‧‧‧導電層
232‧‧‧層間絕緣薄膜
233‧‧‧導電層
234‧‧‧層間絕緣薄膜
235‧‧‧半導體層
235a‧‧‧N+型半導體層
235b‧‧‧P+型半導體層
235c‧‧‧N+型半導體層
236‧‧‧閘極絕緣層
240‧‧‧記憶層
241a‧‧‧層間絕緣薄膜
241b‧‧‧層間絕緣薄膜
241c‧‧‧層間絕緣薄膜
241d‧‧‧層間絕緣薄膜
242a‧‧‧導電層
242b‧‧‧導電層
242c‧‧‧導電層
242d‧‧‧導電層
243‧‧‧導電層
244‧‧‧可變電阻元件形成層
251‧‧‧層間絕緣薄膜
X‧‧‧X方向
Y‧‧‧Y方向
Z‧‧‧Z方向
GBL‧‧‧全域位元線
IH‧‧‧高電阻狀態中之電流值
IL‧‧‧低電阻狀態中之電流值
MC‧‧‧記憶胞
SG‧‧‧選擇閘極線
STr‧‧‧選擇電晶體
Vread‧‧‧讀出電壓/讀取電壓
Vreset‧‧‧正電壓/重新設定電壓
Vset‧‧‧負電壓/設定電壓
BL‧‧‧位元線
BL1‧‧‧位元線
BL2‧‧‧位元線
BL3‧‧‧位元線
BL4‧‧‧位元線
CU1‧‧‧單元單位
CU2‧‧‧單元單位
CU3‧‧‧單元單位
CUs‧‧‧單元單位
CUs+1‧‧‧單元單位
L1(j-1)‧‧‧線
L1(j)‧‧‧線
L1(j+1)‧‧‧線
L2(i-1)‧‧‧線
L2(i)‧‧‧線
L2(i+1)‧‧‧線
L3(j-1)‧‧‧線
L3(j)‧‧‧線
L3(j+1)‧‧‧線
L4(i-1)‧‧‧線
L4(i)‧‧‧線
L4(i+1)‧‧‧線
L5(j-1)‧‧‧線
L5(j)‧‧‧線
L5(j+1)‧‧‧線
Ls(j-1)‧‧‧線
Ls(j)‧‧‧線
Ls(j+1)‧‧‧線
Ls+1(i-1)‧‧‧線
Ls+1(i)‧‧‧線
Ls+1(i+1)‧‧‧線
Ls+2(j-1)‧‧‧線
Ls+2(j)‧‧‧線
Ls+2(j+1)‧‧‧線
Ls+3(i-1)‧‧‧線
Ls+3(i)‧‧‧線
Ls+3(i+1)‧‧‧線
M1‧‧‧記憶胞陣列
M2‧‧‧記憶胞陣列
M3‧‧‧記憶胞陣列
M4‧‧‧記憶胞陣列
Ms‧‧‧記憶胞陣列
Ms+1‧‧‧記憶胞陣列
Ms+2‧‧‧記憶胞陣列
Ms+3‧‧‧記憶胞陣列
SW1‧‧‧切換元件
SW2‧‧‧切換元件
SW2'‧‧‧切換元件
WL‧‧‧字線
WL2‧‧‧字線
WL3‧‧‧字線
WL4‧‧‧字線
WL1L‧‧‧字線
WL1R‧‧‧字線
WL2L‧‧‧字線
WL2R‧‧‧字線
WL3L‧‧‧字線
WL3R‧‧‧字線
WL4L‧‧‧字線
WL4R‧‧‧字線
Φs(j-1)‧‧‧控制信號
Φs(j)‧‧‧控制信號
Φs(j+1)‧‧‧控制信號
Φs+1(i-1)‧‧‧控制信號
Φs+1(i)‧‧‧控制信號
Φs+1(i+1)‧‧‧控制信號
Φs+2(j-1)‧‧‧控制信號
Φs+2(j)‧‧‧控制信號
Φs+2(j+1)‧‧‧控制信號
Φs+3(i-1)‧‧‧控制信號
Φs+3(i)‧‧‧控制信號
Φs+3(i+1)‧‧‧控制信號
圖1係示意性繪示根據一第一實施例之一非揮發性記憶體裝置之結構的一實例之一橫截面圖；圖2A至圖2C係示意性繪示一電阻狀態及一細絲之狀態之實例的圖；圖3係繪示一可變電阻元件之電壓電流特性之一實例的一圖；圖4係示意性繪示根據一第二實施例之一非揮發性記憶體裝置之結構的一實例之一橫截面圖；圖5係繪示根據一第一應用實例之一非揮發性記憶體裝置之一方塊圖的一實例之一圖；圖6係繪示圖1之一記憶胞陣列之結構的一實例之一鳥瞰圖；圖7係繪示一交叉點型記憶胞陣列之線及單元單位之結構的一實例之一透視圖；圖8A及圖8B係繪示第一及第二控制電路之一佈局之一第一實例 的圖；圖9係繪示第一及第二控制電路之佈局之一第二實例的一圖；圖10係示意性繪示一穿隧障壁層之電壓電流特性之一實例的一圖；圖11係繪示根據一第二應用實例之一非揮發性記憶體裝置之一方塊截面的一實例之一圖；圖12係繪示一記憶胞陣列之一電路圖之一實例的一圖；圖13係繪示記憶胞陣列之堆疊結構之一實例的一透視圖；圖14係沿著圖13之線A-A所得之一橫截面圖的一實例；及圖15係圖13之一俯視圖之一實例。
下文將參考隨附圖式詳細描述根據實施例之非揮發性記憶體裝置。同時，此等實施例不限制本發明。進一步言之，在下列實施例中使用之非揮發性記憶體裝置的一橫截面圖、一俯視圖及一透視圖係示意圖。層厚與層寬之間的一關係、各層厚度之一比率及類似者可不同於層厚與層寬之間的一實際關係、各層厚度之一實際比率及類似者。
(第一實施例)
圖1係示意性繪示根據一第一實施例之一非揮發性記憶體裝置之結構的一實例之一橫截面圖。圖1中繪示作為形成非揮發性記憶體裝置之一記憶胞(非揮發性記憶胞)的一可變電阻元件。可變電阻元件具有其中一穿隧障壁層12、一可變電阻層13及一第二電極14堆疊於一第一電極11上之一結構。
例如，導電半導體材料(諸如W、Ti、WN、TiN及p型或n型多晶矽)可用作第一及第二電極11及14之材料。
可變電阻層13可由其之電阻狀態可根據待施加之一電壓的極性(方向)切換至一高電阻狀態及一低電阻狀態的一可變電阻材料製成。 例如，包含Al、Ti、Hf、Zr、Nb及Ta之至少一元素的金屬氧化物用作此可變電阻材料。較佳地，此等金屬氧化物係其等之氧成分小於具有一化學計量比率的金屬氧化物之氧成分的金屬氧化物。
當施加低於一第一臨限電壓之一負電壓至可變電阻層13時，將可變電阻層13之電阻狀態切換至一低電阻狀態。當施加大於一第二臨限電壓之一正電壓至處於此狀態中之可變電阻層13時，將可變電阻層13之電阻狀態切換至一高電阻狀態。進一步言之，當施加介於第一與第二臨限電壓之間之一電壓時，維持一低電阻狀態或一高電阻狀態而不改變一電阻值。如上文所描述，可變電阻層13可由執行一所謂的雙極型操作之一材料製成。同時，在第一實施例中，藉由形成操作在第一與第二電極11及14之間形成一細絲，且在接近細絲與第二電極14之間之一介面處形成一切換區域。在此，切換區域在電阻改變操作(切換操作)中係電阻改變區域。
穿隧障壁層12係提供於可變電阻層13面向第一電極11之側上的一絕緣薄膜。更準確地，穿隧障壁層12提供於與形成於可變電阻層13上之切換區域相對之一區域中。穿隧障壁層12具有一高電位障壁且用作一負載電阻元件。因此，在形成操作及操作期間，穿隧障壁層12具有限制電流之一功能。因此，在可變電阻層13之第一與第二電極11及14之間形成一細絲。另外，在接近提供於細絲在與穿隧障壁層12相對之側上之第二電極14的一介面處形成切換區域。當細絲如上文所述般變小(細微)時，可減少打開/關閉一細絲路徑造成一電阻狀態之切換所需的電流。因此，可達成低電流驅動。
例如，一金屬氧化物(諸如氧化矽及氧化鋁)、一金屬氮化物(諸如氮化矽及氮化鋁)或類似物可用作穿隧障壁層12。進一步言之，為改良負載電阻元件之特性，較佳地穿隧障壁層12之厚度係2nm或更小。此外，較佳地穿隧障壁層12之厚度等於或小於可變電阻層13之厚 度。
下一步，將描述具有此結構之非揮發性記憶體裝置的操作。圖2A至圖2C係示意性繪示電阻狀態及細絲之狀態之實例的圖。在製造圖1中所繪示之非揮發性記憶體裝置之後，可變電阻層13立即處於一絕緣體狀態中。因此，執行針對在可變電阻元件之可變電阻層13中形成一細絲的形成操作。在此形成操作中，如圖2A中所繪示相對於第一電極11施加一負電壓(形成電壓)至第二電極14。此時，穿隧障壁層12用作一負載電阻元件，使得在可變電阻層13中流動之電流被抑制。因此，在第一與第二電極11及14之間形成一細絲21，使得可變電阻層13處於一低電阻狀態中。進一步言之，在接近細絲21面向第二電極14之介面處形成一切換區域22，該切換區域的氧含量由隨後將執行的設定操作或重新設定操作之氧化還原反應改變。
在藉由此形成操作形成細絲21之後，在第一與第二電極11及14之間施加的一電壓將可變電阻層13的電阻狀態切換至一高電阻狀態及一低電阻狀態。考量：形成於第二電極14之介面上之細微細絲21(切換區域22)中發生氧化還原反應，且歸因於細絲之電阻值改變，發生此切換。圖3係繪示可變電阻元件之電壓電流特性之一實例的一圖。在圖3中，一水平軸代表施加至可變電阻元件之一電壓且一垂直軸代表在可變電阻元件中流動之電流。將參考圖2B、圖2C及圖3描述低電阻狀態與高電阻狀態之間的一切換操作。
在自一低電阻狀態至一高電阻狀態之一切換操作(重新設定操作)中，參考第一電極11施加一正電壓Vreset至第二電極14。因此，將可變電阻層13中含有之氧離子O2-吸引至切換區域22，使得在細絲21之切換區域22中發生氧化反應。因此，考量：歸因於切換區域22之電阻增加，可變電阻層13之電阻狀態切換至一高電阻狀態。
相比之下，在自一高電阻狀態至一低電阻狀態之一切換操作(設 定操作)中，參考第一電極11施加一負電壓Vset至第二電極14。因此，將細絲21之切換區域22中含有之氧離子O2-推向第一電極11，使得在細絲21之切換區域22中發生還原反應。因此，考量：歸因於切換區域22之電阻減小，可變電阻層13之電阻狀態切換至一低電阻狀態。
進一步言之，當施加一讀出電壓Vread至已遭受重新設定操作或設定操作的可變電阻元件時，在處於一高電阻狀態中之可變電阻層13中流動之電流的一值不同於在處於一低電阻狀態中之可變電阻層13中流動之電流的一值。例如，當一高電阻狀態(已執行重新設定操作之後的一狀態)中之一電流值由IH表示且一低電阻狀態(已執行設定操作之後的一狀態)中之一電流值由IL表示時，可藉由偵測此等電流值IH及IL判定可變電阻元件處於一高電阻狀態中或一低電阻狀態中。如上文所描述，重新設定操作及設定操作使得可變電阻元件處於一高電阻狀態/低電阻狀態且可變電阻元件儲存關於一電阻值的資訊，且藉由偵測在可變電阻元件中流動之電流中的一差異以使可變電阻元件用作一記憶體。
在第一實施例中，在第一與第二電極11及14之間具備可變電阻層13之可變電阻元件在第一電極11與可變電阻層13之間具備穿隧障壁層12。因此，在形成操作期間，在可變電阻層13中形成細絲21且在細絲21中與穿隧障壁層12相對之側(細絲21面向第二電極14之側)上形成切換區域22，一電阻改變(切換操作)主要在該切換區域22中執行。進一步言之，此時，可藉由穿隧障壁層12取得抑制在可變電阻元件中流動之電流的一效應。此外，因為一電阻改變之切換僅用於小細絲21上，所以亦可減少在設定操作或重新設定操作期間流動之電流且可取得足夠資料保持特性。
(第二實施例)
已在第一實施例中描述其中可變電阻層13由一層形成之一情 況，然將在一第二實施例中描述其中可變電阻層13由具有不同電阻率之兩層形成的一情況。
圖4係示意性繪示根據一第二實施例之一非揮發性記憶體裝置之結構的一實例之一橫截面圖。圖4中繪示作為形成非揮發性記憶體裝置之一記憶胞的一可變電阻元件。可變電阻元件與第一實施例之不同在於一可變電阻層13包含一第一可變電阻層131及一第二可變電阻層132。
第一可變電阻層131形成於一穿隧障壁層12上且由一金屬氧化物製成。例如，包含Al、Ti、Hf、Zr、Nb及Ta之至少一元素的金屬氧化物用作第一可變電阻層131。相較於一化學計量比率之金屬氧化物材料，此等金屬氧化物之氧成分更少。
第二可變電阻層132由其之電阻率高於第一可變電阻層131之電阻率的一絕緣薄膜形成。例如，將一金屬氧化物(諸如氧化矽及氧化鋁)、一金屬氮化物(諸如氮化矽及氮化鋁)或類似物用作第二可變電阻層132。
在形成操作中，在第一及第二可變電阻層131及132中形成一細絲21且在細絲21中面向第二電極14之側上形成一切換區域22，一電阻改變(切換操作)在該切換區域22中執行。因此，在第二實施例中，穿隧障壁層12提供於與第二可變電阻層132之位置相對的側上。同時，由相同參考數字表示與第一實施例之組件相同的組件，且將省略對其之描述。
較佳地，穿隧障壁層12之厚度等於或小於可變電阻層13之厚度且係2nm或更小。其原因係可改良其作為一負載電阻器之一效應。
進一步言之，不特別限制第二可變電阻層132之厚度與穿隧障壁層12之厚度之間的一關係。然而，為在其中相對於第一電極11施加一正電壓至第二電極14之形成操作期間優先施加一電壓至第二可變電阻 層132，較佳地，第二可變電阻層132之厚度大於穿隧障壁層12之厚度。此與第二可變電阻層132之帶隙大於穿隧障壁層12之帶隙的意義相同。根據此，可將其電阻改變的一區域(切換區域22)之位置固定至第二可變電阻層132。
此外，當穿隧障壁層12用作一電阻組件時或當在設定操作或重新設定操作期間施加至可變電阻層13之一電壓藉由具有非線性電壓電流特性之穿隧障壁層12而具有特定高值時，較佳地，穿隧障壁層12之厚度為大。提供一電位障壁(諸如形成於第一可變電阻層131與第一電極11之間的穿隧障壁層12)使得可變電阻元件具有非線性電壓電流特性。此與穿隧障壁層12之帶隙大於第一可變電阻層131之帶隙的意義相同。
同時，存在第二可變電阻層132之一最佳厚度以由第二可變電阻層132改變電阻(以在第二可變電阻層132中形成切換區域22)。基於形成於細絲21中之切換區域22之位置的固定或非線性電壓電流特性，相對於第二可變電阻層132之最佳厚度改變穿隧障壁層12之厚度。
具有此結構的非揮發性記憶體裝置之操作亦與第一實施例之操作相同。然而，在第二實施例中，歸因於穿隧障壁層12，在形成操作期間施加一電位差異至第二可變電阻層132，使得切換區域22形成於第二可變電阻層132之細絲21中。
第二實施例具有與第一實施例之效應相同的效應。進一步言之，在第二實施例中，在其中第一可變電阻層131、第二可變電阻層132及第二電極14以此順序堆疊於第一電極11上方之可變電阻元件中包含不促成一電阻改變之穿隧障壁層12。因此，在形成操作期間優先將一電壓施加至第二可變電阻層132，使得可取得在第二可變電阻層132中形成切換區域22之一效應。
(第一應用實例)
可將第一及第二實施例之記憶胞應用至使用下列可變電阻元件之一非揮發性記憶體裝置。
圖5係繪示根據一第一應用實例之一非揮發性記憶體裝置之一方塊圖的一實例之一圖。非揮發性記憶體裝置(例如，晶片)101包含一交叉點型記憶胞陣列102。一第一控制電路103安置於記憶胞陣列102在一X方向上之一末端上，且一第二控制電路104安置於記憶胞陣列102在與X方向交叉之一第二方向上之一末端上。
第一控制電路103基於(例如)一列位址信號選擇記憶胞陣列102之一列。進一步言之，第二控制電路104基於(例如)一行位址信號選擇記憶胞陣列102之一行。第一及第二控制電路103及104控制記憶胞陣列102之記憶元件中的資料寫入及自記憶胞陣列102之記憶元件的資料抹除及讀取。
在此，例如在此非揮發性記憶體裝置101中，寫入被稱作設定且抹除被稱作重新設定。一設定狀態中之一電阻值僅需不同於一重新設定狀態中之一電阻值，且設定狀態中的電阻值是否大於或小於重新設定狀態中的電阻值不重要。此外，亦可達成一多階可變電阻記憶體，其之一記憶元件在一設定操作中藉由選擇性寫入由記憶元件所得之複數個電阻值的階層中之一階層以儲存多階資料。
一控制器105供應一控制信號及資料至一可變電阻記憶體101。將控制信號輸入至一命令介面電路106，且將資料輸入至一資料輸入輸出緩衝器107。控制器105可安置於晶片101中，且可安置於不同於晶片101之另一晶片(主機裝置)中。
命令介面電路106基於控制信號判定自控制器105供應之資料是否係命令資料。若資料係命令資料，則將資料自資料輸入輸出緩衝器107傳輸至一狀態機108。
狀態機108基於命令資料管理可變電阻記憶體101之操作。例 如，狀態機108基於自控制器105供應之命令資料管理一設定/重新設定操作及一讀取操作。控制器105接收由狀態機108管理之狀態資訊，且亦可判定可變電阻記憶體101之一操作結果。
在設定/重新設定操作及讀取操作中，控制器105供應一位址信號至可變電阻記憶體101。透過一位址緩衝器109將位址信號輸入至第一及第二控制電路103及104。
一電位供應電路110依基於自狀態機108輸出之一命令的一預定時序輸出一電壓脈衝或一電流脈衝，該電壓脈衝或電流脈衝對於(例如)設定/重新設定操作及讀取操作而言係必需的。電位供應電路110包含一脈衝產生器，且根據由命令資料及控制信號代表之一操作控制待輸出之一電壓值/一電流值及一電壓脈衝/一電流脈衝之一脈寬。
圖6係繪示圖1之記憶胞陣列之結構的一實例之一鳥瞰圖。圖2中所繪示之記憶胞陣列具有一交叉點型結構。交叉點型記憶胞陣列102安置於一基板111上方。基板111係一半導體基板(例如，一矽基板)或提供於半導體基板上之一層間絕緣薄膜。同時，當基板111係層間絕緣薄膜時，使用一場效應電晶體或類似物之一電路可如一記憶體之一周邊電路般形成於半導體基板之表面上，該半導體基板安置於交叉點型記憶胞陣列102下方。
例如，藉由複數個記憶胞陣列(其等亦被稱作記憶胞陣列)之堆疊結構形成交叉點型記憶胞陣列102。圖6繪示其中交叉點型記憶胞陣列102可由在一Z方向(垂直於基板111之一主平面的一方向)上堆疊之四個記憶胞陣列M1、M2、M3及M4形成的一情況作為一實例。記憶胞陣列之數目可係兩個或更多個。在此，在Z方向上鄰近彼此堆疊之記憶胞陣列共用線。同時，交叉點型記憶胞陣列102可由一記憶胞陣列形成。
當複數個記憶胞陣列M1、M2、M3及M4如圖6中所繪示般堆疊 時，位址信號包含(例如)一記憶胞陣列選擇信號、一列位址信號及一行位址信號。第一及第二控制電路103及104基於(例如)記憶胞陣列選擇信號選擇複數個堆疊記憶胞陣列之一者。第一及第二控制電路103及104可在複數個堆疊記憶胞陣列之一者上執行資料之寫入、抹除及讀取，且可在複數個堆疊記憶胞陣列之兩個或更多個或全部上同步執行資料之寫入、抹除及讀取。
記憶胞陣列M1由在X方向及一Y方向上以一陣列之形式安置之複數個單元單位CU1形成。相似於記憶胞陣列M1，記憶胞陣列M2由以一陣列之形式安置之複數個單元單位CU2形成、記憶胞陣列M3由以一陣列之形式安置之複數個單元單位CU3形成且記憶胞陣列M4由以一陣列之形式安置之複數個單元單位CU4形成。單元單位CU1、CU2、CU3及CU4之各者由已在第一或第二實施例中描述之可變電阻元件形成。
進一步言之，線L1(j-1)、L1(j)及L1(j+1)，線L2(i-1)、L2(i)及L2(i+1)，線L3(j-1)、L3(j)及L3(j+1)，線L4(i-1)、L4(i)及L4(i+1)與線L5(j-1)、L5(j)及L5(j+1)自基板111以此順序安置在基板111上方。自基板111之奇數線，即線L1(j-1)、L1(j)及L1(j+1)，線L3(j-1)、L3(j)及L3(j+1)與線L5(j-1)、L5(j)及L5(j+1)在Y方向上延伸。此外，自半導體基板111之偶數線，即線L2(i-1)、L2(i)及L2(i+1)與線L4(i-1)、L4(i)及L4(i+1)在X方向上延伸。將此等線用作字線或位元線。
安置於最低位置上之第一記憶胞陣列M1安置於第一線L1(j-1)、L1(j)及L1(j+1)與第二線L2(i-1)、L2(i)及L2(i+1)之間。在於記憶胞陣列M1上執行之設定/重新設定操作及讀取操作中，將線L1(j-1)、L1(j)及L1(j+1)與線L2(i-1)、L2(i)及L2(i+1)之一者用作字線且其之另一者用作位元線。
記憶胞陣列M2安置於第二線L2(i-1)、L2(i)及L2(i+1)與第三線 L3(j-1)、L3(j)及L3(j+1)之間。在於記憶胞陣列M2上執行之設定/重新設定操作及讀取操作中，將線L2(i-1)、L2(i)及L2(i+1)與線L3(j-1)、L3(j)及L3(j+1)之一者用作字線且其之另一者用作位元線。
記憶胞陣列M3安置於第三線L3(j-1)、L3(j)及L3(j+1)與第四線L4(i-1)、L4(i)及L4(i+1)之間。在於記憶胞陣列M3上執行之設定/重新設定操作及讀取操作中，將線L3(j-1)、L3(j)及L3(j+1)與線L4(i-1)、L4(i)及L4(i+1)之一者用作字線且其之另一者用作位元線。
記憶胞陣列M4安置於第四線L4(i-1)、L4(i)及L4(i+1)與第五線L5(j-1)、L5(j)及L5(j+1)之間。在於記憶胞陣列M4上執行之設定/重新設定操作及讀取操作中，將線L4(i-1)、L4(i)及L4(i+1)與線L5(j-1)、L5(j)及L5(j+1)之一者用作字線且其之另一者用作位元線。
在此，單元單位CU1、CU2、CU3及CU4分別安置於其中線L1(j-1)、L1(j)及L1(j+1)與線L2(i-1)、L2(i)及L2(i+1)彼此交叉之部分上、其中線L2(i-1)、L2(i)及L2(i+1)與線L3(j-1)、L3(j)及L3(j+1)彼此交叉之部分上、其中線L3(j-1)、L3(j)及L3(j+1)與線L4(i-1)、L4(i)及L4(i+1)彼此交叉之部分上及其中線L4(i-1)、L4(i)及L4(i+1)與線L5(j-1)、L5(j)及L5(j+1)彼此交叉之部分上。即，單元單位安置於交叉點型記憶胞陣列102中其中在Z方向上連續堆疊之複數個線彼此交叉的部分上。
圖7係繪示交叉點型記憶胞陣列之線及單元單位之結構的一實例之一透視圖。在此繪示圖6之兩個記憶胞陣列M1及M2之單元單位CU1及CU2。在此情況下，圖6之兩個記憶胞陣列M3及M4之單元單位的結構與圖6之兩個記憶胞陣列M1及M2之單元單位的結構相同。
單元單位CU1及CU2之各者由一記憶元件形成。該記憶元件具有其中可變電阻層13及穿隧障壁層12如第一或第二實施例中所描述般在兩個電極之間堆疊的一結構。然而，在此情況下，用作位元線或字線 之線可用作第一或第二實施例之第一及第二電極11及14。
圖8A及圖8B係繪示第一及第二控制電路之一佈局之一第一實例的圖。對應於圖6中所繪示之記憶胞陣列M1、M2、M3及M4之任一層的一記憶胞陣列Ms由如圖8A中所繪示般以一陣列之形式安置的複數個單元單位CUs形成。單元單位CUs之一末端連接至線Ls(j-1)、Ls(j)及Ls(j+1)，且單元單位CUs之另一末端連接至線Ls+1(i-1)、Ls+1(i)及Ls+1(i+1)。
一記憶胞陣列Ms+1由如圖8B中所繪示般以一陣列之形式安置的複數個單元單位CUs+1形成。單元單位CUs+1之一末端連接至線Ls+1(i-1)、Ls+1(i)及Ls+1(i+1)，且單元單位CUs+1之另一末端連接至線Ls+2(j-1)、Ls+2(j)及Ls+2(j+1)。然而，s係1、3、5、7、......。
第一控制電路103透過切換元件SW1在X方向上連接至線Ls+1(i-1)、Ls+1(i)及Ls+1(i+1)之一末端。切換元件SW1由(例如)控制信號Φs+1(i-1)、Φs+1(i)及Φs+1(i+1)控制。切換元件SW1由(例如)一N通道場效應電晶體(FET)形成。第二控制電路104透過切換元件SW2在Y方向上連接至線Ls(j-1)、Ls(j)及Ls(j+1)之一末端。切換元件SW2由(例如)控制信號Φs(j-1)、Φs(j)及Φs(j+1)控制。切換元件SW2由(例如)一N通道FET形成。第二控制電路104透過切換元件SW2'在Y方向上連接至線Ls+2(j-1)、Ls+2(j)及Ls+2(j+1)之一末端。切換元件SW2'由(例如)控制信號Φs+2(j-1)、Φs+2(j)及Φs+2(j+1)控制。切換元件SW2'由(例如)一N通道FET形成。
圖9係繪示第一及第二控制電路之佈局之一第二實例的一圖。同時，因為圖9之記憶胞陣列Ms、Ms+1、Ms+2及Ms+3的內部結構實質上與圖8A或圖8B中所繪示之記憶胞陣列的內部結構相同，所以未在圖9中繪示記憶胞陣列之內部結構。
第二實例之佈局與第一實例之佈局的不同在於第一控制電路103 分別安置於記憶胞陣列Ms、Ms+1、Ms+2及Ms+3在X方向上之兩個末端上，且第二控制電路104分別安置於記憶胞陣列Ms、Ms+1、Ms+2及Ms+3在Y方向上之兩個末端上。然而，s係1、5、9、13、......。
第一控制電路103透過切換元件SW1分別連接至線Ls+1(i-1)、Ls+1(i)及Ls+1(i+1)在X方向上之兩個末端。切換元件SW1由(例如)控制信號Φs+1(i-1)、Φs+1(i)、Φs+1(i+1)、Φs+3(i-1)、Φs+3(i)及Φs+3(i+1)控制。切換元件SW1由(例如)一N通道FET形成。第二控制電路104透過切換元件SW2分別連接至線Ls(j-1)、Ls(j)及Ls(j+1)在Y方向上之兩個末端。切換元件SW2由(例如)控制信號Φs(j-1)、Φs(j)、Φs(j+1)、Φs+2(j-1)、Φs+2(j)及Φs+2(j+1)控制。切換元件SW2由(例如)一N通道FET形成。
在相關技術中，一可變電阻層及一二極體安置於交叉點型記憶胞陣列102之單元單位之各者中以使彼此串聯連接。然而，在第一應用實例中，已將一記憶體元件安置於單元單位中，該記憶體元件具有其中第一或第二實施例中所描述之可變電阻層13(其在第一實施例之情況下由一層形成且在第二實施例之情況下由具有不同電阻的兩層形成)與穿隧障壁層12彼此串聯連接的一結構。圖10係示意性繪示穿隧障壁層之電壓電流特性之一實例的一圖。在圖10中，一水平軸代表施加至穿隧障壁層12之一電壓且一垂直軸代表在穿隧障壁層12中流動之電流。因為如圖10中所繪示之穿隧障壁層12具有非線性度，所以可取得與當提供一二極體時所取得之一效應相同的效應。
當在其中不包含二極體之複數個單元單位連接至一線的情況下執行設定操作或重新設定操作時，存在其中除選定之單元單位外的其他單元單位可操作之一情況。然而，因為在第一應用實例之情況下，穿隧障壁層12具有圖10中所繪示之非線性電壓電流特性，所以可防止電流在除選定之單元單位外的其他單元單位中流動。
進一步言之，因為穿隧障壁層12之厚度足夠小於已用於相關技術中之一二極體的厚度，所以可使得單元單位之尺寸比過去更小。
在第一應用實例中，根據第一或第二實施例之可變電阻元件已安置於其中在X方向上延伸的第一線與在Y方向上延伸的第二線彼此交叉之位置上，且切換元件已透過線連接至可變電阻元件。因此，因為在相關技術中一可變電阻元件及一選擇器(二極體)已提供於其中第一與第二線彼此交叉之位置的各者上，所以不可減小非揮發性記憶體裝置之尺寸。相比之下，在第一應用實例中，可達成與一二極體之功能相同之功能，同時將二極體自結構排除。因此，除第一及第二實施例之效應外，可藉由二極體之厚度取得減小非揮發性記憶體裝置之尺寸的一效應。
(第二應用實例)
可將第一及第二實施例之記憶胞應用至使用下列可變電阻元件之一非揮發性記憶體裝置。將在一第二應用實例中描述其中將第一及第二實施例之記憶胞應用至一非揮發性記憶體裝置的一情況，該非揮發性記憶體裝置具有其中n(n係等於或大於2之一自然數)個可變電阻元件連接至一選擇電晶體之nR-1Tr結構。
圖11係繪示根據一第二應用實例之一非揮發性記憶體裝置之一主要部分之一實例的一圖。非揮發性記憶體裝置包含一記憶胞陣列211、一列解碼器212、一行解碼器213、一上層區塊214、一電源215及一控制電路216。
記憶胞陣列211包含彼此交叉之複數個字線WL與複數個位元線BL及安置於其中字線WL與位元線BL彼此交叉之部分中的記憶胞MC。列解碼器212在存取(資料之抹除、寫入及讀取)期間選擇一字線WL。行解碼器213在存取期間選擇一位元線BL，且包含控制一存取操作之一驅動器。
上層區塊214選擇一記憶胞MC，其係記憶胞陣列211中之一存取目標。上層區塊214給定列解碼器212及行解碼器213一列位址及一行位址。電源215產生對應於針對抹除資料之一操作、針對寫入資料之一操作及針對讀取資料之一操作的預定電壓之一組合，且將該組合供應至列解碼器212及行解碼器213。控制電路216根據來自外側之一命令執行控制以發送一位址至上層區塊214或類似者，且亦控制電源215。
圖12係繪示記憶胞陣列之一電路圖之一實例的一圖，且圖13係繪示記憶胞陣列之堆疊結構之一實例的一透視圖。同時，在圖12中一X方向、一Y方向及一Z方向彼此垂直，且X方向係垂直於圖12之平面的一方向。進一步言之，在X方向上重複提供圖12中所繪示之結構。
如圖12中所繪示，除上文已描述之字線WL、位元線BL及記憶胞MC外，記憶胞陣列211包含選擇電晶體STr、全域位元線GBL及選擇閘極線SG。
如圖12及圖13中所繪示，字線WL1至WL4在Z方向上以一預定間距配置且在X方向上延伸。位元線BL在X方向及Y方向上以一矩陣之形式配置，且在Z方向上延伸。記憶胞MC安置於其中字線WL與位元線BL彼此交叉之部分上。因此，記憶胞MC在X方向、Y方向及Z方向上以一三維矩陣之形式配置。如圖12中所繪示，記憶胞MC包含可變電阻元件VR。已在第一或第二實施例中描述之可變電阻元件用作可變電阻元件VR。
如圖12中所繪示，選擇電晶體STr提供於位元線BL之一末端與全域位元線GBL之間。全域位元線GBL在X方向上以一預定間距並排配置，且在Y方向上延伸。一全域位元線GBL共同連接至在Y方向上成行配置之複數個選擇電晶體STr之一末端。
進一步言之，在Y方向上彼此鄰近配置的兩個選擇電晶體STr之 閘極電極可彼此共同連接。選擇閘極線SG在Y方向上以一預定間距並排配置，且在X方向上延伸。一選擇閘極線SG共同連接至在X方向上成行配置之複數個選擇電晶體STr之閘極電極。同時，亦可藉由使兩個選擇電晶體STr之Y方向上彼此鄰近配置的閘極電極彼此分隔開，以獨立操作兩個選擇電晶體STr。
下一步，將描述第二應用實例之記憶胞陣列211的堆疊結構。圖14係沿著圖13之線A-A所得之一橫截面圖的一實例，且圖15係圖13之一俯視圖的一實例。同時，未在圖13及圖15中繪示一層間絕緣薄膜。
如圖13及圖14中所繪示，記憶胞陣列211包含堆疊於一基板220上方之一選擇電晶體層230及一記憶層240。選擇電晶體層230用作選擇電晶體STr，且記憶層240用作記憶胞MC。
如圖13及圖14中所繪示，選擇電晶體層230包含導電層231、層間絕緣薄膜232、導電層233及層間絕緣薄膜234。導電層231、層間絕緣薄膜232、導電層233及層間絕緣薄膜234在垂直於基板220之Z方向上堆疊。導電層231用作全域位元線GBL，且導電層233用作選擇閘極線SG及選擇電晶體STr之閘極。
導電層231具有與基板220平行在X方向上以一預定間距並排配置之條的形狀且在Y方向上延伸(參見圖15)。儘管未在圖13中繪示，然層間絕緣薄膜形成於複數個導電層231之間。
層間絕緣薄膜232經形成以覆蓋導電層231之上表面，且用以使導電層231與選擇閘極線SG(導電層233)電絕緣。將導電層233形成為在Y方向上以一預定間距並排配置之條的形狀且在X方向上延伸(參見圖15)。沈積層間絕緣薄膜234以覆蓋導電層233之側表面及上表面。例如，導電層231及233由多晶矽製成。層間絕緣薄膜232及234由氧化矽(SiO2)製成。
進一步言之，如圖13及圖14中所繪示，選擇電晶體層230包含(例 如)柱形半導體層235及閘極絕緣層236。半導體層235用作選擇電晶體STr之主體(通道)，且閘極絕緣層236用作選擇電晶體STr之閘極絕緣薄膜。
半導體層235在X方向及Y方向上以一矩陣之形狀安置，且在Z方向上延伸。此外，半導體層235與導電層231之上表面接觸，且透過閘極絕緣層236與導電層233在Y方向上之側表面接觸。此外，半導體層235包含在Z方向上自較低側朝向較高側堆疊之一N+型半導體層235a、一P+型半導體層235b及一N+型半導體層235c。
如圖13及圖14中所繪示，N+型半導體層235a在Y方向上之側表面透過閘極絕緣層236與層間絕緣薄膜232接觸。P+型半導體層235b在Y方向上之側表面透過閘極絕緣層236與導電層233之側表面接觸。N+型半導體層235c在Y方向上之側表面透過閘極絕緣層236與層間絕緣薄膜234接觸。N+型半導體層235a及235c由其中植入一N+型摻雜劑之多晶矽製成，且P+型半導體層235b由其中植入一P+型摻雜劑之多晶矽製成。閘極絕緣層236由(例如)氧化矽(SiO2)製成。同時，可在半導體層235與下文將描述之一導電層243之間及在半導體層與導電層231之間形成一障壁金屬層(未在圖14中繪示障壁金屬層)。
如圖13及圖14中所繪示，記憶層240包含在Z方向上交替堆疊之層間絕緣薄膜241a至241d與251及導電層242a至242d。導電層242a至242d分別用作字線WL1至WL4。當在Z方向上觀察時，導電層242a至242d之各者具有在X方向上面向彼此之一對梳齒的形狀(參見圖15)。即，在Y方向上交替形成屬於具有一對梳齒之形狀的導電層之一者的字線WLiR(i=1至4)及屬於其之另一者的字線WLiL(參見圖12)。可藉由採用具有梳齒之形狀的導電層減少連接至字線WL之接觸件的數目。同時，層間絕緣薄膜241a至241d與251由(例如)氧化矽(SiO2)製成，且導電層242a至242d由(例如)多晶矽製成。
進一步言之，如圖13及圖14中所繪示，記憶層240包含(例如)柱形導電層243及可變電阻元件形成層244。提供可變電阻元件形成層244以使得在X方向上、在Y方向上配置之複數個柱形導電層243之兩個側表面共用該可變電阻元件形成層244。導電層243用作位元線BL。在插入導電層243與導電層242a至242d之間的區域中，可變電阻元件形成層244用作第一或第二實施例中已描述之可變電阻元件VR。然而，在此情況下，可採取用作位元線或字線之導電層243及244以將其等用作第一或第二實施例之第一及第二電極11及14。
導電層243在X方向及Y方向上以一矩陣之形式安置。導電層243之較低末端與半導體層235之上表面接觸，且導電層243以一柱的形式在Z方向上延伸。儘管未在圖13中繪示，然層間絕緣薄膜形成於在X方向上並排配置之導電層243之間。
可變電阻元件形成層244提供於導電層243在Y方向上之側表面與層間絕緣薄膜241a至241d在Y方向上之側表面之間。進一步言之，可變電阻元件形成層244提供於導電層243在Y方向上之側表面與導電層242a至242d在Y方向上之側表面之間。導電層243由(例如)多晶矽製成。此外，可變電阻元件形成層244具有其中使可變電阻層13及穿隧障壁層12堆疊之一結構。
下一步，將簡要描述針對具有此結構之非揮發性記憶體裝置的一設定操作、一重新設定操作及一讀取操作。
當執行針對將一特定選定之記憶胞MC自一高電阻狀態改變至一低電阻狀態的一設定操作時，施加一預定設定電壓Vset至對應於連接至記憶胞MC之一位元線BL的一選定之全域位元線GBL，且施加(例如)0V之一電壓至其他未選定之全域位元線GBL。進一步言之，施加(例如)0V之一電壓至連接至選定之記憶胞MC的一選定之字線WL，且施加設定電壓Vset之一半的一電壓Vset/2至其他未選定之字線。此 外，選擇性地施加電流至連接至位元線BL之一選擇電晶體STr，且使其他選擇電晶體維持在一非導電狀態中。因此，施加設定電壓Vset僅至選定之記憶胞MC，使得執行設定操作。
此外，當執行針對將一特定選定之記憶胞MC自一低電阻狀態改變至一高電阻狀態之一重新設定操作時，施加一預定重新設定電壓Vreset至對應於連接至記憶胞MC之一位元線BL的一選定之全域位元線GBL，且施加(例如)0V之一電壓至其他未選定之全域位元線GBL。進一步言之，施加(例如)0V之一電壓至連接至選定之記憶胞MC的一選定之字線WL，且施加重新設定電壓Vreset之一半的一電壓Vreset/2至其他未選定之字線。此外，選擇性地施加電流至連接至位元線BL之一選擇電晶體STr，且使其他選擇電晶體維持在一非導電狀態中。因此，施加重新設定電壓Vreset僅至選定之記憶胞MC，使得執行設定操作。
在針對讀取一記憶胞之狀態的一讀取操作中，施加一預定讀取電壓Vread至對應於連接至記憶胞MC之一位元線BL的一選定之全域位元線GBL，且施加(例如)0V之一電壓至其他未選定之全域位元線GBL。進一步言之，施加(例如)0V之一電壓至連接至選定之記憶胞MC的一選定之字線WL，且施加讀取電壓Vread之一半的一電壓Vread/2至其他未選定之字線。此外，選擇性地施加電流至連接至位元線BL之一選擇電晶體STr，且使其他選擇電晶體維持在一非導電狀態中。因此，施加讀取電壓Vread僅至選定之記憶胞MC，使得執行讀取操作。
甚至在第二應用實例之非揮發性記憶體裝置中，如第一應用實例中所描述，已將一記憶體元件而非一二極體安置於記憶胞中，該記憶元件具有其中第一或第二實施例中所描述之可變電阻層13(其在第一實施例之情況下由一層形成且在第二實施例之情況下由具有不同電 阻的兩層形成)與穿隧障壁層12彼此串聯連接的一結構。因為如圖10中所繪示，穿隧障壁層12具有非線性度，所以可藉由在記憶胞中提供穿隧障壁層12取得與當提供一二極體時所取得之一效應相同的效應。因此，當刪除、寫入及讀取資料時可防止電流在除選定之記憶胞外的其他記憶胞中流動。
進一步言之，在具有如圖13中所繪示之一三維結構的非揮發性記憶體裝置中，可藉由提供穿隧障壁層12而非提供一二極體而減小各記憶胞之尺寸。
在第二應用實例中，已將第一或第二實施例中所描述的可變電阻元件安置於其中二維地安置且在Z方向上延伸之位元線與在X方向上延伸之字線彼此交叉的位置之各者上。即使其中可變電阻元件如上文所描述般三維地安置之非揮發性記憶體裝置在厚度方向上具有一限制，非揮發性記憶體裝置仍具有藉由安置於可變電阻元件中之穿隧障壁層12取得一負載電阻器效應的一效應，無需增加可變電阻層13之厚度。
儘管已描述特定實施例，然僅舉例而言提出此等實施例，且其等非旨在限制本發明之範疇。實際上，本文所描述之新穎實施例可以各種其他形式體現；此外，在不背離本發明之精神的情況下，可作出以本文所描述之實施例之形式的各種省略、替代及改變。隨附申請專利範圍及其等之等效物旨在涵蓋將處在本發明之範疇及精神內的此等形式或修改。
11‧‧‧第一電極
12‧‧‧穿隧障壁層
13‧‧‧可變電阻層
14‧‧‧第二電極

Claims (19)

  1. 一種非揮發性記憶體裝置，其包括：一第一佈線，其在一第一方向上延伸；一第二佈線，其形成於與該第一佈線之高度不同的一高度上且在與該第一方向交叉之一第二方向上延伸；及一記憶胞，其安置於其中該第一與該第二佈線交叉之一位置上以插入該第一與該第二佈線之間，其中該記憶胞包含其之一電阻狀態可由待施加之一電信號改變的一可變電阻層，及由提供為與該可變電阻層接觸之一絕緣薄膜形成的一穿隧障壁層，且該穿隧障壁層提供為接近該第一佈線，在將該可變電阻層自一高電阻狀態改變至一低電阻狀態之設定操作期間施加一正電壓至該第一佈線。
  2. 如請求項1之非揮發性記憶體裝置，其中該穿隧障壁層之厚度等於或小於該可變電阻層之厚度。
  3. 如請求項1之非揮發性記憶體裝置，其中該穿隧障壁層由一金屬氧化物或一金屬氮化物製成。
  4. 如請求項3之非揮發性記憶體裝置，其中該穿隧障壁層由選自由氧化矽、氮化矽、氧化鋁、氮化鋁、Ta2O5、HfO2及ZrO2組成之一群組的至少一者製成。
  5. 如請求項1之非揮發性記憶體裝置，其中該可變電阻層由其之一電阻值基於電信號可逆地改變的一材料製成，該等電信號在該第一與該第二佈線之間給定且具有不同極性。
  6. 如請求項1之非揮發性記憶體裝置，其中該可變電阻層包含經形成與該穿隧障壁層接觸之一第一層，及經形成與該第一層接觸且其之電阻率高於該第一層之電阻率的一第二層。
  7. 如請求項6之非揮發性記憶體裝置，其中該第二層之厚度不同於該穿隧障壁層之該厚度。
  8. 如請求項7之非揮發性記憶體裝置，其中該穿隧障壁層之該厚度等於或小於該第二層之該厚度。
  9. 如請求項7之非揮發性記憶體裝置，其中該穿隧障壁層之該厚度大於該第二層之該厚度。
  10. 如請求項6之非揮發性記憶體裝置，其中該穿隧障壁層之一帶隙等於或小於該第二層之一帶隙。
  11. 如請求項6之非揮發性記憶體裝置，其中該穿隧障壁層之一帶隙等於或大於該第一層之一帶隙。
  12. 一種非揮發性記憶體裝置，其包括：複數個第一佈線，其等安置於交叉之一第一方向及一第二方向上且在垂直於該第一及該第二方向之一第三方向上延伸；複數個第二佈線，其等在該第二方向上延伸且在該等第一佈線之該第三方向上以一間隔提供；記憶胞，其等安置於其中該等第一與該等第二佈線交叉之位置上以插入該等第一與該等第二佈線之間；及選擇電晶體，其等提供於該等第一佈線之末端部分上，其中該記憶胞包含其之一電阻狀態可由待施加之一電信號改變的一可變電阻層，及由提供為與該可變電阻層接觸之一絕緣薄膜形成的一穿隧障壁層，且該穿隧障壁層提供為接近一佈線，在將該可變電阻層自一高 電阻狀態改變至一低電阻狀態之設定操作期間施加有關該第一佈線之一正電壓至該佈線。
  13. 如請求項12之非揮發性記憶體裝置，其中該穿隧障壁層之該厚度等於或小於該可變電阻層之該厚度。
  14. 如請求項12之非揮發性記憶體裝置，其中該穿隧障壁層由一金屬氧化物或一金屬氮化物製成。
  15. 如請求項14之非揮發性記憶體裝置，其中該穿隧障壁層由選自由氧化矽、氮化矽、氧化鋁、氮化鋁、Ta2O5、HfO2及ZrO2組成之一群組的至少一者製成。
  16. 如請求項12之非揮發性記憶體裝置，其中該可變電阻層由其之一電阻值基於電信號可逆地改變的一材料製成，該等電信號在該等第一與該等第二佈線之間給定且具有不同極性。
  17. 如請求項12之非揮發性記憶體裝置，其中該可變電阻層包含經形成與該穿隧障壁層接觸之一第一層，及經形成與該第一層接觸且其之電阻率高於該第一層之電阻率的一第二層。
  18. 如請求項17之非揮發性記憶體裝置，其中該第二層之該厚度不同於該穿隧障壁層之該厚度。
  19. 如請求項18之非揮發性記憶體裝置，其中該穿隧障壁層之該厚度等於或小於該第二層之該厚度。
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