JP2013254539A - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP2013254539A JP2013254539A JP2012129421A JP2012129421A JP2013254539A JP 2013254539 A JP2013254539 A JP 2013254539A JP 2012129421 A JP2012129421 A JP 2012129421A JP 2012129421 A JP2012129421 A JP 2012129421A JP 2013254539 A JP2013254539 A JP 2013254539A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- column
- row
- selection
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Semiconductor Memories (AREA)
Abstract
【課題】 半導体記憶装置のメモリセルを構成する可変抵抗素子の特性バラツキの影響を実質的に低減して、性能向上を図る。
【解決手段】 第1及び第2電極を有し、第1及び第2電極間に電圧を印加することで、第1及び第2電極間の電気抵抗が変化し、変化した電気抵抗に応じた情報を記憶する可変抵抗素子3を2つ含むメモリセル1を備える半導体記憶装置であって、メモリセル1に対する情報の書き換え動作時に、メモリセル1を構成する2つの可変抵抗素子3に対して、第1及び第2電極の一方を基準として他方に同極性の書き換え電圧が印加されて、当該2つの可変抵抗素子3に対して、電気抵抗の高抵抗化または低抵抗化の何れか一方が実行され、メモリセル1に記憶された情報の読み出し動作時に、メモリセル1を構成する2つの可変抵抗素子3が電気的に直列に接続され、当該直列接続した2つの可変抵抗素子3の直列抵抗の状態が検出される。
【選択図】 図1
【解決手段】 第1及び第2電極を有し、第1及び第2電極間に電圧を印加することで、第1及び第2電極間の電気抵抗が変化し、変化した電気抵抗に応じた情報を記憶する可変抵抗素子3を2つ含むメモリセル1を備える半導体記憶装置であって、メモリセル1に対する情報の書き換え動作時に、メモリセル1を構成する2つの可変抵抗素子3に対して、第1及び第2電極の一方を基準として他方に同極性の書き換え電圧が印加されて、当該2つの可変抵抗素子3に対して、電気抵抗の高抵抗化または低抵抗化の何れか一方が実行され、メモリセル1に記憶された情報の読み出し動作時に、メモリセル1を構成する2つの可変抵抗素子3が電気的に直列に接続され、当該直列接続した2つの可変抵抗素子3の直列抵抗の状態が検出される。
【選択図】 図1
Description
本発明は、両端に電圧を印加することで当該両端間の電気抵抗が変化し、変化した電気抵抗に応じた情報を記憶可能な2端子構造の可変抵抗素子を有する半導体記憶装置に関する。
フラッシュメモリに代表される不揮発性半導体記憶装置は、大容量で小型の情報記録媒体としてコンピュータ、通信、計測機器、自動制御装置及び個人の周辺に用いられる生活機器等の広い分野において用いられており、より安価で大容量の不揮発性半導体記憶装置に対する需要は非常に大きい。これは、電気的に書き換えが可能であり、しかも電源を切ってもデータが消えない点から、容易に持ち運びの可能なメモリカードや携帯電話等や装置稼動の初期設定として不揮発に記憶しておくデータストレージ、プログラムストレージ等としての機能を発揮することが可能等の理由による。
また、近年新しい材料を用いた不揮発性半導体記憶装置が幾つか提案されており、RRAM(Resistance Random Access Memory、RRAMはシャープ株式会社の登録商標)はその有望な候補の一つである。RRAMは読み出し電流よりも大きな電流を流すことで抵抗が変化する可変抵抗素子を用いてメモリ機能を実現しているもので、高速性、大容量性、低消費電力性等、そのポテンシャルの高さから、その将来性が期待されている。
下記の特許文献1では、RRAMの一例として、可変抵抗素子を備えた不揮発性メモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数のワード線と複数のビット線とを配列してなるメモリセルアレイを一または複数有する半導体記憶装置が開示されている。
RRAMで用いられるメモリセルとして、電気抵抗の変化により情報を記憶する可変抵抗素子の一端側と選択トランジスタのソース(またはドレイン)を接続した構成(1T1R型)のメモリセルがあり、メモリセルアレイ内において、可変抵抗素子の他端側と選択トランジスタのドレイン(またはソース)の何れか一方が列方向に沿って共通のビット線に接続し、その他方がソース線に共通に接続し、選択トランジスタのゲートが行方向に沿って共通のワード線に接続している。斯かる構成において、メモリセルアレイに接続するワード線、ビット線、及び、ソース線に夫々所定の印加条件で電圧を印加することで、メモリセルの記憶情報の書き換え動作及び読み出し動作を実現している。
書き換え動作において、可変抵抗素子は、可変抵抗素子の両端間に第1の書き換え電圧(以下、適宜「リセット電圧」と称す)を印加することで電気抵抗が第1状態(低抵抗状態)から第2状態(高抵抗状態)に変化し(以下、適宜「リセット動作」と称す)、可変抵抗素子の両端間に第2の書き換え電圧(以下、適宜「セット電圧」と称す)を印加することで電気抵抗が第2状態から第1状態へ変化する(以下、適宜「セット動作」と称す)。
例えば、下記の特許文献1では、図13に示すメモリセル41及びメモリセルアレイ40の構成が採用されている。具体的には、図13に示すように、可変抵抗素子42の一端側と選択トランジスタ43のドレインが接続してメモリセル41が構成され、可変抵抗素子2の他端側がビット線BLに、選択トランジスタ43のソースがソース線SLに接続している。従って、特許文献1では、メモリセル41が可変抵抗素子42と選択トランジスタ43の直列回路で形成されているため、非選択行のメモリセル41については選択トランジスタ43がオフ(非導通)となり、選択メモリセル以外の可変抵抗素子42を通過する電流経路を遮断できる。
尚、特許文献1では、可変抵抗素子42として、電気的ストレスにより電気抵抗が変化し電気的ストレス解除後も変化した電気抵抗が保持される素子の使用が提案されており、一例として、マンガンを含有するペロブスカイト構造の酸化物、更には、チタン、ニッケル、バナジウム、ジルコニウム、タングステン、コバルト、亜鉛、鉄、銅の中から選択される元素の酸化物や酸窒化物等を含む材料が開示されている。
次に、図13に示すメモリセルアレイ40に対する読み出し動作を説明する。読み出し対象の選択メモリセルに接続する選択ビット線BLに読み出し電圧を印加するため、選択ビット線BLに接続するビット線選択トランジスタ(図示せず)を導通状態にする。同時に、選択メモリセル内の選択トランジスタ43のゲートに接続する選択ワード線WLをワード線ドライバ(図示せず)により高レベルとして、当該選択トランジスタ43を導通状態にする。また、ソース線SLを基準電圧、例えば0V(接地電圧)とする。この結果、選択メモリセル内の選択トランジスタ43と可変抵抗素子42を通過する選択ビット線BLの読み出し電圧からソース線SLの接地電圧への読み出し電流経路が形成される。一方、非選択メモリセルに対しては、ワード線ドライバにより非選択ワード線WLを低レベル、例えば0Vとし、また、非選択ビット線BLを低レベル、例えば0V、またはオープン状態(高インピーダンス状態)とすることにより、選択ビット線BLからソース線SLまでの電流経路としては、選択メモリセル内の可変抵抗素子42を通過する上記読み出し電流経路以外の電流経路は存在しない。上述のビット線BL、ワード線WL及びソース線SLへの電圧印加条件により、選択メモリセル内の可変抵抗素子42の電気抵抗の変化のみが、ビット線BLに流れる電流の変化となって現れ、その電流量を読み出し回路(図示せず)にて判別することにより、選択メモリセルに記憶された情報を正確に読み出すことが可能となる。
一方、可変抵抗素子のセル面積の縮小および製造コストの低減を図る必要から、メモリセル当たり2ビットの情報が記憶可能なメモリセル構造がある。一例として、下記の特許文献2に、1つの選択トランジスタに2つの可変抵抗素子の並列回路を直列に接続した1T2R型のメモリセル構造が提案されている。
特許文献2で提案されている1T2R型のメモリセル構造では、各抵抗変化素子の上部電極に夫々異なるビット線が接続されている。当該メモリセルは、ワード線電位によって選択トランジスタがオン状態になって、メモリセルが選択され、更に、各抵抗変化素子の上部電極に接続する2本のビット線の何れか一方に所定の読み出し電圧、リセット電圧、または、セット電圧が印加されることによって、選択されたメモリセル内の一方の可変抵抗素子が選択され、読み出し動作、リセット動作、または、セット動作が行われる構成となっている。当該メモリセル構造では、可変抵抗素子の抵抗状態を可変抵抗素子単位で読み出すため、個々の可変抵抗素子のセット動作またはリセット動作に不良が生じたら、間違った情報が記憶されることになる。この点は、特許文献1に開示されている1T1R型のメモリセル構造においても同様である。
ところで、メモリセルアレイ内の多数のメモリセルを配置した場合、メモリセル内の可変抵抗素子の特性が、メモリセルアレイ内でばらつくため、可変抵抗素子に両端に同じリセット電圧或いはセット電圧を同様の印加条件で印加しても、リセット動作後或いはセット動作後の可変抵抗素子の電気抵抗にバラツキが生じる。当該バラツキをそのまま放置すると、読み出し動作において読み出し不良、読み出し速度の低下、動作電圧マージンの低下等が生じ、好ましくない。このため、リセット動作及びセット動作後に、各メモリセルの可変抵抗素子の抵抗状態を読み出し、一定のバラツキ許容範囲内に収まっているかを検証し、当該範囲外の場合には、再度、リセット動作またはセット動作を繰り返し、各動作後の可変抵抗素子の抵抗状態をバラツキ許容範囲内に収まるための処理(「ベリファイ動作」と称す)を行う必要が生じる。
当該ベリファイ動作は、可変抵抗素子の抵抗状態が一定のバラツキ許容範囲内に収まっているかを検証するための特殊なベリファイ読み出し動作と、当該読み出し結果と期待値との比較、当該比較結果に応じて、リセット動作またはセット動作を再度繰り返すという一連の動作及び判断を行う必要があり、書き換え動作に要する総時間が可変抵抗素子の特性によって長くなるとともに、半導体記憶装置内の回路構成も複雑になる。
本発明は、上記の問題点に鑑みてなされたもので、その目的は、2端子構造の両端に電圧を印加することで、当該両端間の電気抵抗が変化し、変化した電気抵抗に応じた情報を記憶可能な可変抵抗素子を有する半導体記憶装置において、可変抵抗素子の特性バラツキの影響を実質的に低減して、半導体記憶装置の性能向上を図る点にある。
上記目的を達成するため、本発明は、第1及び第2電極を有し、前記第1及び第2電極間に電圧を印加することで、前記第1及び第2電極間の電気抵抗が変化し、変化した前記電気抵抗に応じた情報を記憶する可変抵抗素子を2つ含むメモリセルを備える半導体記憶装置であって、
前記メモリセルに対する情報の書き換え動作時に、前記メモリセルを構成する2つの前記可変抵抗素子に対して、前記第1及び第2電極の一方を基準として他方に同極性の書き換え電圧が、同時にまたは個別に印加されて、当該2つの前記可変抵抗素子に対して、前記電気抵抗の高抵抗化または低抵抗化の何れか一方が実行され、
前記メモリセルに記憶された情報の読み出し動作時に、前記メモリセルを構成する2つの前記可変抵抗素子が電気的に直列に接続され、当該直列接続した2つの前記可変抵抗素子の直列抵抗の状態が検出されることを第1の特徴とする半導体記憶装置を提供する。
前記メモリセルに対する情報の書き換え動作時に、前記メモリセルを構成する2つの前記可変抵抗素子に対して、前記第1及び第2電極の一方を基準として他方に同極性の書き換え電圧が、同時にまたは個別に印加されて、当該2つの前記可変抵抗素子に対して、前記電気抵抗の高抵抗化または低抵抗化の何れか一方が実行され、
前記メモリセルに記憶された情報の読み出し動作時に、前記メモリセルを構成する2つの前記可変抵抗素子が電気的に直列に接続され、当該直列接続した2つの前記可変抵抗素子の直列抵抗の状態が検出されることを第1の特徴とする半導体記憶装置を提供する。
尚、上記第1の特徴の半導体記憶装置において、同極性の書き換え電圧とは、前記第1及び第2電極の一方を基準として他方に印加される書き換え電圧が、2つの前記可変抵抗素子間で極性が同じであることを意味している。
更に、上記第1の特徴の半導体記憶装置において、前記メモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを有し、
前記メモリセルが、1つの前記可変抵抗素子と1つの選択トランジスタを直列に接続してなるサブメモリセルを2つ備え、前記サブメモリセルの一端同士が接続して前記メモリセルの中間端子を形成し、前記サブメモリセルの各他端を前記メモリセルの第1端子及び第2端子として構成され、
同一行に配置された前記メモリセルの2つの前記選択トランジスタのゲート端子が、行毎に設けられた行方向に延伸する行選択線に共通に接続し、同一列に配置された前記メモリセルの前記第1端子が、列方向に延伸する列毎に設けられた第1列選択線に共通に接続し、同一列に配置された前記メモリセルの前記第2端子と前記中間端子の何れか一方が、列方向に延伸する列毎に設けられた第2列選択線に共通に接続し、同一列または同一行に配置された前記メモリセルの前記第2端子と前記中間端子の何れか他方が、列方向または行方向に延伸する基準電圧供給線に共通に接続していることを第2の特徴とする。
前記メモリセルが、1つの前記可変抵抗素子と1つの選択トランジスタを直列に接続してなるサブメモリセルを2つ備え、前記サブメモリセルの一端同士が接続して前記メモリセルの中間端子を形成し、前記サブメモリセルの各他端を前記メモリセルの第1端子及び第2端子として構成され、
同一行に配置された前記メモリセルの2つの前記選択トランジスタのゲート端子が、行毎に設けられた行方向に延伸する行選択線に共通に接続し、同一列に配置された前記メモリセルの前記第1端子が、列方向に延伸する列毎に設けられた第1列選択線に共通に接続し、同一列に配置された前記メモリセルの前記第2端子と前記中間端子の何れか一方が、列方向に延伸する列毎に設けられた第2列選択線に共通に接続し、同一列または同一行に配置された前記メモリセルの前記第2端子と前記中間端子の何れか他方が、列方向または行方向に延伸する基準電圧供給線に共通に接続していることを第2の特徴とする。
更に、上記第2の特徴の半導体記憶装置において、同一列に配置された前記メモリセルの前記第2端子が、前記第2列選択線に共通に接続し、同一行に配置された前記メモリセルの前記中間端子が、行方向に延伸する前記基準電圧供給線に共通に接続していることが好ましい。
更に、上記第2の特徴の半導体記憶装置において、同一列に配置された前記メモリセルの前記第2端子が、前記第2列選択線に共通に接続し、同一列に配置された前記メモリセルの前記中間端子が、列方向に延伸する前記基準電圧供給線に共通に接続していることが好ましい。更に、1つの前記メモリセルが、行方向の一方側に隣接する他の前記メモリセル間で、前記第1端子同士が相互に接続して同じ前記第1列選択線を共有し、行方向の他方側に隣接する他の前記メモリセル間で、前記第2端子同士が相互に接続して同じ前記第2列選択線を共有していることが好ましい。
更に、上記第2の特徴の半導体記憶装置において、同一列に配置された前記メモリセルの前記中間端子が、前記第2列選択線に共通に接続し、同一列または同一行に配置された前記メモリセルの前記第2端子が、列方向または行方向に延伸する前記基準電圧供給線に共通に接続していることが好ましい。
更に、上記第2の特徴の半導体記憶装置において、前記書き換え動作時に、前記書き換え動作の対象となる書き換え選択行の前記行選択線に前記書き換え動作に応じた選択行電圧を印加して前記書き換え選択行の前記メモリセル内の前記選択トランジスタをオン状態に制御し、前記書き換え動作の対象でない書き換え非選択行の前記行選択線に前記書き換え動作に応じた非選択行電圧を印加して前記書き換え非選択行の前記メモリセル内の前記選択トランジスタをオフ状態に制御し、前記書き換え動作の対象となる書き換え選択列の前記メモリセルの前記中間端子に接続する前記第2列選択線と前記基準電圧供給線の何れか一方を基準として、前記書き換え選択列の前記メモリセルの前記第1端子に接続する前記第1列選択線と、前記書き換え選択列の前記メモリセルの前記第2端子に接続する前記第2列選択線と前記基準電圧供給線の何れか他方に、前記電気抵抗の高抵抗化または低抵抗化に応じた所定の書き換え動作電圧を印加することが好ましい。
更に、上記第2の特徴の半導体記憶装置において、前記読み出し動作時に、前記読み出し動作の対象となる読み出し選択行の前記行選択線に前記読み出し動作に応じた選択行電圧を印加して前記選択行の前記メモリセル内の前記選択トランジスタをオン状態に制御し、前記読み出し動作の対象でない読み出し非選択行の前記行選択線に前記読み出し動作に応じた非選択行電圧を印加して前記読み出し非選択行の前記メモリセル内の前記選択トランジスタをオフ状態に制御し、前記読み出し動作の対象となる読み出し選択列の前記メモリセルの前記中間端子に接続する前記第2列選択線と前記基準電圧供給線の何れか一方をフローティング状態とし、前記読み出し選択列の前記メモリセルの前記第1端子に接続する前記第1列選択線と、前記読み出し選択列の前記メモリセルの前記第2端子に接続する前記第2列選択線と前記基準電圧供給線の何れか他方との間に所定の読み出し動作電圧または読み出し動作電流を印加することが好ましい。
更に、上記第1または第2の特徴の半導体記憶装置において、前記可変抵抗素子が、前記第1電極と前記第2電極間に挟持された金属酸化物または金属酸窒化物からなる可変抵抗体を備えて構成されることが好ましい。
上記各特徴の半導体記憶装置では、1つのメモリセル内に2つの可変抵抗素子を備え、当該2つの可変抵抗素子に対して、電気抵抗の高抵抗化(リセット動作)と低抵抗化(セット動作)の何れか一方の書き換え動作を行い、読み出し動作時に、2つの同じ抵抗状態(高抵抗状態または低抵抗状態)の可変抵抗素子を電気的に直列に接続して、2つの可変抵抗素子の直列抵抗を読み出す構成となっている。ここで、セット動作では、可変抵抗素子の電気抵抗が低抵抗化するに従い、可変抵抗素子に流れる電流は、可変抵抗素子と直列に接続する負荷トランジスタ(例えば、メモリセル内の選択トランジスタ)に流れる電流により制限することができるため、セット動作後の低抵抗状態のバラツキは、当該負荷トランジスタに流れる電流よって抑制することができる。一方、リセット動作後の高抵抗状態のバラツキは、当該負荷トランジスタによる電流制御では抑制できず、可変抵抗素子自体の初期特性等に依存するため、セット動作後の低抵抗状態のバラツキに比較して大きくなる。リセット動作とセット動作間の当該抵抗状態のバラツキの差は、電圧印加により抵抗状態の変化が誘起される可変抵抗素子において一般的な現象と考えられる。
上述のように、上記各特徴の半導体記憶装置では、1つのメモリセル内に2つの可変抵抗素子に対して夫々個別にリセット動作またはセット動作を行うため、個々の可変抵抗素子においては、従来と同様に抵抗状態のバラツキが生じている。しかし、同じ抵抗状態の2つの可変抵抗素子を直列にして読み出し動作を行うために、個々の可変抵抗素子に生じている同じ抵抗状態のバラツキが平均化される。
ここで、注目すべき点は、読み出し動作時に、2つの同じ抵抗状態(高抵抗状態または低抵抗状態)の可変抵抗素子が電気的に直列に接続される点である。この結果、高抵抗状態の読み出し動作では、抵抗状態のバラツキは、低抵抗側に変動する場合が問題となるが、2つの可変抵抗素子の一方の電気抵抗が、低抵抗側に変動しても、2つの可変抵抗素子の直列抵抗は、バラツキの小さい方のより高抵抗状態の可変抵抗素子によって高抵抗状態が維持されるため、高抵抗状態のバラツキの影響が抑制される。一方、低抵抗状態の読み出し動作では、抵抗状態のバラツキは、高抵抗側に変動する場合が問題となり、2つの可変抵抗素子の一方の電気抵抗が、高抵抗側に変動すると、当該高抵抗側に変動した可変抵抗素子によって上記直列抵抗が高抵抗化して、読み出しマージンが低下する。つまり、2つの可変抵抗素子を直列にして読み出し動作を行う場合は、2つの可変抵抗素子の内の高抵抗側の可変抵抗素子によって、抵抗状態が決定される。従って、当該直列抵抗に対して読み出し動作を行うと、高抵抗状態のバラツキは実質的に抑制されるが、低抵抗状態のバラツキに対しては、抑制効果が発揮されず、従来の1T1R型或いは1T2R型のメモリセル構造の場合と同じである。しかし、上述のように、リセット動作後の高抵抗状態のバラツキとセット動作後の低抵抗状態のバラツキを比較すると、高抵抗状態のバラツキの方が大きいため、2つの可変抵抗素子を直列にして読み出し動作を行うことで、読み出し動作マージンを大きく改善できることになる。
更に、メモリセルが、抵抗状態のバラツキの大きい可変抵抗素子を単独で有しないため、データ保持特性、エンデュランス、ディスターブ等の信頼性も改善される。
以下において、本発明の半導体記憶装置(以下、適宜「本装置」と称す)の実施形態につき図面を参照して説明する。
図1に、本装置のメモリセル1の基本回路構成を模式的に示す。メモリセル1は2つのサブメモリセル2で構成され、各サブメモリセル2は、1つの可変抵抗素子3と1つの選択トランジスタ4を直列接続して構成される。サブメモリセル2の一端同士が接続してメモリセル1の中間端子Nmが形成され、サブメモリセル2の各他端が夫々メモリセル1の第1端子N1及び第2端子N2となる。図1に示すように、サブメモリセル2の組み合わせ方によって、3通りのメモリセル1が構成される。第1タイプのメモリセル1は、図1(a)に示すように、2つのサブメモリセル2を可変抵抗素子3側で接続して構成される。第2タイプのメモリセル1は、図1(b)に示すように、2つのサブメモリセル2を選択トランジスタ4側で接続して構成される。また、第3タイプのメモリセル1は、図1(c)に示すように、2つのサブメモリセル2の一方の選択トランジスタ4側と他方の可変抵抗素子3側を接続して構成される。尚、図1(c)では、2つのサブメモリセル2の一方の可変抵抗素子3側の端部を第1端子N1とし、他方の選択トランジスタ4側の端部を第2端子N2としているが、第1端子N1と第2端子N2を入れ替えても良い。
可変抵抗素子3は、第1及び第2電極を有し、当該第1及び第2電極間にリセット電圧を印加することで、当該第1及び第2電極間の電気抵抗が低抵抗状態から高抵抗状態に変化し、上記リセット電圧とは逆極性のセット電圧を印加することで、当該第1及び第2電極間の電気抵抗が高抵抗状態から低抵抗状態に変化し、当該変化後の電気抵抗が保持されることで、当該抵抗状態に応じた情報を不揮発的に記憶することができる記憶素子として機能する。
選択トランジスタ4は、後述する本装置のメモリセルアレイ10の周辺回路を構成するMOSFETに使用されるものと同じnチャネル型或いはpチャネル型のMOSFETで、本実施形態では、閾値電圧が正電圧(例えば、+0.1V〜+1.0V程度、好ましくは、+0.5V程度)のエンハンスメント(ノーマリーオフ)型のnチャネル型MOSFETの使用を想定する。尚、一般的なMOSFETでは、ゲート電極を挟んだ2つの不純物拡散領域の一方がドレイン領域で他方がソース領域となるが、2つの不純物拡散領域の何れをドレイン領域またはソース領域とするかは回路構成によって決定される。本実施形態のメモリセル1では、MOSFETのソース領域とドレイン領域の規定方法を反転させても実質的な回路動作は同じである。
図2(a)〜(c)に、第1〜第3タイプの各メモリセル2の断面構造の一例を模式的に示す。尚、図2(a)〜(c)では、メモリセル2の構成要素の配置関係及び接続関係を容易に理解できるように要部を強調して図示しているため、各部の寸法比は必ずしも実際のメモリセル2と同じではない。
また、メモリセル1内の2つのサブメモリセル2の配置関係は、2つのサブメモリセル2を行方向に並べて配置する場合と、列方向に並べて配置する場合の2つの回路配置が考えられるが、等価回路としては同じである。本実施形態では、選択トランジスタ4のゲート電極の延伸方向(図中のX方向)を行方向としており、図2(a)〜(c)は便宜的に、2つのサブメモリセル2を列方向に並べて配置する場合を図示しているが、2つのサブメモリセル2を行方向に並べて配置する場合は、2つのサブメモリセル2を境界部分で折り畳んだ構造となる。
図2に示すように、各サブメモリセル2において、p型半導体基板(またはp型ウェル)20の表面に、例えばSTI (Shallow Trench Isolation)等の素子分離膜21が形成され、当該素子分離膜21に囲まれて互いに分離された活性領域の少なくとも一部にゲート絶縁膜22が形成され、ゲート絶縁膜22の少なくとも一部を覆う例えば多結晶シリコンからなるゲート電極23が形成され、更に、ゲート絶縁膜22の下部にチャネル領域24が形成され、チャネル領域24の両側にp型半導体基板20と逆導電型(n型)の不純物拡散領域25,26が夫々ソース領域及びドレイン領域として形成され、選択トランジスタ4が形成されている。
p型半導体基板20上に層間絶縁膜27が形成され、不純物拡散領域25,26の上部の層間絶縁膜27に内部に導電性材料が充填されたコンタクトホール28,29が形成されている。本実施形態では、不純物拡散領域25と接続するコンタクトホール28上に、可変抵抗素子3の下部電極3aが形成され、下部電極3a上に、可変抵抗体3b及び上部電極3cが順番に積層され、下部電極3a、可変抵抗体3b及び上部電極3cからなる3層構造の可変抵抗素子3が形成されている。これにより、選択トランジスタ4と可変抵抗素子3が直列に接続されたサブメモリセル2が形成される。
図2(a)に示す第1タイプのメモリセル2では、2つのサブメモリセル2の夫々の可変抵抗素子3の上部電極3cが上層の金属配線31及びビア32を介して相互に接続して、メモリセル2の中間端子Nmが形成されている。尚、メモリセル2の中間端子Nmは、2つのサブメモリセル2の夫々の可変抵抗素子3の上部電極3cが直接相互に接続して形成されても良い。また、2つのサブメモリセル2の選択トランジスタ4は、素子分離膜21によって分離されている。2つのサブメモリセル2の各コンタクトホール29の上部に接続する下部電極3aと同層の2つの金属配線30によって、メモリセル2の第1端子N1と第2端子N2が夫々形成される。図中、中間端子Nm及び第1及び第2端子N1,N2は、必要に応じて更に上層の金属配線(図示せず)と、夫々の上部に形成された層間絶縁膜に形成された内部に導電性材料が充填されたビア(図示せず)を介して接続する。
図2(b)に示す第2タイプのメモリセル2では、2つのサブメモリセル2の夫々の可変抵抗素子3の上部電極3cが相互に分離して、メモリセル2の第1端子N1と第2端子N2が形成される。2つのサブメモリセル2の選択トランジスタ4は、素子分離膜21によって分離されずに、2つの選択トランジスタ4の不純物拡散領域26が相互に接続し、2つのサブメモリセル2で1つのコンタクトホール29を共有し、コンタクトホール29の上部に接続する下部電極3aと同層の1つの金属配線30によって、メモリセル2の中間端子Nmが形成されている。図中、中間端子Nm及び第1及び第2端子N1,N2は、必要に応じて更に上層の金属配線(図示せず)と、夫々の上部に形成された層間絶縁膜に形成された内部に導電性材料が充填されたビア(図示せず)を介して接続する。
図2(c)に示す第3タイプのメモリセル2では、2つのサブメモリセル2の選択トランジスタ4は、素子分離膜21によって分離されている。一方のサブメモリセル2の可変抵抗素子3の上部電極3cと他方のサブメモリセル2のコンタクトホール29の上部に接続する下部電極3aと同層の1つの金属配線30が、上層の金属配線31及びビア32を介して相互に接続して、メモリセル2の中間端子Nmが形成されている。一方のサブメモリセル2のコンタクトホール29の上部に接続する下部電極3aと同層の1つの金属配線30と、他方のサブメモリセル2の可変抵抗素子3の上部電極3cにより、メモリセル2の第1端子N1と第2端子N2が夫々形成されている。
尚、可変抵抗素子3は、上述の如く、下部電極3aと上部電極3c(一方が第1電極で他方が第2電極に相当)間にリセット電圧を印加することで、下部電極3aと上部電極3c間の電気抵抗が低抵抗状態から高抵抗状態に変化し、上記リセット電圧とは逆極性のセット電圧を印加することで、当該電気抵抗が高抵抗状態から低抵抗状態に変化する記憶素子であれば、その素子形状や可変抵抗体3bの材料は特定のものに限定されない。本実施形態では、可変抵抗体3bの材料として、金属酸化物または金属酸窒化物、例えば、半導体製造プロセスと親和性がある酸化ハフニウム(HfOx)、酸化ジルコニウム(ZrOx)、酸化チタン(TiOx)、酸化タンタル(TaOx)、酸化タングステン(WOx)、酸化アルミ(AlOx)、酸窒化ハフニウム(HfOxNy)、酸窒化ジルコニウム(ZrOxNy)、酸窒化チタン(TiOxNy)、酸窒化タンタル(TaOxNy)、酸窒化タングステン(WOxNy)、酸窒化アルミ(AlOxNy)等を用いることを想定する。
尚、可変抵抗体3bは、金属酸化物または金属酸窒化物の単体ではなく、金属酸化物または金属酸窒化物を、例えば、Ti、Ta、Hf、Zr、TiN、Pt、Ru、Wからなる金属、またはRuO2、IrO2、ITOの導電性酸化物で挟み込んだ構造としても良く、上述の如く、下部電極3aと上部電極3c間にリセット電圧を印加することで、下部電極3aと上部電極3c間の電気抵抗が低抵抗状態から高抵抗状態に変化し、上記リセット電圧とは逆極性のセット電圧を印加することで、当該電気抵抗が高抵抗状態から低抵抗状態に変化する限りにおいて、可変抵抗体3bの形状及び材料は特に限定しないが、上述の材料を用いることが所望の特性を得られるため好ましい。
尚、下部電極3aと可変抵抗体3bと上部電極3cの3層構造の可変抵抗素子3の各層の材料及び膜厚の一例として、下部電極3a(TiN、100nm)、可変抵抗体3b(HfOx、3nm)、上部電極3c(Ta、50nm)が想定される。
図3〜図5に、本装置のメモリセルアレイ10の3つの基本構造を模式的に示す。何れのアレイ構造においても、メモリセルアレイ10は、メモリセル1を行方向及び列方向に夫々複数、マトリクス状に配列して構成される。図3〜図5に示す例では、m行×n列のアレイが図示されている。図中の各信号線の添え字は、行番号または列番号を示している。また、図3〜図5に示す例では、第1タイプのメモリセル1を用いてメモリセルアレイ10を構成しているが、第2または第3タイプのメモリセル1を用いても良い。但し、第3タイプのメモリセル1の場合、書き換え動作時に後述する制約が発生する。また、以下の説明では、メモリセル1は2つのサブメモリセル2を行方向に並べて配置して構成される場合を想定する。
図3〜図5に示す何れのアレイ構造においても、同一行に配置されたメモリセル1の2つの選択トランジスタ4のゲート端子は、行毎に設けられた行方向に延伸するワード線WL(行選択線に相当)に共通に接続する。尚、メモリセル1内のサブメモリセル2を列方向に並べて配置する場合は、2つの選択トランジスタ4が列方向に分離するため、行毎に行方向に延伸する同じワード線WLを2本設けることになる。
また、図3〜図5に示す何れのアレイ構造においても、同一列に配置されたメモリセルの第1端子N1が、列毎に設けられた列方向に延伸する第1ビット線BLa(第1列選択線に相当)に共通に接続する。
図3に示す第1のアレイ構造では、同一列に配置されたメモリセル1の第2端子N2が、列毎に設けられた列方向に延伸する第2ビット線BLb(第2列選択線に相当)に共通に接続し、同一行に配置されたメモリセルの中間端子Nmが、行毎に設けられた行方向に延伸するソース線SL(基準電圧供給線に相当)に共通に接続している。尚、ソース線SLは、行毎に個別に駆動しても良く、また、全ての行のソース線SLを相互に接続して一括して駆動しても良い。
図4に示す第2のアレイ構造では、同一列に配置されたメモリセル1の第2端子N2が、列毎に設けられた列方向に延伸する第2ビット線BLb(第2列選択線に相当)に共通に接続し、同一列に配置されたメモリセルの中間端子Nmが、列毎に設けられた列方向に延伸するソース線SL(基準電圧供給線に相当)に共通に接続している。第1のアレイ構造との相違点は、中間端子Nmに接続するソース線SLの延伸方向が、行方向ではなく、列方向で第1及び第2ビット線BLa,BLbと平行している点である。尚、ソース線SLは、列毎に個別に駆動しても良く、また、全ての列のソース線SLを相互に接続して一括して駆動しても良い。後者の場合、第1のアレイ構造において、全ての行のソース線SLを相互に接続して一括して駆動する場合と等価な回路構成となる。
図5に示す第3のアレイ構造では、全てのメモリセル1の第2端子N2が、ソース線SL(基準電圧供給線に相当)に共通に接続し、同一列に配置されたメモリセル1の中間端子Nmが、列毎に設けられた列方向に延伸する第2ビット線BLb(第2列選択線に相当)に共通に接続している。第1及び第2のアレイ構造との相違点は、中間端子Nmが第2ビット線BLbに接続し、第2端子N2がソース線SLに接続している点である。尚、ソース線SLを列毎に列方向に延伸するように設け、列毎に個別に駆動しても良く、この場合、同一列に配置されたメモリセルの第2端子N2を同一列のソース線SLに共通に接続する。また、ソース線SLを行毎に行方向に延伸するように設け、行毎に個別に駆動しても良く、この場合、同一行に配置されたメモリセルの第2端子N2を同一行のソース線SLに共通に接続する。
更に、図4に示す第2のアレイ構造において、ソース線SLが列毎に個別に駆動される場合、図6に示すように、行方向に隣接する2つのメモリセル1の一方と、第1端子N1同士を相互に接続して1本の第1ビット線BLaを共有し、行方向に隣接する2つのメモリセル1の他方と、第2端子N2同士を相互に接続して1本の第2ビット線BLbを共有するアレイ構造とすることができる。
次に、図3〜図6に示す各アレイ構造のメモリセルアレイ10に対する2種類の書き換え動作(リセット動作、セット動作)について、メモリセル1が第1〜第3タイプの夫々の場合について、図7のタイミング図を参照して説明する。図7(a)〜(c)が、メモリセル1が第1〜第3タイプの場合に夫々順番に対応している。図7では、書き換え動作の対象となる選択メモリセルの選択トランジスタ4のゲート端子に接続するワード線WL、選択メモリセルの第1端子N1に接続する第1ビット線BLa、選択メモリセルの第2端子N1に接続するアレイ構造によって異なる第2ビット線BLbまたはソース線SL、及び、選択メモリセルの中間端子Nmに接続するアレイ構造によって異なる第2ビット線BLbまたはソース線SLの各電圧波形が模式的に図示されている。電圧波形の左側に示す端子名N1,N2,Nmの右側の括弧内の信号線は、夫々、3つのアレイ構造における各端子N1,N2,Nmに接続する信号線(第1ビット線BLa,第2ビット線BLb,ソース線SL)に対応している。
先ず、図7(a)に示すように、メモリセル1が第1タイプの場合のリセット動作では、リセット動作の対象となる選択メモリセルの第1端子N1に接続する第1ビット線BLaと、第2端子N2に接続する信号線(第1及び第2のアレイ構造では第2ビット線BLb、第3のアレイ構造ではソース線SL)に、夫々基準電圧Vss(例えば、接地電圧)を印加し、中間端子Nmに接続する信号線(第1及び第2のアレイ構造ではソース線SL、第3のアレイ構造では第2ビット線BLb)に、一定期間T1rstの間、基準電圧Vssを基準として正極性の所定のリセット動作電圧Vrstを印加し、選択メモリセルに接続するワード線WLに、上記一定期間T1rstと少なくともリセット動作に必要な時間重複する期間T2rstの間、第1及び第2端子N1,N2に基準電圧Vssが印加された状態で選択トランジスタ4をオン状態とする選択行電圧Vwrstを印加する。尚、第1及び第2端子N1,N2に印加される基準電圧Vssは、中間端子Nmに印加されるリセット動作電圧Vrstを基準とすれば、負極性のリセット動作電圧(Vss−Vrst)と見做すこともできる。以上の電圧印加状況下において、選択メモリセルの2つのサブメモリセル2の各可変抵抗素子3で、下部電極3aに基準電圧Vssにオン状態の選択トランジスタ4の電圧降下分を加えた電圧が印加され、上部電極3cにリセット動作電圧Vrstが印加され、その差電圧がリセット電圧として、下部電極3aと上部電極3c間に印加され、2つのサブメモリセル2の各可変抵抗素子3の抵抗状態が夫々高抵抗化する。
尚、リセット動作の対象でない非選択メモリセルに対しては、選択メモリセルと異なる非選択行のメモリセル1に接続する非選択ワード線WLに、選択トランジスタ4をオフ状態とする非選択行電圧Vwoff(例えば、接地電圧Vss)を印加することで、当該非選択メモリセルのリセット動作が阻止される。また、選択メモリセルと異なる非選択列のメモリセル1については、第1及び第2のアレイ構造では、列毎に設けられた非選択列の第1ビット線BLaと第2ビット線BLbにリセット動作電圧Vrstを印加することで、当該非選択行のメモリセル1のリセット動作が阻止される。また、第3のアレイ構造では、列毎に設けられた非選択列の第2ビット線BLbに基準電圧Vssを印加することで、当該非選択列のメモリセル1のリセット動作が阻止される。
次に、図7(a)に示すように、メモリセル1が第1タイプの場合のセット動作では、リセット動作の対象となる選択メモリセルの中間端子Nmに接続する信号線(第1及び第2のアレイ構造ではソース線SL、第3のアレイ構造では第2ビット線BLb)に、基準電圧Vss(例えば、接地電圧)を印加し、第1端子N1に接続する第1ビット線BLaと、第2端子N2に接続する信号線(第1及び第2のアレイ構造では第2ビット線BLb、第3のアレイ構造ではソース線SL)に、一定期間T1stの間、基準電圧Vssを基準として正極性の所定のセット動作電圧Vstを印加し、選択メモリセルに接続するワード線WLに、上記一定期間T1stと少なくともセット動作に必要な時間重複する期間T2stの間、第1及び第2端子N1,N2に印加されたセット電圧Vstを可変抵抗素子3側に転送可能に選択トランジスタ4をオン状態とする選択行電圧Vwstを印加する。当該選択行電圧Vwstは、セット動作電圧Vstに選択トランジスタ4の閾値電圧を加えた電圧より高電圧に設定される。選択行電圧Vwstの電圧値を調整して選択トランジスタ4のドレイン電流を制御することにより、セット動作時に可変抵抗素子3に流れる電流を制限できる。尚、中間端子Nmに印加される基準電圧Vssは、第1及び第2端子N1,N2に印加されるセット動作電圧Vstを基準とすれば、負極性のセット動作電圧(Vss−Vst)と見做すこともできる。以上の電圧印加状況下において、選択メモリセルの2つのサブメモリセル2の各可変抵抗素子3で、下部電極3aにセット電圧Vstからオン状態の選択トランジスタ4の電圧降下分を差し引いた電圧が印加され、上部電極3cに基準電圧Vssが印加され、その差電圧がセット電圧として、下部電極3aと上部電極3c間に印加され、2つのサブメモリセル2の各可変抵抗素子3の抵抗状態が夫々低抵抗化する。
尚、セット動作の対象でない非選択メモリセルに対しては、選択メモリセルと異なる非選択行のメモリセル1に接続する非選択ワード線WLに、選択トランジスタ4をオフ状態とする非選択行電圧Vwoff(例えば、接地電圧Vss)を印加することで、当該非選択メモリセルのセット動作が阻止される。また、選択メモリセルと異なる非選択列のメモリセル1については、第1及び第2のアレイ構造では、列毎に設けられた非選択列の第1ビット線BLaと第2ビット線BLbに基準電圧Vssを印加することで、当該非選択行のメモリセル1のセット動作が阻止される。また、第3のアレイ構造では、列毎に設けられた非選択列の第2ビット線BLbにセット動作電圧Vstを印加することで、当該非選択列のメモリセル1のリセット動作が阻止される。
メモリセル1が第2タイプの場合、各サブメモリセル2の可変抵抗素子3と選択トランジスタ4の配置が、第1タイプの場合と逆転し、メモリセル1の第1及び第2端子N1,N2側に、各可変抵抗素子3の上部電極3cが配置され、メモリセル1の中間端子Nm側に、各可変抵抗素子3の下部電極3aが配置されるため、図7(b)に示すように、メモリセル1が第1タイプの場合とは、第1及び第2端子N1,N2に印加される電圧と、中間端子Nmに印加される電圧が、リセット動作とセット動作の間で入れ替わる。上記以外は、メモリセル1が第1タイプの場合と同じであるので、重複する説明は省略する。
メモリセル1が第3タイプの場合、図7(c)に示すように、リセット動作とセット動作の夫々において、2つのサブメモリセル2に対する各動作を、一方のサブメモリセル2に対する動作と他方のサブメモリセル2に対する動作を2回に分けて行う。ここで、一方のサブメモリセル2に対するリセット動作とセット動作は、メモリセル1が第1タイプの場合と同様であり、他方のサブメモリセル2に対するリセット動作とセット動作は、メモリセル1が第1タイプの場合と同様である。
次に、図3〜図6に示す各アレイ構造のメモリセルアレイ10に対する読み出し動作について、メモリセル1が第1〜第3タイプの夫々の場合について、図8のタイミング図を参照して説明する。読み出し動作では、メモリセル1が第1〜第3タイプの何れであっても各信号線の電圧波形は同じである。図8では、読み出し動作の対象となる選択メモリセルの選択トランジスタ4のゲート端子に接続するワード線WL、選択メモリセルの第1端子N1に接続する第1ビット線BLa、選択メモリセルの第2端子N1に接続するアレイ構造によって異なる第2ビット線BLbまたはソース線SL、及び、選択メモリセルの中間端子Nmに接続するアレイ構造によって異なる第2ビット線BLbまたはソース線SLの各電圧波形が模式的に図示されている。尚、電圧波形が破線で表示されているものは、当該信号線の電圧レベルがフローティング状態(当該信号線が特定の電圧状態に直接駆動されていない状態)であることを示している。電圧波形の左側に示す端子名N1,N2,Nmの右側の括弧内の信号線は、夫々、3つのアレイ構造における各端子N1,N2,Nmに接続する信号線(第1ビット線BLa,第2ビット線BLb,ソース線SL)に対応している。
図8に示すように、読み出し動作の対象となる選択メモリセルの第2端子N2に接続する信号線(第1及び第2のアレイ構造では第2ビット線BLb、第3のアレイ構造ではソース線SL)に、基準電圧Vss(例えば、接地電圧)を印加し、中間端子Nmに接続する信号線(第1及び第2のアレイ構造ではソース線SL、第3のアレイ構造では第2ビット線BLb)には、メモリセルアレイ10の外側から電圧印加せずにフローティング状態とし、第1端子N1に接続する第1ビット線BLaに、一定期間T1rdの間、基準電圧Vssを基準として正極性の所定の読み出し動作電圧Vrdを印加し、選択メモリセルに接続するワード線WLに、上記一定期間T1rdと少なくとも読み出し動作に必要な時間重複する期間T2rdの間、第2端子N2に基準電圧Vssが印加された状態で2つの選択トランジスタ4を同時にオン状態とする選択行電圧Vwrdを印加する。
以上の電圧印加状況下において、選択メモリセルの2つのサブメモリセル2の各可変抵抗素子3に、2つの可変抵抗素子3の直列抵抗に応じた読み出し電流が流れる。具体的には、第1ビット線BLaから、選択メモリセルの第1端子N1、第1端子N1側のサブメモリセル2、選択メモリセルの中間端子Nm、第2端子N2側のサブメモリセル2、第2端子N2を経由して、第2端子N2に接続する信号線(第1及び第2のアレイ構造では第2ビット線BLb、第3のアレイ構造ではソース線SL)に至る電流経路が形成される。ここで、中間端子Nmに接続する信号線(第1及び第2のアレイ構造ではソース線SL、第3のアレイ構造では第2ビット線BLb)がフローティング状態であるので、中間端子Nmから選択メモリセル外に流れ出る電流、中間端子Nmから選択メモリセル外に流れ込む電流は無く、選択メモリセルの2つのサブメモリセル2の可変抵抗素子3を流れる電流は等しい。
例えば、第1ビット線BLaに、当該読み出し電流の大小を、例えば、第1ビット線BLaと電気的に接続する電流検知型のセンスアンプ(図示せず)によって判定することで、選択メモリセルに記憶された情報を読み出すことができる。尚、第1ビット線BLaに読み出し動作電圧Vrdを印加するのに代えて、第1ビット線BLaから第2端子N2に接続する信号線に向けて読み出し動作電流を流し、2つの可変抵抗素子3の直列抵抗に応じた読み出し電圧が第1ビット線BLaに出力されるのを、電圧検知型のセンスアンプ(図示せず)によって検知して、選択メモリセルに記憶された情報を読み出すようにしても良い。電流検知型或いは電圧検知型のセンスアンプとしては、周知のセンスアンプを使用することができるので、本実施形態では、センスアンプの詳細な説明は割愛する。
尚、中間端子Nmに接続する信号線(第1及び第2のアレイ構造ではソース線SL、第3のアレイ構造では第2ビット線BLb)が行毎または列毎に駆動可能な構成の場合、選択メモリセルの中間端子Nmに接続する信号線の寄生容量を低減でき、当該寄生容量の充放電に伴う読み出し動作の遅延を軽減できる。また、中間端子Nmに接続する信号線を読み出し動作の直前に、所定の中間電圧に設定した後にフローティング状態とする制御を行うようにしても良い。
尚、読み出し動作の対象でない非選択メモリセルに対しては、選択メモリセルと異なる非選択行のメモリセル1に接続する非選択ワード線WLに、選択トランジスタ4をオフ状態とする非選択行電圧Vwoff(例えば、接地電圧Vss)を印加することで、当該非選択メモリセルの読み出し動作が阻止され、当該非選択メモリセルを経由する電流経路が遮断されるため、選択メモリセルの読み出し動作に対する干渉が排除される。また、選択メモリセルと異なる非選択列のメモリセル1については、非選択列の第1ビット線BLaの読み出し動作電圧Vrdまたは読み出し動作電流を印加しないことで、当該非選択メモリセルの読み出し動作が阻止されるが、読み出し動作電圧Vrdまたは読み出し動作電流を印加した状態で、当該非選択列の第1ビット線BLaとセンスアンプ間の接続を遮断しても良い。
次に、上記のリセット動作とセット動作による抵抗状態の変化を測定した測定結果を図9に示す。図9に示す例では、リセット動作電圧を印加すると、可変抵抗素子3の電気抵抗が低抵抗状態から高抵抗状態に変化し、逆に、セット動作電圧を印加すると、可変抵抗素子3の電気抵抗が高抵抗状態から低抵抗状態に変化し、可変抵抗素子3の両端に印加される書き換え電圧の極性を交互に変化させることで、可変抵抗素子3の電気抵抗が低抵抗状態と高抵抗状態の間で交互にスイッチングを行い、当該抵抗状態の変化によって2値データを可変抵抗素子3に記憶し、且つ、書き換えできることが分かる。図9に示すリセット動作及びセット動作後の抵抗値は、上記読み出し動作によって、2つの可変抵抗素子3が電気的に直列接続された時の抵抗値になる。図9に示す例では、リセット動作において選択トランジスタ4の駆動電流を制限せず最大にして、メモリセル1の第1及び第2端子N1及びN2(下部電極3a側)を基準に−1.8V、20n秒の電圧パルスを中間電圧Nm(上部電極3c側)に印加した。一方、セット動作では、選択トランジスタ4の駆動電流を40μAに制限し、メモリセル1の第1及び第2端子N1及びN2(下部電極3a側)を基準に+2.5V、100n秒の電圧パルスを中間電圧Nm(上部電極3c側)に印加した。
次に、図10に、1000個のメモリセル1の2000個の各可変抵抗素子3に対してセット動作及びリセット動作を10回繰り返した後のセット動作後の2つの可変抵抗素子の直列抵抗の抵抗値の累積頻度分布と、リセット動作後の2つの可変抵抗素子の直列抵抗の抵抗値の累積頻度分布を示す。比較例として、図11に、従来の1T1R型のメモリセルによる、1000個のメモリセルの1000個の各可変抵抗素子3に対してセット動作及びリセット動作を10回繰り返した後のセット動作後の1つの可変抵抗素子の抵抗値の累積頻度分布と、リセット動作後の1つの可変抵抗素子の抵抗値の累積頻度分布を示す。図10と図11を対比すると、本装置のように、1つのメモリセル内に2つの可変抵抗素子3を備え、同様に書き換え動作を行い、2つの可変抵抗素子3の直列抵抗を読み出すことで、高抵抗状態における抵抗状態のバラツキが大幅に改善されることが分かる。これは、図11において累積確率約10%以下の抵抗値(約1MΩ以下)の可変抵抗素子3が、残りの約90%の1MΩ以上の抵抗値の可変抵抗素子3と電気的に直列に接続されることで、高抵抗状態の抵抗値の低抵抗側への変動が、より抵抗値の高い側の可変抵抗素子3によって吸収される結果となり、2つの可変抵抗素子3の直列抵抗のバラツキが抑制されることを示している。
次に、本装置のメモリセルアレイ10及びその周辺回路を含む概略の回路構成について、図12を参照して簡単に説明する。
図12に示すように、本装置は、上述のメモリセルアレイ10と、列デコーダ11、行デコーダ12、電圧スイッチ回路13、読み出し回路14、及び、制御回路15を備えて構成される。
列デコーダ11と行デコーダ12は、アドレス線16から制御回路15に入力されたアドレス入力に対応したメモリセルアレイ10の中から、読み出し動作、リセット動作、或いは、セット動作の対象となるメモリセルを選択する。通常の読み出し動作において、行デコーダ12は、アドレス線16に入力された信号に対応するメモリセルアレイ10のワード線WLを選択し、列デコーダ11は、アドレス線16に入力されたアドレス信号に対応するメモリセルアレイ20の第1及び第2ビット線BLa,BLbを選択する。また、リセット動作、セット動作、及び、これらに付随するベリファイ動作(リセット動作及びセット動作後のメモリセルの記憶状態を検証するための読み出し動作)では、行デコーダ12は、制御回路15で指定された行アドレスに対応するメモリセルアレイ10の1または複数のワード線WLを選択し、列デコーダ11は、制御回路15で指定された列アドレスに対応するメモリセルアレイ10の1または複数組の第1及び第2ビット線BLa,BLbを選択する。尚、本実施形態では、リセット動作後の可変抵抗素子3の抵抗値のバラツキが大幅に抑制されるため、リセット動作及びセット動作の夫々につきベリファイ動作を行わない選択もあり得る。行デコーダ12で選択された選択ワード線WLと列デコーダ11で選択された選択第1及び第2ビット線BLa,BLbに接続するメモリセル1が選択メモリセルとして選択される。尚、ソース線SLが行毎或いは列毎に個別に駆動可能に設けられている場合は、行デコーダ12または列デコーダ11が、行毎或いは列毎に設けられたソース線SLの選択的な駆動を行う。
制御回路15は、メモリセルアレイ10のリセット動作、セット動作(一括セット動作を含む)、読み出し動作の各動作における制御を行う。制御回路15は、アドレス線16から入力されたアドレス信号、データ線17から入力されたデータ入力(書き換え動作時)、制御信号線18から入力された制御入力信号に基づいて、行デコーダ12、列デコーダ11、電圧スイッチ回路13、メモリセルアレイ10の読み出し動作、リセット動作、及び、セット動作の各動作を制御する。図12に示す例では、制御回路15は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
電圧スイッチ回路13は、メモリセルアレイ10の読み出し動作、リセット動作、及び、セット動作の各動作時に必要なワード線WL(選択ワード線と非選択ワード線)、第1及び第2ビット線BLa,BLb(選択第1及び第2ビット線と非選択第1及び第2ビット線)、及び、ソース線SLの各印加電圧を動作モードに応じて切り替え、メモリセルアレイ10に供給する。従って、選択ワード線と非選択ワード線に印加される電圧は、電圧スイッチ回路13から行デコーダ12を介して供給され、選択第1及び第2ビット線と非選択第1及び第2ビット線に印加される電圧は、電圧スイッチ回路13から列デコーダ11を介して供給され、ソース線SLに印加される電圧は、電圧スイッチ回路13からソース線に直接、或いは、行デコーダ12または列デコーダ11を介して供給される。尚、図12中、Vccは本装置の電源電圧である。
読み出し回路14は、上述の電流検知型または電圧検知型のセンスアンプを備え、列デコーダ21で選択されたメモリセル1の第1端子N1と接続する第1ビット線BLaから、第2端子N2と接続する第2ビット線Blbまたはソース線SLへ流れる読み出し電流を、直接或いは電圧変換して、例えば参照電流或いは参照電圧と比較することにより、メモリセル1に記憶されている情報(2つの可変抵抗素子3の直列抵抗の抵抗状態)を判定し、その結果を制御回路15に転送し、データ線17へ出力する。
[別実施形態]
〈1〉上記実施形態では、可変抵抗素子3の書き換え電圧の属性として、リセット電圧の絶対値とセット電圧の絶対値が異なる場合を想定したが、書き換え電圧の属性は、使用する可変抵抗素子3の構造及び材料等に依存して変化するため、リセット電圧の絶対値とセット電圧の絶対値が同じ場合もあり得る。
〈1〉上記実施形態では、可変抵抗素子3の書き換え電圧の属性として、リセット電圧の絶対値とセット電圧の絶対値が異なる場合を想定したが、書き換え電圧の属性は、使用する可変抵抗素子3の構造及び材料等に依存して変化するため、リセット電圧の絶対値とセット電圧の絶対値が同じ場合もあり得る。
〈2〉更に、上記実施形態では、可変抵抗素子3の書き換え電圧の属性として、リセット動作時に、下部電極3aを基準として上部電極3cに印加されるリセット電圧が正電圧で、セット動作時に、下部電極3aを基準として上部電極3cに印加されるセット電圧が負電圧の場合を想定したが、リセット電圧及びセット電圧の極性は、可変抵抗素子3の構造及び材料等に依存して変化するため、上記実施形態で例示した極性に限定されるものではない。但し、セット動作時において、選択トランジスタ4等の選択メモリセル内の可変抵抗素子3と直列に接続するトランジスタの電流を制限して、セット動作時に可変抵抗素子3に流れる電流を制御する点は変わらない。
〈3〉上記実施形態では、メモリセル1は、図1に示すように、1つの可変抵抗素子3と1つの選択トランジスタ4を直列接続して構成される1T1R型のサブメモリセル2の一端同士が接続して構成される場合を例示したが、メモリセル1の構成は、2つの可変抵抗素子3を備え、リセット動作とセット動作の夫々を、当該2つの可変抵抗素子3に対して同時或いは個別に実行でき、且つ、読み出し動作において、当該2つの可変抵抗素子3を電気的に直列に接続して、当該2つの可変抵抗素子3の直列抵抗を検出できる構成であれば、上記実施形態で例示した回路構成に限定されるものではない。
〈4〉上記実施形態では、説明の簡単のため、メモリセルアレイ10が1つの場合について例示的に説明したが、メモリセルアレイ10の個数は、1つに限定されるものではなく、複数であっても構わない。
〈5〉また、上記実施形態の説明で示した電圧値は一例であり、本装置で使用される電圧印加条件や閾値電圧は、当該電圧値に限定されるものではない。
本発明は、2端子構造の両端に電圧を印加することで、当該両端間の電気抵抗が変化し、変化した電気抵抗に応じた情報を記憶可能な可変抵抗素子を有する半導体記憶装置に利用可能である。
1: メモリセル
2: サブメモリセル
3: 可変抵抗素子
3a: 可変抵抗素子の下部電極
3b: 可変抵抗体
3c: 可変抵抗素子の上部電極
4: 選択トランジスタ
10: メモリセルアレイ
11: 列デコーダ
12: 行デコーダ
13: 電圧スイッチ回路
14: 読み出し回路
15: 制御回路
16: アドレス線
17: データ線
18: 制御信号線
20: 半導体基板またはウェル
21: 素子分離膜
22: ゲート絶縁膜
23: ゲート電極
24: チャネル領域
25,26: 不純物拡散領域(ソース領域,ドレイン領域)
27: 層間絶縁膜
28,29: コンタクトホール
30,31: 金属配線
32: ビア
40: 従来のメモリセルアレイ
41: 1T1R型のメモリセル
42: 可変抵抗素子
43: 選択トランジスタ
BLa: 第1ビット線(第1列選択線)
BLb: 第2ビット線(第2列選択線)
N1: メモリセルの第1端子
N2: メモリセルの第2端子
Nm: メモリセルの中間端子
SL: ソース線(基準電圧供給線)
WL: ワード線(行選択線)
2: サブメモリセル
3: 可変抵抗素子
3a: 可変抵抗素子の下部電極
3b: 可変抵抗体
3c: 可変抵抗素子の上部電極
4: 選択トランジスタ
10: メモリセルアレイ
11: 列デコーダ
12: 行デコーダ
13: 電圧スイッチ回路
14: 読み出し回路
15: 制御回路
16: アドレス線
17: データ線
18: 制御信号線
20: 半導体基板またはウェル
21: 素子分離膜
22: ゲート絶縁膜
23: ゲート電極
24: チャネル領域
25,26: 不純物拡散領域(ソース領域,ドレイン領域)
27: 層間絶縁膜
28,29: コンタクトホール
30,31: 金属配線
32: ビア
40: 従来のメモリセルアレイ
41: 1T1R型のメモリセル
42: 可変抵抗素子
43: 選択トランジスタ
BLa: 第1ビット線(第1列選択線)
BLb: 第2ビット線(第2列選択線)
N1: メモリセルの第1端子
N2: メモリセルの第2端子
Nm: メモリセルの中間端子
SL: ソース線(基準電圧供給線)
WL: ワード線(行選択線)
Claims (9)
- 第1及び第2電極を有し、前記第1及び第2電極間に電圧を印加することで、前記第1及び第2電極間の電気抵抗が変化し、変化した前記電気抵抗に応じた情報を記憶する可変抵抗素子を2つ含むメモリセルを備える半導体記憶装置であって、
前記メモリセルに対する情報の書き換え動作時に、
前記メモリセルを構成する2つの前記可変抵抗素子に対して、前記第1及び第2電極の一方を基準として他方に同極性の書き換え電圧が、同時にまたは個別に印加されて、当該2つの前記可変抵抗素子に対して、前記電気抵抗の高抵抗化または低抵抗化の何れか一方が実行され、
前記メモリセルに記憶された情報の読み出し動作時に、
前記メモリセルを構成する2つの前記可変抵抗素子が電気的に直列に接続され、当該直列接続した2つの前記可変抵抗素子の直列抵抗の状態が検出されることを特徴とする半導体記憶装置。 - 前記メモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを有し、
前記メモリセルが、1つの前記可変抵抗素子と1つの選択トランジスタを直列に接続してなるサブメモリセルを2つ備え、前記サブメモリセルの一端同士が接続して前記メモリセルの中間端子を形成し、前記サブメモリセルの各他端を前記メモリセルの第1端子及び第2端子として構成され、
同一行に配置された前記メモリセルの2つの前記選択トランジスタのゲート端子が、行毎に設けられた行方向に延伸する行選択線に共通に接続し、
同一列に配置された前記メモリセルの前記第1端子が、列方向に延伸する列毎に設けられた第1列選択線に共通に接続し、
同一列に配置された前記メモリセルの前記第2端子と前記中間端子の何れか一方が、列方向に延伸する列毎に設けられた第2列選択線に共通に接続し、
同一列または同一行に配置された前記メモリセルの前記第2端子と前記中間端子の何れか他方が、列方向または行方向に延伸する基準電圧供給線に共通に接続していることを特徴とする請求項1に記載の半導体記憶装置。 - 同一列に配置された前記メモリセルの前記第2端子が、前記第2列選択線に共通に接続し、
同一行に配置された前記メモリセルの前記中間端子が、行方向に延伸する前記基準電圧供給線に共通に接続していることを特徴とする請求項2に記載の半導体記憶装置。 - 同一列に配置された前記メモリセルの前記第2端子が、前記第2列選択線に共通に接続し、
同一列に配置された前記メモリセルの前記中間端子が、列方向に延伸する前記基準電圧供給線に共通に接続していることを特徴とする請求項2に記載の半導体記憶装置。 - 1つの前記メモリセルが、行方向の一方側に隣接する他の前記メモリセル間で、前記第1端子同士が相互に接続して同じ前記第1列選択線を共有し、行方向の他方側に隣接する他の前記メモリセル間で、前記第2端子同士が相互に接続して同じ前記第2列選択線を共有していることを特徴とする請求項4に記載の半導体記憶装置。
- 同一列に配置された前記メモリセルの前記中間端子が、前記第2列選択線に共通に接続し、
同一列または同一行に配置された前記メモリセルの前記第2端子が、列方向または行方向に延伸する前記基準電圧供給線に共通に接続していることを特徴とする請求項2に記載の半導体記憶装置。 - 前記書き換え動作時に、
前記書き換え動作の対象となる書き換え選択行の前記行選択線に前記書き換え動作に応じた選択行電圧を印加して前記書き換え選択行の前記メモリセル内の前記選択トランジスタをオン状態に制御し、
前記書き換え動作の対象でない書き換え非選択行の前記行選択線に前記書き換え動作に応じた非選択行電圧を印加して前記書き換え非選択行の前記メモリセル内の前記選択トランジスタをオフ状態に制御し、
前記書き換え動作の対象となる書き換え選択列の前記メモリセルの前記中間端子に接続する前記第2列選択線と前記基準電圧供給線の何れか一方を基準として、前記書き換え選択列の前記メモリセルの前記第1端子に接続する前記第1列選択線と、前記書き換え選択列の前記メモリセルの前記第2端子に接続する前記第2列選択線と前記基準電圧供給線の何れか他方に、前記電気抵抗の高抵抗化または低抵抗化に応じた所定の書き換え動作電圧を印加することを特徴とする請求項2〜6の何れか1項に記載の半導体記憶装置。 - 前記読み出し動作時に、
前記読み出し動作の対象となる読み出し選択行の前記行選択線に前記読み出し動作に応じた選択行電圧を印加して前記選択行の前記メモリセル内の前記選択トランジスタをオン状態に制御し、
前記読み出し動作の対象でない読み出し非選択行の前記行選択線に前記読み出し動作に応じた非選択行電圧を印加して前記読み出し非選択行の前記メモリセル内の前記選択トランジスタをオフ状態に制御し、
前記読み出し動作の対象となる読み出し選択列の前記メモリセルの前記中間端子に接続する前記第2列選択線と前記基準電圧供給線の何れか一方をフローティング状態とし、前記読み出し選択列の前記メモリセルの前記第1端子に接続する前記第1列選択線と、前記読み出し選択列の前記メモリセルの前記第2端子に接続する前記第2列選択線と前記基準電圧供給線の何れか他方との間に所定の読み出し動作電圧または読み出し動作電流を印加することを特徴とする請求項2〜7の何れか1項に記載の半導体記憶装置。 - 前記可変抵抗素子が、前記第1電極と前記第2電極間に挟持された金属酸化物または金属酸窒化物からなる可変抵抗体を備えて構成されることを特徴とする請求項1〜8の何れか1項に記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012129421A JP2013254539A (ja) | 2012-06-07 | 2012-06-07 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012129421A JP2013254539A (ja) | 2012-06-07 | 2012-06-07 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2013254539A true JP2013254539A (ja) | 2013-12-19 |
Family
ID=49951912
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012129421A Pending JP2013254539A (ja) | 2012-06-07 | 2012-06-07 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2013254539A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014222554A (ja) * | 2013-05-13 | 2014-11-27 | スパンション エルエルシー | 半導体メモリおよび半導体メモリの動作方法 |
JP2016134193A (ja) * | 2015-01-21 | 2016-07-25 | 力旺電子股▲分▼有限公司 | 抵抗変化型ランダムアクセスメモリのメモリセルアレイ |
CN113678201A (zh) * | 2019-04-16 | 2021-11-19 | 美光科技公司 | 用于存储器装置的多组件单元架构 |
-
2012
- 2012-06-07 JP JP2012129421A patent/JP2013254539A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014222554A (ja) * | 2013-05-13 | 2014-11-27 | スパンション エルエルシー | 半導体メモリおよび半導体メモリの動作方法 |
JP2016134193A (ja) * | 2015-01-21 | 2016-07-25 | 力旺電子股▲分▼有限公司 | 抵抗変化型ランダムアクセスメモリのメモリセルアレイ |
CN113678201A (zh) * | 2019-04-16 | 2021-11-19 | 美光科技公司 | 用于存储器装置的多组件单元架构 |
JP2022528193A (ja) * | 2019-04-16 | 2022-06-08 | マイクロン テクノロジー,インク. | メモリデバイスのためのマルチコンポーネントセルアーキテクチャ |
EP3956893A4 (en) * | 2019-04-16 | 2022-12-28 | Micron Technology, Inc. | MULTI-COMPONENT CELL ARCHITECTURES FOR A STORAGE DEVICE |
US11637145B2 (en) | 2019-04-16 | 2023-04-25 | Micron Technology, Inc. | Multi-component cell architectures for a memory device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4880101B1 (ja) | 不揮発性記憶装置及びその駆動方法 | |
US8059448B2 (en) | Semiconductor memory device with variable resistance elements | |
JP4823316B2 (ja) | 不揮発性半導体記憶装置の書き込み方法 | |
JP4684297B2 (ja) | 不揮発性半導体記憶装置の書き込み方法 | |
JP4195715B2 (ja) | 半導体記憶装置 | |
JP4344372B2 (ja) | 半導体記憶装置及びその駆動方法 | |
JP4460552B2 (ja) | 半導体記憶装置 | |
US9378817B2 (en) | Variable resistance nonvolatile memory element writing method and variable resistance nonvolatile memory device | |
US8848424B2 (en) | Variable resistance nonvolatile memory device, and accessing method for variable resistance nonvolatile memory device | |
JP4662990B2 (ja) | 不揮発性半導体記憶装置及びその書き込み方法 | |
US9601195B2 (en) | Voltage control for crosspoint memory structures | |
JP5551769B2 (ja) | メモリ素子、積層体、メモリマトリックス及びそれらの動作方法 | |
JPWO2006137111A1 (ja) | 不揮発性半導体記憶装置及びその書き込み方法 | |
JP2006510220A (ja) | メモリ及びアクセス装置 | |
JPWO2007023569A1 (ja) | 不揮発性半導体記憶装置及びその書き込み方法 | |
JP5450911B2 (ja) | 不揮発性記憶素子のデータ読み出し方法及び不揮発性記憶装置 | |
US8451647B2 (en) | Resistance control method for nonvolatile variable resistive element | |
TW201535617A (zh) | 非揮發性記憶體裝置 | |
JP5390730B2 (ja) | 不揮発性記憶素子のデータ書き込み方法及び不揮発性記憶装置 | |
US20140085964A1 (en) | Semiconductor storage device | |
US9887003B2 (en) | Semiconductor storage device | |
JP5108672B2 (ja) | 不揮発性メモリセル、不揮発性半導体記憶装置及びその駆動方法 | |
JP2013254539A (ja) | 半導体記憶装置 | |
US9478283B2 (en) | Nonvolatile semiconductor storage device having improved reading and writing speed characteristics |