JP2006510220A - メモリ及びアクセス装置 - Google Patents

Abstract

本発明の実施の形態によれば、メモリ１００が提供される。メモリ１００は、メモリ素子１３０及び該メモリ素子１３０に結合される第一のアクセス装置１２０を含んでいる場合がある。第一のアクセス装置１２０は、第一のカルコゲナイド材料９４０を有している。メモリ１００は、第一のアクセス装置１２０に結合される第二のアクセス装置１２５を更に含んでいる場合がある。

Description

本発明は、メモリ及びアクセス装置に関する。

相変化型のメモリ装置は、電子的なメモリアプリケーション向けに、相変化型の材料、すなわち一般的に非晶性の状態と一般的に結晶性の状態との間で電気的に切替えされる材料を使用する。あるタイプのメモリエレメントは、１つのアプリケーションでは、一般的に非晶性の構造状態と一般的に結晶性のローカルオーダとの間で電気的に切り替えられるか、完全に非晶性の状態と完全の結晶性の状態との間の全体のスペクトルにわたり異なる検出可能なローカルオーダの間で電気的に切り替えられる場合がある相変化型の材料を利用する。相変化材料の状態は、抵抗値を表す結晶性、半結晶性、非晶性又は半非晶性の状態のいずれかにセットされたとき、その値が材料の相すなわち物理的な状態を表すので、その値は別のプログラミングイベントにより変化されるまで保持される点で不揮発性である。

トランジスタ又はダイオードは、相変化材料に接続され、プログラミング又はリード動作の間に相変化型の材料にアクセスするための選択装置としての役割を果たす場合がある。トランジスタ又はダイオードは、シリコン単結晶基板の表面内部又は表面上に典型的に形成される。トランジスタは、メモリチップの比較的大きな部分を取り、したがって、メモリのセルサイズを増加する場合があり、したがって、メモリのキャパシティ及びメモリチップのコスト／ビットに悪影響を及ぼす可能性がある。

選択装置１２０は、メモリエレメント１３０のプログラミングすなわち読取りの間にメモリエレメント１３０にアクセスするために使用される場合がある。選択装置１２０は、メモリセル間に印加される電位の量に依存して、「オフ」又は「オン」のいずれかであるスイッチとして動作する場合がある。オフ状態は、実質的に電気的に非導通状態であり、オン状態は、実質的に導通状態にある場合がある。たとえば、選択装置１２０が閾値電圧を有する場合があり、選択装置１２０の閾値電圧よりも低い電位が選択装置１２０間に印加された場合、選択装置１２０は「オフ」のままであり、すなわち電流がメモリセルを流れないように比較的高い抵抗状態にある。代替的に、選択装置１２０の閾値電圧よりも大きな電位が選択装置１２０間に印加された場合、選択装置１２０は「オン」、すなわち電流がメモリセルを流れるように比較的低い抵抗状態で動作する。言い換えれば、たとえば閾値電圧である予め決定された電位よりも低い電位が選択装置１２０間に印加された場合、選択装置１２０は、実質的に電気的に非導通状態にある場合がある。予め決定された電位よりも高い電位が選択装置１２０間に印加された場合、選択装置１２０は実質的に導通状態にある場合がある。選択装置１２０は、アクセス装置（access device）、アイソレーション装置、又はスイッチと呼ばれることもある。

１実施の形態では、選択装置１２０は、たとえば、カルコゲナイド（chalcogenide）又はオーボニック（ovonic）材料のようなスイッチング材料を有する場合があり、オーボニックスレッショールドスイッチ、又は単にオーボニックスイッチと呼ばれる場合がある。選択装置１２０のスイッチング材料は、２つの電極間に位置される実質的に非晶性状態にある材料である場合がある。選択装置１２０のスイッチング材料は、予め決定された電流又は電位の印加により、高い抵抗（たとえば、１０メガオームよりも大きい）の「オフ」状態と比較的低い抵抗（たとえば、約１０オーム）の「オン」状態との間で反復的かつ可逆的に切替えられる２つの電極間で位置される実質的に非晶性状態にある材料である場合がある。この実施の形態では、選択装置１２０は、非晶性状態にある相変化型メモリエレメントに類似した電流−電圧（Ｉ−Ｖ）特性を有する場合がある２つのターミナル装置である場合がある。しかし、相変化型メモリエレメントとは異なり、選択装置１２０のスイッチング材料は、相変化しない場合がある。すなわち、選択装置１２０のスイッチング材料は、プログラマブルな材料ではなく、結果として、選択装置１２０は、情報を記憶可能なメモリ装置ではない場合がある。たとえば、選択装置１２０のスイッチング材料は、永続的に非晶性のままである場合があり、Ｉ−Ｖ特性は、動作寿命を通して同じままである場合がある。

図１は、メモリ１００の実施の形態を例示する概念図である。この実施の形態では、メモリセル１１１〜１１９は、選択装置１２０、選択装置１２５及びメモリエレメント１３０をそれぞれ含んでいる。この実施の形態では、低い閾値のメモリエレメントの使用を可能にするため、全体の突然のはねかえり（スナップバック）が低減される場合がある。たとえば、オーボニックスイッチのペアについて全体のＶ_THが約２ボルトである場合、それぞれのスイッチのここのＶ_THは、スイッチング材料の厚さの適切な選択により約１ボルトである場合がある。それぞれのＶ_Hがたとえば０．８ボルトである場合、単一の装置が使用される場合に約１．２ボルトから０．４ボルトにまでスナップバックが低減される場合がある。かかるスイッチ装置のスタックされた一連のセットにより、読出しの間にビットを乱す傾向が低減される場合がある。かかるスタックは、メモリエレメントと直列にある、１つのスイッチ、２つのスイッチ、又は２を超えるスイッチから構成される場合があり、信頼性の高いメモリ選択及び動作を助けるために行ラインと列ラインとの間に全てが位置されている。

例示されるように、メモリエレメント１３０、並びに選択装置１２０及び１２５は、直列構成で接続される。１実施の形態では、選択装置１２０及び１２５は、オーボニックスイッチである場合があり、メモリエレメント１３０は、オーボニックメモリである場合がある。

図２を参照して、本発明の別の実施の形態に従って、メモリ１００のメモリセル（たとえば１１５）の実施の形態が例示されている。メモセル１１５は、基板２４０、該基板２４０に重なる絶縁材料２６０、及び絶縁材料２６０に重なる導電性材料２７０を有している場合がある。導電性材料２７０は、アドレスライン（たとえば、行ライン１５２）である場合がある。先の導電性材料２７０、電極３４０は、絶縁材料２８０の一部の間に形成される場合がある。電極３４０の上には、垂直メモリセル構造を形成するため、メモリ材料３５０、電極材料３６０、スイッチング材料９２０、電極材料９３０、スイッチング材料９４０、電極材料９５０、及び導電性材料９８０からなる連続的な層が堆積される場合がある。導電性材料９８０は、アドレスライン（たとえば、列ライン１４２）である場合がある。

図２に例示される実施の形態では、選択装置１２５及び１２０は、直列に結合される、薄膜垂直構造すなわち垂直スタックを形成するため、メモリエレメント１３０の上に形成されている。代替的な実施の形態では、メモリエレメント１３０は、選択装置１２０及び１２５の上に形成されるか、又はメモリエレメント１３０が、直列に結合される、薄膜垂直構造を形成するため、選択装置１２０及び１２５の間に形成される場合がある。図２に例示される実施の形態では、選択装置１２０及び１２５、並びにメモリエレメント１３０は、薄膜材料を使用して形成され、垂直スタックは、薄膜垂直スタックと呼ばれる場合がある。

図２に例示される実施の形態では、メモリ材料３５０、並びに電極３４０及び３５０は、メモリエレメント１３０を形成する場合がある。メモリ材料３５０は、オーボニック材料又はカルコゲナイド材料であり、オーボニックメモリと呼ばれる場合がある。スイッチング材料９２０及び電極３６０は、選択装置１２５を形成する場合がある。スイッチング材料９２０は、本明細書で開示されるスイッチング材料２２０を形成するために使用される類似の材料及び類似の製造技術を使用して形成される場合がある。スイッチング材料９４０、並びに電極９３０及び９５０は、選択装置１２０を形成する場合がある。スイッチング材料９４０は、本明細書で開示されるスイッチング材料２２０を形成するために使用される類似の材料及び類似の製造技術を使用して形成される場合がある。代替的な実施の形態では、スイッチング材料９２０及び９４０は、同じ材料又は異なる材料から構成される場合がある。たとえば、１実施の形態では、スイッチング材料９２０は、カルコゲナイド材料から構成され、スイッチング材料９４０は、別の異なるカルコゲナイド材料から構成される場合がある。

１実施の形態では、選択装置１２０及び１２５は、オーボニックスイッチであり、メモリエレメント１３０は、オーボニックメモリであり、メモリセル１１５は、オーボニックメモリセルと呼ばれる場合がある。先に説明されたように、図４には、選択装置１２０のＩ−Ｖ特性の例が示されている。選択装置１２５は、図４に例示される装置に類似のＩ−Ｖ特性を有する場合がある。

図３を参照して、この実施の形態ではメモリエレメント１３０並びに選択装置１２０及び１２５を含む場合があるメモリセル１１５のＩ−Ｖ特性の例が示されている。メモリセル１１５のホールド電圧は、Ｖ_Hとラベル付けされており、選択装置１２０及び１２５並びにメモリエレメント１３のホールド電圧から生じる場合がある。メモリセル１１５の閾値電圧は、メモリセル１３０並びに選択装置１２０及び１２５の結合された閾値電圧に等しい場合がある。

本明細書での説明された理解される場合があるように、選択装置又はオーボニックスイッチの閾値電圧は、オーボニックスイッチのスイッチング材料の厚さ又は合金の組成により決定され、オーボニックスイッチのホールド電圧は、オーボニックスイッチのスイッチング材料に接触する電極の組成により決定される場合がある。したがって、１実施の形態では、スナップバック電圧、すなわちオーボニックスイッチの閾値とホールド電圧との間の電圧差は、スイッチング材料の厚さを低減すること、及び特定のタイプの電極を使用することで低減される場合がある。

たとえば、図２に例示される選択装置１２０を参照して、電極９３０及び９５０がカーボンレイヤである場合、及びスイッチング材料９４０の厚さが２００Åである場合、選択装置１２０のホールド電圧は約１ボルトであり、選択装置１２０の閾値電圧は約１．２ボルトである場合がある。この例では、スナップバック電圧は約０．２ボルトであり、この電圧は、選択装置１２０のホールド電圧と閾値電圧との間の差である。

図２に例示された実施の形態では、メモリセル１１５は、より高いスイッチング及びホールド電圧が望まれるときに、メモリセルのホールド電圧と閾値電圧との間の電圧差を低減するため、オーボニックメモリに直列に結合される２つのオーボニックスイッチを含んでいる場合がある。言い換えれば、１つのオーボニックスイッチを使用するよりはむしろ、メモリセルの「スナップバック」を低減するため、すなわちより高いスイッチング及びホールド電圧が望まれるときに、オーボニックメモリセルの閾値とホールド電圧との間の電圧差を低減するため、２つのオーボニックスイッチがオーボニックメモリに直列に結合される場合がある。

１実施の形態では、電極３６０，９３０及び９５０はカーボンであり、スイッチング材料９２０の厚さは約２００Åであって、スイッチング材料９４０の厚さは約２００Åである場合がある。この実施の形態では、選択装置１２０の閾値電圧は約１．２ボルトであり、選択装置１２０のホールド電圧は約１ボルトである。選択装置１２５の閾値電圧は約１．２ボルトであり、選択装置１２５のホールド電圧は約１ボルトである場合がある。リセット／セットメモリエレメント１３０の閾値電圧が約０．８／０．０ボルトである場合、メモリセル１１５の閾値電圧は、リセット状態及びセット状態のそれぞれでメモリセル１１５について約３．２／２．４ボルトである場合があり、この電圧は、メモリエレメント１３０並びに選択装置１２０及び１２５の結合された閾値電圧である。すなわち、約３．２ボルトよりも高い電位がメモリセル１１５間に印加され、選択装置１２０及び１２５を「オンにし」、メモリセル１１５を通して電流を通す場合がある。約３．２ボルトよりも大きな電圧は、列ライン１４２に約３．２ボルトよりも大きな電位差を印加し、行ライン１５２に約ゼロボルトを印加することで、メモリセル１１５間に印加される場合がある。

この例では、たとえばメモリセル１１５である選択されたメモリセルをプログラムするため、約１．８ボルトの電圧が、たとえばライン１４１，１４３，１５１及び１５３といった、選択されていない列及び選択されていない行ラインに印加される場合がある。約３．２ボルトよりも大きな電圧は、たとえばライン１４２である選択された列ラインに印加され、ゼロボルトは、たとえば行ライン１５２である選択された行ラインに印加される場合がある。この例では、選択された装置１２０及び１２５が「オン」になった後、スナップバックのため、セルのメモリ状態及び列により供給される電流に依存して、メモリセル１１５間の電圧降下は、約３．２ボルトから約２．０〜２．８ボルトに低減される場合がある。その後、選択されていないメモリセルが乱されないように、約１．８ボルトでバイアスされた選択されていない行ラインの約２．４ボルト内に選択された列ラインがあることを保証する間、メモリセル１１５を流れる電流を強制することで、情報がメモリエレメント１３０に記憶される場合がある。すなわち、列は、プログラミングの間に約４．２ボルトよりも高くなるのを許可されない。

図３は、この例をグラフで説明するために使用され、ここでは、フルメモリセル（全て３つのコンポーネントが採用される）について、Ｖ_Hは、リセット状態及びセット状態のそれぞれについて３．２／２．４ボルトであり、Ｖ_Hは２．８ボルトである。メモリセル１１５を流れる電流は、メモリセルがリセット状態又はセット状態にあるかに依存して、たとえば約３．２又は２．４ボルトの閾値電圧Ｖ_THを超えるまで、ゼロアンペア付近である。次いで、メモリセル１１５間の電圧は、電流が増加するとき、（リセットビットについて）降下するか、（セットビットについて）たとえば２．８ボルトであるホールド電圧Ｖ_Hに上昇する。

選択されたメモリセルに記憶された情報の値を読み取るため、この例では、約２．８ボルトの電圧がメモリセル１１５間に印加される場合がある。メモリエレメント１３０が低抵抗の結晶性の「セット」状態（たとえば、約１０，０００オームよりも低い）にあるか、又はメモリエレメント１３０が高抵抗の非晶性の「リセット」状態（たとえば、約１０，０００オームよりも高い）にあるかを判定するため、メモリエレメント１３０の抵抗が感知される場合がある。

別の実施の形態では、選択されたメモリセルに記憶された情報の値を読み取るため、２．８ボルトを選択された列に印加し、ゼロボルトを選択された行に印加し、１．４ボルトを全ての他の選択されていない行及び列に印加することで、約２．８ボルトの電圧がメモリセル１１５間に印加される場合がある。メモリエレメント１３０が低抵抗の結晶性の「セット」状態にあるか、又はメモリエレメント１３０が高抵抗の非晶性の「リセット」状態にあるかを判定するため、選択された列から選択された行までの抵抗が感知される場合がある。この実施の形態では、直列の選択装置は、リセット状態のケースについて「オンされておらず」、したがって、選択された列と選択された行との間で高い抵抗が提供される。

先の例は、本発明の限定ではないことを理解されたい。スイッチング材料９２０及び９４０の厚さ、及び電極３６０，９３０及び９５０の組成を変えることで、他のホールド電圧及び閾値電圧が達成される場合もある。メモリセルのスナップバックを低減する１つの利点は、メモリセルを流れる容量性の変位電流が低減される場合があり、これにより、読み取りの間に、１ビットを異なる状態に乱れる傾向を低減することができる。

他の実施の形態では、図２に例示されるメモリセル１１５は、異なって構成される場合があり、更なるレイヤ及び構造を含んでいる場合がある。たとえば、アイソレーション構造、バリア層、周辺回路（たとえば、アドレス指定回路等）を形成することが望まれる場合がある。メモリセルは、代わりに、異なる状態にプログラムされたときに異なるインピーダンスを生じる、異なる電流又は極性によりプログラムされる異なる相をもつ強誘電体又は強磁性体材料であるである場合がある。代替的に、メモリセルは、小型のアクセス装置からの利益を得る他の材料又は装置である場合がある。なお、これらのエレメントが存在しないことは本発明の範囲を限定するものではないことを理解されたい。

本発明の所定の特徴が本明細書に例示及び記載されたが、多くの変更、置き換え、変化、及び等価構成が当業者で生じるであろう。したがって、特許請求の範囲は、本発明の真の精神に含まれる全てのかかる変更及び変化をカバーすることが意図される。

本発明の別の実施の形態に係るメモリを例示する概念図である。 本発明の実施の形態に係る図１７に例示されるメモリの一部の断面図である。 メモリセルの電流−電圧特性を例示する図である。 選択装置の電流−電圧特性を例示する図である。

Claims (25)

1. メモリエレメントと、
   該メモリエレメントに結合され、第一のカルコゲナイド材料を含む第一のアクセス装置と、
   該第一のアクセス装置に結合され、第二のカルコゲナイド材料を含む第二のアクセス装置と、
   を備えることを特徴とする装置。
2. 基板上の垂直構造を更に備え、該垂直構造は、互いに直列に結合される該第一のアクセス装置、該第二のアクセス装置及びメモリエレメントを含む、
   請求項１記載の装置。
3. 該第一のアクセス装置、該第二のアクセス装置及び該メモリエレメントは、薄膜材料を使用して形成される、
   請求項１記載の装置。
4. 該第二のアクセス装置は、該第一のアクセス装置上にあり、該第一のアクセス装置は、該メモリエレメント上にある、
   請求項１記載の装置。
5. 該第一の選択装置は、実質的に非晶性の状態にあるスイッチング材料を含み、予め決定された電圧又は電流の印加により、高い抵抗の状態と比較的低い抵抗の状態との間で反復的かつ可逆的に切替えられるために適合される、
   請求項１記載の装置。
6. 該メモリエレメントは、実質的に結晶性の状態と実質的に非晶性の状態との間で該相変化型の材料の相を変更するために電流を該相変化型材料に印加することで、少なくとも２つのメモリ状態にプログラム可能な相変化型の材料を備え、実質的に非晶性の状態にある該相変化型材料の抵抗は、実質的に結晶性の状態にある該相変化型材料の抵抗よりも大きい、
   請求項１記載の装置。
7. 該メモリエレメントは、基板上のメモリ材料を含み、該第一のカルコゲナイド材料は該メモリ材料上にあり、該第二のカルコゲナイド材料は該第一のカルコゲナイド材料上にある、
   請求項１記載の装置。
8. 該メモリ材料と該第一のカルコゲナイド材料との間の第一の電極と、
   該第一のカルコゲナイド材料と該第二のカルコゲナイド材料との間の第二の電極と、
   を更に備える請求項７記載の装置。
9. 該第一の電極及び該第二の電極は、カーボンからなる薄膜である、
   請求項８記載の装置。
10. 該第一のカルコゲナイド材料、該第二のカルコゲナイド材料及びメモリ材料は、テラリアムをそれぞれ含む、
    請求項７記載の装置。
11. 該第一のカルコゲナイド材料は、シリコン、テラリアム、ヒ素、ゲルマニウム、及びこれらの組み合わせから構成されるグループから選択された材料である、
    請求項７記載の装置。
12. 該メモリ材料は、テラリアム、アンチモン、ゲルマニウム合金である、
    請求項７記載の装置。
13. 第一のオーボニックスイッチと、
    該第一のオーボニックスイッチに結合される第二のオーボニックスイッチと、
    該第二のオーボニックスイッチに結合されるメモリエレメントと、
    を備えることを特徴とする装置。
14. 該メモリエレメント、該第一のオーボニックスイッチ及び該第二のオーボニックスイッチは、薄膜材料を使用して形成される、
    請求項１３記載の装置。
15. 基板上の垂直構造を更に備え、該垂直構造は、互いに直列に結合される該第一のオーボニックスイッチ、該第二のオーボニックスイッチ及び該メモリエレメントを含む、
    請求項１３記載の装置。
16. 基板上のメモリ材料と、
    該メモリ材料上の第一の電極と、
    該第一の電極上の第一のカルコゲナイド材料と、
    該第一のカルコゲナイド材料上の第二の電極と、
    該第二の電極上の第二のカルコゲナイド材料と、
    を備えることを特徴とする装置。
17. 該メモリ材料、該第一の電極、該第一のカルコゲナイド材料、該第二の電極、及び第二のカルコゲナイド材料は、該基板上の垂直構造の一部を形成する、
    請求項１６記載の装置。
18. 該メモリ材料、該第一の電極、該第一のカルコゲナイド材料、該第二の電極及び該第二のカルコゲナイド材料は、それぞれ薄膜材料である、
    請求項１６記載の装置。
19. ホールド電圧を有するメモリセルであって、メモリエレメントと、該メモリセルの該ホールド電圧を増加するために該メモリエレメントに結合される少なくとも２つの直列に結合されるアクセス装置とを有するメモリセルを備える、
    ことを特徴とする装置。
20. 該メモリエレメントは、相変化型の材料を含み、
    該少なくとも２つの直列に結合されるアクセス装置のうちの第一のアクセス装置は、第一のカルコゲナイド材料を含み、該少なくとも２つの直列に結合されるアクセス装置のうちの第二のアクセス装置は、第二のカルコゲナイド材料を含む、
    請求項１９記載の装置。
21. 該第一のカルコゲナイド材料は、該第二のカルコゲナイド材料とは異なる、
    請求項２０記載の装置。
22. 該少なくとも２つの直列に結合されるアクセス装置のうちの第一のアクセス装置、該少なくとも２つの直列に結合されるアクセス装置のうちの第二のアクセス装置、及び該メモリエレメントは、薄膜材料を使用して形成される、
    請求項１９記載の装置。
23. プロセッサと、
    該プロセッサに結合されるワイヤレスインタフェースと、
    該プロセッサに結合されるメモリとを備え、
    該メモリは、メモリエレメントと、該メモリエレメントに結合され、第一のカルコゲナイド材料を有する第一のアクセス装置と、該第一のアクセス装置に結合され、第二のカルコゲナイド材料を有する第二のアクセス装置とを含む、
    ことを特徴とするシステム。
24. 該メモリエレメントは、基板上のメモリ材料を備え、該第一のカルコゲナイド材料は該メモリ材料上にあり、該第二のカルコゲナイド材料は該第一のカルコゲナイド材料上にある、
    請求項２３記載のシステム。
25. 該メモリは、基板上の垂直構造を更に備え、該垂直構造は、互いに直列に結合される該第一のアクセス装置、該第二のアクセス装置及び該メモリエレメントを有する、
    請求項２３記載のシステム。

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