KR100772116B1 - 상변환 기억 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명의 상변환 기억 소자는 다수의바(Bar) 타입의 액티브영역들을 갖는 반도체기판과, 상기 기판 상에 상기 액티브영역과 수직하는 방향을 따라 교번적으로 배열되게 형성되며, 한 쌍씩들로 이루어져 일단부가 연결된 다수의 제1워드라인 및 타단부가 연결된 다수의 제2워드라인과, 상기 제1워드라인과 제2워드라인 사이의 액티브영역에 형성된 소오스 영역과, 상기 제1워드라인들 사이 및 제2워드라인들 사이의 액티브영역에 형성된 드레인 영역과, 상기 소오스/드레인 영역 상에 형성된 수 개의 콘택과, 상기 각 드레인 영역과 각각 콘택되도록 형성된 도트형 하부전극과, 상기 제1워드라인과 제2워드라인 사이마다 교번적으로 배열되게 형성되며, 소오스 영역들을 연결하도록 형성된 접지라인 및 셀 선택라인과, 상기 각 하부전극과 각각 콘택하도록 형성된 하부전극 콘택플러그와, 상기 각 하부전극 콘택플러그 상에 적층되게 형성된 상변환막과 상부전극과, 상기 각 상부전극과 콘택하도록 형성된 상부전극 콘택플러그 및 상기 액티브영역의 방향을 따라 배열된 상부전극 콘택플러그들과 콘택하도록 형성된 다수의 비트라인을 포함한다.

Description

상변환 기억 소자 및 그의 제조방법{Phase change RAM device and method of manufacturing the same}
도 1a는 종래의 상변환 기억 소자의 상변환 물질의 특성을 보여주는 그래프.
도 1b는 종래의 상변환 기억 소자의 회로도.
도 2는 본 발명의 실시예에 따른 상변환 기억 소자를 나타낸 평면도.
도 3은 본 발명의 실시예에 따른 상변환 기억 소자의 회로도.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200,400: 액티브영역 201,202,401,402: 워드라인들
203a,203b,403a,403b: 소오스/드레인 영역
204,404: 콘택 205,405: 하부전극
206a,406a: 접지라인 206b,406b: 셀 선택라인
207,407: 하부전극 콘택플러그 208,408: 상변환막
209,409: 상부전극 210,410: 상부전극 콘택플러그
211,411: 비트라인
본 발명은 상변환 기억 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 단위 셀 크기를 작게 하면서 트랜지스터의 전류 흐름을 높일 수 있는 상변환 기억 소자 및 그의 제조방법에 관한 것이다.
일반적으로 기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory: RAM) 소자와, 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 비휘발성의 롬(Read Only Memory: ROM) 소자로 크게 구분된다.
상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 메모리(Flash Memory)를 들 수 있다.
그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 또한, 상기 플래쉬 메모리는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비해 높은 동작전압이 요구되고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되 고 있으며, 그 한 예로 최근 그 제조과정이 비교적 간단하여 저가로 대용량의 메모리를 구현할 수 있는 상변환 기억 소자(Phase Change memory device, PRAM)가 제안되었다.
이러한 상변환 기억 소자는 하부전극과 상부전극 사이의 전류 흐름을 통해서 상기 전극들 사이에 개재된 상변환막이 결정 상태에서 비정질 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별하는 기억 소자이다.
다시말해, 상변환 기억 소자는 상변환막(GST막)으로 칼코제나이드(Chalcogenide)막을 이용하는데, 이러한 칼코제나이드막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움 (Te)로 이루어진 화합물막으로서, 인가된 전류, 즉, 주울 열(Joule Heat)에 의해 비정질(Amorphouse) 상태와 결정질(Crystalline) 상태 사이에서 상변화가 일어나며, 이때, 비정질 상태를 갖는 상변환막의 비저항이 결정질 상태를 갖는 상변환막의 비저항 보다 높다는 것으로부터, 읽기 모드에서 상변환막을 통하여 흐르는 전류를 감지하여 상변환 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별하게 된다.
도 1a는 종래 상변화 기억 소자에서의 상변환막의 상변화를 설명하기 위한 그래프로서, 도시된 바와 같이, 상기 상변환막은 용융온도(Melting Temperature; Tm) 보다 높은 온도에서 짧은시간(제1동작구간; T1) 동안 가열한 후에 빠른 속도로 냉각시키는 것에 의해 비정질 상태(Amorphous State)로 변한다(곡선 "A" 참조). 반 면, 상변화막은 용융온도(Tm) 보다 낮고 결정화 온도(Crystallization Temperature; Tc) 보다 높은 온도에서 제1동작구간(T1) 보다 긴시간(제2동작구간; T2) 동안 가열한 후 냉각시키는 것에 의해 결정 상태(Crystalline State)로 변한다.(곡선 "B" 참조).
따라서, 상기 상변환막의 상변화에 필요한 쓰기 전류(writing current)에 있어서, 비정질 상태로 만들기 위해서는 하이 전류(High current)와 짧은 펄스(short pulse)를 필요로 하며, 결정질 상태로 만들기 위해서는 로우 전류(Low current)와 긴 펄스(long pulse)를 필요로 함을 알 수 있다.
도 1b는 종래 상변환 기억 소자를 도시한 회로도로서, 도시된 바와 같이, 비트라인(BL)에 연결된 가변저항체(C), 즉, 하부전극과 상부전극을 포함한 상변화막 및 상부전극(C)와 가변저항체(C)와 접지전압 사이에 연결된 워드라인 구조로 구성된다.
상기한 종래의 상변환 기억 소자는, 기본적으로 저가로 제조되어야하며 대용량을 구현하기 위해서는 전체적인 단위 셀의 집적도 또는 밀도가 높아야 한다.
이를 위해서는, 상변환막과 하부전극과 접촉하는 면적에 전류를 집중시켜 상변환막을 통과하는 전류밀도를 높여주어야 하나, 상변환막에 필요한 전류량이 높기 때문에 트렌지스터의 채널 폭이 불가피하게 증가하게 되고, 이에 따른, 단위 셀 크기를 증가할 수 밖에 없다.
한편, 종래의 상변환 기억 소자에 있어서, 다마신(Damascene) 공정을 이용하 여 접지라인을 형성할 경우, 바(Bar) 형태로 길게 형성되는 접지라인 영역은 식각 공정시 하부 층들의 식각 데미지(Etch damage)가 발생하게 되며, 이에 따라, 최종적으로 얻어진 상변환 기억 소자의 특성 저하가 유발된다.
본 발명은 단위 셀 크기를 작게 하면서 트랜지스터의 전류 흐름을 높일 수 있는 상변환 기억 소자 및 그의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예는, 다수의 바(Bar) 타입의 액티브영역들을 갖는 반도체기판; 상기 기판 상에 상기 액티브영역과 수직하는 방향을 따라 교번적으로 배열되게 형성되며, 한 쌍씩들로 이루어져 일단부가 연결된 다수의 제1워드라인 및 타단부가 연결된 다수의 제2워드라인; 상기 제1워드라인과 제2워드라인 사이의 액티브영역에 형성된 소오스 영역; 상기 제1워드라인들 사이 및 제2워드라인들 사이의 액티브영역에 형성된 드레인 영역; 상기 소오스/드레인 영역 상에 형성된 수 개의 콘택; 상기 각 드레인 영역과 각각 콘택되도록 형성된 도트형 하부전극; 상기 제1워드라인과 제2워드라인 사이마다 교번적으로 배열되게 형성되며, 소오스 영역들을 연결하도록 형성된 접지라인 및 셀 선택라인; 상기 각 하부전극과 각각 콘택하도록 형성된 하부전극 콘택플러그; 상기 각 하부전극 콘택플러그 상에 적층되게 형성된 상변환막과 상부전극; 상기 각 상부전극과 콘택하도록 형성된 상부전극 콘택플러그; 및 상기 액티브영역의 방향을 따라 배열된 상부전극 콘택플러그들과 콘택하도록 형성된 다수의 비트라인;을 포함하는 상변환 기억 소자를 제공한다.
상기 상부전극 콘택플러그는 상기 하부전극 콘택플러그 보다 크면서 상기 상부전극 보다 작은 크기의 패턴을 갖으며, 상기 상부전극과 오버랩되도록 배치되게 형성된 것을 포함한다.
또한, 본 발명의 다른 실시예는, 다수의 바(Bar) 타입의 액티브영역들을 갖는 반도체기판 상에 상기 액티브영역과 수직하는 방향을 따라 교번적으로 배열되도록 한 쌍씩들로 이루어져 일단부가 연결된 다수의 제1워드라인 및 타단부가 연결된 다수의 제2워드라인을 형성하는 단계; 상기 제1워드라인과 제2워드라인 사이의 액티브영역에 소오스 영역을 형성하는 단계; 상기 제1워드라인들 사이 및 제2워드라인들 사이의 액티브영역에 드레인 영역을 형성하는 단계; 상기 소오스/드레인 영역 상에 수 개의 콘택을 형성하는 단계; 상기 각 드레인 영역과 각각 콘택되도록 도트형 하부전극을 형성함과 아울러 상기 제1워드라인과 제2워드라인 사이마다 교번적으로 배열되며, 소오스 영역들을 연결하도록 접지라인 및 셀 선택라인을 형성하는 단계; 상기 각 하부전극과 각각 콘택하도록 하부전극 콘택플러그를 형성하는 단계; 상기 각 하부전극 콘택플러그 상에 적층되도록 상변환막과 상부전극을 형성하는 단계; 상기 각 상부전극과 콘택하도록 상부전극 콘택플러그를 형성하는 단계; 및 상기 액티브영역의 방향을 따라 배열된 상부전극 콘택플러그들과 콘택하도록 다수의 비트라인을 형성하는 단계;를 포함하는 상변환 기억 소자의 제조방법을 제공한다.
여기서, 상기 하부전극과 접지라인 및 셀 선택라인은 상기 하부전극을 먼저 형성한 후에 상기 접지라인 및 셀 선택라인을 형성하는 것을 포함한다.
상기 하부전극과 접지라인 및 셀 선택라인은 상기 접지라인 및 셀 선택라인을 먼저 형성한 후에 상기 하부전극을 형성하는 것을 포함한다.
상기 하부전극은 다마신 공정을 통해 형성하는 것을 포함한다.
상기 상부전극 콘택플러그는 상기 하부전극 콘택플러그 보다 크면서 상기 상부전극 보다 작은 크기를 갖으며, 상기 상부전극과 오버랩되도록 형성하는 것을 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 상변환 기억 소자를 도시한 평면도로서, 도시된 바와 같이, 다수의 바(Bar) 타입의 액티브영역(200)들을 갖는 반도체기판과, 상기 액티브영역과 수직하는 방향을 따라 교번적으로 배열되게 형성되며, 한 쌍씩들로 이루어져 일단부가 연결된 다수의 제1워드라인(201) 및 타단부가 연결된 다수의 제2워드라인(202)과, 상기 제1워드라인(201)과 제2워드라인(202) 사이의 액티브영역에 형성된 소오스 영역(203a)과, 상기 제1워드라인들(201) 사이 및 제2워드라인(202)들 사이의 액티브영역에 형성된 드레인 영역(203b)과, 상기 소오스/드레인 영역 상에 형성된 수 개의 콘택(204)과, 상기 각 드레인 영역(203b)과 각각 콘택되도록 형성된 도트형 하부전극(205)과, 상기 제1워드라인(201)과 제2워드라인(202) 사이마다 교번적으로 배열되게 형성되며, 소오스 영역(203a)들을 연결하도록 접지라인(206a) 및 셀 선택라인(206b)과, 상기 각 하부전극(205)과 각각 콘택하도록 형 성된 하부전극 콘택플러그(207)와, 상기 각 하부전극 콘택플러그(207) 상에 적층되게 형성된 상변환막(208)과 상부전극(209), 상기 각 상부전극(209)과 콘택하도록 형성된 상부전극 콘택플러그(210)와, 상기 액티브영역의 방향을 따라 배열된 상부전극 콘택플러그(210)들과 콘택하도록 형성된 다수의 비트라인(211)을 포함한다.
여기서, 상기 상부전극 콘택플러그는 상기 하부전극 콘택플러그 보다 크면서 상기 상부전극 보다 작은 크기의 패턴을 갖으며, 상기 상부전극과 오버랩되도록 배치되게 형성된다.
이와 같이, 본 발명은 비트라인으로 부터 상변환막으로 통한 드레인 영역에서 한 쌍의 워드라인에 의해 두 개의 소오스 영역으로 전류 흐름이 형성되므로 채널 폭이 두 배를 해 준 것보다 더 효율적이다.
이는, 상기 드레인 영역에 형성된 상변환막으로 부터 상기 소오스 영역으로의 거리가 크게 차이가 있지 않으므로 인해 단위 셀 크기도 작게 하면서 전류 흐름을 안정적으로 높게 형성할 수 있는 것이다.
또한, 본 발명은 다마신 공정에 의해서 형성되는 하부전극의 길이를 반으로 줄일 수 있으므로, 하부에 식각 손실을 해결할 수 있다.
도 3은 본 발명의 실시예에 따른 상변환 기억 소자의 회로도로써, 이를 참조하여 설명하면, 먼저, 쓰기 동작은 제n워드라인이 액티브(active)되고, 제n-1비트라인이 일정 전압을 유지하고, 제n-1접지라인은 Vss로 인가되고, 셀 선택라인(CS)도 Vss로 인가되어 제n-1비트라인으로 부터 제n-1접지라인과 셀 선택라인(CS)으로 전류가 흐르게 되어 셀 1에 쓰기가 된다.(n≥1)
데이타 "1"인 경우에는 비트라인에 높은 전압이 인가되어 상변환막이 비정질 상태로 고저항이 되고, 데이타 "0"인 경우에는 비트라인에 낮은 전압이 인가되어 상변환막이 결정 상태로 저저항이 된다.
읽기 동작은 일정 전압의 제n-1비트라인으로 부터 제n워드라인이 액티브되어 제n-1접지라인과 셀 선택라인(CS)으로 전류가 흐르게 된다.
데이타 "1"인 경우에는 고저항의 상변환막으로 인해 낮은 전류가 흐르게 되어 비트라인의 전압 강하가 적게 되고, 데이타 "0"인 경우에는 저저항의 상변환막ㅇ로 인해 비트라인의 전압 강하가 크게 일어나게 되어 S/A(Sense Amp)에 센싱(sensing)할 수 있게 된다.
자세하게, 도 4a 내지 도 4g는 본 발명의 실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정 평면도로서, 이를 설명하면 다음과 같다.
도 4a를 참조하면, 다수의 바(Bar) 타입의 액티브영역(400)들을 갖는 반도체기판 상에 상기 액티브영역(400)과 수직하는 방향을 따라 교번적으로 배열되도록 한 쌍씩들로 이루어져 일단부가 연결된 다수의 제1워드라인(401) 및 타단부가 연결된 다수의 제2워드라인(402)을 형성한다.
그런다음, 상기 제1워드라인(401)과 제2워드라인(402) 사이의 액티브영역에 소오스 영역(403a)을 형성함과 아울러 상기 제1워드라인(401)들 사이 및 제2워드라인(402)들 사이의 액티브영역에 드레인 영역(403b)을 형성한다.
도 4b를 참조하면, 상기 기판 결과물 상에 제1절연막을 형성하고, 상기 제1절연막을 식각하여 소오스/드레인 영역(403a, 403b)을 노출시키는 콘택홀을 형성한 후, 상기 콘택홀을 도전막으로 매립하여 수 개의 콘택(404)을 형성한다
도 4c를 참조하면, 상기 콘택(404)이 형성된 기판 결과물 상에 제2절연막을 형성한 후, 공지된 다마신(Damascene) 공정 등을 따라 각 드레인 영역(403b)과 콘택되도록 콘택(404) 상에 도트형 하부전극(405)을 형성한다.
그런다음, 금속막 증착 및 이에 대한 식각 공정을 진행하여 상기 제1워드라인(401)과 제2워드라인(402) 사이마다 교번적으로 배열되며, 소오스 영역(403a)들을 연결하도록 접지라인(406a) 및 셀 선택라인(406b)을 형성한다.
여기서, 종래에는 도트형의 하부전극(405)과 접지라인(406a) 및 셀 선택라인(406b)을 다마신 공정을 이용하여 동시에 형성하며, 이에 따라, 접지전압 인가 영역에서의 하부 층들에 식각 데미지가 유발되지만, 본 발명에서는 다마신 공정을 통해 하부금속(405)을 먼저 형성한 후, 접지전압(406a) 및 셀 선택라인(406b)을 나중에 형성함으로써, 상기 다마신 공정을 이용해 하부전극과 접지라인 및 셀 선택라인을 동시에 형성하는 종래와 비교해서 상기 접지라인의 식각 데미지를 억제 또는 현저히 줄일 수 있다.
한편, 전술한 본 발명의 실시예에서는 도트형의 하부전극을 먼저 형성하고, 접지전압 및 셀 선택라인을 나중에 형성하였지만, 본 발명의 다른 실시예로서 상기 접지전압 및 셀 선택라인을 먼저 형성한 후, 상기 도트형의 하부전극을 나중에 형성하는 것도 적용 가능하다.
도 4d를 참조하면, 상기 하부전극(405)과 접지라인(406a) 및 셀 선택라인(406b)을 포함한 제2절연막 상에 제3절연막을 형성하고, 상기 제3절연막 내에 각 하부전극(405)과 각각 콘택하도록 하부전극 콘택플러그(407)를 형성한다.
도 4e를 참조하면, 상기 하부전극 콘택플러그(407)를 포함한 제3절연막 상에 상변환물질막과 상부전극용 도전막을 차례로 증착하고, 상기 상부전극용 도전막과 상변환물질막을 식각하여 각 하부전극 콘택플러그(407) 상에 상변환막(408)과 상부전극(409)의 적층패턴을 형성한다
도 4f를 참조하면, 상기 적층패턴(408/409)을 덮도록 제3절연막 상에 제4절연막을 형성한 후, 상기 제4절연막 내에 각 상부전극(409)과 콘택하도록 상부전극 콘택플러그(410)를 형성한다.
여기서, 상기 상부전극 콘택플러그(410)는 상기 하부전극 콘택플러그(407) 보다 크면서 상기 상부전극(409) 보다 작은 크기를 갖으며, 상기 상부전극(409)과 오버랩(overlap)되도록 형성한다.
도 4g를 참조하면, 상기 상부전극 콘택플러그(410)가 형성된 기판 결과물 상에 상기 액티브영역(400)의 방향을 따라 배열된 상부전극 콘택플러그(410)들과 콘택하도록 다수의 비트라인(411)을 형성한다.
이상, 여기에서는 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명이 본 발명의 본질적인 사상에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다.
이상에서와 같이, 본 발명은 다마신 공정에 의해서 형성되는 하부전극의 길 이를 종래 대비 반으로 줄일 수 있으므로, 하부에 식각 손실을 해결할 수 있다.
또한, 본 발명은 단위 셀 크기도 작게 하면서 전류 흐름을 높일 수 있다.

Claims (7)

  1. 다수의 바(Bar) 타입의 액티브영역들을 갖는 반도체기판;
    상기 기판 상에 상기 액티브영역과 수직하는 방향을 따라 교번적으로 배열되게 형성되며, 한 쌍씩들로 이루어져 일단부가 연결된 다수의 제1워드라인 및 타단부가 연결된 다수의 제2워드라인;
    상기 제1워드라인과 제2워드라인 사이의 액티브영역에 형성된 소오스 영역;
    상기 제1워드라인들 사이 및 제2워드라인들 사이의 액티브영역에 형성된 드레인 영역;
    상기 소오스/드레인 영역 상에 형성된 수 개의 콘택;
    상기 각 드레인 영역과 각각 콘택되도록 형성된 도트형 하부전극;
    상기 제1워드라인과 제2워드라인 사이마다 교번적으로 배열되게 형성되며, 소오스 영역들을 연결하도록 형성된 접지라인 및 셀 선택라인;
    상기 각 하부전극과 각각 콘택하도록 형성된 하부전극 콘택플러그;
    상기 각 하부전극 콘택플러그 상에 적층되게 형성된 상변환막과 상부전극;
    상기 각 상부전극과 콘택하도록 형성된 상부전극 콘택플러그; 및
    상기 액티브영역의 방향을 따라 배열된 상부전극 콘택플러그들과 콘택하도록 형성된 다수의 비트라인;
    을 포함하는 것을 특징으로 하는 상변환 기억 소자.
  2. 제 1 항에 있어서,
    상기 상부전극 콘택플러그는 상기 하부전극 콘택플러그 보다 크면서 상기 상부전극 보다 작은 크기의 패턴을 갖으며, 상기 상부전극과 오버랩되도록 배치되게 형성된 것을 특징으로 하는 상변환 기억 소자.
  3. 다수의 바(Bar) 타입의 액티브영역들을 갖는 반도체기판 상에 상기 액티브영역과 수직하는 방향을 따라 교번적으로 배열되도록 한 쌍씩들로 이루어져 일단부가 연결된 다수의 제1워드라인 및 타단부가 연결된 다수의 제2워드라인을 형성하는 단계;
    상기 제1워드라인과 제2워드라인 사이의 액티브영역에 소오스 영역을 형성하는 단계;
    상기 제1워드라인들 사이 및 제2워드라인들 사이의 액티브영역에 드레인 영역을 형성하는 단계;
    상기 소오스/드레인 영역 상에 수 개의 콘택을 형성하는 단계;
    상기 각 드레인 영역과 각각 콘택되도록 도트형 하부전극을 형성함과 아울러 상기 제1워드라인과 제2워드라인 사이마다 교번적으로 배열되며, 소오스 영역들을 연결하도록 접지라인 및 셀 선택라인을 형성하는 단계;
    상기 각 하부전극과 각각 콘택하도록 하부전극 콘택플러그를 형성하는 단계;
    상기 각 하부전극 콘택플러그 상에 적층되도록 상변환막과 상부전극을 형성하는 단계;
    상기 각 상부전극과 콘택하도록 상부전극 콘택플러그를 형성하는 단계; 및
    상기 액티브영역의 방향을 따라 배열된 상부전극 콘택플러그들과 콘택하도록 다수의 비트라인을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 하부전극과 접지라인 및 셀 선택라인은 상기 하부전극을 먼저 형성한 후에 상기 접지라인 및 셀 선택라인을 형성하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  5. 제 3 항에 있어서,
    상기 하부전극과 접지라인 및 셀 선택라인은 상기 접지라인 및 셀 선택라인을 먼저 형성한 후에 상기 하부전극을 형성하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  6. 제 3 항에 있어서,
    상기 하부전극은 다마신 공정을 통해 형성하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  7. 제 3 항에 있어서,
    상기 상부전극 콘택플러그는 상기 하부전극 콘택플러그 보다 크면서 상기 상부전극 보다 작은 크기를 갖으며, 상기 상부전극과 오버랩되도록 형성하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
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