KR100929628B1 - 상변환 기억 소자 - Google Patents

상변환 기억 소자 Download PDF

Info

Publication number
KR100929628B1
KR100929628B1 KR1020060113469A KR20060113469A KR100929628B1 KR 100929628 B1 KR100929628 B1 KR 100929628B1 KR 1020060113469 A KR1020060113469 A KR 1020060113469A KR 20060113469 A KR20060113469 A KR 20060113469A KR 100929628 B1 KR100929628 B1 KR 100929628B1
Authority
KR
South Korea
Prior art keywords
region
width
sense amplifier
active
phase change
Prior art date
Application number
KR1020060113469A
Other languages
English (en)
Other versions
KR20080044521A (ko
Inventor
장헌용
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060113469A priority Critical patent/KR100929628B1/ko
Priority to US11/854,772 priority patent/US7778059B2/en
Publication of KR20080044521A publication Critical patent/KR20080044521A/ko
Application granted granted Critical
Publication of KR100929628B1 publication Critical patent/KR100929628B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 일방향으로 연장하고 타방향으로 배열된 다수의 활성영역을 갖는 반도체기판과, 상기 활성영역들 상에 타방향으로 연장하도록 형성된 다수의 워드라인과 상기 워드라인 양측의 활성영역 내에 형성된 소오스/드레인영역과, 상기 각 소오스영역과 콘택하도록 형성되며, 하부전극과 상변환막 및 상부전극을 포함하는 다수의 상변환 셀과, 상기 워드라인과 수직하는 일방향으로 연장하게 배열되며, 상변환 셀들의 상부전극들과 콘택하도록 형성된 다수의 비트라인 및 상기 비트라인들에 연결된 센스앰프를 포함하며, 상기 센스앰프는, 활성영역의 일측 및 타측 각각에 인접하여 설치된 제1센스앰프와 제2센스앰프를 포함하고, 상기 비트라인은, 상기 제1센스앰프와 연결된 제1비트라인과 상기 제2센스앰프와 연결된 제2비트라인은 교번적으로 배열되며, 상기 활성영역은, 상기 제1센스앰프의 인접 지역으로부터 멀어지는 방향으로 제1폭을 갖는 제1지역과 상기 제1폭 보다 큰 제2폭을 갖는 제2지역 및 상기 제2폭 보다 큰 제3폭을 갖는 제3지역이 차례로 배열된 제1활성영역과, 상기 제2센스앰프의 인접 지역으로부터 멀어지는 방향으로 제1폭을 갖는 제1지역과 상기 제1폭 보다 큰 제2폭을 갖는 제2지역 및 상기 제2폭 보다 큰 제3폭을 갖는 제3지역이 차례로 배열된 제2활성영역을 포함한다.

Description

상변환 기억 소자{Phase change memory device}
도 1은 종래 상변환 기억 소자에서의 상변화 메모리 셀들로 인가되는 전류 변화에 따른 상변화 셀들의 저항 변화를 나타낸 그래프.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 상변환 기억 소자를 설명하기 위한 평면도.
도 3은 본 발명의 다른 실시예에 따른 상변환 기억 소자를 설명하기 위한 평면도.
도 4는 본 발명의 또 다른 실시예에 따른 상변환 기억 소자를 설명하기 위한 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200,300,400: 활성영역 201,301,401: 제1지역
202,302,402: 제2지역 203,303,403: 제3지역
210,310,410: 제1활성영역 220,320,420: 제2활성영역
230: 워드라인 240: 비트라인
본 발명은 상변환 기억 소자에 관한 것으로, 보다 상세하게는, 복수 개의 셀을 갖는 메모리 어레이에서 동일한 리세트(RESET) 전류와 동일한 세트(SET) 전류로 프로그래밍(programing) 되도록 하는 상변환 기억 소자에 관한 것이다.
일반적으로 기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory: RAM) 소자와, 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 비휘발성의 롬(Read Only Memory: ROM) 소자로 크게 구분된다.
상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 메모리(Flash Memory)를 들 수 있다.
그런데, 상기 디램(DRAM)은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 또한, 상기 플래쉬 메모리(Flash Memory)는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비해 높은 동작전압이 요구되고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되고 있으며, 그 한 예로서 최근들어 상변환 기억 소자(Phase Change memory device: PRAM)가 제안되었다.
이러한 상변환 기억 소자는 하부전극과 상부전극 사이의 전류 흐름에 의해 상기 전극들 사이에 개재된 상변환막이 수 ㏀의 낮은 저항을 갖는 결정질 상태(crystalline state)와 수 ㏁의 높은 저항을 갖는 비정질 상태(amorphouse state)의 두 가지 상태로 상변화가 일어나는 것으로부터 상기 결정질 상태와 비정질 상태간 저항 차이를 이용해 셀에 저장된 정보를 판별하게 된다.
다시말해, 상변환 기억 소자는 상변환막으로서 칼코제나이드(Chalcogenide)막을 이용하는데, 이러한 칼코제나이드막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)로 이루어진 화합물막으로서, 인가된 전류, 즉, 주울 열(Joule Heat)에 의해 저항이 낮은 결정질 상태, 즉, 세트(SET) 상태와 저항이 높은 비정질 상태, 즉, 리세트(RESET) 사이에서 가역적인 상변화가 일어나는 것으로부터, 쓰기 및 읽기 모드에서 상변환막을 통하여 흐르는 전류를 감지해서 상변환 기억 셀에 저장된 정보가 세트 상태의 데이터 '0'인지, 또는, 리세트 상태의 데이터 '1'인지를 판별하게 된다.
한편, 복수 개의 상 변환 메모리 셀들을 구비하는 메모리 어레이에 있어서, 메모리 어레이 내부의 메모리 셀들의 배치에 따라 각각의 메모리 셀의 기생저항(parasitic loading)이 서로 다를 수 있다. 이러한 기생 저항은 메모리 어레이의 면적이 커짐에 따라 메모리 셀들의 리세스 전류 차이를 발생시키는데, 이러한 리세스 전류 차이는 세트 전류의 차이도 발생시키게 된다.
이와 같은, 상기 세트 전류의 차이는 하나의 세트 전류로 모든 메모리 셀들을 세트 상태로 만들 수 없게 된다.
다시말하면, 일부 메모리 셀들은 세트 전류에 의해 세트 상태가 되지만, 일부 메모리 셀들은 리세트상태가 되기도 하고, 세트 상태가 된 일부 셀들 중에서도 세트 저항 값이 다르게 나타나기도 한다
도 1은 상변화 메모리 셀들로 인가되는 전류 변화에 따른 상변화 셀들의 저항 변화를 나타낸 그래프로서, 각각의 메모리 셀들은 서로 다른 리세트와 세트 전류 곡선을 갖게 되는데, 제1셀은 높은 세트 전류를 갖는 셀이며, 제2셀은 중간 세트 전류를 갖는 셀이며, 제3셀은 낮은 세트 전류를 갖는 셀이다.
한편, 각각의 셀에 V와 같은 전압 레벨에 대응되는 전류를 인가하게 되면, 제1셀은 세트 저항 상태가 되지만, 제2셀과 제3셀은 리세트 저항 상태가 되며, 상기 제2셀과 제3셀의 리세트 저항 값도 서로 다르다.
전술한 바와 같이, 복수 개의 메모리 어레이에서는 상변화 셀들을 세트 상태로 만드는 세트 전류의 전류 량이 메모리 셀에 다르게 나타나거나, 하나의 세트 전류로 모든 메모리 셀들을 세트 상태로 만들 수 없게 되는 현상이 발생된다.
이러한, 메모리 셀들 간에 세트 전류량의 차이는 센스앰프(sense amplifier)에서 가장 가까이 있는 셀(이하, 제1셀)과 센스 증폭기에서 가장 멀리 떨어져 있는 셀(이하, 제n셀)간에 주로 나타나게 되며, 상기 제1셀의 경우에는 상기 제n셀에 비해 과도한 프로그래밍(over programming)이 될 수 있고, 상기 제n셀에서는 프로그래밍(programming)이 되지 않는 경우도 발생된다.
본 발명은 복수 개의 셀을 갖는 메모리 어레이에서 동일한 리세스 전류와 동 일한 세트 전류로 모든 셀에 동일하게 프로그래밍되도록 하는 상변환 기억 소자를 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 일방향으로 연장하고 타방향으로 배열된 다수의 활성영역을 갖는 반도체기판; 상기 활성영역들 상에 타방향으로 연장하도록 형성된 다수의 워드라인과 상기 워드라인 양측의 활성영역 내에 형성된 소오스/드레인영역; 상기 각 소오스영역과 콘택하도록 형성되며, 하부전극과 상변환막 및 상부전극을 포함하는 다수의 상변환 셀; 상기 워드라인과 수직하는 일방향으로 연장하게 배열되며, 상변환 셀들의 상부전극들과 콘택하도록 형성된 다수의 비트라인; 및 상기 비트라인들에 연결된 센스앰프;를 포함하며,
상기 센스앰프는, 활성영역의 일측 및 타측 각각에 인접하여 설치된 제1센스앰프와 제2센스앰프를 포함하고, 상기 비트라인은, 상기 제1센스앰프와 연결된 제1비트라인과 상기 제2센스앰프와 연결된 제2비트라인은 교번적으로 배열되며, 상기 활성영역은, 상기 제1센스앰프의 인접 지역으로부터 멀어지는 방향으로 제1폭을 갖는 제1지역과 상기 제1폭 보다 큰 제2폭을 갖는 제2지역 및 상기 제2폭 보다 큰 제3폭을 갖는 제3지역이 차례로 배열된 제1활성영역과, 상기 제2센스앰프의 인접 지역으로부터 멀어지는 방향으로 제1폭을 갖는 제1지역과 상기 제1폭 보다 큰 제2폭을 갖는 제2지역 및 상기 제2폭 보다 큰 제3폭을 갖는 제3지역이 차례로 배열된 제2활성영역을 포함하는 상변환 기억 소자를 제공한다.
여기서, 상기 제1지역과 제2지역의 경계지역 및 상기 제2지역과 제3지역의 경계지역이 예각을 가지면서 차례로 배열된 것을 포함한다.
상기 제1지역과 제2지역의 경계지역 및 상기 제2지역과 제3지역의 경계지역이 직각을 가지면서 차례로 배열된 것을 포함한다.
상기 제1활성영역 및 제2활성영역은 상기 제3지역의 제3폭 보다 큰 폭을 갖는 다수의 지역이 차례로 배열된 것을 포함한다.
상기 제1지역과 제2지역 및 제3지역은 서로 분리되어 차례로 배열된 것을 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 트랜지스터의 전류량을 결정짓는 길이(length)와 폭(width)에서 상기 트랜지스터의 폭을 달리 형성하여 모든 셀에 동일한 세트(SET) 전류 및 리세트(RESET) 전류가 프로그래밍(programming)되도록 하기 위한 것으로, 센스앰프에 가까이 있는 near 셀(제1지역)은 트랜지스터의 폭을 작게 하고, 센스앰프로부터 중간 지역에 있는 medium 셀(제2지역)은 트랜지스터의 폭을 중간 크기로 하고, 센스앰프로부터 멀리 떨어져 있는 far 셀(제3지역)은 트랜지스터의 폭을 크게 갖도록 한다.
그러므로, 본 발명은 하나의 세트 전류 또는 리세스 전류에 의해서 상변화 물질에 인가되는 전류량이 모두 동일해짐으로써, 상기 센스앰프로부터 멀리 있는 far 셀이 갖게 되는 기생 저항에 대한 보상 효과가 있게 되면서 동일한 세트 저항 과 동일한 리세트 저항의 효과를 가질 수 있다.
자세하게, 도 2a 내지 도 2c는 본 발명의 실시예에 따른 상변환 기억 소자를 설명하기 위한 평면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 일방향으로 연장하고 타방향으로 배열된 다수의 활성영역(200)을 갖는 반도체기판이 형성된다.
여기서, 상기 다수의 활성영역(200)은 제1폭(W1)을 갖는 제1지역(201)과 상기 제1폭(W1) 보다 큰 제2폭(W2)을 갖는 제2지역(202) 및 상기 제2폭(W2) 보다 큰 제3폭(W3)을 갖는 제3지역(203)이 차례로 배열된 제1활성영역(210)과 상기 제1활성영역과 반대 형상을 가지면서 제1지역(201)과 제2지(202)역 및 제3지역(203)이 차례로 배열된 제2활성영역(220)을 포함하고, 상기 제1활성영역(210)과 제2활성영역(220)은 각각은 비대향면이 일측선 형상이고, 마주보는 제1활성영역(210)과 제2활성영역(220)의 한 쌍이 다수 배열되어 있다.
여기서, 상기 제1활성영역(210) 및 제2활성영역(220)은 상기 제1지역(201)과 제2지역(202)의 경계지역 및 상기 제2지역(202)과 제3지역(203)의 경계지역이 예각(r°)을 가지면서 차례로 배열되게 형성된다.
그리고, 상기 활성영역(200)의 일측 및 타측 각각에 인접하여 제1센스앰프(S/A.1)와 제2센스앰프(S/A.2)가 설치되어 있다.
여기서, 상기 제1센스앰프(S/A.1)는 상기 제1활성영역(210)에 인접하여 설치되어 있고, 상기 제2센스앰프(S/A.2)는 상기 제2활성영역(220)에 인접하여 설치되어 있다.
그러므로, 상기 제1활성영역(210)은 상기 제1센스앰프(S/A.1)의 인접 지역으로부터 멀어지는 제1지역(201)과 제2지역(202) 및 제3지역(203)이 차례로 배열된 구조를 갖으며, 상기 제2활성영역(220)은 상기 제2센스앰프(S/A.2)의 인접 지역으로부터 멀어지는 제1지역(201)과 제2지역(202) 및 제3지역(203)이 차례로 배열된 구조를 갖도록 형성되어 진다.
한편, 도시하지는 않았으나, 상기 제1활성영역(210) 및 제2활성영역(220)은 상기 제3지역(203)의 제3폭(W3) 보다 큰 폭을 갖는 다수의 지역이 차례로 배열된 구조를 가질 수 있다.
여기서, 본 발명은 센스앰프로부터 가까이 있는, 즉, 센스앰프의 인접 지역으로부터 멀어지는 제1지역(near 셀, 201)과 제2지역(medium 셀, 202) 및 제3지역(far 셀, 203)의 폭(width)이 다르게 형성됨으로써, 즉, 트랜지스터의 전류량을 결정짓는 트랜지스터의 폭을 서로 달리함으로써, 모든 셀에 동일한 세트 전류 및 리세스 전류가 프로그래밍(programming)되도록 할 수 있다.
다시말하면, 상기 제1센스앰프(S/A.1)에 인접한 제1활성영역(210)은, 상기 제1센스앰프(S/A.1)에 인접 지역으로부터 멀어지는 제1폭(W1)을 갖는 제1지역(201)과 제1폭(W1) 보다 큰 제2폭(W2)을 갖는 제2지역(202) 및 제2폭(W2) 보다 큰 제3폭(W3)을 갖는 제3지역(203)이 차례로 배열된 구조로 형성되고, 상기 제2센스앰프(S/A.2)에 인접한 제2활성영역(220)은, 상기 제1활성영역(210)과 반대 형상을 가지면서 제2센스앰프(S/A.2)에 인접 지역으로부터 멀어지는 제1지역(201)과 제2지역(202) 및 제3지역(203)이 차례로 배열된 구조로 형성됨으로써, 하나의 세트 전류 또는 리세스 전류에 의해서 후속의 상변화 물질에 인가되는 전류량이 모두 동일해짐으로써, 상기 제1센스앰프(S/A.1) 및 제2센스앰프(S/A.2)로부터 가장 멀리 있는 제3지역(far 셀, 203)이 갖게 되는 기생 저항에 대한 보상 효과가 있으므로 센싱 마진을 높일 수 있게 된다.
도 2b를 참조하면, 상기 활성영역들 상에 타방향으로 연장하도록 다수의 워드라인(230)이 형성되며, 상기 워드라인(230) 양측의 활성영역 내에 소오스/드레인영역(미도시)이 형성되어 트랜지스터가 구성된다.
그런다음, 자세하게 도시하지는 않았으나, 상기 각 소오스영역과 콘택하도록 하부전극과 상변환막 및 상부전극을 포함하는 다수의 상변환 셀이 형성된다.
도 2c를 참조하면, 상기 워드라인(230)과 수직하는 일방향으로 연장하게 배열되게 상기 상변환 셀들의 상부전극들과 콘택하도록 다수의 비트라인(240)이 형성된다.
한편, 본 발명의 실시예에서는, 상기 활성영역은 상기 제1지역(201)과 제2지역(202)의 경계지역 및 상기 제2지역(202)과 제3지역(203)의 경계지역이 예각(r°)을 가지면서 차례로 배열되어 형성되지만, 본 발명의 다른 실시예로서, 도 3에 도시된 바와 같이, 상기 활성영역은 상기 제1지역(301)과 제2지역(302)의 경계지역 및 상기 제2지역(302)과 제3지역(303)의 경계지역이 직각((s°)을 가지면서 차례로 배열되게 형성될 수 있다.
도 3에서 미설명된 도면 부호 310은 제1활성영역을, 320은 제2활성영역을 각각 나타낸다.
그리고, 본 발명의 실시예에서는, 상기 제1지역(201)과 제2지역(202) 및 제3지역(203)은 서로 분리되지 않고 차례로 배열되어 형성되지만, 본 발명의 또 다른 실시예로서, 도 4에 도시된 바와 같이, 상기 활성영역의 제1지역(401)과 제2지역(402) 및 제3지역(403)은 각각 서로 분리되어 차례로 배열되게 형성되는 것도 가능하다.
도 4에서 미설명된 도면 부호 410은 제1활성영역을, 420은 제2활성영역을 각각 나타낸다.
이상, 여기에서는 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.
이상에서와 같이, 본 발명의 상변환 기억 소자는, 트랜지스터의 전류량을 결정짓는 길이(length)와 폭(width)에서 상기 트랜지스터의 폭(width)을 달리 형성하여, 즉, 센스앰프(sense amplifier)에 가까이 있는 near 셀은 트랜지스터의 폭을 작게 하고, 센스앰프로부터 중간 지역에 있는 medium 셀은 트랜지스터의 폭을 중간 크기로 하고, 센스앰프로부터 멀리 떨어져 있는 far 셀은 트랜지스터의 폭을 크게 갖는 구조로 형성됨으로써, 모든 셀에 동일한 세트(SET) 전류 및 리세트(RESET) 전류가 프로그래밍(programming)되도록 할 수 있다.
따라서, 본 발명은 상기 센스앰프로부터 멀리 있는 far 셀이 갖게 되는 기생 저항에 대한 보상 효과가 있게 되면서 동일한 세트 저항과 동일한 리세트 저항의 효과를 가질 수 있다.

Claims (5)

  1. 일방향으로 연장하고 타방향으로 배열된 다수의 활성영역을 갖는 반도체기판;
    상기 활성영역들 상에 타방향으로 연장하도록 형성된 다수의 워드라인과 상기 워드라인 양측의 활성영역 내에 형성된 소오스/드레인영역;
    상기 각 소오스영역과 콘택하도록 형성되며, 하부전극과 상변환막 및 상부전극을 포함하는 다수의 상변환 셀;
    상기 워드라인과 수직하는 일방향으로 연장하게 배열되며, 상변환 셀들의 상부전극들과 콘택하도록 형성된 다수의 비트라인; 및
    상기 비트라인들에 연결된 센스앰프;를 포함하며,
    상기 센스앰프는, 활성영역의 일측 및 타측 각각에 인접하여 설치된 제1센스앰프와 제2센스앰프를 포함하고,
    상기 비트라인은, 상기 제1센스앰프와 연결된 제1비트라인과 상기 제2센스앰프와 연결된 제2비트라인은 교번적으로 배열되며,
    상기 활성영역은, 상기 제1센스앰프의 인접 지역으로부터 멀어지는 방향으로 제1폭을 갖는 제1지역과 상기 제1폭 보다 큰 제2폭을 갖는 제2지역 및 상기 제2폭 보다 큰 제3폭을 갖는 제3지역이 차례로 배열된 제1활성영역과, 상기 제2센스앰프의 인접 지역으로부터 멀어지는 방향으로 제1폭을 갖는 제1지역과 상기 제1폭 보다 큰 제2폭을 갖는 제2지역 및 상기 제2폭 보다 큰 제3폭을 갖는 제3지역이 차례로 배열된 제2활성영역을 포함하는 것을 특징으로 하는 상변환 기억 소자.
  2. 제 1 항에 있어서,
    상기 제1지역과 제2지역의 경계지역 및 상기 제2지역과 제3지역의 경계지역이 예각을 가지면서 차례로 배열된 것을 특징으로 하는 상변환 기억 소자.
  3. 제 1 항에 있어서,
    상기 제1지역과 제2지역의 경계지역 및 상기 제2지역과 제3지역의 경계지역이 직각을 가지면서 차례로 배열된 것을 특징으로 하는 상변환 기억 소자.
  4. 제 1 항에 있어서,
    상기 제1활성영역 및 제2활성영역은 상기 제3지역의 제3폭 보다 큰 폭을 갖는 다수의 지역이 차례로 배열된 것을 특징으로 하는 상변환 기억 소자.
  5. 제 1 항에 있어서,
    상기 제1지역과 제2지역 및 제3지역은 각각 서로 분리되어 차례로 배열된 것을 특징으로 하는 상변환 기억 소자.
KR1020060113469A 2006-11-16 2006-11-16 상변환 기억 소자 KR100929628B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060113469A KR100929628B1 (ko) 2006-11-16 2006-11-16 상변환 기억 소자
US11/854,772 US7778059B2 (en) 2006-11-16 2007-09-13 Phase change memory device having a uniform set and reset current

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060113469A KR100929628B1 (ko) 2006-11-16 2006-11-16 상변환 기억 소자

Publications (2)

Publication Number Publication Date
KR20080044521A KR20080044521A (ko) 2008-05-21
KR100929628B1 true KR100929628B1 (ko) 2009-12-03

Family

ID=39416755

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060113469A KR100929628B1 (ko) 2006-11-16 2006-11-16 상변환 기억 소자

Country Status (2)

Country Link
US (1) US7778059B2 (ko)
KR (1) KR100929628B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8462537B2 (en) 2011-03-21 2013-06-11 Intel Corporation Method and apparatus to reset a phase change memory and switch (PCMS) memory cell
JP5777991B2 (ja) * 2011-09-22 2015-09-16 ルネサスエレクトロニクス株式会社 半導体装置
CN107910330B (zh) * 2017-11-29 2023-09-19 长鑫存储技术有限公司 动态随机存取存储器阵列及其版图结构、制作方法
US11653504B2 (en) 2020-07-02 2023-05-16 Samsung Electronics Co., Ltd. Semiconductor memory device with selection transistors with substrate penetrating gates

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003110033A (ja) 2001-07-24 2003-04-11 Mitsubishi Electric Corp 半導体記憶装置
KR20060075423A (ko) * 2004-12-28 2006-07-04 주식회사 하이닉스반도체 상변환 기억 소자
KR100686630B1 (ko) 1998-07-03 2007-02-23 가부시키가이샤 히타치세이사쿠쇼 반도체장치 및 패턴형성방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06342803A (ja) * 1992-05-29 1994-12-13 Texas Instr Inc <Ti> トランジスタ
JP4068340B2 (ja) * 2001-12-17 2008-03-26 エルピーダメモリ株式会社 半導体集積回路装置
JP4048998B2 (ja) 2003-04-15 2008-02-20 ウシオ電機株式会社 ランプ及び紫外光照射装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100686630B1 (ko) 1998-07-03 2007-02-23 가부시키가이샤 히타치세이사쿠쇼 반도체장치 및 패턴형성방법
JP2003110033A (ja) 2001-07-24 2003-04-11 Mitsubishi Electric Corp 半導体記憶装置
KR20060075423A (ko) * 2004-12-28 2006-07-04 주식회사 하이닉스반도체 상변환 기억 소자

Also Published As

Publication number Publication date
US20080117668A1 (en) 2008-05-22
KR20080044521A (ko) 2008-05-21
US7778059B2 (en) 2010-08-17

Similar Documents

Publication Publication Date Title
JP4554991B2 (ja) 相変換メモリ装置
JP5462490B2 (ja) 半導体記憶装置
US9025369B2 (en) Resistance change nonvolatile semiconductor memory device
JP5722180B2 (ja) 不揮発性記憶装置
US9136468B2 (en) Nonvolatile semiconductor memory device
US7733691B2 (en) Memory device including thermal conductor located between programmable volumes
CN109427969B (zh) 具有多个热界面的相变存储器电极
JP4800017B2 (ja) 半導体記憶装置
KR100448899B1 (ko) 상변환 기억 소자
KR100929628B1 (ko) 상변환 기억 소자
US10192616B2 (en) Ovonic threshold switch (OTS) driver/selector uses unselect bias to pre-charge memory chip circuit and reduces unacceptable false selects
US7742332B2 (en) Phase-change random access memory device and semiconductor memory device
US7570512B2 (en) Phase change memory device with reduced unit cell size and improved transistor current flow and method for manufacturing the same
KR100656280B1 (ko) 트랜지스터와 병렬 연결된 상변화 소자를 포함하는 상변화메모리 소자
JP6373466B1 (ja) 不揮発性記憶装置
JP2012244109A (ja) 不揮発性記憶装置
KR20060075423A (ko) 상변환 기억 소자
KR100960462B1 (ko) 상 변화 메모리 장치 및 그 형성 방법
KR20060070066A (ko) 상변환 기억 소자 및 그 제조방법
KR100960461B1 (ko) 상 변화 메모리 장치 및 그 형성 방법
KR100560657B1 (ko) 상변환 기억소자의 셀 어레이 및 그 동작 방법
KR100728951B1 (ko) 상변화 기억 소자 및 그 제조방법
KR20070069764A (ko) 상변환 기억 소자
KR20070069765A (ko) 상변환 기억 소자
KR20060001057A (ko) 상변환 기억 소자 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121022

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee