KR100656280B1 - 트랜지스터와 병렬 연결된 상변화 소자를 포함하는 상변화메모리 소자 - Google Patents

트랜지스터와 병렬 연결된 상변화 소자를 포함하는 상변화메모리 소자 Download PDF

Info

Publication number
KR100656280B1
KR100656280B1 KR1020040030558A KR20040030558A KR100656280B1 KR 100656280 B1 KR100656280 B1 KR 100656280B1 KR 1020040030558 A KR1020040030558 A KR 1020040030558A KR 20040030558 A KR20040030558 A KR 20040030558A KR 100656280 B1 KR100656280 B1 KR 100656280B1
Authority
KR
South Korea
Prior art keywords
phase change
transistor
current
electrode
data
Prior art date
Application number
KR1020040030558A
Other languages
English (en)
Other versions
KR20050105546A (ko
Inventor
오상현
이계남
홍석경
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040030558A priority Critical patent/KR100656280B1/ko
Publication of KR20050105546A publication Critical patent/KR20050105546A/ko
Application granted granted Critical
Publication of KR100656280B1 publication Critical patent/KR100656280B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe

Landscapes

  • Semiconductor Memories (AREA)

Abstract

쓰기시에 충분한 양의 전류가 상변화 소자를 통하여 흐를 수 있도록 할 수 있으며, 읽기시에도 충분한 센싱 마진을 확보할 수 있는 상변화 메모리 소자를 제공한다. 본 발명에서는, 셀 선택을 위한 트랜지스터(TR)와 정보 저장을 위한 상변화 소자를 병렬로 구성함으로써, 트랜지스터에 가해진 전압이 그대로 상변화 소자에 인가되도록 할 수 있다.
상변화 소자, 메모리, 트랜지스터, 병렬, 읽기, 쓰기

Description

트랜지스터와 병렬 연결된 상변화 소자를 포함하는 상변화 메모리 소자 {Phase change memory device including phase change device connected to transistor in parallel}
도 1a는 종래 기술에 따른 상변화 메모리 셀의 등가 회로를 보이고, 도 1b는 상변화 메모리 셀 단면도.
도 1b는 종래 상변화 메모리 셀 단면도.
도 2는 쓰기시 전류 인가로 인한 상변화 소자의 온도 상승과 상변이 사이의 관계를 보이는 그래프.
도 3은 결정상태에 따른 상변화 소자의 저항변화를 보이는 그래프.
도 4a는 본 발명에 따라 스위칭 트랜지스터와 상변화 소자가 병렬로 연결된 상변화 메모리 셀의 등가회로.
도 4b는 본 발명에 따른 상변화 메모리 셀의 단면도.
도 5 및 도 6은 본 발명의 실시예에 따른 메모리 셀 어레이.
도 7은 본 발명의 다른 실시예에 따른 메모리 셀 어레이.
* 도면의 주요부분에 대한 도면 부호의 설명 *
100: 반도체 기판 110: 소자분리막
121: 게이트 절연막 122: 게이트 전극
123: 절연막 스페이서 124, 135: 소오스, 드레인
130, 150, 180, 190 및 230: 층간절연막
140, 160, 170 및 210: 연결배선
220: 금속배선 BL: 비트라인
PCD: 상변이 소자 TR: 트랜지스터
본 발명은 메모리 소자 제조 분야에 관한 것으로, 보다 상세하게는 트랜지스터와 병렬 연결된 상변화 소자를 포함하는 상변화 메모리 소자에 관한 것이다.
상변화 메모리(Phase-Change Memory, PCM)소자는 비휘발성 메모리로서 고속동작, 저전력 소모에 적합하고, 셀 면적 축소에 유리할 뿐 아니라 적은 비용으로 제조 가능하여 차세대 기억소자로 각광 받고 있다.
도 1a는 종래 기술에 따른 상변화 메모리 셀의 등가 회로를 보이고, 도 1b는 종래 상변화 메모리 셀 단면도이다. 스위칭 소자인 트랜지스터(TR)의 한쪽 단(15b)에는 상하부전극(20, 22)으로 들러싸인 상변화 소자(PCD)의 일 전극(20)이 연결된다. 상변화 소자(PCD)의 타 전극(22)은 비트라인(bit line, BL)인 금속층에 연결되 어 읽기, 쓰기(읽기, 쓰기) 동작시에 전하가 공급된다. 스위칭 트랜지스터의 다른 한쪽 단자(15a)는 접지선에 연결된다. 도 1b에서 미설명 도면부호 '10'은 반도체 기판, '11'은 소자분리막, '12'는 게이트 절연막, '13'은 게이트 전극, '14'는 절연막 스페이서, '16', '18', '23', '25' 및 '28'은 층간절연막, '17', '19','24' 및 '26'은 연결배선, '27'은 금속배선을 나타낸다.
상변화 물질(21)로는 통상적으로 Ge2Sb2Te5(GST) 물질이 사용된다. 도 2에 보이는 바와 같이 큰 값의 리셋(reset) 전류를 흘려주면 주울 가열(Joule heating)에 의하여 순간적으로 온도가 녹는 점(~610 도) 이상으로 상승하였다가 하강하면서 비정질 상태(amorphous State)가 된다. 또한, 상대적으로 적은 양의 셋(셋) 전류를 흘려주게 되면 마찬가지로 주울 가열에 의해 결정화 온도(Crystallization Temperature, T crystal ~ 450 도)이상으로 상승하여 비정질 상태에서 결정상태로 전이한다. 통상의 상변화 메모리소자로 사용되는 물질은 도 3에 보이는 바와 같이 결정상태와 비정질 상태일 때의 저항값이 수십~ 수천배의 차이가 나므로, 이러한 저항 값의 차이가 메모리 소자에 이용된다. 그러므로, 메모리의 쓰기 동작 시에 데이터 "0"을 쓰기 위해서는 비트라인인 금속층에 리셋T 전류를 흘려주면 상변화 소자가 저항값이 높은 비정질 상태가 되고, 데이터 "1"를 쓰기 위해서는 비트라인인 금속층에 셋 전류를 흘려주면 상변화 소자가 저항값이 작은 결정 상태가 되어 데이터를 저장할 수 있도록 되어있다. 읽기 동작시에는 일정 전압(Vcc)을 인가하여 상변화 소자를 통해서 흐르는 전류를 감지하거나(Current Sensing), 일정 전류를 흘 려주고 상변화 소자에 걸리는 전압 강하를 감지하는 방법(Voltage Sensing)으로 데이터를 판독한다. 본 명세서에서는 설명의 편의상 전류 감지의 경우로 한정하여 기 술 하나, 그 구성은 전압 감지의 경우에도 똑같이 적용될 수 있다.
도 1a에 보이는 바와 같이 종래 상변화 메모리 소자의 구조에서는, 상변화 소자와 주어진 셀을 선택하기 위한 스위칭 소자(switching device)인 트랜지스터나 다이오드가 직렬로 연결되어 하나의 셀을 구성한다.
쓰기 동작시에는 비트라인에 전압이 가해지면, 직렬로 연결된 트랜지스터와 상변화 소자에 전류가 흐르게 된다. 그런데, 트랜지스터의 소오스/드레인 간에 흐를 수 있는 전류의 한계치인 포화전류(Saturation Current, ID_SAT)의 통상 크기는 100 ~500 ㎂이기 때문에 트랜지스터에 직렬로 연결되어 있는 상변화 소자에도 흐를 수 있는 전류가 제한된다. 이러한 경우 상변화 소자에서 발생하는 주울열(∝I2R)에도 한계가 있어 상대적으로 높은 전류가 요구되는 리셋시에(통상적인 GST 물질에서 2.8 mA 이상이 요구됨) 필요한 전류를 충분히 얻지 못하게 된다. 종래에는 더 적은 전류로도 상변화가 일어날 수 있는 상변화 물질의 재료적인 특성을 조절하는 방향으로 진행되어 왔으나, 아직 충분한 물성을 확보하지 못하여 소자 개발에 어려움을 겪고 있다.
그리고, 읽기 동작시에는 트랜지스터의 저항이 통상적인 소자의 저항보다 높기 때문에 상변화로 인한 저항의 변화가 트랜지스터의 저항 때문에 감지(sensing)되기 어려운 문제가 있다. 트랜지스터와 상변화 소자가 직렬 연결된 셀의 총저항은(RPCD + RTR)이므로, 상변화가 결정 상태(셋 상태, 데이터 "1" 상태)인 경우에 비트라인에 Vcc의 전압이 걸리면, Vcc/(RPCD CRST + RTR)의 전류가 센스 앰프(센스 앰프)로 흘러 들어간다. 또, 상변화 소자의 결정 상태가 비정질 상태(리셋 상태, 데이터 "0" 상태)인 경우에는 Vcc/(RPCD AMPS + RTR)의 전류가 센스 앰프로 흘러 들어간다. 이 두가지 경우 사이에 센스 앰프로 흘러 들어오는 전류차이는 Vcc x {1/(RPCD CRST + RTR)-1/(RMTJ AMPS + RTR )}이다. 통상적인 읽기 전압인 Vcc=0.5V와 통상적인 트랜지스터와 상변화 소자의 저항값인 RTR=50kOhm, RPCD CRST=2kOhm, RPCD AMPS=50kOhm를 가정할 경우, 센스 앰프로 유입되는 전체 전류는 데이터 "1"의 경우 9.6 ㎂ 정도이고, 데이터 "0"의 경우 5㎂ 로 그 차이는 4.6㎂이다. 통상의 센스 앰프는 10㎂ 이상의 전류가 흐르고, 데이터 "1"과 데이터 "0" 사이의 전류 차가 전체 전류의 10% 이상인 경우에 정상적으로 판독할 수 있도록 되어 있다. 그러므로 종래의 경우, 센스 앰프로 유입되는 전류 값과 데이터 "1"과 데이터 "0"간의 전류차(△I)가 모두 10㎂ 이하로, 통상적인 센스 앰프로 데이터 "1", 데이터 "0"를 식별하기에는 값이 작아서 어려움이 있다. 더욱이, 읽기-쓰기를 반복할 때에는 데이터 "1"과 데이터 "0"의 저항차가 감소하기 때문에 센싱 마진(sensing margin)이 더욱 감소하게 된다. 이러한 센싱 마진 확보의 문제는 소자의 신뢰성 확보에도 필수적인 항목이며, 소자개발에 있어서 최우선적으로 해결되어야 하는 문제이다.
전술한 바와 같은 문제점을 해결하기 위한 본 발명은, 쓰기시에 충분한 양의 전류가 상변화 소자를 통하여 흐를 수 있도록 할 수 있으며, 읽기시에도 충분한 센싱 마진을 확보할 수 있는 상변화 메모리 소자를 제공하는데 그 목적이 있다.
본 발명에서는, 셀 선택을 위한 트랜지스터(TR)와 정보 저장을 위한 상변화 소자를 병렬로 구성함으로써, 트랜지스터에 가해진 전압이 그대로 상변화 소자에 인가되도록 할 수 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 워드라인과, 비트라인과, 상기 워드라인에 연결된 게이트 전극과 상기 비트라인 및 접지선에 연결되는 소오스/드레인을 포함하는 트랜지스터와, 제1 전극, 제2 전극 및 상기 제1 전극 및 제2 전극 사이에 상변화 물질층을 구비하되, 상기 제1 전극이 상기 비트라인과 연결되고, 상기 제2 전극이 접지선에 연결되며 상기 트랜지스터와 병렬 연결된 상변화 소자와, 상기 워드라인과 상기 접지선 사이에 상기 워드라인과 동일하게 온/오프되는 스위칭 소자를 구비하는 상변화 메모리 소자를 제공한다.
삭제
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도 4a는 본 발명에 따라 스위칭 트랜지스터와 상변화 소자가 병렬로 연결된 상변화 메모리 셀의 등가회로이다.
쓰기 동작시에는 비트라인으로부터 유입된 전류가 트랜지스터를 통하지 않고 상변화 소자에 흐를 수 있도록 구성되어, 비트라인의 Vcc전압이 모두 상변화 소자에 인가될 수 있다. 따라서, 상변화 메모리에서 상변화에 필요한 전류를 충분히 공급 할 수 있다. 읽기 동작시에는 데이터 "0"의 겨우 셋 상태에서 비트라인에 Vcc의 전압이 걸리면, 트랜지스터에는 Vcc/ RTR의 전류가 흐르고, 상변화 소자에는 Vcc/RPCD CRST의 전류가 흐른다. 따라서, 센스 앰프로 들어오는 총전류는 Vcc(1/R TR + 1/RPCD CRST)가 된다. 또, 리셋 상태에서 (데이터 "1"), 트랜지스터에 Vcc/R TR의 전류가 흐르고, 상변화 소자에는 Vcc/RPC AMPS의 전류가 흐른다. 따라서, 센스 앰프로 들 어오는 총전류는 Vcc(1/RTR + 1RPCD AMPS)가 된다. 이 두 가지 경우 사이에 센스 앰프로 흘러 들어오는 전류의 차이는 Vcc(1/RPCD CRST - 1/RPCD AMPS )이다. 마찬가지로 통상적인 읽기 전압인 Vcc=0.5V와 통상적인 상변화 소자의 결정상태와 비정질 상태에서의 저항값인 RPCD CRST=2kOhm, RPCD AMPS=50kOhm를 가정할 경우 데이터 "1"전류가 260㎂ , 데이터 "0" 전류가 20㎂ 가 흘러, 데이터 "1"과 데이터 "0"의 두 경우 모두 10㎂ 이상이며, 데이터 "1"/데이터 "0"간 전류 차이가 데이터 "1"전류 대비 90% 이상에 해당된다. 이러한 차이는 통상의 센스 앰프가 요구하는 전류차 10㎂ 이상과 전체전류 대비 10%이상을 충분히 만족하여, 데이터 "1", 데이터 "0"를 판독하기에 어려움이 없다. 따라서, 읽기동작시에도 트랜지스터와 상변화 소자를 병렬로 구성함으로 충분한 센싱 마진을 확보할 수 있다.
도 4b는 본 발명에 따른 상변화 메모리 셀의 단면도이다. 비트라인(BL)인 금속층에 상변화 소자(PCD)와 스위칭 트랜지스터(TR)가 병렬로 연결된다. 상기 상변화 소자(PCD) 및 상기 스위칭 트랜지스터(TR)는 각각 상기 비트라인(BL)과 접지선에 연결된다. 상변화 소자(PCD)는 비트라인에 연결되는 제1 전극, 접지선에 연결되는 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이에 형성된 상변화 물질층을 포함한다. 상기 상변화 물질층은 Ge, Sb, As, Se, Ag 및 In 중에서 선택된 적어도 두개의 원소와 Te의 화합물질로 이루어질 수 있다. 보다 바람직하게, 상기 상변화 물질층은 GeSbTe(GST), AsSbTe(AST), SeSbTe(SST) 또는 AgInSbTe(AIST) 중에서 선택 된 적어도 어느 하나의 물질로 이루어질 수 있다.
도 4b에서 미설명 도면부호 '100'은 반도체 기판, '110'은 소자분리막, '121'은 게이트 절연막, '122'는 게이트 전극, '123'는 절연막 스페이서, '130', '150', '180', '190' 및 '230'은 층간절연막, '140', '160','170' 및 '210'은 연결배선, '220'은 금속배선을 나타낸다.
도 5는 본 발명의 실시예에 따른 메모리 셀 어레이이다. 각 셀에서 셀 트랜지스터와 상변화 소자가 병렬로 연결되어 있다. 전술한 바와 같이, 선택된 셀에 대해서는 쓰기 전류를 충분히 흘릴 수 있고, 읽기시에도 충분한 센싱 마진을 확보할 수 있다.
그러나, 도 5와 같은 셀 어레이를 구성할 때 비선택 셀(NSC)로부터 누설(leakage) 전류가 발생할 수 있다. 도 6에서 볼 수 있듯이 선택된 셀(SC)과 같은 비트라인(BL1)에 연결된 비선택 셀(NSC)들은 선택되지 않은 경우에도 상변화 소자를 통해서 일부 누설 전류가 흐르게 되어 셀 동작 및 데이터 판독에 어려움을 주게 된다.
이와 같은 문제점을 제거하기 위하여 본 발명에서는 도 7에 보이는 바와 같이 접지선과 워드라인들(WL1...WL6)에 각각 연결되어 워드라인과 함께 온(ON/OFF)되는 스위칭 소자들을 추가로 구성할 수 있다. 즉, 선택된 셀과 같은 비트라인에 연결되어 있는 선택되지 않은 셀은 상변화소자를 통해서 전류가 통하더라도 셀 블럭의 끝에 위치하여 워드라인과 함께 동작하는 스위칭 소자들에 의해서 누설 전류를 효과적으로 차단시킬 수 있다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 바와 같이 이루어지는 본 발명은, 트랜지스터와 상변화 소자를 병렬로 구성하여 쓰기 동작 시에 상변화 소자에 상변화가 일어날 수 있는 충분한 전류를 흘릴 수 있도록 하고, 읽기 시에는 데이터 "1"과 데이터 "0" 모두 10㎂ 이상이며, 데이터 "1"/데이터 "0"간 전류 차이가 데이터 "1"전류 대비 90%이상에 해당한다. 이러한 차이는 통상의 센스 앰프가 요구하는 전류차 10㎂ 이상과 전체전류 대비 10%이상을 충분히 만족하며, 데이터 "1", 데이터 "0"를 판독하기에 어려움이 없다. 따라서, 읽기 동작 시에도 트랜지스터와 상변화 소자를 병렬로 구성함으로써 충분한 센싱 마진을 확보할 수 있다.

Claims (4)

  1. 삭제
  2. 워드라인;
    비트라인;
    상기 워드라인에 연결된 게이트 전극과 상기 비트라인 및 접지선에 연결되는 소오스/드레인을 포함하는 트랜지스터;
    제1 전극, 제2 전극 및 상기 제1 전극 및 제2 전극 사이에 상변화 물질층을 구비하되, 상기 제1 전극이 상기 비트라인과 연결되고, 상기 제2 전극이 접지선에 연결되며 상기 트랜지스터와 병렬 연결된 상변화 소자; 및
    상기 워드라인과 상기 접지선 사이에 상기 워드라인과 동일하게 온/오프되는 스위칭 소자
    를 구비하는 상변화 메모리 소자.
  3. 제 2 항에 있어서,
    상기 상변화 물질층은 Ge, Sb, As, Se, Ag 및 In 중에서 선택된 적어도 두개의 원소와 Te의 화합물질로 이루어지는 상변화 메모리 소자.
  4. 제 2 항에 있어서,
    상기 상변화 물질층은, GeSbTe(GST), AsSbTe(AST), SeSbTe(SST) 또는 AgInSbTe(AIST) 중에서 선택된 적어도 어느 하나의 물질로 이루어지는 상변화 메모리 소자.
KR1020040030558A 2004-04-30 2004-04-30 트랜지스터와 병렬 연결된 상변화 소자를 포함하는 상변화메모리 소자 KR100656280B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040030558A KR100656280B1 (ko) 2004-04-30 2004-04-30 트랜지스터와 병렬 연결된 상변화 소자를 포함하는 상변화메모리 소자

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040030558A KR100656280B1 (ko) 2004-04-30 2004-04-30 트랜지스터와 병렬 연결된 상변화 소자를 포함하는 상변화메모리 소자

Publications (2)

Publication Number Publication Date
KR20050105546A KR20050105546A (ko) 2005-11-04
KR100656280B1 true KR100656280B1 (ko) 2006-12-11

Family

ID=37282711

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040030558A KR100656280B1 (ko) 2004-04-30 2004-04-30 트랜지스터와 병렬 연결된 상변화 소자를 포함하는 상변화메모리 소자

Country Status (1)

Country Link
KR (1) KR100656280B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7362608B2 (en) * 2006-03-02 2008-04-22 Infineon Technologies Ag Phase change memory fabricated using self-aligned processing
US7495946B2 (en) * 2006-03-02 2009-02-24 Infineon Technologies Ag Phase change memory fabricated using self-aligned processing
US7830699B2 (en) 2006-04-12 2010-11-09 Samsung Electronics Co., Ltd. Resistance variable memory device reducing word line voltage
KR100900119B1 (ko) * 2008-01-30 2009-06-01 주식회사 하이닉스반도체 상 변화 메모리 장치 및 그 테스트 방법
KR100909754B1 (ko) 2008-01-30 2009-07-29 주식회사 하이닉스반도체 상 변화 메모리 장치

Also Published As

Publication number Publication date
KR20050105546A (ko) 2005-11-04

Similar Documents

Publication Publication Date Title
KR100610014B1 (ko) 리키지 전류 보상 가능한 반도체 메모리 장치
JP5396011B2 (ja) 相変化メモリ装置
EP1965391B1 (en) Non-volatile semiconductor memory device
US8107275B2 (en) Nonvolatile memory device using variable resistive element
US7719870B2 (en) Storage device
KR100692262B1 (ko) 비휘발성 반도체 메모리장치
US7460386B2 (en) Layout method of a semiconductor memory device
US20080043522A1 (en) Nonvolatile Semiconductor Memory Device and Phase Change Memory Device
US7957180B2 (en) Phase change memory device having decentralized driving units
JP2008034057A (ja) 半導体記憶装置
TW200527656A (en) Semiconductor device
JPWO2007141865A1 (ja) 半導体装置及びその製造方法
KR100781982B1 (ko) 반도체 메모리 장치 및 워드라인 콘택들의 레이아웃 구조
JP5223005B2 (ja) 半導体記憶装置およびその製造方法
US7843720B2 (en) Phase change memory and method discharging bitline
KR100656280B1 (ko) 트랜지스터와 병렬 연결된 상변화 소자를 포함하는 상변화메모리 소자
KR100929628B1 (ko) 상변환 기억 소자
EP2286410B1 (en) System and method for mitigating reverse bias leakage
US8854907B2 (en) Semiconductor device for supplying and measuring electric current through a pad
KR20090100110A (ko) 저항체를 이용한 비휘발성 메모리 장치
KR101051166B1 (ko) 상 변화 메모리 장치
JP5793526B2 (ja) 半導体記憶装置
KR100934852B1 (ko) 상 변화 메모리 장치
KR100560657B1 (ko) 상변환 기억소자의 셀 어레이 및 그 동작 방법
KR20090016198A (ko) 상 변화 메모리 장치 및 그 동작방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101125

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee