KR101051166B1 - 상 변화 메모리 장치 - Google Patents

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Abstract

본 발명은 셀 어레이 내부에 복수의 더미 셀을 형성하고, 더미 셀을 통해 상 변화 메모리 셀에 잔존하는 전하들을 디스차지함으로써 오동작을 방지할 수 있는 상 변화 메모리 장치를 제공한다. 구체적으로, 본 발명은 복수의 메모리 셀, 복수의 메모리 셀 각각에 잔존하는 전하를 디스차지시키는 디스차지부, 및 디스차지 동작시에 디스차지부에 제 1 전압을 공급하고, 리드/라이트 동작시에 제 2 전압을 공급하는 디스차지 제어부를 포함하고, 디스차지부는 제 1 전압이 공급되면 복수의 메모리 셀 각각에 잔존하는 전하를 접지전압 단자로 디스차지시키고, 제 2 전압이 공급되면 디스차지 동작을 중단하는 것을 특징으로 하는 상 변화 메모리 장치를 개시한다.

Description

상 변화 메모리 장치 {PHASE CHANGE MEMORY DEVICE}
본 발명은 상 변화 메모리 장치에 관한 것으로서, 더욱 상세하게는 더미 셀들을 포함하는 상 변화 메모리 장치에 관한 것이다.
일반적으로 마그네틱 메모리(Magnetic memory) 및 위상 변화 메모리(Phase Change Memory) 등의 비휘발성 메모리는 휘발성 램(Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이타가 보존되는 특성을 갖는다.
도 1a 및 도 1b는 종래의 상 변화 저항(Phase Change Resistor) 소자(4)를 설명하기 위한 도면이다.
도 1a 및 도 1b를 참고하면, 상 변화 저항체(4)는 탑(Top)전극(1)과 버텀(Bottom)전극(3) 사이에 위상 변화층(Phase Change Material;2)을 삽입하여 전압과 전류를 인가하면, 위상 변화층(2)에 고온이 유기되어 저항에 변화에 따른 전기 전도 상태가 변하게 된다. 여기서, 위상 변화층(2)의 재료로는 AglnSbTe가 주로 사용된다. 그리고 위상 변화층(2)은 칼코겐(Chalcogen) 원소 (S, Se, Te)를 주성분으로 하는 화합물(Chalcogenide)을 이용하는데, 구체적으로 Ge-Sb-Te로 이루어진 게르마늄 안티몬 텔루르 합금물질(Ge2Sb2Te5)을 이용한다.
도 2a 및 도 2b는 종래의 상 변화 저항체의 원리를 설명하기 위한 도면이다.
도 2a를 참고하면, 상 변화 저항체(4)에 임계값 이하의 저전류가 흐르면 위상 변화층(2)이 결정화가 되기에 적당한 온도가 된다. 이에 따라, 위상 변화층(2)이 결정 상태(Crystalline Phase)가 되어 저저항 상태의 물질이 된다.
반면에 도 2b를 참고하면,상 변화 저항체(4)에 임계값 이상의 고전류가 흐르면 위상 변화층(2)이 녹는 점(Melting Point) 이상의 온도가 된다. 이에 따라, 위상 변화층(2)이 비결정 상태가(Amorphous Phase) 되어 고저항 상태의 물질이 된다.
이와 같이 상 변화 저항체(4)는 두 저항의 상태에 대응하는 데이타를 불휘발성으로 저장할 수 있게 된다. 즉, 상 변화 저항체(4)가 저저항 상태일 경우를 데이타 "1"이라 하고, 고저항 상태일 경우를 데이타 "0"이라 하면 두 데이타의 로직 상태를 저장할 수 있다.
도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면이다.
도 3을 참고하면, 상 변화 저항체(4)의 탑 전극(1)과 버텀 전극(3) 사이에 일정 시간 동안 전류를 흘리게 되면 고 열이 발생하게 된다. 이에 따라, 탑 전극(1)과 버텀 전극(3)에 가해 준 온도 상태에 의해 위상 변화층(2)의 상태가 결정상과 비결정상으로 변하게 된다.
이때, 일정 시간 동안 저 전류를 흘리게 되면 저온 가열 상태에 의해 결정상이 형성되어 저 저항 소자인 상 변화 저항체(4)가 세트(Set) 상태가 된다. 반대로, 일정 시간 동안 고 전류를 흘리게 되면 고온 가열 상태에 의해 비결정상이 형성되어 고 저항 소자인 상 변화 저항체(4)가 리셋(Reset) 상태가 된다. 따라서, 이 두 개의 상(Phase) 차이가 전기적인 저항 변화로 표현되어 나타나게 된다.
이에 따라, 라이트 동작 모드시 세트 상태를 라이트 하기 위해 상 변화 저항체(4)에 낮은 전압을 긴 시간 동안 인가하게 된다. 반면에, 라이트 동작 모드시 리셋 상태를 라이트 하기 위해 상 변화 저항체(4)에 높은 전압을 짧은 시간 동안 인가하게 된다.
이러한 상 변화 저항 메모리는 라이트 동작시에 상 변화 메모리 셀에 소정의 전하가 잔존하게 된다. 이러한 잔존 전하가 누적되면 상 변화 메모리 셀에 저장된 데이터를 리드할 경우에 잘못된 데이터가 리드되는 문제점이 있다.
상기 문제점을 해결하기 위하여, 본 발명은 셀 어레이 내부에 복수의 더미 셀을 형성하고, 더미 셀을 통해 상 변화 메모리 셀에 잔존하는 전하들을 디스차지함으로써 오동작을 방지할 수 있는 상 변화 메모리 장치를 제공한다.
본 발명은 복수의 메모리 셀, 복수의 메모리 셀 각각에 잔존하는 전하를 디스차지시키는 디스차지부, 및 디스차지 동작시에 디스차지부에 제 1 전압을 공급하고, 리드/라이트 동작시에 제 2 전압을 공급하는 디스차지 제어부를 포함하고, 디스차지부는 제 1 전압이 공급되면 복수의 메모리 셀 각각에 잔존하는 전하를 접지전압 단자로 디스차지시키고, 제 2 전압이 공급되면 디스차지 동작을 중단하는 것을 특징으로 하는 상 변화 메모리 장치를 개시한다.
본 발명은 리드/라이트 동작시에는 더미 셀에 승압전압을 공급하여 더미 셀로부터 더미라인을 통해 전류가 흘러나가지 않도록 하고, 디스차지 동작시에는 메모리 셀에 남아 있던 전하들이 메모리 셀로부터 더미라인을 통해 접지전압 단자로 디스차지된다. 따라서 리드/라이트 동작 이전에 메모리 셀에 남아있던 전하들이 모두 디스차지되어 안정적인 리드/라이트 동작이 가능하다는 장점이 있다.
추가적으로, 본 발명은 메모리 셀과 접지전압 단자의 연결을 제어하는 스위칭 소자로 더미 셀 스트링을 사용하는데, 더미 셀 스트링은 메모리 셀 스트링과 동 일한 구조로 형성되므로, 별도의 제작 공정이 필요없다는 장점이 있다.
추가적으로, 디스차지 동작이 빠르게 이루어지지 못할 경우에는 더미 셀을 통과하는 디스차지 전류에 의해 더미 셀에 포함된 상 변화 저항체가 비정질로 변할 수 있다. 상 변화 저항체가 비정질로 변하면, 상 변화 저항체가 고저항 소자가 되므로 디스차지 동작이 원활하게 이루어질 수 없게 된다. 본 발명에 따른 더미 셀 스트링에 포함된 각각의 더미 셀은 더미라인에 병렬로 연결되어 있기 때문에 복수의 메모리 셀로부터 동시에 각 더미 셀을 통해 디스차지 동작이 이루어질 수 있다. 따라서 디스차지 동작이 빠르게 이루어질 수 있기 때문에, 더미 셀에 포함된 상 변화 막의 상태가 고저항 상태로 변화하지 않아 디스차지 동작이 안정적으로 이루어질 수 있다는 장점이 있다.
추가적으로, 본 발명에 따른 더미 셀들이 형성되는 더미 액티브 영역은 더미라인을 통하여 글로벌 워드라인들을 제외한 공간, 예컨대, 글로벌 로오 디코딩라인 하부에 배치될 수 있다. 따라서 디스차지 동작을 위한 별도의 레이아웃을 확보할 필요가 없으므로 메모리 장치 내부 레이아웃을 최대한 활용할 수 있다는 장점이 있다.
추가적으로, 본 발명에 따른 글로벌 워드라인 구동부는 글로벌 워드라인에 선택적으로 승압전압 또는 접지전압 레벨의 전압을 공급함으로써, 디스차지 동작시에 글로벌 워드라인을 통해 메모리 셀로 추가적인 전류가 흘러들어가지 않게 된다. 따라서 디스차지 동작이 더 효율적으로 이루어질 수 있다는 장점이 있다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 4는 본 발명의 제 1 실시예에 따른 상 변화 메모리 장치의 셀 어레이(20)와 그 주변회로(26,28,29)를 나타내는 회로도이다.
도 4를 참고하면, 본 발명의 제 1 실시예에 따른 상 변화 메모리 장치는 셀 어레이(20), 글로벌 워드라인 디코더(26), 비트라인 선택 회로(28) 및 디스차지 제어부(27)를 포함한다.
메모리 셀 스트링(23)은 8 개의 메모리 셀을 포함하고, 8 비트 메모리 셀 스트링(22)은 8 개의 메모리 셀 스트링(23)을 포함할 수 있다.
셀 어레이(20)는 한 쌍의 8 비트 메모리 셀 스트링(22) 및 더미 셀 스트링(24)을 포함할 수 있다. 이 경우 셀 어레이(20)는 64 개의 메모리 셀을 포함하게 된다.
또는 셀 어레이(20)는 2 쌍의 8 비트 메모리 셀 스트링(22) 및 더미 셀 스트링(24)을 포함할 수도 있다. 이 경우 셀 어레이(20)는 128 개의 메모리 셀을 포함하게 된다.
셀 어레이(20)에 포함된 각 메모리 셀 스트링(23)은 셀 어레이(20) 영역 내에 비트라인들(BL0~BL7)과 이들에 교차하는 글로벌 워드라인들(GWL0~GWL7) 간의 교차점에서 각 글로벌 워드라인(GWL0~GWL7)에 전기적으로 연결되는 액티브 영역과 비트라인들(BL0~BL7) 사이에 형성되는 상 변화 메모리 셀들을 각각 포함하며, 비트라인들(BL0~BL7) 중 어느 하나의 전위가 이에 교차하는 글로벌 워드라인(예컨대, GWL0)의 전위보다 높을 때 이들에 연결되는 메모리 셀의 상 변화가 이루어진다.
더미 셀 스트링(24)은 더미라인(DL)에 전기적으로 연결되는 더미 액티브 영역과 비트라인들(BL0~BL7) 사이에 각각 형성되고 메모리 셀 스트링(23)에 포함된 각각의 메모리 셀과 동일한 구조를 갖는 복수의 더미 셀을 각각 포함한다.
셀 어레이(20)에서, 하나의 메모리 셀 스트링(23)은 일 예로, 비트라인들(BL0~BL7)에 대응하여 하나의 글로벌 워드라인(예컨대, GWL0)에 8개의 메모리 셀이 연결된 구조를 가질 수 있다.
더미 셀 스트링(24)은 셀 어레이(20) 영역 내에서 복수의 메모리 셀(22)에 인접한 더미 액티브 영역, 특히, 글로벌 로오 디코딩 라인(GXDEC) 하부의 더미 액티브 영역에 형성되며, 하나의 글로벌 워드라인(예컨대, GWL0)에 연결되는 메모리 셀들(23)과 동일한 수의 더미 셀들을 포함한다.
글로벌 워드라인 디코더(26)는 데이터 액세스시 복수의 글로벌 워드라인(GWL0~GWL7) 중 어느 하나를 선택하여 상기 선택된 글로벌 워드라인으로 제 1 전압을 공급한다. 제 1 전압은 접지전압 VSS 인 것이 바람직하다.
글로벌 워드라인 디코더(26)는 복수의 MOS 트랜지스터(M1)로 구성될 수 있으며, 각 MOS 트랜지스터(M1)의 게이트는 글로벌 로오 디코딩 라인(GXDEC)에 공통으로 연결된다.
그리고 각 MOS 트랜지스터(M1)의 일단은 각 글로벌 워드라인(GWL0~GWL7)과 연결되고, 각 MOS 트랜지스터(M1)의 타단에는 커맨드와 로오 어드레스 정보에 따라 선택적으로 승압 전압 VPP 또는 접지 전압 VSS이 공급된다.
구체적으로, MOS 트랜지스터들(M1)은 글로벌 로오 디코딩 라인(GXDEC)을 통 해 글로벌 로오 디코딩 신호가 전달될 때 인에이블되어 글로벌 워드라인들(GWL0~GWL7)로 승압 전압 VPP 또는 접지 전압 VSS를 공급하며, 특히, 상기 로오 어드레스 정보에 따라 선택된 글로벌 워드라인(예컨대, GWL0)으로 접지 전압 VSS를 공급하고, 나머지 글로벌 워드라인(GWL1~GWL7)으로 승압 전압 VPP을 공급한다.
비트라인 선택 회로(28)는 데이터 액세스시 복수의 비트라인(BL0~BL7) 중 어느 하나를 선택하여 상기 선택된 비트라인으로 제 2 전압을 공급한다. 제 2 전압은 승압전압 VPP인 것이 바람직하다.
비트라인 선택 회로(28)는 복수의 MOS 트랜지스터(M2)로 구성될 수 있으며, 각 MOS 트랜지스터(M2)의 게이트에는 커맨드와 컬럼 어드레스 정보에 따라 인에이블되는 선택 신호들이 입력된다.
그리고 각 MOS 트랜지스터(M2)의 일단은 각 비트라인(BL0~BL7)과 연결되고, 각 MOS 트랜지스터(M2)의 타단은 글로벌 비트라인(GBL)에 공통으로 연결된다.
이러한 MOS 트랜지스터들(M2)은 글로벌 비트라인(GBL)을 통하여 승압 전압 VPP가 공급되고 상기 선택 신호들 중 어느 하나가 인에이블될 때, 상기 인에이블된 선택 신호에 대응되는 비트라인(예컨대, BL0)으로 승압 전압 VPP를 공급한다.
디스차지 제어부(27)는 비트라인 디스차지 신호(BLDIS)에 따라 더미라인(DL)에 선택적으로 제 3 전압 또는 제 4 전압을 공급한다. 제 3 전압은 승압전압 VPP인 것이 바람직하고, 제 4 전압은 접지전압 VSS인 것이 바람직하다.
디스차지 제어부(27)는 PMOS 트랜지스터와 NMOS 트랜지스터를 포함하는 인버터로 구성된다. 디스차지 제어부(27)에 포함된 PMOS 트랜지스터와 NMOS 트랜지스터 는 소스와 드레인을 공유하고, 각각의 게이트 단자로 비트라인 디스차지 신호(BLDIS)가 입력된다.
PMOS 트랜지스터의 소스 단자로는 승압전압 VPP이 공급되고, NMOS 트랜지스터의 드레인 단자는 접지전압 VSS 단자와 연결된다. 그리고 PMOS 트랜지스터와 NMOS 트랜지스터의 공통 소스/드레인 단자는 더미라인(DL)과 연결된다.
본 실시예에서, 비트라인 디스차지 동작을 실시할 경우에는 비트라인 디스차지 신호(BLDIS)가 하이 레벨로 입력되고, 리드/라이트 동작을 실시할 경우에는 비트라인 디스차지 신호(BLDIS)가 로우 레벨로 입력된다.
비트라인 디스차지 신호(BLDIS)가 로우 레벨로 입력되면, PMOS 트랜지스터가 턴 온되어 더미라인(DL)으로 승압전압 VPP이 공급된다. 그 결과 메모리 셀로부터 더미라인(DL)을 통해 전류가 흐를 수 없게 된다.
그리고 더미 셀에 포함된 다이오드 소자는 애노드가 비트라인(BL) 측의 상 변화 저항체에 연결되고 캐소드가 더미라인(DL)에 연결되기 때문에, 더미라인(DL)의 전압 레벨이 비트라인(BL)의 전압 레벨보다 높아지더라도 다이오드 소자 자체의 특성으로 인하여 더미라인(DL)으로부터 비트라인(BL)으로는 전류가 흐르지 않는다.
반대로 비트라인 디스차지 신호(BLDIS)가 하이 레벨로 입력되면, NMOS 트랜지스터가 턴 온되어 더미라인(DL)으로부터 접지전압 VSS 단자로 전류가 흘러나가게된다. 즉 더미 셀 스트링(24)에 포함된 각 더미 셀로부터 기생 전류가 디스차지된다.
이상에서 살펴본 것처럼, 본 발명은 리드/라이트 동작시에는 더미 셀에 승압 전압 VPP을 공급하여 더미 셀로부터 더미라인(DL)을 통해 전류가 흘러나가지 않도록 하고, 디스차지 동작시에는 메모리 셀에 남아 있던 전하들이 메모리 셀로부터 더미라인(DL)을 통해 접지전압 VSS 단자로 디스차지된다. 따라서 리드/라이트 동작 이전에 메모리 셀에 남아있던 전하들이 모두 디스차지되어 안정적인 리드/라이트 동작이 가능하다는 장점이 있다.
추가적으로, 본 발명은 메모리 셀과 접지전압 VSS 단자의 연결을 제어하는 스위칭 소자로 더미 셀 스트링(24)을 사용하는데, 더미 셀 스트링(24)은 메모리 셀 스트링(23)과 동일한 구조로 형성되므로, 별도의 제작 공정이 필요없다는 장점이 있다.
추가적으로, 디스차지 동작이 빠르게 이루어지지 못할 경우에는 더미 셀을 통과하는 디스차지 전류에 의해 더미 셀에 포함된 상 변화 저항체가 비정질로 변할 수 있다. 상 변화 저항체가 비정질로 변하면, 상 변화 저항체가 고저항 소자가 되므로 디스차지 동작이 원활하게 이루어질 수 없게 된다.
하지만 본 발명에 따른 더미 셀 스트링(24)에 포함된 각각의 더미 셀은 더미라인(DL)에 병렬로 연결되어 있기 때문에 복수의 메모리 셀로부터 동시에 각 더미 셀을 통해 디스차지 동작이 이루어질 수 있다. 따라서 디스차지 동작이 빠르게 이루어질 수 있기 때문에, 더미 셀에 포함된 상 변화 저항체의 상태가 변화하지 않아 디스차지 동작이 안정적으로 이루어질 수 있다는 장점이 있다.
추가적으로, 본 발명에 따른 더미 셀들이 형성되는 더미 액티브 영역은 더미라인(DL)을 통하여 글로벌 워드라인들(GWL0~GWL7)을 제외한 공간, 예컨대, 글로벌 로오 디코딩라인(GXDEC) 하부에 배치될 수 있다. 따라서 디스차지 동작을 위한 별도의 레이아웃을 확보할 필요가 없으므로 메모리 장치 내부 레이아웃을 최대한 활용할 수 있다는 장점이 있다.
도 5는 본 발명의 제 2 실시예에 따른 상 변화 메모리 장치의 셀 어레이(20)와 그 주변회로(26,28,29)를 나타내는 회로도이다.
도 5를 참고하면, 본 발명에 따른 상 변화 메모리 장치는 셀 어레이(20), 글로벌 워드라인 디코더(26), 비트라인 선택 회로(28) 및 글로벌 워드라인 구동부(29)를 포함한다.
본 발명의 제 2 실시예는 제 1 실시예와 셀 어레이(20), 글로벌 워드라인 디코더(26) 및 비트라인 선택 회로(28)의 구성이 동일하다. 이하에서는 글로벌 워드라인 구동부(29)의 구성과 동작을 중점적으로 살펴보도록 한다.
글로벌 워드라인 구동부(29)는 비트라인 디스차지 신호(BLDIS)에 따라 글로벌 워드라인(GWL0~7) 및 더미라인(DL)에 선택적으로 제 5 전압 또는 제 6 전압을 공급한다. 제 5 전압은 승압전압 VPP인 것이 바람직하고, 제 6 전압은 접지전압 VSS인 것이 바람직하다.
글로벌 워드라인 구동부(29)는 PMOS 트랜지스터와 NMOS 트랜지스터를 포함하는 인버터로 구성된다. 글로벌 워드라인 구동부(29)에 포함된 PMOS 트랜지스터와 NMOS 트랜지스터는 소스와 드레인을 공유하고, 각각의 게이트 단자로 비트라인 디스차지 신호(BLDIS)가 입력된다.
PMOS 트랜지스터의 소스 단자로는 승압전압 VPP이 공급되고, NMOS 트랜지스 터의 드레인 단자는 접지전압 VSS 단자와 연결된다. 그리고 PMOS 트랜지스터와 NMOS 트랜지스터의 공통 소스/드레인 단자는 각 글로벌 워드라인(GWL0~7) 및 더미라인(DL)과 연결된다.
본 실시예에서, 비트라인 디스차지 동작을 실시할 경우에는 비트라인 디스차지 신호(BLDIS)가 하이 레벨로 입력되고, 리드/라이트 동작을 실시할 경우에는 비트라인 디스차지 신호(BLDIS)가 로우 레벨로 입력된다.
비트라인 디스차지 신호(BLDIS)가 로우 레벨로 입력되면, PMOS 트랜지스터가 턴 온되어 글로벌 워드라인(GWL0~7) 및 더미라인(DL)으로 승압전압 VPP이 공급된다. 따라서 선택되지 않은 글로벌 워드라인에 승압전압 VPP이 공급될 수 있도록 한다.
반대로 비트라인 디스차지 신호(BLDIS)가 하이 레벨로 입력되면, NMOS 트랜지스터가 턴 온되어 더미라인(DL)으로부터 접지전압 VSS 단자로 전류가 흘러나가게된다. 즉 더미 셀 스트링(24)에 포함된 각 더미 셀로부터 기생 전류가 디스차지된다. 이 경우 글로벌 워드라인(GWL0~7)도 접지전압 VSS 단자와 연결되므로, 글로벌 워드라인(GWL0~7)을 통해 메모리 셀로 추가적인 전류가 흘러들어가지 않게 된다. 그 결과 디스차지 동작이 더 효율적으로 이루어질 수 있게 된다.
도 6은 본 발명에 따른 메모리 셀 스트링(23)의 단면도이다.
도 6을 참고하면, 메모리 셀 스트링(23)은 액티브 영역(30)이 정의되고, 액티브 영역(30) 상에 복수의 스위칭 소자(31)가 형성된다. 여기서, 스위칭 소자(31)는 액티브 영역(30) 상에 선택적 에피택셜 성장되어 형성된 다이오드를 포함하며, 상기 다이오드를 구성하는 N형 반도체(31a), 즉, 상기 다이오드의 캐소드 단자는 액티브 영역(30)과 전기적으로 연결되고, 상기 다이오드를 구성하는 P형 반도체(31b), 즉, 상기 다이오드의 애노드 단자는 상술할 하부 전극 컨택(32)을 통해 상 변화 저항체(33)와 전기적으로 연결된다.
본 실시예에서는 스위칭 소자(31)를 에피택셜 성장되어 형성된 다이오드를 포함하는 것으로 예시하였지만, 스위칭 소자(31)는 쇼트키(Schottky) 다이오드를 포함할 수도 있다.
각 스위칭 소자(31)의 P형 반도체(31b) 상에는 하부 전극 컨택(32)이 형성되고, 각 하부 전극 컨택(32) 상에는 상 변화 저항체(33)가 형성된다. 즉, 스위칭 소자(31)는 하부 전극 컨택(32)을 통하여 상 변화 저항체(33)와 전기적으로 연결된다. 여기서, 상 변화 저항체(33)는 상 변화 막(33a)과 상부 전극(33b)으로 구성될 수 있으며, 하부 전극(33c)을 더 포함할 수도 있다.
각 상 변화 저항체(33)의 상부 전극(33b) 상에는 상부 전극 컨택(34)이 형성되고, 각 상부 전극 컨택(34) 상에는 비트라인(BL0~BL7)이 형성된다. 즉, 상 변화 저항체(33)는 상부 전극 컨택(34)을 통하여 비트라인(예컨대, BL0)과 전기적으로 연결된다.
한편, 액티브 영역(30)에서 메모리 셀 스트링(23)이 형성된 영역의 외측에는 비아(35,36)가 2층으로 형성되고, 상부 비아(36) 상에는 글로벌 워드라인(GWL0)이 형성된다. 즉, 액티브 영역(30)은 하부 비아(35)와 상부 비아(36)를 통하여 글로벌 워드라인(GWL0)과 전기적으로 연결된다.
상기 구조에서, 데이터 액세스 동작이 수행되지 않을 때 글로벌 워드라인(GWL0)은 승압 전압 VPP 레벨로 유지되고, 비트라인들(BL0~BL7)은 접지 전압 VSS 레벨로 유지된다. 따라서, 메모리 셀 스트링(23)의 스위칭 소자(31)를 구성하는 다이오드에는 역방향 바이어스가 형성되어 상 변화 저항체(33)로 전류가 흐르지 않는다.
반면에, 리드 또는 라이트 커맨드 등에 의해 데이터 액세스 동작이 수행될 때 글로벌 워드라인(GWL0)이 활성화되고 비트라인들(BL0~BL7) 중 어느 하나(예컨대, BL0)가 활성화되는 경우, 글로벌 워드라인(GWL0)에는 접지 전압 VSS가 공급되고, 비트라인(BL0)에는 승압 전압 VPP가 공급된다. 따라서, 메모리 셀 스트링(23)의 스위칭 소자(31)를 구성하는 다이오드에는 순방향 바이어스가 형성되어 상 변화 저항체(33)로 전류가 흐르게 된다.
즉, 글로벌 워드라인(GWL0)과 비트라인(BL0)이 활성화되면, 비트라인(BL0)에서 액티브 영역(30)으로 전류 경로가 형성된다. 상기 전류 경로가 형성됨에 따라, 상 변화 저항체(33)를 구성하는 상 변화 막(33a)의 결정질 상태와 비정질 상태의 저항에 따라 전류량이 변하며, 상기 변화되는 전류량으로 센스앰프(도시되지 않음)에서 데이터를 '1'과 '0'으로 구분하게 된다.
이때, 활성화되지 않은, 즉, 선택되지 않은 비트 라인(BL1~BL7)에는 모두 접지 전압 VSS가 인가되고, 선택되지 않은 글로벌 워드 라인(GWL1~GWL7)에는 모두 승압 전압 VPP가 인가된다. 따라서, 선택된 비트라인(BL0)과 이에 대응되는 연결되는 선택되지 않은 글로벌 워드 라인(GWL1~GWL7)은 모두 승압 전압 VPP 레벨로 동 전위 상태가 되어 전류 경로가 형성되지 않는다. 마찬가지로, 선택되지 않은 비트라인(BL1~BL7)과 이에 대응되는 선택된 글로벌 워드 라인(GWL0)이 모두 접지 전압 VSS 레벨로 동 전위 상태가 되어 전류 경로가 형성되지 않는다.
도 7은 본 발명에 따른 더미 셀 스트링(24)의 단면도이다.
도 7을 참고하면, 더미 셀 스트링(24)은 더미 액티브 영역(40)이 정의되고, 더미 액티브 영역(40) 상에 복수의 더미 스위칭 소자(41)가 형성된다.
여기서, 더미 스위칭 소자(41)는 더미 액티브 영역(40) 상에 선택적 에피택셜 성장되어 형성된 더미 다이오드를 포함하며, 상기 더미 다이오드를 구성하는 N형 반도체(41a), 즉, 상기 더미 다이오드의 캐소드 단자는 더미 액티브 영역(40)과 전기적으로 연결되고, 상기 더미 다이오드를 구성하는 P형 반도체(41b), 즉, 상기 더미 다이오드의 애노드 단자는 상술할 하부 전극 컨택(42)을 통해 상 변화 저항체(43)와 전기적으로 연결된다.
본 실시예에서는 스위칭 소자(41)를 에피택셜 성장되어 형성된 다이오드를 포함하는 것으로 예시하였지만, 스위칭 소자(41)는 쇼트키 다이오드를 포함할 수도 있다.
각 더미 스위칭 소자(41)의 P형 반도체(41b) 상에 하부 전극 컨택(42)이 형성되고, 각 하부 전극 컨택(42) 상에는 더미 상 변화 저항체(43)가 형성된다. 즉, 스위칭 소자(41)는 하부 전극 컨택(42)을 통하여 더미 상 변화 저항체(43)와 전기적으로 연결된다. 여기서, 더미 상 변화 저항체(43)는 상 변화 막(43a)과 상부 전극(43b)으로 구성될 수 있으며, 메모리 셀의 구조에 대응하여 하부 전극(43c)을 더 포함할 수도 있다.
그리고, 각 상 변화 저항체(43)의 상부 전극(43b) 상에 상부 전극 컨택(44)이 형성되고, 각 상부 전극 컨택(44) 상에는 비트라인(BL0~BL7)이 형성된다. 즉, 상 변화 저항체(43)는 상부 전극 컨택(44)을 통하여 비트라인(예컨대, BL0)과 전기적으로 연결된다.
한편, 더미 액티브 영역(40)에서 더미 셀 스트링(24)이 형성된 영역의 외측에는 비아(45)가 형성되고, 비아(45)의 상부에는 소정 간격 이격되어 글로벌 로오 디코딩 라인(GXDEC)이 형성된다. 즉, 더미 액티브 영역(40)은 글로벌 로오 디코딩 라인(GXDEC)과 전기적으로 연결되지 않는다.
그리고, 셀 어레이(20) 영역의 에지에 대응되는 더미 액티브 영역(40)의 에지 상에는 비아(46)가 형성되고, 비아(46) 상에는 선택적으로 승압 전압 VPP 또는 접지전압 VSS 레벨의 전압이 공급되는 더미라인(DL)이 형성된다.
여기서, 더미라인(DL)은 더미 액티브 영역(40)에서 더미 셀 스트링(24)이 형성된 영역을 제외한 어느 영역의 상부에도 형성될 수 있다. 또한, 더미 액티브 영역(40)이 셀 어레이(20) 영역의 외측으로 연장되고, 더미라인(DL)이 상기 연장된 더미 액티브 영역(40)의 상부에 형성될 수도 있다.
상기 구조에서, 리드/라이트 동작시에는 디스차지 제어부(27)에 의해 더미라인(DL)을 통해 더미 셀에 승압전압 VPP이 공급된다. 그 결과 더미 셀로부터 더미라인(DL)을 통해 전류가 흘러나가지 않는다. 그리고 더미 셀에 포함된 다이오드 소자는 애노드가 비트라인(BL)측의 상 변화 저항체에 연결되고 캐소드가 더미라인(DL) 에 연결되기 때문에, 더미라인(DL)의 전압 레벨이 비트라인(BL)의 전압 레벨보다 높아지더라도 다이오드 소자 자체의 특성으로 인하여 더미라인(DL)으로부터 비트라인(BL)으로는 전류가 흐르지 않는다.
반면 디스차지 동작시에는 디스차지 제어부(27)에 의해 더미라인(DL)이 접지전압 VSS 단자와 연결된다. 그 결과 메모리 셀에 남아 있던 전하들이 메모리 셀로부터 더미라인(DL)을 통해 접지전압 VSS 단자로 디스차지된다. 따라서 리드/라이트 동작 이전에 메모리 셀에 남아있던 전하들이 모두 디스차지되어 안정적인 리드/라이트 동작이 이루어질 수 있다.
도 1a 및 도 1b는 종래의 상 변화 저항 소자를 설명하기 위한 도면이다.
도 2a 및 도 2b는 종래의 상 변화 저항체의 원리를 설명하기 위한 도면이다.
도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면이다.
도 4는 본 발명의 제 1 실시예에 따른 상 변화 메모리 장치의 셀 어레이와 그 주변회로를 나타내는 회로도이다.
도 5는 본 발명의 제 2 실시예에 따른 상 변화 메모리 장치의 셀 어레이와 그 주변회로를 나타내는 회로도이다.
도 6은 본 발명에 따른 메모리 셀 스트링의 단면도이다.
도 7은 본 발명에 따른 더미 셀 스트링의 단면도이다.

Claims (24)

  1. 비트라인 및 이와 교차하는 글로벌 워드라인 사이에 각각 전기적으로 연결되는 복수의 메모리 셀;
    상기 복수의 메모리 셀 각각에 잔존하는 전하를 디스차지시키는 디스차지부; 및
    디스차지 동작시에 상기 디스차지부에 제 1 전압을 공급하고, 리드/라이트 동작시에 제 2 전압을 공급하는 디스차지 제어부를 포함하고,
    상기 디스차지부는 상기 제 1 전압이 공급되면 상기 복수의 메모리 셀 각각에 잔존하는 전하를 상기 비트라인과 교차하는 더미라인을 통하여 접지전압 단자로 디스차지시키고, 상기 제 2 전압이 공급되면 디스차지 동작을 중단하며,
    상기 디스차지부는,
    상기 비트라인과 연결되는 상 변화 저항체; 및
    상기 상 변화 저항체와 상기 더미라인의 연결을 제어하는 스위칭 수단을 구비하는 복수의 더미 셀들을 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  2. 삭제
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 복수의 비트라인 중 하나가 활성화되면, 상기 활성화된 비트라인의 전위가 교차하는 상기 글로벌 워드라인의 전위보다 높은 경우에 이들과 전기적으로 연결된 상기 메모리 셀에서 상 변화가 일어나는 것을 특징으로 하는 상 변화 메모리 장치.
  4. 삭제
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 복수의 더미 셀은 상기 복수의 메모리 셀과 각각 동일한 구조를 가지는 것을 특징으로 하는 상 변화 메모리 장치.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 복수의 더미 셀 각각은
    상기 더미라인을 통해 상기 디스차지 제어부로부터 상기 제 1 전압 또는 상기 제 2 전압을 공급받는 것을 특징으로 하는 상 변화 메모리 장치.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    청구항 6에 있어서,
    상기 제 1 전압이 공급되면 상기 더미라인의 전압 레벨이 상기 비트라인의 전압 레벨보다 낮아져서, 상기 비트라인으로부터 상기 더미라인으로 전류가 흐르는 것을 특징으로 하는 상 변화 메모리 장치.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    청구항 7에 있어서,
    상기 복수의 더미 셀 각각은
    상기 제 2 전압이 공급되면 상기 더미라인의 전압 레벨이 상기 비트라인의 전압 레벨보다 높아져서, 상기 비트라인으로부터 상기 더미라인으로 전류가 흐르지 않는 것을 특징으로 하는 상 변화 메모리 장치.
  9. 삭제
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 스위칭 수단은 다이오드 소자인 것을 특징으로 하고,
    상기 다이오드 소자는 애노드가 상기 상 변화 저항체와 연결되고, 캐소드가 상기 더미라인과 연결되는 것을 특징으로 하는 상 변화 메모리 장치.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    청구항 10에 있어서,
    상기 다이오드 소자는 쇼트키(Schottky) 다이오드 소자인 것을 특징으로 하는 상 변화 메모리 장치.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 제 1 전압은 접지 전압 레벨이고, 상기 제 2 전압은 승압 전압 레벨인 것을 특징으로 하는 상 변화 메모리 장치.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 디스차지 제어부는
    비트라인 디스차지 신호에 의하여 제어되는 인버터 소자를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 복수의 더미 셀 각각은
    상기 더미라인에 병렬로 연결되는 것을 특징으로 하는 상 변화 메모리 장치.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 복수의 더미 셀은 액티브 영역 상부에 형성되고,
    상기 복수의 더미 셀의 상부에는 상기 글로벌 워드라인을 선택하기 위한 글로벌 로오 디코딩 라인이 형성되며, 상기 글로벌 로오 디코딩 라인과 상기 액티브 영역은 전기적으로 차단되는 것을 특징으로 하는 상 변화 메모리 장치.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    청구항 15에 있어서,
    상기 복수의 더미 셀 각각은
    상기 액티브 영역 상부에 상기 스위칭 수단이 형성되고, 상기 스위칭 수단 상부에 상기 상 변화 저항체가 형성되는 것을 특징으로 하는 상 변화 메모리 장치.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    청구항 16에 있어서,
    상기 더미라인은 상기 복수의 비트라인과 동일 레이어에 형성되는 것을 특징으로 하는 상 변화 메모리 장치.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    청구항 17에 있어서,
    상기 더미라인은 상기 액티브 영역 상부에 형성되고, 상기 액티브 영역과 상기 더미라인 사이에 비아가 형성되어 상기 액티브 영역과 상기 더미라인을 전기적으로 연결하는 것을 특징으로 하는 상 변화 메모리 장치.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    청구항 18에 있어서,
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 디스차지 제어부는
    디스차지 동작시에 상기 글로벌 워드라인에도 상기 제 1 전압을 공급하고, 리드/라이트 동작시에 상기 제 2 전압을 공급하는 것을 특징으로 하는 상 변화 메모리 장치.
  21. 비트라인 및 이와 교차하는 글로벌 워드라인 사이에 각각 전기적으로 연결되는 복수의 메모리 셀;
    상기 복수의 메모리 셀 각각에 잔존하는 전하를 디스차지시키는 디스차지부; 및
    제 1 전압과 제 2 전압 사이에서 동작하는 인버터를 포함하여, 비트라인 디스차지 신호에 응답하여, 디스차지 동작시에 상기 비트라인과 교차하는 더미라인을 통하여 상기 디스차지부에 상기 제 1 전압을 공급하고, 리드/라이트 동작시에 상기 더미라인을 통하여 상기 제 2 전압을 공급하는 디스차지 제어부를 포함하며,
    상기 디스차지부는 상기 제 1 전압이 공급되면 상기 복수의 메모리 셀 각각에 잔존하는 전하를 상기 더미라인을 통하여 접지전압 단자로 디스차지시키고, 상기 제 2 전압이 공급되면 디스차지 동작을 중단하는 것을 특징으로 하는 상 변화 메모리 장치.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    청구항 21에 있어서,
    상기 디스차지 제어부는
    상기 제 1 전압과 상기 제 2 전압 사이에 직렬로 연결되어 상기 비트라인 디스차지 신호에 응답하여 상보적(Complementary)으로 활성화되는 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하며,
    상기 제 1 전압을 인가받는 상기 PMOS 트랜지스터의 제 1 단의 타단(other terminal)은 상기 더미라인 및 상기 글로벌 워드라인과 연결되는 것을 특징으로 하는 상 변화 메모리 장치.
  23. 활성 영역 상에, 메모리 셀 어레이와 제1 방향으로 인접한 더미 액티브 영역에 형성된 복수의 더미 스위칭 소자;
    상기 더미 스위칭 소자 상부에 형성된 복수의 더미 상 변화 저항체;
    상기 상 변화 저항체의 상부에 형성된 복수의 비트라인;
    상기 복수의 비트라인의 상부에 기 설정된 간격으로 이격되어 형성된 글로버러 로오 디코딩 라인;
    상기 더미 액티브 영역과 기 설정된 간격으로 상기 제 1 방향과 수직인 제 2 방향으로 이격되어 상기 활성 영역 상에 형성된 비아; 및
    상기 비아의 상부에 형성되어 리드/라이트 동작시에는 승압전압을 인가받고, 디스차지 동작시에는 접지전압을 인가받는 더미라인을 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  24. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.
    청구항 23에 있어서,
    상기 더미라인은 상기 승압전압과 상기 접지전압 사이에 연결되어 디스차지 동작을 제어하는 디스차지 제어부와 연결되는 것을 특징으로 하는 상 변화 메모리 장치.
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