KR102054223B1 - 더미비트라인을 가진 반도체 메모리 장치 - Google Patents

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Abstract

반도체 메모리 장치는 복수의 노말 비트라인들과, 복수의 노말 비트라인들의 최외곽에 인접하여 배치된 적어도 하나 이상의 더미비트라인과, 복수의 노말 비트라인들 중 인접하지 않은 어느 하나의 노말 비트라인의 컬럼선택신호에 응답하여 적어도 하나 이상의 더미비트라인을 활성화시키는 더미비트라인 선택수단을 포함한다. 그러므로 더미비트라인의 전압상태를 인접하는 노말 비트라인의 동작상태에 응답하여 가변적으로 제어함으로써 인접 노말 비트라인의 동작시 용량성 커플링에 의한 악영향을 최소화시킬 수 있으므로 제품의 동작 신뢰성을 향상시킬 수 있다. 또한 더미 비트라인의 전압상태가 노말 비트라인들과 함께 가변 제어가 가능하므로 칩 테스트 단계에서 스트레스 전압을 인가하여 인접 노말 비트라인 사이의 브리지 결함여부를 검사할 수 있다. 또한 기존의 컬럼선택 트랜지스터 형성 공간에 더미비트라인 선택 트랜지스터를 동시에 형성할 수 있으므로 제조공정 변경이나 칩 사이즈의 증가 없이 적용 가능하다.

Description

더미비트라인을 가진 반도체 메모리 장치{Semiconductor memory device having dummy bit line}
본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 인접 노말 비트라인의 포토 마진과 패턴 균일성을 유지하기 위하여 노말 비트라인들의 외곽에 배치되는 더미비트라인을 가진 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 일반적으로 셀 영역의 가장자리에 위치하는 노말 비트라인의 포토 마진(photo margin) 확보와 패턴 균일성을 유지하기 위하여 가장자리 노말 비트라인 외곽에 더미비트라인을 형성한다.
더미비트라인은 제조공정상 유리한 점이 있으나 역으로 인접 노말 비트라인과 사이에 용량성 결합이 형성되므로 인접 노말 비트라인이 플로팅 상태로 있을 때 다른 전압, 예컨대 VCC 레벨상태, GND 레벨 상태로 방치될 경우에 노말 비트라인 리드센싱동작에 악영향을 미칠 수 있다.
또한 더미비트라인을 일정 전압 상태로 유지하여 방치할 경우에는 반도체 메모리 장치의 검사단계에서 외부에서 테스트신호를 인가하여 결함여부를 파악할 수 없다. 그러므로 더미비트라인과 인접 노말 비트라인 사이에 브리지가 형성된 경우에는 노말비트라인의 센싱마진이 취약해 질 수밖에 없었다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 더미비트라인에 인가되는 전압을 그라운드 전압레벨에서 전원전압레벨까지 칩 외부에서 인가되는 제어신호에 의해 가변 제어할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 테스트 단계에서 더미노말 비트라인에 스트레스 전압을 인가할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 칩 사이즈의 증가 없이 더미비트라인에 인가되는 전압상태를 노말 비트라인의 동작 상태에 따라서 가변적으로 제어할 수 있는 반도체 메모리 장치를 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 메모리 장치는 복수의 노말 비트라인들과, 복수의 노말 비트라인들의 최외곽에 인접하여 배치된 적어도 하나 이상의 더미비트라인과, 복수의 노말 비트라인들 중 인접하지 않은 어느 하나의 노말 비트라인의 컬럼선택신호에 응답하여 적어도 하나 이상의 더미비트라인을 활성화시키는 더미비트라인 선택수단을 포함한다.
본 발명에서 더미비트라인 선택수단은 노말 비트라인의 컬럼선택신호에 응답하여 스위칭되는 더미비트라인 선택 트랜지스터를 포함할 수 있다.
또한 본 발명에서 인접하지 않은 어느 하나의 노말 비트라인은 더미비트라인에 인접하는 노말 비트라인과 교호로 동작하며 적어도 1라인 이상 이격된 다른 노말 비트라인으로 하는 것이 용량성 커플링으로 인한 오동작을 방지하는 데 바람직하다.
본 발명의 다른 실시예는 중심에 워드라인 스트랩핑 영역이 배치되고 이를 중심으로 우측 및 좌측 영역으로 구분된 셀 블록과, 우측영역 상에 일정 간격을 두고 배열된 짝수개의 제1노말 비트라인들과, 좌측영역 상에 일정 간격을 두고 배열된 짝수개의 제2노말 비트라인들과, 복수의 제1노말 비트라인들 중 최우측 노말 비트라인과 워드라인 스트랩핑 영역 사이의 우측영역상에 배치된 제1더미비트라인과, 복수의 제2노말 비트라인들 중 최좌측 노말 비트라인과 워드라인 스트랩핑 영역 사이의 좌측 영역상에 배치된 제2더미비트라인과, 셀 블록 상방에 배치되고, 우측 및 좌측영역상에 배치된 홀수 번째 노말 비트라인들을 각각 선택하기 위한 홀수 번째 노말 비트라인 선택수단과, 셀 블록 하방에 배치되고, 우측 및 좌측영역상에 배치된 짝수 번째 노말 비트라인들을 각각 선택하기 위한 짝수 번째 노말 비트라인 선택수단과, 셀 블록 상방에 배치되고, 우측영역의 최우측 홀수번째 노말 비트라인 선택에 응답하여 제1더미비트라인을 선택하기 위한 홀수번째 더미비트라인 선택수단과, 셀 블록 상방에 배치되고, 좌측영역의 최좌측 짝수 번째 노말 비트라인 선택에 응답하여 제2더미비트라인을 선택하기 위한 짝수 번째 더미비트라인 선택수단을 구비한 것을 특징으로 한다.
본 발명의 변형 실시예는 셀 블록과, 셀 블록 상에 일정 간격을 두고 배열된 짝수개의 노말 비트라인들과, 짝수개의 노말 비트라인들 중 최우측 노말 비트라인과 셀 블록의 우측 에지 사이에 배치된 제1더미비트라인과, 짝수개의 노말 비트라인들 중 최좌측 노말 비트라인과 셀 블록의 좌측 에지 사이에 배치된 제2더미비트라인과, 셀 블록 상방에 배치되고, 짝수개의 노말비트라인들 중 홀수 번째 노말 비트라인들을 각각 선택하기 위한 홀수 번째 노말 비트라인 선택수단과, 셀 블록 하방에 배치되고, 짝수개의 노말비트라인들 중 짝수번째 노말 비트라인들을 각각 선택하기 위한 짝수 번째 노말 비트라인 선택수단과, 셀 블록 상방에 배치되고, 셀 블록의 최우측 홀수번째 노말 비트라인 선택에 응답하여 제1더미비트라인을 선택하기 위한 제1 더미비트라인 선택수단과, 셀 블록 하방에 배치되고, 셀 블록의 최좌측 짝수 번째 노말 비트라인 선택에 응답하여 제2더미비트라인을 선택하기 위한 제2 더미비트라인 선택수단을 포함한다.
본 발명의 확장된 실시예는 셀 어레이 영역과, 셀 어레이 영역 상에 일정 간격을 두고 배열된 복수의 노말 신호라인들과, 복수의 노말 신호라인들 중 최외곽 노말 신호라인에 인접하여 셀 어레이 영역 에지 상에 배치된 적어도 하나 이상의 더미라인과, 셀 어레이 영역의 인접 영역에 배치되고 복수의 노말 신호라인들을 각 선택제어신호들에 응답하여 각각 선택하기 위한 복수의 선택 트랜지스터들로 구성된 노말 선택수단과, 인접 영역에 배치되고 적어도 하나 이상의 더미라인을 각 선택제어신호들 중 어느 하나에 응답하여 선택하기 위한 더미라인 선택 트랜지스터로 구성된 더미선택수단을 포함한다. 본 발명에서 선택제어신호들 중 어느 하나는 더미라인에 인접한 노말 신호라인으로부터 가장 멀리 배치된 노말 신호라인을 선택하기 위한 선택제어신호으로 하는 것이 바람직하다.
상기와 같은 본 발명의 실시예들에 따른 반도체 메모리 장치는 더미비트라인의 전압상태를 인접하는 노말 비트라인의 동작 상태에 응답하여 가변적으로 제어함으로써 인접 노말 비트라인의 동작시 용량성 커플링에 의한 악영향을 최소화시킬 수 있으므로 제품의 동작 신뢰성을 향상시킬 수 있다.
또한 더미 비트라인의 전압상태가 노말 비트라인들과 함께 가변 제어가 가능하므로 칩 테스트 단계에서 스트레스 전압을 인가하여 인접 노말 비트라인 사이의 브리지 결함여부를 검사할 수 있다.
또한 기존의 컬럼 선택 트랜지스터 형성 공간에 더미비트라인 선택 트랜지스터를 동시에 형성할 수 있으므로 제조공정 변경이나 칩 사이즈의 증가 없이 적용 가능하다.
다만, 본 발명의 효과는 상기에서 언급된 효과로 제한되는 것은 아니며, 상기에서 언급되지 않은 다른 효과들은 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명에 의한 반도체 메모리 장치의 바람직한 일실시예의 칩 레이아웃을 나타낸 도면.
도 2는 도 1의 셀 어레이 영역(CA30)의 세부 레이아웃 구성을 나타낸 도면.
도 3은 도 2의 셀 블록(CBL0)의 노말 비트라인 및 더미비트라인의 컬럼 선택 구조를 설명하기 위한 도면.
도 4는 셀 블록의 노말 비트라인 및 더미비트라인의 컬럼 패스 구조의 변형 실시예를 설명하기 위한 도면.
도 5는 본 발명에 의한 더미라인을 가진 반도체 메모리 장치의 확장 실시예를 나타낸 도면.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시(說示)된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명에 의한 반도체 메모리 장치의 바람직한 일실시예의 칩 레이아웃을 나타낸다.
도 1을 참조하면, 반도체 메모리 장치(100)는 상부 에지 근처에 수평방향으로 배열된 다수의 제1입출력 패드들(102)과 하부 에지 근처에 수평방향으로 배열된 다수의 제2입출력패드들(104)을 포함한다.
제1 및 제2입출력 패드들(102, 104)들 사이에 상하로 셀 영역(110)과 주변영역(120)이 배치된다. 셀 영역(110)은 수평방향으로 배열된 4개의 셀 뱅크(CB0, CB1, CB2, CB3)를 포함한다. 셀 뱅크들(CB1, CB2) 사이에는 광역 로우 디코더(GRD)가 배치되고 셀 뱅크들(CB0, CB1)의 하방에는 제1광역 컬럼 디코더(GYD0)가 배치되고 셀 뱅크들(CB2, CB3)의 하방에는 제2광역 컬럼 디코더(GYD1)가 배치된다. 제1광역 컬럼 디코더(GYD0)의 하방에는 제1라이트 드라이버(WDRV0)가 배치되고 제2광역 컬럼 디코더(GYD1)의 하방에는 제2라이트 드라이버(WDRV1)가 배치된다.
셀 뱅크들(CB0, CB1)의 각각 좌방에는 지역 로우 디코더(LRD0, LRD1)가 각각 배치되고 셀 뱅크들(CB2, CB3)의 각각 우방에는 지역 로우 디코더(LRD2, LRD3)가 각각 배치된다.
셀 뱅크(CB0)는 상하로 셀 어레이 영역(CA00, CA01)을 포함한다. 셀 어레이 영역(CA00) 하방에는 지역 컬럼 디코더(LYD00)가 배치되고 셀 어레이 영역(CA01) 하방에는 지역 컬럼 디코더(LYD01)가 배치된다. 셀 뱅크(CB1)는 상하로 셀 어레이 영역(CA10, CA11)을 포함한다. 셀 어레이 영역(CA10) 하방에는 지역 컬럼 디코더(LYD10)가 배치되고 셀 어레이 영역(CA11) 하방에는 지역 컬럼 디코더(LYD11)가 배치된다. 셀 뱅크(CB2)는 상하로 셀 어레이 영역(CA20, CA21)을 포함한다. 셀 어레이 영역(CA20) 하방에는 지역 컬럼 디코더(LYD20)가 배치되고 셀 어레이 영역(CA21) 하방에는 지역 컬럼 디코더(LYD21)가 배치된다. 셀 뱅크(CB3)는 상하로 셀 어레이 영역(CA30, CA31)을 포함한다. 셀 어레이 영역(CA30) 하방에는 지역 컬럼 디코더(LYD30)가 배치되고 셀 어레이 영역(CA31) 하방에는 지역 컬럼 디코더(LYD31)가 배치된다.
도 2는 도 1의 셀 어레이 영역(CA30)의 세부 레이아웃 구성을 나타낸다.
도 2를 참조하면, 셀 어레이 영역(CA30)은 8개의 셀 블록들(CBL0~CBL7)이 좌에서 우 방향으로 배열된다. 셀 블록(CBL0)의 우방에는 홀수 서브워드라인 구동영역(130)이 배치되고 셀 블록(CBL7)의 좌방에는 짝수 서브워드라인 구동영역(140)이 배치된다. 8개의 셀 블록들(CBL0~CBL7)의 상방에는 홀수 컬럼 패스 트랜지스터 영역(150)이 배치되고 하방에는 짝수 컬럼 패스 트랜지스터 영역(160)이 배치된다.
도 3은 도 2의 셀 블록(CBL0)의 노말 비트라인 및 더미비트라인의 컬럼 패스 구조를 설명하기 위한 도면이다.
도 3을 참조하면, 셀 블록(CBL0)은 워드라인 스트랩핑 영역(170)을 중심으로 우측 및 좌측영역(172, 174)으로 분리된다. 우측 영역(172)에는 셀 블록(CBL0)의 우측에지로부터 중심을 향하여 홀수 노말 비트라인(BL_ODD1), 짝수 노말 비트라인(BL_EVEN1), 홀수 노말 비트라인(BL_ODD2), 짝수 노말 비트라인(BL_EVEN2) 순으로 배열된다. 그리고 우측영역(134)에서는 짝수 노말 비트라인(BL_EVEN2)과 워드라인 스트래핑 영역(170) 사이에 홀수 더미비트라인(DBL_ODD)을 배치시켜 포토마진을 확보하여 노말 비트라인들의 패턴 사이즈의 균일성을 유지시킨다.
좌측 영역(174)에는 중심으로부터 셀 블록(CBL0)의 좌측 에지를 향하여 홀수 노말 비트라인(BL_ODD3), 짝수 노말 비트라인(BL_EVEN3), 홀수 노말 비트라인(BL_ODD4), 짝수 노말 비트라인(BL_EVEN4) 순으로 배열된다. 그리고 좌측영역(172)에서는 홀수 노말 비트라인(BL_ODD3)과 워드라인 스트래핑 영역(170) 사이에 짝수 더미비트라인(DBL_EVEN)을 배치시켜 포토마진을 확보하여 노말 비트라인들의 패턴 사이즈의 균일성을 유지시킨다.
홀수 번째 노말 비트라인들(BL_ODD1, BL_ODD2, BL_ODD3, BL_ODD4)의 각 상단에는 라이트 패스 트랜지스터 및 리드 패스 트랜지스터 쌍(OWT1, ORT1)(OWT2, ORT2)(OWT3, ORT3)(OWT4, ORT4)들의 각 트랜지스터들이 병렬로 연결된다. 홀수 번째 노말 비트라인들(BL_ODD1, BL_ODD2, BL_ODD3, BL_ODD4)의 각 하단에는 패스 트랜지스터(OPT1, OPT2, OPT3, OPT4)들이 각각 연결된다.
짝수 번째 노말 비트라인들(BL_EVEN1, BL_EVEN2, BL_EVEN3, BL_EVEN4)의 각 하단에는 라이트 패스 트랜지스터 및 리드 패스 트랜지스터 쌍(EWT1, ERT1)(EWT2, ERT2)(EWT3, ERT3)(EWT4, ERT4)들의 각 트랜지스터들이 병렬로 연결된다. 짝수 번째 노말 비트라인들(BL_EVEN1, BL_EVEN2, BL_EVEN3, BL_EVEN4)의 각 상단에는 패스 트랜지스터(EPT1, EPT2, EPT3, EPT4)들이 각각 연결된다.
홀수 번째 더미비트라인(DBL_ODD)의 상단에는 선택수단(156)이 연결된다. 선택수단(156)은 라이트 패스 트랜지스터 및 리드 패스 트랜지스터 쌍(DOWT, DORT)을 포함하고 이들은 홀수 번째 더미비트라인(DBL_ODD)의 상단에 병렬로 연결된다.
그러므로 홀수 번째 더미비트라인(DBL_ODD)을 선택하기 위한 라이트 패스 트랜지스터(DOWL)는 홀수 번째 패스 트랜지스터 영역(150)의 라이트 패스 트랜지스터 영역(152)에서 라이트 패스 트랜지스터들(OWT2, OWT3) 사이 공간에 배치된다. 홀수 번째 더미비트라인(DBL_ODD)을 선택하기 위한 리드 패스 트랜지스터(DORL)는 홀수 번째 패스 트랜지스터 영역(150)의 리드 패스 트랜지스터 영역(154)에서 리드 패스 트랜지스터들(ORT2, ORT3) 사이 공간에 배치된다.
라이트 패스 트랜지스터(DOWL)는 노말 비트라인(BL_ODD1)의 라이트 패스 트랜지스터(OWT1)의 제어신호라인(152a)에 공통으로 연결된다. 또한 리드 패스 트랜지스터(DORL)는 노말 비트라인(BL_ODD1)의 리드 패스 트랜지스터(ORT1)의 제어신호라인(154a)에 공통으로 연결된다.
그러므로 더미비트라인(DBL_ODD)에 인가되는 전압상태에 따라 인접 노말 비트라인(BL_EVEN2)의 정상동작시 영향을 주지 않기 위하여 가장 멀리 떨어진 노말 비트라인(BL_ODD1)과 동일하게 전압상태를 유지하도록 제어된다.
짝수 번째 더미비트라인(DBL_EVEN)의 하단에는 선택수단(166)이 연결된다. 선택수단(166)은 라이트 패스 트랜지스터 및 리드 패스 트랜지스터 쌍(DEWT, DERT)을 포함하고 이들은 짝수 번째 더미비트라인(DBL_ODD)의 하단에 병렬로 연결된다.
짝수 번째 더미비트라인(DBL_EVEN)을 선택하기 위한 라이트 패스 트랜지스터(DEWT)는 짝수 번째 패스 트랜지스터 영역(160)의 라이트 패스 트랜지스터 영역(162)에서 라이트 패스 트랜지스터들(EWT2, EWT3) 사이 공간에 배치된다. 짝수 번째 더미비트라인(DBL_EVEN)을 선택하기 위한 리드 패스 트랜지스터(DERL)는 짝수 번째 패스 트랜지스터 영역(160)의 리드 패스 트랜지스터 영역(164)에서 리드 패스 트랜지스터들(ERT2, ERT3) 사이 공간에 배치된다.
라이트 패스 트랜지스터(DEWL)는 노말 비트라인(BL_EVEN4)의 라이트 패스 트랜지스터(EWT4)의 제어신호라인(162a)에 공통으로 연결된다. 또한 리드 패스 트랜지스터(DERL)는 노말 비트라인(BL_EVEN4)의 리드 패스 트랜지스터(ERT4)의 제어신호라인(164a)에 공통으로 연결된다.
그러므로 더미비트라인(DBL_EVEN)에 인가되는 전압상태에 따라 인접 노말 비트라인(BL_ODD3)의 정상동작에 영향을 주지 않기 위하여 가장 멀리 떨어진 노말 비트라인(BL_EVEN4)과 동일하게 전압상태를 유지하도록 제어된다.
즉 상대적으로 더미비트라인(DBL_EVEN)에 가까운 짝수 번째 노말 비트라인(BL_EVEN3)의 패스 트랜지스터들(EWT3, ERT3)을 제어하는 제어신호라인을 이용하여 더미비트라인 (DBL_EVEN)의 패스 트랜지스터(DEWT,DERT)를 제어할 경우에는 방전된 더미비트라인(DBL_EVEN)이 플로팅 상태인 홀수 번째 노말 비트라인(BL_ODD3)에 용량성 기생 커플링에 의해 영향을 줄 수 있다. 그러므로 이와 같은 인접 노말 비트라인에 미치는 영향을 제거하기 위해서는 노말 비트라인(BL_EVEN3)의 리드동작 마진에 매우 한정되거나 제한될 수밖에 없다.
따라서 본 발명에서는 가장 멀리 떨어진 노말 비트라인(BL_EVEN4)의 패스 트랜지스터(EWT4, ERT4)의 제어신호를 이용하여 더미비트라인(DBL_EVEN)의 선택수단(166), 즉 패스 트랜지스터들(DEWT, DERT)을 제어하도록 구성한다.
또한 노말 비트라인 스트레스 테스트 동작시에 홀수 번째 노말 비트라인들은 고전압을 인가하고 짝수 번째 노말 비트라인들은 저전압을 인가해야 한다. 따라서 좌측영역(174)에 배치된 더미비트라인(DBL_EVEN)은 짝수 번째 노말 비트라인과 동일한 스트레스 인가조건 전압이 인가되며, 우측영역(172)에 배치된 더미비트라인(DBL_ODD)은 홀수 번째 노말 비트라인과 동일한 스트레스 인가조건 전압이 인가되므로 스트레스 테스트 조건을 만족한다.
도 4는 셀 블록(CBL0)의 노말 비트라인 및 더미비트라인의 컬럼 패스 구조의 변형 실시예를 설명하기 위한 도면이다.
도 4를 참조하면, 변형 실시예는 상술한 일 실시예와 비교하여 셀 블록(180)의 좌우 에지에 각각 더미비트라인(DBL_ODD, DBL_EVEN)이 배치된 점이 다르다. 동일한 구성은 동일 부호로 처리한다.
도 4를 참조하면, 셀 블록(180)은 우측에지로부터 좌측에지를 향하여 홀수 노말 비트라인(BL_ODD1), 짝수 노말 비트라인(BL_EVEN1), 홀수 노말 비트라인(BL_ODD2), 짝수 노말 비트라인(BL_EVEN2) 순으로 배열된다. 그리고 우측에지와 홀수 노말 비트라인(BL_ODD1)의 사이에 짝수 더미비트라인(DBL_EVEN)이 배치된다. 좌측에지와 짝수 노말 비트라인(BL_EVEN2)의 사이에 홀수 더미비트라인(DBL_ODD)이 배치된다.
홀수 번째 노말 비트라인들(BL_ODD1, BL_ODD2)의 각 상단에는 라이트 패스 트랜지스터 및 리드 패스 트랜지스터 쌍(OWT1, ORT1)(OWT2, ORT2)들의 각 트랜지스터들이 병렬로 연결된다. 홀수 번째 노말 비트라인들(BL_ODD1, BL_ODD2)의 각 하단에는 패스 트랜지스터(OPT1, OPT2)들이 각각 연결된다.
짝수 번째 노말 비트라인들(BL_EVEN1, BL_EVEN2)의 각 하단에는 라이트 패스 트랜지스터 및 리드 패스 트랜지스터 쌍(EWT1, ERT1)(EWT2, ERT2)들의 각 트랜지스터들이 병렬로 연결된다. 짝수 번째 노말 비트라인들(BL_EVEN1, BL_EVEN2)의 각 상단에는 패스 트랜지스터(EPT1, EPT2)이 각각 연결된다.
홀수 번째 더미비트라인(DBL_ODD)의 상단에는 선택수단(193)이 연결된다. 선택수단(193)은 라이트 패스 트랜지스터 및 리드 패스 트랜지스터 쌍(DOWT, DORT)을 포함하고 이들은 홀수 번째 더미비트라인(DBL_ODD)의 상단에 병렬로 연결된다.
그러므로 홀수 번째 더미비트라인(DBL_ODD)을 선택하기 위한 라이트 패스 트랜지스터(DOWL)는 홀수 번째 패스 트랜지스터 영역(190)의 라이트 패스 트랜지스터 영역(191)에서 라이트 패스 트랜지스터(OWT2)에 인접한 공간에 배치된다. 홀수 번째 더미비트라인(DBL_ODD)을 선택하기 위한 리드 패스 트랜지스터(DORL)는 홀수 번째 패스 트랜지스터 영역(190)의 리드 패스 트랜지스터 영역(192)에서 리드 패스 트랜지스터들(ORT2)에 인접한 공간에 배치된다.
라이트 패스 트랜지스터(DOWT)는 노말 비트라인(BL_ODD1)의 라이트 패스 트랜지스터(OWT1)의 제어신호라인(191a)에 공통으로 연결된다. 또한 리드 패스 트랜지스터(DORT)는 노말 비트라인(BL_ODD1)의 리드 패스 트랜지스터(ORT1)의 제어신호라인(192a)에 공통으로 연결된다.
그러므로 더미비트라인(DBL_ODD)에 인가되는 전압상태에 따라 인접 노말 비트라인(BL_EVEN2)의 정상동작시 영향을 주지 않기 위하여 가장 멀리 떨어진 노말 비트라인(BL_ODD1)과 동일하게 전압상태를 유지하도록 제어된다.
짝수 번째 더미비트라인(DBL_EVEN)의 하단에는 선택수단(198)이 연결된다. 선택수단(198)은 라이트 패스 트랜지스터 및 리드 패스 트랜지스터 쌍(DEWT, DERT)을 포함하고 이들은 짝수 번째 더미비트라인(DBL_ODD)의 하단에 병렬로 연결된다.
짝수 번째 더미비트라인(DBL_EVEN)을 선택하기 위한 라이트 패스 트랜지스터(DEWT)는 짝수 번째 패스 트랜지스터 영역(195)의 라이트 패스 트랜지스터 영역(196)에서 라이트 패스 트랜지스터들(EWT1)에 인접한 공간에 배치된다. 짝수 번째 더미비트라인(DBL_EVEN)을 선택하기 위한 리드 패스 트랜지스터(DERT)는 짝수 번째 패스 트랜지스터 영역(195)의 리드 패스 트랜지스터 영역(197)에서 리드 패스 트랜지스터들(ERT1)에 인접한 공간에 배치된다.
라이트 패스 트랜지스터(DEWT)는 노말 비트라인(BL_EVEN2)의 라이트 패스 트랜지스터(EWT2)의 제어신호라인(196a)에 공통으로 연결된다. 또한 리드 패스 트랜지스터(DERT)는 노말 비트라인(BL_EVEN2)의 리드 패스 트랜지스터(ERT2)의 제어신호라인(197a)에 공통으로 연결된다.
그러므로 더미비트라인(DBL_EVEN)에 인가되는 전압상태에 따라 인접 노말 비트라인(BL_ODD1)의 정상동작에 영향을 주지 않기 위하여 가장 멀리 떨어진 노말 비트라인(BL_EVEN2)과 동일하게 전압상태를 유지하도록 제어된다.
도 5는 본 발명에 의한 더미라인을 가진 반도체 메모리 장치의 확장 실시예를 나타낸다.
도 5를 참조하면 반도체 메모리 장치는 셀 어레이 영역(200)과 인접영역(210)을 포함한다. 셀 어레이 영역(200)에는 통상적인 복수의 메모리 셀들이 형성된다. 셀 어레이 영역(200) 상에는 셀 선택을 위한 복수의 노말 신호라인들(SL0 ~ SLn-1)이 일정 간격으로 배열된다.
복수의 노말 신호라인들(SL0, SL1, ---, SLn-2, SLn-1) 중 최외곽 신호라인들((SL0, SLn-1)에 인접하여 셀어레이 영역(200)의 에지 상에 더미라인들(DL1, DL2)이 배치된다. 복수의 노말 신호라인들(SL0, SL1, ---, SLn-2, SLn-1)은 워드라인 또는 비트라인과 같이 일정 간격으로 균일하게 배열된 신호라인들을 포함할 수 있다.
인접 영역(210)에는 노말 선택수단(212)과 더미선택수단(214, 216)이 형성된다. 노말 선택수단(212)은 복수의 노말 신호라인들(SL0, SL1, ---, SLn-2, SLn-1)에 각각 대응하는 복수의 선택 트랜지스터들(212a, 212b, 212c, 212d)을 포함한다. 복수의 선택 트랜지스터들(212a, 212b, 212c, 212d)은 노말 신호라인들(SL0, SL1, SLn-2, SLn-1)에 각각 연결된다. 선택 트랜지스터들(212a, 212b, 212c, 212d)은 각기 선택제어신호들(S0, S1, Sn-2, Sn-1)에 응답하여 노말 신호라인들을 선택한다.
더미선택수단(214)은 선택 트랜지스터들(212a, 212b, 212c, 212d)과 동일한 구조를 가진 더미라인 선택 트랜지스터로 구성되고 노말 신호라인(Sn-1)을 선택하는 선택제어신호(Sn-1)에 응답하여 더미라인(DL1)을 선택한다. 마찬가지로 더미선택수단(216)은 선택 트랜지스터들(212a, 212b, 212c, 212d)과 동일한 구조를 가진 더미라인 선택 트랜지스터로 구성되고 노말 신호라인(SL0)을 선택하는 선택제어신호(S0)에 응답하여 더미라인(DL2)을 선택한다.
이상 본 발명의 실시예들에 따른 반도체 메모리 장치에 대하여 설명의 편의를 위하여 4 뱅크, 상하 셀 어레이 영역, 8 셀 블록을 포함하는 셀 레이아웃을 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 노말 비트라인들의 패스 트랜지스터들 사이 공간에 더미비트라인을 위한 패스 트랜지스터들을 배치함으로써 칩 면적을 늘리지 않으면서 기존 사이즈 범위 내에서 더미비트라인을 위한 패스 트랜지스터들을 더 포함할 수 있음을 이해하여야 할 것이다. 또한 설명 편의상 더미선택수단에 인가되는 선택제어신호는 가장 멀리 위치한 노말 비트라인을 선택하기 위한 선택제어신호에 응답하는 구성으로 설명하였으나 이에 국한되지 않고 더미비트라인에 인접하는 노말 비트라인에 악영향을 주지 않는 다른 노말 비트라인을 선택하는 신호이면 충분하다.
본 발명은 더미비트라인을 포함하는 반도체 메모리 장치에 유용하게 이용될 수 있고, 특히 정상동작시 인접 노말 비트라인에 미치는 영향을 최소화하고 테스트 동작시 스트레스 테스트 조건을 만족할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (7)

  1. 반도체 메모리 장치로서,
    복수의 노말 비트라인들;
    상기 복수의 노말 비트라인들의 최외곽에 인접하여 배치된 적어도 하나 이상의 더미비트라인;
    상기 복수의 노말 비트라인들 중 인접하지 않은 어느 하나의 노말 비트라인의 선택제어신호에 응답하여 상기 적어도 하나 이상의 더미비트라인을 활성화시키는 더미비트라인 선택수단; 및
    중심에 워드라인 스트랩핑 영역이 배치되고 이를 중심으로 우측 및 좌측 영역으로 구분된 셀 블록을 포함하고,
    상기 적어도 하나 이상의 더미 비트라인은
    상기 복수의 노말 비트라인들 중 최우측 노말 비트라인과 상기 워드라인 스트랩핑 영역 사이의 상기 우측영역상에 배치된 제1더미비트라인; 및
    상기 복수의 노말 비트라인들 중 최좌측 노말 비트라인과 상기 워드라인 스트랩핑 영역 사이의 상기 좌측영역상에 배치된 제2더미비트라인을 포함하고,
    상기 반도체 메모리 장치는
    상기 셀 블록 상방에 배치되고, 상응하는 선택제어신호에 응답하여 상기 우측 및 좌측영역상에 배치된 홀수 번째 노말 비트라인들을 각각 선택하기 위한 홀수 번째 노말 비트라인 선택수단; 및
    상기 셀 블록 하방에 배치되고, 상응하는 선택제어신호에 응답하여 상기 우측 및 좌측영역상에 배치된 짝수 번째 노말 비트라인들을 각각 선택하기 위한 짝수 번째 노말 비트라인 선택수단을 더 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 더미비트라인 선택수단은 상기 노말 비트라인의 선택제어신호에 응답하여 스위칭되는 더미비트라인 선택 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 인접하지 않은 어느 하나의 노말 비트라인은 상기 더미비트라인에 인접하는 노말 비트라인에 인접하지 않은 노말 비트라인을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 복수의 노말 비트라인들은,
    상기 우측영역 상에 일정 간격을 두고 배열된 짝수개의 제1노말 비트라인들; 및
    상기 좌측영역 상에 일정 간격을 두고 배열된 짝수개의 제2노말 비트라인들을 포함하고,
    상기 반도체 메모리 장치는,
    상기 셀 블록 상방에 배치되고, 상기 우측영역의 최우측 홀수번째 노말 비트라인의 선택제어신호에 응답하여 상기 제1더미비트라인을 선택하기 위한 홀수번째 더미비트라인 선택수단; 및
    상기 셀 블록 하방에 배치되고, 상기 좌측영역의 최좌측 짝수 번째 노말 비트라인의 선택제어신호에 응답하여 상기 제2더미비트라인을 선택하기 위한 짝수 번째 더미비트라인 선택수단을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 반도체 메모리 장치로서,
    복수의 노말 비트라인들;
    상기 복수의 노말 비트라인들의 최외곽에 인접하여 배치된 적어도 하나 이상의 더미비트라인;
    상기 복수의 노말 비트라인들 중 인접하지 않은 어느 하나의 노말 비트라인의 선택제어신호에 응답하여 상기 적어도 하나 이상의 더미비트라인을 활성화시키는 더미비트라인 선택수단; 및
    셀 블록을 포함하고,
    상기 복수의 노말 비트라인들은 상기 셀 블록 상에 일정 간격을 두고 배열되고,
    상기 적어도 하나 이상의 더미비트라인은
    상기 복수의 노말 비트라인들 중 최좌측 노말 비트라인에 인접하여 상기 셀 블록의 좌측 에지에 배치된 제1더미비트라인; 및
    상기 복수의 노말 비트라인들 중 최우측 노말 비트라인에 인접하여 상기 셀 블록의 우측 에지에 배치된 제2더미비트라인을 포함하고,
    상기 반도체 메모리 장치는,
    상기 셀 블록 상방에 배치되고, 상응하는 선택제어신호에 응답하여 상기 복수의 노말 비트라인들 중 홀수 번째 노말 비트라인들을 각각 선택하기 위한 복수의 홀수 번째 노말 비트라인 선택수단들;
    상기 셀 블록 하방에 배치되고, 상응하는 선택제어신호에 응답하여 상기 복수의 노말 비트라인들 중 짝수번째 노말 비트라인들을 각각 선택하기 위한 복수의 짝수 번째 노말 비트라인 선택수단들을 더 포함하고,
    상기 더미비트라인 선택수단은,
    상기 셀 블록 상방의 복수의 홀수 번째 노말 비트라인 선택수단들에 인접하여 배치되고, 상기 복수의 홀수 번째 노말 비트라인 선택수단들 중 가장 멀리 배치된 홀수 번째 노말 비트라인 선택수단과 동시에 연동하여 상기 제1더미비트라인을 선택하기 위한 제1 더미비트라인 선택수단; 및
    상기 셀 블록 하방의 복수의 짝수 번째 노말 비트라인 선택수단들에 인접하여 배치되고, 상기 복수의 짝수 번째 노말 비트라인 선택수단들 중 가장 멀리 배치된 짝수 번째 노말 비트라인 선택수단과 동시에 연동하여 상기 제2더미비트라인을 선택하기 위한 제2 더미비트라인 선택수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 셀 어레이 영역;
    상기 셀 어레이 영역 상에 일정 간격을 두고 배열된 복수의 노말 신호라인들;
    상기 복수의 노말 신호라인들 중 최외곽 노말 신호라인에 인접하여 상기 셀 어레이 영역 에지에 배치된 적어도 하나 이상의 더미라인;
    상기 셀 어레이 영역의 인접 영역에 배치되고 상기 복수의 노말 신호라인들을 대응하는 선택제어신호들에 응답하여 각각 선택하기 위한 복수의 선택 트랜지스터들로 구성된 노말선택수단;
    상기 인접 영역의 노말 선택수단에 인접하여 배치되고, 상기 선택제어신호들 중 상기 적어도 하나 이상의 더미라인들로부터 가장 멀리 떨어진 노말 신호라인을 선택하기 위한 선택제어신호에 동시에 연동하여 상기 적어도 하나 이상의 더미라인을 선택하기 위한 더미라인 선택 트랜지스터로 구성된 더미선택수단;
    중심에 워드라인 스트랩핑 영역이 배치되고 이를 중심으로 우측 및 좌측 영역으로 구분된 셀 블록;
    상기 셀 블록 상방에 배치되고, 상응하는 선택제어신호에 응답하여 상기 우측 및 좌측영역상에 배치된 홀수 번째 노말 비트라인들을 각각 선택하기 위한 홀수 번째 노말 비트라인 선택수단; 및
    상기 셀 블록 하방에 배치되고, 상응하는 선택제어신호에 응답하여 상기 우측 및 좌측영역상에 배치된 짝수 번째 노말 비트라인들을 각각 선택하기 위한 짝수 번째 노말 비트라인 선택수단을 포함하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 선택제어신호들 중 어느 하나는 상기 더미라인에 인접한 노말 신호라인으로부터 가장 멀리 배치된 노말 신호라인을 선택하기 위한 선택제어신호인 것을 특징으로 하는 반도체 메모리 장치.
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