KR100390738B1 - 반도체 메모리 집적 회로 - Google Patents

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Abstract

노멀 신호선과 스페어 신호선에 일괄하여 전압 스트레스 인가를 가능하게 하여, 테스트 시간의 단축을 도모한 반도체 메모리 집적 회로를 제공한다. 메모리 셀을 선택하기 위한 복수의 노멀 신호선이 배치된 메모리 셀 어레이와, 이 메모리 셀 어레이의 불량 구제를 행하기 위한 3 이상의 홀수개의 스페어 신호선이 배치된 용장 셀 어레이와, 어드레스 신호를 디코드하여 노멀 신호선을 선택하는 디코드 회로와, 불량 어드레스가 입력되었을 때 활성화되고, 어드레스 신호를 디코드하여 스페어 신호선을 선택하는 스페어 디코드 회로와, 디코드 회로 및 스페어 디코드 회로를 제어하여 노멀 신호선 및 스페어 신호선의 각 인접선 간에 전압을 인가하는 테스트를 행하는 테스트 제어 회로를 구비하고, 테스트 제어 회로는 테스트시 노멀 신호선 및 스페어 신호선을 포함하는 신호선군의 인접하는 신호선의 전위 레벨이 역이 되도록 설정한다.

Description

반도체 메모리 집적 회로{SEMICONDUCTOR MEMORY INTEGRATED CIRCUIT}
본 발명은 DRAM 등의 반도체 메모리 집적 회로에 관한 것으로, 특히 불량 구제를 위한 용장 회로 방식을 채용한 반도체 메모리 집적 회로의 번인 테스트(burn-in test; 고온고전압 인가시험)의 용이화에 관한 것이다.
대규모 반도체 메모리에서는 메모리 셀 어레이에 다수의 신호선이 배치된다. 예를 들면, 256M비트 DRAM인 경우, 128K개의 워드선, 512K개의 비트선쌍, 2K개의 컬럼 선택선이 배치된다. 이들 신호선은 동일 역할의 신호선끼리 동일 배선층을 이용하여 병진 인접하여 배치된다.
메모리 셀 어레이의 이들 신호선에는 어드레스가 할당되어 있고, 통상 홀수 번지의 신호선과 짝수 번지의 신호선이 인접하도록 배치된다. 또한 용장 회로 방식을 채용한 반도체 메모리의 경우, 통상의 메모리 셀 어레이와 다른 용장 셀 어레이가 설치된다. 이 용장 셀 어레이에 포함되는 복수개의 스페어 신호선에는 메모리 셀 어레이의 노멀 신호선과는 별도로 역시 홀수 번지와 짝수 번지가 인접하도록 어드레스가 할당된다.
용장 셀 어레이는 메모리 셀 어레이의 단부에 인접하여, 혹은 메모리 셀 어레이의 중간 위치에 양측을 메모리 셀 어레이 사이에 끼워지는 형으로 배치된다. 어떠한 경우라도 메모리 셀 어레이의 노멀 신호선과 용장 셀 어레이의 스페어 신호선과는 물리적 레이아웃 상은 구별없이 연속하여 배치되는 경우가 많다.
그런데 반도체 메모리는 출하 전에 초기 불량을 스크리닝(screening)하기 위해서, 부하를 거는 번인 테스트가 행해진다. 번인 테스트의 항목에는 인접하는 신호선 간에 전압을 걸어 잠재적 쇼트(short-circuit)를 가속 시험하는 항목이 포함되는 경우가 많다. 이 전압 인가의 가속 테스트에서는 수만개의 다수의 신호선에 스트레스(stress/load)를 제공하는 시간을 어떻게 단축할지가 테스트 비용의 관점에서 중요해진다.
DRAM 등에 있어서, 상술한 바와 같이 신호선에 짝수 어드레스와 홀수 어드레스가 교대로 할당되고 있는 경우에는, 예를 들면 짝수 어드레스의 신호선을 활성화함으로써, 다수의 인접 신호선 간에 동시에 일괄하여 전압 스트레스를 제공할 수 있다. 노멀 신호선과 스페어 신호선이 연속적으로 인접하는 경우, 양자 모두 짝수개 배치되어 있는 경우에 인접 신호선을 짝수와 홀수의 어드레스에 대응시킴으로, 노멀 신호선과 스페어 신호선에 일괄하여 전압 스트레스를 걸 수 있다.
그러나, 용장 셀 어레이의 스페어 신호선의 개수가 홀수개인 경우도 있다. 스페어 신호선의 개수는 칩 사이즈와 결함 밀도와의 트레이드 오프로 결정되기 때문에, 최적 개수가 홀수로 되는 경우도 있기 때문이다. 이 경우, 모두 홀수 번지 또는 모두 짝수 번지의 선택에 의해 노멀 신호선과 스페어 신호선에 일괄하여 전압 스트레스를 걸려고 해도, 노멀 신호선과 스페어 신호선의 경계에서 인접하는 신호선이 짝수 번지끼리 혹은 홀수 번지끼리로 이루어지는 개소가 발생한다. 이와 같은 경우에는 노멀 신호선과 스페어 신호선을 포함해서 일괄된 전압 스트레스 인가 시험을 행할 수 없다. 따라서 테스트 시간의 증대, 테스트 비용의 상승을 피할 수 없다.
본 발명은 상기 사정을 고려하여 이루어진 것으로, 노멀 신호선과 스페어 신호선에 일괄하여 전압 스트레스 인가를 가능하게 하여 테스트 시간의 단축을 도모할 수 있는 반도체 메모리 집적 회로를 제공하는 것을 목적으로 하고 있다.
도 1은 본 발명의 제1 실시예에 의한 DRAM의 구성을 나타내는 도면.
도 2는 제1 실시예의 DRAM의 메모리 셀 어레이의 구성을 나타내는 도면.
도 3은 제1 실시예의 DRAM의 스페어 컬럼 디코더의 구성을 나타내는 도면.
도 4는 제1 실시예의 DRAM의 통상 동작시와 테스트시의 노멀 컬럼 선택선과 스페어 컬럼 선택선의 어드레스 할당을 나타내는 도면.
도 5는 제1 실시예의 변형예의 DRAM의 통상 동작시와 테스트시의 노멀 컬럼 선택선과 스페어 컬럼 선택선의 어드레스 할당을 나타내는 도면.
도 6은 제2 실시예에 의한 DRAM의 통상 동작시와 테스트시의 노멀 컬럼 선택선과 스페어 컬럼 선택선의 어드레스할당을 나타내는 도면.
도 7은 제3 실시예에 의한 DRAM의 통상 동작시와 테스트시의 노멀 컬럼 선택선과 스페어 컬럼 선택선의 어드레스 할당을 나타내는 도면.
도 8은 제3 실시예의 변형예에 의한 DRAM의 통상 동작시와 테스트시의 노멀 컬럼 선택선과 스페어 컬럼 선택선의 어드레스 할당을 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 메모리 셀 어레이
5 : 컬럼 셀렉터
6 : I/O 회로
BL : 비트선
WL : 워드선
MC : 메모리 셀
SA : 감지 증폭기
DQ : 데이터선
CSL : 컬럼 선택선
본 발명에 따른 반도체 메모리 집적 회로의 제1 형태는, 메모리 셀을 선택하기 위한 복수의 노멀 신호선이 배치된 메모리 셀 어레이와, 이 메모리 셀 어레이의 불량 구제를 행하기 위한 3 이상의 홀수개의 스페어 신호선이 배치된 용장 셀 어레이와, 어드레스 신호를 디코드하여 노멀 신호선을 선택하는 디코드 회로와, 불량 어드레스가 입력되었을 때 활성화되고, 어드레스 신호를 디코드하여 스페어 신호선을 선택하는 스페어 디코드 회로와, 상기 디코드 회로 및 스페어 디코드 회로를 제어하여 상기 노멀 신호선 및 스페어 신호선의 각 인접선 간에 전압을 인가하는 테스트를 행하는 테스트 제어 회로를 구비하고, 상기 테스트 제어 회로는 테스트시 상기 노멀 신호선 및 상기 스페어 신호선을 포함하는 신호선군의 인접하는 신호선의 전위 레벨이 역이 되도록 설정하는 것을 특징으로 한다.
본 발명의 제1 형태에 의하면, 메모리 셀 어레이의 노멀 신호선과 용장 셀 어레이의 스페어 신호선을 포함하는 신호선군의 인접하는 신호선의 전위 레벨이 역이 되도록 설정하고 있다. 이에 따라 신호선과 스페어 신호선에 일괄하여 전압 스트레스를 인가하는 것이 가능해지고, 반도체 메모리의 테스트 시간의 단축 및 테스트 비용 저감이 도모된다.
또한, 본 발명에 의한 반도체 메모리 집적 회로의 제2 형태는, 메모리 셀을 선택하기 위한 복수의 노멀 신호선이 배치된 메모리 셀 어레이와, 이 메모리 셀 어레이의 불량 구제를 행하기 위한 3 이상의 홀수개의 스페어 신호선이 배치된 용장 셀 어레이와, 어드레스 신호를 디코드하여 노멀 신호선을 선택하는 디코드 회로와, 불량 어드레스가 입력되었을 때 활성화되고, 어드레스 신호를 디코드하여 스페어 신호선을 선택하는 스페어 디코드 회로와, 상기 디코드 회로 및 스페어 디코드 회로를 제어하여 상기 노멀 신호선 및 스페어 신호선의 각 인접선 간에 전압을 인가하는 테스트를 행하는 테스트 제어 회로를 구비하고, 상기 테스트 제어 회로는, 테스트시, 상기 신호선군의 병진 배열된 신호선에 대하여 짝수 번지와 홀수 번지가 교대로 배열되도록 어드레스를 할당하는 것을 특징으로 한다.
본 발명의 제2 형태에 의하면, 메모리 셀 어레이의 노멀 신호선과 용장 셀 어레이의 스페어 신호선을 포함하는 신호선군의 병진 배열된 신호선에 대하여, 짝수 번지와 홀수 번지가 교대로 배열되도록 어드레스를 할당하도록 설정하고 있다. 이에 따라 신호선과 스페어 신호선에 일괄하여 전압 스트레스를 인가하는 것이 가능해지고, 반도체 메모리의 테스트 시간의 단축 및 테스트 비용 저감이 도모된다.
<실시예>
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1은 본 발명의 제1 실시예에 의한 DRAM의 구성을 나타낸다. 메모리 셀 어레이(1)는, 도 2에 도시한 바와 같이, 복수의 비트선(BL, /BL)과, 복수개의 워드선(WL)의 각 교차부에 다이내믹형 메모리 셀 MC를 배열하여 구성된다. 메모리 셀 어레이(1)의 비트선(BL, /BL)은 감지 증폭기(SA)를 통하여, 컬럼 셀렉터(5)를 통해 데이터선(DQ, /DQ)에 접속된다. 데이터선(DQ, /DQ)은 I/O 회로(6)를 통해 I/O 단자 간에서 데이터 수수가 행해진다. 컬럼 셀렉터(5)는 컬럼 선택선(CSL)에 의해 선택된다.
도 1에서는, 메모리 셀 어레이(1)는 용장 컬럼 셀 어레이(11)에 의해 2개의 서브 셀 어레이로 분할된 형태로 되어 있다. 메모리 셀 어레이(1)의 컬럼 선택선(노멀 컬럼 선택선)(CSL) 중에 불량이 있는 경우에, 이것으로 치환하여 용장 컬럼 셀 어레이(11)의 스페어 컬럼 선택선(SCSL)이 선택된다. 이 예에서는, 용장 컬럼 셀 어레이(11)의 스페어 컬럼 선택선(SCSL)의 개수는 홀수개이고, 도 1에서는 3개인 경우를 나타내고 있다.
노멀 컬럼 선택선(CSL)과 스페어 컬럼 선택선(SCSL)을 각각 선택하는 것이 컬럼 디코더(3)와 스페어 컬럼 디코더(4)이다. 또한 워드선(WL)은 로우 디코더(2)에 의해 선택된다. 컬럼 디코더(3) 및 로우 디코더(2)에는, 어드레스 버퍼(7)를 통해, 컬럼 어드레스 및 로우 어드레스가 공급된다.
불량의 노멀 컬럼 선택선(CSL)을 스페어 컬럼 선택선(SCSL)로 치환하기 위해서, 불량 치환 제어 회로(8)가 설치되어 있다. 이 불량 치환 제어 회로(8)는, 잘 알려진 바와 같이, 퓨즈 등을 이용한 불량 어드레스 기억 회로와, 외부로부터 공급된 어드레스 신호와 불량 어드레스 기억 회로의 어드레스와의 일치 검출을 행하여, 치환 신호를 출력하는 일치 검출 회로를 구비하여 구성된다. 이에 따라, 불량 어드레스가 입력되었을 때, 컬럼 디코더(3)를 비활성으로 하고, 스페어 컬럼 디코더(4)를 활성으로 하는 제어가 이루어진다.
이 실시예에 있어서, 메모리 셀 어레이(1)의 노멀 컬럼 선택선(CSL)과 용장 셀 어레이(11)의 스페어 컬럼 선택선(SCSL)은 각각 홀수 어드레스와 짝수 어드레스가 교대로 할당되어 있다. 그리고, 번인 테스트를 행하는 경우에는, 메모리 셀 어레이(1)의 노멀 컬럼 선택선(CSL)과 용장 컬럼 셀 어레이(11)의 스페어 컬럼 선택선(SCSL)에 대하여 홀수 번지 모두 선택 또는 짝수 번지 모두 선택을 행하고, 이들에 일괄하여 전압 스트레스를 인가할 수 있도록 하고 있다.
이와 같은 전압 스트레스 인가를 가능하게 하기 위해서, 테스트 제어 회로(10)가 설치되어 있다. 이 테스트 제어 회로(10)는 커맨드 CMD의 입력에 의해, 컬럼 디코더(3) 및 스페어 컬럼 디코더(4)를 모두 홀수 번지 선택 또는 모두 짝수 번지 선택의 테스트 상태로 설정하는 제어를 행하는 것이다. 스페어 컬럼 선택선(SCSL)의 개수가 짝수인 경우에는, 상술한 바와 같이 모두 홀수 번지 선택 또는 모두 짝수 번지 선택에 의해, 노멀 컬럼 선택선과 스페어 컬럼 선택선에 대하여 연속적으로 교대로 "H", "L"의 전위 레벨을 제공할 수 있다. 그러나 이 실시예의 경우, 스페어 컬럼 선택선(SCSL)이 홀수개, 구체적으로는 3개이므로, 단순히 모두 홀수 번지 혹은 모두 짝수 번지의 일괄 선택에서는 노멀 컬럼 선택선(CSL)과 스페어 컬럼 선택선(SCSL)의 경계부에서 전위 레벨이 "H"끼리 혹은 "L"끼리가 인접하는 상황이 발생한다.
이 실시예에서는 이와 같은 상황을 피하여, 모두 홀수 번지 선택 또는 모두 짝수 번지 선택에 의해 노멀 컬럼 선택선과 스페어 컬럼 선택선의 일괄 전압 스트레스 인가 테스트를 가능하게 하고 있다. 구체적으로, 스페어 컬럼 선택선(SCSL)이 3개인 경우에 대해, 노멀 컬럼 선택선(CSL)과 스페어 컬럼 선택선(SCSL)에 대하여 일괄하여 전압 스트레스를 거는 예를 설명한다. 도 3은 이것을 가능하게 하는 스페어 컬럼 디코더(4) 부분의 구체적인 구성예이고, 도 4는 스페어 컬럼 선택선(SCSL)과 이것을 사이에 두고 양측에 배치되는 노멀 컬럼 선택선(CSL)의 배치예를 나타내고 있다.
도 4에 도시한 바와 같이, 3개의 스페어 컬럼 선택선(SCSL0, SCSL1, SCSL2)와 그 양측의 다수의 노멀 컬럼 선택선(CSL)은 등간격으로 연속적으로 배치되어 있다. 그리고, 3개의 스페어 컬럼 선택선(SCSL0, SCSL1, SCSL2) 중, 한쪽의 노멀 컬럼 선택선(CSL)과의 경계 단부측의 2개의 스페어 컬럼 선택선(SCSL1, SCSL2) 간에는 항상 "L" 레벨이 되는 한개의 전원선(VSS)이 배치되어 있다.
도 4에는 통상 동작시의 노멀 컬럼 선택선(CSL)과 스페어 컬럼 선택선(SCSL)의 어드레스 할당 상태를 나타내고 있다. 즉, 노멀 컬럼 선택선(CSL)은 짝수 번지(E)와 홀수 번지(O)가 스페어 컬럼 선택선(SCSL)을 사이에 두고 연속적으로 배치된다. 스페어 컬럼 선택선(SCSL)이 3개인 경우, 그 양단부가 짝수 번지가 되고, 중간이 홀수 번지가 된다. 이 때, 스페어 컬럼 선택선(SCSL2)와 이것에 인접하는 노멀 컬럼 선택선(CSL)은 동시에 짝수 번지가 된다.
따라서, 번인 테스트시, 모두 짝수 번지 혹은 모두 홀수 번지인 노멀 컬럼 선택선(CSL) 및 스페어 컬럼 선택선(SCSL)의 전위 레벨을 "H"로 하면, 스페어 컬럼 선택선(SCSL2)와 이것에 인접하는 노멀 컬럼 선택선(CSL) 간에는 전압 스트레스를 걸 수 없다. 그래서 본 실시예에서는, 도 4에 도시한 바와 같이, 번인 테스트시, 전원선(VSS)를 사이에 두는 2개의 스페어 컬럼 선택선(SCSL1, SCSL2)가 동시에 홀수 번지에서 그 전위 레벨이 "H"가 되도록 하고, 또한 모두 홀수 번지 선택을 행하도록 한다. 이에 따라, 노멀 컬럼 선택선(CSL) 및 스페어 컬럼 선택선(SCSL)은 모두 홀수 번지 선택을 행하면, 전원선(VSS)(항상 "L")을 사이에 두고 "H", "L"의 전위 레벨이 교대로 연속하는 상태, 즉 인접선 간에 전부 전압 스트레스를 거는 상태로 할 수 있다.
이와 같이, 스페어 컬럼 선택선의 홀짝 배열을 통상 동작시와 번인 테스트시에서 전환하기 때문에, 도 3에 도시한 바와 같이, 스페어 컬럼 디코더(4)는 디코더 본체(4a)와, 홀수 번지 또는 짝수 번지의 일괄 선택을 행하기 위한 게이트 회로(4b)로 구성된다. 디코더 본체(4a)는 2비트의 어드레스 신호 ACN<0, 1>과 그 반전 신호와의 논리를 취하는 NAND 게이트(G11-G14)에 의해 구성된다. 단, 이 예에서는 스페어 컬럼 선택선(SCSL)이 3개이기 때문에, NAND 게이트(G11)의 출력은 이용되지 않는다.
게이트 회로(4b)는 스페어 컬럼 디코더(4)의 NAND 게이트(G12, G13, G14)의 출력이 각각 입력되는 2입력 NAND 게이트(G21, G22, G23)에 의해 구성되어 있다. NAND 게이트(G21, G22)의 다른 입력단에는 테스트 제어 신호 TMBIODD가 인버터(INV3)을 통해 입력된다. NAND 게이트(G23)의 다른 입력단에는 다른 테스트 제어 신호 TMBIEVEN이 인버터(INV4)를 통해 입력된다. NAND 게이트(G21, G22, G23)의 출력은 각각 인버터(INV5, INV6, INV7)을 통해 출력 bTMSCS<2>, bTMSCS<1>, bTMSCS<0>으로서 추출된다. 이들 출력 bTMSCS<2>, bTMSCS<1>, bTMSCS<0>이 각각 스페어 컬럼 선택선(SCSL2, SCSL1, SCSL0)에 공급된다.
도 3에 도시한 테스트 제어 신호 TMBIODD, TMBIEVEN이 입력되는 게이트 회로(4b)와 마찬가지의 게이트 회로는 모두 홀수 번지 선택 또는 모두 짝수 번지 선택을 행하기 위해서, 컬럼 디코더(3)에도 설치되는 것이다. 도 3의 스페어 컬럼 디코더(4)에 있어서의 게이트 회로(4b)에서는, 모두 짝수 번지 선택을 행하기 위한 테스트 제어 신호 TMBIEVEN이 하나의 짝수 번지(0번지)의 NAND 게이트(G23)에만 입력되고, 모두 홀수 번지 선택을 행하기 위한 테스트 제어 신호 TMBIODD는 홀수 번지(1번지)의 NAND 게이트(G22)와 동시에, 이것에 연속하는 짝수 번지(2번지)의 NAND 게이트(G21)에도 입력되도록 되어 있다.
통상 동작시는 테스트 제어 신호 TMBIODD, TMBIEVEN은 모두 "L" 레벨이다. 이 때, 게이트 회로(4b)의 NAND 게이트(G21, G22, G23)은 모두 활성으로 유지되고,디코더 본체(4a)의 출력이 그대로 출력 bTMSCS<2>, bTMSCS<1>, bTMSCS<0>으로서 추출된다. 따라서, 어드레스 신호 ACN<0, 1>에 의해, 짝수 어드레스인 경우에는 스페어 컬럼 선택선(SCSL0, SCSL2)가 선택 상태가 되고, 홀수 어드레스인 경우에는 스페어 컬럼 선택선(SCSL1)이 선택 상태가 된다. 이것이 도 4에 도시한 통상 동작시의 스페어 컬럼 선택선의 어드레스 할당 상태이다.
번인 테스트시는 테스트 제어 신호 TMBIODD, TMBIEVEN의 한쪽의 전위 레벨을 "H"로 한다. 구체적으로 이 실시예의 경우에는 모두 홀수 번지 선택 상태를 설정하기 위해서 테스트 제어 신호 TMBIEVEN="H"로 한다. 이 때, 게이트 회로(4b)에서는 NAND 게이트(G21, G22)가 활성이 되고, 디코더 본체(4a)가 모두 "H" 레벨인 출력 상태에서 bTMSCS<1>, bTMSCS<2>가 "H", bTMSCS<0>이 "L" 레벨이 된다. 이에 따라, 도 4에 도시한 상태, 즉 전원선(VSS)를 사이에 두고 인접하는 2개의 스페어 컬럼 선택선(SCSL1, SCSL2)가 동시에 홀수 번지(O) 로서 선택된 "H" 레벨 상태가 된다. 이에 따라, 전원선(VSS)를 의사 신호선으로서 컬럼 선택선(CSL) 및 스페어 컬럼 선택선(SCSL)의 모든 인접 신호선 간에 전압 스트레스가 걸린다.
이상 설명한 바와 같이 본 실시예에 의하면, 3개의 스페어 컬럼 선택선(SCSL)에 대하여 컬럼 선택선(CSL)과 인접하는 2개의 스페어 컬럼 선택선 간에 전원선을 배치하고, 또한 모두 홀수 번지 선택에 의해 번인 테스트를 행할 때, 이들 2개의 스페어 컬럼 선택선이 동시에 "H"가 되도록 함으로써, 전원선을 의사적 스페어 컬럼 선택선으로 하여, 모든 컬럼 선택선과 스페어 컬럼 선택선의 전위를 연속적으로 교대로 "H", "L" 레벨로 하여 일괄하여 전압 스트레스를 거는 것이 가능해진다.
또, 본 실시예에서는 항상 "L" 레벨의 전원선(VSS)를 이용하였지만, 이것 대신에 항상 "H" 레벨의 전원선 VDD를 이용할 수도 있다. 이 경우에는, 테스트 제어 신호선 TMBIODD="H"로 하여 컬럼 디코더(3) 및 스페어 컬럼 디코더(4)를 모두 짝수 번지 선택 상태로 하면 좋다. 이 때, 전원선 VDD를 사이에 두는 2개의 스페어 컬럼 선택선(SCSL1, SCSL2)는 동시에 "L" 레벨이 되고, 전원선 VDD를 사이에 두고 모든 컬럼 선택선과 스페어 컬럼 선택선 간에 전압 스트레스를 걸 수 있다.
상기 실시예에서는 스페어 컬럼 선택선이 3개인 경우를 설명하였지만, 이것이 일반적으로 홀수개인 경우에도, 그 양측에 노멀 컬럼 선택선이 배치되는 경우에는 마찬가지로 본 발명을 적용할 수 있다. 예를 들면, 도 5에 스페어 컬럼 선택선이 5개인 경우를 나타낸다. 이 경우에도, 노멀 컬럼 선택선(CSL)에 인접하는 2개의 스페어 컬럼 선택선(SCSL2, SCSL3) 간에 전원선(VSS)를 배치하고, 또한 번인 테스트 시 이들 2개의 전위가 동시에 "H" 레벨 또는 "L" 레벨이 되도록 선택하면, 상기 실시예와 마찬가지로 일괄 전압 스트레스 테스트를 행할 수 있다.
상기 제1 실시예에서는, 도 4에 도시한 바와 같이, 용장 셀 어레이를 사이에 두고 배치되는 서브 셀 어레이의 노멀 컬럼 신호선(CSL)이 용장 셀 어레이의 양측에 걸쳐 짝수 번지(E)와 홀수 번지(O)가 교대로 연속되도록 어드레스가 할당되고, 이것을 테스트시에도 변경하지 않는 것을 전제로 하고 있다. 이 전제의 기초로서는 3개의 스페어 컬럼 선택선(SCSL)의 어드레스 할당을 E, O, E로 하여도, O, E, O로 하여도, 어느 한쪽의 인접 컬럼 선택선 간에서 짝수 번지 또는 홀수 번지가 연속되게 되다. 이 때문에, 의사 신호선이 되는 전원선을 배치하는 것이 필요하였다.
그러나, 메모리 셀 어레이의 짝홀 배열을 테스트시에 변경할 수 있도록 하면, 의사 신호선으로서의 전원선을 용장 셀 어레이에 배치하는 것은 필요하지 않게 된다. 이와 같은 경우를 본 발명에 의한 반도체 메모리 집적 회로의 제2 실시예로서, 도 6을 참조하여 설명한다. 도 6에 도시한 제2 실시예에서는 메모리 셀 어레이가 복수의 서브 셀 어레이 A1, A2, …로 분할되고, 각 서브 셀 어레이 A1, A2, …에 용장 셀 어레이 B1, B2, …가 부속하는 형으로, 서브 셀 어레이와 용장 셀 어레이가 반복하여 배열되는 구성으로 되어 있다. 각 서브 셀 어레이에 인접하는 용장 셀 어레이는 홀수개(도 6의 예에서는 3개)인 스페어 신호선을 갖는다.
이 때, 통상 동작시에 있어서는, 도 6에 도시한 바와 같이, 서브 셀 어레이 A1, A2, …에는 연속하여 짝수 번지(E)와 홀수 번지(O)가 교대로 배열되도록 어드레스가 할당되고 있는 것으로 한다. 용장 셀 어레이 B1, B2, …에 대해서도 마찬가지다. 이 때, 용장 셀 어레이 B1과 서브 셀 어레이 A2 간에서 인접하는 스페어 신호선과 노멀 신호선이 짝수 번지끼리로 이루어지고, 또한 용장 셀 어레이 B2와 서브 셀 어레이 A2 간에서 인접하는 스페어 신호선과 노멀 신호선이 짝수 번지끼리로 이루어진다.
그래서 이것에 대하여, 번인 테스트시는, 파선으로 둘러싸인 바와 같이, 서브 셀 어레이 A2의 노멀 신호선의 홀짝 배열을 통상 동작시와는 역전시킨다. 이에 따라, 용장 셀 어레이를 포함해서 메모리 셀 어레이 전체의 신호선, 스페어 신호선의 홀짝 배열을 연속시킬 수 있어 일괄하여 전압 스트레스를 인가할 수 있다. 이와 같은 통상 동작시와 테스트시의 어드레스 할당의 전환은, 도 3에 있어서 스페어 컬럼 디코더에 대하여 설명한 것과 마찬가지의 방법으로 컬럼 디코더에 대하여 행하면 좋다.
또, 메모리 셀 어레이 중에는 통상 소정 개수의 신호선마다 전원선을 배치하는 것이 일반적이다. 예를 들면, 도 6에 도시한 제2 실시예와 마찬가지의 서브 셀 어레이와 용장 셀 어레이의 배열에 있어서, 도 7에 도시한 제3 실시예와 같이, 서브 셀 어레이 A2와 용장 셀 어레이 B1 간에 전원선(VSS)가 배치되어 있는 것으로 한다. 이 경우에는, 서브 셀 어레이 A2와 그 좌측에 인접하는 용장 셀 어레이 B1 간에는 전원선(VSS)를 사이에 두고 짝수끼리가 인접하기 때문에, 번인 테스트시의 홀짝 배열의 전환은 필요가 없다. 이 경우, 서브 셀 어레이 A2의 우측에 인접하는 용장 셀 어레이 B2의 스페어 신호선에 대하여, 파선으로 나타낸 바와 같이, 통상 동작시와 번인 테스트시에서 홀짝 배열을 역전시키면 좋다. 이에 따라, 번인 테스트시, 모두 짝수 번지 선택 또는 상기 홀수 번지 선택에 의해 메모리 셀 어레이 전체의 신호선, 스페어 신호선의 "H", "L" 배열을 연속시킬 수 있어 일괄하여 전압 스트레스를 인가할 수 있다. 또, 메모리 셀 어레이가 용장 셀 어레이를 사이에 두고 분할 배치된 도 8에 도시한 제3 실시예의 변형예에 있어서는, 스페어 컬럼 선택선과 노멀 컬럼 선택선과의 경계에 전원선(VSS)를 설치하면, 어드레스를 변경하지 않고 번인 테스트를 행할 수 있다.
상기 실시예에서는 용장 컬럼 셀 어레이의 스페어 컬럼 선택선을 노멀 컬럼선택선와 함께 전압 인가 테스트하는 예를 설명하였지만, 본 발명은 이것에 한하지 않고, 컬럼 선택선과 스페어 컬럼 선택선과의 관계와 마찬가지의 관계에 있는 신호선과 스페어 신호선에 대하여 마찬가지의 테스트를 행하는 경우에 본 발명은 유효하다. 예를 들면, 스페어 워드선을 갖는 용장 로우 셀 어레이를 갖는 경우에, 메모리 셀 어레이의 노멀 워드선과 스페어 워드선에 대하여 일괄 전압 인가 테스트를 행하는 경우에 본 발명을 적용할 수 있다.
또, 도 4에 도시한 제1 실시예 및 도 5에 도시한 그 변형예에 있어서는, 전원선 예를 들면 전원선(VSS)가 스페어 컬럼 선택선군 내의 거의 중앙에 설치되었지만, 이것은 패턴의 연속성을 높이고, 수율을 높게 하여 제조 비용을 저하시킴과 함께, 국소적으로 약한 장소를 배제하여 안정 동작을 얻기 위해서이다. 이하, 이것을 설명한다. 예를 들면, 도 4에 도시한 제1 실시예에 있어서는 한개의 스페어 컬럼 선택선이 복수개(예를 들면 8개분)의 스페어 비트선에 상당한다. 이 때문에, 3개의 스페어 컬럼 선택선을 전원선(VSS)에 의해서 2대1로 분할하고 있기 때문에, 비트선 단위로 보면 16대8, 즉 비트선의 개수의 차가 8이 된다. 이것에 대하여 3개의 스페어 컬럼 선택선을 전원선(VSS)에 의해서 3대0으로 분할하면, 비트선의 개수의 차는 24개가 된다. 이 때문에, 제1 실시예 또는 그 변형예와 같이 전원선을 스페어 컬럼 선택선군의 거의 중앙에 설치함으로써 패턴의 연속성을 얻을 수 있고, 이에 따라 수율을 높게 할 수 있음과 함께, 전원선을 가능한 한 균등하게 배치하여 국소적으로 약한 장소를 배제할 수 있어 감지 증폭기 등의 동작의 안정도를 향상시킬 수 있다.
또, 상기 실시예의 경우와 같이, 스페어 컬럼 선택선의 어드레스를 테스트시 변경하는 회로를 설치하는 것은 여분의 면적이 필요해지지만, 상기 회로는, 일반적으로, 비교적 면적면에서 여유가 있는 메모리 주변부에 형성하는 것이 가능하므로, 칩 사이즈를 증대시키지 않고, 셀 어레이의 대칭성이 높으며 염가로 안정된 동작의 메모리를 실현할 수 있다.
이상 상술한 바와 같이, 본 발명에 따르면, 모두 짝수 번지 선택 또는 모두 홀수 번지 선택에 의해 노멀 신호선과 스페어 신호선에 일괄하여 전압 스트레스 인가를 가능하게 하여 테스트 시간의 단축을 도모한 반도체 메모리 집적 회로를 얻을 수 있다.

Claims (15)

  1. 반도체 메모리 집적 회로에 있어서,
    메모리 셀을 선택하기 위한 복수의 노멀 신호선이 배치된 메모리 셀 어레이와,
    이 메모리 셀 어레이의 불량 구제를 행하기 위한 3 이상의 홀수개의 스페어 신호선이 배치된 용장 셀 어레이와,
    어드레스 신호를 디코드하여 노멀 신호선을 선택하는 디코드 회로와,
    불량 어드레스가 입력되었을 때 활성화되고, 어드레스 신호를 디코드하여 스페어 신호선을 선택하는 스페어 디코드 회로와,
    상기 디코드 회로 및 스페어 디코드 회로를 제어하여 상기 노멀 신호선 및 스페어 신호선의 각 인접선 간에 전압을 인가하는 테스트를 행하는 테스트 제어 회로를 포함하고,
    상기 테스트 제어 회로는 테스트시 상기 노멀 신호선 및 상기 스페어 신호선을 포함하는 신호선군의 인접하는 신호선의 전위 레벨이 역이 되도록 설정하는 것을 특징으로 하는 반도체 메모리 집적 회로.
  2. 제1항에 있어서,
    상기 홀수개의 스페어 신호선 내에 전위가 고정된 배선이 설치되고, 테스트시 상기 배선은 상기 신호선군에 포함되는 의사 신호선으로서 이용되는 것을 특징으로 하는 반도체 메모리 집적 회로.
  3. 제1항에 있어서,
    상기 메모리 셀 어레이는 상기 용장 셀 어레이를 사이에 두고 분할 배치되며, 상기 용장 셀 어레이의 스페어 신호선 배열의 양측에 배치되는 노멀 신호선은 연속하는 번지가 할당되어 있는 것을 특징으로 하는 반도체 메모리 집적 회로.
  4. 제1항에 있어서,
    상기 용장 셀 어레이가 용장 컬럼 셀 어레이이고, 상기 노멀 신호선 및 스페어 신호선이 각각 상기 메모리 셀 어레이 및 용장 컬럼 셀 어레이의 비트선 선택을 행하기 위한 컬럼 선택선 및 스페어 컬럼 선택선인 것을 특징으로 하는 반도체 메모리 집적 회로.
  5. 제1항에 있어서,
    상기 메모리 셀 어레이는 상기 용장 셀 어레이를 사이에 두고 서브 셀 어레이로서 분할 배치되며,
    통상 동작시, 상기 용장 셀 어레이의 스페어 신호선 배열의 양측에 배치되는 신호선은 짝수 번지와 홀수 번지가 교대로 연속하도록 어드레스가 할당되고,
    테스트시, 상기 용장 셀 어레이의 스페어 신호선 배열의 양측에 배치되는 노멀 신호선 간에서 짝수 번지와 홀수 번지의 배열을 역전시키도록 한 것을 특징으로하는 반도체 메모리 집적 회로.
  6. 제5항에 있어서,
    상기 용장 셀 어레이는 서브 셀 어레이를 사이에 두고 홀수개씩의 스페어 신호선을 갖도록 분할 배치되며, 서브 셀 어레이의 양측에 배치되는 스페어 신호선은 연속하는 번지가 할당되어 있는 것을 특징으로 하는 반도체 메모리 집적 회로.
  7. 제1항에 있어서,
    상기 테스트 제어 회로는, 테스트시, 상기 신호선군의 병진 배열된 신호선에 대하여 짝수 번지와 홀수 번지가 교대로 배열되도록 어드레스를 할당함으로써, 상기 신호선군의 인접하는 신호선의 전위 레벨이 역이 되도록 설정하는 것을 특징으로 하는 반도체 메모리 집적 회로.
  8. 제7항에 있어서,
    상기 메모리 셀 어레이는 복수의 서브 셀 어레이로 분할 배치되고, 홀수개씩의 스페어 신호선을 갖는 상기 용장 셀 어레이가 각 서브 셀 어레이에 인접하도록 복수개 배치되고,
    통상 동작시, 상기 메모리 셀 어레이의 노멀 신호선과 용장 셀 어레이의 스페어 신호선은 각각 짝수 번지와 홀수 번지가 교대로 배열되도록 어드레스가 할당되고,
    테스트시, 적어도 한개의 상기 용장 셀 어레이에 있어서의 스페어 신호선의 홀수 번지와 짝수 번지의 배열을 역전시켜, 상기 신호선군의 인접하는 신호선의 전위 레벨이 역이 되도록 설정한 것을 특징으로 하는 반도체 메모리 집적 회로.
  9. 반도체 메모리 셀 집적 회로에 있어서,
    메모리 셀을 선택하기 위한 복수의 노멀 신호선이 배치된 메모리 셀 어레이와,
    이 메모리 셀 어레이의 불량 구제를 행하기 위한 3 이상의 홀수개의 스페어 신호선이 배치된 용장 셀 어레이와,
    어드레스 신호를 디코드하여 노멀 신호선을 선택하는 디코드 회로와,
    불량 어드레스가 입력되었을 때 활성화되고, 어드레스 신호를 디코드하여 스페어 신호선을 선택하는 스페어 디코드 회로와,
    상기 디코드 회로 및 스페어 디코드 회로를 제어하여 상기 노멀 신호선 및 스페어 신호선의 각 인접선 간에 전압을 인가하는 테스트를 행하는 테스트 제어 회로를 포함하고,
    상기 테스트 제어 회로는, 테스트시, 상기 신호선군의 병진 배열된 신호선에 대하여 짝수 번지와 홀수 번지가 교대로 배열되도록 어드레스를 할당하는 것을 특징으로 하는 반도체 메모리 집적 회로.
  10. 제9항에 있어서,
    상기 홀수개의 스페어 신호선 내에 전위가 고정된 배선이 설치되고, 테스트 시 상기 배선은 상기 신호선군에 포함되는 의사 신호선으로서 이용되는 것을 특징으로 하는 반도체 메모리 집적 회로.
  11. 제9항에 있어서,
    상기 메모리 셀 어레이는 상기 용장 셀 어레이를 사이에 두고 분할 배치되며, 상기 용장 셀 어레이의 스페어 신호선 배열의 양측에 배치되는 노멀 신호선은 연속하는 번지가 할당되어 있는 것을 특징으로 하는 반도체 메모리 집적 회로.
  12. 제9항에 있어서,
    상기 용장 셀 어레이가 용장 컬럼 셀 어레이이고, 상기 노멀 신호선 및 스페어 신호선이 각각 상기 메모리 셀 어레이 및 용장 컬럼 셀 어레이의 비트선 선택을 행하기 위한 컬럼 선택선 및 스페어 컬럼 선택선인 것을 특징으로 하는 반도체 메모리 집적 회로.
  13. 제9항에 있어서,
    상기 메모리 셀 어레이는 상기 용장 셀 어레이를 사이에 두고 서브 셀 어레이로서 분할 배치되며,
    통상 동작시, 상기 용장 셀 어레이의 스페어 신호선 배열의 양측에 배치되는 신호선은 짝수 번지와 홀수 번지가 교대로 연속되도록 어드레스가 할당되고,
    테스트시, 상기 용장 셀 어레이의 스페어 신호선 배열의 양측에 배치되는 노멀 신호선 간에서 짝수 번지와 홀수 번지의 배열을 역전시키도록 한 것을 특징으로 하는 반도체 메모리 집적 회로.
  14. 제13항에 있어서,
    상기 용장 셀 어레이는 서브 셀 어레이를 사이에 두고 홀수개씩의 스페어 신호선을 갖도록 분할 배치되며, 서브 셀 어레이의 양측에 배치되는 스페어 신호선은 연속하는 번지가 할당되어 있는 것을 특징으로 하는 반도체 메모리 집적 회로.
  15. 제9항에 있어서,
    상기 메모리 셀 어레이는 복수의 서브 셀 어레이로 분할 배치되고, 홀수개씩의 스페어 신호선을 갖는 상기 용장 셀 어레이가 각 서브 셀 어레이에 인접하도록복수개 배치되고,
    통상 동작시, 상기 메모리 셀 어레이의 노멀 신호선과 용장 셀 어레이의 스페어 신호선은 각각 짝수 번지와 홀수 번지가 교대로 배열되도록 어드레스가 할당되고,
    테스트시, 적어도 하나의 상기 용장 셀 어레이에 있어서의 스페어 신호선의 홀수 번지와 짝수 번지의 배열을 역전시켜, 상기 신호선군의 인접하는 신호선의 전위 레벨이 역이 되도록 설정한 것을 특징으로 하는 반도체 메모리 집적 회로.
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