JP3710002B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
この発明は、半導体記憶装置に関し、主として大記憶容量のダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）における欠陥救済技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体記憶装置における欠陥救済技術として、１つの冗長ワード線に対応して不良アドレスの記憶とアドレス比較回路を設けるようにすると、１つの冗長ワード線に対応して不良アドレスを記憶するヒューズ回路の数が増大してしまう。そこで、複数のワード線に対応して１つのヒューズセットを設け、不良ワード線を含む複数のワード線単位で冗長ワード線に切り換えるようにしたものがある。この構成では、複数のワード線単位での冗長切り換えが行われるために、１つのワード線に不良がある場合の他、上記複数ワード線の中で他に不良ワード線が発生した場合にもそれも上記ヒューズ回路により救済できるため全体としての救済効率を高くできる。
【０００３】
【発明が解決しようとする課題】
上記のように複数のワード線単位での冗長切り換えを行う場合には、冗長ワード線側に欠陥があったときには、その冗長ワード線を使うことができず、結果として欠陥救済効率が下がってしまうという問題が生じる。
【０００４】
この発明の目的は、簡単な構成により欠陥救済効率を向上を図った半導体記憶装置を提供することにある。この発明の他の目的は、大記憶容量化に則して効率の良い欠陥救済を実現した半導体記憶装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、不良アドレスを記憶する記憶回路に対して複数の冗長ワード線を設けるとともに、上記記憶回路には１つのワード線の選択に必要な不良アドレスを記憶させるようにし、かかる不良アドレスとメモリアクセス時に入力されたアドレスとの比較一致信号と上記入力されたアドレスに含まれる所定のアドレス信号とを用いて上記不良ワード線に代えて上記複数の冗長ワード線の中から１つの冗長ワード線を選択するようにする。
【０００６】
【作用】
上記した手段によれば、不良アドレスの記憶回路に対して複数の冗長ワード線を設けるようにして記憶回路の数を減らすとともに、不良ワード線に対するメモリアクセス時にのみに冗長ワード線への切り換えを行うものであるため、冗長ワード線側に不良があっても複数の中の１つを指定するアドレスが異なることを条件に使用することができるので欠陥救済効率を高くすることができる。
【０００７】
【実施例】
図１には、この発明が適用されるダイナミック型ＲＡＭの一実施例の概略レイアウト図が示されている。同図においては、ダイナミック型ＲＡＭを構成する各回路ブロックのうち、全体が判るように示されており、それが公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。
【０００８】
この実施例のダイナミック型ＲＡＭは、特に制限されないが、約６４Ｍ（メガ）ビットの記憶容量を持つようにされる。メモリアレイは、全体として８個に分けられる。半導体チップの長手方向に対して左右に４個ずつのメモリアレイが分けられて、中央部分に同図では省略されているが、アドレス入力回路、データ入出力回路等の入出力インターフェイス回路が設けられる。
【０００９】
上述のように半導体チップの長手方向に対して左右に４個ずつに分けられたメモリアレイは、２個ずつ組となって配置される。このように２個ずつ組となって配置された２つのメモリアレイは、その中央部分にメインワードドライバが配置される。このメインワードドライバは、それを中心にして上下に振り分けられた２個のメモリアレイに対応して設けられる。メインワードドライバは、上記１つのメモリアレイを貫通するように延長されるメインワード線の選択信号を形成する。１つのメモリアレイは、上記メインワード線方向に２Ｋビット、それと直交する図示しない相補ビット線（又はデータ線ともいう）方向に４Ｋビットの記憶容量を構成するダイナミック型メモリセルが接続される。このようなメモリアレイが全体で８個設けられるから、全体では８×２Ｋ×４Ｋ＝６４Ｍビットのような大記憶容量を持つようにされる。
【００１０】
上記１つのメモリアレイは、メインワード線方向に対して８個に分割される。かかる分割されたメモリブロック毎にサブワードドライバが設けられる。サブワードドライバは、メインワード線に対して１／８の長さに分割され、それと平行に延長されるサブワード線の選択信号を形成する。この実施例では、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、１つのメインワード線に対して、相補ビット線方向に４本からなるサブワード線が割り当てられる。このようにメインワード線方向には８本に分割され、及び相補ビット線方向に対して８本ずつが割り当てられたサブワード線の中から１本のサブワード線を選択するために、サブワード選択線ドライバが配置される。このサブワード選択線ドライバは、上記サブワードドライバの配列方向に延長される４本のサブワード選択線の中から１つを選択する選択信号を形成する。
【００１１】
これにより、上記１つのメモリアレイに着目すると、１つのメインワード線に割り当てられる８個のメモリブロックのうち選択すべきメモリセルが含まれる１つのメモリブロックに対応したサブワードドライバにおいて、１本のサブワード選択線が選択される結果、１本のメインワード線に属する８×４＝３２本のサブワード線の中から１つのサブワード線が選択される。上記のようにメインワード線方向に２Ｋ（２０４８）のメモリセルが設けられるので、１つのサブワード線には、２０４８／８＝２５６個のメモリセルが接続されることとなる。なお、特に制限されないが、リフレッシュ動作（例えばセルフリフレッシュモード）においては、１本のメインワード線に対応する８本のサブワード線が選択状態とされる。
【００１２】
図２には、上記ダイナミック型ＲＡＭの一実施例のレイアウト図が示されている。同図においては、この発明に係るダイナミック型ＲＡＭの理解を助けるために、いわばカラム系の重要な回路ブロックであるセンスアンプＳＡやカラムデコーダの配置が示されている。同図において、ＭＷＤは上記メインワードドライバ、ＳＷＤはサブワードドライバ、ＳＡはセンスアンプ、Ｃolumn Ｄecは、カラムデコーダである。そして、２つのメモリアレイの間に配置されたＡＣＴＲＬは、アレイ制御回路であり、アドレスデコーダや、動作に必要なタイミング信号を供給する。
【００１３】
上記のように１つのメモリアレイは、相補ビット線方向に対して４Ｋビットの記憶容量を持つ。しかしながら、１つの相補ビット線に対して４Ｋものメモリセルを接続すると、相補ビット線の寄生容量が増大し、微細な情報記憶用キャパシタとの容量比により読み出される信号レベルが得られなくなってしまうために、相補ビット線方向に対しても８分割される。つまり、太い黒線で示されたセンスアンプＳＡにより 相補ビット線が８分割に分割される。特に制限されないが、後述するように、センスアンプＳＡは、シェアードセンス方式により構成され、メモリアレイの両端に配置されるセンスアンプを除いて、センスアンプを中心にして左右に相補ビット線が設けられ、左右いずれかの相補ビット線に選択的に接続される。
【００１４】
図３には、上記メモリアレイのメインワード線とサブワード線との関係を説明するための要部ブロック図が示されている。同図においては、代表として２本のメインワード線ＭＷＬ０とＭＷＬ１が示されている。これらのメインワード線ＭＷＬ０は、メインワードドライバＭＷＤ０により選択される。同様なメインワードドライバによりメインワード線ＭＷＬ１も選択される。
【００１５】
上記１つのメインワード線ＭＷＬ０には、それの延長方向に対して８組のサブワード線が設けられる。同図には、そのうちの２組のサブワード線が代表として例示的に示されている。サブワード線は、偶数０〜６と奇数１〜７の合計８本のサブワード線が１つのメモリブロックに交互に配置される。メインワードドライバに隣接する偶数０〜６と、メインワード線の遠端側（ワードドライバの反対側）に配置される奇数１〜７を除いて、メモリブロック間に配置されるサブワードドライバは、それを中心にした左右のメモリブロックのサブワード線の選択信号を形成する。
【００１６】
これにより、前記のようにメモリブロックとしては、８ブロックに分けられるが、上記のように実質的にサブワードドライバにより２つのメモリブロックに対応したサブワード線が同時に選択されるので、実質的には４ブロックに分けられることとなる。上記のようにサブワード線を偶数０〜６と奇数１〜７に分け、それぞれメモリブロックの両側にサブワードドライバを配置する構成では、メモリセルの配置に合わせて高密度に配置されるサブワード線ＳＷＬの実質的なピッチがサブワードドライバの中で２倍に緩和でき、サブワードドライバとサブワード線とを効率よくレイアウトすることができる。
【００１７】
上記サブワードドライバは、４本のサブワード線０〜６（１〜７）に対して共通に選択信号を供給する。また、インバータ回路を介した反転信号を供給する。上記４つのサブワード線の中から１つのサブワード線を選択するためのサブワード選択線（選択信号線）ＦＸが設けられる。サブワード選択線は、ＦＸ０〜ＦＸ７の８本から構成され、そのうちの偶数ＦＸ０〜ＦＸ６が上記偶数列のサブワードドライバ（単位サブワード線選択回路）０〜６に供給され、そのうち奇数ＦＸ１〜ＦＸ７が上記奇数列のサブワードドライバ（単位サブワード線選択回路）１〜７に供給される。特に制限されないが、サブワード選択線ＦＸ０〜ＦＸ７は、アレイの周辺部では第２層目の金属配線層Ｍ２により形成され、同じく第２層目の金属配線層Ｍ２により構成されるメインワード線ＭＷＬ０〜ＭＷＬｎの交差する部分では、第３層目の金属配線層Ｍ３により構成される。
【００１８】
（第１）メインワード線ＭＷＬ０に結合された複数の単位サブワード線選択回路０〜７により、第１サブワード線選択回路が構成され、（第２）メインワード線ＭＷＬ１に結合された複数の単位サブワード線選択回路０〜７により、第２サブワード線選択回路が構成される。第１サブワード線選択回路には、８本の第１サブワード線が結合され、第２サブワード線選択回路には８本の第２サブワード線が結合される。
【００１９】
図４には、上記メモリアレイのメインワード線とセンスアンプとの関係を説明するための要部ブロック図が示されている。同図においては、代表として１本のメインワード線ＭＷＬが示されている。このメインワード線ＭＷＬは、メインワードドライバＭＷＤにより選択される。上記メインワードドライバに隣接して、上記偶数サブワード線に対応したサブワードドライバＳＷＤが設けられる。
【００２０】
同図では、省略されているが上記メインワード線ＭＷＬと平行に配置されるサブワード線と直交するように相補ビット線（Pair Bit Line)が設けられる。この実施例では、特に制限されないが、相補ビット線も偶数列と奇数列に分けられ、それぞれに対応してメモリブロック（メモリアレイ）を中心にして左右にセンスアンプＳＡが振り分けられる。センスアンプＳＡは、前記のようにシェアードセンス方式とされるが、端部のセンスアンプＳＡでは、実質的に片方にした相補ビット線が設けられないが、後述するようなシェアードスイッチＭＯＳＦＥＴを介して相補ビット線と接続される。
【００２１】
上記のようにメモリブロックの両側にセンスアンプＳＡを分散して配置する構成では、奇数列と偶数列に相補ビット線が振り分けられるために、センスアンプ列のピッチを緩やかにすることができる。逆にいうならば、高密度に相補ビット線を配置しつつ、センスアンプＳＡを形成する素子エリアを確保することができるものとなる。上記センスアンプＳＡの配列に沿って入出力線が配置される。この入出力線は、カラムスイッチを介して上記相補ビット線に接続される。カラムスイッチは、スイッチＭＯＳＦＥＴから構成される。このスイッチＭＯＳＦＥＴのゲートは、カラムデコーダCOLUMN DECORDER の選択信号が伝えられるカラム選択線ＹＳに接続される。
【００２２】
図５には、この発明が適用されるダイナミック型ＲＡＭのセンスアンプ部の一実施例の要部回路図が示されている。同図においては、メモリマット（前記メモリブロックと同じ）ＭＡＴ０とＭＡＴ１に挟まれて配置されたセンスアンプＳＡ１とそれに関連した回路が例示的に示されている。メモリマットＭＡＴ１はブラックボックスとして示され、端部に設けられるセンスアンプＳＡ０もブラックボックスとして示されている。
【００２３】
ダイナミック型メモリセルは、メモリマットＭＭＡＴ０に設けられたサブワード線ＳＷＬに対応して４個が代表として例示的に示されている。ダイナミック型メモリセルは、アドレス選択用ＭＯＳＦＥＴＱｍと情報記憶用キャパシタＣｓから構成される。アドレス選択用ＭＯＳＦＥＴＱｍのゲートは、サブワード線ＳＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビット線に接続され、ソースに情報記憶キャパシタＣｓが接続される。情報記憶用キャパシタＣｓの他方の電極は共通化されてプレート電圧が与えられる。
【００２４】
一対の相補ビット線は、同図に示すように平行に配置され、ビット線の容量バランス等をとるために必要に応じて適宜に交差させられる。かかる相補ビット線は、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンスアンプの単位回路の入出力ノードと接続される。センスアンプの単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型ＭＯＳＦＥＴＱ７，Ｑ８から構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳＰに接続される。上記共通ソース線ＣＳＮとＣＳＰには、Ｎチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴのパワースイッチＭＯＳＦＥＴがそれぞれ設けられて、センスアンプの活性化信号により上記パワースイッチＭＯＳＦＥＴがオン状態になり、センスアンプの動作に必要な電圧供給を行うようにされる。
【００２５】
なお、図示しない上記センスアンプを活性化させるパワースイッチＭＯＳＦＥＴは、それぞれ２つの並列形態に接続されたＭＯＳＦＥＴからなり、安定的なセンス動作を行わせるために、センスアンプが増幅動作を開始した時点では比較的小さな電流しか供給できないような第１のパワースイッチＭＯＳＦＥＴをオン状態にし、センスアンプの増幅動作によって相補ビット線との電位差がある程度大きくなった時点で大きな電流を流すような第２のパワースイッチＭＯＳＦＥＴをオン状態にする等して増幅動作を段階的に行うようにされる。
【００２６】
上記センスアンプの単位回路の入出力ノードには、相補ビット線を短絡させるＭＯＳＦＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧ＨＶＣを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャージ回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ信号ＰＣＢが供給される。
【００２７】
ＭＯＳＦＥＴＱ１２とＱ１３は、カラム選択信号ＹＳによりスイッチ制御されるカラムスイッチを構成する。この実施例では、１つのカラム選択信号ＹＳにより４対のビット線を選択できるようにされる。つまり、ブラックボックスで示されたセンスアンプＳＡ０においても、同様なカラムスイッチが設けられている。このようにメモリマットＭＭＡＴ０を挟んで２つのセンスアンプＳＡ０とＳＡ１により、相補ビット線のうち、偶数列のビット線と奇数列のビット線とに分けて上記センスアンプＳＡ０とＳＡ１を対応させるものである。それ故、上記カラム選択信号ＹＳは、センスアンプＳＡ１側で例示的に示されている２対のビット線と、センスアンプＳＡ０側に設けられる図示しない残り２対のビット線とに対応した合計４対の相補ビット線を選択できるようにされる。これらの２対ずつの相補ビット線対は、上記カラムスイッチを介して２対ずつの共通入出力線Ｉ／Ｏに接続される。
【００２８】
センスアンプＳＡ１は、シェアードスイッチＭＯＳＦＥＴＱ３とＱ４を介してメモリマットＭＭＡＴ１の同様な奇数列の相補ビット線に接続される。メモリマットＭＭＡＴ１の偶数列の相補ビット線は、メモリマットＭＭＡＴ１の右側に配置される図示しないセンスアンプＳＡ２に、前記シェアードスイッチＭＯＳＦＥＴＱ１とＱ２に対応したシェアードスイッチＭＯＳＦＥＴを介して接続される。このような繰り返しパターンにより、メモリアレイが分割されてなるメモリマット（前記メモリブロック）間に設けられるセンスアンプに接続される。例えば、メモリマットＭＭＡＴ０のサブワード線ＳＷＬが選択されたときには、センスアンプＳＡ０の右側シェアードスイッチＭＯＳＦＥＴと、センスアンプＳＡ１の左側シェアードスイッチＭＯＳＦＥＴとがオン状態にされる。ただし、上記端部のセンスアンプＳＡ０では、上記右側シェアードスイッチＭＯＳＦＥＴのみが設けられるものである。信号ＳＨＲＬは、左側シェアード選択信号であり、ＳＨＲＲ右側シェアード選択信号である。
【００２９】
図６には、この発明が適用されるダイナミック型ＲＡＭの周辺部分の一実施例の概略ブロック図が示されている。タイミング制御回路ＴＧは、外部端子から供給されるロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ及びアウトプットイネーブル信号／ＯＥを受けて、動作モードの判定、それに対応して内部回路の動作に必要な各種のタイミング信号を形成する。この明細書及び図面では、／はロウレベルがアクティブレベルであることを意味するのに用いている。
【００３０】
信号Ｒ１とＲ３は、ロウ系の内部タイミング信号であり、ロウ系の選択動作のために使用される。タイミング信号φＸＬは、ロウ系アドレスを取り込んで保持させる信号であり、ロウアドレスバッファＲＡＢに供給される。すなわち、ロウアドレスバッファＲＡＢは、上記タイミング信号φＸＬによりアドレス端子Ａ０〜Ａｉから入力されたアドレスを取り込んでラッチ回路に保持させる。
【００３１】
タイミング信号φＹＬは、カラムウ系アドレスを取り込んで保持させる信号であり、カラムアドレスバッファＣＡＢに供給される。すなわち、カラムアドレスバッファＲＡＢは、上記タイミング信号φＹＬによりアドレス端子Ａ０〜Ａｉから入力されたアドレスを取り込んでラッチ回路に保持させる。
【００３２】
信号φＲＥＦは、リフレッシュモードのときに発生される信号であり、ロウアドレスバッファの入力部に設けられたマルチプレクサＡＭＸに供給されて、リフレッシュモードのときにリフレッシュアドレスカウンタ回路ＲＦＣにより形成されたリフレッシュ用アドレス信号に切り替えるよう制御する。リフレッシュアドレスカウンタ回路ＲＦＣは、タイミング制御回路ＴＧにより形成されたリフレッシュ用の歩進パルスφＲＣを計数してリフレッシュアドレス信号を生成する。この実施例では後述するようなオートリフレッシュとセルフリフレッシュを持つようにされる。
【００３３】
タイミング信号φＸは、ワード線選択タイミング信号であり、デコーダＸＩＢに供給されて、下位２ビットのアドレス信号の解読された信号に基づいて４通りのワード線選択タイミング信号ＸｉＢが形成される。タイミング信号φＹはカラム選択タイミング信号であり、カラム系プリデコーダＹＰＤに供給されてカラム選択信号ＡＹix、ＡＹjx、ＡＹkxが出力される。
【００３４】
タイミング信号φＷは、書き込み動作を指示する制御信号であり、タイミング信号φＲは読み出し動作を指示する制御信号である。これらのタイミング信号φＷとφＲは、入出力回路Ｉ／Ｏに供給されて、書き込み動作のときには入出力回路Ｉ／Ｏに含まれる入力バッファを活性化し、出力バッファを出力ハイインピーダンス状態にさせる。これに対して、読み出し動作のときには、上記出力バッファを活性化し、入力バッファを出力ハイインピーダンス状態にする。
【００３５】
タイミング信号φＭＳは、特に制限されないが、メモリアレイ選択動作を指示する信号であり、ロウアドレスバッファＲＡＢに供給され、このタイミングに同期して選択信号ＭＳｉが出力される。タイミング信号φＳＡは、センスアンプの動作を指示する信号である。このタイミング信号φＳＡに基づいて、センスアンプの活性化パルスが形成される。
【００３６】
この実施例では、ロウ系の冗長回路Ｘ−ＲＥＤが代表として例示的に示されている。すなわち、上記回路Ｘ−ＲＥＤは、不良アドレスを記憶させる記憶機能とアドレス比較機能とを含んでいる。記憶された不良アドレスとロウアドレスバッファＲＡＢから出力される内部アドレス信号ＢＸｉとを比較し、不一致のときには信号ＸＥをハイレベルにし、信号ＸＥＢをロウレベルにして、正規回路の動作を有効にする。上記入力された内部アドレス信号ＢＸｉと記憶された不良アドレスとが一致すると、信号ＸＥをロウレベルにして正規回路の不良メインワード線の選択動作を禁止させるとともに、信号ＸＥＢをハイレベルにして、１つの予備メインワード線を選択する選択信号ＸＲｉＢを出力させる。そして、上記サブワード線を選択するアドレス信号を用いて、予備メインワード線に設けられたサブワード線を選択する。
【００３７】
本願発明における欠陥救済の概要は、上記正規回路のメインワード線に含まれる複数のサブワード線の中で不良サブワード線を指定する不良アドレスを含めて不良アドレスの比較を行うものである。このため、上記正規回路のメインワード線に属する複数のサブワード線の中で不良サブワード線に対するメモリアクセスが行われたときのみ、上記正規回路のメインワード線の選択動作が禁止されることに特徴がある。また、後述するように、ヒューズ回路にそれ自体にも特徴を持っており、上記メインワード線自体に断線や短絡等の不良原因があるときには、上記メインワード線に属する複数のサブワード線の単位で予備メインワード線及びサブワード線に切り換えられる。この他、サブワード線全部ではなく、そのうちの複数に不良があったときには、その不良があったサブワード線に対するメモリアクセスが行われたときに予備メインワード線とサブワード線に切り換えられる。
【００３８】
図７には、この発明に係るダイナミック型ＲＡＭに搭載される欠陥救済回路を説明するための概略構成図が示されている。同図（Ａ）は、前記図１、図２のような半導体チップの全体構成図が示されている。つまり、半導体チップは、全体として４つのメモリブロックに分けられる。
【００３９】
同図（Ｂ）には、上記のように分けられた１つのメモリブロックのメモリマット構成図が示されており、メインワードドライバＭＷＤを挟んで８個ずつのメモリマットＭＭＡＴが設けられる。このうち、同図（Ｃ）に示すように４個のメモリマットＭＭＡＴ０〜ＭＭＡＴ３が１つの救済単位とされ、同図（Ｄ）に示された１つのメモリマットＭＭＡＴ０のように、８本の冗長ワード線が設けられる。この実施例のダイナミック型ＲＡＭでは、前記のように１つのメインワード線に８本のサブワード線が設けられているので、上記８本の冗長ワード線は、それぞれが１本の冗長メインワード線とそれに対応して設けられる８本の冗長サブワード線により構成される。
【００４０】
上記４つのメモリマットＭＭＡＴ０〜ＭＭＡＴ３に対して、同図（Ｅ）に示すように、８組のヒューズセットＦ０〜Ｆ７が設けられる。同図に代表として例示的に示されている１つのヒューズセットＦ０には、救済判定回路が設けられる。上記ヒューズセットＦ０は、記憶された不良アドレスにメモリアクセス時に入力されたアドレス信号とが一致すると、検出信号（ＸＥ，ＸＥＢ）を発生させ、上記救済判定回路に供給する。救済判定回路は、それを受けて信号１〜４を出力する。信号１は、上記正規回路の選択動作を停止させる信号ＳＴＯＰとされる。信号２は、上記ヒューズセットＦ０に一対一に対応して割り当てられた冗長用のメインワード線を選択する信号として用いられる。信号３は、上記サブワード線の選択するためのアドレス信号Ｘ２に対応された信号とされ、前記奇数サブワードドライバ０〜６か、奇数のサブワードドライバ１〜７かを指定する信号とされる。そして、信号４は上記冗長ワード線（メインワード線、サブワード線）が設けられるメモリマットの選択信号とされる。
【００４１】
次の表１には、各ヒューズセットＦ０〜Ｆ７による検出信号と信号１〜信号４の関係が示されている。各ヒューズセットＦ０〜Ｆ７に対応させて上記検出信号（ＸＥ，ＸＥＢ）にＲＸ００Ｂ〜ＲＸ３１Ｂが割り当てられる。そして、それぞれの検出信号ＲＸ００Ｂ〜ＲＸ３１Ｂに対応させて、信号１は正規回路の選択動作を停止させる信号ＳＴＯＰ、冗長メインワード線の選択を指示する選択信号ＭＷＳＥＬを発生させる。そして、ヒューズセットＦ０とＦ１は、メモリマットＭＭＡＴ０に設けられた４本ずつの冗長ワード線（メインワード線とサブワード線）に割り当てられているので、ヒューズセットＦ０は８本のサブワード線のうちの４本を選択する信号ＸＳ０を、ヒューズセットＦ１は８本のサブワード線のうちの４本を選択する信号ＸＳ１を発生させる。そして、これらは１つのメモリマットＭＭＡＴ０に設けられているので、それに対応したマット選択信号ＭＳ０を発生させる。
【００４２】
【表１】
【００４３】
以下、同様にしてヒューズセットＦ２とＦ３は、メモリマットＭＭＡＴ１に対応した冗長ワード線を選択し、ヒューズセットＦ４とＦ５は、メモリマットＭＭＡＴ２に対応した冗長ワード線を選択し、ヒューズセットＦ６とＦ７は、メモリマットＭＭＡＴ３に対応した冗長ワード線を選択する。この場合、救済が行われる不良ワード線は、上記メモリマットＭＭＡＴ０〜ＭＡＴＴ３の中のいずれかに属していればよい。つまり、上記メモリマットＭＭＡＴ０〜ＭＭＡＴ３の中では、上記の冗長ワード線を共通に用いることができる、いわゆるＡny to Ａny方式での欠陥救済を行うことができ、メモリマット単位での救済方式に比べて救済効率を高くすることができる。
【００４４】
図８には、この発明に係るダイナミック型ＲＡＭにおける正規ワード線と冗長ワード線との関係を説明するための概略構成図が示されている。同図においては、１つのメインワード線とそれに対応した８本のサブワード線及びそれを救済するために設けられた１つの冗長メインワード線と８本の冗長サブワード線が代表として例示的に示されている。
【００４５】
メインワードデコーダ・ドライバは、アドレス信号を解読してメインワード線の選択信号を形成する。このメインワード線には、それぞれ８本のサブワード線が設けられ、サブワードドライバにより選択される。下位ワードデコーダは、上記８本のサブワード線の中から１本のサブワード線を選択するためのサブワード選択信号を形成する。このサブワード選択選択信号は、上記メインワード線等とは直交するように延長されたサブワード選択線を通してサブワードドライバの入力に伝えられる。サブワードドライバは、論理機能を持ち、上記メインワード線が選択レベルであり、上記サブワード選択線が選択レベルであるときに、その出力に設けられたサブワード線を選択レベルにする。
【００４６】
冗長メインワードデコーダ・ドライバは、冗長メインワード線の選択信号を形成する。上記のような正規回路と同様に冗長回路においても、８本の冗長サブワード線が設設けられ、上記サブワードドライバと同様な冗長サブワードドライバにより選択される。冗長サブワードドライバは、上記同様に冗長メインワード線が選択レベルであり、上記サブワード選択線が選択レベルであるときに、その出力に設けられた冗長サブワード線を選択レベルにする。
【００４７】
この実施例では、同図において×印を付したように４本のサブワード線の中の１本のサブワード線に不良があったとき、それに対するメモリアクセスが行われたときに、冗長メインワードデコーダ・ドライバにより冗長ワード線を選択し、上記サブワード選択線からの信号により冗長サブワードドライバを介して冗長サブワード線を選択する。このため、前記のように冗長ワード線に対応して設けられたヒューブセットには、メインワード線を選択するアドレスの他に、サブワード線を選択するアドレスの比較が行われる。このため、上記メインワード線が選択され、上記×印が付されたサブワード線以外のサブワード線が選択されるときには、上記のようなワード線の切り換えは行われない。
【００４８】
すなわち、この実施例ではメインワード線の単位での冗長切り換えを行わない。このようにすることにより、例えば、冗長ワード線に設けられる４本のサブワード線において同図のように×印が付された冗長サブワード線に不良が存在したとき、４本のサブワード線単位での救済を行うとすると、上記冗長サブワード線の不良の存在によりそれが使えなくなってしまう。これに対して、この実施例においては、冗長回路側に上記のような部分的な不良があっても、その不良サブワード線と同じ下位アドレスが割り当てられたサブワード線以外のサブワード線を欠陥救済に活用することができる。
【００４９】
本願発明では、これに加えて上記メインワード線に属する４本のサブワード線において、複数のサブワード線に不良があった場合、後述するようにその救済も行うようにすることができる。つまり、ヒューズセットの不良アドレスの設定方法に工夫がなされており、上記下位ワードデコーダに供給されるアドレスのうち、所定アドレスを実質的に無効にすることにより、上記複数の不良サブワード線に対するメモリアクセスを検出し、上記冗長メンンワード線及び冗長サブワード線に切り換えるようにするものである。このようなきめ細かな対応により、ダイナミック型ＲＡＭに搭載される少ない数の冗長回路を効率よく使うことにより、救済効率を高めるようにするものである。
【００５０】
図９には、この発明に係るダイナミック型ＲＡＭにおける欠陥救済回路を説明するための概略ブロック図が示されている。アドレスバッファには、Ｘ系のアドレス信号ＡＸｉが供給される。ここで、ｉは０〜の複数ビットであり、それに対応した内部相補アドレス信号ＢＸｉＴ，ＢＸｉＢが形成される。ここで、Ｔはトルー（非反転）、Ｂはバー（反転）を表している。ヒューズセットには、上記Ｘ系アドレスの全ビットの内部相補アドレス信号ＢＸｉ，ＢＸｉＢが供給される。これにより、冗長側が４本のサブワード線単位で設けられるにも係わらず、実際に選択されるサブワード線を指定するアドレスまで調べられる。
【００５１】
ヒューズセットでは、上記メモリアクセスにより選択されるサブワード線が、不良として登録されているサブワード線と一致するか否かを検出して、検出信号ＸＥ，ＸＥＢを発生させて、救済判定回路に供給する。救済判定回路は、前記表１に示したような１ないし４の判定信号を形成する。
【００５２】
正規回路側では、上記アドレスバッファを通した内部相補アドレス信号ＢＸｉＴ，ＢＸｉＢのうち、下位アドレスＸ０，Ｘ１とＸ２とがそれぞれ下位アドレスプリデコーダに供給される。下位アドレスＸ０とＸ１は、４本のサブワード線の選択のために用いられ、Ｘ２は図３等に示したたようにＦ０〜Ｆ３サブワードドライバかＦ４〜Ｆ７のサブワードドライバかを選択するために用いられる。中位アドレスプリデコーダは、上記メインワード線に対応したアドレスが供給されるそして、上位アドレスプリデコーダには、マットセレクト（mat select) 信号に対応したアドレスが供給される。
【００５３】
下位デコーダは、上記プリデコーダ側からのサブワード線選択信号５、６とマットセレクト信号８とを受けて、上記１／８のサブワード選択信号９を形成する。メインワードデコーダは、上記プリデコーダ側からのメインワード線選択信号７とマットセレクト信号８とを受けてメインワード線選択信号１０を形成する。サブワードドラバは、上記サブワード線選択信号９とメインワード線選択信号１０によりサブワード線１１の選択信号１１を形成する。
【００５４】
これに対して上記救済判定回路からの４つの判定信号のうち、判定信号１は上記下位アドレスプリデコーダＸ２、中位アドレスプリデコーダ及び上位アドレスプリデコーダに供給されて、不良アドレスに対するアクセスが検出されたときにこれらの各回路の動作を停止させる。判定信号２は、冗長メインワード線を立ち上げる信号として冗長メインワードデコーダに供給される。冗長メインワードデコーダは、冗長メインワード線選択信号１５を発生させる。判定信号３は、上記Ｘ２に対応した信号であり、下位アドレスプリデコーダＸ２に供給されて、上記奇数側か偶数側かの選択信号１２を形成するために用いられる。
【００５５】
下位デコーダは、上記メモリアクセスにより入力された下位２ビットのアドレス信号Ｘ０とＸ１及び上記信号１２（Ｘ２に相当）とを用いて冗長用のサブワード線選択信号１４を形成する。これにより、冗長サブワードドライバは、上記サブワード線選択信号１４と冗長メインワード線選択信号１５により冗長サブワード線１６の選択信号を形成する。尚、ヒューズセット（欠陥情報保持回路）と救済判定回路によって判定回路が構成される。
【００５６】
図１０には、上記図９の欠陥救済回路の動作の一例を説明するためのタイミング図が示されている。ロウ系タイミング信号φ（ＲＡＳ）により、内部アドレス信号ＢＸが入力され、不良アドレスに対するメモリアクセスでないときには検出信号ＸＥがロウレベルにされる。これにより、信号１はハイレベル、信号２〜４はロウレベルとなり、冗長回路側は非動作状態にされる。
【００５７】
正規回路側では、下位アドレスプリデコーダの出力信号５、６と、上位アドレスプリデコーダの出力信号（マット選択信号）８を受けて下位デコーダによりサブワード線選択信号９が形成される。また、上記マット選択信号８と中位アドレスプリデコーダの出力信号７とを受けてメインワードデコーダによりメインワード線選択信号１０が形成される。そして、これらの信号９と１０を受けてサブワードドライバによりサブワード線１１の選択信号が形成される。
【００５８】
図１１には、上記図９の欠陥救済回路の動作の他の一例を説明するためのタイミング図が示されている。ロウ系タイミング信号φ（ＲＡＳ）により、内部アドレス信号ＢＸが入力され、不良アドレスに対するメモリアクセスであるときには検出信号ＸＥがハイレベルにされる。これにより、信号１はロウレベル、信号２〜４はハイレベルに変化し、上記信号１のロウレベルにより正規回路側は非動作状態にされる。つまり、信号６〜１１はロウレベルのままにされる。
【００５９】
信号３により下位アドレスＸ２に対応した信号１２が形成され、信号４によりマットセレクト信号に対応した信号１３が形成される。上記信号１２と下位アドレスＸ０とＸ１に対応した信号５及び上記マットセレクト信号に対応した信号１３とを受けて下位デコーダにより冗長サブワード線選択信号１４が形成される。一方、冗長メインワードデコーダは、上記信号２とマットセレクト信号に対応した信号１３を受けて、冗長メインワード線選択信号１５を発生させる。そして、これらの信号１４と１５を受けて冗長サブワードドライバにより冗長サブワード線１６の選択信号が形成される。
【００６０】
図１２には、上記欠陥救済回路に用いられるヒューズセットの一実施例の回路図が示されている。この実施例では、１１ビットからなる内部相補アドレス信号ＢＸ０Ｂ，ＢＸ０Ｔ〜ＢＸ１０Ｂ，ＢＸ１０Ｔに対応して、１ないし２２個のヒューズが設けられる。上記内部内部相補アドレス信号ＢＸ０Ｂ，ＢＸ０Ｔ〜ＢＸ１０Ｂ，ＢＸ１０Ｔは、それぞれバッファ回路としてのＣＭＯＳインバータ回路を介してＮチャンネル型ＭＯＳＦＥＴのゲートに供給される。これらのＭＯＳＦＥＴのソースは、回路の接地電位に接続され、ドレイン側に上記ヒューズ１ないし２２の一端が接続される。これらのヒューズ１ないし２２の他端は共通化されてワイヤードオアの論理が採られる。この共通化されたノードは、検出信号ＸＥとされて、特に制限されないが、プリチャージ信号ＰＣＢにより動作させられるＰチャンネル型のＰチャンネル型ＭＯＳＦＥＴが設けられる。
【００６１】
上記ヒューズは、特に制限されないが、ポリシリコン層から導体層又は細いアルミニュウム層から構成され、レーザー光線等の照射により選択的に切断される。この構成に代えて、上記共通ノードに電源電圧を供給し、上記ＭＯＳＦＥＴにより切断電流を流して、上記ヒューズを選択的に溶断させるものであってもよい。この場合には、プログラム時に上記共通ノードに設けられた電圧供給用パッドから切断用の電圧が供給され、複数のヒューズセットの中の１つを選択するための選択回路を介して切断用の不良アドレスがアドレスバッファを通して入力されるようにすればよい。
【００６２】
この実施例では、不良アドレスがセットされないときにはヒューズは切断されない。これにより、例えば内部相補アドレス信号ＢＸ０ＢとＢＸ０Ｔのうち、いずれかロウレベルにより上記Ｎチャンネル型ＭＯＳＦＥＴがオン状態になり、それに切断されないヒューズ１又は２を通して出力ノードをディスチャージさせるので検出信号ＸＥがロウレベルになり、図１０のタイミング図に示したように冗長切り換えが行われない。
【００６３】
不良アドレスがセットされるとき、例えば最下位ビットに対応した相補アドレス信号ＢＸ０ＢとＢＸ０Ｔに対応した一対のヒューズ１と２の一方が切断される。不良アドレスの最下位ビットが論理１のとき、トルー信号ＢＸ０Ｔがハイレベルで、バー信号ＢＸ０Ｂがロウレベルにされる。このときには、ヒューズ１と２のうち、バー信号ＢＸ０Ｂに対応したヒューズ１が切断される。逆に、不良アドレスの最下位ビットが論理０のとき、トルー信号ＢＸ０Ｔがロウレベルで、バー信号ＢＸ０Ｂがハイレベルにされる。このときには、ヒューズ１と２のうち、トルー信号ＢＸ０Ｔに対応したヒューズ２が切断される。以下、残りの１０ビットの内部相補アドレス信号ＢＸ１Ｂ，ＢＸ１Ｔ〜ＢＸ１０Ｂ，ＢＸ１０Ｔに対応したそれぞれの対とされるヒューズにおいても同様である。
【００６４】
上記のように、不良アドレスの最下位ビットが論理１にセットされたとき、つまり、ヒューズ１が切断されているときに、それと一致するようにトルー信号ＢＸ０Ｔがハイレベルで、バー信号ＢＸ０Ｂがロウレベルのアドレス信号が供給されると、上記トルー信号ＢＸ０Ｔがハイレベルによりインバータ回路の出力がロウレベルになり上記ＭＯＳＦＥＴがオフ状態になる。このようにオフ状態にされたＭＯＳＦＥＴのドレインに設けられるヒューズ２は上記のように切断されてないのでディスチャージ経路が形成されない。上記バー信号ＢＸ０Ｂがロウレベルによりインバータ回路の出力がハイレベルになり上記ＭＯＳＦＥＴがオン状態になる。このようにオン状態にされるＭＯＳＦＥＴのドレインに設けられるヒューズ１は切断されているのでディスチャージ経路が形成されている。つまり、記憶されたアドレスと入力されたアドレスとが一致した場合には、かかる対のヒューズと対のＭＯＳＦＥＴとの間でディスチャージ経路が形成されない。
【００６５】
上記のように、不良アドレスの最下位ビットが論理１にセットされたとき、それと不一致となるようにトルー信号ＢＸ０Ｔがロウレベルで、バー信号ＢＸ０Ｂがハイレベルのアドレス信号が供給されると、上記トルー信号ＢＸ０Ｔがロウレベルによりインバータ回路の出力がハイレベルになり上記ＭＯＳＦＥＴがオン状態になる。このようにオン状態にされたＭＯＳＦＥＴのドレインに設けられるヒューズ２は上記のように切断されてないのでディスチャージ経路が形成されて、出力信号ＸＥをロウレベルに引き抜いてしまう。
【００６６】
上記内部相補アドレス信号ＢＸ１Ｂ，ＢＸ１Ｔ〜ＢＸ１０Ｂ，ＢＸ１０Ｔのそれぞれにおいて、ディスチャージ経路が形成されなといときは記憶された不良アドレスと同じアドレス信号が入力されたと判定されて、上記信号ＸＥがハイレベルを維持して、不良アドレスの検出信号とされる。このようなヒューズセットでは、ヒューズそれ自身が不良アドレスの記憶と比較動作を兼ねるので回路の大幅な簡素化が可能になる。しかも、上記のように不良アドレスをセットしないときには、ヒューズを切断しないことにより自動的に比較一致信号が形成されないようにできる。
【００６７】
このような機能に加えて、極めて都合のよいことには、不良アドレスを複数通り記憶し、かつ比較判定を行うようにするという機能を持たせることができる。つまり、上記のような１つのメインワード線に属する４本のサブワード線の中で１本のサブワード線が不良であるときに救済を行うことの他、２本単位での欠陥救済と４本単位での欠陥救済を上記１つのヒューズセットによりその記憶と比較判定を行うようにすることができる。
【００６８】
図１３には、上記３通りの欠陥救済動作を説明するためのヒューズ切断状態図が示されている。救済単位としては、上記のように４本単位、２本単位及び上記１本単位の３通りがある。不良アドレスの下位２ビットＡ０とＡ１（前記Ｘ０とＸ１に対応している）と、それに対応したヒューズ１〜４の切断状態は次の通りである。
【００６９】
４本単位での救済を行うときには、不良アドレスＡ０とＡ１は無効にされる。このような不良アドレスＡ０とＡ１を無効にするために、ヒューズ１〜４が共に切断される。この構成では、上記不良アドレスＡ０とＡ１のハイレベル／ロウレベルに無関係にヒューズ１〜４の切断によりディスチャージ経路が遮断されて、かかるアドレスＡ０とＡ１を無効にすることができる。つまり、下位２ビットのアドレスＡ０とＡ１を無効にすることにより、サブワード線４本単位での欠陥救済が行われる。
【００７０】
２本単位での欠陥救済は、２ビットの下位アドレスのうちＡ１を無効にし、Ａ０により指定され２本ずつのサブワード線の不良アドレスの救済が可能にされる。つまり、アドレスＡ１に対応したヒューズ３と４を共に切断し、アドレスＡ０に対応してヒューズ１又は２を切断させる組み合わせである。例えば、アドレスＡ０とＡ１によりサブワード線ＳＷＬ０、ＳＷＬ１、ＳＷＬ２及びＳＷＬ３が指定されるなら、上記アドレスＡ１を無効にしてアドレスＡ０のロウレベルによりサブワード線ＳＷＬ０とＳＷＬ２を指定し、アドレスＡ０のハイレベルによりサブワード線ＳＷＬ１とＳＷＬ３を指定することができる。
【００７１】
同図には、省略されているが、ヒューズ１と２を共に切断して最下位ビットＡ０を無効にして、アドレスＡ１に対応したヒューズ３と４の一方を切断させてもよい。この場合、上記アドレスＡ０を無効にしてアドレスＡ１のロウレベルによりサブワード線ＳＷＬ０とＳＷＬ１を指定し、アドレスＡ１のハイレベルによりサブワード線ＳＷＬ２とＳＷＬ３を指定することができる。このように２本単位の組み合わせは、全部で４通り設定することができる。
【００７２】
１本単位での欠陥救済は、２ビットの下位アドレスのうちＡ０とＡ１が共に有効にされて、不良アドレスに対応してヒューズ１と２、３と４のうち一方が切断される。この２ビットのアドレスＡ０とＡ１の組み合わせは上記のように４通り存在する。この実施例のヒューズセットにおいては、救済単位としては３通りで、不良アドレスは全部で９通りになる。ただし、冗長ワード線（冗長メインワード線、冗長サブワード線には不良が存在しない場合である。上記のように冗長ワード線側に不良があった場合においては、その不良の冗長サブワード線を使用しないことを条件にして欠陥救済に用いることができる。
【００７３】
図１４には、この発明に係る他の一実施例の欠陥救済回路の回路図が示されている。この実施例では、１つのヒューズにより１ビットの不良アドレスが記憶される。つまり、ヒューズＦ０の切断の有無により形成された信号がインバータ回路Ｎ１とＮ２により非反転と反転の不良アドレス信号が形成される。例えば、ヒーズｆ０を切断すると、電源投入時に発生されるセットパルスによりＭＯＳＦＥＴＱ１がオン状態となり、ヒューズｆ０が切断されているならロウレベルの信号がインバータ回路Ｎ１の入力に供給され、その出力信号がハイレベルにされる。このハイレベルの出力信号が入力側のＭＯＳＦＥＴＱ２のゲートに帰還されて上記インバータ回路Ｎ１の入力をロウレベルに固定させる。もしも、ヒューズｆ０が切断されてないなら、上記ＭＯＳＦＥＴＱ１に比べてヒューズＦ０の抵抗値が小さくされているからハイレベルの信号が形成されインバータ回路Ｎ１を通してロウレベルの信号が出力される。このようにヒューズｆ０が切断されてないいときには、かかるヒューズｆ０を通してハイレベルがインバータ回路Ｎ１の入力に供給される。
【００７４】
最下位ビットＡ０（Ｘ０）を論理１にセットするとき、上記ヒューズｆ０は切断されず、インバータ回路Ｎ１の出力信号がロウレベルに、インバータ回路Ｎ２の出力信号がハイレベルにされる。これにより、比較回路を構成するＭＯＳＦＥＴＱ３とＱ４のうち、上記インバータ回路Ｎ２の出力信号のハイレベルに対応したＭＯＳＦＥＴＱ３がオン状態にされている。このＭＯＳＦＥＴＱ３には、アドレスバッファからトルー信号に対応したハイレベルの内部アドレス信号ａ０が供給される。したがって、上記記憶された最下位ビットと同じアドレスが供給されたなら、ＭＯＳＦＥＴＱ３を通してハイレベルの一致信号が供給される。もしも、内部アドレス信号ａ０がロウレベルなら上記ＭＯＳＦＥＴＱ３を通してロウレベルの不一信号が出力される。
【００７５】
比較回路を構成する他方のＭＯＳＦＥＴＱ４にはバー信号に対応した内部アドレス信号／ａ０が供給される。最下位ビットＡ０（Ｘ０）を論理０にセットするとき、上記ヒューズｆ０は切断され、インバータ回路Ｎ１の出力信号がハイレベルに、インバータ回路Ｎ２の出力信号がロウレベルにされる。これにより、比較回路を構成するＭＯＳＦＥＴＱ３とＱ４のうち、上記インバータ回路Ｎ１の出力信号のハイレベルに対応したＭＯＳＦＥＴＱ４がオン状態にされている。このＭＯＳＦＥＴＱ４には、上記のようにアドレスバッファからバー信号に対応した内部アドレス信号／ａ０のハイレベルが供給される。したがって、上記記憶された最下位ビットと同じアドレスが供給されたなら、ＭＯＳＦＥＴＱ４を通してハイレベルの一致信号が供給される。もしも、内部アドレス信号／ａ０がロウレベルなら上記ＭＯＳＦＥＴＱ４を通してロウレベルの不一信号が出力される。
【００７６】
他のアドレスに対応して上記同様な回路が設けられ、全ビットについて一致信号が形成されたことをアンドゲート回路Ｇ２により形成して、上記判定信号ＸＥが形成される。前記のようなヒューズセットを用いた場合のように、４本単位、２本単位及び１本単位での欠陥救済を行うようにするため、同図に代表として例示的に示されているように、最下位ビットに対応した比較出力部にオアゲート回路Ｇ１が設けられる。このオアゲート回路Ｇ１の他方の入力には、上記同様なヒューズ回路が設けられる。このヒューズ回路のヒューズｆ０’を切断させることにより、ハイレベルの無効信号はＨ０を形成し、上記オアゲート回路Ｇ１の他方の入力に供給する。この構成では、上記ヒューズｆ０’を切断すると、上記ヒューズｆ０に対応した最下位ビットのアドレス信号ａ０と／ａ０に無関係に、ハイレベルの一致信号が出力される。これにより、前記ヒューズセットにおいて、最下位ビットに対応したヒューズ１と２を共に切断させたときと同じ状態を作り出すことができ、２本単位での救済が可能になる。
【００７７】
同図では、省略されているが、アドレスＡ１に対応した比較回路にも上記同様なオアゲート回路とヒューズ回路を設けるようにすれば、アドレスＡ１も同様に無効にで、両ヒューズを共に切断させれば４本単位での欠陥救済が可能になる。このように、不良アドレスの記憶を行う記憶回路と、アドレス信号との比較を行う比較回路とからなる欠陥救済回路においても、複数単位で設けられる冗長ワード線を指定するアドレスを無効にする機能を付加することにより、上記のようなヒューズセットを用いた場合と同様に、複数通りの欠陥救済を行わせるようにすることができる。また、ヒューズＦ０等は、上記のようにレーザー光線により切断させるもの、あるいはＭＯＳＦＥＴにより電流を流して溶断させるものであってもよい。このように電流により切断させる場合には、切断用のＭＯＳＦＥＴが設けられる。
【００７８】
上記の実施例から得られる作用効果は、下記の通りである。すなわち、
（１） 不良アドレスを記憶する記憶回路に対して複数の冗長ワード線を設けるとともに、上記記憶回路には１つのワード線の選択に必要な不良アドレスを記憶させるようにし、かかる不良アドレスとメモリアクセス時に入力されたアドレスとの比較一致信号と上記入力されたアドレスに含まれる所定のアドレス信号とを用いて上記不良ワード線に代えて上記複数の冗長ワード線の中から１つの冗長ワード線を選択するようにすることにより、不良アドレスの記憶回路に対して複数の冗長ワード線を設けるようにして記憶回路の数を減らすとともに、冗長ワード線側に不良があっても複数の中の１つを指定するアドレスが異なることを条件に使用することができるので欠陥救済効率を高くすることができるという効果が得られる。
【００７９】
（２） 上記記憶回路と比較回路として、上記不良アドレスのうち上記複数の冗長ワード線を指示する上記所定のアドレス信号を実質的に無効にしてそれに対応した複数の不良ワード線の救済を可能にする機能を持たせることにより、複数通りの欠陥救済に用いることができるという効果が得られる。
【００８０】
（３） 上記ワード線をメインワード線と、かかるメインワード線の延長方向に対して分割された長さとされ、かつ、上記メインワード線と交差するビット線方向に対して複数配置され、複数からなるダイナミック型メモリセルが接続されてなる複数のサブワード線により構成し、上記サブワード線は上記メインワード線の選択信号と、それと直交するように延長された複数からなるサブワード選択線から供給される選択信号とを受けるサブワードドライバにより駆動し、上記複数の冗長ワード線を上記１つのメインワード線と上記複数のサブワード線から構成することにより、大記憶容量化を図るとともに、それに伴う欠陥救済を効率よく行うことができるという効果が得られる。
【００８１】
（４） 上記記憶回路、比較回路及び冗長ワード線を含む欠陥救済回路を複数のメモリマットに分散して複数組が設け、それぞれの欠陥救済回路は、上記複数メモリマットの中における不良ワード線の救済を行うようにすることにより、欠陥救済効率を向上させることができるという効果が得られる。
【００８２】
（５） 上記不良アドレスを記憶する記憶回路及び比較回路として、１つのワード線を指定する非反転と反転からなる相補のアドレス信号がそれぞれゲートに供給され、ソースが基準電位に接続された複数からなるＭＯＳＦＥＴと、かかるＭＯＳＦＥＴのドレインに一端が接続された複数のヒューズ手段とを備え、不良アドレスを記憶させるときには非反転又は反転のアドレス信号に対応されたいずれか一方のヒューズ手段を切断し、かかる複数のヒューズ手段の他端を共通化してワイヤード論理信号を得るものとすることにより、簡単な構成でヒューズの切断方法による多様な欠陥救済が可能になるという効果が得られる。
【００８３】
（６） 上記複数のワード線は、１つのメインワード線と８本のサブワード線であり、アドレスＡ０とＡ１により４つの中の１つのサブワード線が選択されるものであり、上記アドレスＡ１又はＡ０に対応した二対のヒューズにおいてそれぞれ一方ずつを切断することにより１本単位の救済を行い、上記アドレスＡ０又はＡ１に対応した二対ヒューズのうち一対のヒューズを両方共に切断させることにより２本単位の救済を行い、上記アドレス信号Ａ０とＡ１に対応した二対のヒューズを全て切断させることにより４本単位の救済を行うように多様な欠陥救済を行うようにすることができるという効果が得られる。
【００８４】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、ワード線は、前記のようなメインワード線と複数のサブワード線から構成されるものに限定されないで、メモリマット毎に設けられるワード線としてもよい。この場合でも、上記のようなヒューズセットのような単位の救済判定回路に対応して複数の冗長ワード線が設けられる。メモリのマット構成やレイアウトは種々の実施形態を採ることができる。メモリセルは、ダイナミック型メモリセルの他に、スタティック型メモリセルあるいは不揮発性記憶素子であってもよい。この発明は、欠陥救済回路を備えた半導体記憶装置に広く利用できる。
【００８５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、不良アドレスを記憶する記憶回路に対して複数の冗長ワード線を設けるとともに、上記記憶回路には１つのワード線の選択に必要な不良アドレスを記憶させるようにし、かかる不良アドレスとメモリアクセス時に入力されたアドレスとの比較一致信号と上記入力されたアドレスに含まれる所定のアドレス信号とを用いて上記不良ワード線に代えて上記複数の冗長ワード線の中から１つの冗長ワード線を選択するようにすることにより、不良アドレスの記憶回路に対して複数の冗長ワード線を設けるようにして記憶回路の数を減らすとともに、冗長ワード線側に不良があっても複数の中の１つを指定するアドレスが異なることを条件に使用することができるので欠陥救済効率を高くすることができる。
【００８６】
上記記憶回路と比較回路として、上記不良アドレスのうち上記複数の冗長ワード線を指示する上記所定のアドレス信号を実質的に無効にしてそれに対応した複数の不良ワード線の救済を可能にする機能を持たせることにより、複数通りの欠陥救済に用いることができる。
【００８７】
上記ワード線をメインワード線と、かかるメインワード線の延長方向に対して分割された長さとされ、かつ、上記メインワード線と交差するビット線方向に対して複数配置され、複数からなるダイナミック型メモリセルが接続されてなる複数のサブワード線により構成し、上記サブワード線は上記メインワード線の選択信号と、それと直交するように延長された複数からなるサブワード選択線から供給される選択信号とを受けるサブワードドライバにより駆動し、上記複数の冗長ワード線を上記１つのメインワード線と上記複数のサブワード線から構成することにより、大記憶容量化を図るとともに、それに伴う欠陥救済を効率よく行うことができる。
【００８８】
上記記憶回路、比較回路及び冗長ワード線を含む欠陥救済回路を複数のメモリマットに分散して複数組が設け、それぞれの欠陥救済回路は、上記複数メモリマットの中における不良ワード線の救済を行うようにすることにより、欠陥救済効率を向上させることができる。
【００８９】
上記不良アドレスを記憶する記憶回路及び比較回路として、１つのワード線を指定する非反転と反転からなる相補のアドレス信号がそれぞれゲートに供給され、ソースが基準電位に接続された複数からなるＭＯＳＦＥＴと、かかるＭＯＳＦＥＴのドレインに一端が接続された複数のヒューズ手段とを備え、不良アドレスを記憶させるときには非反転又は反転のアドレス信号に対応されたいずれか一方のヒューズ手段を切断し、かかる複数のヒューズ手段の他端を共通化してワイヤード論理信号を得るものとすることにより、簡単な構成でヒューズの切断方法による多様な欠陥救済が可能になる。
【００９０】
上記複数のワード線は、１つのメインワード線と８本のサブワード線であり、アドレスＡ０とＡ１により４つの中の１つのサブワード線が選択されるものであり、上記アドレスＡ１又はＡ０に対応した二対のヒューズにおいてそれぞれ一方ずつを切断することにより１本単位の救済を行い、上記アドレスＡ０又はＡ１に対応した二対ヒューズのうち一対のヒューズを両方共に切断させることにより２本単位の救済を行い、上記アドレス信号Ａ０とＡ１に対応した二対のヒューズを全て切断させることにより４本単位の救済を行うように多様な欠陥救済を行うようにすることができる。
【図面の簡単な説明】
【図１】この発明が適用されるダイナミック型ＲＡＭの一実施例を示す概略レイアウト図である。
【図２】上記図１のダイナミック型ＲＡＭの一実施例を示すレイアウト図である。
【図３】上記図１のメモリアレイのメインワード線とサブワード線との関係を説明するための要部ブロック図である。
【図４】上記図１のメモリアレイのメインワード線とセンスアンプとの関係を説明するための要部ブロック図である。
【図５】この発明が適用されるダイナミック型ＲＡＭのセンスアンプ部の一実施例を示す要部回路図である。
【図６】この発明が適用されるダイナミック型ＲＡＭの周辺部分の一実施例を示す概略ブロック図である。
【図７】この発明に係るダイナミック型ＲＡＭに搭載される欠陥救済回路を説明するための概略構成図である。
【図８】この発明に係るダイナミック型ＲＡＭにおける正規ワード線と冗長ワード線との関係を説明するための概略構成図である。
【図９】この発明に係るダイナミック型ＲＡＭにおける欠陥救済回路を説明するための概略ブロック図である。
【図１０】上記図９の欠陥救済回路の動作の一例を説明するためのタイミング図である。
【図１１】上記図９の欠陥救済回路の動作の他の一例を説明するためのタイミング図である。
【図１２】上記図７等の欠陥救済回路に用いられるヒューズセットの一実施例を示す回路図である。
【図１３】上記図１２のヒューズセットにおける欠陥救済動作を説明するためのヒューズ切断状態図である。
【図１４】この発明に係る他の一実施例を示す欠陥救済回路の回路図である。
【符号の説明】
ＳＡ…センスアンプ、ＳＷＤ…サブワードドライバ、ＭＷＤ…メインワードドライバ、ＡＣＴＲＬ…メモリアレイ制御回路、ＭＷＬ０〜ＭＷＬｎ…メインワード線、ＳＷＬ０…サブワード線、ＹＳ…カラム選択線、ＭＭＡＴ０〜ＭＭＡＴ３…メモリマット、ＴＧ…タイミング制御回路、Ｉ／Ｏ…入出力回路、ＲＡＢ…ロウアドレスバッファ、ＣＡＢ…カラムアドレスバッファ、ＡＭＸ…マルチプレクサ、ＲＦＣ…リフレッシュアドレスカウンタ回路、ＸＰＤ，ＹＰＤ…プリテコーダ回路、Ｘ−ＤＥＣ…ロウ系冗長回路、ＸＩＢ…デコーダ回路、
Ｆ０〜Ｆ７…ヒューズセット、Ｑ１〜Ｑ４…ＭＯＳＦＥＴ、Ｎ１〜Ｎ２…インバータ回路、Ｇ１…オアゲート回路、Ｇ２…アンドゲート回路。
【産業上の利用分野】
この発明は、半導体記憶装置に関し、主として大記憶容量のダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）における欠陥救済技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体記憶装置における欠陥救済技術として、１つの冗長ワード線に対応して不良アドレスの記憶とアドレス比較回路を設けるようにすると、１つの冗長ワード線に対応して不良アドレスを記憶するヒューズ回路の数が増大してしまう。そこで、複数のワード線に対応して１つのヒューズセットを設け、不良ワード線を含む複数のワード線単位で冗長ワード線に切り換えるようにしたものがある。この構成では、複数のワード線単位での冗長切り換えが行われるために、１つのワード線に不良がある場合の他、上記複数ワード線の中で他に不良ワード線が発生した場合にもそれも上記ヒューズ回路により救済できるため全体としての救済効率を高くできる。
【０００３】
【発明が解決しようとする課題】
上記のように複数のワード線単位での冗長切り換えを行う場合には、冗長ワード線側に欠陥があったときには、その冗長ワード線を使うことができず、結果として欠陥救済効率が下がってしまうという問題が生じる。
【０００４】
この発明の目的は、簡単な構成により欠陥救済効率を向上を図った半導体記憶装置を提供することにある。この発明の他の目的は、大記憶容量化に則して効率の良い欠陥救済を実現した半導体記憶装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、不良アドレスを記憶する記憶回路に対して複数の冗長ワード線を設けるとともに、上記記憶回路には１つのワード線の選択に必要な不良アドレスを記憶させるようにし、かかる不良アドレスとメモリアクセス時に入力されたアドレスとの比較一致信号と上記入力されたアドレスに含まれる所定のアドレス信号とを用いて上記不良ワード線に代えて上記複数の冗長ワード線の中から１つの冗長ワード線を選択するようにする。
【０００６】
【作用】
上記した手段によれば、不良アドレスの記憶回路に対して複数の冗長ワード線を設けるようにして記憶回路の数を減らすとともに、不良ワード線に対するメモリアクセス時にのみに冗長ワード線への切り換えを行うものであるため、冗長ワード線側に不良があっても複数の中の１つを指定するアドレスが異なることを条件に使用することができるので欠陥救済効率を高くすることができる。
【０００７】
【実施例】
図１には、この発明が適用されるダイナミック型ＲＡＭの一実施例の概略レイアウト図が示されている。同図においては、ダイナミック型ＲＡＭを構成する各回路ブロックのうち、全体が判るように示されており、それが公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。
【０００８】
この実施例のダイナミック型ＲＡＭは、特に制限されないが、約６４Ｍ（メガ）ビットの記憶容量を持つようにされる。メモリアレイは、全体として８個に分けられる。半導体チップの長手方向に対して左右に４個ずつのメモリアレイが分けられて、中央部分に同図では省略されているが、アドレス入力回路、データ入出力回路等の入出力インターフェイス回路が設けられる。
【０００９】
上述のように半導体チップの長手方向に対して左右に４個ずつに分けられたメモリアレイは、２個ずつ組となって配置される。このように２個ずつ組となって配置された２つのメモリアレイは、その中央部分にメインワードドライバが配置される。このメインワードドライバは、それを中心にして上下に振り分けられた２個のメモリアレイに対応して設けられる。メインワードドライバは、上記１つのメモリアレイを貫通するように延長されるメインワード線の選択信号を形成する。１つのメモリアレイは、上記メインワード線方向に２Ｋビット、それと直交する図示しない相補ビット線（又はデータ線ともいう）方向に４Ｋビットの記憶容量を構成するダイナミック型メモリセルが接続される。このようなメモリアレイが全体で８個設けられるから、全体では８×２Ｋ×４Ｋ＝６４Ｍビットのような大記憶容量を持つようにされる。
【００１０】
上記１つのメモリアレイは、メインワード線方向に対して８個に分割される。かかる分割されたメモリブロック毎にサブワードドライバが設けられる。サブワードドライバは、メインワード線に対して１／８の長さに分割され、それと平行に延長されるサブワード線の選択信号を形成する。この実施例では、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、１つのメインワード線に対して、相補ビット線方向に４本からなるサブワード線が割り当てられる。このようにメインワード線方向には８本に分割され、及び相補ビット線方向に対して８本ずつが割り当てられたサブワード線の中から１本のサブワード線を選択するために、サブワード選択線ドライバが配置される。このサブワード選択線ドライバは、上記サブワードドライバの配列方向に延長される４本のサブワード選択線の中から１つを選択する選択信号を形成する。
【００１１】
これにより、上記１つのメモリアレイに着目すると、１つのメインワード線に割り当てられる８個のメモリブロックのうち選択すべきメモリセルが含まれる１つのメモリブロックに対応したサブワードドライバにおいて、１本のサブワード選択線が選択される結果、１本のメインワード線に属する８×４＝３２本のサブワード線の中から１つのサブワード線が選択される。上記のようにメインワード線方向に２Ｋ（２０４８）のメモリセルが設けられるので、１つのサブワード線には、２０４８／８＝２５６個のメモリセルが接続されることとなる。なお、特に制限されないが、リフレッシュ動作（例えばセルフリフレッシュモード）においては、１本のメインワード線に対応する８本のサブワード線が選択状態とされる。
【００１２】
図２には、上記ダイナミック型ＲＡＭの一実施例のレイアウト図が示されている。同図においては、この発明に係るダイナミック型ＲＡＭの理解を助けるために、いわばカラム系の重要な回路ブロックであるセンスアンプＳＡやカラムデコーダの配置が示されている。同図において、ＭＷＤは上記メインワードドライバ、ＳＷＤはサブワードドライバ、ＳＡはセンスアンプ、Ｃolumn Ｄecは、カラムデコーダである。そして、２つのメモリアレイの間に配置されたＡＣＴＲＬは、アレイ制御回路であり、アドレスデコーダや、動作に必要なタイミング信号を供給する。
【００１３】
上記のように１つのメモリアレイは、相補ビット線方向に対して４Ｋビットの記憶容量を持つ。しかしながら、１つの相補ビット線に対して４Ｋものメモリセルを接続すると、相補ビット線の寄生容量が増大し、微細な情報記憶用キャパシタとの容量比により読み出される信号レベルが得られなくなってしまうために、相補ビット線方向に対しても８分割される。つまり、太い黒線で示されたセンスアンプＳＡにより 相補ビット線が８分割に分割される。特に制限されないが、後述するように、センスアンプＳＡは、シェアードセンス方式により構成され、メモリアレイの両端に配置されるセンスアンプを除いて、センスアンプを中心にして左右に相補ビット線が設けられ、左右いずれかの相補ビット線に選択的に接続される。
【００１４】
図３には、上記メモリアレイのメインワード線とサブワード線との関係を説明するための要部ブロック図が示されている。同図においては、代表として２本のメインワード線ＭＷＬ０とＭＷＬ１が示されている。これらのメインワード線ＭＷＬ０は、メインワードドライバＭＷＤ０により選択される。同様なメインワードドライバによりメインワード線ＭＷＬ１も選択される。
【００１５】
上記１つのメインワード線ＭＷＬ０には、それの延長方向に対して８組のサブワード線が設けられる。同図には、そのうちの２組のサブワード線が代表として例示的に示されている。サブワード線は、偶数０〜６と奇数１〜７の合計８本のサブワード線が１つのメモリブロックに交互に配置される。メインワードドライバに隣接する偶数０〜６と、メインワード線の遠端側（ワードドライバの反対側）に配置される奇数１〜７を除いて、メモリブロック間に配置されるサブワードドライバは、それを中心にした左右のメモリブロックのサブワード線の選択信号を形成する。
【００１６】
これにより、前記のようにメモリブロックとしては、８ブロックに分けられるが、上記のように実質的にサブワードドライバにより２つのメモリブロックに対応したサブワード線が同時に選択されるので、実質的には４ブロックに分けられることとなる。上記のようにサブワード線を偶数０〜６と奇数１〜７に分け、それぞれメモリブロックの両側にサブワードドライバを配置する構成では、メモリセルの配置に合わせて高密度に配置されるサブワード線ＳＷＬの実質的なピッチがサブワードドライバの中で２倍に緩和でき、サブワードドライバとサブワード線とを効率よくレイアウトすることができる。
【００１７】
上記サブワードドライバは、４本のサブワード線０〜６（１〜７）に対して共通に選択信号を供給する。また、インバータ回路を介した反転信号を供給する。上記４つのサブワード線の中から１つのサブワード線を選択するためのサブワード選択線（選択信号線）ＦＸが設けられる。サブワード選択線は、ＦＸ０〜ＦＸ７の８本から構成され、そのうちの偶数ＦＸ０〜ＦＸ６が上記偶数列のサブワードドライバ（単位サブワード線選択回路）０〜６に供給され、そのうち奇数ＦＸ１〜ＦＸ７が上記奇数列のサブワードドライバ（単位サブワード線選択回路）１〜７に供給される。特に制限されないが、サブワード選択線ＦＸ０〜ＦＸ７は、アレイの周辺部では第２層目の金属配線層Ｍ２により形成され、同じく第２層目の金属配線層Ｍ２により構成されるメインワード線ＭＷＬ０〜ＭＷＬｎの交差する部分では、第３層目の金属配線層Ｍ３により構成される。
【００１８】
（第１）メインワード線ＭＷＬ０に結合された複数の単位サブワード線選択回路０〜７により、第１サブワード線選択回路が構成され、（第２）メインワード線ＭＷＬ１に結合された複数の単位サブワード線選択回路０〜７により、第２サブワード線選択回路が構成される。第１サブワード線選択回路には、８本の第１サブワード線が結合され、第２サブワード線選択回路には８本の第２サブワード線が結合される。
【００１９】
図４には、上記メモリアレイのメインワード線とセンスアンプとの関係を説明するための要部ブロック図が示されている。同図においては、代表として１本のメインワード線ＭＷＬが示されている。このメインワード線ＭＷＬは、メインワードドライバＭＷＤにより選択される。上記メインワードドライバに隣接して、上記偶数サブワード線に対応したサブワードドライバＳＷＤが設けられる。
【００２０】
同図では、省略されているが上記メインワード線ＭＷＬと平行に配置されるサブワード線と直交するように相補ビット線（Pair Bit Line)が設けられる。この実施例では、特に制限されないが、相補ビット線も偶数列と奇数列に分けられ、それぞれに対応してメモリブロック（メモリアレイ）を中心にして左右にセンスアンプＳＡが振り分けられる。センスアンプＳＡは、前記のようにシェアードセンス方式とされるが、端部のセンスアンプＳＡでは、実質的に片方にした相補ビット線が設けられないが、後述するようなシェアードスイッチＭＯＳＦＥＴを介して相補ビット線と接続される。
【００２１】
上記のようにメモリブロックの両側にセンスアンプＳＡを分散して配置する構成では、奇数列と偶数列に相補ビット線が振り分けられるために、センスアンプ列のピッチを緩やかにすることができる。逆にいうならば、高密度に相補ビット線を配置しつつ、センスアンプＳＡを形成する素子エリアを確保することができるものとなる。上記センスアンプＳＡの配列に沿って入出力線が配置される。この入出力線は、カラムスイッチを介して上記相補ビット線に接続される。カラムスイッチは、スイッチＭＯＳＦＥＴから構成される。このスイッチＭＯＳＦＥＴのゲートは、カラムデコーダCOLUMN DECORDER の選択信号が伝えられるカラム選択線ＹＳに接続される。
【００２２】
図５には、この発明が適用されるダイナミック型ＲＡＭのセンスアンプ部の一実施例の要部回路図が示されている。同図においては、メモリマット（前記メモリブロックと同じ）ＭＡＴ０とＭＡＴ１に挟まれて配置されたセンスアンプＳＡ１とそれに関連した回路が例示的に示されている。メモリマットＭＡＴ１はブラックボックスとして示され、端部に設けられるセンスアンプＳＡ０もブラックボックスとして示されている。
【００２３】
ダイナミック型メモリセルは、メモリマットＭＭＡＴ０に設けられたサブワード線ＳＷＬに対応して４個が代表として例示的に示されている。ダイナミック型メモリセルは、アドレス選択用ＭＯＳＦＥＴＱｍと情報記憶用キャパシタＣｓから構成される。アドレス選択用ＭＯＳＦＥＴＱｍのゲートは、サブワード線ＳＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビット線に接続され、ソースに情報記憶キャパシタＣｓが接続される。情報記憶用キャパシタＣｓの他方の電極は共通化されてプレート電圧が与えられる。
【００２４】
一対の相補ビット線は、同図に示すように平行に配置され、ビット線の容量バランス等をとるために必要に応じて適宜に交差させられる。かかる相補ビット線は、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンスアンプの単位回路の入出力ノードと接続される。センスアンプの単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型ＭＯＳＦＥＴＱ７，Ｑ８から構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳＰに接続される。上記共通ソース線ＣＳＮとＣＳＰには、Ｎチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴのパワースイッチＭＯＳＦＥＴがそれぞれ設けられて、センスアンプの活性化信号により上記パワースイッチＭＯＳＦＥＴがオン状態になり、センスアンプの動作に必要な電圧供給を行うようにされる。
【００２５】
なお、図示しない上記センスアンプを活性化させるパワースイッチＭＯＳＦＥＴは、それぞれ２つの並列形態に接続されたＭＯＳＦＥＴからなり、安定的なセンス動作を行わせるために、センスアンプが増幅動作を開始した時点では比較的小さな電流しか供給できないような第１のパワースイッチＭＯＳＦＥＴをオン状態にし、センスアンプの増幅動作によって相補ビット線との電位差がある程度大きくなった時点で大きな電流を流すような第２のパワースイッチＭＯＳＦＥＴをオン状態にする等して増幅動作を段階的に行うようにされる。
【００２６】
上記センスアンプの単位回路の入出力ノードには、相補ビット線を短絡させるＭＯＳＦＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧ＨＶＣを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャージ回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ信号ＰＣＢが供給される。
【００２７】
ＭＯＳＦＥＴＱ１２とＱ１３は、カラム選択信号ＹＳによりスイッチ制御されるカラムスイッチを構成する。この実施例では、１つのカラム選択信号ＹＳにより４対のビット線を選択できるようにされる。つまり、ブラックボックスで示されたセンスアンプＳＡ０においても、同様なカラムスイッチが設けられている。このようにメモリマットＭＭＡＴ０を挟んで２つのセンスアンプＳＡ０とＳＡ１により、相補ビット線のうち、偶数列のビット線と奇数列のビット線とに分けて上記センスアンプＳＡ０とＳＡ１を対応させるものである。それ故、上記カラム選択信号ＹＳは、センスアンプＳＡ１側で例示的に示されている２対のビット線と、センスアンプＳＡ０側に設けられる図示しない残り２対のビット線とに対応した合計４対の相補ビット線を選択できるようにされる。これらの２対ずつの相補ビット線対は、上記カラムスイッチを介して２対ずつの共通入出力線Ｉ／Ｏに接続される。
【００２８】
センスアンプＳＡ１は、シェアードスイッチＭＯＳＦＥＴＱ３とＱ４を介してメモリマットＭＭＡＴ１の同様な奇数列の相補ビット線に接続される。メモリマットＭＭＡＴ１の偶数列の相補ビット線は、メモリマットＭＭＡＴ１の右側に配置される図示しないセンスアンプＳＡ２に、前記シェアードスイッチＭＯＳＦＥＴＱ１とＱ２に対応したシェアードスイッチＭＯＳＦＥＴを介して接続される。このような繰り返しパターンにより、メモリアレイが分割されてなるメモリマット（前記メモリブロック）間に設けられるセンスアンプに接続される。例えば、メモリマットＭＭＡＴ０のサブワード線ＳＷＬが選択されたときには、センスアンプＳＡ０の右側シェアードスイッチＭＯＳＦＥＴと、センスアンプＳＡ１の左側シェアードスイッチＭＯＳＦＥＴとがオン状態にされる。ただし、上記端部のセンスアンプＳＡ０では、上記右側シェアードスイッチＭＯＳＦＥＴのみが設けられるものである。信号ＳＨＲＬは、左側シェアード選択信号であり、ＳＨＲＲ右側シェアード選択信号である。
【００２９】
図６には、この発明が適用されるダイナミック型ＲＡＭの周辺部分の一実施例の概略ブロック図が示されている。タイミング制御回路ＴＧは、外部端子から供給されるロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ及びアウトプットイネーブル信号／ＯＥを受けて、動作モードの判定、それに対応して内部回路の動作に必要な各種のタイミング信号を形成する。この明細書及び図面では、／はロウレベルがアクティブレベルであることを意味するのに用いている。
【００３０】
信号Ｒ１とＲ３は、ロウ系の内部タイミング信号であり、ロウ系の選択動作のために使用される。タイミング信号φＸＬは、ロウ系アドレスを取り込んで保持させる信号であり、ロウアドレスバッファＲＡＢに供給される。すなわち、ロウアドレスバッファＲＡＢは、上記タイミング信号φＸＬによりアドレス端子Ａ０〜Ａｉから入力されたアドレスを取り込んでラッチ回路に保持させる。
【００３１】
タイミング信号φＹＬは、カラムウ系アドレスを取り込んで保持させる信号であり、カラムアドレスバッファＣＡＢに供給される。すなわち、カラムアドレスバッファＲＡＢは、上記タイミング信号φＹＬによりアドレス端子Ａ０〜Ａｉから入力されたアドレスを取り込んでラッチ回路に保持させる。
【００３２】
信号φＲＥＦは、リフレッシュモードのときに発生される信号であり、ロウアドレスバッファの入力部に設けられたマルチプレクサＡＭＸに供給されて、リフレッシュモードのときにリフレッシュアドレスカウンタ回路ＲＦＣにより形成されたリフレッシュ用アドレス信号に切り替えるよう制御する。リフレッシュアドレスカウンタ回路ＲＦＣは、タイミング制御回路ＴＧにより形成されたリフレッシュ用の歩進パルスφＲＣを計数してリフレッシュアドレス信号を生成する。この実施例では後述するようなオートリフレッシュとセルフリフレッシュを持つようにされる。
【００３３】
タイミング信号φＸは、ワード線選択タイミング信号であり、デコーダＸＩＢに供給されて、下位２ビットのアドレス信号の解読された信号に基づいて４通りのワード線選択タイミング信号ＸｉＢが形成される。タイミング信号φＹはカラム選択タイミング信号であり、カラム系プリデコーダＹＰＤに供給されてカラム選択信号ＡＹix、ＡＹjx、ＡＹkxが出力される。
【００３４】
タイミング信号φＷは、書き込み動作を指示する制御信号であり、タイミング信号φＲは読み出し動作を指示する制御信号である。これらのタイミング信号φＷとφＲは、入出力回路Ｉ／Ｏに供給されて、書き込み動作のときには入出力回路Ｉ／Ｏに含まれる入力バッファを活性化し、出力バッファを出力ハイインピーダンス状態にさせる。これに対して、読み出し動作のときには、上記出力バッファを活性化し、入力バッファを出力ハイインピーダンス状態にする。
【００３５】
タイミング信号φＭＳは、特に制限されないが、メモリアレイ選択動作を指示する信号であり、ロウアドレスバッファＲＡＢに供給され、このタイミングに同期して選択信号ＭＳｉが出力される。タイミング信号φＳＡは、センスアンプの動作を指示する信号である。このタイミング信号φＳＡに基づいて、センスアンプの活性化パルスが形成される。
【００３６】
この実施例では、ロウ系の冗長回路Ｘ−ＲＥＤが代表として例示的に示されている。すなわち、上記回路Ｘ−ＲＥＤは、不良アドレスを記憶させる記憶機能とアドレス比較機能とを含んでいる。記憶された不良アドレスとロウアドレスバッファＲＡＢから出力される内部アドレス信号ＢＸｉとを比較し、不一致のときには信号ＸＥをハイレベルにし、信号ＸＥＢをロウレベルにして、正規回路の動作を有効にする。上記入力された内部アドレス信号ＢＸｉと記憶された不良アドレスとが一致すると、信号ＸＥをロウレベルにして正規回路の不良メインワード線の選択動作を禁止させるとともに、信号ＸＥＢをハイレベルにして、１つの予備メインワード線を選択する選択信号ＸＲｉＢを出力させる。そして、上記サブワード線を選択するアドレス信号を用いて、予備メインワード線に設けられたサブワード線を選択する。
【００３７】
本願発明における欠陥救済の概要は、上記正規回路のメインワード線に含まれる複数のサブワード線の中で不良サブワード線を指定する不良アドレスを含めて不良アドレスの比較を行うものである。このため、上記正規回路のメインワード線に属する複数のサブワード線の中で不良サブワード線に対するメモリアクセスが行われたときのみ、上記正規回路のメインワード線の選択動作が禁止されることに特徴がある。また、後述するように、ヒューズ回路にそれ自体にも特徴を持っており、上記メインワード線自体に断線や短絡等の不良原因があるときには、上記メインワード線に属する複数のサブワード線の単位で予備メインワード線及びサブワード線に切り換えられる。この他、サブワード線全部ではなく、そのうちの複数に不良があったときには、その不良があったサブワード線に対するメモリアクセスが行われたときに予備メインワード線とサブワード線に切り換えられる。
【００３８】
図７には、この発明に係るダイナミック型ＲＡＭに搭載される欠陥救済回路を説明するための概略構成図が示されている。同図（Ａ）は、前記図１、図２のような半導体チップの全体構成図が示されている。つまり、半導体チップは、全体として４つのメモリブロックに分けられる。
【００３９】
同図（Ｂ）には、上記のように分けられた１つのメモリブロックのメモリマット構成図が示されており、メインワードドライバＭＷＤを挟んで８個ずつのメモリマットＭＭＡＴが設けられる。このうち、同図（Ｃ）に示すように４個のメモリマットＭＭＡＴ０〜ＭＭＡＴ３が１つの救済単位とされ、同図（Ｄ）に示された１つのメモリマットＭＭＡＴ０のように、８本の冗長ワード線が設けられる。この実施例のダイナミック型ＲＡＭでは、前記のように１つのメインワード線に８本のサブワード線が設けられているので、上記８本の冗長ワード線は、それぞれが１本の冗長メインワード線とそれに対応して設けられる８本の冗長サブワード線により構成される。
【００４０】
上記４つのメモリマットＭＭＡＴ０〜ＭＭＡＴ３に対して、同図（Ｅ）に示すように、８組のヒューズセットＦ０〜Ｆ７が設けられる。同図に代表として例示的に示されている１つのヒューズセットＦ０には、救済判定回路が設けられる。上記ヒューズセットＦ０は、記憶された不良アドレスにメモリアクセス時に入力されたアドレス信号とが一致すると、検出信号（ＸＥ，ＸＥＢ）を発生させ、上記救済判定回路に供給する。救済判定回路は、それを受けて信号１〜４を出力する。信号１は、上記正規回路の選択動作を停止させる信号ＳＴＯＰとされる。信号２は、上記ヒューズセットＦ０に一対一に対応して割り当てられた冗長用のメインワード線を選択する信号として用いられる。信号３は、上記サブワード線の選択するためのアドレス信号Ｘ２に対応された信号とされ、前記奇数サブワードドライバ０〜６か、奇数のサブワードドライバ１〜７かを指定する信号とされる。そして、信号４は上記冗長ワード線（メインワード線、サブワード線）が設けられるメモリマットの選択信号とされる。
【００４１】
次の表１には、各ヒューズセットＦ０〜Ｆ７による検出信号と信号１〜信号４の関係が示されている。各ヒューズセットＦ０〜Ｆ７に対応させて上記検出信号（ＸＥ，ＸＥＢ）にＲＸ００Ｂ〜ＲＸ３１Ｂが割り当てられる。そして、それぞれの検出信号ＲＸ００Ｂ〜ＲＸ３１Ｂに対応させて、信号１は正規回路の選択動作を停止させる信号ＳＴＯＰ、冗長メインワード線の選択を指示する選択信号ＭＷＳＥＬを発生させる。そして、ヒューズセットＦ０とＦ１は、メモリマットＭＭＡＴ０に設けられた４本ずつの冗長ワード線（メインワード線とサブワード線）に割り当てられているので、ヒューズセットＦ０は８本のサブワード線のうちの４本を選択する信号ＸＳ０を、ヒューズセットＦ１は８本のサブワード線のうちの４本を選択する信号ＸＳ１を発生させる。そして、これらは１つのメモリマットＭＭＡＴ０に設けられているので、それに対応したマット選択信号ＭＳ０を発生させる。
【００４２】
【表１】
以下、同様にしてヒューズセットＦ２とＦ３は、メモリマットＭＭＡＴ１に対応した冗長ワード線を選択し、ヒューズセットＦ４とＦ５は、メモリマットＭＭＡＴ２に対応した冗長ワード線を選択し、ヒューズセットＦ６とＦ７は、メモリマットＭＭＡＴ３に対応した冗長ワード線を選択する。この場合、救済が行われる不良ワード線は、上記メモリマットＭＭＡＴ０〜ＭＡＴＴ３の中のいずれかに属していればよい。つまり、上記メモリマットＭＭＡＴ０〜ＭＭＡＴ３の中では、上記の冗長ワード線を共通に用いることができる、いわゆるＡny to Ａny方式での欠陥救済を行うことができ、メモリマット単位での救済方式に比べて救済効率を高くすることができる。
【００４４】
図８には、この発明に係るダイナミック型ＲＡＭにおける正規ワード線と冗長ワード線との関係を説明するための概略構成図が示されている。同図においては、１つのメインワード線とそれに対応した８本のサブワード線及びそれを救済するために設けられた１つの冗長メインワード線と８本の冗長サブワード線が代表として例示的に示されている。
【００４５】
メインワードデコーダ・ドライバは、アドレス信号を解読してメインワード線の選択信号を形成する。このメインワード線には、それぞれ８本のサブワード線が設けられ、サブワードドライバにより選択される。下位ワードデコーダは、上記８本のサブワード線の中から１本のサブワード線を選択するためのサブワード選択信号を形成する。このサブワード選択選択信号は、上記メインワード線等とは直交するように延長されたサブワード選択線を通してサブワードドライバの入力に伝えられる。サブワードドライバは、論理機能を持ち、上記メインワード線が選択レベルであり、上記サブワード選択線が選択レベルであるときに、その出力に設けられたサブワード線を選択レベルにする。
【００４６】
冗長メインワードデコーダ・ドライバは、冗長メインワード線の選択信号を形成する。上記のような正規回路と同様に冗長回路においても、８本の冗長サブワード線が設設けられ、上記サブワードドライバと同様な冗長サブワードドライバにより選択される。冗長サブワードドライバは、上記同様に冗長メインワード線が選択レベルであり、上記サブワード選択線が選択レベルであるときに、その出力に設けられた冗長サブワード線を選択レベルにする。
【００４７】
この実施例では、同図において×印を付したように４本のサブワード線の中の１本のサブワード線に不良があったとき、それに対するメモリアクセスが行われたときに、冗長メインワードデコーダ・ドライバにより冗長ワード線を選択し、上記サブワード選択線からの信号により冗長サブワードドライバを介して冗長サブワード線を選択する。このため、前記のように冗長ワード線に対応して設けられたヒューブセットには、メインワード線を選択するアドレスの他に、サブワード線を選択するアドレスの比較が行われる。このため、上記メインワード線が選択され、上記×印が付されたサブワード線以外のサブワード線が選択されるときには、上記のようなワード線の切り換えは行われない。
【００４８】
すなわち、この実施例ではメインワード線の単位での冗長切り換えを行わない。このようにすることにより、例えば、冗長ワード線に設けられる４本のサブワード線において同図のように×印が付された冗長サブワード線に不良が存在したとき、４本のサブワード線単位での救済を行うとすると、上記冗長サブワード線の不良の存在によりそれが使えなくなってしまう。これに対して、この実施例においては、冗長回路側に上記のような部分的な不良があっても、その不良サブワード線と同じ下位アドレスが割り当てられたサブワード線以外のサブワード線を欠陥救済に活用することができる。
【００４９】
本願発明では、これに加えて上記メインワード線に属する４本のサブワード線において、複数のサブワード線に不良があった場合、後述するようにその救済も行うようにすることができる。つまり、ヒューズセットの不良アドレスの設定方法に工夫がなされており、上記下位ワードデコーダに供給されるアドレスのうち、所定アドレスを実質的に無効にすることにより、上記複数の不良サブワード線に対するメモリアクセスを検出し、上記冗長メンンワード線及び冗長サブワード線に切り換えるようにするものである。このようなきめ細かな対応により、ダイナミック型ＲＡＭに搭載される少ない数の冗長回路を効率よく使うことにより、救済効率を高めるようにするものである。
【００５０】
図９には、この発明に係るダイナミック型ＲＡＭにおける欠陥救済回路を説明するための概略ブロック図が示されている。アドレスバッファには、Ｘ系のアドレス信号ＡＸｉが供給される。ここで、ｉは０〜の複数ビットであり、それに対応した内部相補アドレス信号ＢＸｉＴ，ＢＸｉＢが形成される。ここで、Ｔはトルー（非反転）、Ｂはバー（反転）を表している。ヒューズセットには、上記Ｘ系アドレスの全ビットの内部相補アドレス信号ＢＸｉ，ＢＸｉＢが供給される。これにより、冗長側が４本のサブワード線単位で設けられるにも係わらず、実際に選択されるサブワード線を指定するアドレスまで調べられる。
【００５１】
ヒューズセットでは、上記メモリアクセスにより選択されるサブワード線が、不良として登録されているサブワード線と一致するか否かを検出して、検出信号ＸＥ，ＸＥＢを発生させて、救済判定回路に供給する。救済判定回路は、前記表１に示したような１ないし４の判定信号を形成する。
【００５２】
正規回路側では、上記アドレスバッファを通した内部相補アドレス信号ＢＸｉＴ，ＢＸｉＢのうち、下位アドレスＸ０，Ｘ１とＸ２とがそれぞれ下位アドレスプリデコーダに供給される。下位アドレスＸ０とＸ１は、４本のサブワード線の選択のために用いられ、Ｘ２は図３等に示したたようにＦ０〜Ｆ３サブワードドライバかＦ４〜Ｆ７のサブワードドライバかを選択するために用いられる。中位アドレスプリデコーダは、上記メインワード線に対応したアドレスが供給されるそして、上位アドレスプリデコーダには、マットセレクト（mat select) 信号に対応したアドレスが供給される。
【００５３】
下位デコーダは、上記プリデコーダ側からのサブワード線選択信号５、６とマットセレクト信号８とを受けて、上記１／８のサブワード選択信号９を形成する。メインワードデコーダは、上記プリデコーダ側からのメインワード線選択信号７とマットセレクト信号８とを受けてメインワード線選択信号１０を形成する。サブワードドラバは、上記サブワード線選択信号９とメインワード線選択信号１０によりサブワード線１１の選択信号１１を形成する。
【００５４】
これに対して上記救済判定回路からの４つの判定信号のうち、判定信号１は上記下位アドレスプリデコーダＸ２、中位アドレスプリデコーダ及び上位アドレスプリデコーダに供給されて、不良アドレスに対するアクセスが検出されたときにこれらの各回路の動作を停止させる。判定信号２は、冗長メインワード線を立ち上げる信号として冗長メインワードデコーダに供給される。冗長メインワードデコーダは、冗長メインワード線選択信号１５を発生させる。判定信号３は、上記Ｘ２に対応した信号であり、下位アドレスプリデコーダＸ２に供給されて、上記奇数側か偶数側かの選択信号１２を形成するために用いられる。
【００５５】
下位デコーダは、上記メモリアクセスにより入力された下位２ビットのアドレス信号Ｘ０とＸ１及び上記信号１２（Ｘ２に相当）とを用いて冗長用のサブワード線選択信号１４を形成する。これにより、冗長サブワードドライバは、上記サブワード線選択信号１４と冗長メインワード線選択信号１５により冗長サブワード線１６の選択信号を形成する。尚、ヒューズセット（欠陥情報保持回路）と救済判定回路によって判定回路が構成される。
【００５６】
図１０には、上記図９の欠陥救済回路の動作の一例を説明するためのタイミング図が示されている。ロウ系タイミング信号φ（ＲＡＳ）により、内部アドレス信号ＢＸが入力され、不良アドレスに対するメモリアクセスでないときには検出信号ＸＥがロウレベルにされる。これにより、信号１はハイレベル、信号２〜４はロウレベルとなり、冗長回路側は非動作状態にされる。
【００５７】
正規回路側では、下位アドレスプリデコーダの出力信号５、６と、上位アドレスプリデコーダの出力信号（マット選択信号）８を受けて下位デコーダによりサブワード線選択信号９が形成される。また、上記マット選択信号８と中位アドレスプリデコーダの出力信号７とを受けてメインワードデコーダによりメインワード線選択信号１０が形成される。そして、これらの信号９と１０を受けてサブワードドライバによりサブワード線１１の選択信号が形成される。
【００５８】
図１１には、上記図９の欠陥救済回路の動作の他の一例を説明するためのタイミング図が示されている。ロウ系タイミング信号φ（ＲＡＳ）により、内部アドレス信号ＢＸが入力され、不良アドレスに対するメモリアクセスであるときには検出信号ＸＥがハイレベルにされる。これにより、信号１はロウレベル、信号２〜４はハイレベルに変化し、上記信号１のロウレベルにより正規回路側は非動作状態にされる。つまり、信号６〜１１はロウレベルのままにされる。
【００５９】
信号３により下位アドレスＸ２に対応した信号１２が形成され、信号４によりマットセレクト信号に対応した信号１３が形成される。上記信号１２と下位アドレスＸ０とＸ１に対応した信号５及び上記マットセレクト信号に対応した信号１３とを受けて下位デコーダにより冗長サブワード線選択信号１４が形成される。一方、冗長メインワードデコーダは、上記信号２とマットセレクト信号に対応した信号１３を受けて、冗長メインワード線選択信号１５を発生させる。そして、これらの信号１４と１５を受けて冗長サブワードドライバにより冗長サブワード線１６の選択信号が形成される。
【００６０】
図１２には、上記欠陥救済回路に用いられるヒューズセットの一実施例の回路図が示されている。この実施例では、１１ビットからなる内部相補アドレス信号ＢＸ０Ｂ，ＢＸ０Ｔ〜ＢＸ１０Ｂ，ＢＸ１０Ｔに対応して、１ないし２２個のヒューズが設けられる。上記内部内部相補アドレス信号ＢＸ０Ｂ，ＢＸ０Ｔ〜ＢＸ１０Ｂ，ＢＸ１０Ｔは、それぞれバッファ回路としてのＣＭＯＳインバータ回路を介してＮチャンネル型ＭＯＳＦＥＴのゲートに供給される。これらのＭＯＳＦＥＴのソースは、回路の接地電位に接続され、ドレイン側に上記ヒューズ１ないし２２の一端が接続される。これらのヒューズ１ないし２２の他端は共通化されてワイヤードオアの論理が採られる。この共通化されたノードは、検出信号ＸＥとされて、特に制限されないが、プリチャージ信号ＰＣＢにより動作させられるＰチャンネル型のＰチャンネル型ＭＯＳＦＥＴが設けられる。
【００６１】
上記ヒューズは、特に制限されないが、ポリシリコン層から導体層又は細いアルミニュウム層から構成され、レーザー光線等の照射により選択的に切断される。この構成に代えて、上記共通ノードに電源電圧を供給し、上記ＭＯＳＦＥＴにより切断電流を流して、上記ヒューズを選択的に溶断させるものであってもよい。この場合には、プログラム時に上記共通ノードに設けられた電圧供給用パッドから切断用の電圧が供給され、複数のヒューズセットの中の１つを選択するための選択回路を介して切断用の不良アドレスがアドレスバッファを通して入力されるようにすればよい。
【００６２】
この実施例では、不良アドレスがセットされないときにはヒューズは切断されない。これにより、例えば内部相補アドレス信号ＢＸ０ＢとＢＸ０Ｔのうち、いずれかロウレベルにより上記Ｎチャンネル型ＭＯＳＦＥＴがオン状態になり、それに切断されないヒューズ１又は２を通して出力ノードをディスチャージさせるので検出信号ＸＥがロウレベルになり、図１０のタイミング図に示したように冗長切り換えが行われない。
【００６３】
不良アドレスがセットされるとき、例えば最下位ビットに対応した相補アドレス信号ＢＸ０ＢとＢＸ０Ｔに対応した一対のヒューズ１と２の一方が切断される。不良アドレスの最下位ビットが論理１のとき、トルー信号ＢＸ０Ｔがハイレベルで、バー信号ＢＸ０Ｂがロウレベルにされる。このときには、ヒューズ１と２のうち、バー信号ＢＸ０Ｂに対応したヒューズ１が切断される。逆に、不良アドレスの最下位ビットが論理０のとき、トルー信号ＢＸ０Ｔがロウレベルで、バー信号ＢＸ０Ｂがハイレベルにされる。このときには、ヒューズ１と２のうち、トルー信号ＢＸ０Ｔに対応したヒューズ２が切断される。以下、残りの１０ビットの内部相補アドレス信号ＢＸ１Ｂ，ＢＸ１Ｔ〜ＢＸ１０Ｂ，ＢＸ１０Ｔに対応したそれぞれの対とされるヒューズにおいても同様である。
【００６４】
上記のように、不良アドレスの最下位ビットが論理１にセットされたとき、つまり、ヒューズ１が切断されているときに、それと一致するようにトルー信号ＢＸ０Ｔがハイレベルで、バー信号ＢＸ０Ｂがロウレベルのアドレス信号が供給されると、上記トルー信号ＢＸ０Ｔがハイレベルによりインバータ回路の出力がロウレベルになり上記ＭＯＳＦＥＴがオフ状態になる。このようにオフ状態にされたＭＯＳＦＥＴのドレインに設けられるヒューズ２は上記のように切断されてないのでディスチャージ経路が形成されない。上記バー信号ＢＸ０Ｂがロウレベルによりインバータ回路の出力がハイレベルになり上記ＭＯＳＦＥＴがオン状態になる。このようにオン状態にされるＭＯＳＦＥＴのドレインに設けられるヒューズ１は切断されているのでディスチャージ経路が形成されている。つまり、記憶されたアドレスと入力されたアドレスとが一致した場合には、かかる対のヒューズと対のＭＯＳＦＥＴとの間でディスチャージ経路が形成されない。
【００６５】
上記のように、不良アドレスの最下位ビットが論理１にセットされたとき、それと不一致となるようにトルー信号ＢＸ０Ｔがロウレベルで、バー信号ＢＸ０Ｂがハイレベルのアドレス信号が供給されると、上記トルー信号ＢＸ０Ｔがロウレベルによりインバータ回路の出力がハイレベルになり上記ＭＯＳＦＥＴがオン状態になる。このようにオン状態にされたＭＯＳＦＥＴのドレインに設けられるヒューズ２は上記のように切断されてないのでディスチャージ経路が形成されて、出力信号ＸＥをロウレベルに引き抜いてしまう。
【００６６】
上記内部相補アドレス信号ＢＸ１Ｂ，ＢＸ１Ｔ〜ＢＸ１０Ｂ，ＢＸ１０Ｔのそれぞれにおいて、ディスチャージ経路が形成されなといときは記憶された不良アドレスと同じアドレス信号が入力されたと判定されて、上記信号ＸＥがハイレベルを維持して、不良アドレスの検出信号とされる。このようなヒューズセットでは、ヒューズそれ自身が不良アドレスの記憶と比較動作を兼ねるので回路の大幅な簡素化が可能になる。しかも、上記のように不良アドレスをセットしないときには、ヒューズを切断しないことにより自動的に比較一致信号が形成されないようにできる。
【００６７】
このような機能に加えて、極めて都合のよいことには、不良アドレスを複数通り記憶し、かつ比較判定を行うようにするという機能を持たせることができる。つまり、上記のような１つのメインワード線に属する４本のサブワード線の中で１本のサブワード線が不良であるときに救済を行うことの他、２本単位での欠陥救済と４本単位での欠陥救済を上記１つのヒューズセットによりその記憶と比較判定を行うようにすることができる。
【００６８】
図１３には、上記３通りの欠陥救済動作を説明するためのヒューズ切断状態図が示されている。救済単位としては、上記のように４本単位、２本単位及び上記１本単位の３通りがある。不良アドレスの下位２ビットＡ０とＡ１（前記Ｘ０とＸ１に対応している）と、それに対応したヒューズ１〜４の切断状態は次の通りである。
【００６９】
４本単位での救済を行うときには、不良アドレスＡ０とＡ１は無効にされる。このような不良アドレスＡ０とＡ１を無効にするために、ヒューズ１〜４が共に切断される。この構成では、上記不良アドレスＡ０とＡ１のハイレベル／ロウレベルに無関係にヒューズ１〜４の切断によりディスチャージ経路が遮断されて、かかるアドレスＡ０とＡ１を無効にすることができる。つまり、下位２ビットのアドレスＡ０とＡ１を無効にすることにより、サブワード線４本単位での欠陥救済が行われる。
【００７０】
２本単位での欠陥救済は、２ビットの下位アドレスのうちＡ１を無効にし、Ａ０により指定され２本ずつのサブワード線の不良アドレスの救済が可能にされる。つまり、アドレスＡ１に対応したヒューズ３と４を共に切断し、アドレスＡ０に対応してヒューズ１又は２を切断させる組み合わせである。例えば、アドレスＡ０とＡ１によりサブワード線ＳＷＬ０、ＳＷＬ１、ＳＷＬ２及びＳＷＬ３が指定されるなら、上記アドレスＡ１を無効にしてアドレスＡ０のロウレベルによりサブワード線ＳＷＬ０とＳＷＬ２を指定し、アドレスＡ０のハイレベルによりサブワード線ＳＷＬ１とＳＷＬ３を指定することができる。
【００７１】
同図には、省略されているが、ヒューズ１と２を共に切断して最下位ビットＡ０を無効にして、アドレスＡ１に対応したヒューズ３と４の一方を切断させてもよい。この場合、上記アドレスＡ０を無効にしてアドレスＡ１のロウレベルによりサブワード線ＳＷＬ０とＳＷＬ１を指定し、アドレスＡ１のハイレベルによりサブワード線ＳＷＬ２とＳＷＬ３を指定することができる。このように２本単位の組み合わせは、全部で４通り設定することができる。
【００７２】
１本単位での欠陥救済は、２ビットの下位アドレスのうちＡ０とＡ１が共に有効にされて、不良アドレスに対応してヒューズ１と２、３と４のうち一方が切断される。この２ビットのアドレスＡ０とＡ１の組み合わせは上記のように４通り存在する。この実施例のヒューズセットにおいては、救済単位としては３通りで、不良アドレスは全部で９通りになる。ただし、冗長ワード線（冗長メインワード線、冗長サブワード線には不良が存在しない場合である。上記のように冗長ワード線側に不良があった場合においては、その不良の冗長サブワード線を使用しないことを条件にして欠陥救済に用いることができる。
【００７３】
図１４には、この発明に係る他の一実施例の欠陥救済回路の回路図が示されている。この実施例では、１つのヒューズにより１ビットの不良アドレスが記憶される。つまり、ヒューズＦ０の切断の有無により形成された信号がインバータ回路Ｎ１とＮ２により非反転と反転の不良アドレス信号が形成される。例えば、ヒーズｆ０を切断すると、電源投入時に発生されるセットパルスによりＭＯＳＦＥＴＱ１がオン状態となり、ヒューズｆ０が切断されているならロウレベルの信号がインバータ回路Ｎ１の入力に供給され、その出力信号がハイレベルにされる。このハイレベルの出力信号が入力側のＭＯＳＦＥＴＱ２のゲートに帰還されて上記インバータ回路Ｎ１の入力をロウレベルに固定させる。もしも、ヒューズｆ０が切断されてないなら、上記ＭＯＳＦＥＴＱ１に比べてヒューズＦ０の抵抗値が小さくされているからハイレベルの信号が形成されインバータ回路Ｎ１を通してロウレベルの信号が出力される。このようにヒューズｆ０が切断されてないいときには、かかるヒューズｆ０を通してハイレベルがインバータ回路Ｎ１の入力に供給される。
【００７４】
最下位ビットＡ０（Ｘ０）を論理１にセットするとき、上記ヒューズｆ０は切断されず、インバータ回路Ｎ１の出力信号がロウレベルに、インバータ回路Ｎ２の出力信号がハイレベルにされる。これにより、比較回路を構成するＭＯＳＦＥＴＱ３とＱ４のうち、上記インバータ回路Ｎ２の出力信号のハイレベルに対応したＭＯＳＦＥＴＱ３がオン状態にされている。このＭＯＳＦＥＴＱ３には、アドレスバッファからトルー信号に対応したハイレベルの内部アドレス信号ａ０が供給される。したがって、上記記憶された最下位ビットと同じアドレスが供給されたなら、ＭＯＳＦＥＴＱ３を通してハイレベルの一致信号が供給される。もしも、内部アドレス信号ａ０がロウレベルなら上記ＭＯＳＦＥＴＱ３を通してロウレベルの不一信号が出力される。
【００７５】
比較回路を構成する他方のＭＯＳＦＥＴＱ４にはバー信号に対応した内部アドレス信号／ａ０が供給される。最下位ビットＡ０（Ｘ０）を論理０にセットするとき、上記ヒューズｆ０は切断され、インバータ回路Ｎ１の出力信号がハイレベルに、インバータ回路Ｎ２の出力信号がロウレベルにされる。これにより、比較回路を構成するＭＯＳＦＥＴＱ３とＱ４のうち、上記インバータ回路Ｎ１の出力信号のハイレベルに対応したＭＯＳＦＥＴＱ４がオン状態にされている。このＭＯＳＦＥＴＱ４には、上記のようにアドレスバッファからバー信号に対応した内部アドレス信号／ａ０のハイレベルが供給される。したがって、上記記憶された最下位ビットと同じアドレスが供給されたなら、ＭＯＳＦＥＴＱ４を通してハイレベルの一致信号が供給される。もしも、内部アドレス信号／ａ０がロウレベルなら上記ＭＯＳＦＥＴＱ４を通してロウレベルの不一信号が出力される。
【００７６】
他のアドレスに対応して上記同様な回路が設けられ、全ビットについて一致信号が形成されたことをアンドゲート回路Ｇ２により形成して、上記判定信号ＸＥが形成される。前記のようなヒューズセットを用いた場合のように、４本単位、２本単位及び１本単位での欠陥救済を行うようにするため、同図に代表として例示的に示されているように、最下位ビットに対応した比較出力部にオアゲート回路Ｇ１が設けられる。このオアゲート回路Ｇ１の他方の入力には、上記同様なヒューズ回路が設けられる。このヒューズ回路のヒューズｆ０’を切断させることにより、ハイレベルの無効信号はＨ０を形成し、上記オアゲート回路Ｇ１の他方の入力に供給する。この構成では、上記ヒューズｆ０’を切断すると、上記ヒューズｆ０に対応した最下位ビットのアドレス信号ａ０と／ａ０に無関係に、ハイレベルの一致信号が出力される。これにより、前記ヒューズセットにおいて、最下位ビットに対応したヒューズ１と２を共に切断させたときと同じ状態を作り出すことができ、２本単位での救済が可能になる。
【００７７】
同図では、省略されているが、アドレスＡ１に対応した比較回路にも上記同様なオアゲート回路とヒューズ回路を設けるようにすれば、アドレスＡ１も同様に無効にで、両ヒューズを共に切断させれば４本単位での欠陥救済が可能になる。このように、不良アドレスの記憶を行う記憶回路と、アドレス信号との比較を行う比較回路とからなる欠陥救済回路においても、複数単位で設けられる冗長ワード線を指定するアドレスを無効にする機能を付加することにより、上記のようなヒューズセットを用いた場合と同様に、複数通りの欠陥救済を行わせるようにすることができる。また、ヒューズＦ０等は、上記のようにレーザー光線により切断させるもの、あるいはＭＯＳＦＥＴにより電流を流して溶断させるものであってもよい。このように電流により切断させる場合には、切断用のＭＯＳＦＥＴが設けられる。
【００７８】
上記の実施例から得られる作用効果は、下記の通りである。すなわち、
（１） 不良アドレスを記憶する記憶回路に対して複数の冗長ワード線を設けるとともに、上記記憶回路には１つのワード線の選択に必要な不良アドレスを記憶させるようにし、かかる不良アドレスとメモリアクセス時に入力されたアドレスとの比較一致信号と上記入力されたアドレスに含まれる所定のアドレス信号とを用いて上記不良ワード線に代えて上記複数の冗長ワード線の中から１つの冗長ワード線を選択するようにすることにより、不良アドレスの記憶回路に対して複数の冗長ワード線を設けるようにして記憶回路の数を減らすとともに、冗長ワード線側に不良があっても複数の中の１つを指定するアドレスが異なることを条件に使用することができるので欠陥救済効率を高くすることができるという効果が得られる。
【００７９】
（２） 上記記憶回路と比較回路として、上記不良アドレスのうち上記複数の冗長ワード線を指示する上記所定のアドレス信号を実質的に無効にしてそれに対応した複数の不良ワード線の救済を可能にする機能を持たせることにより、複数通りの欠陥救済に用いることができるという効果が得られる。
【００８０】
（３） 上記ワード線をメインワード線と、かかるメインワード線の延長方向に対して分割された長さとされ、かつ、上記メインワード線と交差するビット線方向に対して複数配置され、複数からなるダイナミック型メモリセルが接続されてなる複数のサブワード線により構成し、上記サブワード線は上記メインワード線の選択信号と、それと直交するように延長された複数からなるサブワード選択線から供給される選択信号とを受けるサブワードドライバにより駆動し、上記複数の冗長ワード線を上記１つのメインワード線と上記複数のサブワード線から構成することにより、大記憶容量化を図るとともに、それに伴う欠陥救済を効率よく行うことができるという効果が得られる。
【００８１】
（４） 上記記憶回路、比較回路及び冗長ワード線を含む欠陥救済回路を複数のメモリマットに分散して複数組が設け、それぞれの欠陥救済回路は、上記複数メモリマットの中における不良ワード線の救済を行うようにすることにより、欠陥救済効率を向上させることができるという効果が得られる。
【００８２】
（５） 上記不良アドレスを記憶する記憶回路及び比較回路として、１つのワード線を指定する非反転と反転からなる相補のアドレス信号がそれぞれゲートに供給され、ソースが基準電位に接続された複数からなるＭＯＳＦＥＴと、かかるＭＯＳＦＥＴのドレインに一端が接続された複数のヒューズ手段とを備え、不良アドレスを記憶させるときには非反転又は反転のアドレス信号に対応されたいずれか一方のヒューズ手段を切断し、かかる複数のヒューズ手段の他端を共通化してワイヤード論理信号を得るものとすることにより、簡単な構成でヒューズの切断方法による多様な欠陥救済が可能になるという効果が得られる。
【００８３】
（６） 上記複数のワード線は、１つのメインワード線と８本のサブワード線であり、アドレスＡ０とＡ１により４つの中の１つのサブワード線が選択されるものであり、上記アドレスＡ１又はＡ０に対応した二対のヒューズにおいてそれぞれ一方ずつを切断することにより１本単位の救済を行い、上記アドレスＡ０又はＡ１に対応した二対ヒューズのうち一対のヒューズを両方共に切断させることにより２本単位の救済を行い、上記アドレス信号Ａ０とＡ１に対応した二対のヒューズを全て切断させることにより４本単位の救済を行うように多様な欠陥救済を行うようにすることができるという効果が得られる。
【００８４】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、ワード線は、前記のようなメインワード線と複数のサブワード線から構成されるものに限定されないで、メモリマット毎に設けられるワード線としてもよい。この場合でも、上記のようなヒューズセットのような単位の救済判定回路に対応して複数の冗長ワード線が設けられる。メモリのマット構成やレイアウトは種々の実施形態を採ることができる。メモリセルは、ダイナミック型メモリセルの他に、スタティック型メモリセルあるいは不揮発性記憶素子であってもよい。この発明は、欠陥救済回路を備えた半導体記憶装置に広く利用できる。
【００８５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、不良アドレスを記憶する記憶回路に対して複数の冗長ワード線を設けるとともに、上記記憶回路には１つのワード線の選択に必要な不良アドレスを記憶させるようにし、かかる不良アドレスとメモリアクセス時に入力されたアドレスとの比較一致信号と上記入力されたアドレスに含まれる所定のアドレス信号とを用いて上記不良ワード線に代えて上記複数の冗長ワード線の中から１つの冗長ワード線を選択するようにすることにより、不良アドレスの記憶回路に対して複数の冗長ワード線を設けるようにして記憶回路の数を減らすとともに、冗長ワード線側に不良があっても複数の中の１つを指定するアドレスが異なることを条件に使用することができるので欠陥救済効率を高くすることができる。
【００８６】
上記記憶回路と比較回路として、上記不良アドレスのうち上記複数の冗長ワード線を指示する上記所定のアドレス信号を実質的に無効にしてそれに対応した複数の不良ワード線の救済を可能にする機能を持たせることにより、複数通りの欠陥救済に用いることができる。
【００８７】
上記ワード線をメインワード線と、かかるメインワード線の延長方向に対して分割された長さとされ、かつ、上記メインワード線と交差するビット線方向に対して複数配置され、複数からなるダイナミック型メモリセルが接続されてなる複数のサブワード線により構成し、上記サブワード線は上記メインワード線の選択信号と、それと直交するように延長された複数からなるサブワード選択線から供給される選択信号とを受けるサブワードドライバにより駆動し、上記複数の冗長ワード線を上記１つのメインワード線と上記複数のサブワード線から構成することにより、大記憶容量化を図るとともに、それに伴う欠陥救済を効率よく行うことができる。
【００８８】
上記記憶回路、比較回路及び冗長ワード線を含む欠陥救済回路を複数のメモリマットに分散して複数組が設け、それぞれの欠陥救済回路は、上記複数メモリマットの中における不良ワード線の救済を行うようにすることにより、欠陥救済効率を向上させることができる。
【００８９】
上記不良アドレスを記憶する記憶回路及び比較回路として、１つのワード線を指定する非反転と反転からなる相補のアドレス信号がそれぞれゲートに供給され、ソースが基準電位に接続された複数からなるＭＯＳＦＥＴと、かかるＭＯＳＦＥＴのドレインに一端が接続された複数のヒューズ手段とを備え、不良アドレスを記憶させるときには非反転又は反転のアドレス信号に対応されたいずれか一方のヒューズ手段を切断し、かかる複数のヒューズ手段の他端を共通化してワイヤード論理信号を得るものとすることにより、簡単な構成でヒューズの切断方法による多様な欠陥救済が可能になる。
【００９０】
上記複数のワード線は、１つのメインワード線と８本のサブワード線であり、アドレスＡ０とＡ１により４つの中の１つのサブワード線が選択されるものであり、上記アドレスＡ１又はＡ０に対応した二対のヒューズにおいてそれぞれ一方ずつを切断することにより１本単位の救済を行い、上記アドレスＡ０又はＡ１に対応した二対ヒューズのうち一対のヒューズを両方共に切断させることにより２本単位の救済を行い、上記アドレス信号Ａ０とＡ１に対応した二対のヒューズを全て切断させることにより４本単位の救済を行うように多様な欠陥救済を行うようにすることができる。
【図面の簡単な説明】
【図１】この発明が適用されるダイナミック型ＲＡＭの一実施例を示す概略レイアウト図である。
【図２】上記図１のダイナミック型ＲＡＭの一実施例を示すレイアウト図である。
【図３】上記図１のメモリアレイのメインワード線とサブワード線との関係を説明するための要部ブロック図である。
【図４】上記図１のメモリアレイのメインワード線とセンスアンプとの関係を説明するための要部ブロック図である。
【図５】この発明が適用されるダイナミック型ＲＡＭのセンスアンプ部の一実施例を示す要部回路図である。
【図６】この発明が適用されるダイナミック型ＲＡＭの周辺部分の一実施例を示す概略ブロック図である。
【図７】この発明に係るダイナミック型ＲＡＭに搭載される欠陥救済回路を説明するための概略構成図である。
【図８】この発明に係るダイナミック型ＲＡＭにおける正規ワード線と冗長ワード線との関係を説明するための概略構成図である。
【図９】この発明に係るダイナミック型ＲＡＭにおける欠陥救済回路を説明するための概略ブロック図である。
【図１０】上記図９の欠陥救済回路の動作の一例を説明するためのタイミング図である。
【図１１】上記図９の欠陥救済回路の動作の他の一例を説明するためのタイミング図である。
【図１２】上記図７等の欠陥救済回路に用いられるヒューズセットの一実施例を示す回路図である。
【図１３】上記図１２のヒューズセットにおける欠陥救済動作を説明するためのヒューズ切断状態図である。
【図１４】この発明に係る他の一実施例を示す欠陥救済回路の回路図である。
【符号の説明】
ＳＡ…センスアンプ、ＳＷＤ…サブワードドライバ、ＭＷＤ…メインワードドライバ、ＡＣＴＲＬ…メモリアレイ制御回路、ＭＷＬ０〜ＭＷＬｎ…メインワード線、ＳＷＬ０…サブワード線、ＹＳ…カラム選択線、ＭＭＡＴ０〜ＭＭＡＴ３…メモリマット、ＴＧ…タイミング制御回路、Ｉ／Ｏ…入出力回路、ＲＡＢ…ロウアドレスバッファ、ＣＡＢ…カラムアドレスバッファ、ＡＭＸ…マルチプレクサ、ＲＦＣ…リフレッシュアドレスカウンタ回路、ＸＰＤ，ＹＰＤ…プリテコーダ回路、Ｘ−ＤＥＣ…ロウ系冗長回路、ＸＩＢ…デコーダ回路、
Ｆ０〜Ｆ７…ヒューズセット、Ｑ１〜Ｑ４…ＭＯＳＦＥＴ、Ｎ１〜Ｎ２…インバータ回路、Ｇ１…オアゲート回路、Ｇ２…アンドゲート回路。
Claims (6)
- 第１メインワード線と第２メインワード線を含む複数のメインワード線と、
それぞれ同じ数からなる第１サブワード線と第２サブワード線を含む複数のサブワード線と、
複数の選択信号線と、
第１サブワード線選択回路と第２サブワード線選択回路を含む複数のサブワード線選択回路と、
冗長メインワード線と、
前記第１、第２サブワード線と同じ数からなる複数の冗長サブワード線と、
冗長サブワード線選択回路と、
前記複数のサブワード線の夫々に接続される複数のメモリセルと、
前記複数の冗長サブワード線の夫々に接続される複数の冗長メモリセルと、
欠陥情報保持回路を含む判定回路とを具備し、
前記第１サブワード線選択回路は、前記複数の選択信号線、前記第１メインワード線及び前記複数の第１サブワード線に接続され、
前記第２サブワード線選択回路は、前記複数の選択信号線、前記第２メインワード線及び前記複数の第２サブワード線に接続され、
前記冗長サブワード線選択回路は、前記複数の選択信号線、前記冗長メインワード線及び前記複数の冗長サブワード線に接続され、
前記判定回路は、第１アドレス信号及び第２アドレス信号が供給され、
前記欠陥情報保持回路が第１情報及び第２情報を保持し、前記判定回路が前記第１情報と前記第１アドレス信号が一致、前記第２情報と前記第２アドレス信号が一致と判定した場合において、第１、第２、第３及び第４信号を生成し、
上記第１信号は、上記第１アドレスに対応したメインワード線の選択動作を停止させ、
上記第２信号は、冗長メインワード線を選択する信号とされ、
上記第３信号は、上記複数のサブワード線のいずれかを選択する信号とされ、
上記第４信号は、上記冗長メインワード線が設けられたメモリマットの選択信号とされ、
上記複数のメインワード線と上記冗長ワード線とが１つのメモリマットに形成され、
複数のメモリマット間において上記冗長メインワード線が相互に１つのメインワード線と置き換え可能とされ、
前記第１アドレス信号は、前記複数のメインワード線の一つを選択するための信号であり、
前記第２アドレス信号は、前記複数の第１サブワード線の一つ、前記複数の第２サブワード線の一つ又は前記複数の冗長サブワード線の一つを選択するための信号であることを特徴とする半導体記憶装置。 - 請求項１において、
前記欠陥情報保持回路が前記第１情報を保持するが前記第２情報を保持していなく、前記判定回路が前記第１情報と前記第１アドレス信号が一致と判定した場合において、上記第１、第２、第３及び第４信号を生成し、
上記第１信号は、上記第１アドレスに対応したメインワード線の選択動作を停止させ、
上記第２信号は、冗長メインワード線を選択する信号とされ、
第３信号は、前記第２アドレス信号に基づく選択信号を前記選択信号線に供給する信号とされ、
上記第４信号は、上記冗長メインワード線が設けられたメモリマットの選択信号とされることを特徴とする半導体記憶装置。 - 請求項１又は２において、
前記第１情報保持回路は、複数の第１ヒューズを含み、前記第２情報保持回路は、複数の第２ヒューズを含むことを特徴とする半導体記憶装置。 - 請求項２において、
前記欠陥情報保持回路は、前記複数の第２ヒューズが所定状態の場合に、前記第２情報を保持しないとされることを特徴とする半導体記憶装置。 - 請求項１から４の何れか一つにおいて、
前記複数のメモリセルは、ダイナミック型のメモリセルであることを特徴とする半導体記憶装置。 - 請求項５において、
前記判定回路は、前記第１アドレス信号、前記第１アドレス信号の反転信号、前記第２アドレス信号及び前記第２アドレス信号の反転信号が入力されるゲートを夫々が有する複数のＭＯＳＦＥＴと、ワイヤード論理を構成する共通ノードと基準電位との間に前記複数のＭＯＳＦＥＴの対応する一つと夫々が直列に接続される複数のヒューズとを有し、
前記第２アドレス信号に対応するヒューズ対は、前記複数のサブワード線を４本を一つの単位として救済する場合、２本を一つの単位として救済する場合、及び１本単位で救済する場合のそれぞれに対応して複数通りの組合せで切断されることを特徴とする半導体記憶装置。
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