KR100333720B1 - 강유전체메모리소자의리던던시회로 - Google Patents

강유전체메모리소자의리던던시회로 Download PDF

Info

Publication number
KR100333720B1
KR100333720B1 KR1019980025295A KR19980025295A KR100333720B1 KR 100333720 B1 KR100333720 B1 KR 100333720B1 KR 1019980025295 A KR1019980025295 A KR 1019980025295A KR 19980025295 A KR19980025295 A KR 19980025295A KR 100333720 B1 KR100333720 B1 KR 100333720B1
Authority
KR
South Korea
Prior art keywords
address
fail
signal
programming
storing
Prior art date
Application number
KR1019980025295A
Other languages
English (en)
Other versions
KR20000003987A (ko
Inventor
김덕주
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1019980025295A priority Critical patent/KR100333720B1/ko
Priority to JP18536999A priority patent/JP3649320B2/ja
Priority to US09/343,484 priority patent/US6157585A/en
Publication of KR20000003987A publication Critical patent/KR20000003987A/ko
Application granted granted Critical
Publication of KR100333720B1 publication Critical patent/KR100333720B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/816—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명은 패키지 완료 후 테스트에서 페일이 발견되는 경우에도 리페어가 가능한 리던던시 회로를 구비한 강유전체 메모리 소자를 제공하는데 그 목적이 있다. 잘 알려진 바와 같이, 강유전체 커패시터는 커패시터 양단의 전압이 0V일 때, 유기된 전하량이 두 가지 상태로 존재하여 전원의 공급이 없어도 2진 형태의 데이터를 저장할 수 있다. 이러한 특성을 이용하여 강유전체 커패시터는 비휘발성 메모리 소자의 기억수단으로 이용된다. 본 발명은 이러한 강유전체 커패시터의 비휘발 특성을 이용하여 소프트웨어적으로 리페어를 구현할 수 있는 리던던시 회로를 제공한다.

Description

강유전체 메모리 소자의 리던던시 회로{A redundancy circuit in ferroelectric memory device}
본 발명은 강유전체 메모리 소자(ferroelectric memory device)에 관한 것으로, 특히 페일(fail)된 노말(normal) 메모리 셀을 리던던시(redundancy) 메모리 셀로 리페어(repair)하기 위한 강유전체 메모리 소자의 리던던시 회로에 관한 것이다.
메모리 소자를 구현함에 있어, 어레이된 다수의 셀 중 몇 개의 셀이 페일 되었다고 해서 그 메모리 소자 전체를 페일 처리한다는 것은 큰 낭비가 아닐 수 없다. 때문에, 통상적으로 DRAM(dynamic random access memory)과 같은 메모리 소자는 페일된 노말 메모리 셀을 리던던시 메모리 셀로 리페어하기 위한 리던던시 회로를 구비하고 있다.
한편, FRAM(ferroelectric random access memory)와 같은 강유전체 메모리 소자의 리던던시 회로는 기존의 DRAM 리던던시 회로를 그대로 적용하고 있는데, 이러한 공지된 리던던시 회로는 하드웨어적인 구현 방법으로서, 디코더에 구비된 리페어 퓨즈(fuse)를 절단하는 방법을 사용하고 있기 때문에, 패키지가 완료된 메모리 소자를 리페어하지 못한다는 문제점이 있다. 즉, 패키지 완료된 후 번-인(burn-in) 테스트 등에서 페일이 발견될 경우 페일된 칩(chip)을 리페어할 수 없기 때문에 그 칩을 그냥 소각 처리하여야 한다. 이에 의해 소자의 수율(yield)을 크게 저하시키게 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로서, 패키지 완료 후 테스트에서 페일이 발견되는 경우에도 리페어가 가능한 리던던시 회로를 구비한 강유전체 메모리 소자를 제공하는데 그 목적이 있다.
도 1은 본 발명에 따른 리던던시 회로를 갖는 강유전체 메모리 소자의 블록 구성도.
도 2는 본 발명의 일 실시예에 따른 제어부 회로도.
도 3은 도 2의 각 출력 제어신호 파형도.
도 4는 본 발명의 일 실시예에 따른 페일 어드레스 프로그래밍부의 회로도.
도 5는 본 발명의 일 실시예에 따른 어드레스 비교부의 회로도.
도 6은 본 발명의 일 실시예에 따른 페일 개수 프로그래밍부의 회로도.
도 7은 본 발명의 일 실시예에 따른 리던던스 디코딩부의 회로도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 노말디코더 200 : 노말 메모리 셀 어레이 블록
300 : 리던던시 메모리 셀 어레이 블록 400 : 어드레스 버퍼
500 : 제어부 600 : 페일 어드레스 프로그래밍부
700 : 어드레스 비교부 800 : 페일 개수 프로그래밍부
900 : 리던던시 디코딩부
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 어드레스 버퍼, 노말 디코더, 노말 메모리 셀 어레이 및 리던던시 회로를 구비하는 강유전체 메모리 소자에 있어서, 상기 리던던시 회로는, 리던던시 메모리 셀 어레이와, 페일 어드레스 신호를 저장하기 위한 제1 프로그래밍 수단과, 페일 개수 신호를 저장하기 위한 제2 프로그래밍 수단과, 상기 제1 및 제2 프로그래밍 수단을 제어하기 위한 다수의 제어신호를 생성하는 제어 수단과, 저장된 상기 페일 개수 신호가 페일된 메모리 셀의 수가 '0'이 아님을 나타낼 때, 상기 제1 프로그래밍 수단에 저장된 페일 어드레스와 상기 어드레스 버퍼의 어드레스를 비교하기 위한 어드레스 비교 수단과, 상기 어드레스 버퍼의 어드레스, 상기 어드레스 비교 수단의 출력 신호 및 상기 제2 프로그래밍 수단의 출력 신호에 응답하여 상기 노말 메모리 셀 어레이 또는 상기 리던던시 메모리 셀 어레이를 활성화시키기 위한 리던던시 디코딩 수단을구비하며, 상기 제1 프로그래밍 수단은, 서로 상보적인 신호를 갖는 제1 데이터라인 및 제1 레퍼런스라인과, 상기 제1 데이터라인 및 상기 제1 레퍼런스라인을 통해 상기 페일 어드레스 신호를 저장하기 위한 제1 저장 수단과, 외부로부터 페일 어드레스 데이터와 쓰기 신호를 인가 받아 상기 제1 저장 수단에 상기 페일 어드레스 신호를 저장하기 위한 제1 쓰기 구동 수단과, 상기 제1 데이터라인 및 상기 제1 레퍼런스라인을 통해 상기 제1 저장 수단에 저장된 신호를 리드하기 위한 제1 리드 구동 수단과, 상기 제1 데이터라인 및 상기 제1 레퍼런스라인을 프리챠지하기 위한 제1 프리챠지 수단을 구비하며, 상기 제2 프로그래밍 수단은, 서로 상보적인 신호를 갖는 제2 데이터라인 및 제2 레퍼런스라인과, 상기 제2 데이터라인 및 상기 제2 레퍼런스라인을 통해 상기 페일 개수 신호를 저장하기 위한 제2 저장 수단과, 외부로부터 페일 개수 데이터와 쓰기 신호를 인가 받아 상기 제2 저장 수단에 상기 페일 개수 신호를 저장시키기 위한 제2 쓰기 구동 수단; 상기 제2 데이터라인 및 상기 제2 레퍼런스라인을 통해 상기 제2 저장 수단에 저장된 신호를 리드하기 위한 제2 리드 구동 수단과, 상기 제2 데이터라인 및 상기 제2 레퍼런스라인을 프리챠지하기 위한 제2 프리챠지 수단을 구비하며, 상기 어드레스 비교 수단은, 상기 어드레스 버퍼의 어드레스와 상기 제1 프로그래밍 수단에 저장된 페일 어드레스를 입력으로 하는 다수의 배타적논리합게이트와, 상기 다수의 배타적논리합게이트의 출력을 입력으로 하는 부정논리합게이트를 구비하는 것을 특징으로 하는 강유전체 메모리 소자가 제공된다.
잘 알려진 바와 같이, 강유전체 커패시터는 커패시터 양단의 전압이 0V일때, 유기된 전하량이 두 가지 상태로 존재하여 전원의 공급이 없어도 2진 형태의 데이터를 저장할 수 있다. 이러한 특성을 이용하여 강유전체 커패시터는 비휘발성 메모리 소자의 기억수단으로 이용된다. 본 발명은 이러한 강유전체 커패시터의 비휘발 특성을 이용하여 소프트웨어적으로 리페어를 구현할 수 있는 리던던시 회로를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
첨부된 도면 도 1은 본 발명에 따른 리던던시 회로를 갖는 강유전체 메모리 소자의 블록 구성도로서, 도 1을 참조하면 강유전체 메모리 소자는 노말디코더(100)에 의해 노말 메모리 셀 어레이 블록(200)에서 어느 한 셀이 선택되는 바, 노말 메모리 셀 어레이 블록(200)에서 어느 하나 또는 몇 개의 셀이 페일된 경우 이를 리페어하기 위하여 리던던시 회로를 구비하고 있다. 리던던시 메모리 셀 어레이(300)가 2m-1개(m은 1 이상의 자연수)로 구성되었다면 2m-1개의 페일된 셀을 리페어할 수 있게 된다.
본 발명에 따른 리던던시 회로는 리던던시 메모리 셀 어레이 블록(300), 제어부(500), 페일 어드레스 프로그래밍부(600), 어드레스 비교부(700), 페일 개수 프로그래밍부(800) 및 리던던시 디코딩부(900)를 포함하여, 노말 메모리 셀 어레이블록(200)에서 임의의 셀이 페일된 경우 그 셀의 선택경로를 리던던시 메모리 셀 어레이 블록(300) 중의 어느 하나의 리페어 셀로 대체하여 주는데, 본 발명은 종래의 하드웨어적인 방법이 아니라 소프트웨어적으로 리페어를 수행할 수 있는 구성이다.
즉, 본 발명의 리던던시 회로는 퓨즈를 절단하는 등의 종래 리페어 방식과 달리 페일 어드레스를 저장하고 있다가 칩에 어드레스가 입력되면 그 어드레스가 페일 어드레스인지 아닌지를 비교하여 그 비교 결과에 따라 노말 셀 블록 또는 리던던시 셀 블록을 선택적으로 액티브시키는 구성을 갖는다.
구체적으로, 번-인 테스트 후 페일된 개수가 적어서 리페어가 가능하면, 그 페일된 개수를 페일 개수 프로그래밍부(800)에 저장하고 페일 어드레스들은 페일 어드레스 프로그래밍부(600)에 저장한다. 전원이 온되고 칩인에이블신호(/CE)가 칩에 인가되는 순간 페일 개수 프로그래밍부(800)와 페일 어드레스 프로그래밍부(600)에 그 데이터들이 저장된다. 어드레스 버퍼(400)(강유전체 메모리 소자의 기본적인 구성)에 어드레스가 인가되면 어드레스 비교부(700)에서 페일 어드레스인지 아닌지를 결정하여 인가된 어드레스가 페일 어드레스가 아니면 노말디코더(100)를 통해 노말 메모리 셀 어레이 블록(200)을 선택하고 인가된 어드레스가 페일 어드레스이면 리던던시 메모리 셀 어레이 블록(300)을 선택한다.
좀더 구체적으로 설명하면, 제어부(500)는 칩인에이블신호(/CE)에 의해 제어받아 페일 어드레스 프로그래밍부(600)와 페일 개수 프로그래밍부(800)를 제어하기 위한 다수의 제어신호를 출력한다. 이 제어신호는 이후에 상세히 설명될 것이다.페일 어드레스 프로그래밍부(600)는 제어부(500)에 제어받고 라이트신호(WRITE)와 페일 어드레스(FAi)를 입력받아 페일된 셀의 어드레스를 저장한다. 어드레스 비교부(700)는 어드레스 버퍼(400)로부터의 어드레스(Ai)와 페일 어드레스 프로그래밍부(600)에 저장된 어드레스(RAi)가 동일한지의 여부를 비교하여 그 결과 신호(RCONj)를 출력한다. 페일 개수 프로그래밍부(800)는 제어부(500)에 제어받고 라이트신호(WRITE)와 페일된 개수(FNj)를 입력받아 페일된 개수를 저장한다. 리던던시 디코딩부(900)는 어드레스버퍼(400)로부터의 어드레스(Ai)와 어드레스 비교부(700)로부터의 출력신호(RCONj) 및 페일 개수 프로그래밍부(800)로부터의 출력신호(RNj)에 응답하여, 입력된 어드레스가 페일 어드레스가 아니면 노말디코더(100)를 통하여 노말 메모리 셀 어레이 블록(200)의 어느한 셀을 선택하며, 인가된 어드레스가 페일 어드레스이면 리던던시 메모리 셀 어레이 블록(300)의 어느 한 셀을 선택하도록 한다.
한편 도 1에서, 예컨대 n=4, m=2라고 가정하면, 3개의 리페어 셀과, 2비트 페일 개수 프로그래밍부, 그리고 3개의 4비트 페일 어드레스 프로그래밍부와 3개의 어드레스 비교부가 필요하다. 그러면, 번-인 테스트 결과 페일수가 3개 이하이면 그 칩은 리페어가 가능하며, 페일수가 4개 이상이면 그 칩은 리페어가 불가능하다.
도 2는 본 발명의 일 실시예에 따른 제어부(500) 회로도이고, 도 3은 제어부(500)의 각 출력 제어신호 파형도로서, 제어부(500)는 칩인에이블신호(/CE)에 응답하여 구동하는 인버터, 모스커패시터 및 부정논리합게이트들로 구성되어 소정폭을 갖는 펄스 신호들을 제어신호로서 출력된다. 제어신호는 페일 어드레스 프로그래밍부(600) 및 페일 개수 프로그래밍부(800)에 구비된 각 구성(이후에 상세히 설명됨)들을 제어하기 위한 "wl", "pcg", "plat", "sap", 및 "read" 신호들로서 도 3에 나타난 바와 같이 각 제어신호들은 칩인에이블신호(/CE)가 '로우'로 액티브되었을 때 '하이'로 액티브되면서 이 '하이'로 액티브되는 폭(즉, 펄스 폭)은 "wl", "pcg", "plat", "sap", 및 "read" 제어신호들이 순서적으로 점차 작아진다.
도 4는 본 발명의 일 실시예에 따른 페일 어드레스 프로그래밍부(600)의 회로도이다. 도 4를 참조하면, 본 실시예에 따른 페일 어드레스 프로그래밍부(600)는 서로 상보적인 신호를 갖는 데이터라인(data_line) 및 레퍼런스라인(ref_line)을 구비하며, 상기 데이터라인과 레퍼런스라인을 통해 페일 어드레스 신호를 저장하기 위하여 강유전체 캐패시터를 갖는 페일 어드레스 신호 저장부(630)와, 외부로부터 페일 어드레스 신호(FAi)와 쓰기신호(WRITE)를 인가받아 상기 저장부(630)에 페일 어드레스 데이터를 저장시키기 위한 쓰기 구동부(610)와, 상기 데이터라인과 레퍼런스라인을 통해 상기 저장부(630)에 저장된 데이터를 리드하기 위한 리드 구동부(640, 650), 및 상기 데이터라인과 레퍼런스라인을 프리챠지시키기 위한 프리챠지부(620)를 포함한다. 상기 리드구동부는 상기 데이터라인과 상기 레퍼런스라인의 미세한 신호차를 증폭하기 위한 센스증폭부(640)와 상기 센스증폭부(640)로부터의 신호를 저장하기 위한 래치부(650)로 구성된다.
상기와 같은 구성을 갖는 페일 어드레스 프로그래밍부(600)는 외부로부터 페일 어드레스(FAi)와 라이트신호(WRITE)를 입력받으면 제어부(500)로 부터의 제어신호(pcg, plate, wl, sap, read)들에 의해 강유전체 커패시터에 페일 어드레스가 저장된다. 그리고 전원이 오프되면 강유전체 커패시터의 비휘발 특성에 의해 페일 어드레스는 반영구적으로 저장되어 진다. 그 후에 전원이 온되고 칩인에이블신호(/CE)가 인가되면 상기 제어신호들(pcg, plate, wl, sap, read)에 의해 페일 어드레스 프로그래밍부(600)의 셀 데이터가 센스증폭부(640)에 감지되고 증폭되어 래치부(650)에 저장된다.
도 5는 본 발명의 일 실시예에 따른 어드레스 비교부(700)의 구성도로서, 어드레스 비교부(700)는 어드레스버퍼(400)로부터 n개의 어드레스(A0, A1...An-1)와 페일 어드레스 프로그래밍부(600)로부터의 n개의 페일 어드레스(RA0, RA1...RAn-1)를 각각 입력받는 n개의 배타적논리합게이트(EXOR)와, 상기 n개의 배타적논리합게이트들로부터의 각 출력을 입력받는 n입력 부정논리합게이트(NOR)로 구성된다.
따라서, 어드레스 비교부(700)에 어드레스 버퍼(400)로부터 입력된 n비트 어드레스(Ai)와 페일 어드레스 프로그래밍부(600)에 저장된 n비트 페일 어드레스(RAi)가 각각 인가되면, 배타적논리합게이트(EXOR)는 이 두 어드레스를 각각 비교하여 같으면 "0"(LOW), 다르면 "1"(HIGH)을 출력한다. 이 배타적논리합게이트(EXOR)들의 출력들은 n입력 부정논리합게이트(NOR)에 입력되어, "RCONj"라는 신호를 출력하는바, 결과적으로 출력 RCONj는 어드레스 버퍼(400)에서 입력된 n비트 어드레스(Ai)와 페일 어드레스 프로그래밍(600)에 저장된 n비트 페일 어드레스(RAi)가 모두 같으면 "1"(HIGH), 어느 하나라도 다르면 "0"(LOW)을 출력한다.
도 6은 본 발명의 일 실시예에 따른 페일 개수 프로그래밍부(800)의 회로도이다. 페일 개수 프로그래밍부(800)는 상기 페일 어드레스 프로그래밍부(600)와 그 구성 및 동작이 유사하므로 여기에서 그 설명을 생략하기로 한다.
도 7은 본 발명의 일 실시예에 따른 리던던시 디코딩부(900)의 회로도로서, 도 7은 m=2일 때의 리던던시 디코딩부 회로이다. 즉, 리페어 가능한 개수가 최대 3개일 경우이다.
페일 개수가 없으면 다른 회로에 관계없이 RNO가 "HIGH"가 되어 어드레스버퍼(400)로부터의 출력 Ai를 노말디코더(100)에 인가하여 노말 메모리 셀 어레이 블록(200)을 선택한다. 페일 개수가 하나이면 RN1이 "HIGH"가 되고, RCON1이 "LOW"이면 어드레스버퍼의 출력 Ai가 그대로 노말디코더(100)에 인가되고, RCON1이 "HIGH"이면 어드레스버퍼의 출력이 끊기고 리던던시 메모리 셀 어레이 블록의 제1 리페어 셀(RCELL1)을 선택한다. 마찬가지로, 페일 개수가 세 개이면 RN3가 "HIGH"가 되고 어드레스비교부(700)의 출력이 모두 "LOW"이면 어드레스버퍼의 출력 Ai이 그대로 노말디코더(200)에 인가되고, 세 개의 출력 중 한 개가 "HIGH"이면 리던던시 메모리 셀 어레이 블록(300)을 선택하게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
종래의 강유전체 메모리 소자의 리던던시 회로는 기존의 DRAM 리던던시 회로를 그대로 적용하고 있는데, 이러한 공지된 리던던시 회로는 하드웨어적인 구현 방법으로서, 디코더에 구비된 리페어 퓨즈(fuse)를 절단하는 방법을 사용하고 있기 때문에 패키지가 완료된 메모리 소자를 리페어하지 못한다. 따라서, 패키지 완료된 후 번-인(burn-in) 테스트 등에서 페일이 발견될 경우 페일된 칩(chip)을 리페어할 수 없기 때문에 그 칩을 그냥 소각 처리하여야 하나, 본 발명은 소프트웨어적으로 리페어를 구현 가능케 하였으므로, 번-인 테스트 후에도 리페어가 가능하여 소자의 수율(yield)을 크게 향상시키는 효과를 가져온다.

Claims (1)

  1. 어드레스 버퍼, 노말 디코더, 노말 메모리 셀 어레이 및 리던던시 회로를 구비하는 강유전체 메모리 소자에 있어서,
    상기 리던던시 회로는, 리던던시 메모리 셀 어레이와, 페일 어드레스 신호를 저장하기 위한 제1 프로그래밍 수단과, 페일 개수 신호를 저장하기 위한 제2 프로그래밍 수단과, 상기 제1 및 제2 프로그래밍 수단을 제어하기 위한 다수의 제어신호를 생성하는 제어 수단과, 저장된 상기 페일 개수 신호가 페일된 메모리 셀의 수가 '0'이 아님을 나타낼 때, 상기 제1 프로그래밍 수단에 저장된 페일 어드레스와 상기 어드레스 버퍼의 어드레스를 비교하기 위한 어드레스 비교 수단과, 상기 어드레스 버퍼의 어드레스, 상기 어드레스 비교 수단의 출력 신호 및 상기 제2 프로그래밍 수단의 출력 신호에 응답하여 상기 노말 메모리 셀 어레이 또는 상기 리던던시 메모리 셀 어레이를 활성화시키기 위한 리던던시 디코딩 수단을 구비하며,
    상기 제1 프로그래밍 수단은, 서로 상보적인 신호를 갖는 제1 데이터라인 및 제1 레퍼런스라인과, 상기 제1 데이터라인 및 상기 제1 레퍼런스라인을 통해 상기 페일 어드레스 신호를 저장하기 위한 제1 저장 수단과, 외부로부터 페일 어드레스 데이터와 쓰기 신호를 인가 받아 상기 제1 저장 수단에 상기 페일 어드레스 신호를 저장하기 위한 제1 쓰기 구동 수단과, 상기 제1 데이터라인 및 상기 제1 레퍼런스라인을 통해 상기 제1 저장 수단에 저장된 신호를 리드하기 위한 제1 리드 구동 수단과, 상기 제1 데이터라인 및 상기 제1 레퍼런스라인을 프리챠지하기 위한 제1 프리챠지 수단을 구비하며,
    상기 제2 프로그래밍 수단은, 서로 상보적인 신호를 갖는 제2 데이터라인 및 제2 레퍼런스라인과, 상기 제2 데이터라인 및 상기 제2 레퍼런스라인을 통해 상기 페일 개수 신호를 저장하기 위한 제2 저장 수단과, 외부로부터 페일 개수 데이터와 쓰기 신호를 인가 받아 상기 제2 저장 수단에 상기 페일 개수 신호를 저장시키기 위한 제2 쓰기 구동 수단; 상기 제2 데이터라인 및 상기 제2 레퍼런스라인을 통해 상기 제2 저장 수단에 저장된 신호를 리드하기 위한 제2 리드 구동 수단과, 상기 제2 데이터라인 및 상기 제2 레퍼런스라인을 프리챠지하기 위한 제2 프리챠지 수단을 구비하며,
    상기 어드레스 비교 수단은, 상기 어드레스 버퍼의 어드레스와 상기 제1 프로그래밍 수단에 저장된 페일 어드레스를 입력으로 하는 다수의 배타적논리합게이트와, 상기 다수의 배타적논리합게이트의 출력을 입력으로 하는 부정논리합게이트를 구비하는 것을 특징으로 하는 강유전체 메모리 소자.
KR1019980025295A 1998-06-30 1998-06-30 강유전체메모리소자의리던던시회로 KR100333720B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019980025295A KR100333720B1 (ko) 1998-06-30 1998-06-30 강유전체메모리소자의리던던시회로
JP18536999A JP3649320B2 (ja) 1998-06-30 1999-06-30 リダンダンシー回路およびリダンダンシー方法
US09/343,484 US6157585A (en) 1998-06-30 1999-06-30 Redundancy circuit and method of ferroelectric memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980025295A KR100333720B1 (ko) 1998-06-30 1998-06-30 강유전체메모리소자의리던던시회로

Publications (2)

Publication Number Publication Date
KR20000003987A KR20000003987A (ko) 2000-01-25
KR100333720B1 true KR100333720B1 (ko) 2002-06-20

Family

ID=19541782

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980025295A KR100333720B1 (ko) 1998-06-30 1998-06-30 강유전체메모리소자의리던던시회로

Country Status (3)

Country Link
US (1) US6157585A (ko)
JP (1) JP3649320B2 (ko)
KR (1) KR100333720B1 (ko)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6147540A (en) * 1998-08-31 2000-11-14 Motorola Inc. High voltage input buffer made by a low voltage process and having a self-adjusting trigger point
DE19852430C2 (de) * 1998-11-13 2000-09-14 Siemens Ag Schaltungsanordnung mit temperaturabhängiger Halbleiterbauelement-Test- und Reparaturlogik
DE19954345A1 (de) * 1999-11-11 2001-05-31 Infineon Technologies Ag Speichereinrichtung
US8164362B2 (en) * 2000-02-02 2012-04-24 Broadcom Corporation Single-ended sense amplifier with sample-and-hold reference
US7173867B2 (en) * 2001-02-02 2007-02-06 Broadcom Corporation Memory redundancy circuit techniques
US6745354B2 (en) * 2000-02-02 2004-06-01 Broadcom Corporation Memory redundancy implementation
KR100630662B1 (ko) * 2000-03-02 2006-10-02 삼성전자주식회사 반도체 메모리장치의 리던던시 제어회로
KR100429200B1 (ko) * 2001-06-11 2004-05-03 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치의 칼럼 구제회로 및 그구제방법
KR100434315B1 (ko) * 2001-06-11 2004-06-05 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치의 페일 구제회로 및 그구제방법
KR100447224B1 (ko) 2001-09-20 2004-09-04 주식회사 하이닉스반도체 비휘발성 강유전체 메모리 장치의 칼럼 리페어 회로
KR100462877B1 (ko) * 2002-02-04 2004-12-17 삼성전자주식회사 반도체 메모리 장치, 및 이 장치의 불량 셀 어드레스프로그램 회로 및 방법
KR100429237B1 (ko) * 2002-02-21 2004-04-29 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치의 리페어 방법 및 회로
US6952623B2 (en) * 2002-07-02 2005-10-04 Texas Instruments, Inc. Permanent chip ID using FeRAM
JP3851856B2 (ja) * 2002-09-06 2006-11-29 株式会社東芝 半導体記憶装置
KR100492800B1 (ko) * 2002-11-12 2005-06-07 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 제어 장치
KR100492773B1 (ko) * 2002-12-02 2005-06-07 주식회사 하이닉스반도체 확장 메모리 부를 구비한 강유전체 메모리 장치
KR100634439B1 (ko) * 2004-10-26 2006-10-16 삼성전자주식회사 퓨즈프리 회로, 퓨즈프리 반도체 집적회로 및 퓨즈프리불휘발성 메모리 장치, 그리고 퓨즈프리 방법
KR100689706B1 (ko) * 2004-11-01 2007-03-08 삼성전자주식회사 반도체 메모리 장치의 리던던시 회로 및 리페어 방법
US7313037B2 (en) * 2005-04-21 2007-12-25 Hynix Semiconductor Inc. RFID system including a memory for correcting a fail cell and method for correcting a fail cell using the same
KR100929155B1 (ko) 2007-01-25 2009-12-01 삼성전자주식회사 반도체 메모리 장치 및 그것의 메모리 셀 억세스 방법
US7929372B2 (en) 2007-01-25 2011-04-19 Samsung Electronics Co., Ltd. Decoder, memory system, and physical position converting method thereof
KR100907000B1 (ko) 2007-06-11 2009-07-08 주식회사 하이닉스반도체 리던던시 회로
KR100936809B1 (ko) 2008-01-18 2010-01-14 주식회사 하이닉스반도체 결함 단위셀의 구제를 위한 리던던시 회로를 포함한 반도체메모리 장치
US9087613B2 (en) * 2012-02-29 2015-07-21 Samsung Electronics Co., Ltd. Device and method for repairing memory cell and memory system including the device
US9953725B2 (en) * 2012-02-29 2018-04-24 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of operating the same
CN106094629B (zh) * 2016-06-28 2019-06-21 北京安控科技股份有限公司 一种二取一架构的功能安全控制器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09128991A (ja) * 1995-08-25 1997-05-16 Sharp Corp 冗長救済回路
US5699306A (en) * 1995-01-28 1997-12-16 Samsung Electronics Co., Ltd. Row redundancy for nonvolatile semiconductor memories
US5751647A (en) * 1995-02-13 1998-05-12 Micron Technology, Inc. On-chip memory redundancy circuitry for programmable non-volatile memories, and methods for programming same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960002777B1 (ko) * 1992-07-13 1996-02-26 삼성전자주식회사 반도체 메모리 장치의 로우 리던던시 장치
JP2914171B2 (ja) * 1994-04-25 1999-06-28 松下電器産業株式会社 半導体メモリ装置およびその駆動方法
KR960016807B1 (ko) * 1994-06-30 1996-12-21 삼성전자 주식회사 반도체 메모리 장치의 리던던시 회로
EP0704854B1 (en) * 1994-09-30 1999-12-01 STMicroelectronics S.r.l. Memory device having error detection and correction function, and methods for writing and erasing the memory device
JPH098247A (ja) * 1995-06-15 1997-01-10 Hitachi Ltd 半導体記憶装置
JP3710002B2 (ja) * 1995-08-23 2005-10-26 株式会社日立製作所 半導体記憶装置
KR100192574B1 (ko) * 1995-10-04 1999-06-15 윤종용 디코디드 퓨즈를 사용한 반도체 메모리 장치의 컬럼 리던던시 회로
JPH09180492A (ja) * 1995-12-26 1997-07-11 Sony Corp 半導体記憶装置
US5828599A (en) * 1996-08-06 1998-10-27 Simtek Corporation Memory with electrically erasable and programmable redundancy

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5699306A (en) * 1995-01-28 1997-12-16 Samsung Electronics Co., Ltd. Row redundancy for nonvolatile semiconductor memories
US5751647A (en) * 1995-02-13 1998-05-12 Micron Technology, Inc. On-chip memory redundancy circuitry for programmable non-volatile memories, and methods for programming same
JPH09128991A (ja) * 1995-08-25 1997-05-16 Sharp Corp 冗長救済回路

Also Published As

Publication number Publication date
US6157585A (en) 2000-12-05
JP2000076889A (ja) 2000-03-14
KR20000003987A (ko) 2000-01-25
JP3649320B2 (ja) 2005-05-18

Similar Documents

Publication Publication Date Title
KR100333720B1 (ko) 강유전체메모리소자의리던던시회로
US6212118B1 (en) Semiconductor memory
EP0679996B1 (en) Semiconductor memory device and its driving method
US5416740A (en) Semiconductor memory device including redundant memory cell array for repairing defect
US6172916B1 (en) Semiconductor memory device having a large band width and allowing efficient execution of redundant repair
US6633504B1 (en) Synchronous DRAM having test mode in which automatic refresh is performed according to external address and automatic refresh method
KR950001779A (ko) 전기적 및 집합적으로 소거 가능한 특성을 갖는 영속성 반도체 메모리장치
US7692947B2 (en) Nonvolatile ferroelectric memory and control device using the same
US7130211B2 (en) Interleave control device using nonvolatile ferroelectric memory
US5566128A (en) Semiconductor memory device
US6597608B2 (en) Coding cell of nonvolatile ferroelectric memory device and operating method thereof, and column repair circuit of nonvolatile ferroelectric memory device having the coding cell and method for repairing column
US6418057B1 (en) Nonvolatile semiconductor memory device capable of correctly performing erasure/programming completion determination even in presence of defective bit
KR100459228B1 (ko) 불휘발성 강유전체 메모리 장치 및 그 구동방법
KR100368105B1 (ko) 반도체메모리장치
US6906943B2 (en) Ferroelectric memory device comprising extended memory unit
US5339271A (en) Semiconductor memory circuit
US5894442A (en) Semiconductor memory device equipped with an equalizing control circuit having a function of latching an equalizing signal
US6809972B2 (en) Circuit technique for column redundancy fuse latches
KR20040023300A (ko) 클럭 인에이블 신호를 이용한 데이터 경로의 리셋 회로,리셋 방법 및 이를 구비하는 반도체 메모리 장치
US20110205819A1 (en) Redundancy data storage circuit, redundancy data control method and repair determination circuit of semiconductor memory
US20040042251A1 (en) Nonvolatile ferroelectric memory control device
US6519193B2 (en) Semiconductor integrated circuit device having spare word lines
US7231472B2 (en) Input/output byte control device using nonvolatile ferroelectric register
US5249156A (en) Semiconductor memory device having non-volatile and volatile memory cells
JP3400135B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120323

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee