KR20000003987A - 강유전체 메모리 소자의 리던던시 회로 - Google Patents

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KR20000003987A KR1019980025295A KR19980025295A KR20000003987A KR 20000003987 A KR20000003987 A KR 20000003987A KR 1019980025295 A KR1019980025295 A KR 1019980025295A KR 19980025295 A KR19980025295 A KR 19980025295A KR 20000003987 A KR20000003987 A KR 20000003987A
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Abstract

본 발명은 소프트웨어적으로 리페어를 구현 가능케한 강유전체 메모리 소자의 리던던시 회로를 제공하고자 하는 것으로, 이를 위하여 본 발명의 리던던시 회로는, 리던던시 메모리 셀 어레이; 페일 어드레스 신호를 저장하기 위한 페일 어드레스 프로그래밍 수단; 페일 개수 신호를 저장하기 위한 페일 개수 프로그래밍 수단; 칩인에이블신호를 인가받아 상기 페일 어드레스 프로그래밍 수단과 상기 페일 개수 프로그래밍 수단을 제어하기 위한 다수의 제어신호를 생성하는 제어수단; 구비된 어드레스버퍼로부터의 어드레스와 상기 페일 어드레스 프로그래밍 수단에 저장된 페일 어드레스가 동일한지의 여부를 비교하기 위한 어드레스 비교수단; 및 상기 어드레스버퍼로부터의 어드레스와 상기 어드레스 비교수단으로부터의 출력신호 및 상기 페일 개수 프로그래밍 수단으로부터의 출력신호에 응답하여, 상기 노말 메모리셀 어레이와 상기 리던던시 메모리 셀 어레이를 선택적으로 액티브시키기 위한 리던던시 디코딩수단을 포함하여 이루어진다.

Description

강유전체 메모리 소자의 리던던시 회로
본 발명은 강유전체 메모리 소자(ferroelectric memory device)에 관한 것으로, 특히 페일(fail)된 노말(normal) 메모리 셀을 리던던시(redundancy) 메모리 셀로 리페어(repair)하기 위한 강유전체 메모리 소자의 리던던시 회로에 관한 것이다.
메모리 소자를 구현함에 있어, 어레이된 다수의 셀 중 몇 개의 셀이 페일 되었다고 해서 그 메모리 소자 전체를 페일 처리한다는 것은 큰 낭비가 아닐 수 없다. 때문에, 통상적으로 DRAM(dynamic random access memory)과 같은 메모리 소자는 페일된 노말 메모리 셀을 리던던시 메모리 셀로 리페어하기 위한 리던던시 회로를 구비하고 있다.
한편, FRAM(ferroelectric random access memory)와 같은 강유전체 메모리 소자의 리던던시 회로는 기존의 DRAM 리던던시 회로를 그대로 적용하고 있는데, 이러한 공지된 리던던시 회로는 하드웨어적인 구현 방법으로서, 디코더에 구비된 리페어 퓨즈(fuse)를 절단하는 방법을 사용하고 있기 때문에, 패키지가 완료된 메모리 소자를 리페어하지 못한다는 문제점이 있다. 즉, 패키지 완료된 후 번-인(burn-in) 테스트 등에서 페일이 발견될 경우 페일된 칩(chip)을 리페어할 수 없기 때문에 그 칩을 그냥 소각 처리하여야 한다. 이에 의해 소자의 수율(yield)을 크게 저하시키게 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로서, 소프트웨어적으로 리페어를 구현 가능케한 강유전체 메모리 소자의 리던던시 회로를 제공함을 그 목적으로 한다.
도1은 본 발명에 따른 리던던시 회로를 갖는 강유전체 메모리 소자의 구성 블록도.
도2는 본 발명의 일실시예에 따른 제어부 회로도.
도3은 도2의 각 출력 제어신호 파형도.
도4는 본 발명의 일실시예에 따른 페일 어드레스 프로그래밍부의 회로도.
도5는 본 발명의 일실시예에 따른 어드레스 비교부의 회로도.
도6은 본 발명의 일실시예에 따른 페일 개수 프로그래밍부의 회로도.
도7은 본 발명의 일실시예에 따른 리던던스 디코딩부의 회로도.
* 도면의 주요부분에 대한 부호의 설명
100 : 노말디코더 200 : 노말 메모리 셀 어레이 블록
300 : 리던던시 메모리 셀 어레이 블록 400 : 어드레스 버퍼
500 : 제어부 600 : 페일 어드레스 프로그래밍부
700 : 어드레스 비교부 800 : 페일 개수 프로그래밍부
900 : 리던던시 디코딩부
잘 알려진 바와 같이, 강유전체 커패시터는 커패시터 양단의 전압이 0V일 때, 유기된 전하량이 두가지 상태로 존재하여 전원의 공급이 없어도 2진 형태의 데이터를 저장할 수 있다. 이러한 특성을 이용하여 강유전체 커패시터는 비휘발성 메모리 소자의 기억수단으로 이용된다.
본 발명은 이러한 강유전체 커패시터의 비휘발 특성을 이용하여 소프트웨어적으로 리페어를 구현할 수 있는 리던던시 회로를 제공하는 것으로서, 본 발명은 어드레스버퍼와 노말 메모리 셀 어레이를 구비한 강유전체 메모리 소자에 있어서, 상기 강유전체 메모리 소자는 소프트웨어적으로 리페어가 가능한 리던던시 회로를 구비하며, 상기 리던던시 회로는, 리던던시 메모리 셀 어레이; 페일 어드레스 신호를 저장하기 위한 페일 어드레스 프로그래밍 수단; 페일 개수 신호를 저장하기 위한 페일 개수 프로그래밍 수단; 칩인에이블신호를 인가받아 상기 페일 어드레스 프로그래밍 수단과 상기 페일 개수 프로그래밍 수단을 제어하기 위한 다수의 제어신호를 생성하는 제어수단; 상기 어드레스버퍼로부터의 어드레스와 상기 페일 어드레스 프로그래밍 수단에 저장된 페일 어드레스가 동일한지의 여부를 비교하기 위한 어드레스 비교수단; 및 상기 어드레스버퍼로부터의 어드레스와 상기 어드레스 비교수단으로부터의 출력신호 및 상기 페일 개수 프로그래밍 수단으로부터의 출력신호에 응답하여, 상기 노말 메모리셀 어레이와 상기 리던던시 메모리 셀 어레이를 선택적으로 액티브시키기 위한 리던던시 디코딩수단을 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1은 본 발명에 따른 리던던시 회로를 갖는 강유전체 메모리 소자의 구성 블록도로서, 도1을 참조하면 강유전체 메모리 소자는 노말디코더(100)에 의해 노말 메모리 셀 어레이 블록(200)에서 어느한 셀이 선택되는 바, 노말 메모리 셀 어레이 블록(200)에서 어느 한 또는 몇 개의 셀이 페일된 경우 이를 리페어하기 위하여 리던던시 회로를 구비하고 있다. 리던던시 메모리 셀 어레이가 2m-1개(m은 1 이상의 자연수)로 구성되었다면 2m-1개의 페일된 셀을 리페어할 수 있게 된다.
본 발명에 따른 리던던시 회로는 리던던시 메모리 셀 어레이 블록(300), 제어부(500), 페일 어드레스 프로그래밍부(600), 어드레스 비교부(700), 페일 개수 프로그래밍부(800) 및 리던던시 디코딩부(900)를 포함하여, 노말 메모리 셀 어레이 블록(200)에서 임의의 셀이 페일된 경우 그 셀의 선택경로를 리던던시 메모리 셀 어레이 블록(300) 중의 어느한 리페어 셀로 대체하여 주는데, 본 발명은 종래의 하드웨어적인 방법이 아니라 소프트웨어적으로 리페어를 실시할 수 있는 구성이다. 즉, 본 발명의 리던던시 회로는 퓨즈를 절단하는 등의 종래 리페어 방식과 달리 페일 어드레스를 저장하고 있다가 칩에 어드레스가 입력되면 그 어드레스가 페일 어드레스인지 아닌지를 비교하여 그 비교결과에 따라 노말 셀 블록 또는 리던던시 셀 블록을 선택적으로 액티브시키는 구성을 갖는다.
구체적으로, 번-인 테스트 후 페일된 개수가 적어서 리페어가 가능하면, 그 페일된 개수를 페일 개수 프로그래밍부(800)에 저장하고 페일 어드레스들은 페일 어드레스 프로그래밍부(600)에 저장한다. 전원이 온되고 칩인에이블신호(/CE)가 칩에 인가되는 순간 페일 개수 프로그래밍부(800)와 페일 어드레스 프로그래밍부(600)에 그 데이터들이 저장되어 진다. 어드레스 버퍼(400)(강유전체 메모리 소자에 구비된 기존 구성)에 어드레스가 인가되면 어드레스 비교부(700)에서 페일 어드레스인지 아닌지를 결정하여 인가된 어드레스가 페일 어드레스가 아니면 노말디코더(100)를 통해 노말 메모리 셀 어레이 블록(200)을 선택하고 인가된 어드레스가 페일 어드레스이면 리던던시 메모리 셀 어레이 블록(300)을 선택한다.
좀더 구체적으로 설명하면, 제어부(500)는 칩인에이블신호(/CE)에 의해 제어받아 페일 어드레스 프로그래밍부(600)와 페일 개수 프로그래밍부(800)를 제어하기 위한 다수의 제어신호를 출력한다. 이 제어신호는 이후에 상세히 설명될 것이다. 페일 어드레스 프로그래밍부(600)는 상기 제어부(500)에 제어받고 라이트신호(WRITE)와 페일 어드레스(FAi)를 입력받아 페일된 셀의 어드레스를 저장한다. 어드레스 비교부(700)는 어드레스 버퍼(400)로부터의 어드레스(Ai)와 상기 페일 어드레스 프로그래밍부(600)에 저장된 어드레스(RAi)가 동일한지의 여부를 비교하여 그 결과 신호(RCONj)를 출력한다. 페일 개수 프로그래밍부(800)는 상기 제어부(500)에 제어받고 라이트신호(WRITE)와 페일된 개수(FNj)를 입력받아 페일된 개수를 저장한다. 리던던시 디코딩부(900)는 어드레스버퍼(400)로부터의 어드레스(Ai)와 어드레스 비교부(700)로부터의 출력신호(RCONj) 및 페일 개수 프로그래밍부(800)로부터의 출력신호(RNj)에 응답하여, 입력된 어드레스가 페일 어드레스가 아니면 노말디코더(100)를 통하여 노말 메모리 셀 어레이 블록(200)의 어느한 셀을 선택하며, 인가된 어드레스가 페일 어드레스이면 리던던시 메모리 셀 어레이 블록(300)의 어느한 셀을 선택하도록 한다.
한편 도 1에서, 예컨대 n=4, m=2라고 가정하면, 3개의 리페어 셀과, 2비트 페일 개수 프로그래밍부, 그리고 3개의 4비트 페일 어드레스 프로그래밍부와 3개의 어드레스 비교부가 필요하다. 그러면, 번-인 테스트 결과 페일수가 3개 이하이면 그 칩은 리페어가 가능하며, 페일수가 4개 이상이면 그 칩은 리페어가 불가능하다.
도2는 본 발명의 일실시예에 따른 제어부(500) 회로도이고, 도3은 제어부(500)의 각 출력 제어신호 파형도로서, 제어부(500)는 칩인에이블신호(/CE)에 응답하여 구동하는 인버터, 모스커패시터 및 노어게이트들로 구성되어 소정폭을 갖는 펄스 신호들을 제어신호로서 출력된다. 제어신호는 페일 어드레스 프로그래밍부(600) 및 페일 개수 프로그래밍부(800)에 구비된 각 구성(이후에 상세히 설명됨)들을 제어하기 위한 "wl", "pcg", "plat", "sap", 및 "read" 신호들로서 도3에 나타난 바와 같이 각 제어신호들은 칩인에이블신호(/CE)가 '로우'로 액티브되었을 때 '하이'로 액티브되면서 이 '하이'로 액티브되는 폭(즉, 펄스 폭)은 "wl", "pcg", "plat", "sap", 및 "read" 제어신호들이 순서적으로 점차 작아진다.
도4는 본 발명의 일실시예에 따른 페일 어드레스 프로그래밍부(600)의 회로도이다. 도4를 참조하면, 본 발명의 일실시예에 따른 페일 어드레스 프로그래밍부(600)는 서로 상보적인 신호를 갖는 데이터라인(data_line) 및 레퍼런스 라인(ref_line)을 구비하며, 상기 데이터라인과 레퍼런스라인을 통해 페일 어드레스 신호를 저장하기 위하여 강유전체 캐패시터를 갖는 페일 어드레스 신호 저장부(630)와, 외부로부터 페일 어드레스 신호(FAi)와 쓰기신호(WRITE)를 인가받아 상기 저장부(630)에 페일 어드레스 데이터를 저장시키기 위한 쓰기 구동부(610)와, 상기 데이터라인과 레퍼런스라인을 통해 상기 저장부(630)에 저장된 데이터를 리드하기 위한 리드 구동부(640, 650), 및 상기 데이터라인과 레퍼런스라인을 프리챠지시키기 위한 프리챠지부(620)를 포함한다. 상기 리드구동부는 상기 데이터 라인과 상기 레퍼런스라인의 미세한 신호차를 증폭하기 위한 센스증폭부(640)와 상기 센스증폭부(640)로부터의 신호를 저장하기 위한 래치부(650)로 구성된다.
상기와 같은 구성을 갖는 페일 어드레스 프로그래밍부(600)는 외부로부터 페일 어드레스(FAi)와 라이트신호(WRITE)를 입력받으면 제어부(500)로 부터의 제어신호(pcg, plate, wl, sap, read)들에 의해 강유전체 커패시터에 페일 어드레스가 저장된다. 그리고 전원이 오프되면 강유전체 커패시터의 비휘발 특성에 의해 페일 어드레스는 반영구적으로 저장되어 진다. 그 후에 전원이 온되고 칩인에이블신호(/CE)가 인가되면 상기 제어신호들(pcg, plate, wl, sap, read)에 의해 페일 어드레스 프로그래밍부(600)의 셀 데이터가 센스증폭부(640)에 감지되고 증폭되어 래치부(650)에 저장된다.
도 5는 본 발명의 일실시예에 따른 어드레스 비교부(700)의 구성도로서, 어드레스 비교부(700)는 어드레스버퍼(400)로부터 n개의 어드레스(A0, A1...An-1)와 페일 어드레스 프로그래밍부(600)로부터의 n개의 페일 어드레스(RA0, RA1...RAn-1)를 각각 입력받는 n개의 익스크루시브오어게이트(EXOR)와, 상기 n개의 익스크루시브오어게이트들로부터의 각 출력을 입력받는 n입력 노어게이트(NOR)로 구성된다.
따라서, 어드레스 비교부(700)에 어드레스 버퍼(400)로부터 입력된 n비트 어드레스(Ai)와 페일 어드레스 프로그래밍부(600)에 저장된 n비트 페일 어드레스(RAi)가 각각 인가되면, 익스클루시브오어게이트(EXOR)는 이 두 어드레스를 각각 비교하여 같으면 "0"(LOW), 다르면 "1"(HIGH)을 출력한다. 이 익스클루시브오어게이트(EXOR)들의 출력들은 n입력 노어게이트(NOR)에 입력되어, "RCONj"라는 신호를 출력하는바, 결과적으로 출력 RCONj는 어드레스 버퍼(400)에서 입력된 n비트 어드레스(Ai)와 페일 어드레스 프로그래밍(600)에 저장된 n비트 페일 어드레스(RAi)가 모두 같으면 "1"(HIGH), 어느 하나라도 다르면 "0"(LOW)을 출력한다.
도 6은 본 발명의 일실시예에 따른 페일 개수 프로그래밍부(800)의 회로도이다. 페일 개수 프로그래밍부(800)는 상기 페일 어드레스 프로그래밍부(600)와 그 구성 및 동작이 유사하므로 여기에서 그 설명을 생략하기로 한다.
도 7은 본 발명의 일실시예에 따른 리던던시 디코딩부(900)의 회로도로서, 도 7은 m=2일 때의 리던던시 디코딩부 회로이다. 즉, 리페어 가능한 개수가 최대 3개일 경우이다.
페일 개수가 없으면 다른 회로에 관계없이 RNO가 "HIGH"가 되어 어드레스버퍼(400)로부터의 출력 Ai를 노말디코더(100)에 인가하여 노말 메모리 셀 어레이 블록(200)을 선택한다. 페일 개수가 하나이면 RN1이 "HIGH"가 되고, RCON1이 "LOW"이면 어드레스버퍼의 출력 Ai가 그대로 노말디코더(100)에 인가되고, RCON1이 "HIGH"이면 어드레스버퍼의 출력이 끊기고 리던던시 메모리 셀 어레이 블록의 제1 리페어 셀(RCELL1)을 선택한다. 마찬가지로, 페일 개수가 세 개이면 RN3가 "HIGH"가 되고 어드레스비교부(700)의 출력이 모두 "LOW"이면 어드레스버퍼의 출력 Ai이 그대로 노말디코더(200)에 인가되고, 세 개의 출력 중 한 개가 "HIGH"이면 리던던시 메모리 셀 어레이 블록(300)을 선택하게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
종래의 강유전체 메모리 소자의 리던던시 회로는 기존의 DRAM 리던던시 회로를 그대로 적용하고 있는데, 이러한 공지된 리던던시 회로는 하드웨어적인 구현 방법으로서, 디코더에 구비된 리페어 퓨즈(fuse)를 절단하는 방법을 사용하고 있기 때문에, 패키지가 완료된 메모리 소자를 리페어하지 못한다. 따라서, 패키지 완료된 후 번-인(burn-in) 테스트 등에서 페일이 발견될 경우 페일된 칩(chip)을 리페어할 수 없기 때문에 그 칩을 그냥 소각 처리하여야 하나, 본 발명은 소프트웨어적으로 리페어를 구현 가능케 하였으므로, 번-인 테스트 후에도 리페어가 가능하여 소자의 수율(yield)을 크게 향상시키는 효과를 가져온다.

Claims (8)

  1. 어드레스버퍼와 노말 메모리 셀 어레이를 구비한 강유전체 메모리 소자에 있어서,
    상기 강유전체 메모리 소자는 소프트웨어적으로 리페어가 가능한 리던던시 회로를 구비하며,
    상기 리던던시 회로는,
    리던던시 메모리 셀 어레이;
    페일 어드레스 신호를 저장하기 위한 페일 어드레스 프로그래밍 수단;
    페일 개수 신호를 저장하기 위한 페일 개수 프로그래밍 수단;
    칩인에이블신호를 인가받아 상기 페일 어드레스 프로그래밍 수단과 상기 페일 개수 프로그래밍 수단을 제어하기 위한 다수의 제어신호를 생성하는 제어수단;
    상기 어드레스버퍼로부터의 어드레스와 상기 페일 어드레스 프로그래밍 수단에 저장된 페일 어드레스가 동일한지의 여부를 비교하기 위한 어드레스 비교수단; 및
    상기 어드레스버퍼로부터의 어드레스와 상기 어드레스 비교수단으로부터의 출력신호 및 상기 페일 개수 프로그래밍 수단으로부터의 출력신호에 응답하여, 상기 노말 메모리셀 어레이와 상기 리던던시 메모리 셀 어레이를 선택적으로 액티브시키기 위한 리던던시 디코딩수단
    을 포함하여 이루어진 강유전체 메모리 소자.
  2. 제1항에 있어서,
    상기 페일 어드레스 프로그래밍 수단은,
    서로 상보적인 신호를 갖는 데이터라인과 레퍼런스라인;
    상기 데이터라인과 레퍼런스라인을 통해 페일 어드레스 신호를 저장하기 위한 저장수단;
    외부로부터 페일 어드레스 데이터와 쓰기신호를 인가받아 상기 저장수단에 페일 어드레스 신호를 저장시키기 위한 쓰기 구동수단;
    상기 데이터라인과 레퍼런스라인을 통해 상기 저장수단에 저장된 신호를 리드하기 위한 리드 구동수단; 및
    상기 데이터라인과 레퍼런스라인을 프리챠지시키기 위한 프리챠지수단
    을 포함하여 이루어진 강유전체 메모리 소자.
  3. 제2항에 있어서,
    상기 저장수단은,
    상기 데이터 라인으로부터의 신호를 저장하기 위한 제1 강유전체 캐패시터, 및
    상기 레퍼런스 라인으로부터 신호를 저장하기 위한 제2 강유전체 캐패시터를 포함하는 강유전체 메모리 소자.
  4. 제2항에 있어서,
    상기 리드 구동수단은,
    상기 데이터 라인과 상기 레퍼런스라인의 미세한 신호차를 증폭하기 위한 센스증폭수단, 및
    상기 센스증폭수단으로부터의 신호를 저장하기 위한 래치수단을 포함하는 강유전체 메모리 소자.
  5. 제1항에 있어서,
    상기 페일 개수 프로그래밍 수단은,
    데이터라인과 레퍼런스라인;
    상기 데이터라인과 레퍼런스라인을 통해 페일 개수 신호를 저장하기 위한 저장수단;
    외부로부터 페일 개수 데이터와 쓰기신호를 인가받아 상기 저장수단에 페일 어드레스 신호를 저장시키기 위한 쓰기 구동수단;
    상기 데이터라인과 레퍼런스라인을 통해 상기 저장수단에 저장된 신호를 리드하기 위한 리드 구동수단; 및
    상기 데이터라인과 레퍼런스라인을 프리챠지시키기 위한 프리챠지수단
    을 포함하여 이루어진 강유전체 메모리 소자.
  6. 제5항에 있어서,
    상기 저장수단은,
    상기 데이터 라인으로부터의 신호를 저장하기 위한 제1 강유전체 캐패시터, 및
    상기 레퍼런스 라인으로부터 신호를 저장하기 위한 제2 강유전체 캐패시터를 포함하는 강유전체 메모리 소자.
  7. 제5항에 있어서,
    상기 리드 구동수단은,
    상기 데이터 라인과 상기 레퍼런스라인의 미세한 신호차를 증폭하기 위한 센스증폭수단, 및
    상기 센스증폭수단으로부터의 신호를 저장하기 위한 래치수단을 포함하는 강유전체 메모리 소자.
  8. 제1항에 있어서,
    상기 어드레스 비교수단은,
    상기 어드레스버퍼로부터의 어드레스와 상기 페일 어드레스 프로그래밍 수단에 저장된 페일 어드레스를 입력받는 다수의 익스크루시브오어게이트;
    상기 다수의 익스크루시브오어게이트로부터의 출력들을 입력받는 노어게이트를 포함하는 강유전체 메모리 소자.
KR1019980025295A 1998-06-30 1998-06-30 강유전체메모리소자의리던던시회로 KR100333720B1 (ko)

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