JPH01251397A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH01251397A JPH01251397A JP63076951A JP7695188A JPH01251397A JP H01251397 A JPH01251397 A JP H01251397A JP 63076951 A JP63076951 A JP 63076951A JP 7695188 A JP7695188 A JP 7695188A JP H01251397 A JPH01251397 A JP H01251397A
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- 230000015654 memory Effects 0.000 claims abstract description 79
- 230000007547 defect Effects 0.000 claims description 11
- 230000006870 function Effects 0.000 claims description 7
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- 230000002950 deficient Effects 0.000 description 6
- 238000001514 detection method Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
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- G—PHYSICS
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/418—Address circuits
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- G11C8/00—Arrangements for selecting an address in a digital store
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- Computer Security & Cryptography (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明はランダムアクセス型の半導体メモリ装置に係
り、特にメインメモリセルアレイに不良が発生した際に
これをワード線単位でスペア用のメモリセルアレイに置
換えるような冗長機能を有する半導体メモリ装置に関す
る。
り、特にメインメモリセルアレイに不良が発生した際に
これをワード線単位でスペア用のメモリセルアレイに置
換えるような冗長機能を有する半導体メモリ装置に関す
る。
(従来の技術)
随時にデータの書込み、読み出しが可能なランダムアク
セスメモリ(RAM)では、大容量になるにつれ、不良
セルを救済する目的で冗長機能が設けられることが多い
。この冗長機能とは、メインメモリセルアレイ内のメモ
リセルと同じ構成のメモリセルを有するスペアメモリセ
ルアレイを設け、メインメモリセルアレイ内のメモリセ
ルやワード線が不良の際に、これをワード線単位でスベ
アメモリセルアレイのものと切替えて使用することによ
り歩留り向上を図るものである。
セスメモリ(RAM)では、大容量になるにつれ、不良
セルを救済する目的で冗長機能が設けられることが多い
。この冗長機能とは、メインメモリセルアレイ内のメモ
リセルと同じ構成のメモリセルを有するスペアメモリセ
ルアレイを設け、メインメモリセルアレイ内のメモリセ
ルやワード線が不良の際に、これをワード線単位でスベ
アメモリセルアレイのものと切替えて使用することによ
り歩留り向上を図るものである。
このようなメインメモリセルアレイからスペアメモリセ
ルアレイへの切替えを行なうため、メインメモリセルア
レイ内のワード線を駆動するメイン行デコーダ内にはプ
ログラム可能な回路素子、例えばヒユーズが設けられて
いる。
ルアレイへの切替えを行なうため、メインメモリセルア
レイ内のワード線を駆動するメイン行デコーダ内にはプ
ログラム可能な回路素子、例えばヒユーズが設けられて
いる。
第7図は従来のメモリ装置おけるメイン行デコーダの1
本のワード線に関係した部分の構成を示す回路図である
。図において、41は図示しないアドレスバッファから
出力される複数ビットの行アドレスが入力されるデコー
ド回路としてのNANDゲートである。このNANDゲ
ート41の出力はバッファとしてのインバータ42を介
して、ワード線駆動回路としてのインバータ43に入力
される。そして、このインバータ43の出力は、例えば
多結晶シリコンで構成されたヒユーズ44を介して対応
するワード線45に印加される。なお、上記ワード線4
5には、ワード線自体の容量や、ワード線に接続された
図示しないメモリセルによるワード線容量46が存在し
ている。
本のワード線に関係した部分の構成を示す回路図である
。図において、41は図示しないアドレスバッファから
出力される複数ビットの行アドレスが入力されるデコー
ド回路としてのNANDゲートである。このNANDゲ
ート41の出力はバッファとしてのインバータ42を介
して、ワード線駆動回路としてのインバータ43に入力
される。そして、このインバータ43の出力は、例えば
多結晶シリコンで構成されたヒユーズ44を介して対応
するワード線45に印加される。なお、上記ワード線4
5には、ワード線自体の容量や、ワード線に接続された
図示しないメモリセルによるワード線容量46が存在し
ている。
このような構成でなる回路において、上記インバータ4
3の出力が印加されるワード線45及びこのワード線4
5に接続されているメモリセルに不良が発生していなけ
れば、ヒユーズ44は切断されずそのままの状態で残さ
れる。この状態のとき、行アドレスが入力され、NAN
Dゲート41の論理が成立してその出力が“L”レベル
になると、インバータ42の出力が″H″レベル、これ
に続くインバータ43の出力が“L”レベルとなり、対
応するワード線45が選択駆動される。
3の出力が印加されるワード線45及びこのワード線4
5に接続されているメモリセルに不良が発生していなけ
れば、ヒユーズ44は切断されずそのままの状態で残さ
れる。この状態のとき、行アドレスが入力され、NAN
Dゲート41の論理が成立してその出力が“L”レベル
になると、インバータ42の出力が″H″レベル、これ
に続くインバータ43の出力が“L”レベルとなり、対
応するワード線45が選択駆動される。
他方、上記ワード線45もしくはこのワード線45に接
続されているメモリセルに不良が発生しているときには
、ヒユーズ44に例えばレーザー光が照射され、切断さ
れる。この状態のとき、NANDゲー)41の論理が成
立し、その出力が“L“レベルになったとしても、ヒユ
ーズ44が切断されているためにインバータ43の出力
は伝達されず、ワード線45は選択駆動されることがな
い。この場合、スペアメモリセルアレイ内のワード線を
駆動するスペア行デコーダ内では、これとは反対に上記
行アドレスが入力されたときにスペアメモリセルアレイ
内のワード線が駆動されるように予めプログラムされる
。
続されているメモリセルに不良が発生しているときには
、ヒユーズ44に例えばレーザー光が照射され、切断さ
れる。この状態のとき、NANDゲー)41の論理が成
立し、その出力が“L“レベルになったとしても、ヒユ
ーズ44が切断されているためにインバータ43の出力
は伝達されず、ワード線45は選択駆動されることがな
い。この場合、スペアメモリセルアレイ内のワード線を
駆動するスペア行デコーダ内では、これとは反対に上記
行アドレスが入力されたときにスペアメモリセルアレイ
内のワード線が駆動されるように予めプログラムされる
。
このようにして、メインメモリセルアレイの不良がスペ
アメモリセルアレイ内のメモリセルと置換えられる。
アメモリセルアレイ内のメモリセルと置換えられる。
ところで、多結晶シリコンで構成された上記ヒユーズ4
4はある程度の抵抗成分を持っている。また、ワード線
45にはワード線容量4Bが存在している。このワード
線容量46は大容量化が進むにつれて大きくなる傾向に
ある。このため、従来のメモリ装置では、上記ヒユーズ
44の抵抗成分と上記ワード線容量4Gとからなる時定
数が大きくなり、ワード線駆動回路としてのインバータ
43の出力が大幅に遅延されてしまう。この結果、従来
のメモリ装置では動作の高速化が図れないという欠点が
ある。
4はある程度の抵抗成分を持っている。また、ワード線
45にはワード線容量4Bが存在している。このワード
線容量46は大容量化が進むにつれて大きくなる傾向に
ある。このため、従来のメモリ装置では、上記ヒユーズ
44の抵抗成分と上記ワード線容量4Gとからなる時定
数が大きくなり、ワード線駆動回路としてのインバータ
43の出力が大幅に遅延されてしまう。この結果、従来
のメモリ装置では動作の高速化が図れないという欠点が
ある。
さらに従来では、ヒユーズ44を切断した場合、ワード
線45が電位的にフローティング状態になるため、電源
電圧の変動に対して弱くなり、安定な動作が期待できな
いという欠点もある。
線45が電位的にフローティング状態になるため、電源
電圧の変動に対して弱くなり、安定な動作が期待できな
いという欠点もある。
(発明が解決しようとする課題)
このように、冗長機能を有する従来のメモリ装置では、
ワード線における信号の遅延により動作の高速化が図れ
ない、ワード線が電位的にフローティング状態になるた
めに安定な動作が期待できない、等の欠点がある。
ワード線における信号の遅延により動作の高速化が図れ
ない、ワード線が電位的にフローティング状態になるた
めに安定な動作が期待できない、等の欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、動作の高速化が図れると共に安定し
た動作が達成できる半導体メモリ装置を提供することに
ある。
あり、その目的は、動作の高速化が図れると共に安定し
た動作が達成できる半導体メモリ装置を提供することに
ある。
[発明の構成コ
(課題を解決するための手段)
この発明の半導体メモリ装置は、メインメモリセルアレ
イ内のワード線を駆動するメイン行デコーダが、行アド
レスが供給されるデコード回路と、上記デコード回路の
出力が供給されるバッファと、上記バッファの出力に応
じて対応するワード線を駆動するワード線駆動回路と、
上記バッファの出力と上記ワード線駆動回路の入力との
間に挿入されたヒユーズ回路と、上記ワード線駆動回路
の入力に接続され上記ヒユーズ回路が切断されていると
きにこのワード線駆動回路の入力を所定電位に設定する
電位設定手段とから構成されてなることを特徴とする。
イ内のワード線を駆動するメイン行デコーダが、行アド
レスが供給されるデコード回路と、上記デコード回路の
出力が供給されるバッファと、上記バッファの出力に応
じて対応するワード線を駆動するワード線駆動回路と、
上記バッファの出力と上記ワード線駆動回路の入力との
間に挿入されたヒユーズ回路と、上記ワード線駆動回路
の入力に接続され上記ヒユーズ回路が切断されていると
きにこのワード線駆動回路の入力を所定電位に設定する
電位設定手段とから構成されてなることを特徴とする。
(作用)
この発明では、バッファの出力とワード線駆動回路の入
力との間にヒユーズ回路を挿入し、ヒユーズ回路とワー
ド線とをワード線駆動回路で分離するようにしたので、
従来のようにヒユーズ回路の抵抗成分とワード線駆動回
路におけるワード線容量からなる時定数は存在しなくな
る。しかも、ヒユーズ回路が切断されているときにはワ
ード線駆動回路の入力を所定電位に設定するようにした
ので、ワード線駆動回路の出力すなわち、ワード線の電
位が一義的に決定され、ワード線が電位的にフローティ
ング状態になることが防止される。
力との間にヒユーズ回路を挿入し、ヒユーズ回路とワー
ド線とをワード線駆動回路で分離するようにしたので、
従来のようにヒユーズ回路の抵抗成分とワード線駆動回
路におけるワード線容量からなる時定数は存在しなくな
る。しかも、ヒユーズ回路が切断されているときにはワ
ード線駆動回路の入力を所定電位に設定するようにした
ので、ワード線駆動回路の出力すなわち、ワード線の電
位が一義的に決定され、ワード線が電位的にフローティ
ング状態になることが防止される。
(実施例)
以下、図面を参照してこの発明を実施例により説明する
。
。
第2図はこの発明をスタティック型半導体メモリに実施
した場合の全体の構成を示すブロック図である。図にお
いて、11は複数個のスタティック型のメインメモリセ
ル12が行列状に配置されたメインメモリセルアレイで
ある。このメインメモリセルアレイll内で同一行に配
置された複数個のメインメモリセルは複数本のメインワ
ード線13のうちの1本に共通に接続されており、同一
列に配置された複数個のメインメモリセルは複数のビッ
ト線対14.15のうちの1組に共通に接続されている
。
した場合の全体の構成を示すブロック図である。図にお
いて、11は複数個のスタティック型のメインメモリセ
ル12が行列状に配置されたメインメモリセルアレイで
ある。このメインメモリセルアレイll内で同一行に配
置された複数個のメインメモリセルは複数本のメインワ
ード線13のうちの1本に共通に接続されており、同一
列に配置された複数個のメインメモリセルは複数のビッ
ト線対14.15のうちの1組に共通に接続されている
。
16は上記メインメモリセルアレイ11内のメモリセル
もしくはメインワード線に不良が発生した際に、これら
と置換えられる上記メインメモリセルと同様に構成され
たスペアメモリセル17が行列状に配置されたスペアメ
モリセルアレイである。このスペアメモリセルアレイ1
6内で同一行に配置された複数個のスペアメモリセルは
複数本のスペアワード線18のうちの1本に共通に接続
されており、同一列に配置された複数個のスペアメモリ
セルは上記複数のビット線対14.15のうちの1組に
共通に接続されている。上記複数の各ビット線対14.
15にはそれぞれビット線初期化回路19及び列選択回
路20が接続されている。
もしくはメインワード線に不良が発生した際に、これら
と置換えられる上記メインメモリセルと同様に構成され
たスペアメモリセル17が行列状に配置されたスペアメ
モリセルアレイである。このスペアメモリセルアレイ1
6内で同一行に配置された複数個のスペアメモリセルは
複数本のスペアワード線18のうちの1本に共通に接続
されており、同一列に配置された複数個のスペアメモリ
セルは上記複数のビット線対14.15のうちの1組に
共通に接続されている。上記複数の各ビット線対14.
15にはそれぞれビット線初期化回路19及び列選択回
路20が接続されている。
21はアドレスが入力されるアドレスバッファであり、
このアドレスバッファ2jの出力はメイン行デコーダ2
2、スペア行デコーダ23、列デコーダ24及びアドレ
ス変化検知回路25にそれぞれ供給される。上記メイン
行デコーダ22は上記アドレスバッファ21の出力に基
づき、上記メインメモリセルアレイ11内のメインワー
ド線13を選択駆動する。また、上記スペア行デコーダ
23は、冗長機能の使用時に上記アドレスバッファ21
の出力に基づき、上記スペアメモリセルアレイ16内の
スペアワード線18を選択駆動、する。上記列デコーダ
24は上記アドレスバッファ21の出力に基づいて上記
複数の列選択回路20のうちの1個を動作させ、対応す
るビット線対14.15の電位を選択する。また、上記
アドレス変化検知回路25は、上記アドレスバッファ2
1の出力に基づいてアドレスが変化したことを検出し、
このアドレス変化に同期したパルス信号を発生する。こ
こで発生されたパルス信号は上記各ビット線初期化回路
19に供給される。各ビット線初期化回路19は上記パ
ルス信号を受け、上記メインメモリセル11内のメイン
メモリセル12もしくはスペアメモリセル16内のスペ
アメモリセル17からデータを読み出す直前に対応する
ビット線対の電位を同電位に初期化する。
このアドレスバッファ2jの出力はメイン行デコーダ2
2、スペア行デコーダ23、列デコーダ24及びアドレ
ス変化検知回路25にそれぞれ供給される。上記メイン
行デコーダ22は上記アドレスバッファ21の出力に基
づき、上記メインメモリセルアレイ11内のメインワー
ド線13を選択駆動する。また、上記スペア行デコーダ
23は、冗長機能の使用時に上記アドレスバッファ21
の出力に基づき、上記スペアメモリセルアレイ16内の
スペアワード線18を選択駆動、する。上記列デコーダ
24は上記アドレスバッファ21の出力に基づいて上記
複数の列選択回路20のうちの1個を動作させ、対応す
るビット線対14.15の電位を選択する。また、上記
アドレス変化検知回路25は、上記アドレスバッファ2
1の出力に基づいてアドレスが変化したことを検出し、
このアドレス変化に同期したパルス信号を発生する。こ
こで発生されたパルス信号は上記各ビット線初期化回路
19に供給される。各ビット線初期化回路19は上記パ
ルス信号を受け、上記メインメモリセル11内のメイン
メモリセル12もしくはスペアメモリセル16内のスペ
アメモリセル17からデータを読み出す直前に対応する
ビット線対の電位を同電位に初期化する。
このような構成でなるメモリにおいて、メインメモリセ
ルアレイ11に不良が発生していなければ、新しいアド
レスが入力されることにより、まずビット線初期化回路
19により各ビット線対14.15がそれぞれ同一電位
に初期化される。次に、そのときの入力アドレスに応じ
て、メイン行デコーダ22によりメインメモリセルアレ
イll内の1本のメインワード線13が駆動され、この
ワード線に接続された1行分のメインメモリセル12が
選択され、各ビット線対14.15にそれぞれの記憶デ
ータが読み出される。また、列デコーダ24及び列選択
回路2゜により1組のビット線対14.15が選択され
、この選択ビット線対のデータが図示しないセンスアン
プで増幅された後、出力回路を介して外部に出力される
ことによりデータの読み出しが行われる。
ルアレイ11に不良が発生していなければ、新しいアド
レスが入力されることにより、まずビット線初期化回路
19により各ビット線対14.15がそれぞれ同一電位
に初期化される。次に、そのときの入力アドレスに応じ
て、メイン行デコーダ22によりメインメモリセルアレ
イll内の1本のメインワード線13が駆動され、この
ワード線に接続された1行分のメインメモリセル12が
選択され、各ビット線対14.15にそれぞれの記憶デ
ータが読み出される。また、列デコーダ24及び列選択
回路2゜により1組のビット線対14.15が選択され
、この選択ビット線対のデータが図示しないセンスアン
プで増幅された後、出力回路を介して外部に出力される
ことによりデータの読み出しが行われる。
上記メインメモリセルアレイll内でメインワード線1
3もしくはメインメモリセル12に不良が発生している
場合には、その不良が発生している行に対応したメイン
行デコーダ22の部分がスペア行デコーダ23に置換え
られる。従って、上記の不良が存在しているメインワー
ド線が選択されるような新しいアドレスが入力されたと
きには、メイン行デコーダ22の代わりにスペア行デコ
ーダ23によりスペアメモリセルアレイl[i内の1本
のスペアワード線18が駆動され、このワード線に接続
された1行分のスペアメモリセル17が選択され、各ビ
ット線対14.15にそれぞれの記憶データが読み出さ
れる。そして上記の場合と同様に、列デコーダ24及び
列選択回路20により1組のビット線対14.15が選
択され、この選択ビット線対のデータが図示しないセン
スアンプで増幅された後、出力回路を介して外部に出力
されることにより、メインメモリセルアレイ11に不良
が発生していても正常にデータの読み出しが行われる。
3もしくはメインメモリセル12に不良が発生している
場合には、その不良が発生している行に対応したメイン
行デコーダ22の部分がスペア行デコーダ23に置換え
られる。従って、上記の不良が存在しているメインワー
ド線が選択されるような新しいアドレスが入力されたと
きには、メイン行デコーダ22の代わりにスペア行デコ
ーダ23によりスペアメモリセルアレイl[i内の1本
のスペアワード線18が駆動され、このワード線に接続
された1行分のスペアメモリセル17が選択され、各ビ
ット線対14.15にそれぞれの記憶データが読み出さ
れる。そして上記の場合と同様に、列デコーダ24及び
列選択回路20により1組のビット線対14.15が選
択され、この選択ビット線対のデータが図示しないセン
スアンプで増幅された後、出力回路を介して外部に出力
されることにより、メインメモリセルアレイ11に不良
が発生していても正常にデータの読み出しが行われる。
また、データを記憶させる場合にはデータの方向が上記
とは反対になるだけであり、メインメモリセルアレイ1
1に不良が発生していも正常にデータの記憶が行われる
。
とは反対になるだけであり、メインメモリセルアレイ1
1に不良が発生していも正常にデータの記憶が行われる
。
第1図は上記実施例のメモリ装置おけるメイン行デコー
ダ22の1本のメインワード線13に関係した部分の具
体的な構成を示す回路図である。図において、31は前
記アドレスバッファ2■から出力される複数ビットの行
アドレスが入力されるデコード回路としてのNANDゲ
ートである。このN A N、 Dゲート31の出力は
バッファとしてのインバータ32に供給される。このイ
ンバータ32の出力は、多結晶シリコンで構成されたヒ
ユーズ33を介してワード線駆動回路としてのインバー
タ34に入力される。上記インバータ34の出力は対応
するメインワード線13に印加される。上記ワード線1
3には、ワード線自体の容量や、ワード線に接続されて
いる前記メインメモリセル12によるワード線容量35
が存在している。さらに、上記インバータ34の入力端
とアースとの間にはNチャネルのMOSトランジスタ3
Bのソース、ドレイン間が挿入されている。このトラン
ジスタ3Gのゲートには電源電圧VCCが供給されてお
り、トランジスタ36はオン状態にされている。
ダ22の1本のメインワード線13に関係した部分の具
体的な構成を示す回路図である。図において、31は前
記アドレスバッファ2■から出力される複数ビットの行
アドレスが入力されるデコード回路としてのNANDゲ
ートである。このN A N、 Dゲート31の出力は
バッファとしてのインバータ32に供給される。このイ
ンバータ32の出力は、多結晶シリコンで構成されたヒ
ユーズ33を介してワード線駆動回路としてのインバー
タ34に入力される。上記インバータ34の出力は対応
するメインワード線13に印加される。上記ワード線1
3には、ワード線自体の容量や、ワード線に接続されて
いる前記メインメモリセル12によるワード線容量35
が存在している。さらに、上記インバータ34の入力端
とアースとの間にはNチャネルのMOSトランジスタ3
Bのソース、ドレイン間が挿入されている。このトラン
ジスタ3Gのゲートには電源電圧VCCが供給されてお
り、トランジスタ36はオン状態にされている。
このような構成でなる回路において、インバータ34の
出力が印加されるメインワード線■3及びこれに接続さ
れているメインメモリセルに不良が発生していなければ
、ヒユーズ33は切断されず、そのままの状態で残され
る。この状態のとき、前記アドレスバッファ21に行ア
ドレスが入力され、上記NANDゲート31の論理が成
立してその出力が“L”レベルになると、インバータ3
2の出力が“H”レベル、これに続くインバータ34の
出力が“L”レベルとなり、対応するメインワード線I
3が選択駆動される。このとき、ヒユーズ33とメイン
ワード線13との間にはインバータ34が介在している
ため、ヒユーズ33の抵抗成分とワード線容量35とか
らなる時定数は存在しなくなる。すなわち、ワード線駆
動回路としてのインバータ34の出力は遅延されること
なしにメインワード線13に伝達される。この結果、動
作の高速化を図ることができる。
出力が印加されるメインワード線■3及びこれに接続さ
れているメインメモリセルに不良が発生していなければ
、ヒユーズ33は切断されず、そのままの状態で残され
る。この状態のとき、前記アドレスバッファ21に行ア
ドレスが入力され、上記NANDゲート31の論理が成
立してその出力が“L”レベルになると、インバータ3
2の出力が“H”レベル、これに続くインバータ34の
出力が“L”レベルとなり、対応するメインワード線I
3が選択駆動される。このとき、ヒユーズ33とメイン
ワード線13との間にはインバータ34が介在している
ため、ヒユーズ33の抵抗成分とワード線容量35とか
らなる時定数は存在しなくなる。すなわち、ワード線駆
動回路としてのインバータ34の出力は遅延されること
なしにメインワード線13に伝達される。この結果、動
作の高速化を図ることができる。
他方、メインワード線13もしくはこれに接続されてい
るメインメモリセル12に不良が発生しているときには
ヒユーズ33が切断される。その切断方法としては、例
えばレーザー光を照射する方法が使用される。ヒユーズ
33が切断されているとき、NANDゲート31の論理
が成立し、その出力が“L″レベルなったとしても、ヒ
ユーズ33が切断されているためにインバータ32の出
力はインバータ34には伝達されない。さらに、トラン
ジスタ36がオン状態になっているので、インバータ3
4の入力端の電位はアース電位に設定される。このため
、このインバータ34の出力が印加されるメインワード
線13は常時、“H゛レベル固定され、このワード線1
3は選択駆動されることがない。このように、ヒユーズ
33を切断した場合には、ワード線13の電位がフロー
ティング状態にはならず、非選択(7) ”H” レベ
ルに固定される。このため、電源電圧の変動に対して強
固となり、安定な動作を達成することができる。
るメインメモリセル12に不良が発生しているときには
ヒユーズ33が切断される。その切断方法としては、例
えばレーザー光を照射する方法が使用される。ヒユーズ
33が切断されているとき、NANDゲート31の論理
が成立し、その出力が“L″レベルなったとしても、ヒ
ユーズ33が切断されているためにインバータ32の出
力はインバータ34には伝達されない。さらに、トラン
ジスタ36がオン状態になっているので、インバータ3
4の入力端の電位はアース電位に設定される。このため
、このインバータ34の出力が印加されるメインワード
線13は常時、“H゛レベル固定され、このワード線1
3は選択駆動されることがない。このように、ヒユーズ
33を切断した場合には、ワード線13の電位がフロー
ティング状態にはならず、非選択(7) ”H” レベ
ルに固定される。このため、電源電圧の変動に対して強
固となり、安定な動作を達成することができる。
第3図はこの発明の他の実施例に係るメモリの、前記メ
イン行デコーダ22の1本のメインワード線13に関係
した部分の具体的な構成を示す回路図である。この実施
例では、前記インバータ34の入力端とアースとの間に
もう1個のNチャネルのMOS)ランジスタ37のソー
ス、ドレイン間が挿入されている。このトランジスタ3
7のゲートには前記インバータ34の出力が供給される
。
イン行デコーダ22の1本のメインワード線13に関係
した部分の具体的な構成を示す回路図である。この実施
例では、前記インバータ34の入力端とアースとの間に
もう1個のNチャネルのMOS)ランジスタ37のソー
ス、ドレイン間が挿入されている。このトランジスタ3
7のゲートには前記インバータ34の出力が供給される
。
このような構成の回路では、ヒユーズ33が切断されて
おり、トランジスタ3Gによりインバータ34の入力端
の電位がアース電位に設定されているとき、インバータ
34の出力によりトランジスタ37はオン状態になる。
おり、トランジスタ3Gによりインバータ34の入力端
の電位がアース電位に設定されているとき、インバータ
34の出力によりトランジスタ37はオン状態になる。
このため、ワード線13の“H”レベルはインバータ3
4と上記トランジスタ37とでラッチされる。従って、
この実施例のメモリでは、電源電圧VCCが変動しても
、ワード線13の電位は常時、′H”レベルに固定され
る。このため、より電源電圧の変動に対して強固となる
。
4と上記トランジスタ37とでラッチされる。従って、
この実施例のメモリでは、電源電圧VCCが変動しても
、ワード線13の電位は常時、′H”レベルに固定され
る。このため、より電源電圧の変動に対して強固となる
。
第4図はこの発明のさらに他の実施例に係るメモリの、
前記メイン行デコーダ22の1本のメインワード線13
に関係した部分の具体的な構成を示す回路図である。こ
の実施例では、前記トランジスタ36の代わりに抵抗3
8を用いるようにしたものである。この抵抗38の値を
比較的高くすることにより、インバータ32もしくは3
4を介してアースに流れる電流を削減することができ、
低消費電流化を図ることができる。
前記メイン行デコーダ22の1本のメインワード線13
に関係した部分の具体的な構成を示す回路図である。こ
の実施例では、前記トランジスタ36の代わりに抵抗3
8を用いるようにしたものである。この抵抗38の値を
比較的高くすることにより、インバータ32もしくは3
4を介してアースに流れる電流を削減することができ、
低消費電流化を図ることができる。
第5図はこの発明のもう一つの実施例に係るメモリの、
前記メイン行デコーダ22の1本のメインワード線13
に関係した部分の具体的な構成を示す回路図である。こ
の実施例では、前記第1図の回路内のトランジスタ3B
のゲートに電源電圧VCCを供給する代わりに、データ
の読み出し期間の所定期間だけ“Hルベルにされるパル
ス信号φを供給するようにしたものである。
前記メイン行デコーダ22の1本のメインワード線13
に関係した部分の具体的な構成を示す回路図である。こ
の実施例では、前記第1図の回路内のトランジスタ3B
のゲートに電源電圧VCCを供給する代わりに、データ
の読み出し期間の所定期間だけ“Hルベルにされるパル
ス信号φを供給するようにしたものである。
このような構成の回路において、ヒユーズ33が切断さ
れているとき、データの読み出し期間の始めにパルス信
号φに基づいてトランジスタ3Bがオン状態になり、イ
ンバータ34の出力が“H”レベルに設定される。これ
により、トランジスタ37がオン状態になり、ワード線
13の“H”レベルがインバータ34とトランジスタ3
7とでラッチされる。
れているとき、データの読み出し期間の始めにパルス信
号φに基づいてトランジスタ3Bがオン状態になり、イ
ンバータ34の出力が“H”レベルに設定される。これ
により、トランジスタ37がオン状態になり、ワード線
13の“H”レベルがインバータ34とトランジスタ3
7とでラッチされる。
従って、パルス信号φが“L″レベル戻り、トランジス
タ36がオンからオフに変化してもワード線13の電位
は“H”レベルに固定される。
タ36がオンからオフに変化してもワード線13の電位
は“H”レベルに固定される。
なお、上記パルス信号φは、第6図のブロック図に示す
ように、前記アドレス変化検知回路25の出力パルスに
基づいて上記パルス信号φを発生するパルス信号発生回
路26を前記第2図のメモリに設けるようにすればよい
。また、上記パルス信号発生回路26にチップ選択信号
を供給して上記パルス信号φを発生させるようにするこ
とも可能である。
ように、前記アドレス変化検知回路25の出力パルスに
基づいて上記パルス信号φを発生するパルス信号発生回
路26を前記第2図のメモリに設けるようにすればよい
。また、上記パルス信号発生回路26にチップ選択信号
を供給して上記パルス信号φを発生させるようにするこ
とも可能である。
なお、この発明は上記各実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば、上記各実施例ではワード線13を選択駆動する際に
“L“レベルの信号を印加する場合について説明したが
、これはメモリセルの構成によっては選択駆動時に“H
”レベルの信号をワード線13に印加するようにしても
よい。この場合には、各実施例回路内のMOSトランジ
スタ3Gもしくは37あるいは抵抗38を用いて、前記
インバータ34の入力端の電位を“H”レベル、すなわ
ち電源電圧VCCに設定する必要がある。
く種々の変形が可能であることはいうまでもない。例え
ば、上記各実施例ではワード線13を選択駆動する際に
“L“レベルの信号を印加する場合について説明したが
、これはメモリセルの構成によっては選択駆動時に“H
”レベルの信号をワード線13に印加するようにしても
よい。この場合には、各実施例回路内のMOSトランジ
スタ3Gもしくは37あるいは抵抗38を用いて、前記
インバータ34の入力端の電位を“H”レベル、すなわ
ち電源電圧VCCに設定する必要がある。
また、上記各実施例のメモリではスペア行デコーダ23
については具体的に説明しなかったが1.これは不良行
に対応した行アドレスが入力されたときにスペアメモリ
セルアレイ16内のスペアワード線18が駆動されるよ
うに予めプログラムしておけばよい。
については具体的に説明しなかったが1.これは不良行
に対応した行アドレスが入力されたときにスペアメモリ
セルアレイ16内のスペアワード線18が駆動されるよ
うに予めプログラムしておけばよい。
[発明の効果]
以上説明したようにこの発明によれば、動作の高速化が
図れると共に安定した動作が達成できる半導体メモリ装
置を提供することができる。
図れると共に安定した動作が達成できる半導体メモリ装
置を提供することができる。
第1図はこの発明の一実施例のメモリ装置おける一部の
具体的な構成を示す回路図、第2図は上記実施例メモリ
の全体の構成を示すブロック図、第3図ないし第5図は
それぞれこの発明の異なる実施例による回路図、第6図
は上記第5図の実施例のメモリ装置で使用される回路の
構成を示すブロック図、第7図は従来のメモリ装置の一
部の構成を示す回路図である。 11・・・メインメモリセルアレイ、12・・・メイン
メモリセル、13・・・メインワード線、14.15・
・・ビット線対、1B・・・スペアメモリセルアレイ、
17・・・スペアメモリセル、18・・・スペアワード
線、19・・・ビット線初期化回路、20・・・列選択
回路、21・・・アドレスバッファ、22・・・メイン
行デコーダ、23・・・スペア行デコーダ、24・・・
列デコーダ、25・・・アドレス変化検知回路、2G・
・・パルス信号発生回路、31・・・NANDゲート、
32、34・・・インバータ、83・・・ヒユーズ、3
5・・・ワード線容量、38.37・・・MOSトラン
ジスタ、38・・・抵抗。 出願人代理人 弁理士 鈴江武彦 φ 第5図
具体的な構成を示す回路図、第2図は上記実施例メモリ
の全体の構成を示すブロック図、第3図ないし第5図は
それぞれこの発明の異なる実施例による回路図、第6図
は上記第5図の実施例のメモリ装置で使用される回路の
構成を示すブロック図、第7図は従来のメモリ装置の一
部の構成を示す回路図である。 11・・・メインメモリセルアレイ、12・・・メイン
メモリセル、13・・・メインワード線、14.15・
・・ビット線対、1B・・・スペアメモリセルアレイ、
17・・・スペアメモリセル、18・・・スペアワード
線、19・・・ビット線初期化回路、20・・・列選択
回路、21・・・アドレスバッファ、22・・・メイン
行デコーダ、23・・・スペア行デコーダ、24・・・
列デコーダ、25・・・アドレス変化検知回路、2G・
・・パルス信号発生回路、31・・・NANDゲート、
32、34・・・インバータ、83・・・ヒユーズ、3
5・・・ワード線容量、38.37・・・MOSトラン
ジスタ、38・・・抵抗。 出願人代理人 弁理士 鈴江武彦 φ 第5図
Claims (1)
- 【特許請求の範囲】 メインメモリセルアレイ及びスペア用のメモリセルアレ
イを有し、メインメモリセルアレイに不良が発生した際
にこれをワード線単位でスペア用のメモリセルアレイに
置換えるような冗長機能を有する半導体メモリ装置にお
いて、 上記メインメモリセルアレイ内のワード線を駆動するメ
イン行デコーダが、 行アドレスが供給されるデコード回路と、 上記デコード回路の出力が供給されるバッファと、 上記バッファの出力に応じて対応するワード線を駆動す
るワード線駆動回路と、 上記バッファの出力と上記ワード線駆動回路の入力との
間に挿入されたヒューズ回路と、 上記ワード線駆動回路の入力に接続され上記ヒューズ回
路が切断されているときにこのワード線駆動回路の入力
を所定電位に設定する電位設定手段とから構成されてな
ることを特徴とする半導体メモリ装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63076951A JPH01251397A (ja) | 1988-03-30 | 1988-03-30 | 半導体メモリ装置 |
US07/328,662 US4987560A (en) | 1988-03-30 | 1989-03-27 | Semiconductor memory device |
KR1019890004078A KR940006161B1 (ko) | 1988-03-30 | 1989-03-30 | 반도체 메모리장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63076951A JPH01251397A (ja) | 1988-03-30 | 1988-03-30 | 半導体メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01251397A true JPH01251397A (ja) | 1989-10-06 |
Family
ID=13620080
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63076951A Pending JPH01251397A (ja) | 1988-03-30 | 1988-03-30 | 半導体メモリ装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4987560A (ja) |
JP (1) | JPH01251397A (ja) |
KR (1) | KR940006161B1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0461098A (ja) * | 1990-06-29 | 1992-02-27 | Nec Ic Microcomput Syst Ltd | 半導体メモリ装置 |
US7239548B2 (en) | 2004-12-24 | 2007-07-03 | Spansion Llc | Method and apparatus for applying bias to a storage device |
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---|---|---|---|---|
KR930004179B1 (ko) * | 1990-05-18 | 1993-05-21 | 현대전자산업 주식회사 | 집적회로의 수정(repair) 회로 |
KR930006622B1 (ko) * | 1990-09-04 | 1993-07-21 | 삼성전자 주식회사 | 반도체 메모리장치 |
JP2782948B2 (ja) * | 1990-11-16 | 1998-08-06 | 日本電気株式会社 | 半導体メモリ |
FR2684206B1 (fr) * | 1991-11-25 | 1994-01-07 | Sgs Thomson Microelectronics Sa | Circuit de lecture de fusible de redondance pour memoire integree. |
US5424986A (en) * | 1991-12-19 | 1995-06-13 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with power-on reset control of disabled rows |
JP2501993B2 (ja) * | 1992-02-24 | 1996-05-29 | 株式会社東芝 | 半導体記憶装置 |
JP3268823B2 (ja) * | 1992-05-28 | 2002-03-25 | 日本テキサス・インスツルメンツ株式会社 | 半導体記憶装置 |
JP2630274B2 (ja) * | 1994-09-28 | 1997-07-16 | 日本電気株式会社 | 半導体記憶装置 |
US5999037A (en) * | 1997-07-31 | 1999-12-07 | International Business Machines Corporation | Circuit for operating a control transistor from a fusible link |
US8780604B2 (en) | 2012-06-28 | 2014-07-15 | International Business Machines Corporation | State sensing system for eFuse memory |
JP2015211326A (ja) * | 2014-04-25 | 2015-11-24 | 株式会社東芝 | プログラマブル論理回路および不揮発性fpga |
US20230223069A1 (en) * | 2022-01-12 | 2023-07-13 | Micron Technology, Inc. | Main word line drivers |
Citations (1)
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DE2925546A1 (de) * | 1979-06-25 | 1981-01-15 | Bayer Ag | Cumarinverbindungen sowie deren herstellung und verwendung als farbstoffe |
US4587638A (en) * | 1983-07-13 | 1986-05-06 | Micro-Computer Engineering Corporation | Semiconductor memory device |
JPS6020397A (ja) * | 1983-07-15 | 1985-02-01 | Toshiba Corp | 半導体メモリ |
US4829481A (en) * | 1985-08-20 | 1989-05-09 | Sgs-Thomson Microelectronics, Inc. | Defective element disabling circuit having a laser-blown fuse |
-
1988
- 1988-03-30 JP JP63076951A patent/JPH01251397A/ja active Pending
-
1989
- 1989-03-27 US US07/328,662 patent/US4987560A/en not_active Expired - Lifetime
- 1989-03-30 KR KR1019890004078A patent/KR940006161B1/ko not_active IP Right Cessation
Patent Citations (1)
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JPS6292200A (ja) * | 1985-08-20 | 1987-04-27 | エスジーエス―トムソン マイクロエレクトロニクス インク. | 半導体メモリで使用する行デコーダ回路 |
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Also Published As
Publication number | Publication date |
---|---|
KR940006161B1 (ko) | 1994-07-08 |
US4987560A (en) | 1991-01-22 |
KR890015270A (ko) | 1989-10-28 |
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