JPH01251397A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はランダムアクセス型の半導体メモリ装置に係
り、特にメインメモリセルアレイに不良が発生した際に
これをワード線単位でスペア用のメモリセルアレイに置
換えるような冗長機能を有する半導体メモリ装置に関す
る。

（従来の技術） 随時にデータの書込み、読み出しが可能なランダムアク
セスメモリ（ＲＡＭ）では、大容量になるにつれ、不良
セルを救済する目的で冗長機能が設けられることが多い
。この冗長機能とは、メインメモリセルアレイ内のメモ
リセルと同じ構成のメモリセルを有するスペアメモリセ
ルアレイを設け、メインメモリセルアレイ内のメモリセ
ルやワード線が不良の際に、これをワード線単位でスベ
アメモリセルアレイのものと切替えて使用することによ
り歩留り向上を図るものである。

このようなメインメモリセルアレイからスペアメモリセ
ルアレイへの切替えを行なうため、メインメモリセルア
レイ内のワード線を駆動するメイン行デコーダ内にはプ
ログラム可能な回路素子、例えばヒユーズが設けられて
いる。

第７図は従来のメモリ装置おけるメイン行デコーダの１
本のワード線に関係した部分の構成を示す回路図である
。図において、４１は図示しないアドレスバッファから
出力される複数ビットの行アドレスが入力されるデコー
ド回路としてのＮＡＮＤゲートである。このＮＡＮＤゲ
ート４１の出力はバッファとしてのインバータ４２を介
して、ワード線駆動回路としてのインバータ４３に入力
される。そして、このインバータ４３の出力は、例えば
多結晶シリコンで構成されたヒユーズ４４を介して対応
するワード線４５に印加される。なお、上記ワード線４
５には、ワード線自体の容量や、ワード線に接続された
図示しないメモリセルによるワード線容量４６が存在し
ている。

このような構成でなる回路において、上記インバータ４
３の出力が印加されるワード線４５及びこのワード線４
５に接続されているメモリセルに不良が発生していなけ
れば、ヒユーズ４４は切断されずそのままの状態で残さ
れる。この状態のとき、行アドレスが入力され、ＮＡＮ
Ｄゲート４１の論理が成立してその出力が“Ｌ”レベル
になると、インバータ４２の出力が″Ｈ″レベル、これ
に続くインバータ４３の出力が“Ｌ”レベルとなり、対
応するワード線４５が選択駆動される。

他方、上記ワード線４５もしくはこのワード線４５に接
続されているメモリセルに不良が発生しているときには
、ヒユーズ４４に例えばレーザー光が照射され、切断さ
れる。この状態のとき、ＮＡＮＤゲー）４１の論理が成
立し、その出力が“Ｌ“レベルになったとしても、ヒユ
ーズ４４が切断されているためにインバータ４３の出力
は伝達されず、ワード線４５は選択駆動されることがな
い。この場合、スペアメモリセルアレイ内のワード線を
駆動するスペア行デコーダ内では、これとは反対に上記
行アドレスが入力されたときにスペアメモリセルアレイ
内のワード線が駆動されるように予めプログラムされる
。

このようにして、メインメモリセルアレイの不良がスペ
アメモリセルアレイ内のメモリセルと置換えられる。

ところで、多結晶シリコンで構成された上記ヒユーズ４
４はある程度の抵抗成分を持っている。また、ワード線
４５にはワード線容量４Ｂが存在している。このワード
線容量４６は大容量化が進むにつれて大きくなる傾向に
ある。このため、従来のメモリ装置では、上記ヒユーズ
４４の抵抗成分と上記ワード線容量４Ｇとからなる時定
数が大きくなり、ワード線駆動回路としてのインバータ
４３の出力が大幅に遅延されてしまう。この結果、従来
のメモリ装置では動作の高速化が図れないという欠点が
ある。

さらに従来では、ヒユーズ４４を切断した場合、ワード
線４５が電位的にフローティング状態になるため、電源
電圧の変動に対して弱くなり、安定な動作が期待できな
いという欠点もある。

（発明が解決しようとする課題） このように、冗長機能を有する従来のメモリ装置では、
ワード線における信号の遅延により動作の高速化が図れ
ない、ワード線が電位的にフローティング状態になるた
めに安定な動作が期待できない、等の欠点がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、動作の高速化が図れると共に安定し
た動作が達成できる半導体メモリ装置を提供することに
ある。

［発明の構成コ （課題を解決するための手段） この発明の半導体メモリ装置は、メインメモリセルアレ
イ内のワード線を駆動するメイン行デコーダが、行アド
レスが供給されるデコード回路と、上記デコード回路の
出力が供給されるバッファと、上記バッファの出力に応
じて対応するワード線を駆動するワード線駆動回路と、
上記バッファの出力と上記ワード線駆動回路の入力との
間に挿入されたヒユーズ回路と、上記ワード線駆動回路
の入力に接続され上記ヒユーズ回路が切断されていると
きにこのワード線駆動回路の入力を所定電位に設定する
電位設定手段とから構成されてなることを特徴とする。

（作用） この発明では、バッファの出力とワード線駆動回路の入
力との間にヒユーズ回路を挿入し、ヒユーズ回路とワー
ド線とをワード線駆動回路で分離するようにしたので、
従来のようにヒユーズ回路の抵抗成分とワード線駆動回
路におけるワード線容量からなる時定数は存在しなくな
る。しかも、ヒユーズ回路が切断されているときにはワ
ード線駆動回路の入力を所定電位に設定するようにした
ので、ワード線駆動回路の出力すなわち、ワード線の電
位が一義的に決定され、ワード線が電位的にフローティ
ング状態になることが防止される。

（実施例） 以下、図面を参照してこの発明を実施例により説明する
。

第２図はこの発明をスタティック型半導体メモリに実施
した場合の全体の構成を示すブロック図である。図にお
いて、１１は複数個のスタティック型のメインメモリセ
ル１２が行列状に配置されたメインメモリセルアレイで
ある。このメインメモリセルアレイｌｌ内で同一行に配
置された複数個のメインメモリセルは複数本のメインワ
ード線１３のうちの１本に共通に接続されており、同一
列に配置された複数個のメインメモリセルは複数のビッ
ト線対１４．１５のうちの１組に共通に接続されている
。

１６は上記メインメモリセルアレイ１１内のメモリセル
もしくはメインワード線に不良が発生した際に、これら
と置換えられる上記メインメモリセルと同様に構成され
たスペアメモリセル１７が行列状に配置されたスペアメ
モリセルアレイである。このスペアメモリセルアレイ１
６内で同一行に配置された複数個のスペアメモリセルは
複数本のスペアワード線１８のうちの１本に共通に接続
されており、同一列に配置された複数個のスペアメモリ
セルは上記複数のビット線対１４．１５のうちの１組に
共通に接続されている。上記複数の各ビット線対１４．
１５にはそれぞれビット線初期化回路１９及び列選択回
路２０が接続されている。

２１はアドレスが入力されるアドレスバッファであり、
このアドレスバッファ２ｊの出力はメイン行デコーダ２
２、スペア行デコーダ２３、列デコーダ２４及びアドレ
ス変化検知回路２５にそれぞれ供給される。上記メイン
行デコーダ２２は上記アドレスバッファ２１の出力に基
づき、上記メインメモリセルアレイ１１内のメインワー
ド線１３を選択駆動する。また、上記スペア行デコーダ
２３は、冗長機能の使用時に上記アドレスバッファ２１
の出力に基づき、上記スペアメモリセルアレイ１６内の
スペアワード線１８を選択駆動、する。上記列デコーダ
２４は上記アドレスバッファ２１の出力に基づいて上記
複数の列選択回路２０のうちの１個を動作させ、対応す
るビット線対１４．１５の電位を選択する。また、上記
アドレス変化検知回路２５は、上記アドレスバッファ２
１の出力に基づいてアドレスが変化したことを検出し、
このアドレス変化に同期したパルス信号を発生する。こ
こで発生されたパルス信号は上記各ビット線初期化回路
１９に供給される。各ビット線初期化回路１９は上記パ
ルス信号を受け、上記メインメモリセル１１内のメイン
メモリセル１２もしくはスペアメモリセル１６内のスペ
アメモリセル１７からデータを読み出す直前に対応する
ビット線対の電位を同電位に初期化する。

このような構成でなるメモリにおいて、メインメモリセ
ルアレイ１１に不良が発生していなければ、新しいアド
レスが入力されることにより、まずビット線初期化回路
１９により各ビット線対１４．１５がそれぞれ同一電位
に初期化される。次に、そのときの入力アドレスに応じ
て、メイン行デコーダ２２によりメインメモリセルアレ
イｌｌ内の１本のメインワード線１３が駆動され、この
ワード線に接続された１行分のメインメモリセル１２が
選択され、各ビット線対１４．１５にそれぞれの記憶デ
ータが読み出される。また、列デコーダ２４及び列選択
回路２゜により１組のビット線対１４．１５が選択され
、この選択ビット線対のデータが図示しないセンスアン
プで増幅された後、出力回路を介して外部に出力される
ことによりデータの読み出しが行われる。

上記メインメモリセルアレイｌｌ内でメインワード線１
３もしくはメインメモリセル１２に不良が発生している
場合には、その不良が発生している行に対応したメイン
行デコーダ２２の部分がスペア行デコーダ２３に置換え
られる。従って、上記の不良が存在しているメインワー
ド線が選択されるような新しいアドレスが入力されたと
きには、メイン行デコーダ２２の代わりにスペア行デコ
ーダ２３によりスペアメモリセルアレイｌ［ｉ内の１本
のスペアワード線１８が駆動され、このワード線に接続
された１行分のスペアメモリセル１７が選択され、各ビ
ット線対１４．１５にそれぞれの記憶データが読み出さ
れる。そして上記の場合と同様に、列デコーダ２４及び
列選択回路２０により１組のビット線対１４．１５が選
択され、この選択ビット線対のデータが図示しないセン
スアンプで増幅された後、出力回路を介して外部に出力
されることにより、メインメモリセルアレイ１１に不良
が発生していても正常にデータの読み出しが行われる。

また、データを記憶させる場合にはデータの方向が上記
とは反対になるだけであり、メインメモリセルアレイ１
１に不良が発生していも正常にデータの記憶が行われる
。

第１図は上記実施例のメモリ装置おけるメイン行デコー
ダ２２の１本のメインワード線１３に関係した部分の具
体的な構成を示す回路図である。図において、３１は前
記アドレスバッファ２■から出力される複数ビットの行
アドレスが入力されるデコード回路としてのＮＡＮＤゲ
ートである。このＮ　Ａ　Ｎ、　Ｄゲート３１の出力は
バッファとしてのインバータ３２に供給される。このイ
ンバータ３２の出力は、多結晶シリコンで構成されたヒ
ユーズ３３を介してワード線駆動回路としてのインバー
タ３４に入力される。上記インバータ３４の出力は対応
するメインワード線１３に印加される。上記ワード線１
３には、ワード線自体の容量や、ワード線に接続されて
いる前記メインメモリセル１２によるワード線容量３５
が存在している。さらに、上記インバータ３４の入力端
とアースとの間にはＮチャネルのＭＯＳトランジスタ３
Ｂのソース、ドレイン間が挿入されている。このトラン
ジスタ３Ｇのゲートには電源電圧ＶＣＣが供給されてお
り、トランジスタ３６はオン状態にされている。

このような構成でなる回路において、インバータ３４の
出力が印加されるメインワード線■３及びこれに接続さ
れているメインメモリセルに不良が発生していなければ
、ヒユーズ３３は切断されず、そのままの状態で残され
る。この状態のとき、前記アドレスバッファ２１に行ア
ドレスが入力され、上記ＮＡＮＤゲート３１の論理が成
立してその出力が“Ｌ”レベルになると、インバータ３
２の出力が“Ｈ”レベル、これに続くインバータ３４の
出力が“Ｌ”レベルとなり、対応するメインワード線Ｉ
３が選択駆動される。このとき、ヒユーズ３３とメイン
ワード線１３との間にはインバータ３４が介在している
ため、ヒユーズ３３の抵抗成分とワード線容量３５とか
らなる時定数は存在しなくなる。すなわち、ワード線駆
動回路としてのインバータ３４の出力は遅延されること
なしにメインワード線１３に伝達される。この結果、動
作の高速化を図ることができる。

他方、メインワード線１３もしくはこれに接続されてい
るメインメモリセル１２に不良が発生しているときには
ヒユーズ３３が切断される。その切断方法としては、例
えばレーザー光を照射する方法が使用される。ヒユーズ
３３が切断されているとき、ＮＡＮＤゲート３１の論理
が成立し、その出力が“Ｌ″レベルなったとしても、ヒ
ユーズ３３が切断されているためにインバータ３２の出
力はインバータ３４には伝達されない。さらに、トラン
ジスタ３６がオン状態になっているので、インバータ３
４の入力端の電位はアース電位に設定される。このため
、このインバータ３４の出力が印加されるメインワード
線１３は常時、“Ｈ゛レベル固定され、このワード線１
３は選択駆動されることがない。このように、ヒユーズ
３３を切断した場合には、ワード線１３の電位がフロー
ティング状態にはならず、非選択（７）　”Ｈ”　レベ
ルに固定される。このため、電源電圧の変動に対して強
固となり、安定な動作を達成することができる。

第３図はこの発明の他の実施例に係るメモリの、前記メ
イン行デコーダ２２の１本のメインワード線１３に関係
した部分の具体的な構成を示す回路図である。この実施
例では、前記インバータ３４の入力端とアースとの間に
もう１個のＮチャネルのＭＯＳ）ランジスタ３７のソー
ス、ドレイン間が挿入されている。このトランジスタ３
７のゲートには前記インバータ３４の出力が供給される
。

このような構成の回路では、ヒユーズ３３が切断されて
おり、トランジスタ３Ｇによりインバータ３４の入力端
の電位がアース電位に設定されているとき、インバータ
３４の出力によりトランジスタ３７はオン状態になる。

このため、ワード線１３の“Ｈ”レベルはインバータ３
４と上記トランジスタ３７とでラッチされる。従って、
この実施例のメモリでは、電源電圧ＶＣＣが変動しても
、ワード線１３の電位は常時、′Ｈ”レベルに固定され
る。このため、より電源電圧の変動に対して強固となる
。

第４図はこの発明のさらに他の実施例に係るメモリの、
前記メイン行デコーダ２２の１本のメインワード線１３
に関係した部分の具体的な構成を示す回路図である。こ
の実施例では、前記トランジスタ３６の代わりに抵抗３
８を用いるようにしたものである。この抵抗３８の値を
比較的高くすることにより、インバータ３２もしくは３
４を介してアースに流れる電流を削減することができ、
低消費電流化を図ることができる。

第５図はこの発明のもう一つの実施例に係るメモリの、
前記メイン行デコーダ２２の１本のメインワード線１３
に関係した部分の具体的な構成を示す回路図である。こ
の実施例では、前記第１図の回路内のトランジスタ３Ｂ
のゲートに電源電圧ＶＣＣを供給する代わりに、データ
の読み出し期間の所定期間だけ“Ｈルベルにされるパル
ス信号φを供給するようにしたものである。

このような構成の回路において、ヒユーズ３３が切断さ
れているとき、データの読み出し期間の始めにパルス信
号φに基づいてトランジスタ３Ｂがオン状態になり、イ
ンバータ３４の出力が“Ｈ”レベルに設定される。これ
により、トランジスタ３７がオン状態になり、ワード線
１３の“Ｈ”レベルがインバータ３４とトランジスタ３
７とでラッチされる。

従って、パルス信号φが“Ｌ″レベル戻り、トランジス
タ３６がオンからオフに変化してもワード線１３の電位
は“Ｈ”レベルに固定される。

なお、上記パルス信号φは、第６図のブロック図に示す
ように、前記アドレス変化検知回路２５の出力パルスに
基づいて上記パルス信号φを発生するパルス信号発生回
路２６を前記第２図のメモリに設けるようにすればよい
。また、上記パルス信号発生回路２６にチップ選択信号
を供給して上記パルス信号φを発生させるようにするこ
とも可能である。

なお、この発明は上記各実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば、上記各実施例ではワード線１３を選択駆動する際に
“Ｌ“レベルの信号を印加する場合について説明したが
、これはメモリセルの構成によっては選択駆動時に“Ｈ
”レベルの信号をワード線１３に印加するようにしても
よい。この場合には、各実施例回路内のＭＯＳトランジ
スタ３Ｇもしくは３７あるいは抵抗３８を用いて、前記
インバータ３４の入力端の電位を“Ｈ”レベル、すなわ
ち電源電圧ＶＣＣに設定する必要がある。

また、上記各実施例のメモリではスペア行デコーダ２３
については具体的に説明しなかったが１．これは不良行
に対応した行アドレスが入力されたときにスペアメモリ
セルアレイ１６内のスペアワード線１８が駆動されるよ
うに予めプログラムしておけばよい。

［発明の効果］ 以上説明したようにこの発明によれば、動作の高速化が
図れると共に安定した動作が達成できる半導体メモリ装
置を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例のメモリ装置おける一部の
具体的な構成を示す回路図、第２図は上記実施例メモリ
の全体の構成を示すブロック図、第３図ないし第５図は
それぞれこの発明の異なる実施例による回路図、第６図
は上記第５図の実施例のメモリ装置で使用される回路の
構成を示すブロック図、第７図は従来のメモリ装置の一
部の構成を示す回路図である。 １１・・・メインメモリセルアレイ、１２・・・メイン
メモリセル、１３・・・メインワード線、１４．１５・
・・ビット線対、１Ｂ・・・スペアメモリセルアレイ、
１７・・・スペアメモリセル、１８・・・スペアワード
線、１９・・・ビット線初期化回路、２０・・・列選択
回路、２１・・・アドレスバッファ、２２・・・メイン
行デコーダ、２３・・・スペア行デコーダ、２４・・・
列デコーダ、２５・・・アドレス変化検知回路、２Ｇ・
・・パルス信号発生回路、３１・・・ＮＡＮＤゲート、
３２、３４・・・インバータ、８３・・・ヒユーズ、３
５・・・ワード線容量、３８．３７・・・ＭＯＳトラン
ジスタ、３８・・・抵抗。 出願人代理人　　弁理士　鈴江武彦 φ 第５図

Claims (1)

1. 【特許請求の範囲】 メインメモリセルアレイ及びスペア用のメモリセルアレ
   イを有し、メインメモリセルアレイに不良が発生した際
   にこれをワード線単位でスペア用のメモリセルアレイに
   置換えるような冗長機能を有する半導体メモリ装置にお
   いて、 上記メインメモリセルアレイ内のワード線を駆動するメ
   イン行デコーダが、 行アドレスが供給されるデコード回路と、 上記デコード回路の出力が供給されるバッファと、 上記バッファの出力に応じて対応するワード線を駆動す
   るワード線駆動回路と、 上記バッファの出力と上記ワード線駆動回路の入力との
   間に挿入されたヒューズ回路と、 上記ワード線駆動回路の入力に接続され上記ヒューズ回
   路が切断されているときにこのワード線駆動回路の入力
   を所定電位に設定する電位設定手段とから構成されてな
   ることを特徴とする半導体メモリ装置。