JPS6292200A - 半導体メモリで使用する行デコーダ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、冗長性を有する要素を備える集積回路、殊に
冗長な行あるいは列を備えた記憶回路に関する。

従来の技術並びに発明が解決すべき問題点集積記憶回路
メモリに冗長な行あるいは列を用いることは、従来技術
において周く知られるところである。

このような冗長性を付与する従来からの手法については
、アイイーイーイー（ＩＥＥＥ）　１９８１年刊行、ケ
ー。

コッコネ７　（Ｋ、　ＫＯｋｋｏｎｅｎ）ピー、オー、
シャープ（Ｐ。

０．５ｈａｒｐ）、アール、アルバース（Ｒ，Ａｌｂｅ
ｒｓ）、ジェー。

ピー、ディシャウ（Ｊ、　Ｐ、　Ｄｉｓｈａｗ）　ｘ　
７．　　ルイーズ（Ｆ。

Ｌｏｕ　１ｓｅ）およびアール、ジュー。スミス（Ｒ，
Ｊ、　Ｓｍ１ｔｈ）等による“高速スタティックＲＡＭ
のための冗長技術（Ｒｅｄｕｎｄａｎｃｙ　Ｔｅｃｈｎ
ｉｑｕｅｓ　ｆｏｒ　Ｆａｓｔ　ＳｔａｔｉｃＲａｍｓ
）′″国際ソリッドステート回路会議、技術論文抄録（
Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒ
ｓ、　Ｉｎｔｅｒｎａｔｉｏｎａｌ　５ｏｌｉｄＳｔａ
ｔｅ　Ｃ１ｒｃｕｉｔｓ　Ｃｏｎｆｅｒｅｎｃｅ　）の
第８０乃至８１頁に記載されている。このような従来の
方法によれば、レーザプログラミングあるいはこれと同
様の手法により、冗長部をアクティブ化にする回路は、
欠陥のある回路の番地を認識し、そのメモリアレイに含
まれる全ての正常な要素のデコーダを電気的にディスエ
イプルにするディスエイプル信号（“ＮＥＤ”）を送る
。こうして、欠陥のある要素のみならず他の全ての要素
がディスエイプルにされる。かくして、上記した欠陥の
あった番地として認識できるようにプログラムされた予
備の行あるいは列は、その出力信号を自由に発生できる
ようになる。二の手法の利点は、各欠陥ごとに、すなわ
ち、１つの予備の列あるいは行ごとにただひとつのデコ
ーダをプログラムするだけでよいことである。換言する
ならば、欠陥のある行あるいは列をディスエイプルにす
る必要はない。というのは、全ての行および列が電気的
にディスエイプルにされるからである。反面、この手法
についてよく知られている欠点は、デコーダが、欠陥−
のあるものだけではなく全ての行および列に接続されて
いるので、ディスエイプル信号（ＮＥＤ）が大きな容量
を駆動しなければならないことである。このために、補
修した要素は、正常な要素のためよりもより大きな応答
時間が必要になり、回路の仕様を、この余分な応答時間
を許容するように改変しなければないない。

スミス（Ｓｍｉｔｈ）、ベイト７　ン（Ｂａｔｅｍａｎ
）、シャープ（Ｓｈａｒｐ）　、ディシャウ（Ｄｉｓｈ
ａｗ）並びにスマドスキ（Ｓｍｕｄｓｋｉ）等によるエ
フニーエム（ＦＡＭ）１ｇ、３、アイニスニスシーシー
（ＩＳＳＣＣ）１９８２年の論文の第２５２頁および第
２５３頁に開示されている他の従来技術による回路では
、８つの選択された列の組み合わせからひとつの列だけ
をディスエイプルにする列ディスエイプル装置と共に行
に対してＮＥＤ方法を使用し、更に、列パストランジス
タに接続されたフユーズと直列に接続され且つ１０００
　ＭΩの容量を持つ極端に大きなプルダウン抵抗を使用
する。

問題点を解決するための手段 本発明は、利用可能な冗長要素を備えた回路において欠
陥のある要素をディスエイプルにするデコーダ回路に関
する。デコーダ回路の構成では、このデコーダ回路を通
る信号路上にフユーズが設けられ、更に、レーザ溶断フ
ユーズが溶断された場合のように信号路が高インピーダ
ンス状態にあるときに、デコーダの出力状態を制御する
不能化回路とが用いられる。本発明の特徴は、エネイブ
ルラインから接地電圧あるいは電源電圧までの低インピ
ーダンス路を予め用意することによって、回路に付き纏
う雑音を抑制することにある。

実施例 第１図は、前述した従来技術の例を図示しており、参照
番号１１０を付された括弧によって示されているメモリ
アレーと、参照番号２１０を付された括弧によって示さ
れている行の冗長セットとは、それぞれデコーダの組に
接続され、そして共通アドレスバス１０２に接続されて
いる。アドレスバスは、図中に参照番号１１１および１
１２で示される従来通りのデコーダのセットと、参照番
号２１１および２１２により示される予備のデコーダに
アドレスを転送する。従来公知の各デコーダは、付属す
る列あるいは行をディスエイプルする出力線をアクティ
ブ化にすることによって、その固有のアドレスに応答す
る。ひとつの行に欠陥があった場合は、その行はディス
エイプルされねばならず、ひとつの予備行が正しいアド
レスに応答するように“可能化”されなければならない
。図中の予備選択検知回路２０２は、上記した文献に示
される構成を有し、ライン２０１．２０２の何れかひと
つのライン上の予備デコーダからのアクティブ化信号に
応じて、一般の正常な要素をディスエイプルにするＮＥ
Ｄ信号を生成し、正常のメモリアレーの全てのデコーダ
をディスエイプルにする。この方法の問題点は、前述の
ように、それに接続されている多くの要舅のために、回
路２０２が巨大な容量負荷を駆動しなければならず、従
って、欠陥のある行がある場合のメモリの応答が、正常
な列に対応する場合のそれよりもより長い時間になる。

第２図は、他の従来技術に係る回路を部分的に示すもの
であり、単一の列選択信号が８ブロツクの各々のブロッ
クの１つの列をエネイブルする“８ブロツク′°メモリ
に、特に使用される。単純化のために、図中には２つの
ブロックのみを示している。ただひとつの列に欠陥があ
った場合は、８本の選択された列のうちのただ１本の行
のみをディスエイプルにすればよ（、残る７本の行を使
用することができる。

そのために、図中に示される回路から明らかなように、
デコーダ１２０の出力は８本のフユーズ１２２に直接接
続され、またそのフユーズ１２２の各々は、ヒツト線Ｂ
及び３．１２７および１２７　°に接続された１対のパ
ストランジスタ１２９および１２９′のゲートと直列に
接続されている。欠陥のある行に接続されている（１本
の）フユーズが溶断される。尚、フユーズは行あるいは
列のエネイブル線に（よ直列に接続されておらず、２基
のトランジスタゲートにのみ接続されていることに留意
すべきである。この場合、デコーダは２線の間隔ごとで
配列されているので、物理的に間隔が狭く、比較的僅か
な量の電流のみ流すことが可能である。フユーズの相応
の抵抗と比較的大きなパストランジスタのゲート容量と
によるＲＣ時定数のために、スイッチングタイムは悪い
。この回路の他の欠点は、抵抗１４３を介しての接地へ
電流路が１０００　ＭΩと極端に高インピーダンスであ
るために、この回路が雑音に敏感であり、その雑音が、
パストランジスタゲートとフユーズとの間のノード１４
１　に結合されることが避けられないことである。

さて、第３図は、本発明の実施例を示したものであり、
参照番号１２０によって示される１つの従来通りの行デ
コーダを示しており、アドレスバス上のアドレスに応答
する出力ノード１２１を形成する一般的なＮＡＮＤゲー
トを備えている。この場合の信号路は、デコーダ１２０
からフユーズ１２２を介してノード１２３へ至り、イン
バータ１２６を経由して出力ノード１２７へ到達する。

デコーダ回路は、要素１２０から１２６までの組み合わ
せである。この回路の他の要素は、一般的なＰチャネル
のプルアップトランジスタ１２５と、この回路の内部あ
るいは外部に在る補助要素によってノード１２７に結合
される雑音を表している要素１２８である。トランジス
タ１２５の大きさは、比較的小さな電流容量（例えば２
μＡ）を有する弱いトランジスタが選択される。こうし
て、通常の動作においては、ノード１２３の状態はノー
ド１２１の状態によって決定され、ＮＡＮＤゲート１２
０およびトランジスタ１２５の出力は、この回路の動作
には本来影響がない。このために、当然に謂うまでもな
く、またよく知られているように、ＮＡＮＤゲート１２
０を介して接地に至る電流路の電流容量は、トランジス
タ１２５の効果を抑制する。当業者は、このような効果
を達成する適切なパラメータのトランジスタを設計する
ことを容易にできるであろう。典型的な例として、電流
容量は２ｍＡである。

ノード１２７によって制御される行の内に欠陥のある要
素が在れば、例えば、レーザによって、あるいは、〜大
電流の使用あるいは他の公知の手段によってフユーズ１
２２を溶断する。こうして、デコーダ１２０は有効にノ
ード１２３から分離され、プルアップトランジスタ１２
５はノード１２３を電源電圧レベルに恒久的に保持する
。一方、インバータ１２６がノード１２７を普通の論理
“０”状態として、それが装備されている行をディスエ
イプルとする。この手法の利点は、インバータ１２６が
、電源電圧と接地電圧との何れに対しても比較的低い２
つの低インピーダンス状態を有し、要素１２８から伝播
する、あるいはこの行ラインに関係するいかなる雑音も
、インバータ１２６内のトランジスタの働きによって抑
制され、ノード１２７に制御される行は例え−瞬たりと
も雑音によってエネイブルあるいはディスエイプルされ
ない。

さて、第４図（ａ）並びに第４図（ｂ）として表示され
る図には、第２図のＮＡＮＤゲート１２０の替わりにＮ
ＯＲゲート１３０を使用した別の１対の実施例が示され
ている。第４図（ａ）においては、ＮＡＮＤゲートに代
わるＮ　ＯＲゲートの影響を補償するための追加インバ
ータ１２６′　と共に、プルダウントランジスタが用い
られている。第４図（ｂ）においては、やはり２基のイ
ンバータを用いるが、最終段はフユーズの後のプルアッ
プトランジスタであり、その後に１基のインバータが続
く。フユーズが溶断されたときは、出力段は第３図に示
したものと等しくなる。フユーズが溶断されていないと
きは、インバータ１２６は、正常な状態を確実にし、ト
ランジスタ１２５の影響を無効にする。

また、第４図（Ｃ）として示すものは、ＮＡＮＤゲート
の内部を示し、今度はその中で、接地から全てのＮチャ
ネルトランジスタ１３３を通して出力ノード１２１に至
る直列路上に、フユーズ１２２が位置している。

フユーズ１２２は、出力信号ＯＵＴを“１”にするノー
ド１２１の変化を阻害することによって、デコーダから
の信号を遮断する機能を示す。この機能のために、この
効果は、やはり出力信号の通過を遮断する効果がある。

第３図に示す実施例は、アクティブハイ”の入力と、や
はりアクティブハイ゛′の出ツノを有するデコーダの場
合の使用に適している。第４図（Ｃ）に示す実施例も、
同様に同じ条件で使用される。第４図（ａ）並びにら）
に示す実施例は、入力がアクティブロー″で出力がアク
ティブハイ”の場合に適用される。

この分野におけるこれらの工夫は、入力と出力の状態に
対する他のいかなる要望に対しても、この配列を容易に
変更することができる。

発明の効果 この発明の重要な実際的利点は、動作に際して、消費す
る余分の電力が極めて僅かであることである。

直流電流路は、ノード１２３すなわちインバータ１２６
の入力が、“ロー”に転じるときのみ、存在する。

これは、通常のメモリアレー（通常のデコーダ）に使用
されるデコーダにおいて発生するのみである。

アクティブ化になっていない全てのデコーダは、そのノ
ード１２３を電源電圧の通常レベルにおくので、トラン
ジスタ１２５にはいかなる電流も流れない。本発明に従
う回路の使用において消費される余計な電力は、ひとつ
のプルアップトランジスタの飽和電流のみであり、この
回路の他の使用において用いられるメモリアレーあるい
はデコーダの列の全てとは独立している。

本発明の他の利点は、デコーダの出力が常にインパーク
に直接接続されているので、デコーダ出力においては、
容量結合およびクロストークが抑制されることである。

第２図に示した従来技術による好ましからざる回路は、
他のソースからノード１２７′へ結合される雑音に敏感
なパストランジスタゲートのインピーダンスが高いこと
である。

本発明に従う回路が動作する速度に関しての唯一の効果
は、ノード１２３が“ロー”に駆動されるときにトラン
ジスタ１２５に打ち勝つために必要な時間が僅かことで
ある。何故ならば、トランジスタ１２５は小さな容量成
分を有する小型のトランジスタであり、第１図に示した
従前の回路の動作の遅れに比較して、その影響は僅かで
ある。

【図面の簡単な説明】

第１図は、従」−の冗長要崇を制御する手段を示す図で
あり、 第２図は、従来の池の技術を説明する図であり、第３図
は、本発明の一実施例を示すものであり、第４図（ａ）
乃至第４図（Ｃ）は、本発明の別の実施例を示すもので
ある。 〔主な参照番号〕 １１０　　・・・メモリアレー、 １１１．１１２　　・・・デコーダ、 １２０　　・・・ＮＡＮＤゲート（デコーダ）、１２２
　　・・・フユーズ、 １２５．１２９．１２９″、１３３　　・・・トランジ
スタ、１２６．１２６′・・・インバータ、 １３０　　・　・　・ＮＯＲゲート、 １４３　　・・・抵抗、 ２０２　　・・・予備選択検知回路、 ２１０　　・・・冗長列、

Claims (1)

1. 【特許請求の範囲】 （１）メモリマトリックスと該メモリマトリックスを制
   御する手段とを備えたランダムアクセスメモリであって
   、 各メモリマトリックスは、行番地範囲内にある行番地を
   各々有する複数の行と、前記列番地範囲に含まれる所定
   の列番地に応答して各々の行に制御信号を送るように各
   行に接続された行アクティブ化手段とを有しており、 更に、各々冗長行アクティブ化手段を備える少なくとも
   ２本の冗長行ラインを具備し、前記冗長行アクティブ化
   手段は、冗長ラインのうちの１本にアクティブ化信号を
   送り、また、前記冗長行アクティブ化手段の各々は、前
   記メモリマトリックス内の欠陥のある行を識別する前記
   列番地範囲内にあるプログラムされた欠陥行番地に応答
   するプログラム可能な番地認識手段を備えており、更に
   、前記複数の行の内少なくとも前記欠陥行番地を有する
   ひとつの行をインアクティブ化手段が設けられ、所定の
   欠陥行番地に対応するようにプログラムされた番地認識
   手段を備えたアクティブ化された冗長行が、同じ欠陥行
   番地を有する欠陥行に代わるようになされたランダムア
   クセスメモリにおいて、 前記複数の行のうちの少なくとも１つの行をインアクテ
   ィブ化する手段が、プログラム可能なインアクティブ化
   手段を複数備え、それぞれが行を恒久的にインアクティ
   ブ化にするために行アクティブ化手段に接続され、それ
   ぞれのインアクティブ化手段は、プログラムされた欠陥
   行番地に応答する前記プログラム可能な前記番地認識手
   段とは電気的に独立しており、前記複数の行のうちの前
   記ひとつの行番地に対応し、 更に、前記プログラム可能なインアクティブ化手段は、
   入力された行番地に応答するデコーダ回路から、通常前
   記デコーダ回路に接続されている制御線アクティブ化回
   路への信号路を遮断する手段と、前記制御線をインアク
   ティブ化にする不能化状態に前記制御線アクティブ化回
   路を強制的におく手段とを備え、 前記制御線アクティブ化回路が、前記制御線に直接接続
   され、２つの低インピーダンス状態のうちのひとつにあ
   る低インピーダンス出力を含む ことを特徴とするランダムアクセスメモリ。（２）前記
   信号路遮断手段がレーザ溶断に適したフューズであり、
   前記不能化手段が、制御線アクティブ化回路の入力と電
   流供給端子との間に導電路を形成するように恒久的に付
   勢される所定のインピーダンスを有するトランジスタを
   備え、 前記フューズが溶断された場合は、前記制御線アクティ
   ブ化回路の入力が前記不能化手段にのみ接続されること
   を特徴とする特許請求の範囲第１項に記載のランダムア
   クセスメモリ。 （３）前記信号路遮断手段が、電流供給端子と切換ノー
   ドとの間に直列接続されたトランジスタの直列路上にあ
   るデコーダ回路内に位置し、それによって、通常の導通
   状態から非導通状態への前記信号路遮断手段の変化によ
   り、前記トランジスタの前記直列路が、インアクティブ
   状態からアクティブ状態へ前記切換ノードが変化するこ
   とを遮断することを特徴とする特許請求の範囲第１項に
   記載のランダムアクセスメモリ。