JPS59157892A - 冗長回路 - Google Patents
冗長回路Info
- Publication number
- JPS59157892A JPS59157892A JP58032285A JP3228583A JPS59157892A JP S59157892 A JPS59157892 A JP S59157892A JP 58032285 A JP58032285 A JP 58032285A JP 3228583 A JP3228583 A JP 3228583A JP S59157892 A JPS59157892 A JP S59157892A
- Authority
- JP
- Japan
- Prior art keywords
- decoder
- node
- defective
- output
- fuse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はトランジスタを用いた半導体メモリであって、
冗長回路を持つメモリの回路に関するものである。
冗長回路を持つメモリの回路に関するものである。
近年、半導体メモリは大容量化の方向へと発展している
。この大容量化は、より微細な素子、配線技術の開発と
、チップ面積の増大とで達成されている。この微細化に
よシ製造ラインで発生する微少なゴミ等も欠陥の発生源
となって米だ。たとえば、２μｍの素子及び配線に２ｔ
ｉｍ和度のゴミの付着は致命的な欠陥となり、単位面積
当りの欠陥密度を増大させることとなってきた。
。この大容量化は、より微細な素子、配線技術の開発と
、チップ面積の増大とで達成されている。この微細化に
よシ製造ラインで発生する微少なゴミ等も欠陥の発生源
となって米だ。たとえば、２μｍの素子及び配線に２ｔ
ｉｍ和度のゴミの付着は致命的な欠陥となり、単位面積
当りの欠陥密度を増大させることとなってきた。
一方チツブ面積の増大は当然チップ当シの欠陥数を増大
することになる。このためにメモリが大容量化されるに
従ってチップ当りの欠陥発生率は幾可級数的に大きくな
ることは明白である。このようなことから、大容量化さ
れることで無欠陥のチップの歩留が急速に低下すること
は製造技術の向上によっても避けることができない。こ
のような困碓全解決するために冗長回路をチップ内に入
れ、欠陥を救済することが導入されはじめている。
することになる。このためにメモリが大容量化されるに
従ってチップ当りの欠陥発生率は幾可級数的に大きくな
ることは明白である。このようなことから、大容量化さ
れることで無欠陥のチップの歩留が急速に低下すること
は製造技術の向上によっても避けることができない。こ
のような困碓全解決するために冗長回路をチップ内に入
れ、欠陥を救済することが導入されはじめている。
メモリの不良はチップの有効面積の過半数を占めるメモ
リマトリックス部に発生しやすく、マトリックス部に発
生した欠陥は１ビツトまたは少数の矢数ビットのみのを
不良とすることから、欠陥ビットを含む行又は列を冗長
回路として用意された救済用の行又は列と入れ替ること
により欠陥を救済しようとする方法である。従来より知
られている冗長回路への書込はヒ１．−ズと呼ばれる導
体に大電流を流し溶断させるか、レーザーでヒユーズを
切るかの方法が取られている。電流で解析する方法は大
電流を流すため比較的高い電圧をかけること及び大きな
トランジスタが必要とされるため大容量化には適さず、
レーザーで書き込む方法が多く用いられ−Ｃいる。
リマトリックス部に発生しやすく、マトリックス部に発
生した欠陥は１ビツトまたは少数の矢数ビットのみのを
不良とすることから、欠陥ビットを含む行又は列を冗長
回路として用意された救済用の行又は列と入れ替ること
により欠陥を救済しようとする方法である。従来より知
られている冗長回路への書込はヒ１．−ズと呼ばれる導
体に大電流を流し溶断させるか、レーザーでヒユーズを
切るかの方法が取られている。電流で解析する方法は大
電流を流すため比較的高い電圧をかけること及び大きな
トランジスタが必要とされるため大容量化には適さず、
レーザーで書き込む方法が多く用いられ−Ｃいる。
第１図は従来よシ知られている救済法を示す図である。
Ｃ１は欠陥ビットが存在する行又は列デコーダ（以下欠
陥デコーダと呼ぶ）を示しＣ２は欠陥デコーダを置き換
えるデコーダ（以下スペアデコーダと呼ぶ）を示す。各
デコーダはトランジスタＱ０５〜Ｑ０９又はＱｓｏｓ
〜ＱＳ１２からナルノア部、トランジスタＱｏｓとＱＯ
４又はＱｓｏｓ。
陥デコーダと呼ぶ）を示しＣ２は欠陥デコーダを置き換
えるデコーダ（以下スペアデコーダと呼ぶ）を示す。各
デコーダはトランジスタＱ０５〜Ｑ０９又はＱｓｏｓ
〜ＱＳ１２からナルノア部、トランジスタＱｏｓとＱＯ
４又はＱｓｏｓ。
とＱ６ｏ４からなるノア部出力Ｎ３又はＮＳ３の逆相信
号を出すインバータ部及びトランジスタＱ０１゜ＱＯ２
又はＱｓｏｚ、Ｑｓｏ２からなる出力部から構成されて
いる。両デコーダーにノア部に入力される信号Ｇはメモ
リが非選択状態の時ルベルとなる信号であり、この時す
べてのワード線全非選択状態とするためである。スペア
デコーダＣ２のノア部の入力とし１３組のアドレスの正
補信号（ＡＯＩ ＩＱ）ｌ （Ａｌｌ 人ｔ ）、（
Ａ２．に２）が共に入力されているためこのスペアデコ
ーダＣ２を使用していなければ必らず接点Ｎｓ３を＼レ
ベルにするため常に非選択状態となっている。今欠陥デ
コーダＣ１のアドレス入力に（Ａｏ、Ａｌ。
号を出すインバータ部及びトランジスタＱ０１゜ＱＯ２
又はＱｓｏｚ、Ｑｓｏ２からなる出力部から構成されて
いる。両デコーダーにノア部に入力される信号Ｇはメモ
リが非選択状態の時ルベルとなる信号であり、この時す
べてのワード線全非選択状態とするためである。スペア
デコーダＣ２のノア部の入力とし１３組のアドレスの正
補信号（ＡＯＩ ＩＱ）ｌ （Ａｌｌ 人ｔ ）、（
Ａ２．に２）が共に入力されているためこのスペアデコ
ーダＣ２を使用していなければ必らず接点Ｎｓ３を＼レ
ベルにするため常に非選択状態となっている。今欠陥デ
コーダＣ１のアドレス入力に（Ａｏ、Ａｌ。
λ２）が入力されているとした時、欠陥デコーダＣ１を
スペアデコーダＣ２におきかえる方法を示す。まずレー
ザーによりスペアデコーダＣ２のヒユーズｆ Ｓ ５．
ｆ Ｓ ３． ｆ Ｓ ２ を切断するとスペアデ
コーダーはＡｏ、Ａｌ、λ２．（Ｗ が共に＼のときの
みノア部節点Ｎ ｓ Ｂｆ高レベルとしデコーダが選択
される。一方この時にかぎってのみ欠陥デコー・ダＣ１
もノア部Ｎ３はルベルとなることから欠陥デコーダＣ１
がスペアデコーダＣ２に写し取られたことになる。−万
欠陥デコーダのヒユーズｆｘ１を切断することによシ接
点Ｎｉｌは電位の供給手段がなくリーク等のため０電位
を保つことになｐ欠陥デコーダは常に非選択状態となシ
欠陥デコーダＣ１が完全に０２へのコピーが完了し、欠
陥デコーダの出力は非活性化される。
スペアデコーダＣ２におきかえる方法を示す。まずレー
ザーによりスペアデコーダＣ２のヒユーズｆ Ｓ ５．
ｆ Ｓ ３． ｆ Ｓ ２ を切断するとスペアデ
コーダーはＡｏ、Ａｌ、λ２．（Ｗ が共に＼のときの
みノア部節点Ｎ ｓ Ｂｆ高レベルとしデコーダが選択
される。一方この時にかぎってのみ欠陥デコー・ダＣ１
もノア部Ｎ３はルベルとなることから欠陥デコーダＣ１
がスペアデコーダＣ２に写し取られたことになる。−万
欠陥デコーダのヒユーズｆｘ１を切断することによシ接
点Ｎｉｌは電位の供給手段がなくリーク等のため０電位
を保つことになｐ欠陥デコーダは常に非選択状態となシ
欠陥デコーダＣ１が完全に０２へのコピーが完了し、欠
陥デコーダの出力は非活性化される。
しかしながら従来の方法によれば切シ放たれたデコーダ
出力は高インピーダンス状態になっておシ、リーク電流
でおおむね非選択状態を保つのみである。従って電源変
動あるいは容量性の結合で動作時に雑音が入る等によっ
て切シ放たれたデコーダ出力は一定のレベルではなく時
としてトランジスタのしきい値を超えることがあり得る
。欠陥デコーダに結線されたメモリセル群は、読み出さ
れることはないためその記憶情報が破壊されることを恐
れる必要はないが、他のセルの回路動作悪影響を与える
。例えばビット線の電荷がセルあるいはＩ１０バスへリ
ークすることなどでビット線の高レベルの低下を起す。
出力は高インピーダンス状態になっておシ、リーク電流
でおおむね非選択状態を保つのみである。従って電源変
動あるいは容量性の結合で動作時に雑音が入る等によっ
て切シ放たれたデコーダ出力は一定のレベルではなく時
としてトランジスタのしきい値を超えることがあり得る
。欠陥デコーダに結線されたメモリセル群は、読み出さ
れることはないためその記憶情報が破壊されることを恐
れる必要はないが、他のセルの回路動作悪影響を与える
。例えばビット線の電荷がセルあるいはＩ１０バスへリ
ークすることなどでビット線の高レベルの低下を起す。
あるいはＣＭＯＳメモリでは消費電力が小さく特にスタ
ンドバイ時の電流は数μＡと小さいことが特長であるが
、このような機能に対しても前述のリークによってスタ
ンドバイ時のリーク電流が増加してし甘うことになる。
ンドバイ時の電流は数μＡと小さいことが特長であるが
、このような機能に対しても前述のリークによってスタ
ンドバイ時のリーク電流が増加してし甘うことになる。
本発明はこのような欠陥デコーダが救済された時、切シ
けなされたデコーダの出力、即ちワード線あるいはＩｌ
ｏ スイッチゲート等の電位を安定化を計る手段を提供
することである。以下本発明を実施例に従って説明する
。
けなされたデコーダの出力、即ちワード線あるいはＩｌ
ｏ スイッチゲート等の電位を安定化を計る手段を提供
することである。以下本発明を実施例に従って説明する
。
第２図は本発明の実施例の一つを示すものである。図に
は通常のデコーダをのみ示しておシ、第一図と同様の入
力を持つとする。又同一記号のトランジスタ及び節点は
第一図欠陥デコーダと同一機能を有する。従って非選択
時はノア部トランジスタＱｏｓ〜Ｑｏｏの内少くとも一
つ以上が導通状態にあシノア部節点Ｎ３は＼レベルとな
シ、インバータ一部節点Ｎ２、ドライバ一部節点Ｎ１は
各々ルベル＼レベルとなっている。選択状態ではノア部
入力トランジスタＱｏｒ＋〜ＱＯ９はすべて非導通でち
り節点Ｎ３はルベルであり従って節点Ｎ２．Ｎｌは各々
＼、ルベルとなる。
は通常のデコーダをのみ示しておシ、第一図と同様の入
力を持つとする。又同一記号のトランジスタ及び節点は
第一図欠陥デコーダと同一機能を有する。従って非選択
時はノア部トランジスタＱｏｓ〜Ｑｏｏの内少くとも一
つ以上が導通状態にあシノア部節点Ｎ３は＼レベルとな
シ、インバータ一部節点Ｎ２、ドライバ一部節点Ｎ１は
各々ルベル＼レベルとなっている。選択状態ではノア部
入力トランジスタＱｏｒ＋〜ＱＯ９はすべて非導通でち
り節点Ｎ３はルベルであり従って節点Ｎ２．Ｎｌは各々
＼、ルベルとなる。
今このデコーダーが欠陥デコーダであるならば負荷トラ
ンジスタＱｌ１１と出力節点Ｎｉに直列に入ったヒユー
ズ７１ｘ；＠切断することによ、す、このデコーダーを
非活性化し常に非選択状態にする。
ンジスタＱｌ１１と出力節点Ｎｉに直列に入ったヒユー
ズ７１ｘ；＠切断することによ、す、このデコーダーを
非活性化し常に非選択状態にする。
この時欠陥デコーダーが非選択状態の入力がノア部に入
力されていればドライバ一部出力節点Ｎ１はトランジス
タＱＯ２が導通状態であるので節点Ｎ】１２は低インピ
ーダンスで接地電位が与えられる。欠陥デコーダーが選
択されるアドレス入力が入った時のみデコーダー出力は
一時高インピーダンス状態となるが非選択時に充分な接
地レベルが与えられているために出力がノイズ等でしき
いちレベルを超える可能性はなく安定な非選択状態が得
られる。特にＣＭＯＳメモリでは非選択時の消費電力を
小さくおさえる時には、本発明によればこの状態でのデ
コーダー出力は低インピーダンスで接地レベルが与えら
れており問題ない。
力されていればドライバ一部出力節点Ｎ１はトランジス
タＱＯ２が導通状態であるので節点Ｎ】１２は低インピ
ーダンスで接地電位が与えられる。欠陥デコーダーが選
択されるアドレス入力が入った時のみデコーダー出力は
一時高インピーダンス状態となるが非選択時に充分な接
地レベルが与えられているために出力がノイズ等でしき
いちレベルを超える可能性はなく安定な非選択状態が得
られる。特にＣＭＯＳメモリでは非選択時の消費電力を
小さくおさえる時には、本発明によればこの状態でのデ
コーダー出力は低インピーダンスで接地レベルが与えら
れており問題ない。
第３図は本発明の他の実施例を示すものであり第１図、
第２図と同様に同一名のトランジスタ、節点は同一機能
を示す。本実施例は非活性化のヒユーズｆ１３’ｚイン
バータ部の節点Ｎ２とトランジスタＱＯ４の間に直列に
入れである。ヒユーズｆｘａが切断されると節点Ｎ２は
トランジスタＱ０３によシ常にルベルを出し従って出力
Ｎ１は常に＼レベルを低インピーダンスで出すことが可
能となる。本発明によれば欠陥デコーダーの内部節点を
非選択時の入力が入ったはすべて非選時のレベルを与え
うるが、選択すべき入力が入っても選択レベルを与える
電流パスの少くとも一つへヒユーズを入れ、これを切断
することで内部節点が選択レベルになること 放ぎデコ
ーダー出力を少くとも常に高インピーダンス状態を避け
ることが可能となる。
第２図と同様に同一名のトランジスタ、節点は同一機能
を示す。本実施例は非活性化のヒユーズｆ１３’ｚイン
バータ部の節点Ｎ２とトランジスタＱＯ４の間に直列に
入れである。ヒユーズｆｘａが切断されると節点Ｎ２は
トランジスタＱ０３によシ常にルベルを出し従って出力
Ｎ１は常に＼レベルを低インピーダンスで出すことが可
能となる。本発明によれば欠陥デコーダーの内部節点を
非選択時の入力が入ったはすべて非選時のレベルを与え
うるが、選択すべき入力が入っても選択レベルを与える
電流パスの少くとも一つへヒユーズを入れ、これを切断
することで内部節点が選択レベルになること 放ぎデコ
ーダー出力を少くとも常に高インピーダンス状態を避け
ることが可能となる。
第１図は従来の冗長回路のデコーダー０１とスペアデコ
ーダーＣ２ｉ示し、第２図、８ｇ３図は本発明のデコー
ダ一部を示す。 なお図において、Ｑ＋１１．ＱＯ２，・・・・・・、Ｑ
ｏｏ。 ＱＳＯＩ、ＱＳＯ２，・・・、ＱＳ１２はトランジスタ
、ｆｓｌ、ｆｓ２．・・・・・・、ｆｓａはヒユーズ、
を示す。 竿ＦＩＺ Ａ２ Ａｔ ％２ Ｃ３ 峯Ｙ回
ーダーＣ２ｉ示し、第２図、８ｇ３図は本発明のデコー
ダ一部を示す。 なお図において、Ｑ＋１１．ＱＯ２，・・・・・・、Ｑ
ｏｏ。 ＱＳＯＩ、ＱＳＯ２，・・・、ＱＳ１２はトランジスタ
、ｆｓｌ、ｆｓ２．・・・・・・、ｆｓａはヒユーズ、
を示す。 竿ＦＩＺ Ａ２ Ａｔ ％２ Ｃ３ 峯Ｙ回
Claims (1)
- レーザーを用いてデコーダー内部にあるヒユーズ全切断
することにより欠陥デコーダを非活性化させる冗長回路
において、該ヒーーズを電源又は接地端子と出力節点と
の間にトランジスタと直列に配置したことを特徴とする
冗長回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58032285A JPS59157892A (ja) | 1983-02-28 | 1983-02-28 | 冗長回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58032285A JPS59157892A (ja) | 1983-02-28 | 1983-02-28 | 冗長回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59157892A true JPS59157892A (ja) | 1984-09-07 |
| JPH03716B2 JPH03716B2 (ja) | 1991-01-08 |
Family
ID=12354688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58032285A Granted JPS59157892A (ja) | 1983-02-28 | 1983-02-28 | 冗長回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59157892A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60195797A (ja) * | 1984-03-16 | 1985-10-04 | Mitsubishi Electric Corp | 半導体記憶装置の冗長回路 |
| JPS6292200A (ja) * | 1985-08-20 | 1987-04-27 | エスジーエス―トムソン マイクロエレクトロニクス インク． | 半導体メモリで使用する行デコーダ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57198593A (en) * | 1981-05-29 | 1982-12-06 | Hitachi Ltd | Memory circuit |
-
1983
- 1983-02-28 JP JP58032285A patent/JPS59157892A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57198593A (en) * | 1981-05-29 | 1982-12-06 | Hitachi Ltd | Memory circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60195797A (ja) * | 1984-03-16 | 1985-10-04 | Mitsubishi Electric Corp | 半導体記憶装置の冗長回路 |
| JPH0348599B2 (ja) * | 1984-03-16 | 1991-07-24 | Mitsubishi Electric Corp | |
| JPS6292200A (ja) * | 1985-08-20 | 1987-04-27 | エスジーエス―トムソン マイクロエレクトロニクス インク． | 半導体メモリで使用する行デコーダ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03716B2 (ja) | 1991-01-08 |
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