JP3073747B2 - 半導体メモリで使用する行デコーダ回路 - Google Patents
半導体メモリで使用する行デコーダ回路Info
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Static Random-Access Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、冗長性を有する要素を備える集積回路、殊
に冗長な行あるいは列を備えた記憶回路で使用するデコ
ーダ回路に関する。 従来の技術並びに発明が解決すべき問題点 集積記憶回路メモリに冗長な行あるいは列を用いるこ
とは、従来技術において周く知られるところである。 このような冗長性を付与する従来からの手法について
は、アイイーイーイー（IEEE）1981年刊行、ケー．コッ
コネン（K.Kokkonen）ピー．オー．シャープ（P.O.Shar
p）、アール．アルバース（R.Albers）、ジェー．ピ
ー．ディシャウ（J.P.Dishaw）エフ．ルイーズ（F.Loui
se）およびアール．ジェー．スミス（R.J.Smith）等に
よる“高速スタティックRAMのための冗長技術（Redunda
ncy Techniques for Fast StaticRams）”国際シリッド
ステート回路会議、技術論文抄録（Digest of Technica
l Papers,international Solid State Circuits Confer
ence）の第80乃至81頁に記載されている。このような従
来の方法によれば、レーザプログラミングあるいはこれ
と同様の手法により、冗長部をアクティブ化にする回路
は、欠陥のある回路の番地を認識し、そのメモリアレイ
に含まれる全ての正常な要素のデコーダを電気的にディ
スエイブルにするディスエイブル信号（“NED"）を送
る。こうして、欠陥のある要素のみならず他の全ての要
素がディスエイブルにされる。かくして、上記した欠陥
のあった番地として認識できるようにプログラムされた
予備の行あるいは列は、その出力信号を自由に発生でき
るようになる。この手法の利点は、各欠陥ごとに、すな
わち、１つの予備の列あるいは行ごとにただひとつのデ
コーダをプログラムするだけでよいことである。換言す
るならば、欠陥のある行あるいは列をディスエイブルに
する必要はない。というのは、全ての行および列が電気
的にディスエイブルにされるからである。反面、この手
法についてよく知られている欠点は、デコーダが、欠陥
のあるものだけではなく全ての行および列に接続されて
いるので、ディスエイブル信号（NED）が大きな容量を
駆動しなければならないことである。このために、補修
した要素は、正常な要素のためよりもより大きな応答時
間が必要になり、回路の仕様を、この余分な応答時間を
許容するように改変しなければならない。 スミス（Smith）、ベイトマン（Bateman）、シャープ
（Sharp）、ディシャウ（Dishaw）並びにスマドスキ（S
mudski）等によるエフエーエム（FAM）18.3、アイエス
エスシーシー（ISSCC）1982年の論文の第252頁および第
253頁に開示されている他の従来技術による回路では、
８つの選択された列の組み合わせからひとつの列だけを
ディスエイブルにする列ディスエイブル装置と共に行に
対してNED方法を使用し、更に、列パストランジスタに
接続されたフューズと直列に接続され且つ1000MΩの容
量を持つ極端に大きなプルダウン抵抗を使用する。 問題点を解決するための手段 本発明は、利用可能な冗長要素を備えた回路において
欠陥のある要素をディスエイブルにするデコーダ回路に
関する。デコーダ回路の構成では、このデコーダ回路を
通る信号路上にフューズが設けられ、更に、レーザ溶断
フューズが溶断された場合のように信号路が高インピー
ダンス状態にあるときに、デコーダの出力状態を制御す
る不能化回路とが用いられる。本発明の特徴は、エネイ
ブルラインから接地電圧あるいは電源電圧までの低イン
ピーダンス路を予め用意することによって、回路に付き
纒う雑音を抑制することにある。 実施例 第１図は、前述した従来技術の例を図示しており、参
照番号110を付された括弧によって示されているメモリ
アレーと、参照番号210を付された括弧によって示され
ている行の冗長セットとは、それぞれデコーダの組に接
続され、そして共通アドレスバス102に接続されてい
る。アドレスバスは、図中に参照番号111および112で示
される従来通りのデコーダのセットと、参照番号211お
よび212により示される予備のデコーダにアドレスを転
送する。従来公知の各デコーダは、付属する列あるいは
行をディスエイブルする出力線をアクティブ化にするこ
とによって、この固有のアドレスに応答する。ひとつの
行に欠陥があった場合は、その行はディスエイブルされ
ねばならず、ひとつの予備行が正しいアドレスに応答す
るように“可能化”されなければならない。図中の予備
選択検知回路202は、上記した文献に示される構成を有
し、ライン201、202の何れかひとつのライン上の予備デ
コーダからのアクティブ化信号に応じて、一般の正常な
要素をディスエイブルにするNED信号を生成し、正常の
メモリアレーの全てのデコーダをディスエイブルにす
る。この方法の問題点は、前述のように、それに接続さ
れている多くの要素のために、回路202が巨大な容量負
荷を駆動しなければならず、従って、欠陥のある行があ
る場合のメモリの応答が、正常な列に応答する場合のそ
れより長い時間になる。 第２図は、他の従来技術に係る回路を部分的に示すも
のであり、単一の列選択信号が８ブロックの各々のブロ
ックの１つの列をエネイブルする“８ブロック”メモリ
に、特に使用される。単純化のために、図中には２つの
ブロックのみを示している。ただひとつの列に欠陥があ
った場合は、８本の選択された列のうちのただ１本の行
のみをディスエイブルにすればよく、残る７本の行を使
用することができる。そのために、図中に示される回路
から明らかなように、デコーダ120の出力は８本のフュ
ーズ122に直接接続され、またそのフューズ122の各々
は、ヒット線Ｂ及び、127および127′に接続された１
対のパストランジスタ129および129′のゲートと直列に
接続されている。欠陥のある行に接続されている（１本
の）フューズが溶断される。尚、フューズは行あるいは
列のエネイブル線には直列に接続されておらず、２基の
トランジスタゲートにのみ接続されていることに留意す
べきである。この場合、デコーダは２線の間隔ごとで配
列されているので、物理的に間隔が狭く、比較的僅かな
量の電流のみ流すことが可能である。フューズの相応の
抵抗と比較的大きなパストランジスタのゲート容量とに
よるRC時定数のために、スイッチングタイムは悪い。こ
の回路の他の欠点は、抵抗143を介しての接地へ電流路
が1000MΩと極端に高インピーダンスであるために、こ
の回路が雑音に敏感であり、その雑音が、パストランジ
スタゲートとフューズとの間のノード141に結合される
ことが避けられないことである。 さて、第３図は、本発明の実施例を示したものであ
り、参照番号120によって示される１つの従来通りの行
デコーダを示しており、アドレスバス上のアドレスに応
答する出力ノード121を形成する一般的なNANDゲートを
備えている。この場合の信号路は、デコーダ120からフ
ューズ122を介してノード123へ至り、インバータ126を
経由して出力ノード127へ到達する。デコーダ回路は、
要素120から126までの組み合わせである。この回路の他
の要素は、一般的なＰチャネルのプルアップトランジス
タ125と、この回路の内部あるいは外部に在る補助要素
によってノード127に結合される雑音を表している要素1
28である。トランジスタ125の大きさは、比較的小さな
電流容量（例えば２μＡ）を有する弱いトランジスタが
選択される。こうして、通常の動作においては、ノード
123の状態は、ノード121の状態、すなわち、NANDゲート
120の出力によって決定され、トランジスタ125の出力
は、この回路の動作には本質的に影響しない。このため
に、当然に謂うまでもなく、またよく知られているよう
に、NANDゲート120を介して接地に至る電流路の電流容
量は、トランジスタ125の効果を抑制する。当業者は、
このような効果を達成する適切なパラメータのトランジ
スタを設計することを容易にできるであろう。典型的な
例として、電流容量は2mAである。 ノード127によって制御される行の内に欠陥のある要
素が在れば、例えば、レーザによって、あるいは、大電
流の使用あるいは他の公知の手段によってフューズ122
を溶断する。こうして、デコーダ120は有効にノード123
から分離され、プルアップトランジスタ125はノード123
を電源電圧レベルに恒久的に保持する。一方、インバー
タ126がノード127を普通の論理“0"状態として、それが
装備されている行をディスエイブルとする。この手法の
利点は、インバータ126が、電源電圧と接地電圧との何
れに対しても比較的低い２つの低インピーダンス状態を
有し、要素128から伝播する、あるいはこの行ラインに
関係するいかなる雑音も、インバータ126内のトランジ
スタの働きによって抑制され、ノード127に制御される
行は例え一瞬たりとも雑音によってエネイブルあるいは
ディスエイブルされない。 さて、第４図（ａ）並びに第４図（ｂ）として表示さ
れる図には、第２図のNANDゲート120の替わりにNORゲー
ト130を使用した別の１対の実施例が示されている。第
４図（ａ）においては、NANDゲートに代わるNORゲート
の影響を補償するための追加インバータ126′と共に、
プルダウントランジスタが用いられている。第４図
（ｂ）においては、やはり２基のインバータを用いる
が、最終段はフューズの後のプルアップトランジスタで
あり、その後に１基のインバータが続く。フューズが溶
断されたときは、出力段は第３図に示したものと等しく
なる。フューズが溶断されていないときは、インバータ
126は、正常な状態を確実にし、トランジスタ125の影響
を無効にする。 また、第４図（ｃ）として示すものは、NANDゲートの
内部を示し、今度はその中で、接地から全てのＮチャネ
ルトランジスタ133を通して出力ノード121に至る直列路
上に、フューズ122が位置している。フューズ122は、出
力信号OUTを“1"にするノード121の変化を阻害すること
によって、デコーダからの信号を遮断する機能を示す。
この機能のために、この効果は、やはり出力信号の通過
を遮断する効果がある。 第３図に示す実施例は、アクティブ“ハイ”の入力
と、やはりアクティブ“ハイ”の出力を有するデコーダ
の場合の使用に適している。第４図（ｃ）に示す実施例
も、同様に同じ条件で使用される。第４図（ａ）並びに
（ｂ）に示す実施例は、入力がアクティブ“ロー”で出
力がアクティブ“ハイ”の場合に適用される。この分野
におけるこれらの工夫は、入力と出力の状態に対する他
のいかなる要望に対しても、この配列を容易に変更する
ことができる。 発明の効果 この発明の重要な実際的利点は、動作に際して、消費
する余分の電力が極めて僅かであることである。直流電
流路は、ノード123すなわちインバータ126の入力が、
“ロー”に転じるときのみ、存在する。これは、通常の
メモリアレー（通常のデコーダ）に使用されるデコーダ
において発生するのみである。アクティブ化になってい
ない全てのデコーダは、そのノード123を電源電圧の通
常レベルにおくので、トランジスタ125にはいかなる電
流も流れない。本発明に従う回路の使用において消費さ
れる余計な電力は、ひとつのプルアップトランジスタの
飽和電流のみであり、この回路の他の使用において用い
られるメモリアレーあるいはデコーダの列の全てとは独
立している。 本発明の他の利点は、デコーダの出力が常にインバー
タに直接接続されているので、デコーダ出力において
は、容量結合およびクロストークが抑制されることであ
る。第２図に示した従来技術による好ましからざる回路
は、他のソースからノード127′へ結合される雑音に敏
感なパストランジスタゲートのインピーダンスが高いこ
とである。 本発明に従う回路が動作する速度に関しての唯一の効
果は、ノード123が“ロー”に駆動されるときにトラン
ジスタ125に打ち勝つために必要な時間が僅かことであ
る。何故ならば、トランジスタ125は小さな容量成分を
有する小型のトランジスタであり、第１図に示した従前
の回路の動作の遅れに比較して、その影響は僅かであ
る。
に冗長な行あるいは列を備えた記憶回路で使用するデコ
ーダ回路に関する。 従来の技術並びに発明が解決すべき問題点 集積記憶回路メモリに冗長な行あるいは列を用いるこ
とは、従来技術において周く知られるところである。 このような冗長性を付与する従来からの手法について
は、アイイーイーイー（IEEE）1981年刊行、ケー．コッ
コネン（K.Kokkonen）ピー．オー．シャープ（P.O.Shar
p）、アール．アルバース（R.Albers）、ジェー．ピ
ー．ディシャウ（J.P.Dishaw）エフ．ルイーズ（F.Loui
se）およびアール．ジェー．スミス（R.J.Smith）等に
よる“高速スタティックRAMのための冗長技術（Redunda
ncy Techniques for Fast StaticRams）”国際シリッド
ステート回路会議、技術論文抄録（Digest of Technica
l Papers,international Solid State Circuits Confer
ence）の第80乃至81頁に記載されている。このような従
来の方法によれば、レーザプログラミングあるいはこれ
と同様の手法により、冗長部をアクティブ化にする回路
は、欠陥のある回路の番地を認識し、そのメモリアレイ
に含まれる全ての正常な要素のデコーダを電気的にディ
スエイブルにするディスエイブル信号（“NED"）を送
る。こうして、欠陥のある要素のみならず他の全ての要
素がディスエイブルにされる。かくして、上記した欠陥
のあった番地として認識できるようにプログラムされた
予備の行あるいは列は、その出力信号を自由に発生でき
るようになる。この手法の利点は、各欠陥ごとに、すな
わち、１つの予備の列あるいは行ごとにただひとつのデ
コーダをプログラムするだけでよいことである。換言す
るならば、欠陥のある行あるいは列をディスエイブルに
する必要はない。というのは、全ての行および列が電気
的にディスエイブルにされるからである。反面、この手
法についてよく知られている欠点は、デコーダが、欠陥
のあるものだけではなく全ての行および列に接続されて
いるので、ディスエイブル信号（NED）が大きな容量を
駆動しなければならないことである。このために、補修
した要素は、正常な要素のためよりもより大きな応答時
間が必要になり、回路の仕様を、この余分な応答時間を
許容するように改変しなければならない。 スミス（Smith）、ベイトマン（Bateman）、シャープ
（Sharp）、ディシャウ（Dishaw）並びにスマドスキ（S
mudski）等によるエフエーエム（FAM）18.3、アイエス
エスシーシー（ISSCC）1982年の論文の第252頁および第
253頁に開示されている他の従来技術による回路では、
８つの選択された列の組み合わせからひとつの列だけを
ディスエイブルにする列ディスエイブル装置と共に行に
対してNED方法を使用し、更に、列パストランジスタに
接続されたフューズと直列に接続され且つ1000MΩの容
量を持つ極端に大きなプルダウン抵抗を使用する。 問題点を解決するための手段 本発明は、利用可能な冗長要素を備えた回路において
欠陥のある要素をディスエイブルにするデコーダ回路に
関する。デコーダ回路の構成では、このデコーダ回路を
通る信号路上にフューズが設けられ、更に、レーザ溶断
フューズが溶断された場合のように信号路が高インピー
ダンス状態にあるときに、デコーダの出力状態を制御す
る不能化回路とが用いられる。本発明の特徴は、エネイ
ブルラインから接地電圧あるいは電源電圧までの低イン
ピーダンス路を予め用意することによって、回路に付き
纒う雑音を抑制することにある。 実施例 第１図は、前述した従来技術の例を図示しており、参
照番号110を付された括弧によって示されているメモリ
アレーと、参照番号210を付された括弧によって示され
ている行の冗長セットとは、それぞれデコーダの組に接
続され、そして共通アドレスバス102に接続されてい
る。アドレスバスは、図中に参照番号111および112で示
される従来通りのデコーダのセットと、参照番号211お
よび212により示される予備のデコーダにアドレスを転
送する。従来公知の各デコーダは、付属する列あるいは
行をディスエイブルする出力線をアクティブ化にするこ
とによって、この固有のアドレスに応答する。ひとつの
行に欠陥があった場合は、その行はディスエイブルされ
ねばならず、ひとつの予備行が正しいアドレスに応答す
るように“可能化”されなければならない。図中の予備
選択検知回路202は、上記した文献に示される構成を有
し、ライン201、202の何れかひとつのライン上の予備デ
コーダからのアクティブ化信号に応じて、一般の正常な
要素をディスエイブルにするNED信号を生成し、正常の
メモリアレーの全てのデコーダをディスエイブルにす
る。この方法の問題点は、前述のように、それに接続さ
れている多くの要素のために、回路202が巨大な容量負
荷を駆動しなければならず、従って、欠陥のある行があ
る場合のメモリの応答が、正常な列に応答する場合のそ
れより長い時間になる。 第２図は、他の従来技術に係る回路を部分的に示すも
のであり、単一の列選択信号が８ブロックの各々のブロ
ックの１つの列をエネイブルする“８ブロック”メモリ
に、特に使用される。単純化のために、図中には２つの
ブロックのみを示している。ただひとつの列に欠陥があ
った場合は、８本の選択された列のうちのただ１本の行
のみをディスエイブルにすればよく、残る７本の行を使
用することができる。そのために、図中に示される回路
から明らかなように、デコーダ120の出力は８本のフュ
ーズ122に直接接続され、またそのフューズ122の各々
は、ヒット線Ｂ及び、127および127′に接続された１
対のパストランジスタ129および129′のゲートと直列に
接続されている。欠陥のある行に接続されている（１本
の）フューズが溶断される。尚、フューズは行あるいは
列のエネイブル線には直列に接続されておらず、２基の
トランジスタゲートにのみ接続されていることに留意す
べきである。この場合、デコーダは２線の間隔ごとで配
列されているので、物理的に間隔が狭く、比較的僅かな
量の電流のみ流すことが可能である。フューズの相応の
抵抗と比較的大きなパストランジスタのゲート容量とに
よるRC時定数のために、スイッチングタイムは悪い。こ
の回路の他の欠点は、抵抗143を介しての接地へ電流路
が1000MΩと極端に高インピーダンスであるために、こ
の回路が雑音に敏感であり、その雑音が、パストランジ
スタゲートとフューズとの間のノード141に結合される
ことが避けられないことである。 さて、第３図は、本発明の実施例を示したものであ
り、参照番号120によって示される１つの従来通りの行
デコーダを示しており、アドレスバス上のアドレスに応
答する出力ノード121を形成する一般的なNANDゲートを
備えている。この場合の信号路は、デコーダ120からフ
ューズ122を介してノード123へ至り、インバータ126を
経由して出力ノード127へ到達する。デコーダ回路は、
要素120から126までの組み合わせである。この回路の他
の要素は、一般的なＰチャネルのプルアップトランジス
タ125と、この回路の内部あるいは外部に在る補助要素
によってノード127に結合される雑音を表している要素1
28である。トランジスタ125の大きさは、比較的小さな
電流容量（例えば２μＡ）を有する弱いトランジスタが
選択される。こうして、通常の動作においては、ノード
123の状態は、ノード121の状態、すなわち、NANDゲート
120の出力によって決定され、トランジスタ125の出力
は、この回路の動作には本質的に影響しない。このため
に、当然に謂うまでもなく、またよく知られているよう
に、NANDゲート120を介して接地に至る電流路の電流容
量は、トランジスタ125の効果を抑制する。当業者は、
このような効果を達成する適切なパラメータのトランジ
スタを設計することを容易にできるであろう。典型的な
例として、電流容量は2mAである。 ノード127によって制御される行の内に欠陥のある要
素が在れば、例えば、レーザによって、あるいは、大電
流の使用あるいは他の公知の手段によってフューズ122
を溶断する。こうして、デコーダ120は有効にノード123
から分離され、プルアップトランジスタ125はノード123
を電源電圧レベルに恒久的に保持する。一方、インバー
タ126がノード127を普通の論理“0"状態として、それが
装備されている行をディスエイブルとする。この手法の
利点は、インバータ126が、電源電圧と接地電圧との何
れに対しても比較的低い２つの低インピーダンス状態を
有し、要素128から伝播する、あるいはこの行ラインに
関係するいかなる雑音も、インバータ126内のトランジ
スタの働きによって抑制され、ノード127に制御される
行は例え一瞬たりとも雑音によってエネイブルあるいは
ディスエイブルされない。 さて、第４図（ａ）並びに第４図（ｂ）として表示さ
れる図には、第２図のNANDゲート120の替わりにNORゲー
ト130を使用した別の１対の実施例が示されている。第
４図（ａ）においては、NANDゲートに代わるNORゲート
の影響を補償するための追加インバータ126′と共に、
プルダウントランジスタが用いられている。第４図
（ｂ）においては、やはり２基のインバータを用いる
が、最終段はフューズの後のプルアップトランジスタで
あり、その後に１基のインバータが続く。フューズが溶
断されたときは、出力段は第３図に示したものと等しく
なる。フューズが溶断されていないときは、インバータ
126は、正常な状態を確実にし、トランジスタ125の影響
を無効にする。 また、第４図（ｃ）として示すものは、NANDゲートの
内部を示し、今度はその中で、接地から全てのＮチャネ
ルトランジスタ133を通して出力ノード121に至る直列路
上に、フューズ122が位置している。フューズ122は、出
力信号OUTを“1"にするノード121の変化を阻害すること
によって、デコーダからの信号を遮断する機能を示す。
この機能のために、この効果は、やはり出力信号の通過
を遮断する効果がある。 第３図に示す実施例は、アクティブ“ハイ”の入力
と、やはりアクティブ“ハイ”の出力を有するデコーダ
の場合の使用に適している。第４図（ｃ）に示す実施例
も、同様に同じ条件で使用される。第４図（ａ）並びに
（ｂ）に示す実施例は、入力がアクティブ“ロー”で出
力がアクティブ“ハイ”の場合に適用される。この分野
におけるこれらの工夫は、入力と出力の状態に対する他
のいかなる要望に対しても、この配列を容易に変更する
ことができる。 発明の効果 この発明の重要な実際的利点は、動作に際して、消費
する余分の電力が極めて僅かであることである。直流電
流路は、ノード123すなわちインバータ126の入力が、
“ロー”に転じるときのみ、存在する。これは、通常の
メモリアレー（通常のデコーダ）に使用されるデコーダ
において発生するのみである。アクティブ化になってい
ない全てのデコーダは、そのノード123を電源電圧の通
常レベルにおくので、トランジスタ125にはいかなる電
流も流れない。本発明に従う回路の使用において消費さ
れる余計な電力は、ひとつのプルアップトランジスタの
飽和電流のみであり、この回路の他の使用において用い
られるメモリアレーあるいはデコーダの列の全てとは独
立している。 本発明の他の利点は、デコーダの出力が常にインバー
タに直接接続されているので、デコーダ出力において
は、容量結合およびクロストークが抑制されることであ
る。第２図に示した従来技術による好ましからざる回路
は、他のソースからノード127′へ結合される雑音に敏
感なパストランジスタゲートのインピーダンスが高いこ
とである。 本発明に従う回路が動作する速度に関しての唯一の効
果は、ノード123が“ロー”に駆動されるときにトラン
ジスタ125に打ち勝つために必要な時間が僅かことであ
る。何故ならば、トランジスタ125は小さな容量成分を
有する小型のトランジスタであり、第１図に示した従前
の回路の動作の遅れに比較して、その影響は僅かであ
る。
【図面の簡単な説明】
第１図は、従来の冗長要素を制御する手段を示す図であ
り、 第２図は、従来の他の技術を説明する図であり、 第３図は、本発明の一実施例を示すものであり、 第４図（ａ）乃至第４図（ｃ）は、本発明の別の実施例
を示すものである。 〔主な参照番号〕 110……メモリアレー、 111、112……デコーダ、 120……NANDゲート（デコーダ）、 122……フューズ、 125、129、129′、133……トランジスタ、 126、126′……インバータ、 130……NORゲート、 143……抵抗、 202……予備選択検知回路、 201……冗長列、 211、212……予備のデコーダ、
り、 第２図は、従来の他の技術を説明する図であり、 第３図は、本発明の一実施例を示すものであり、 第４図（ａ）乃至第４図（ｃ）は、本発明の別の実施例
を示すものである。 〔主な参照番号〕 110……メモリアレー、 111、112……デコーダ、 120……NANDゲート（デコーダ）、 122……フューズ、 125、129、129′、133……トランジスタ、 126、126′……インバータ、 130……NORゲート、 143……抵抗、 202……予備選択検知回路、 201……冗長列、 211、212……予備のデコーダ、
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 マーク シー． ジヨンソン
アメリカ合衆国 75248 テキサス ダ
ラス ケラー スプリングス 5300 ア
パートメント 1035
(72)発明者 ロナルド テイー．テーラー
アメリカ合衆国 75217 テキサス ア
ーヴイング プレゼント ラン 4289
ナンバー 149
(56)参考文献 特開 昭60−20397（ＪＰ，Ａ)
特開 昭59−157892（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．複数の行と複数の列に配列されたメモリセルのマト
リックスと冗長行とを有する半導体メモリのための行デ
コーダであって、 複数の入力端子を有しており、複数のＮチャネルトラン
ジスタと同数のＰチャネルトランジスタとを具備してお
り、前記複数のＮチャネルトランジスタのそれぞれのド
レイン−ソース電流路は、接地と第１のノードとの間に
直列に接続されており、前記複数のＰチャネルトランジ
スタのそれぞれのドレイン−ソース電流路は、電源電圧
と第２のノードとの間に並列に接続されており、前記複
数のＮチャネルトランジスタの各々のゲートは、前記複
数のＰチャネルトランジスタの内のそれぞれ対応するト
ランジスタのゲートと、前記複数の入力端子の内のそれ
ぞれ対応する入力端子とに接続されてなる、NANDゲート
と、 前記第１のノードに接続された第１の端子と前記第２の
ノードに接続された第２の端子とを有し、デコーダ回路
に付属する行内に欠陥素子があるときに溶断されるフュ
ーズ素子と、 ドレイン−ソース電流路が、前記電源電圧と前記第２の
ノードとの間に接続されており、ゲートが接地に接続さ
れたプルアップＰチャネルトランジスタと、 入力が前記第２のノードのみに接続され、出力が、制御
されるべき出力ノードのみに接続されたインバータと を具備しており、前記プルアップＰチャネルトランジス
タの電流容量が、前記NANDゲートを通って接地に流れる
電流路の電流容量に比較して小さく、前記出力ノード
が、前記フューズ素子の状態に係わりなく低インピーダ
ンスであることを特徴とする行デコーダ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US76740485A | 1985-08-20 | 1985-08-20 | |
| US767404 | 1985-08-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6292200A JPS6292200A (ja) | 1987-04-27 |
| JP3073747B2 true JP3073747B2 (ja) | 2000-08-07 |
Family
ID=25079375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61195119A Expired - Lifetime JP3073747B2 (ja) | 1985-08-20 | 1986-08-20 | 半導体メモリで使用する行デコーダ回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (2) | EP0480915B1 (ja) |
| JP (1) | JP3073747B2 (ja) |
| DE (1) | DE3650442T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2690489B2 (ja) * | 1988-01-29 | 1997-12-10 | 日本電気アイシーマイコンシステム株式会社 | 半導体メモリ装置 |
| JPH01251397A (ja) * | 1988-03-30 | 1989-10-06 | Toshiba Corp | 半導体メモリ装置 |
| DE69128746T2 (de) * | 1990-06-19 | 1998-07-16 | Texas Instruments Inc | Laserstreckendecodierer für DRAM-Redundanzschema |
| JP2754953B2 (ja) * | 1991-05-17 | 1998-05-20 | 日本電気株式会社 | 半導体メモリ装置 |
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| KR100281895B1 (ko) | 1998-07-14 | 2001-02-15 | 윤종용 | 용단 퓨즈 박스와 이를 구비하는 반도체장치 |
| US7437632B2 (en) | 2003-06-24 | 2008-10-14 | Micron Technology, Inc. | Circuits and methods for repairing defects in memory devices |
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| JPS6020397A (ja) * | 1983-07-15 | 1985-02-01 | Toshiba Corp | 半導体メモリ |
| US4587638A (en) * | 1983-07-13 | 1986-05-06 | Micro-Computer Engineering Corporation | Semiconductor memory device |
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| JPS60191500A (ja) * | 1984-03-08 | 1985-09-28 | Sharp Corp | 冗長回路 |
-
1986
- 1986-08-13 DE DE19863650442 patent/DE3650442T2/de not_active Expired - Fee Related
- 1986-08-13 EP EP92200063A patent/EP0480915B1/en not_active Expired - Lifetime
- 1986-08-13 EP EP86401808A patent/EP0213044A3/en not_active Ceased
- 1986-08-20 JP JP61195119A patent/JP3073747B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0213044A2 (en) | 1987-03-04 |
| EP0480915A1 (en) | 1992-04-15 |
| DE3650442T2 (de) | 1996-04-25 |
| EP0480915B1 (en) | 1995-11-22 |
| JPS6292200A (ja) | 1987-04-27 |
| DE3650442D1 (de) | 1996-01-04 |
| EP0213044A3 (en) | 1989-03-22 |
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