JPH05128844A

JPH05128844A - 半導体記憶装置

Info

Publication number: JPH05128844A
Application number: JP3287609A
Authority: JP
Inventors: Yoichi Hida; 洋一飛田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-11-01
Filing date: 1991-11-01
Publication date: 1993-05-25

Abstract

(57)【要約】【目的】集積度の向上を図った半導体記憶装置を得
る。【構成】ＤＲＡＭのメモリは８分割されたメモリセル
アレイから構成され、各メモリセルアレイにおいて、プ
リチャージ／イコライズ回路７とプリチャージ電圧Ｖ_BL
との間に遮断トランジスタＱ２０が設けられ、この遮断
トランジスタのゲートには電流遮断信号発生回路１００
からの電流遮断信号ＰＣ１〜ＰＣｎが、２組のビット線
対ＢＬ，バーＢＬに１つの割合で付与される。【効果】遮断トランジスタのオン・オフ動作により、
ビット線対ＢＬ，バーＢＬへのプリチャージ動作の有効
・無効が制御できるため、集積度が向上する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、特に冗長メモリセル回路を有する半導体記憶装置に
関する。

【０００２】

【従来の技術】図５は、１個の絶縁ゲート型電界効果ト
ランジスタと１個の静電容量とからなるメモリセルがマ
トリクス状に配置されることにより構成される、従来の
メモリ冗長機能を備えたＤＲＡＭの全体構成を示すブロ
ック構成図である。同図に示すように、ＤＲＡＭのメモ
リは８分割されたメモリセルアレイ１１〜１８から構成
される。このように、メモリセルアレイを分割するの
は、メモリセルに記憶されたデータを伝達するビット線
の長さを短くして、メモリセルから読み出される信号レ
ベルの低下を防ぎ、センスアンプの動作を安定させる目
的からであり、現在では一般的な技術である。

【０００３】各メモリセルアレイ１１〜１８にはそれぞ
れＸデコーダ４１〜４８及びヒューズ素子２１〜２８が
設けられ、メモリセルアレイ１１，１２間、１３，１４
間、１５，１６間及び１７，１８間にそれぞれセンスア
ンプ３１〜３４（Ｉ／Ｏ回路を含む）が設けられる。

【０００４】さらに、各メモリセルアレイ１１〜１８に
はそれぞれに対応して冗長メモリセルアレイ５１〜５８
が設けられ、これらの冗長メモリセルアレイ５１〜５８
にはそれぞれヒューズ素子６１〜６８が設けられ、冗長
メモリセルアレイ５１，５２間、５３，５４間、５５，
５６間及び５７，５８間にそれぞれセンスアンプ７１〜
７４（Ｉ／Ｏ回路を含む）が設けられる。

【０００５】一方、外部アドレス信号Ａ０〜Ａｎがアド
レスバッファ４に付与される。アドレスバッファ４は外
部アドレス信号Ａ０〜Ａｎに基づき、行アドレスをＸデ
コーダ４１〜４８に付与し、列アドレスをＹデコーダ２
９及び冗長Ｙデコーダ３０に出力する。

【０００６】センスアンプ３１〜３４及び７１〜７４は
出力アンプ５に接続され、出力アンプ５は出力バッファ
６に接続される。この出力バッファ６より出力データＤ
OUTが出力される。また、別途にプリチャージ信号φ
Ｐ、イコライズ信号φＥ及びプリチャージ電圧Ｖ_BL等を
出力する制御信号発生回路７が設けられる。

【０００７】図６は、図５で示したＤＲＡＭのメモリセ
ルアレイの一部を示す回路図である。同図に示すよう
に、マトリクス状に配置されたメモリセル１（図６では
１個のみ示す）それぞれ対応の行線であるワード線ＷＬ
及び対応の列線であるビット線ＢＬに接続される。ビッ
ト線ＢＬは、互いに相補関係にあるビット線バーＢＬと
により１組のビット線対を構成する。

【０００８】ビット線対ＢＬ，バーＢＬはそれぞれＮチ
ャネルＭＯＳトランジスタＱ１，Ｑ２を介して共通にヒ
ューズ素子２に接続され、このヒューズ素子２を介して
電源電圧Ｖccの約半分のレベルのプリチャージ電圧Ｖ_BL
が付与される。また、トランジスタＱ１及びＱ２のゲー
トにはプリチャージ信号φＰが印加される。そして、ビ
ット線対ＢＬ，バーＢＬ間に、ＮチャネルＭＯＳトラン
ジスタＱ３が介挿され、トランジスタＱ３のゲートには
イコライズ信号φＥが印加される。上記トランジスタＱ
１〜Ｑ３よりプリチャージ／イコライズ回路７が構成さ
れる。

【０００９】また、ビット線対ＢＬ，バーＢＬ間にセン
スアンプ３が設けられ、センスアンプ３は活性化すると
ビット線対ＢＬ，バーＢＬ間の電位差を検出し、一方を
Ｈレベルに他方をＬレベルに増幅する。

【００１０】なお、図６において、ＲＳはワード線Ｗ
Ｌ，ビット線ＢＬ間が、製造上の欠陥等により、電気的
に接続されてしまった場合の状態を等価的に示した欠陥
抵抗体である。このような欠陥抵抗体ＲＳが存在する
と、メモリセル１の読み出し及び書き込み動作が正常に
行えなくなる。

【００１１】上記した如くメモリセル１が本来の機能を
果たせなくなる場合を考慮して、現在の半導体技術では
あらかじめ予備のメモリとして冗長メモリ回路を設けて
おき、正常動作不能のメモリセルを検出すると、冗長メ
モリに置き換えるようにしている。

【００１２】この際、冗長メモリへの置き換えだけでは
不十分であり、待機時（メモリセルの記憶データを保持
する状態、この時、トランジスタＱ１及びＱ２がオン、
ワード線ＷＬは接地レベル）に、プリチャージ電圧Ｖ_BL
が、ビット線ＢＬ及び欠陥抵抗体ＲＳを介して、ワード
線ＷＬに流れてしまうため、消費電力の浪費につなが
る。

【００１３】上記消費電力の浪費は、ＤＲＡＭを電池で
駆動させる場合に特に問題となる。このため、従来の冗
長メモリ機能を備えたＤＲＡＭでは、欠陥メモリセルが
検出されると、冗長メモリへの置換とともに、欠陥メモ
リセルが接続されたビット線対ＢＬ，バーＢＬに接続さ
れたヒューズ素子２を切断し、プリチャージ電圧Ｖ_BLと
ビット線対ＢＬ，バーＢＬとを電気的に遮断することに
より、プリチャージ動作を無効にして無駄な電流が流れ
ないようにしている。

【００１４】

【発明が解決しようとする課題】従来の冗長メモリ機能
を有する従来のＤＲＡＭは以上のように構成されてお
り、欠陥メモリセルを冗長メモリセルに置き換える際
に、各メモリセルアレイ１１〜１８それぞれにおいて、
欠陥メモリセルが接続されたビット線対ＢＬ，バーＢＬ
とプリチャージ電圧Ｖ_BLとの電気的遮断を可能にするた
め、ビット線対ＢＬ，バーＢＬに相当する数のヒューズ
素子２を設ける必要があった。

【００１５】しかしながら、ヒューズ素子は比較的広い
形成面積を有し集積度を損ねるため、ヒューズ素子の形
成によりチップサイズを大きくし、製造コストの増大を
招くという問題点があった。

【００１６】この発明は上記問題点を解決するためにな
されたもので、集積度の向上を図った半導体記憶装置を
得ることを目的とする。

【００１７】

【課題を解決するための手段】この発明にかかる半導体
記憶装置は、マトリクス状に配置されたメモリセルより
構成されたメモリセルアレイが複数個配置されており、
前記複数のメモリセルアレイ内それぞれにおけるメモリ
セルを列単位で共通に接続したビット線と、前記複数の
メモリセルアレイそれぞれに設けられ、前記ビット線の
電位を所定のプリチャージ電位に設定するプリチャージ
電位設定手段と、複数のヒューズ素子を内部に有し、前
記複数のヒューズ素子それぞれの切断の有無により信号
レベルが変化する複数の遮断制御信号を発生する遮断信
号発生手段と、前記プリチャージ電位設定手段に対応し
て設けられ、所定の規則で対応付けられた前記遮断制御
信号に基づきオン・オフすることにより、前記プリチャ
ージ電位設定手段による前記ビット線のプリチャージ動
作の有効／無効を制御するスイッチング素子とを備えて
構成されている。

【００１８】

【作用】この発明においては、プリチャージ電位設定手
段によるビット線のプリチャージ動作の有効／無効の制
御を、集積度の低いヒューズ素子を用いず、集積度の高
い、トランジスタ等のスイッチング素子のオン・オフ動
作で行っている。

【００１９】また、スイッチング素子と遮断制御信号と
を対応づけの所定の規則を、例えば、メモリセルアレイ
が異っていても、同一列のビット線に設けられたプリチ
ャージ電位設定手段に対応して設けられたスイッチング
素子には同一の遮断制御信号を付与する規則にすること
により、スイッチング素子と遮断制御信号との対応を多
対１にして、遮断制御信号発生手段内のヒューズ素子数
を抑えることができる。

【００２０】

【実施例】図１は、冗長メモリ機能を有するＤＲＡＭの
全体構成を示すブロック構成図である。同図に示すよう
に、従来同様、ＤＲＡＭのメモリは８分割されたメモリ
セルアレイ１１〜１８から構成される。

【００２１】そして、電流遮断信号発生回路１００が新
たに設けられ、この電流遮断信号発生回路１００は、後
に詳述するが、動作不良メモリセルが存在するビット線
にプリチャージ電流が流れないようにするための電流遮
断信号を発生する。。

【００２２】また、外部アドレス信号Ａ０〜Ａｎがアド
レスバッファ４に付与される。アドレスバッファ４は外
部アドレス信号Ａ０〜Ａｎに基づき、行アドレス信号を
Ｘデコーダ４１〜４８に付与し、列アドレス信号をＹデ
コーダ２９及び冗長Ｙデコーダ３０に出力する。Ｘデコ
ーダ４１〜４８それぞれは行アドレス信号に基づき、メ
モリセルアレイ１１〜１８の行選択を行う。Ｙデコーダ
２９は列アドレス信号に基づき、メモリセルアレイ１１
〜１８の列選択を行う。冗長Ｙデコーダ３０は列アドレ
ス信号に基づき、冗長メモリセルアレイ５１〜５８の列
選択を行う。

【００２３】各メモリセルアレイ１１〜１８にはそれぞ
れＸデコーダ４１〜４８が設けられ、メモリセルアレイ
１１，１２間、１３，１４間、１５，１６間及び１７，
１８間にそれぞれセンスアンプ３１〜３４（Ｉ／Ｏ回路
を含む）が設けられる。

【００２４】さらに、各メモリセルアレイ１１〜１８に
はそれぞれ冗長メモリセルアレイ５１〜５８が設けられ
る。冗長メモリセルアレイ５１〜５８はメモリセルアレ
イ１１〜１８中のメモリセルに動作不良が生じた場合に
置換すべきメモリセルをマトリクス状に格納したメモリ
セルアレイであり、冗長メモリセルアレイ５１，５２
間、５３，５４間、５５，５６間及び５７，５８間にそ
れぞれセンスアンプ７１〜７４（Ｉ／Ｏ回路を含む）が
設けられる。

【００２５】センスアンプ３１〜３４は、メモリセルア
レイ１１〜１８中で選択された１行分のメモリセル読み
出し情報を検知して増幅し、増幅されたデータのうち、
Ｙデコーダ２９で選択されたデータが出力アンプ５に伝
達される。センスアンプ７１〜７４は、センスアンプ３
１〜３４と同様、冗長メモリセルアレイ５１〜５８中で
選択された１行分のメモリセル読み出し情報を検知して
増幅し、増幅されたデータのうち、冗長Ｙデコーダ３０
で選択されたデータが出力アンプ５に伝達される。

【００２６】センスアンプ３１〜３４及び７１〜７４は
出力アンプ５に接続され、出力アンプ５は出力バッファ
６に接続される。出力アンプ５は、センスアンプ３１〜
３４及びセンスアンプ７１〜７４から伝達された読み出
し情報を増幅して出力バッファ６に出力し、出力バッフ
ァ６は出力アンプ５から得た情報をバッファリングして
出力データＤOUT として外部に出力する。

【００２７】また、別途に制御信号発生回路７が設けら
れ、外部から得られる行アドレスストローブ信号バーＲ
ＡＳ、列アドレスストローブ信号バーＣＡＳ及び書き込
み制御信号バーＷ等の外部制御信号を受け、プリチャー
ジ信号φＰ、イコライズ信号φＥ、センスアンプ３４の
活性化信号φA 、φB 、制御信号φSU，φSL、プリチャ
ージ電圧Ｖ_BL等の内部制御信号を出力する。

【００２８】図２は、図１で示したＤＲＡＭの１つのセ
ンスアンプ３４周辺を示す回路図である。同図に示すよ
うに、センスアンプ３４を中心として、上側がメモリセ
ルアレイ１７の形成領域、下側がメモリセルアレイ１８
の形成領域となっている。メモリセルアレイ１７側のビ
ット線対ＢＬ，バーＢＬとメモリセルアレイ１８側のビ
ット線対ＢＬ，バーＢＬとが列方向に形成され、これら
のビット線対ＢＬ，バーＢＬはそれぞれ折り返しビット
線を構成している。また、センスアンプ３４は、メモリ
セルアレイ１７のビット線対ＢＬ，バーＢＬとメモリセ
ルアレイ１８のビット線対ＢＬ，バーＢＬとで共有され
るシェアドセンスアンプ構成をとっている。

【００２９】以下、メモリセルアレイ１７側の構成につ
いて説明する。ワード線ＷＬ（ＷＬ１〜ＷＬｎ）がビッ
ト線対ＢＬ，バーＢＬに交差して行方向に配線されてお
り、これらワード線ＷＬ１〜ＷＬｎが同一行のメモリセ
ルＭＣ１〜ＭＣｎと接続される。また、メモリセルＭＣ
１〜ＭＣｎは交互に、同一列のビット線対ＢＬ及びバー
ＢＬのうちの一方と接続される。

【００３０】ビット線対ＢＬ，バーＢＬはプリチャージ
／イコライズ回路７（Ｐ／Ｅ回路７）に接続される。プ
リチャージ／イコライズ回路７の内部は、従来例の図６
で示した構成と等価であり、ビット線対ＢＬ，バーＢＬ
の電位をプリチャージ電圧Ｖ_BLにプリチャージするとと
もに、ビット線対ＢＬ，バーＢＬ間に電位差が生じるこ
とのないように、ビット線対ＢＬ，バーＢＬ間の電位の
平衡化を行う。

【００３１】また、各ビット線対ＢＬ，バーＢＬはＮチ
ャネルＭＯＳトランジスタＱ１１，Ｑ１２を介してセン
スアンプ３４と接続され、これらトランジスタＱ１１及
びＱ１２のゲートに制御信号φSUが印加される。

【００３２】センスアンプ３４は活性化信号φA 及びφ
B に応答して活性化し、活性状態になると、メモリセル
アレイ１７側あるいはメモリセルアレイ１８側のビット
線対ＢＬ，バーＢＬの電位差を検知して増幅する。

【００３３】ビット線対ＢＬ，バーＢＬは交互にＩ／Ｏ
線対Ｉ／ＯＬ，バーＩ／ＯＬあるいはＩ／Ｏ線対Ｉ／Ｏ
Ｒ，バーＩ／ＯＲに、ＮチャネルトランジスタＱ１３，
Ｑ１４あるいはＮチャネルトランジスタＱ１５，１６を
介して接続される。トランジスタＱ１３及びＱ１４のゲ
ート、トランジスタＱ１５及び１６のゲートにはそれぞ
れＹデコーダ２９からの出力線Ｙ１、Ｙ２が接続され
る。

【００３４】プリチャージ／イコライズ回路７はそれぞ
れ電流遮断トランジスタＱ２０を介してプリチャージ電
圧Ｖ_BLが付与される。電流遮断トランジスタＱ２０は隣
接する２個を１組として、各組の電流遮断トランジスタ
Ｑ２０のゲートに、電流遮断信号発生回路１００から出
力される電流遮断信号ＰＣ１〜ＰＣｎがそれぞれ付与さ
れる。

【００３５】一方、メモリセルアレイ１８側において、
各ビット線対ＢＬ，バーＢＬはＮチャネルＭＯＳトラン
ジスタＱ１１，Ｑ１２を介してセンスアンプ３４と接続
され、これらトランジスタＱ１１及びＱ１２のゲートに
制御信号φSLが印加される。この制御信号φSLは制御信
号φSUと相補関係がある。したがって、制御信号φSL及
びφSUのうち、Ｈレベルの制御信号が印加されたトラン
ジスタＱ１１及びＱ１２のみがオンすることにより、メ
モリセルアレイ１７側及びメモリセルアレイ１８側のう
ち、一方のメモリセルアレイ側のビット線対ＢＬ，バー
ＢＬがセンスアンプ３４に電気的に接続される。なお、
他の構成はメモリセルアレイ１７側の構成と等価である
ため、説明は省略する。

【００３６】なお、他のメモリセルアレイ１１〜１６の
構成もメモリセルアレイ１７，１８の構成と等価であ
る。また、冗長メモリセルアレイ５１〜５８の構成も、
メモリセルアレイ１１〜１８が冗長メモリセルアレイ５
１〜５８に、センスアンプ３１〜３４がセンスアンプ７
１〜７４に、Ｙデコータ２９が冗長Ｙデコーダ３０に置
き変わるだけで、メモリセルアレイ１７，１８の構成と
等価である。

【００３７】また、図２の構成では、電流遮断信号ＰＣ
の信号線をＹデコーダ２９の出力線Ｙ（Ｙ１〜Ｙｎ）同
様、ビット線対ＢＬ，バーＢＬと同層に、アルミニウム
等の低抵抗な金属配線層として形成することになるが、
電流遮断信号ＰＣの信号線及びＹデコーダ２９の出力線
Ｙは、２組のビット線対ＢＬ，バーＢＬに１本の割合で
設ける構成となっているため、余裕をもって形成するこ
とができ、電流遮断信号ＰＣの信号線の形成用に、新た
なマスクを必要としない利点がある。

【００３８】なお、図２の構成では、２組のビット線対
ＢＬ，バーＢＬに１つの電流遮断信号ＰＣが付与される
構成であるため、冗長メモリセルへの置換及びプリチャ
ージ電圧Ｖ_BLとの電気的遮断は２組のビット線対ＢＬ，
バーＢＬ単位で、すべてのメモリセルアレイ１１〜１８
で共通に行われる。

【００３９】図３は、電流遮断信号発生回路１００の内
部構成を示す回路図である。同図に示すように、ｎ個の
電流遮断信号発生部１０１からなる。電流遮断信号発生
部１０１は、ＰチャネルＭＯＳトランジスタＱ３１，Ｑ
３２、ＮチャネルＭＯＳトランジスタＱ３３及びポリシ
リコンヒューズ素子１０２から構成される。なお、Ｐチ
ャネルトランジスタＱ３１とＱ３２のオン抵抗値は同一
であり、ＮチャネルトランジスタＱ３３のオン抵抗値は
ヒューズ素子１０２の抵抗値より高い。

【００４０】ＰチャネルトランジスタＱ３１のソースは
電源Ｖccに接続され、ドレインはＮチャネルトランジス
タＱ３３を介して接地される。一方、Ｐチャネルトラン
ジスタＱ３２のソースは電源Ｖccに接続され、ドレイン
はヒューズ素子１０２を介して接地される。また、トラ
ンジスタＱ３１，Ｑ３３間のノードＮ１がトランジスタ
Ｑ３２のゲートに接続され、トランジスタＱ３２，ヒュ
ーズ素子１０２間のノードＮ２がトランジスタＱ３１及
びＱ３３のゲートに接続される。そして、ノードＮ１よ
り得られる信号が電流遮断信号ＰＣ（ＰＣ１〜ＰＣｎ）
となる。

【００４１】このような構成において、すべてのメモリ
セルが正常動作を行い、冗長メモリセルへの置き替えを
全く行わない場合、すべての電流遮断信号発生部１０１
のヒューズ素子１０２を切断しない。

【００４２】この場合、電源をオンすると、ヒューズ素
子１０２の抵抗値がトランジスタＱ３２のオン抵抗より
低く、ノードＮ２の電位がノードＮ１の電位より低レベ
ルとなるため、トランジスタＱ３１がオンしトランジス
タＱ３２がオフすることより、ノードＮ１の電位、つま
り、電流遮断信号ＰＣがＨレベルとなる。

【００４３】その結果、すべての電流遮断トランジスタ
Ｑ２０がオンするため、全ビット線対ＢＬ，バーＢＬに
プリチャージ電圧Ｖ_BLが印加され、プリチャージ動作は
有効となる。

【００４４】一方、あるメモリセルＭＣの動作不良が検
出されると、そのメモリセルＭＣが接続されたビット線
対ＢＬ，バーＢＬ（以下、「不良部対応のビット線対Ｂ
Ｌ，バーＢＬ」という。）に設けられたプリチャージ／
イコライズ回路７に対応した電流遮断信号発生部１０２
（以下、「不良部対応の電流遮断信号発生部」とい
う。）のヒューズ素子１０２を切断する。

【００４５】この場合、電源をオンすると、不良部対応
の電流遮断信号発生部１０２においてのみ、ノードＮ２
の電位がノードＮ１の電位より高くなるため、トランジ
スタＱ３１がオフしトランジスタＱ３２がオンすること
により、電流遮断信号ＰＣがＬレベルとなる。

【００４６】その結果、不良部対応の電流遮断信号発生
部１０２の電流遮断信号ＰＣが印加される電流遮断トラ
ンジスタＱ２０のみがオフし、不良部対応のビット線対
ＢＬ，バーＢＬにプリチャージ電圧Ｖ_BLと電気的に遮断
されプリチャージ動作が無効になり、他のビット線対Ｂ
Ｌ，バーＢＬにはプリチャージ電圧Ｖ_BLが印加され、プ
リチャージ動作は有効となる。

【００４７】このように、プルチャージ電圧Ｖ_BLとビッ
ト線対ＢＬ，バーＢＬとの電気的接続，遮断を、電流遮
断信号発生回路１００からの電流遮断信号ＰＣに基づく
トランジスタのオン／オフ動作により行うようにしてい
る。

【００４８】くわえて、全メモリセルアレイ１１〜１８
において、２組のビット線対ＢＬ，バーＢＬに１つの割
合で、異なる電流遮断信号ＰＣを発生させる構成となっ
ているため、電流遮断信号発生回路１００内のヒューズ
素子数はビット線対ＢＬ，バーＢＬの数の半分で済む。

【００４９】したがって、従来のように、各メモリセル
アレイそれぞれにおいて、プルチャージ電圧Ｖ_BLとビッ
ト線対ＢＬ，バーＢＬとの電気的接続遮断用のヒューズ
素子を設ける必要がなくなる分、集積度が向上し、チッ
プサイズが小さくなり、製造コストは減少する。

【００５０】図４は他の電流遮断信号発生回路における
１つの電流遮断信号発生部を示す回路図である。同図に
示すように、電流遮断信号発生部１０３は、Ｐチャネル
ＭＯＳトランジスタＱ４１、ＮチャネルＭＯＳトランジ
スタＱ４２，Ｑ４３及びポリシリコンヒューズ素子１０
４から構成される。なお、ＮチャネルトランジスタＱ４
２とＱ４３のオン抵抗値は同一であり、Ｐチャネルトラ
ンジスタＱ４１のオン抵抗値はヒューズ素子１０４の抵
抗値より高い。

【００５１】ＰチャネルトランジスタＱ４１のソースは
電源Ｖccに接続され、ドレインはＮチャネルトランジス
タＱ４２を介して接地される。一方、ヒューズ素子１０
４の一端は電源Ｖccに接続され、他端はＮチャネルトラ
ンジスタＱ４３を介して接地される。また、トランジス
タＱ４１，Ｑ４２間のノードＮ３がトランジスタＱ４３
のゲートに接続され、ヒューズ素子１０４，トランジス
タＱ４３間のノードＮ４がトランジスタＱ４１及びＱ４
２のゲートに接続される。そして、ノードＮ３より得ら
れる信号が電流遮断信号ＰＣ（ＰＣ１〜ＰＣｎ）とな
る。

【００５２】このように構成すると、ヒューズ素子１０
４を切断しない場合は電流遮断信号ＰＣがＬレベル、ヒ
ューズ素子１０４を切断する場合は電流遮断信号ＰＣが
Ｈレベルとなる。したがって、電流遮断トランジスタＱ
２０はＰチャネルトランジスタで構成する必要がある。

【００５３】なお、この実施例ではＤＲＡＭを例に挙げ
たが、複数個のメモリセルアレイから構成され、各メモ
リセルアレイ内のビット線の選択を、１つのＹデコーダ
で行い、各メモリセルアレイごとにプリチャージ回路が
設けられたＳＲＡＭ，ＲＯＭ等の他のメモリにも本発明
は適用可能である。

【００５４】

【発明の効果】以上説明したように、この発明によれ
ば、プリチャージ電位設定手段によるビット線のプリチ
ャージ動作の有効／無効の制御を、集積度の低いヒュー
ズ素子を用いず、集積度の高い、トランジスタ等のスイ
ッチング素子のオン・オフ動作で行っている。

【００５５】このため、スイッチング素子と遮断制御信
号とを対応づけの所定の規則を、例えば、メモリセルア
レイが異っていても、同一列のビット線に設けられたプ
リチャージ電位設定手段に対応して設けられたスイッチ
ング素子には同一の遮断制御信号を付与することによ
り、スイッチング素子と遮断制御信号との対応を多対１
にすれば、遮断制御信号発生手段内のヒューズ素子の数
を抑えることができる。

【００５６】その結果、従来に比べ、大部分のヒューズ
素子がスイッチング素子に置き変わることになるため、
集積度が向上した半導体記憶装置を得ることができる。

【図面の簡単な説明】

【図１】この発明の一実施例であるＤＲＡＭの全体構成
を示すブロック図である。

【図２】図１で示したＤＲＡＭの一部詳細を示す回路図
である。

【図３】図１で示した電流遮断信号発生回路の詳細を示
す回路図である。

【図４】他の電流遮断信号発生回路の構成の一部を示す
回路図である。

【図５】従来の冗長メモリ機能を有するＤＲＡＭの全体
構成を示すブロック図である。

【図６】図５で示したＤＲＡＭの一部詳細を示す回路図
である。

【符号の説明】

１１〜１８メモリセルアレイ２９Ｙデコーダ３０冗長Ｙデコーダ５１〜５８冗長メモリセルアレイ１００電流遮断信号発生回路

Claims

【特許請求の範囲】

【請求項１】マトリクス状に配置されたメモリセルよ
り構成されたメモリセルアレイが複数個配置された半導
体記憶装置であって、前記複数のメモリセルアレイ内それぞれにおけるメモリ
セルを列単位で共通に接続したビット線と、前記複数のメモリセルアレイそれぞれに設けられ、前記
ビット線の電位を所定のプリチャージ電位に設定するプ
リチャージ電位設定手段と、複数のヒューズ素子を内部に有し、前記複数のヒューズ
素子それぞれの切断の有無により信号レベルが変化する
複数の遮断制御信号を発生する遮断信号発生手段と、前記プリチャージ電位設定手段に対応して設けられ、所
定の規則で対応付けられた前記遮断制御信号に基づきオ
ン・オフすることにより、前記プリチャージ電位設定手
段による前記ビット線のプリチャージ動作の有効／無効
を制御するスイッチング素子とを備えた半導体記憶装
置。