JP2005520277A

JP2005520277A - メモリセルの欠陥列を修復する方法および装置

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Publication number: JP2005520277A
Application number: JP2003582769A
Authority: JP
Inventors: シャーリー，　ブライアン　エム．
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 2000-08-28
Filing date: 2000-08-28
Publication date: 2005-07-07
Also published as: AU2001243001A1; KR20040010521A; KR100810928B1

Abstract

一対の結合トランジスタは、行および列状に並べられたメモリセルの第１および第２のアレイに結合された複数の列ノード回路の各々における分離トランジスタと直列に接続される。各列ノード回路における相補ビット線の結合トランジスタは、第１および第２のアレイのビット線を介して結合トランジスタに接続されたイベントメモリセルに欠陥がある場合、非導通状態にされる。その結果、第１および第２のアレイの欠陥メモリセルは、列ノード回路にあるセンス増幅器から分離される。それにより、センス増幅器が欠陥のないメモリセルに影響を及ぼすことができなくなる。

Description

【０００１】
（技術分野）
本発明は、メモリデバイスに関し、詳細には、ダイナミックランダムアクセスメモリデバイスに関する。本発明は、より詳細には、メモリセルの欠陥のある列によってメモリデバイス全体が欠陥デバイスとなるのを防ぐ方法および装置に関する。
【０００２】
（発明の背景）
図１は、従来のメモリデバイスを示す。メモリデバイスは、行アドレスおよび列アドレスをアドレスバス１４を介して受け取るように適応されたアドレスレジスタ１２を含む同期ダイナミックランダムアクセスメモリ（「ＳＤＲＡＭ」）１０である。アドレスバス１４は、一般に、メモリコントローラ（図１に示さず）に結合される。典型的には、行アドレスは、まず、アドレスレジスタ１２によって受け取られ、行アドレスマルチプレクサ１８に適用される。行アドレスマルチプレクサ１８は、行アドレスを、行アドレスのバンクアドレスビット形成部の状態に応じて、２つのメモリバンクアレイ２０および２２のいずれかに関連付けられる複数の構成要素に結合する。アレイ２０および２２は、行および列状に並べられたメモリセルから構成される。アレイ２０および２２のそれぞれには、行アドレスラッチ２６と行デコーダ２８とが関連付けられている。各行アドレスラッチ２６は、行アドレスを格納する。行デコーダ２８は、格納された行アドレスを関数として種々の信号をアレイ２０または２２それぞれに適用する。行アドレスマルチプレクサ１８はまた、アレイ２０および２２のメモリセルをリフレッシュするために、行アドレスを行アドレスラッチ２６に結合する。行アドレスは、リフレッシュを目的として、リフレッシュコントローラ３２が制御するリフレッシュカウンタ３０によって生成される。
【０００３】
行アドレスをアドレスレジスタ１２に適用し、行アドレスラッチ２６の一方に格納した後、列アドレスがアドレスレジスタ１２に適用される。アドレスレジスタ１２は、列アドレスを列アドレスラッチ４０に結合する。ＳＤＲＡＭ１０の動作モードに応じて、列アドレスは、バーストカウンタ４２を介して列アドレスバッファ４４に結合されるか、または、バーストカウンタ４２に結合されるかのいずれかである。バーストカウンタ４２は、アドレスレジスタ１２によって出力された列アドレスの開始時に、連続する列アドレスを列アドレスバッファ４４に適応する。いずれの場合であっても、列アドレスバッファ４４は、列アドレスを列デコーダ４８に適用する。列デコーダ４８は、種々の列信号を、アレイ２０および２２用に関連付けられた列回路５０における各センス増幅器に適用する。
【０００４】
アレイ２０または２２のいずれかから読み出されるべきデータは、アレイ２０または２２それぞれから列回路５０を介してデータバス５８、および、データ出力レジスタ５６を含む読み出しデータパスに結合される。アレイ２０または２２のいずれかに書き込まれるべきデータは、データ入力レジスタ６０を含む書き込みデータパスを介してデータバス５８から列回路５０の一方に結合される。ここで、列回路５０は、それぞれアレイ２０または２２の一方に伝送される。マスクレジスタ６４は、例えば、アレイ２０および２２から読み出されるべきデータを選択的にマスクすることによって、列回路５０へのデータの流れ、および、列回路５０からのデータの流れを選択的に変更するために用いられ得る。
【０００５】
上述のＳＤＲＡＭ１０の動作は、制御バス７０で受け取られたハイレベルコマンド信号に応答するコマンドデコーダ６８によって制御される。典型的にはメモリコントローラによって生成されるこれらのハイレベルコマンド信号は、クロックエネーブル信号ＣＫＥ^＊、クロック信号ＣＬＫ、チップ選択信号ＣＳ^＊、書き込みエネーブル信号ＷＥ^＊、行アドレスストローブ信号ＲＡＳ^＊、列アドレスストローブ信号ＣＡＳ^＊（ここで、「^＊」はこの信号をアクティブローと指定する）である。コマンドデコーダ６８は、ハイレベルコマンド信号に応答して一連のコマンド信号を生成し、ハイべレルコマンド信号の各々によって指定される機能（例えば、読み出しまたは書き込み）を実行する。これらのコマンド信号、および、これらコマンド信号がそれぞれの機能を達成しようとする様態は、従来技術である。したがって、説明を簡潔にするために、これら制御信号のさらなる説明は省略する。
【０００６】
図２は、図１の列回路５０の一部を詳細に示す。図１に示されるアレイ２０、２２のいずれかのサブアレイであり得る一対のアレイ１００、１０２に接続された列回路５０が示されている。あるいは、図２に示される回路を含む１つの列回路５０は、図１に示されるアレイ２０、２２の両方にアクセスするために用いられ得る。列回路５０は、冗長列ノード回路１１２に加えて、複数の列ノード回路１１０ａ〜ｎを含む。これらの列ノード回路１１０、１１２はすべて同一であり、明瞭さおよび簡潔さのために、図２には、１つの列ノード回路１１０ａのみの内部構成要素が示されている。
【０００７】
列ノード回路１１０ａは、２対の相補ビット線Ｄ_０、Ｄ_０ ^＊およびＤ_１、Ｄ_１ ^＊それぞれを用いて、メモリセルの２つの列とインターフェースをとる。しかしながら、列ノード回路１１０ａは、任意の数の相補ビット線対を含み得ることを理解されたい。簡潔にするために、列ノード回路１１０ａおよび他の列ノード回路１１０ｂ〜ｎ、１１２におけるビット線Ｄ_０、Ｄ_０ ^＊およびＤ_１、Ｄ_１ ^＊を単にＤおよびＤ^＊と呼ぶ場合がある。各ビッド線対Ｄ、Ｄ^＊は、負センス増幅器１２０、正センス増幅器１２２、平衡化回路１２４およびＩ／Ｏ回路１２６間で結合される。
【０００８】
平衡化回路１２４は、ビット線Ｄ、Ｄ^＊を互いに結合し、平衡電圧（典型的には、供給電圧の半分の大きさに等しい大きさを有する）に結合するために、行デコーダ２８（図１）の一部であり得るプレ充電制御回路１３０によって制御される。負センス増幅器１２０および正センス増幅器１２２は、通常、それぞれ出力信号を受け取る。出力信号は、それぞれ、典型的には、接地電位、および、供給電圧または供給電圧の大きさよりもわずかに大きな値を有するポンプ電圧のいずれかである。ビッド線Ｄ、Ｄ^＊が、平衡化回路１２４によって平衡化された後、センス増幅器１２０、１２２は、アレイ１００、１０２のメモリセルの読み出しアクセス時に、ビット線Ｄ、Ｄ^＊の電圧不均衡を検出する。次いで、センス増幅器１２０、１２２は、ビット線の一方が供給電圧に、ビット線の他方が接地電位になるまで、不均衡の方向にビット線Ｄ、Ｄ^＊を駆動する。
【０００９】
センス増幅器１２０、１２２が、ビット線Ｄ、Ｄ^＊を各列のメモリセルから読み出されたデータを示す電圧まで駆動されると、ビット線Ｄ、Ｄ^＊は、Ｉ／Ｏ回路１２６によってＩ／Ｏ線Ｉ／ＯＡ、Ｉ／ＯＢ^＊それぞれに結合される。当該分野でよく理解されているように、読み出しメモリアクセスにおいて、ビット線からの信号は、ＤＣセンス増幅器（図示せず）に結合される。ＤＣセンス増幅器は、対応するデータ信号をメモリデバイスのデータバスに適用する。列ノード回路１１０ａの他のビット線Ｄ_１、Ｄ_１ ^＊も同様に、各Ｉ／Ｏ回路１２６によって、それぞれ一対のＩ／Ｏ線Ｉ／ＯＢ、Ｉ／ＯＢ^＊に結合される。
【００１０】
書き込みメモリアクセスにおいて、Ｉ／Ｏ線は、各書き込みドライバ（図示せず）によって駆動され、Ｉ／Ｏ回路１２６によってビット線Ｄ、Ｄ^＊に結合される。
【００１１】
列ノード回路１１０ａは、各インバータ１１４からＳＥＬ＿Ｒ信号を受け取り、ビット線Ｄ、Ｄ^＊をＩ／Ｏ線Ｉ／Ｏ、Ｉ／Ｏ^＊にそれぞれ結合させる。同様に、列ノード回路１１０ｂは、ＳＥＬ＿Ｒ＋１信号を受け取り、ビット線を同じＩ／Ｏ線に結合させる。列ノード回路１１０ｎは、ＳＥＬ＿Ｒ＋Ｎ信号を受け取り、ビット線を同じＩ／Ｏ線に結合させる。ＳＥＬ信号は、アレイ１００、１０２のメモリセルの種々の列を選択するので、通常、これらＳＥＬ信号は列デコーダ４８（図１）によって生成される。
【００１２】
冗長列ノード回路１１２のＩ／Ｏ回路１２６も同様に、選択ＳＥＬ＿ＲＥＤ信号によって同じＩ／Ｏ線に結合される。ただし、ＳＥＬ＿ＲＥＤ信号は、冗長列制御回路１４４によって生成される。冗長列制御回路１４４は、列デコーダ４８（図１）の一部であり得る。
【００１３】
上述したように、列ノード回路１１０ａ〜ｎ、１１２は、アレイ１１０、１０２の両方に結合される。しかしながら、列ノード回路は、同時にアレイ１００、１０２の両方から読み出されたデータを示す信号を受け取ることはできない。このため、分離トランジスタ１５０、１５２は、アレイ１００、１０２の、列ノード回路のビット線Ｄ、Ｄ^＊のそれぞれと、対応するビット線Ｄ、Ｄ^＊それぞれとの間に結合されている。アレイ１００に結合された分離トランジスタ１５０はすべて、コモンＩＳＯ＿ＬＥＦＴ信号によってオンにされる。アレイ１０２に結合された分離トランジスタ１５２はすべて、コモンＩＳＯ＿ＲＩＧＨＴ信号によってオンにされる。アレイ１００、１０２は、異なる行アドレスに対応するメモリセルの行を含むので、ＩＳＯ＿ＬＥＦＴ信号およびＩＳＯ＿ＲＩＧＨＴ信号は、典型的には、行デコーダ２８（図１）によって生成される。
【００１４】
メモリデバイスの製造歩留まりは極めて良好であるが、メモリデバイス内に含まれる、非常に多くのトランジスタ、信号パス、他の構成要素（例えば、キャパシタ）は、メモリデバイスが少なくとも１つの欠陥トランジスタ、欠陥信号パス、または、他の欠陥構成要素を含むという、深刻な統計学的可能性を生じる。このため、メモリデバイスには、典型的に、冗長メモリセルの行および列が組み込まれる。テスト中に、メモリセルのある行または列に欠陥が見つかった場合、メモリデバイスのパッケージングの前後のいずれかに、メモリデバイスは、欠陥行の代わりにメモリセルの冗長行を代用するか、または、欠陥列の代わりにメモリセルの冗長列を代用するようにプログラミングされ得る。アレイ１００、１０２のメモリセルの冗長列とインターフェースをとるために、冗長列ノード回路１１２が設けられている。テスト中に１つの欠陥列が見つかったときは常に２つの冗長列を代用するように、冗長列ノード回路１１２は、メモリセルの２つの列とインターフェースをとる。しかしながら、冗長列は、列毎に代用されてもよいし、または、冗長列は２つより多くの群で代用されてもよいことを理解されたい。冗長列ノード回路１１２のビット線Ｄ、Ｄ^＊数は、所望ならば、代用される冗長列数と一致するように調整され得る。
【００１５】
メモリセルの冗長列は、メモリデバイスの製造歩留まりを著しく向上させる。しかしながら、冗長列を代用することによって修復できない欠陥が生じ得る場合がある。例えば、図３を参照して、アレイ１００、１０２の一部は、各ビット線Ｄ、Ｄ^＊間に結合されたアクセストランジスタ１６０と、各格納キャパシタ１６２とを含む。各アクセストランジスタ１６０は、選択的に、ビット線ＤまたはＤ^＊を格納キャパシタ１６２の一方のプレートに結合する。格納キャパシタの他方のプレートは、典型的には、供給電圧の半分の大きさを有する電圧に結合された「セルプレート」である。動作中、格納キャパシタ１６２は、論理「０」または論理「１」のいずれかを示す電圧を格納する。
【００１６】
各キャパシタ１６２のセルプレートは、典型的には、格納キャパシタ１６２のすべてに共通である。製造時の欠陥の結果、ビット線ＤまたはＤ^＊の一方が、直接（通常の失敗モード）または短絡した格納キャパシタ１６２を介して、セルプレートに短絡され得る。メモリデバイスのテスト中、この欠陥が検出され、メモリセルの冗長列は、欠陥列の代わりに代用されることになる。しかしながら、欠陥列用の列ノード回路１１０のセンス増幅器１２０、１２２は、通常、行デコーダ２８からＮＬＡＴ信号およびＰＳＥＮＳＥ信号を受け取り続ける。したがって、センス増幅器１２０、１２２は、セルプレートを供給電圧または接地電位のいずれかに結合して、残りのメモリセルを欠陥メモリセルにしてしまう可能性がある。
【００１７】
この問題は以前より認められているが、この問題を対処するために考案されたアプローチはいずれも完全に満足のいくものではない。１つのアプローチは、メモリセルの欠陥列用の列ノード回路１1０からＮＬＡＴ信号およびＰＳＥＮＳＥ信号を選択的に切断することである。このアプローチは、短絡した格納キャパシタが、残りのセルを欠陥セルにすることを防ぐが、多大なコストを要する。ＮＬＡＴ信号およびＰＳＥＮＳＥ信号を列ノード回路１１０に選択的に結合するために用いられるトランジスタは、物理的に非常に大きくされ、センス増幅器１２０、１２２を駆動するための、十分に低いインピーダンスパスを提供する必要がある。その結果、それらトランジスタは、十分な速度で応答することができる。比較的高いインピーダンスによってセンス増幅器１２０、１２２を駆動させると、ビット線Ｄ、Ｄ^＊上の電圧をセンスするセンス増幅器１２０、１２２の能力は大幅に低下する。その結果、メモリデバイスのアクセス時間が減少する。比較的大きなトランジスタを各負センス増幅器１２０に、比較的大きなトランジスタを各正センス増幅器１２２に付加することによって消費される半導体ダイ上の表面積の量は、かなり多い。なぜなら、典型的なメモリデバイスにおけるセンス増幅器１２０、１２２の数が、多いからである。
【００１８】
センス増幅器１２０、１２２を行デコーダ２８に選択的に結合するためにトランジスタを提供することに関わる別の問題は、メモリデバイスにおいて信号線をルート付けするのが困難であることである。より詳細には、各列ノード回路１１０にトランジスタのゲートに結合された２つのさらなる信号線を供給する必要がある。しかしながら、この多くの信号線を列ノード回路１１０にルート付けすることは困難である。
【００１９】
メモリセルの欠陥列が他のメモリセルに影響を与えるのを防ぐ別のアプローチは、各列ノード回路１１０と、結合されるアレイ１００、１０２のビット線Ｄ、Ｄ^＊との間にレーザヒューズを配置することである。テスト中にメモリセルの列に欠陥を見つけた場合、メモリセルの冗長列は、欠陥列の代わりに代用され、欠陥列とその列ノード回路１１０とを結合するレーザヒューズは、切断される。このアプローチは以前は満足のいくものであったが、レーザピッチの最小化がビット線ピッチの減少に追いつかないために、このアプローチでは満足できなくなってきている。さらに、このアプローチは、メモリデバイスがパッケージングされる前に見つけられた欠陥を修復するに満足のいくものであるが、パッケージング後に欠陥を修復するために用いることはできない。
【００２０】
これらの問題は、図１に示されるＳＤＲＡＭ１０を参照して説明してきたが、非同期ＤＲＡＭおよびパケット化ＤＲＡＭ（同期リンクＤＲＡＭ（「ＳＬＤＲＡＭ」）およびＲＡＭＢＵＳＤＲＡＭ（「ＲＤＲＡＭ」）等）を含む他のダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）を用いた場合であっても同じ問題が存在することを理解されたい。
【００２１】
したがって、列中の欠陥のあるメモリセルが他のメモリセルに影響を与えることを防ぐ様態でパッケージング後に欠陥を修復するために用いられ得、かつ、メモリデバイスのコストを過度に増加させない、方法および装置が必要である。
【００２２】
（発明の要旨）
メモリデバイスにおけるメモリセルの欠陥列を修復する方法および装置であって、欠陥メモリセルが欠陥のないメモリセルに悪影響を及ぼさない様態で提供される。本発明の１局面によれば、複数の列ノード回路が提供される。複数の列ノード回路の各々は、少なくとも一対の相補ビット線を含む。複数の列ノード回路の各々はまた、センス増幅器、平衡化回路および入出力回路を含む。これらの各々は、列ノード回路の各対の相補ビット線間で結合されている。第１の対の結合スイッチは、各列ノード回路の各対の相補ビット線を、第１のアレイの各列の一対の相補ビット線に選択的に結合する。第２の対の結合スイッチは、任意で、各列ノード回路の各対の相補ビット線を、第２のアレイの各列の一対の相補ビット線に選択的に結合するために設けられ得る。結合スイッチの各々は、冗長列制御回路によって生成される各列ノードディセーブル信号によって決定される導通状態を有する。冗長列制御回路は、各列ノード回路に結合された第１および第２の結合スイッチが、列ノード回路が結合されたメモリセルの列の代わりに、メモリセルの冗長列を代用することに応答して、導通しなくなるように、列ノードディセーブル信号を生成する。
【００２３】
（発明の詳細な説明）
図４は、列回路５０に用いられ得る、本発明の１実施形態による列回路を示す。図４に示される回路は、図２の従来技術の列ノード回路１１０で用いられた回路と実質的に同じ列ノード回路１１０’を用いる。したがって、簡潔さおよび明瞭さのために、同一の構成要素は、同じ参照番号を付して設けられており、その動作の説明を繰り返し行わない。
【００２４】
図４を参照して、列ノード回路１１０’のそれぞれは、冗長列ノード回路１１２を除いて、第１の結合トランジスタ１７０および第２の結合トランジスタ１７２を含む。第１の結合トランジスタ１７０は、ビット線Ｄ、Ｄ^＊のそれぞれを第１のアレイ１００に結合する。第２の結合トランジスタ１７２は、ビット線Ｄ、Ｄ^＊のそれぞれを第２のアレイ１０２に結合する。結合トランジスタ１７０、１７２のすべては、互いに結合され、かつ、各インバータ１７６に結合されたゲートを有する。別個のインバータが列ノード回路１１０’の各々に設けられる。インバータ１７６の電力端子は、接地およびポンプ電圧Ｖｃｃｐにそれぞれ接続される。その結果、インバータ１７６はこれらの２つの電圧の一方を出力する。インバータ１７６の各々は各制御回路１７８によって駆動される。図５Ａに示されるように、制御回路１７８は、単に、レジスタ１８０によってハイにバイアスされたレーザヒューズ１８０であり得るか、または、図５Ｂに示されるように、制御回路１７８は、これもまたレジスタ１８２によってハイにバイアスされたアンチヒューズ１８４であり得る。レーザヒューズ１８０の使用がパッケージング前の修復に限定されるのに対して、アンチヒューズ１８４を用いると、パッケージング前およびパッケージング後の両方の修復が可能になる。あるいは、制御回路１７８は、冗長列制御回路１４４とインターフェースをとる適切な回路（図示せず）であり得る。例えば、列に欠陥がある場合、その列に関連する制御回路１７８は、その列アドレスとメモリデバイスによって受け取られた各列アドレスとを比較するようにプログラムされ得る。比較結果が一致した場合、制御回路１７８は、各インバータ１７６に適切な信号を出力し得る。
【００２５】
動作中、制御回路１７８は、通常、ローを出力する。これにより、インバータ１７６はＶｃｃｐの電圧を出力する。Ｖｃｃｐ電圧は、列ノード回路１１０’がアレイ１００、１０２とインターフェースを取り続けるように、結合トランジスタ１７０、１７２を導通させる。しかしながら、列ノード回路１１０’のメモリ列に欠陥がある場合、制御回路１７８はハイを出力し、それにより、インバータ１７６はローを出力する。結合トランジスタ１７０、１７２の各ゲートにローが印加されると、トランジスタ１７０、１７２は導通しなくなる。それにより、列ノード回路１１０’をアレイ１００、１０２のビット線から絶縁する。結果として、アレイ１００、１０２のビット線Ｄ、Ｄ^＊は、センス増幅器１２０、１２２から切断され、ビット線Ｄ、Ｄ^＊に結合された格納キャパシタにおける短絡によってセンス増幅器１２０、１２２が、セルプレートを接地または供給電圧に駆動させることができなくなる。
【００２６】
レーザヒューズ１８０（図５Ａ）が制御回路１７８で用いられる場合、レーザヒューズが関連付けられたメモリ列に欠陥がなければ、レーザヒューズは切断されないままである。その後、制御回路１７８は、インバータがＶｃｃｐの電圧を出力するように、ローをインバータ１７６に印加する。列に欠陥がある場合、制御回路１７８の出力は、プルアップレジスタ１８０によってハイに引き上げられ、それにより、インバータ１７６は、結合トランジスタ１７０、１７２をオフにするローを出力する。
【００２７】
同様の様態で、アンチヒューズ１８４（図５Ｂ）が制御回路１７８で用いられる場合、アンチヒューズ１８４が関連付けられているメモリ列に欠陥がなければ、アンチヒューズ１８４は切断される。列に欠陥がある場合には、アンチヒューズ１８４は切断されないままである。それにより、制御回路１７８の出力は、プルアップレジスタ１８２によってハイに引き上げられ得る。
【００２８】
図４の実施形態において、アレイ１００に結合された結合トランジスタ１７０は、アレイ１０２に結合された結合トランジスタ１７２と同じように動作される。しかしながら、別個の制御信号をトランジスタ１７０、１７２それぞれに適用し得ることを理解されたい。この構成を用いれば、列ノード回路１１０’は、メモリセルの欠陥列を含むアレイ１００、１０２から絶縁され、他のアレイのメモリセルの同じ列とインターフェースを取り続け得る。しかしながら、別の制御信号をトランジスタ１７０、１７２に提供するために必要な回路の量および複雑性は、一方のアレイ１０２または１００の列に欠陥がある場合、他方のアレイ１００または１０２の対応する列にアクセスできる利点をはるかに上回り得る。
【００２９】
図４に示される本発明の実施形態において、信号線の結合トランジスタ１７０、１７２へのルート付けは、完全にルーチンと予想される。これは、信号線が、インバータ１１４をＩ／Ｏ回路１２６に結合する信号線と平行にルート付けされ得るからである。さらに、結合トランジスタ１７０、１７２、および、これらのトランジスタを駆動させる回路は、多くの電力を結合する必要がないので、比較的小型であり得る。その結果、アレイ１００、１０２から列ノード回路１１０’を選択的に切断する回路が用いる、メモリデバイスを含む半導体ダイ上の表面積は、比較的少なくて済む。
【００３０】
別の実施形態において、適切な回路（図示せず）は、分離トランジスタ１５０、１５２の動作を制御するために用いられる。その結果、分離トランジスタ１５０、１５２はすべて、それらトランジスタが接続されるメモリセルの列に欠陥がある場合には導通しなくなる。列ノード回路１１０’のすべての左側分離トランジスタ１５０および右側分離トランジスタ１５２を２つの別の群として制御することに加えて、個々の列ノード回路１１０’各々の分離トランジスタ１５０、１５２はまた、列ノードごとに制御される。しかしながら、分離トランジスタ１５０、１５２が、それらの本来の分離機能、および、列ノード回路１１０’をメモリセルの欠陥列から分離する機能の両方を実行するように、これら分離トランジスタ１５０、１５２を制御するために必要とされ得る回路の量および複雑性は、結合トランジスタ１７０、１７２およびそれらに関連する制御回路を省く価値を上回り得る。
【００３１】
図６は、図４の列回路を含む図１のＳＤＲＡＭ１０’を備えたコンピュータシステム２００を示すブロック図である。コンピュータシステム２００は、特定の計算またはタスクを実行するために、特定のソフトウェアを実行する等の種々の計算機能を実行するプロセッサ２０２を含む。プロセッサ２０２は、通常、アドレスバス２０６、制御バス２０８およびデータバス２１０を含むプロセッサバス２０４を含む。さらに、コンピュータシステム２００は、キーボードまたはマウスのような、プロセッサ２０２に結合された１つ以上の入力デバイス２１４を含み、これにより、オペレータは、コンピュータシステム２００とインターフェースをとることができる。典型的には、コンピュータシステム２００はまた、プロセッサ２０２に結合された、典型的にはプリンタまたはビデオ端子である出力デバイス等の１つ以上の出力デバイス２１６を含む。１つ以上のデータ格納装置２１８はまた、典型的には、プロセッサ２０２に結合され、データを格納するか、または、外部格納媒体（図示せず）からデータを取り出す。典型的な格納デバイス２１８の例は、ハードディスクおよびフロッピー（Ｒ）ディスク、テープカセット、および、コンパクトディスク読み出し専用メモリ（ＣＤ−ＲＯＭ）を含む。プロセッサ２０２は、また、通常スタティックランダムアクセスメモリ（「ＳＲＡＭ」）であるキャッシュメモリ２２６、および、メモリコントローラ２３０を介してＳＤＲＡＭ１０’に結合される。メモリコントローラ２３０は、通常、アドレスバス１４（図１）に結合されたアドレスバス、および、制御バス７０に結合された制御バスを含む。ＳＤＲＡＭ１０’のデータバス５８は、プロセッサ２０２のデータバス２１０に直接またはメモリコントローラ２３０を介して結合される。
【００３２】
上記の説明から、例示を目的として本発明の特定の実施形態を本明細書中で説明してきたが、本発明の意図および範囲を逸脱することなく、種々の改変を為し得ることを理解されたい。例えば、開示される本発明の実施形態は、メモリセルの２つのアレイ間で結合されるものとして説明してきたが、メモリセルの１つのアレイに結合されてもよいことを理解されたい。さらに、開示される実施形態はＳＤＲＡＭでの使用について説明されてきたが、非同期ＤＲＡＭ、および、パケット化ＤＲＡＭ（同期リンクＤＲＡＭ（「ＳＬＤＲＡＭ」）およびＲＡＭＢＵＳＤＲＡＭ（「ＲＤＲＡＭ」）等）を含む任意の現在のＤＲＡＭまたは将来開発されるＤＲＡＭに用いてもよいことを理解されたい。したがって、本発明は、上掲の特許請求の範囲を除いてなんら限定されない。
【図面の簡単な説明】
【図１】
図１は、従来のＳＤＲＡＭのブロック図である。
【図２】
図２は、図１のＳＤＲＡＭに用いられる列回路の一部のブロック図および模式図である。
【図３】
図３は、図２に示される回路とインターフェースをとる、図２のＳＤＲＡＭに用いられるメモリアレイの一部を示す模式図である。
【図４Ａ】
図４Ａは、図２に示される列回路の代わりに、図２のＳＤＲＡＭに用いられ得る、本発明による回路の１実施形態のブロック図および模式図である。
【図４Ｂ】
図４Ｂは、図２に示される列回路の代わりに、図２のＳＤＲＡＭに用いられ得る、本発明による回路の１実施形態のブロック図および模式図である。
【図５Ａ】
図５Ａは、図４の列回路に用いられ得る制御回路の種々の実施形態を示す模式図である。
【図５Ｂ】
図５Ｂは、図４の列回路に用いられ得る制御回路の種々の実施形態を示す模式図である。
【図６】
図６は、図４の列回路を含む、図１のＳＤＲＡＭを含むコンピュータシステムのブロック図である。

Claims

メモリデバイスであって、
行および列状に並べられたメモリセルの第１のアレイであって、少なくとも１つのメモリセルの冗長列を含む、第１のアレイと、
該メモリデバイスによって受け取られるコマンド信号に応答して、該メモリデバイスの動作を制御する制御信号を提供するように構成された制御回路と、
該第１のアレイと外部よりアクセス可能なデータバスとの間でデータを結合するように構成されたデータパス回路であって、少なくとも一対の相補入出力線を含む、データパス回路と、
該メモリデバイスによって受け取られた行アドレスをデコードし、かつ、該第１のアレイの該行アドレスに対応するメモリセルの行をアクティブにする行アドレスデコーダと、
各々が少なくとも一対の相補ビット線を含む複数の列ノード回路であって、該複数の列ノード回路の各々が、
該列ノード回路の各対の相補ビット線間に結合されたセンス増幅器と、
該列ノード回路の各対の相補ビット線間に結合された平衡化回路と、
該列ノード回路の各対の相補ビット線間に結合された入出力回路であって、列エネーブル信号に応答して、該列ノード回路の各対の相補ビット線を各対の相補入出力線に結合するように構成されている、入出力回路と
を備えた、複数の列ノード回路と、
該メモリデバイスによって受け取られた列アドレスをデコードし、かつ、複数の該列エネーブル信号を生成する列アドレスデコーダであって、該列アドレスの各々に応答して、該複数の列エネーブル信号のうち少なくとも１つを生成する、列アドレスデコーダと、
該複数の列ノード回路の各々の各対の相補ビット線を該第１のアレイの各列の一対の相補ビット線に選択的に結合する一対の第１の結合スイッチであって、各列ノードディセーブル信号によって決定される導通状態を有する、一対の第１の結合スイッチと、
該複数の列ノード回路の各々の各対の相補ビット線を該第２のアレイの各列の一対の相補ビット線に選択的に結合する第２の対の結合スイッチであって、該各列ノードディセーブル信号によって決定される導通状態を有する、第２の対の結合スイッチと、
各列ノードディセーブル信号を該複数の列ノード回路の各々に結合された該第１の結合スイッチに適用する冗長列制御回路であって、冗長列ディセーブル信号の各々によって、該各列ノード回路に結合された該第１の結合スイッチは、該列ノード回路が結合された該メモリセルの列の代わりに、メモリセルの冗長列を代用することに応答して、非導通状態になる、冗長列制御回路と
を備える、メモリデバイス。
行および列状に並べられたメモリセルの第２のアレイであって、少なくとも１つのメモリセルの冗長列を含み、該第２のアレイへのデータおよび該第２のアレイからのデータを前記行アドレスデコーダに結合して、該第２のアレイのメモリセルの行をアクティブにするように、前記データパス回路に結合されている、第２のアレイと、
前記複数の列ノード回路の各々の各対の相補ビット線を該第２のアレイの各列の一対の相補ビット線に選択的に結合する一対の第２の結合スイッチであって、各列ノードディセーブル信号によって決定される導通状態を有し、かつ、前記冗長列制御回路に結合されており、該冗長列制御回路は、列ノードディセーブル信号を該複数の列ノード回路の各々に結合された該第２の結合スイッチに適用し、前記冗長列ディセーブル信号によって、該各列ノード回路に結合された該第２の結合スイッチは、該列ノード回路が結合された該メモリセルの列の代わりに、メモリセルの冗長列を代用することに応答して、非導通状態になる、一対の第２の結合スイッチと
をさらに備える、請求項１に記載のメモリデバイス。
前記複数の列ノード回路の各々は、前記第１および第２の結合スイッチと、該列ノード回路の各ビット線との間に結合された分離トランジスタをさらに備え、
前記メモリデバイスは、該複数の列ノード回路のすべての該第１および第２の結合スイッチに結合された分離制御回路をさらに備え、
該分離制御回路は、該第１の結合スイッチまたは該第２の結合スイッチのいずれかを導通させる分離制御信号を生成する、請求項２に記載のメモリデバイス。
前記分離トランジスタと前記第１および第２の結合スイッチとは、互いに別の構成要素である、請求項３に記載のメモリデバイス。
前記複数の列ノード回路の各々は、複数の対の相補ビット線を含み、該複数の対の相補ビット線の各々は、前記第１の対の結合スイッチの一方によって前記第１のアレイの一対の相補ビット線に、および、前記第２の対の結合スイッチの一方によって前記第２のアレイの一対の相補ビット線に結合される、請求項２に記載のメモリデバイス。
前記第１および第２の結合スイッチの各々は、電界効果トランジスタを含む、請求項１に記載のメモリデバイス。
前記冗長列制御回路の各々は、導通状態と非導通状態とを有する各プログラマブルインピーダンス素子を備える、請求項１に記載のメモリデバイス。
前記プログラマブルインピーダンス素子の各々はレーザヒューズを備える、請求項７に記載のメモリデバイス。
前記プログラマブルインピーダンス素子の各々はアンチヒューズを備える、請求項７に記載のメモリデバイス。
前記メモリデバイスは、ダイナミックランダムアクセスメモリを備える、請求項１に記載のメモリデバイス。
前記メモリデバイスは、同期ダイナミックランダムアクセスメモリを備える、請求項１０に記載のメモリデバイス。
前記複数の列ノード回路の各々に結合される前記列イネーブル信号、および、関連付けられた列ノード回路の前記第１の結合スイッチに適用される前記冗長列ディセーブル信号は、互いに平行に位置付けられた各導体を介して結合される、請求項１に記載のメモリデバイス。
行および列状に並べられたメモリセルの第１のアレイに結合するように適応された列回路であって、
各々が少なくとも一対の相補ビット線を含む複数の列ノード回路であって、該複数の列ノード回路の各々が、
該列ノード回路の各対の相補ビット線間に結合されたセンス増幅器と、
該列ノード回路の各対の相補ビット線間に結合された平衡化回路と、
該列ノード回路の各対の相補ビット線間に結合された入出力回路であって、列エネーブル信号に応答して、該列ノード回路の該対の相補ビット線を各対の相補入出力線にそれぞれ結合するように構成されている、入出力回路と
を備えた、複数の列ノード回路と、
該複数の列ノード回路の各々の各対の相補ビット線を該第１のアレイの各対の相補ビット線に選択的に結合する一対の第１の結合スイッチであって、各列ノードディセーブル信号によって決定される導通状態を有する、一対の第１の結合スイッチと、
各列ノードディセーブル信号を該複数の列ノード回路の各々の該第１の結合スイッチに適用する冗長列制御回路であって、冗長列ディセーブル信号の各々によって、該各列ノード回路に結合された該第１の結合スイッチは、該列ノード回路が結合された該メモリセルの列の代わりに、メモリセルの冗長列を代用することに応答して、非導通状態になる、冗長列制御回路と
を備える、列回路。
前記列回路は、行および列状に並べられたメモリセルの第２のアレイに結合されており、前記複数のノード回路の各々の各対の相補ビット線、および、該第２のアレイの各対の相補ビット線に結合された一対の第２の結合スイッチをさらに備え、
該第２の結合スイッチは、各列ノードディセーブル信号によって決定される導通状態を有し、前記冗長列制御回路に結合されており、
該冗長列制御回路は、列ノードディセーブル信号を該複数のノード回路の各々に結合された該第２の結合スイッチに適用し、前記冗長列ディセーブル信号によって、該各列ノード回路に結合された該第２の結合スイッチは、該列ノード回路が結合された該メモリセルの列の代わりに、メモリセルの冗長列を代用することに応答して、非導通状態になる、請求項１３に記載の列回路。
前記複数の列ノード回路の各々は、前記第１および第２の結合スイッチの各々と、該列ノード回路の各ビット線との間に結合された分離トランジスタをさらに備える、請求項１４に記載の列回路。
前記分離トランジスタと前記第１および第２の結合スイッチとは、互いに別の構成要素である、請求項１５に記載の列回路。
前記複数の列ノード回路の各々は、複数の対の相補ビット線を含み、該複数の対の相補ビット線の各々は、前記第１の対の結合スイッチの一方によって前記第１のアレイの一対の相補ビット線に、および、前記第２の対の結合スイッチの一方によって前記第２のアレイの一対の相補ビット線に結合される、請求項１４に記載の列回路。
前記第１の結合スイッチの各々は、電界効果トランジスタを含む、請求項１３に記載の列回路。
前記冗長列制御回路の各々は、導通状態と非導通状態とを有する各プログラマブルインピーダンス素子を備える、請求項１３に記載の列回路。
前記プログラマブルインピーダンス素子の各々はレーザヒューズを備える、請求項１９に記載の列回路。
前記プログラマブルインピーダンス素子の各々はアンチヒューズを備える、請求項１９に記載の列回路。
前記複数の列ノード回路の各々に結合される前記列イネーブル信号、および、関連付けられた列ノード回路の前記第１の結合スイッチに適用される前記冗長列ディセーブル信号は、互いに平行に位置付けられた各導体を介して結合される、請求項１３に記載の列回路。
コンピュータシステムであって、
プロセッサバスを有するプロセッサと、
データが該コンピュータシステムに入力されるように適応された、該プロセッサバスを介して該プロセッサに結合された入力デバイスと、
データが該コンピュータシステムから出力されるように適応された、該プロセッサバスを介して該プロセッサに結合された出力デバイスと、
メモリデバイスと
を備え、該メモリデバイスは、
行および列状に並べられたメモリセルの第１のアレイであって、少なくとも１つのメモリセルの冗長列を含む、第１のアレイと、
該メモリデバイスによって受け取られるコマンド信号に応答して、該メモリデバイスの動作を制御する制御信号を提供するように構成された制御回路と、
該第１のアレイと外部よりアクセス可能なデータバスとの間でデータを結合するように構成されたデータパス回路であって、少なくとも一対の相補入出力線を含む、データパス回路と、
該メモリデバイスによって受け取られた行アドレスをデコードし、かつ、該第１のアレイの該行アドレスに対応するメモリセルの行をアクティブにする行アドレスデコーダと、
各々が少なくとも一対の相補ビット線を含む複数の列ノード回路であって、該複数の列ノード回路の各々が、
該列ノード回路の各対の相補ビット線間に結合されたセンス増幅器と、
該列ノード回路の各対の相補ビット線間に結合された平衡化回路と、
該列ノード回路の各対の相補ビット線に結合された入出力回路であって、列エネーブル信号に応答して、該列ノード回路の各対の相補ビット線を各対の相補入出力線に結合するように構成されている、入出力回路と
を備えた、複数の列ノード回路と、
該メモリデバイスによって受け取られた列アドレスをデコードし、かつ、複数の該列エネーブル信号を生成する列アドレスデコーダであって、該列アドレスの各々に応答して、該複数の列エネーブル信号のうち少なくとも１つの生成する、列アドレスデコーダと、
該複数の列ノード回路の各々の各対の相補ビット線を該第１のアレイの各列の一対の相補ビット線に選択的に結合する対の第１の結合スイッチであって、各列ノードディセーブル信号によって決定される導通状態を有する、対の第１の結合スイッチと、
該複数の列ノード回路の各々の各対の相補ビット線を該第２のアレイの各列の一対の相補ビット線に選択的に結合する一対の第２の結合スイッチであって、該各列ノードディセーブル信号によって決定される導通状態を有する、第２の結合スイッチと、
各列ノードディセーブル信号を該複数の列ノード回路の各々に結合された該第１の結合スイッチに適用する冗長列制御回路であって、冗長列ディセーブル信号の各々によって、該各列ノード回路に結合された該第１の結合スイッチは、該列ノード回路が結合された該メモリセルの列の代わりに、メモリセルの冗長列を代用することに応答して、非導通状態になる、冗長列制御回路と
を備える、コンピュータシステム。
前記メモリデバイスは、
行および列状に並べられたメモリセルの第２のアレイであって、少なくとも１つのメモリセルの冗長列を含み、該第２のアレイへのデータおよび該第２のアレイからのデータを前記行アドレスデコーダに結合して、該第２のアレイのメモリセルの行をアクティブにするように、前記データパス回路に結合されている、第２のアレイと、
前記複数の列ノード回路の各々の各対の相補ビット線を該第２のアレイの各列の一対の相補ビット線に選択的に結合する一対の第２の結合スイッチであって、各列ノードディセーブル信号によって決定される導通状態を有し、かつ、前記冗長列制御回路に結合されており、該冗長列制御回路は、列ノードディセーブル信号を該複数の列ノード回路の各々に結合された該第２の結合スイッチに適用し、前記冗長列ディセーブル信号によって、該各列ノード回路に結合された該第２の結合スイッチは、該列ノード回路が結合された該メモリセルの列の代わりに、メモリセルの冗長列を代用することに応答して、非導通状態になる、一対の第２の結合スイッチと
をさらに備える、請求項２３に記載のコンピュータシステム。
前記複数の列ノード回路の各々は、前記第１および第２の結合スイッチと、該列ノード回路の各ビット線との間に結合された分離トランジスタをさらに備え、
前記メモリデバイスは、該複数の列ノード回路のすべての該第１および第２の結合スイッチに結合された分離制御回路をさらに備え、
該分離制御回路は、該第１の結合スイッチまたは該第２の結合スイッチのいずれかを導通させる分離制御信号を生成する、請求項２４に記載のコンピュータシステム。
前記分離トランジスタと前記第１および第２の結合スイッチとは、互いに別の構成要素である、請求項２４に記載のコンピュータシステム。
前記複数の列ノード回路の各々は、複数の対の相補ビット線を含み、該複数の対の相補ビット線の各々は、前記第１の結合スイッチによって前記第１のアレイの一対の相補ビット線に、および、前記第２の結合スイッチによって前記第２のアレイの一対の相補ビット線に結合される、請求項２４に記載のコンピュータシステム。
前記第１および第２の結合スイッチの各々は、電界効果トランジスタを含む、請求項２３に記載のコンピュータシステム。
前記冗長列制御回路の各々は、導通状態と非導通状態とを有する各プログラマブルインピーダンス素子を備える、請求項２３に記載のコンピュータシステム。
前記プログラマブルインピーダンス素子の各々はレーザヒューズを備える、請求項２９に記載のコンピュータシステム。
前記プログラマブルインピーダンス素子の各々はアンチヒューズを備える、請求項２９に記載のコンピュータシステム。
前記メモリデバイスは、ダイナミックランダムアクセスメモリを備える、請求項２３に記載のコンピュータシステム。
前記メモリデバイスは、同期ダイナミックランダムアクセスメモリを備える、請求項３２に記載のコンピュータシステム。
前記複数の列ノード回路の各々に結合される前記列イネーブル信号、および、関連付けられた列ノード回路の前記第１の結合スイッチに適用される前記冗長列ディセーブル信号は、互いに平行に位置付けられた各導体を介して結合される、請求項２３に記載のコンピュータシステム。
メモリセルの第１のアレイにおける複数の対の相補ビット線と、複数の列回路との間でデータ信号を結合する方法であって、
該第１のアレイのビット線に欠陥がない場合、該複数の列回路の各々の少なくとも１つの相補ビット線と、該第１のアレイの対応する対の相補ビット線との間で該データ信号を結合するステップと、
該列回路のビット線に対応する該第１のアレイの任意のビット線に欠陥がある場合、該第１のアレイを該列回路から分離するステップと
を包含する、方法。
前記データ信号は、前記複数の列回路と、メモリセルの第２のアレイにおける複数の対の相補ビット線との間で結合され、前記方法は、
該第２のアレイのビット線に欠陥がない場合、該複数の列回路の各々の少なくとも一対の相補ビット線と、該第２のアレイの対応する対の相補ビット線との間で該データ信号を結合するステップと、
該列回路のビット線に対応する該第２のアレイの任意のビット線に欠陥がある場合、該第２のアレイを該列回路から分離するステップと
を包含する、請求項３５に記載の方法。
欠陥のある前記第１のアレイの前記対の相補ビット線の代わりに、一対の相補ビット線を代用するステップをさらに包含する、請求項３４に記載の方法。
前記メモリデバイスは、ダイナミックランダムアクセスメモリを備える、請求項３５に記載の方法。
前記メモリデバイスは、同期ダイナミックランダムアクセスメモリを備える、請求項３８に記載の方法。
前記列回路の各々は、２対の相補ビット線を備える、請求項３５に記載の方法。