KR20020062206A - 테스트 기술 및 리던던시 기술을 최적화하도록 형성된반도체 기억 장치 - Google Patents

테스트 기술 및 리던던시 기술을 최적화하도록 형성된반도체 기억 장치 Download PDF

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Abstract

셀 어레이 유닛 내의 복수의 소자가 동시에 활성화되는 경우, 상기 복수의 소자 중 적어도 한 소자가 결함을 가진 경우에 결함 소자만을 로우 리던던트 소자로 교체하여 결함을 보정하는 반도체 기억 장치가 제공된다. 이 반도체 기억 장치는 로우 리던던시 교체 프로세스를 행할지를 결정하는 신호(HITL, HITR)에 기초하여 워드선 상태 신호(WLE)의 수신을 방지함으로써 상기 결함 소자의 동작을 방해하는 어레이 제어 회로(12)를 포함한다. 워드선 상태 신호는 단일 신호선(13-1)을 통해 상기 셀 어레이 유닛(11A, 11B) 내의 복수의 메모리 블록(11A-1 내지 11A-31, 11B-1 내지 11B-31)으로 입력된다.

Description

테스트 기술 및 리던던시 기술을 최적화하도록 형성된 반도체 기억 장치{SEMICONDUCTOR STORAGE DEVICE FORMED TO OPTIMIZE TEST TECHNIQUE AND REDUNDANCY TECHNOLOGY}
<관련 출원의 상호 참조>
본원은 2001년 1월 17일자 출원된 일본특허출원 2001-009370호에 기초한 것으로 그 우선권을 주장한다. 상기 일본특허출원의 전체 내용이 본 명세서에 참고로 반영되어 있다.
본 발명은 반도체 기억 장치에 관한 것으로 특히 테스트 기술 및 리던던시 기술을 최적화하도록 설계된 반도체 기억 장치에 관한 것이다.
최근, 반도체 기억 장치의 기억 용량이 증가 일로에 있고 반도체 기억 장치가 정확하게 동작하는지 여부를 테스트하기 위한 각종 테스트 기술 및 반도체 기억 장치의 결함을 수리(보정)하기 위한 리던던시 기술이 중요한 역할을 하고 있다. 대 기억 용량의 반도체 기억 장치에서는, 각종 기능 테스트를 행하기 위한 테스트 시간을 억제하고 반도체 기억 장치의 결함을 수리하기 위한 리던던시 기술의 효율을 향상시키고 그 비용을 절감하는 것이 필수적이다.
그러나, 테스트 기술 및 리던던시 기술을 최적화하는 것은 어렵고, 리던던시 기술을 이용하여 수리된 반도체 기억 장치를 테스트하려 한다면, 테스트 시간이 길어지고 테스트 동작이 어려워지며, 테스트 시간을 단축하려 한다면, 고효율 및 저비용의 리던던시 기술이 적용될 수 없다.
따라서, 본 발명의 목적은 테스트 기술 및 리던던시 기술이 최적화될 수 있는 반도체 기억 장치를 제공하는 데 있다.
본 발명의 다른 목적은 테스트 시간이 단축될 수 있고 기능 테스트가 단순화될 수 있는 반도체 기억 장치를 제공하는 데 있다.
본 발명의 또 다른 목적은 고효율 및 저비용의 리던던시 기술이 실현될 수 있는 반도체 기억 장치를 제공하는 데 있다.
또한, 본 발명의 또 다른 목적은 고효율 및 저비용의 리던던시 기술이 적용되더라도 테스트 시간이 단축될 수 있고 기능 테스트가 단순화될 수 있는 반도체 기억 장치를 제공하는 데 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 기억 장치의 아웃라인을 예시하기 위해, 집중식 리던던시 시스템(centralized redundancy system)을 이용한 64-Mbit 메모리 셀 어레이를 도시한 블록도.
도 2는 도 1에 도시된 반도체 기억 장치의 표준 어레이 셀(normal array cell)에서의 어드레스 할당의 일례를 도시한 개략도.
도 3은 도 1에 도시된 반도체 기억 장치 내의 어레이 제어 회로부 및 제어 신호 배선부의 추출 부분을 구체적으로 도시한 회로도.
도 4a는 도 1 내지 도 3에 도시된 반도체 기억 장치에서의 리던던시 교체 동작을 예시한 개략도.
도 4b는 도 1 내지 도 3에 도시된 반도체 기억 장치에서의 리던던시 교체 동작을 예시한 타이밍도.
도 5는 본 발명의 제2 실시예에 따른 반도체 기억 장치를 예시하기 위해, 뱅크의 일부를 도시한 블록도.
도 6은 메모리 셀 어레이 내의 메모리 셀, 감지 증폭기, 로우 디코더 및 어레이 제어 회로의 추출 부분들의 구체적인 구성의 일례를 도시한 회로도.
도 7은 도 6에 도시된 주변 회로 및 리-드라이버(re-driver)에서의 X_ADD 프리-디코더(pre-decoder), 리던던시 제어 회로 및 리-드라이버들의 추출 부분들의 구성의 일례를 도시한 회로도.
도 8은 도 7에 도시된 bWLOFF 래치 회로의 구성의 일례를 도시한 회로도.
도 9는 도 7에 도시된 SAE 래치 회로의 구성의 일례를 도시한 회로도.
도 10a는 도 7에 도시된 bRPRE 래치 회로의 구성의 일례를 도시한 회로도.
도 10b는 도 7에 도시된 X 프리-디코더의 구성의 일례를 도시한 회로도.
도 11은 (리던던시 미스(redundancy miss)의 경우에) 적층형 워드선 테스트 모드(stacked-word-line test mode)에서의 동작을 예시한 타이밍도.
도 12는 (리던던시 히트(redundancy hit)의 경우에) 적층형 워드선 테스트 모드에서의 동작을 예시한 타이밍도.
도 13은 본 발명의 제3 실시예에 따른 반도체 기억 장치를 예시하기 위해, 뱅크의 일부를 도시한 블록도.
도 14는 메모리 셀 어레이 내의 메모리 셀, 감지 증폭기, 로우 디코더, 워드선 드라이버 및 어레이 제어 회로의 추출 부분들의 구체적인 구성의 일례를 도시한 블록도.
도 15는 도 14에 도시된 주변 회로 및 리-드라이버에서의 X_ADD 프리-디코더, 리던던시 제어 회로 및 리-드라이버들의 추출 부분들의 구성의 일례를 도시한 블록도.
도 16은 도 15에 도시된 회로 내의 WLON/OFF 제어 회로의 구체적인 구성의 일례를 도시한 회로도.
도 17은 도 15에 도시된 회로 내의 SAON/OFF 제어 회로의 구체적인 구성의 일례를 도시한 회로도.
도 18은 도 15에 도시된 회로 내의 STCRST 제어 회로의 구체적인 구성의 일례를 도시한 회로도.
도 19는 어드레스 및 리던던시 정보 항목을 유지하는 래치 회로 및 도 14에 도시된 제어 회로를 예시한, BLKSEL 래치 회로의 구체적인 구성의 일례를 도시한 회로도.
도 20은 TWLON 래치 회로의 구체적인 구성의 일례를 도시한 회로도.
도 21은 SA 제어 회로의 구체적인 구성의 일례를 도시한 회로도.
도 22는 SA 래치 회로의 구체적인 구성의 일례를 도시한 회로도.
도 23은 TRDE 래치 회로의 구체적인 구성의 일례를 도시한 회로도.
도 24는 HIT 제어 회로의 구체적인 구성의 일례를 도시한 회로도.
도 25는 제3 실시예에 따른 반도체 기억 장치에서 적층형 워드선 테스트 모드에서의 동작을 예시한 타이밍도.
도 26은 제3 실시예에 따른 반도체 기억 장치에서 모든 활성화된 워드선을 프리차지 상태로 되돌리기 위한 동작을 예시한 타이밍도.
도 27은 제3 실시예에 따른 반도체 기억 장치에서 리던던시 히트가 이루어질 때의 동작을 예시한 타이밍도.
도 28은 본 발명의 제4 실시예에 따른 반도체 기억 장치의 구성을 예시한 블록도.
도 29는 도 28에 도시된 반도체 기억 장치에서 워드선 드라이버, 로우 디코더 및 어레이 제어 회로를 포함하는 부분의 구성의 일례를 예시한 블록도.
도 30a는 도 28 및 29에 도시된 회로에서의 메모리 셀 어레이 내의 메모리 셀, 감지 증폭기, 로우 디코더 및 어레이 제어 회로의 추출 부분들의 구체적인 구성의 일례를 도시한 블록도.
도 30b 및 30c는 도 30a에 도시된 회로의 변형 예를 각각 도시한 블록도.
도 30d는 도 30b에 도시된 회로에서 WLDV 드라이버를 WL 드라이버들에 접속시키는 배선층들을 도시한 패턴 평면도.
도 30e는 도 30d에 도시된 30E-30E 라인을 따라 절단한 단면도.
도 30f는 도 30c에 도시된 회로에서 WLDV 드라이버를 WL 드라이버들에 접속시키는 배선층들을 도시한 패턴 평면도.
도 30g는 도 30f에 도시된 30G-30G 라인을 따라 절단한 단면도.
도 31은 도 30a에 도시된 회로에서의 TRDE 제어 회로의 구체적인 구성을 도시한 회로도.
도 32는 도 30a에 도시된 회로에서의 HIT 제어 회로의 구체적인 구성을 도시한 회로도.
도 33은 도 30a에 도시된 회로에서의 로우 디코더의 구체적인 구성을 도시한 회로도.
도 34는 본 발명의 제5 실시예에 따른 반도체 기억 장치의 구성의 일례를 예시한 블록도.
도 35는 도 34에 도시된 반도체 기억 장치에서 워드선 드라이버, 로우 디코더 및 어레이 제어 회로를 포함하는 부분의 구성의 일례를 예시한 블록도.
도 36은 제5 실시예에 따른 반도체 기억 장치에서 로우 디코더 및 워드선 드라이버의 추출 부분들의 구성의 일례를 도시한 회로도.
도 37은 제5 실시예에 따른 반도체 기억 장치의 동작을 예시한 타이밍도.
도 38은 제5 실시예에 따른 반도체 기억 장치의 동작을 예시한 타이밍도.
도 39는 적층형 워드선 테스트 모드에서 2개의 워드선이 동시에 활성화될 때의 뱅크의 상태를 도시한 개략도.
도 40은 적층형 워드선 테스트 모드에서 8개의 워드선이 동시에 활성화될 때의 뱅크의 상태를 도시한 개략도.
도 41a는 정상 동작에서 로우 어드레스 AR_ADD, 신호 X_ADD, 신호 XBLKP, 및 메모리 블록 어레이 번호와의 대응 관계를 도시한 개략도.
도 41b는 포폴드(fourfold) 워드선 테스트 모드(TM1011MUSI entry 시간에의)에서의 로우 어드레스 AR_ADD, 신호 X_ADD, 신호 XBLKP, 및 메모리 블록 어레이 번호 사이의 대응 관계를 도시한 구조도.
도 42는 포폴드 워드선 테스트 모드를 구현하기 위한 X 프리-디코더의 구성의 일례를 예시한 회로도.
도 43은 포폴드 워드선 테스트 모드를 구현하기 위한 X 프리-디코더의 배열의 일례를 예시한 구조도.
도 44는 포폴드 워드선 테스트 모드를 구현하기 위한, X 프리-디코더의 구성의 일례를 예시한 회로도.
도 45는 본 발명의 제7 실시예에 따른 반도체 기억 장치를 예시하기 위해, 로우 디코더 및 워드선 드라이버의 추출 부분들을 도시한 블록도.
도 46은 TRDE 제어 회로의 구성의 일례를 도시한 회로도.
도 47은 도 45에 도시된 회로내의 bRDOUT 드라이버 & 래치 회로의 구성의 일례를 도시한 회로도.
도 48은 도 45에 도시된 회로내의 X 디코더의 구성의 일례를 도시한 회로도.
도 49는 도 45에 도시된 회로내의 워드선 드라이버의 구성의 일례를 도시한 블록도.
도 50은 도 49에 도시된 각각의 워드선 드라이버의 구성의 일례를 도시한 회로도.
도 51은 본 발명의 제8 실시예에 따른 반도체 기억 장치를 예시하기 위한, 리던던시 시스템의 구조도.
도 52는 도 51에 도시된 회로내의 퓨즈 래치 회로의 구체적인 구성의 일례를 도시한 회로도.
도 53은 퓨즈 초기화(initialization) 신호를 예시한 타이밍도.
도 54는 퓨즈의 단락 전에 리던던트 소자 중 적어도 하나가 결함이 있는지 여부를 테스팅하는 리던던시 테스트 기능(function)을 구비한 리던던시 시스템의구조도.
도 55는 메모리 셀 어레이로부터 추출되고, 이 안에서 각각의 감지 증폭기가 인접한 메모리 블록들 내에서 비트선 쌍들(pairs)에 의해 공통적으로 사용되는, 두 개의 메모리 블록들을 도시한 구조도.
도 56은 퓨즈 설정 선택 신호 생성 회로의 구성의 일례를 도시한 회로도.
도 57은 퓨즈 설정 선택 회로의 구성의 일례를 도시한 회로도.
도 58은 제8 실시예에 따른 반도체 기억 장치 내의 수리 영역들을 결정하기 위한 방법을 예시한 구조도.
도 59는 개별 데이터 항목들이 계층적인(hierarchical) 데이터선 구조 내의 메모리 셀 어레이 안에서 동시에 판독/기입될 수 있는 워드선의 수를 예시한 구조도.
도 60은 최초로 활성화되는 워드선 상의 불안정(unsteady)-상태 셀에 의한 데이터 손상(destruction)을 예시한 구조도.
도 61은 본 발명의 제9 실시예에 따른 반도체 기억 장치를 예시한 구조도.
도 62는 트렌치(trench) 셀의 1/2 피치 셀 어레이 구성의 패턴 레이아웃(pattern layout)을 도시한 구조도.
<도면의 주요 부분에 대한 부호의 설명>
11A, 11B : 표준 셀 어레이 유닛
11, 14, 30, 31_n : 메모리 셀 어레이
12 : 어레이 제어 회로부
13 : 제어 신호 배선부
14 : 스페어 셀 어레이
20 : 제어 신호 출력 회로
31AB : 활성 메모리 블록
31SB : 슬립 메모리 블록
35T, 35B : 어레이 제어 회로
36AB, 36AS : 활성 감지 증폭기
36SS : 슬립 감지 증폭기
43 : 블록 선택기
88, 89 : X 프리-디코더
103, 104, 106 : 지연 회로
123 : 레벨 시프터
153 : X 디코더
166: 퓨즈 래치 회로
167 : 어드레스 비교기
168: 히트 디코더
본 발명의 일 양상에 따르면, 셀 어레이 유닛 내의 복수의 소자들이 동시에 활성화되는 경우에 상기 복수의 소자들 중 적어도 하나가 결함이 있다면 결함을 보정하기 위해 결함 소자만이 로우 리던던트 소자로 교체되는 반도체 기억 장치에 있어서, 로우 리던던시 교체 프로세스가 수행되는지 여부를 판정하기 위한 신호에 기초하여 워드선 상태 신호가 수신되지 못하게 함으로써 상기 결함 소자의 동작을 중단하도록 구성된 어레이 제어 회로를 포함하고, 상기 워드선 상태 신호는 단일 신호선을 통하여 상기 셀 어레이 유닛 내의 복수의 메모리 블록에 입력되는 것을 특징으로 하는 반도체 기억 장치가 제공된다.
본 발명의 다른 양상에 따르면, 셀 어레이 유닛 내의 복수(2n: n은 자연수)의 소자들이 동시에 활성화되는 경우에 상기 복수의 소자들 중 적어도 하나가 결함이 있다면 결함을 보정하기 위해 결함 소자만이 로우 리던던트 소자로 교체되는 반도체 기억 장치에 있어서, 동시에 활성화해야 할 상기 소자들 중 결함이 있는 것으로 판명되어 로우 리던던트 소자로 교체되어야 하는 임의의 소자를 나타내는 데이터 신호들을 전송하는 n개의 신호선과; 상기 n개의 신호선을 통하여 전송된 신호들을 국부적으로 디코드하고 상기 복수의 소자들 중 선택된 소자를 디스에이블 상태로 설정하도록 구성된 어레이 제어 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치가 제공된다.
본 발명의 또 다른 양상에 따르면, 셀 어레이 유닛 내의 복수(2n: n은 자연수)의 소자들이 동시에 활성화되는 경우에 상기 복수의 소자들 중 적어도 하나가 결함이 있다면 결함을 보정하기 위해 결함 소자만이 로우 리던던트 소자로 교체되는 반도체 기억 장치에 있어서, 상기 복수의 소자들의 활성화 및 비활성화를 나타내는 워드선 상태 신호를 전송하는 제1 신호선과, 상기 결함 소자를 상기 로우 리던던트 소자로 교체하는 리던던시 교체 발생을 나타내는 신호를 전송하는 제2 신호선과, 상기 복수의 소자들 중 적어도 하나가 결함이 있다면 상기 결함 소자를 상기 로우 리던던트 소자로 교체할 때, 동시에 활성화될 상기 복수의 소자들 중 어느 소자가 교체되는지를 나타내는 어드레스 정보를 갖는 신호들을 전송하는 n개의 제3 신호선과, 각각의 메모리 블록에 대해 상기 n개의 신호선을 통하여 전송된 신호들을 디코드하도록 구성된 어레이 제어 회로를 포함하고, 상기 복수의 소자들 중 적어도 하나가 결함이 있다면 상기 어레이 제어 회로를 이용하여 상기 로우 리던던트 소자는 활성화 상태로 설정되고 상기 결함 소자는 비활성화 상태로 설정되어 상기 로우 리던던트 소자로 교체되는 것을 특징으로 하는 반도체 기억 장치가 제공된다.
본 발명의 일 양상에 따르면, 셀 어레이 유닛 내의 복수의 소자들이 동시에활성화되는 경우에 상기 복수의 소자들 중 적어도 하나가 결함이 있다면 결함을 보정하기 위해 결함 소자만이 로우 리던던트 소자로 교체되는 반도체 기억 장치에 있어서, 어드레스 데이터 및 리던던시 데이터를 상이한 시간에 복수의 워드선을 순차적으로 활성화하는 동작 모드로 유지함으로써, 상기 워드선들을 선택하도록 구성된 래치 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치가 제공된다.
본 발명의 일 양상에 따르면, 셀 어레이 유닛 내의 복수의 소자들이 동시에 활성화되는 경우에 상기 복수의 소자들 중 적어도 하나가 결함이 있다면 결함을 보정하기 위해 결함 소자만이 로우 리던던트 소자로 교체되는 반도체 기억 장치에 있어서, 상기 복수의 소자들 중 적어도 하나가 결함이 있다면, 상기 로우 리던던트 소자를 활성화 상태로 설정하고, 상기 결함 소자를 비활성화 상태로 설정하여 상기 결함 소자를 상기 로우 리던던트 소자로 교체하도록 구성된 어레이 제어 회로를 포함하고, 상기 어레이 제어 회로는, 상이한 시간에 복수의 워드선을 순차적으로 활성화하는 동작 모드에서 어레이 제어 회로 상태 신호가 수신되면 프리차지 명령이 수신될 때까지 현 상태를 유지함으로써 워드선들을 활성화하도록 구성된 제1 래치 회로와, 감지 증폭기의 활성화/비활성화 상태를 유지하도록 구성된 제2 래치 회로와, 워드선 활성화 신호를 상이한 시간에 복수의 워드선을 순차적으로 활성화하는 동작 모드로 유지함으로써 워드선들을 활성화하도록 구성된 제3 래치 회로와, 로우 디코더의 상태를 제어하는 데 사용되는 신호를 유지하도록 구성된 제4 래치 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치가 제공된다.
본 발명의 일 양상에 따르면, 셀 어레이 유닛 내의 복수의 소자들이 동시에활성화되는 경우에 상기 복수의 소자들 중 적어도 하나가 결함이 있다면 결함을 보정하기 위해 결함 소자만이 로우 리던던트 소자로 교체되는 반도체 기억 장치에 있어서, 상기 복수의 소자들 중 적어도 하나가 결함이 있다면, 상기 로우 리던던트 소자를 활성화 상태로 설정하고, 상기 결함 소자를 비활성화 상태로 설정하여 상기 결함 소자를 상기 로우 리던던트 소자로 교체하도록 구성된 어레이 제어 회로를 포함하고, 상기 어레이 제어 회로는, 상이한 시간에 복수의 워드선을 순차적으로 활성화하는 동작 모드에서 어레이 제어 회로 상태 신호가 수신되면 프리차지 명령이 수신될 때까지 현 상태를 유지함으로써 워드선들을 활성화하도록 구성된 제1 래치 회로와, 감지 증폭기의 활성화/비활성화 상태를 유지하도록 구성된 제2 래치 회로와, 워드선 활성화 신호를 상이한 시간에 복수의 워드선을 순차적으로 활성화하는 동작 모드로 유지함으로써 워드선들을 활성화하도록 구성된 제3 래치 회로와, 로우 디코더의 상태를 제어하도록 구성된 제어 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치가 제공된다.
본 발명의 일 양상에 따르면, 일단 활성화된 워드선들 각각이 복수의 연속하는 워드선 선택 사이클에서 상기 활성화 상태를 유지하게 함으로써 복수의 워드선들이 함께 활성화되는 반도체 기억 장치에 있어서, 선택해야 할 워드선을 지정하기 위한 어드레스 정보 및 상기 어드레스 정보에 의해 지정된 어드레스가 각각의 워드선 선택 사이클에서 사전 프로그램된 어드레스와 일치하는지 여부를 나타내는 리던던시 정보를 페치하고 리던던시의 불일치시에 지정된 사이클에서 어드레스 정보에 의해 지정된 워드선을 선택하는 데 사용되는 워드선 활성화 신호를 활성화하고 유지하도록 구성된 래치 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치가 제공된다.
본 발명의 일 양상에 따르면, 일단 활성화된 워드선들 각각이 복수의 연속하는 워드선 선택 사이클에서 상기 활성화 상태를 유지하게 함으로써 복수의 워드선들이 함께 활성화되는 반도체 기억 장치에 있어서, 일단 액세스된 워드선이 결함 워드선인 경우에 워드선이 선택되는 주기 중에 리던던시 히트 정보(redundancy hit information)를 연속적으로 유지하고 상기 결함 워드선을 비선택 상태로 설정하도록 구성된 기능 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치가 제공된다.
본 발명의 일 양상에 따르면, 일단 활성화된 워드선들 각각이 복수의 연속하는 워드선 선택 사이클에서 상기 활성화 상태를 유지하게 함으로써 복수의 워드선들이 함께 활성화되는 반도체 기억 장치에 있어서, 메모리 블록이 액세스되고 리던던시 미스가 처음으로 이루어진 경우에 활성화된 신호와 각각의 사이클에서 감지 증폭기를 활성화하기 위한 타이밍을 판정하기 위해 각각의 사이클에서 발생된 신호와의 논리 AND를 도출하고, 감지 증폭기 활성화 신호를 발생시키고 그 정보를 유지하도록 구성된 래치 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치가 제공된다.
본 발명의 일 양상에 따르면, 셀 트랜지스터들을 통하여 동일 비트선에 접속된 복수의 워드선을 함께 활성화하는 기능을 갖는 반도체 기억 장치에 있어서, 로우 어드레스들에 기초하여 컬럼 리던던시의 수리 영역들을 설정하는 컬럼 리던던시시스템을 포함하고, 상기 수리 영역들이 상기 비트선을 분할하도록 설정될 때 상기 수리 영역들은 함께 활성화된 복수의 워드선이 동일 수리 영역에 속할 수 있도록 설정되는 것을 특징으로 하는 반도체 기억 장치가 제공된다.
본 발명의 일 양상에 따르면, 로우 어드레스들에 기초하여 컬럼 리던던시의 수리 영역들을 설정하는 컬럼 리던던시 시스템을 포함하고, 상기 수리 영역들은, 메모리 셀 어레이 내의 컬럼 수리 영역의 스케일은 일정하고 상기 컬럼 수리 영역들 중 하나를 구성하도록 링크된 부분 수리 영역들 각각의 스케일은 일정하거나 또는 워드선의 수보다 작다고 하는 조건하에 일단 활성화된 워드선들을 복수의 연속하는 워드선 선택 사이클에서 활성화 상태로 유지하는 동작 모드에서 상기 수리 영역들 중 하나에서 함께 활성화될 수 있는 워드선의 수를 최대화하도록 설정되는 것을 특징으로 하는 반도체 기억 장치가 제공된다.
본 발명의 일 양상에 따르면, 로우 어드레스들에 기초하여 컬럼 리던던시의 수리 영역들을 설정하는 컬럼 리던던시 시스템을 포함하고, 상기 수리 영역들은, 컬럼 수리 영역의 스케일은 일정하고 상기 수리 영역들이 하나의 비트선을 분할하도록 설정될 때 상기 하나의 비트선을 분할하는 수리 영역들의 수는 일정하거나 또는 상기 컬럼 수리 영역의 스케일보다 작은 조건 하에 일단 활성화된 워드선들을 복수의 연속하는 워드선 선택 사이클에서 활성화 상태로 유지하는 동작 모드에서 상기 수리 영역들 중 하나에서 함께 활성화될 수 있는 워드선의 수를 최대화하도록 설정되는 것을 특징으로 하는 반도체 기억 장치가 제공된다.
본 발명의 일 양상에 따르면, 로우 어드레스들에 기초하여 컬럼 리던던시의수리 영역들을 설정하는 컬럼 리던던시 시스템을 포함하고, 상기 수리 영역들은, 컬럼 수리 영역의 스케일은 일정하고 상기 컬럼 수리 영역들 중 하나를 구성하도록 링크된 부분 수리 영역들 각각의 스케일은 일정하거나 또는 상기 일정한 스케일보다 크고 하나의 비트선을 분할하는 수리 영역들의 수는 워드선의 수보다 작다고 하는 조건하에 일단 활성화된 워드선들을 복수의 연속하는 워드선 선택 사이클에서 활성화 상태로 유지하는 동작 모드에서 상기 수리 영역들 중 하나에서 함께 활성화될 수 있는 워드선의 수를 최대화하도록 설정되는 것을 특징으로 하는 반도체 기억 장치가 제공된다.
본 발명의 일 양상에 따르면, 로우 어드레스들에 기초하여 컬럼 리던던시의 수리 영역들을 설정하는 컬럼 리던던시 시스템을 포함하고, 상기 수리 영역들은, 일단 활성화된 워드선들을 복수의 연속하는 워드선 선택 사이클에서 활성화된 상태로 유지하는 동작 모드에서 함께 활성화될 수 있는 모든 워드선들이 동일 수리 영역에 속하게 하도록 설정되는 것을 특징으로 하는 반도체 기억 장치가 제공된다.
본 발명의 일 양상에 따르면, 로우 어드레스들에 기초하여 컬럼 리던던시의 수리 영역들을 설정하는 컬럼 리던던시 시스템을 포함하고, 상기 컬럼 리던던시 시스템은, 일단 활성화된 워드선들을 복수의 연속하는 워드선 선택 사이클에서 활성화 상태로 유지하는 동작 모드에서 함께 활성화된 복수의 워드선이 결함이 있는 경우에 결함 워드선들만을 비활성 상태(deactivated state)로 설정하고, 상기 결함 워드선들 대신 복수의 스페어 워드선을 선택하고, 상기 복수의 교체 스페어 워드선들이 셀 트랜지스터들을 통하여 동일 비트선에 접속될 수 있게 하고, 상기 스페어워드선들만을 디스에이블 상태로 설정하는 기능을 갖는 것을 특징으로 하는 반도체 기억 장치가 제공된다.
본 발명의 일 양상에 따르면, 로우 어드레스들에 기초하여 컬럼 리던던시의 수리 영역들을 설정하는 컬럼 리던던시 시스템에 있어서, 일단 활성화된 워드선들을 복수의 연속하는 워드선 선택 사이클에서 활성화 상태로 유지하는 동작 모드에서 함께 활성화된 복수의 워드선이 결함이 있는 경우에 결함 워드선들만을 비활성 상태로 설정하고 상기 결함 워드선들을 교체해야 할 스페어 워드선들이 활성화되지 못하게 하도록 구성된 회로를 포함하는 것을 특징으로 하는 컬럼 리던던시 시스템이 제공된다.
본 발명의 일 양상에 따르면, 복수의 워드선이 동시에 활성화되고 활성화된 임의의 워드선은 연속적인 워드선들을 선택하는 사이클에서 활성화 상태를 유지하는 메모리 셀 어레이를 각각 포함하는 복수의 메모리 블록을 포함하는 반도체 기억 장치를 테스트하는 방법에 있어서, 어드레스를 입력함으로써 로우 디코더들 중 하나를 선택하는 단계와, 하나의 워드선 구동 신호를 이용함으로써 상기 메모리 블록들 중 하나를 선택하는 단계와, 그렇게 선택된 메모리 블록 내의 복수의 워드선을 활성화하는 단계와, 활성화해야 할 워드선들 중 결함이 있는 것으로 판명된 임의의 워드선을 비활성화하는 단계를 포함하는 것을 특징으로 하는 반도체 기억 장치의 테스트 방법이 제공된다.
본 발명의 일 양상에 따르면, 일단 활성화된 워드선들 각각이 복수의 연속하는 워드선 선택 사이클에서 상기 활성화 상태를 유지하게 함으로써 복수의 워드선들이 함께 활성화되는 반도체 기억 장치에 있어서, 복수의 워드선을 구비한 메모리 어레이와; 상기 워드선들 중 결함이 있는 것으로 판명된 임의의 워드선을 교체하기 위해 제공되어 있는 복수의 스페어 워드선을 구비한 스페어 셀 어레이를 포함하고, 상기 스페어 워드선들 중, 연속적인 워드선들을 선택하는 사이클에서 동시에 활성화되어야 할 워드선들 중의 결함 워드선을 교체한 임의의 스페어 워드선은 하나의 워드선 구동 신호에 의해 활성화되는 것을 특징으로 하는 반도체 기억 장치가 제공된다.
상기 구성에 의하면, 복수의 어레이들(소자들)이 동시에 활성화되고 테스트될 수 있기 때문에, 테스트 시간이 단축될 수 있다. 또한, 동시에 활성화되는 어레이의 수가 증가되면 배선 수의 증가가 억제될 수 있기 때문에, 배선 수의 증가에 따른 칩 크기의 증가가 억제될 수 있고 비용이 절감될 수 있다.
복수의 워드선들이 대응하는 지연 시간을 갖고 동시 선택 상태로 설정될 수 있는 테스트 모드(적층형 워드선 테스트 모드)(stacked-word-line test mode)에서는, 제1 사이클에서 선택된 워드선에 대한 데이터 판독 처리와 마찬가지로 제2 사이클 또는 그 이후의 사이클에서 선택된 워드선에 대해서 데이터 판독(비트선 감지) 처리가 수행될 수 있다. 따라서, 리던던시 수리 정보가 확실히 유지될 수 있고 또한 제2 사이클 또는 그 이후의 사이클에서 활성화된 워드선에 대한 메모리 셀로부터의 판독 처리(비트선 감지 처리)가 확실히 수행될 수 있기 때문에, 리던던시 교체 프로세스에 의해 수리된 제품에 있어서도 복수의 워드선들이 대응하는 지연 시간을 갖고 동시 선택 상태로 설정될 수 있는 테스트 모드(적층형 워드선 테스트모드)를 이용하여 테스트 시간이 단축될 수 있다.
또한, 동일 수리 영역에서 함께 활성화될 수 있는 워드선의 수가 최대화되고 적층형 워드선 테스트 모드에서 동시에 기록 처리를 행할 수 있는 워드선의 수가 최대화되기 때문에, 테스트 시간이 단축될 수 있다.
따라서, 테스트 기술 및 리던던시 기술이 고도로 최적화될 수 있는 반도체 기억 장치가 달성될 수 있다.
또한, 테스트 시간이 단축될 수 있고 기능 테스트가 단순화될 수 있는 반도체 기억 장치가 달성될 수 있다.
또한, 고효율 및 저비용의 리던던시 기술이 실현될 수 있는 반도체 기억 장치가 달성될 수 있다.
게다가, 고효율 및 저비용의 리던던시 기술이 적용되더라도 테스트 시간이 단축될 수 있고 기능 테스트가 단순화될 수 있는 반도체 기억 장치가 달성될 수 있다.
[제1 실시예]
도 1은 집중식 리던던시 시스템을 이용하는 64-Mbit 메모리 셀 어레이를 도시하는 도면으로서, 본 발명의 제1 실시예에 따른 반도체 기억 장치의 아웃라인을 예시하고 있다. 도 1에 도시된 바와 같이, 메모리 셀 어레이(11)는 복수의 어레이들(11-0 내지 11-31)로 분할되어 있으며, 어레이 제어 회로부(12) 및 제어 신호 배선부(13)는 각각의 어레이들(11-0 내지 11-31)을 두 개의 메모리 블록으로 분할하기 위해 배열되어 있다. 따라서, 32-비트 표준 셀 어레이 유닛(32MbUNIT(L))(11A) 및 32-비트 표준 셀 어레이 유닛(32Mb UNIT(R))(11B)이 형성되어 있다.
또한, 표준적으로 사용되는 표준 셀 어레이(11)(이는 표준 셀 어레이로 불림)에 더하여, 로우 리던던시 교체를 위하여 전용적으로 사용되는 메모리 셀 어레이(14)(이는 복수의 로우 리던던트 소자들을 포함하며, 이 예에서는 스페어 셀 어레이라 함)가 제공되며, 표준 셀 어레이 내의 어레이들(11-0 내지 11-31) 중 적어도 하나가 결함이 있게 되면, 스페어 셀 어레이(14) 내의 로우 리던던트 소자(스페어 워드선)의 사용에 의해 결함있는 어레이내의 그 결함 소자(결함 워드선)는 교체되고 따라서 수리(보정)된다.
이런 경우에, 테스트 시간을 단축하기 위해, 8개의 어레이들이 기능 테스트 시간에 동시에 활성화되고, 예를 들어, 도면에서 음영으로 표시되어(hatched) 있는 어레이들(11-3, 11-7, …, 11-31)이 동시에 활성화된다.
제어 신호 배선부(13)에, 9개의 제어 신호선들(13-1 내지 13-9)이 제공되어 있다. 신호선 13-1은 워드선 상태 신호(WLE)가 워드선 활성화 및 비활성화의 타이밍을 결정하도록 하기 위하여 사용된다. 신호선 13-2, 13-3은 리던던시 교체의 발생을 지시하는 신호들 HITL, HITR을 위해 사용된다. 신호선 13-4, 13-5, 13-6은 어드레스 DWAL0 내지 DWAL2가 표준 셀 어레이 유닛(11A) 내의 결함 워드선을 포함하는 블록을 특정하도록 하기 위해 사용된다. 신호선 13-7, 13-8, 13-9는 어드레스 DWAR0 내지 DWAR2가 표준 셀 어레이 유닛(11B) 내의 결함 워드선을 포함하는 메모리 블록을 특정하도록 하기 위해 사용된다.
스페어 셀 어레이(14)내의 로우 리던던트 소자(스페어 워드선)에 의해서 결함 어레이내의 결함 소자(결함 워드선)의 교체가 발생하면, 신호 HITR 또는 HITL이 상승하고, 이 시간에 교체되어야 하는 결함 소자를 갖는 결함 메모리 블록의 위치를 지시하는 어드레스 DWAL0 내지 DWAL2, 및 DWAR0 내지 DWAR2가 변한다. 그후에, 어드레스 DWAL0 내지 DWAL2와 DWAR0 내지 DWAR2와 일치하는 위치내의 메모리 블록이 워드선 상태 신호(활성화 신호)(WLE)의 수령(reception)을 거절하는 것을 방지하기 위해 그 동작이 수행된다.
도 2는 표준 셀 어레이(11)내의 어드레스 DWAL0 내지 DWAL2와 DWAR0 내지 DWAR2의 할당(allocation)의 예를 도시한다. 표준 셀 어레이 유닛(11A)내의 메모리 블록은 어드레스 DWAL0 내지 DWAL2에 의해서 선택되며, 표준 셀 어레이 유닛(11B)내의 메모리 블록은 어드레스 DWAR0 내지 DWAR2에 의해서 선택된다. 예를 들어, DWAR0=1, DWAR1=1, DWAR2=1인 때, 상위 좌측 부분에 있는 메모리 블록(11B-28 내지 11B-31)이 선택되고, DWAR0=0, DWAR1=0, DWAR=0인 때, 상위 우측 부분에 있는 메모리 블록 11B-0 내지 11B-3이 선택된다.
도 3은 도 1에 도시된 반도체 기억 장치 내의 어레이 제어 회로부(12) 및 제어 신호 배선부(13)의 추출 부분(표준 셀 어레이 유닛(11A)측)을 구체적으로 도시한 회로도이다. 리던던시-교체 발생을 지시하는 신호 HITL 및 메모리 블록 11A-0 내지 11A-31 중의 어느 하나가 리던던시-교체되어야 함을 지시하는 정보를 갖는 신호(어드레스) DWAL0 내지 DWAL2는 리던던시 제어 신호 출력 회로(20)로부터 신호선 13-2, 13-4, 13-5, 13-6으로 공급된다. 또한 각각의 메모리 블록에 대응하는 어레이 제어 회로(12-0 내지 12-31)가 신호선 13-2, 13-4, 13-5, 13-6에 접속되어 있다.
어레이 제어 회로 12-0는 인버터들(21-0, 22-0, 23-0, 24-0) 및 NAND 게이트(25-0)로 구성된다. 어드레스 DWAL0 내지 DWAL2는 인버터들(21-0, 22-0, 23-0)의 입력 단자에 각각 공급되어, 그것의 반전 신호(bDWAL0 내지 bDWAL2)를 형성한다. 신호 bDWAL0 내지 bDWAL2 및 신호 HITL은 NAND 게이트(25-0)의 입력 단자에 공급된다. NAND 게이트(25-0)의 출력 신호는 인버터(24-0)에 의해 반전되어, 대응하는 메모리 블록이 디스에이블한지 여부를 지시하는 신호 DWAL0를 형성한다.
어레이 제어 회로(12-1 내지 12-31)가 상기한 바와 같은 방식으로 구성되고, 대응하는 메모리 블록이 디스에이블되는지 여부를 나타내는 신호 DWAL1 내지 DWAL31이 각각 형성된다.
또한, 표준 셀 어레이 유닛(11B)이 표준 셀 어레이 유닛(11A)과 같은 방식으로 구성되며, 워드선 상태 신호(WLE)에 대한 신호선(13-1)이 표준 셀 어레이 유닛(11A, 11B)에 의해서 일반적으로 이용된다.
도 4a 및 4b는 표준 셀 어레이 유닛(11A)이 예로서 도시되고 있는 도 1 내지 도 3에 나타낸 반도체 기억 장치 내의 리던던시-교체 동작을 예시한다. 하나의 스페어 셀 어레이가 집중식 리던던시 시스템 내에 제공된다면, 표준 셀 어레이 유닛(11A)내의 복수의 메모리 블록들의 워드선들이 동시에 활성화되는 경우에 워드선 중의 단 하나만 결함있게 될 때, 리던던시 교체 동작이 수행될 수 있다. 이때, 결함 워드선 대신에 스페어 셀 어레이(14)의 스페어 워드선을 선택하고, 메모리 셀어레이내의 교체되어야 할 워드선을 선택하지 않기 위하여 제어 동작이 수행될 수 있다.
즉, 도 4b의 타이밍도에 도시된 바와 같이, 리던던시-교체의 발생을 지시하는 신호 HITL이 최초로 "H" 레벨로 상승하고, 교체되어야 할 메모리 블록의 부분을 지시하는 어드레스 DWAL0 내지 DWAL2가 설정된다. 이 상태에서, 신호 WLE가 "H" 레벨로 상승하면, 표준 셀 어레이의 교체되어야 할 워드선(WL_b)이 비-선택 상태(WL 디스에이블)로 설정되고, 스페어 셀 어레이(14)의 스페어 워드선(WL_a)이 "H" 레벨로 상승되고 선택 상태로 설정된다. 신호 WLE가 "L" 레벨로 하강하면(fall), 스페어 셀 어레이(14)의 스페어 워드선(WL_a)이 "L" 레벨로 하강하고 비-선택 상태로 설정된다.
상기 설명한 바와 같이, 제1 실시예에 따른 반도체 기억 장치 내에서, 표준 셀 어레이 유닛(11A, 11B)내의 복수의(2n: n은 자연수) 소자들(메모리 블록)은 동시에 활성화되며, 복수의 소자들 중의 적어도 하나가 결함이 있으면, 로우 리던던트 소자의 사용으로 단지 결함 소자만 선택적으로 교체하는 제어 동작이, 로우 리던던시-교체가 행해지는지 여부를 결정하기 위한 하나의 신호(HITL/HITR), 및 로우 리던던시-교체 시간에 동시에 활성화되어야 하는 복수의 소자들 중의 하나를 결정하기 위한 n개의 신호(어드레스 DWAL, DWAR)를 사용하여 수행된다.
또한, 스페어 셀내의 리던던트 소자가 사용되어, 표준 셀 어레이 유닛내의 결함 소자(결함 워드선)의 어느 하나를 교체하는 변경을 고려할 수 있다.
즉, 동시에 활성화되는 소자들(메모리 블록)의 수에 대응하는 수의 메모리 블록 활성 신호는 요구되지 않고, 활성 신호 및 비활성 신호를 통합하여(unify) 얻어진 워드선 상태 신호(WLE)가 사용되며, 워드선 상태 신호(WLE)가 상승할 때 결함 워드선의 대응하는 어드레스와 그 어드레스가 일치하는 워드선이 활성화되고, 워드선 상태 신호(WLE)가 하강할 때 그 워드선이 비활성화된다. 또한, 로우 리던던시 교체 프로세스에서, 교체되어야할 메모리 블록의 하나를 지시하는 정보를 포함하는 어드레스(DWALn, DWARn) 및 리던던시 교체의 선택을 지시하는 신호(HITL, HITR)가 사용된다. 또한, 교체되어야 할 메모리 블록의 하나를 지시하는 정보를 포함하는 어드레스(DWALn, DWARn)가 메모리 블록의 어레이 제어 회로 내에서 국부적으로 디코드된다.
따라서, 상기한 구성에 의하면, 복수의 소자(메모리 블록)가 동시에 활성화될 수 있기 때문에 테스트 시간이 줄어들 수 있으며, 리던던시 정보를 포함하는 신호가 국부적으로 디코드될 수 있기 때문에 동시에 활성화되어야 하는 메모리 블록의 수가 용이하게 증가될 수 있고, 테스트 시간은 단축될 수 있다. 또한, 제어 신호선 수의 증가는 최소한으로 억제될 수 있으며, 예를 들어 동시에 활성화되는 8개의 메모리 블록이 제공된다면, 신호 WLE, HITL, HITR, 및 어드레스 DWAL0 내지 DWAL2 및 DWAR0 내지 DWAR2를 위해 사용되는 9개의 신호선들을 제공하는 것으로 충분하다. 즉 동시에 활성화되는 2n개의 메모리 블록이 제공된다면, n개의 어드레스 DWALn, DWARn을 사용하는 것으로 충분하다. 따라서, 배선 수의 증가는 억제될 수있고, 비용은 칩 크기의 소형화로 절감될 수 있다.
[제2 실시예]
도 5 내지 도 12는 적층형 워드선 테스트 모드(Stacked WL test mode)를 이용하여 테스트 시간을 단축하기 위해 시도된, 본 발명의 제2 실시예에 따른 반도체 기억 장치를 예시한다.
이 경우, 적층형 워드선 테스트 모드(이는 또한, 다중 워드선 테스트 모드(Multiple WL test mode)로 불림)는 정상(normal) 판독/기입 동작의 시간에 메모리 셀 어레이(또는 셀 어레이 유닛) 내에서 동시에 활성화되는 워드선의 수가 예를 들어 N이라면, 대응하는 지연 시간을 갖는 워드선을 동시에 활성화시킴으로써, N개 이상의 워드선이 활성 상태로 설정되는 테스트 모드이다.
상기 적층형 워드선 테스트 모드에서, 데이터가 메모리 셀로부터 판독될 수 있음을 보장하기 위하여, 선택되는 워드선의 수에 소정의 제한이 가해진다. 즉, 소정의 비트선 쌍 및 그에 연계된 하나의 감지 증폭기(집합적으로, 메모리 블록으로 언급됨)에 대해 활성화될 수 있는 워드선의 수는 유일하다. 또한, 감지 증폭기가 공통적으로 사용되거나 인접한 메모리 블록에 의해 공유되는 경우(공유 감지 증폭기), 워드선은 감지 증폭기를 공통적으로 사용하는 메모리 블록 중에서 유일하게 선택될 수 있다. 즉, N개의 메모리 블록을 갖는 메모리 셀 어레이(또는 셀 어레이 유닛) 중에서 최대 N/2의 워드선만 선택될 수 있다.
다음으로, 적층형 워드선 테스트 모드를 구현하는 공유 감지 증폭기 시스템의 반도체 기억 장치의 구성이 도 5 내지 도 10을 참조하여 설명된다. 도 5는 복수의 셀 어레이 유닛으로 구성된 뱅크(bank)의 부분을 도시하며, 하나의 셀 어레이 유닛(30)은 32 메모리 블록(32 메모리 블록/유닛)으로 구성되며, 활성 메모리 블록(31AB) 및 슬립(sleep) 메모리 블록(31SB)은 교대로 배열되어있다. 로우 디코더부(33), 워드선(WL) 드라이버부(34), 및 어레이 제어 회로(35T, 35B)는 대응하는 메모리 블록(31AB, 31SB)에 인접한 부분들 내에 각각 배열된다. 메모리 블록(어레이 번호 0 내지 31)은 도면에 도시된 바와 같이, 8k 로우만큼씩 두 개의 부분으로 분할되어 있으며, 로우 어드레스 AR_ADD9 내지 AR_ADD12에 의해서 선택된다.
보다 구체적으로는, 활성 감지 증폭기(36AB, 36AS)가 각 활성 메모리 블록(31AB)의 양측에 배열되며, 슬립 감지 증폭기(36SS)가 각 슬립 메모리 블록(31SB)에 인접하게 배열된다. 또한, 로우 디코더부(33) 및 워드선 드라이버부(34)는 각 메모리 블록에 인접하게 배열되며, 제1 어레이 제어 회로(위)(35T)와 제2 어레이 제어 회로(아래)(35B)가 각각의 활성 감지 증폭기(36AS)에 인접하게 배열된다.
도면에 도시되지는 않았지만, 컬럼 디코더, 리던던시 제어 회로, 리-드라이버, X 프리-디코더, 및 뱅크 제어 회로는 메모리 셀 어레이(또는 셀 어레이 유닛)(30) 안에 포함되어 있다.
도 6은 메모리 셀 어레이(또는 셀 어레이 유닛)(30)로부터 추출된 메모리 블록(31), 감지 증폭기(36), 로우 디코더부(33), 워드선 드라이버부(34) 및 어레이 제어 회로(35T)(35_n(t)), (35B)(35_n(b))의 구체적인 구성의 일례를 도시한 회로도이다. 메모리 블록(31_n)과 감지 증폭기(36_n(t), 36_n(b))는 쌍으로 된 비트선들(BL/bBL)을 통해 서로 접속되어 있다. 메모리 블록(31_n)에 접속되어 있는 워드선(WL)은 워드선 드라이버부(34) 내에 배열된 워드선 드라이버(34A)에 의해 구동된다. 워드선 드라이버(34A)는 디코더(33A)로부터의 디코드 신호 출력, 및 워드선의 구동(driving) 및 리셋팅을 제어하기 위한 WLDV 드라이버(38)로부터의 출력인 신호 WLDV/WLRST가 공급된다. 로우 디코더(33A)는 주변 회로 및 리-드라이버(37)로부터의 어드레스 신호(XAdd) 출력, 및 워드선의 구동을 방해하는 TWLOFF 제어 회로(39)로부터의 출력인 신호 TWLOFF가 공급된다. TWLOFF 제어 회로(39)는 워드선의 구동을 방해하기 위한 주변 회로 및 리-드라이버(37)로부터의 출력인 신호 bWLOFF, 및 블록 선택기(43)로부터 블록 선택 신호 BLKSEL 출력이 공급된다.
감지 증폭기들(36_n(t), 36_n(b))은 각각 제1 및 제2 어레이 제어 회로(35_n(t), 35_n(b))에 접속되어 있다. 제1 및 제 2 어레이 제어 회로(35_n(t), 35_n(b))는 WLDV 드라이버(38), N/PSET 드라이버(40), 감지 증폭기(SA) 제어 회로(41), TWLON 제어 회로(42), 블록 선택기(43) 등을 포함하여 각각 구성된다. 감지 증폭기(36_n(t/b))의 활성 및 비활성은 N/PSET 드라이버(40)로부터의 신호 N/PSET 출력에 의해서 제어된다. N/PSET 드라이버(40)는 SA 제어 회로(41)의 출력 신호 SAVLD, 및 주변 회로 및 리-드라이버(37)로부터의 감지 증폭기 인에이블(enable) 신호(SAE)가 공급된다. 또한, WLDV 드라이버(38)는 TWLOFF 제어 회로(39)로부터의 신호 TWLOFF 출력, 및 TWLON 제어 회로(42)로부터의 신호 TWLON 출력이 공급된다. 워드선의 구동은 신호 TWLON에 의해 결정되며, 워드선 구동의 방해는 신호 TWLOFF에 의해 결정된다. TWLON 제어 회로(42)는 주변 회로 및 리-드라이버(37)로부터의 신호 bWLON 출력이 공급된다. 또한, SA 제어 회로(41)는 주변 회로 및 리-드라이버(37)로부터의 신호 bWLON 출력, 블록 선택기(43)로부터의 신호 BLKSEL 출력, 인접한 후속 단 블록 선택기(43)로부터의 신호 BLKSEL 출력이 공급된다. 블록 선택기(43)는 주변 회로 및 리-드라이버(37)로부터의 신호 XAdd 출력이 공급된다.
도 7은 도 6에 도시된 회로내의 주변 회로 및 리-드라이버(37)로부터 추출된 X 프리-디코더, 리던던시 제어 회로, 및 리-드라이버의 구성의 일례를 도시한 회로도이다. 회로는 리던던시 제어 회로(50), 리-드라이버(51), bWLOFF 래치 회로(52), 리-드라이버(53), SAE 래치 회로(54), 리-드라이버(55), bRPRE 래치 회로(56), X 프리-디코더(57) 등을 포함하여 구성된다.
신호 ARAdd는 리던던시 제어 회로(50)에 공곱되고, 리던던시 제어 회로(50)로부터의 신호 bFWLON 출력은 리-드라이버(51)에 공급된다. 신호 bWLON은 리-드라이버(51)로부터의 출력이다.
신호 TMWLLTC 및 bRSTR은 bWLOFF 래치 회로(52)에 공급되고, bWLOFF 래치 회로(52)의 출력 신호는 리-드라이버(53)에 공급되며, 신호 bWLOFF는 리-드라이버(53)로부터의 출력이다.
또한, 신호 TMSALTC 및 QSAE는 SAE 래치 회로(54)로 공급되며, SAE 래치 회로(54)의 출력 신호는 리-드라이버(55)로 제공되고, 신호 SAE는 리-드라이버(55)로부터의 출력이다.
신호 bRSTR, TMSALTC 및 QSAE는 bRPRE 래치 회로(56)에 공급되고, bRPRE 래치 회로(56)의 출력 신호 bRPRE 및 신호 ARAdd는 X 프리-디코더(57)에 공급되며, 신호 XAdd는 X 프리-디코더(57)로부터의 출력이다.
도 8은 도 7에 도시된 회로내의 bWLOFF 래치 회로(52)의 구성의 일례를 도시한 회도로이다. bWLOFF 래치 회로(52)는 인버터들(58 내지 61), NAND 게이트(62)로 구성되어 있다. 신호 bRSTR 및 TMWLLTC는 인버터들(58, 59)의 입력 단자로 각각 공급된다. 인버터들(58, 59)의 출력 신호는 NAND 게이트(62)로 공급되며, NAND 게이트(62)의 출력 신호는 인버터들(60, 61)을 통한 신호 bWLOFF와 같은 출력이다.
도 9는 도 7에 도시된 회로내의 SAE 래치 회로(54)의 구성의 일례를 도시한 회로도이다. SAE 래치 회로(54)는 P-채널 MOS 트랜지스터들(Q1, Q2), N-채널 MOS 트랜지스터(Q3), 및 인버터들(63 내지 66)로 구성되어 있다. MOS 트랜지스터들(Q1 내지 Q3)의 전류 경로는 전원(Vcc)과 접지 노드(Vss) 사이에 직렬 접속되어 있다. 신호 TMSALTC는 MOS 트랜지스터(Q1)의 게이트에 공급되며, 신호 QSAE는 MOS 트랜지스터(Q2, Q3)의 게이트에 공급된다. MOS 트랜지스터들(Q2, Q3)의 전류 경로의 접속 노드는 인버터(63)의 입력 단자에 접속되어 있다. 인버터(63)의 입력 단자 및 출력 단자는 인버터(64)의 출력 단자 및 입력 단자에 각각 접속되어 있다. 또한, 인버터(63)의 출력 단자는 인버터(65)의 입력 단자에 접속되어 있으며, 인버터(65)의 출력 단자는 인버터(66)의 입력 단자에 접속되어 있다. 신호 SAE는 인버터(66)의 출력 단자로부터의 출력이다.
도 10a 및 10b는 도 7에 도시된 회로내의 bRPRE 래치 회로(56) 및 X 프리-디코더(57)의 구성의 일례를 각각 도시한 회로도이다. 도 10a에 도시된 bRPRE 래치회로(56)는 인버터들(67 내지 69), NOR 게이트(70), 및 NAND 게이트(71)을 포함하여 구성된다. 신호 TMSALTC는 인버터(67)를 통해 NAND 게이트(71)의 한 입력 단자에 공급된다. 신호 QSAE 및 bRSTR은 NOR 게이트(70)의 입력 단자에 공급되며, NOR 게이트(70)의 출력은 NAND 게이트(71)의 다른 입력 단자에 공급된다. NAND 게이트(71)의 출력 신호는 인버터들(68, 69)을 통한 신호 bRPRE와 같은 출력이다.
도 10b에 도시된 X 프리-디코더(57)는 P-채널 MOS 트랜지스터(Q4), N-채널 MOS 트랜지스터들(Q5 내지 Q7), 및 인버터들(72 내지 75)을 포함하여 구성된다. MOS 트랜지스터들(Q4 내지 Q7)의 전류 경로는 전원(Vcc)과 접지 노드(Vss) 사이에 직렬 접속되어 있다. bRPRE 래치 회로(56)로부터의 신호 bRPRE 출력은 MOS 트랜지스터(Q4, Q4)의 게이트에 공급되고, 어드레스 신호 AR_i는 MOS 트랜지스터(Q6)에 공급되며, 어드레스 신호 AR_j는 MOS 트랜지스터(Q7)에 공급된다. MOS 트랜지스터들(Q4, Q5)의 전류 경로의 접속 노드는 인버터(72)의 입력 단자에 접속되어 있다. 인버터(72)의 입력 단자 및 출력 단자는 인버터(73)의 출력 단자 및 입력 단자에 각각 접속되어 있다. 또한, 인버터(72)의 출력 단자는 인버터(74)의 입력 단자에 접속되어 있으며, 인버터(74)의 출력 단자는 인버터(75)의 입력 단자에 접속되어 있다. 신호 X_ADD는 인버터(75)의 출력 단자로부터의 출력이다.
신호 X_ADD(XAdd)는 WLDV 드라이버(38), 로우 디코더(33A), 및 블록 선택기(43)의 입력이다. 8k 로우 및 32 메모리 블록/유닛의 경우, 신호 X_ADD01(AR_ADD0, AR_ADD1)은 WLD 드라이버(38)의 입력이고, 신호 X_ADD23, 45, 678(AR_ADD2 내지 AR_ADD8)은 로우 디코더(33A)의 입력이며, 신호 X_ADD910,1112(AR_ADD9 내지 AR_ADD12)는 블록 선택기(43)의 입력이다. 8k 워드선은 어드레스 X_ADD를 사용함으로써 선택적으로 활성화된다.
다음으로, 적층형 워드선 테스트 모드에서의 동작이 도 11에 도시된 타이밍도를 참조하여 설명한다. 적층형 워드선 테스트 모드로 엔트리(TM ENTRY)가 이루어지면, TMSALTC가 "H"로 되고, TMWLLTC가 "H"로 된다. 이에 응답하여, bWLOFF가 "L"에서 "H"로 변하고, bRPRE가 "L"에서 "H"로 변하며, 그 동작이 테스트 모드로부터 벗어나지 않는 한, 그 상태가 변하지 않고 유지된다.
첫 번째로, 제1 워드선이 선택되고, 그것의 전위가 "H" 레벨로 설정된다(사이클 #1). 이 예에서, 32 메모리 블록/메모리 셀 어레이(셀 어레이 유닛)가 사용되기 때문에, 각각의 메모리 셀 어레이(셀 어레이 유닛)를 위해 선택 가능한 워드선의 수는 최대 16이다. 각각의 메모리 블록들 내의 워드선 중의 하나만이 선택되기 때문에, 어레이 디코딩을 위해 사용되는(어레이 내의 로우를 특정하는) 로우 어드레스(AR_ADD0 내지 AR_ADD8)는 고정적으로 설정된다. 공유 감지 증폭기 시스템이 사용되는 상태(condition)의 인접한 메모리 블록을 활성화시키지 않고 16개의 메모리 블록이 선택되기 때문에, 메모리 블록을 선택하는 데 사용되는 로우 어드레스 AR_ADD10, AR_ADD11, AR_ADD12가 순차적으로 더해지고, 페치된다(fetched)(로우 어드레스 AR_ADD9가 고정적으로 설정됨).
뱅크 활성화 명령(bank active command)(BA)이 수신되면, 신호 bRSTR(내부 RAS)은 "L"에서 "H"로 변하고, 페치된 로우 어드레스는 AR_ADD9, AR_ADD10, AR_ADD11, AR_ADD12로 전송되어, 어드레스 X_ADD910_0, X_ADD1112_0을 활성화시킨다. 활성화된 어드레스 X_ADD910_0, X_ADD1112_0에 응답하여, 블록 선택기(43)로부터의 신호 BLKSEL_0 출력은 "L"에서 "H"로 변한다. 그 변화에 응답하여, TWLOFF 제어 회로(39)는 TWLOFF를 "L"에서 "H"로 설정하여, 로우 디코더(33A)를 프리차지 동작으로부터 해제한다. 결과적으로, 사전에 활성화된 어드레스 X_ADD23, X_ADD45, X_ADD678에 의해 선택된 로우 디코더에 의해 결정된 워드선 드라이버(34A)가 활성화된다.
또한, 페치된 어드레스 AR_ADD는 리던던시 제어 회로(50)에 또한 입력되고, 리던던시 정보와 비교된다. 즉, 입력 어드레스 AR_ADD 및 사전 예비된 리던던시 정보(예를 들어, 퓨즈의 컷-오프에 의해 결정되는 어드레스 정보)가 서로 비교된다. 결과적으로, 어떠한 일치도 얻어질 수 없는 경우(불일치(non-coincidence), 이는 이후부터 미스(miss) 또는 리던던시 미스(redundancy miss)로 언급됨), 신호 bFWLON은 "L" 레벨의 펄스가 된다. 만약 일치가 얻어질 수 있는 경우(일치, 이는 이후부터 히트(hit) 또는 리던던시 히트(redundancy hit)로 언급됨), 신호 bFWLON 은 "H" 레벨로 유지된다.
리던던시 미스의 경우, 신호 bWLON의 "L" 레벨 펄스에 응답하여, TWLON_0(b/t)는 "L"에서 "H"로 변하고, 신호 X_ADD01_0에 의해서 결정되는 WLDV_0 및 WLRST_0는 "L"에서 "H"로, "H"에서 "L"로 각각 변한다. 또한, 사전에 활성화된 워드선 드라이버는 "H"의 WLDV_0, "L"의 WLRST_0에 응답하여, 메모리 셀내의 프로그램된 데이터를 비트선 BL_0로 전송하기 위하여, 워드선 WL_0를 "L"에서 "H"로 설정한다.
다음으로, 감지 증폭기 36_n(t/b)의 활성화에 대하여 설명한다. 신호 BLKSEL_0에 의해서 선택된 감지 증폭기 제어 회로(41)가 "L"의 bWLON을 수신하면, SAVLD_0(b/t)는 "L"에서 "H"로 설정된다. WL이 충분히 "H"로 설정될 것으로 기대되도록 하기 위해, 주변 회로부 내에서 회로들이 정돈될 것을 보증하는 워드선의 사용에 의해서, 충분히 긴 시간이 경과되면, QSAE는 "L"에서 "H"로 설정된다. "H"의 QSAE에 응답하여, SAE 래치 회로(54)가 리-드라이버(55)를 통해 "L"에서 "H"로 변하는 SAE를 출력한다. 현재, TMSALTC가 "H"로 유지되어 있기 때문에, 그 동작이 테스트 모드로부터 벗어나지 않는 한, "H"의 SAE가 변하지 않고 유지된다. "L"에서 "H"로 변하는 SAE에 응답하여, N/PSET 드라이버(40)는 NSET_0(b/t)를 "L"에서 "H"로 설정하고, PSET_0(b/t)를 "H"에서 "L"로 설정하여, 감지 증폭기 36_n(t/b)를 활성화시킨다. 따라서, 비트선(BL/bBL)의 감지 동작은 감지 증폭기 36_n(t/b)의 사용에 의해 수행될 수 있다.
이후에, 뱅크 프리차지 명령(PR)이 수신되면, bRSTR은 "H"에서 "L"로 설정되고, QSAE는 "H"에서 "L"로 설정된다. 정상 판독/기입 동작에서, "L"의 bRSTR에 응답하여, bWLOFF는 "H"에서 "L"로 설정되며, 선택된 WL은 "H"에서 "L"로 설정된다. 또한, "L"의 QSAE에 응답하여, SAE가 "L"로 설정되고 NSET="L"/bPSET="H"로 되어서 감지 증폭기(36_n(t/b))를 비활성화시키고 비트선 BL/bBL을 등화(equalize)시키게 된다.
그러나, 이 경우, 테스트 모드로 엔트리가 이루어지고 워드선 WL이 선택되고 활성화 상태로 설정된 경우 "H"의 bWLOFF/"H"의 SAE가 유지되기 때문에, 감지 증폭기(36_n(t/b))는 활성 상태로 설정되고 비트선 BL/bBL의 전위는 래치 상태로 유지된다. 또한, bRPRE가 "H"로 유지되기 때문에, 선택된 모든 신호 X_ADD는 활성 상태로 유지된다(X_ADD는 리셋되지 않음). 다른 경우에, 이 상태는, 정상 동작의 뱅크 프리차지 명령이 수신되는 상태와 동일한 상태로 전송된다.
다음에, 다음 워드선 WL를 선택하기 위한 동작이 개시된다(사이클 #2). 첫 번째 사이클의 경우와 마찬가지로, 뱅크 활성화 명령 BA가 수신되면, 새로운 로우 어드레스(AR_ADD)가 페치된다. 신호 bRSTR(내부 RAS)이 "L"에서 "H"로 변화되고 페치된 로우 어드레스가 어드레스 AR_ADD9, AR_ADD10, AR_ADD11, AR_ADD12로 전송되어 X_ADD910_1, X_ADD1112_1을 활성화시킨다. 이 때, 이전 사이클에서 활성화되었던 신호 X_ADD910_0, X_ADD1112_0는 활성 상태로 유지된다. 그 후, 첫 번째 사이클에서와 동일한 동작이 수행되고, 선택된 로우 디코더(33A)에 의해 결정된 워드선 드라이버(34A)가 활성화된다. 또한, 페치된 어드레스 AR_ADD가 리던던시 제어 회로로 또한 입력되어서 리던던시 정보와 비교된다.
리던던시 미스의 경우, 신호 bWLON의 "L" 레벨 펄스에 응답하여, TWLON_1(b/t)이 "L"에서 "H"로 변경되고, 신호 X_ADD01_1에 의해 결정된 WLDV_1 및 WLRST_1 이 각각 "L"에서 "H"로, "H"에서 "L"로 변경된다. 또한, 사전에 활성화된 워드선 드라이버(34A)는, "H"의 WLDV_1과 "L"의 WLRST_1에 응답하여 워드선 WL_1을 "L"에서 "H"로 설정하여서, 메모리 셀 어레이(31_n)에서 프로그래밍된 데이터를 비트선 BL_1로 전송한다.
감지 증폭기(36_n(t/b))의 활성화 동작은 첫 번째 사이클과 두 번째 및 그연속하는 사이클에서 상이하다. 이 동작은, 신호 BLKSEL_1에 의해 선택된 감지 증폭기 제어 회로(41)가 "L"의 bWLON을 수신하여 SAVLD_1(b/t)를 "L"에서 "H"로 설정할 때까지의 첫 번째 사이클에서의 동작과 동일하다. 이 경우, SAE가 "H"로 유지되기 때문에, "H"의 SAVLD_1(b/t)에 응답하여, N/PSET 드라이버(40)는 즉시 NSET_1(b/t)을 "L"에서 "H"로 설정하고 bPSET_1(b/t)을 "H"에서 "L"로 설정한다. 따라서, 워드선 WL_1이 활성화되어 메모리 셀 어레이(31_n)의 데이터를 비트선 BL_1로 충분히 전송하고 비트선에 대한 감지 증폭 동작이 결정되지 않은 데이터의 사용에 의해 수행되기 전에, 감지 증폭기(36_n(t/b))가 활성화되기 때문에, 워드선 WL_1에서 프로그래밍된 메모리 셀 데이터가 손상될 수도 있으며 정확한 동작이 보장될 수 없다.
이 동작 후에, 모든 활성화된 워드선이 프리차지 상태로 돌아간다. 적층형 워드선 테스트 모드로부터 이탈하게 하는 명령이 수신될 경우, TMSALTC는 "H"에서 "L"로 설정되며 TMWLLTC는 "H"에서 "L"로 설정된다. 이 변화에 응답하여, bWLOFF는 "H"에서 "L"로 설정되고 bRPRE는 "H"에서 "L"로 설정되어서 테스트 모드에서 활성화된 모든 비트선 및 워드선을 프리차지 상태로 복귀시킨다. 그러나, WL을 "H"에서 "L"로 설정하는 동작과 비트선 등화 동작은 동시에 개시되기 때문에, 워드선 전위가 충분한 로우 레벨(메모리 셀의 트랜지스터가 완전히 턴 오프)로 낮아지기 전에 비트선의 등화 동작이 개시된다. 따라서, 메모리 셀 어레이(31_n)의 데이터는 보장될 수 없다.
다음에, 리던던시 히트의 경우가 고려된다(도 12의 타이밍도 참조). 이 경우, 리던던시 히트가 두 번째 사이클에서 이루어진다는 가정하에서 설명하기로 한다. 테스트 모드로 엔트리(TM ENTRY)가 이루어지고 사이클 #1의 뱅크 활성화 처리와 뱅크 프리차지 동작이 수행될 때까지 리던던시 미스의 경우와 동일한 동작이 수행된다.
두 번째 사이클에서, 다음 워드선을 선택하기 위한 동작이 개시된다. 첫 번째 사이클의 경우와 마찬가지로, 뱅크 활성화 명령 BA가 수신되면, 새로운 로우 어드레스(AR_ADD)가 페치된다. 그 후, 첫 번째 사이클과 동일한 동작이 수행되어서 로우 디코더(33A)에 의해 선택된 워드선 드라이버(34A)를 활성화시킨다. 또한, 페치된 로우 어드레스 AR_ADD는 또한 리던던시 제어 회로에 입력되어 리던던시 정보와 비교된다. 리던던시 히트의 경우, 신호 bWLON은 리던던시 제어 회로에 의해 "H"레벨 상태로 유지되기 때문에, TWLON_1(b/t)는 "L"로 유지되며, 신호 X_ADD01_1에 의해 결정된 WLDV_1 및 WLRST_1은 각각 "L" 및 "H"로 유지된다. 따라서, 사전에 활성화된 워드선 드라이버(34A)는, "L"의 WLDV_1 및 "H"의 WLRST_1에 응답하여 워드선 WL_1을 "L"로 설정하여 비활성 상태를 유지한다.
감지 증폭기(36_n(t/b))의 활성화 동작은, 미스의 경우 및 히트의 경우와 다르다. 신호 bWLON이 리던던시 히트 시 "H"로 설정되기 때문에, 신호 BLKSEL_1에 의해 선택된 감지 증폭기 제어 회로(41)는 계속해서 "L"의 SAVLD_1(b/t)를 출력한다. 따라서, TMSALTC가 "H"로 설정되기 때문에 SAE가 "H"로 유지되며, 반면에 N/PSET 드라이버(40)는, "L"의 SAVLD_1(b/t)에 응답하여 NSET_1(b/t)를 "L"로 설정하고 bPSET_1(b/t)를 "H"로 설정하여서, 감지 증폭기(36_n(t/b))가 활성화되지 않게 된다. 이 동작은 정상 리던던시 히트 시의 동작과 동일하다. 즉, 원하는 동작이 수행된다.
세 번째 사이클(사이클 #3)에서, 다음 워드선을 선택하기 위한 동작이 개시된다. 첫 번째 및 두 번째 사이클의 경우에서와 마찬가지로, 뱅크 활성화 명령 BA가 수신되면, 새로운 로우 어드레스(AR_ADD)가 페치된다. 그 후, 새롭게 선택된 로우 디코더에 의해 결정된 워드선 드라이버(34A)가 첫 번째 및 두 번째 사이클에서와 동일한 동작에 의해 활성화된다. 또한, 페치된 로우 어드레스 AR_ADD는 또한 리던던시 제어 회로에 입력되어 리던던시 정보와 비교된다.
다음에, 리던던시 미스의 경우가 고려된다. 첫 번째 사이클의 경우와 마찬가지로, 신호 bWLON의 "L" 레벨 펄스에 응답하여, TWLON_2(b/t)가 "L"에서 "H"로 변화되며, 신호 X_ADD01_2에 의해 결정된 WLDV_2 및 WLRST_2가 각각 "L"에서 "H"로, "H"에서 "L"로 변한다. 또한, 사전에 활성화된 워드선 드라이버는, "H"의 WLDV_2와 "L"의 WLRST_2에 응답하여 워드선 WL_2를 "L"에서 "H"로 설정하여서, 메모리 셀에서 프로그래밍된 데이터를 비트선으로 전송한다. 이 사이클에서 선택된 워드선이 활성화된다.
이 경우, 두 번째 사이클에서 리던던시 히트인 워드선에 주목한다. 두 번째 사이클에서 로우 디코더 및 어레이 제어 회로 히트의 상태가 세 번째 사이클과 동일한 상태(미스)로 설정되더라도, 액세스에 일단 한번 사용된 모든 신호 X_ADD는 유지된다. 즉, 세 번째 사이클에서, 두 번째 사이클에서 액세스에 사용된 모든 신호 X_ADD910_1, X_ADD1112_1는 활성 상태로 유지된다. 또한, BLKSEL_1은 블록 선택기(43)에서 유지된다. bWLOFF가 "H"로 설정되기 때문에, "H"의 bTWLOFF_1이 유지되고 로우 디코더(33A)에 의해 선택된 워드선 드라이버(34A)가 활성 상태가 유지된다. 이 때, "L"의 bWLON의 펄스가 세 번째 사이클에서 출력될 경우, 신호 bWLON이 메모리 셀 어레이(셀 어레이 유닛) 내의 광역 신호이기 때문에 두 번째 사이클에서 선택된 어레이 제어 회로 내의 TWLON_1(b/t)의 펄스가 출력된다. 이 펄스에 응답하여, 두 번째 사이클에서 비활성 상태로 설정되었던 신호 WLDV_1이 활성화되고, 여기서 히트 및 선택되지 않아야 되는 워드선이 선택될 가능성이 발생한다.
즉, 제2 실시예에 따른 반도체 기억 장치는, 워드선/감지 증폭기가 리던던시 히트 사이클에서 비활성화되지만, 다음 사이클 및 그 후속 사이클에서, 그 사이클에서 선택된 워드선 및 감지 증폭기가 활성화되고 사전 히트되고 비활성화된 워드선 및 감지 증폭기가 활성화되어 이 상태에서 정확한 동작이 보장될 수 없는 가능성이 발생하는 동작을 수행한다.
[제3 실시예]
제2 실시예에서, 두 번째 및 그 이후의 사이클에서 활성화된 워드선에 따라 리던던시 수리 정보를 유지하고 메모리 셀로부터 데이터를 판독(비트선 감지)하는 동작은, 복수의 워드선이 대응하는 지연 시간에 따라 선택된 상태로 함께 설정될 수 있는 테스트 모드(적층형 워드선 테스트 모드)에서 완벽하게 보장될 수는 없다. 따라서, 적층형 워드선 테스트 모드는 리던던시 수리 후(퓨즈 단락 처리 후)의 제품에 설정될 수 없으며 수리(교체)를 필요로 하지 않는, 리던던시 수리 전의 제품 혹은 양질의 제품만이 테스트될 수 있다.
제3 실시예에서, 두 번째 혹은 그 이후의 사이클에서 활성화된 워드선에 대한 메모리 셀 판독 동작(비트선 감지 동작)과, 리던던시 정보를 유지하기 위한 동작이 보장될 수 있으며 리던던시 수리 후의 제품 내의 메모리 셀의 데이터가 보장될 수 있다. 그러나, 각 메모리 블록에 대해 활성화된 워드선의 수는 최대 1이다.
도 13 내지 도 27은 본 발명의 제3 실시예에 따른 반도체 기억 장치를 도시한 도면이다. 도 13은 복수의 메모리 셀에 의해 구성되는 뱅크의 일부를 도시하고 있으며 기본적으로 도 5에 도시된 제2 실시예와 동일한 구성을 도시한 도면이다.
즉, 하나의 메모리 셀 어레이(또는 셀 어레이 유닛)(30)는 32개의 메모리 블록(32개의 메모리 블록/유닛)으로 구성되며, 활성 메모리 블록(31AB) 및 슬립 메모리 블록(31SB)이 교대로 배열된다. 로우 디코더부(33), 워드선(WL) 드라이버부(34) 및 어레이 제어 회로(35T, 35B)가 위치적으로 메모리 블록과 인접하도록 배열된다. 메모리 블록(어레이 번호 0 내지 31)은 도면에 도시된 바와 같이 8k 로우에 의해 두 개의 부분으로 분리되며 로우 어드레스 AR_ADD9 내지 AR_ADD12에 의해 선택된다.
보다 구체적으로는, 활성 감지 증폭기(36AS)는 각 활성 메모리 블록(31AB)의 양측에 배열되며 슬립 감지 증폭기(36SS)는 각 슬립 메모리 블록(31SB)에 인접하게 배열된다. 또한, 로우 디코더부(33) 및 워드선 드라이버부(34)는 각 메모리 블록에 인접하게 배열되며, 제1 어레이 제어 회로(상부)(35T) 및 제2 어레이 제어 회로(하부)(35B)는 각 활성 감지 증폭기(36AS)에 인접하게 배열된다.
도면에는 도시하지 않지만, 컬럼 디코더, 리던던시 제어 회로, 리-드라이버,X 프리-디코더 및 뱅크 제어 회로가 메모리 셀 어레이(또는 셀 어레이 유닛)(30)에 포함된다.
도 14는 메모리 셀 어레이(또는 셀 어레이 유닛)(30)로부터 추출된, 메모리 블록(31_n), 감지 증폭기(36_n(t), 36_n(b)), 로우 디코더부(33), 워드선 드라이버부(34) 및 어레이 제어 회로(35T(35_n(t), 35B(35_n(b))의 구체적인 구성의 일례를 도시한 회로도이다. 메모리 셀 어레이(31_n) 및 감지 증폭기(36_n(t), 36_n(b))는 쌍으로 된 비트선(BL/bBL)을 통해 서로 연결되어 있다. 메모리 블록(31_n)에 연결된 워드선 WL_n은 워드선 드라이버(34A)에 의해 구동된다. 워드선 드라이버(34A)에는, 로우 디코더(33A)로부터 출력된 디코드 신호와, 워드선의 구동과 리셋팅을 제어하기 위해 WLDV 드라이버(38)로부터 출력되는 신호 WLDV_n/WLRST_n가 공급된다. 로우 디코더(33A)에는, 주변 회로 및 리-드라이버(37)로부터 출력된 어드레스 신호 XAdd와, TRDE 래치 회로(44)의 래치 출력 TRDE_n이 공급된다. TRDE 래치 회로(44)에는, 주변 회로 및 리-드라이버(37)로부터 출력된 신호 TSTCWL, WLE와, 대응하는 어레이 제어 회로의 블록 선택기(43)로부터 출력된 신호 XBLKP_n과, 후속 단 어레이 제어 회로 내의 블록 선택기로부터 출력된 신호 XBLKP_n+1이 공급된다.
감지 증폭기(36_n(t), 36_n(b))는 각각 제1 및 제2 어레이 제어 회로(35_n(t), 35_n(b))에 연결된다. 제1 및 제2 어레이 제어 회로(35_n(t), 35_n(b))는 각각, WLDV 드라이버(38), N/PSET 드라이버(40), 감지 증폭기(SA) 제어 회로(41), TWLON 래치 회로(46), HIT 제어 회로(47), 래치 회로(BLKSEL 래치 회로)(48), 블록 선택기(43) 등을 포함하도록 구성된다. 감지 증폭기(36_n(t/b))의 활성 및 비활성은 N/PSET 드라이버(40)로부터 출력된 신호 N/PSET에 의해 제어된다. N/PSET 드라이버(40)에는, SA 래치 회로(45)의 래치 출력이 공급된다. SA 래치 회로에는, SA 제어 회로(41)의 출력 신호 SAVLD_n과, 주변 회로 및 리-드라이버(37)로부터 출력된 신호 bSAON, bSAOFF가 공급된다.
또한, WLDV 드라이버(38)에는, TWLON 래치 회로(46)로부터 출력된 신호 TWLON_n과, 주변 회로 및 리-드라이버(37)로부터 출력된 신호 XAdd가 공급된다. SA 제어 회로(41)에는, 대응하는 어레이 제어 회로 내의 래치 회로(48)로부터 출력된 신호 BLKSEL_n과, 후속 단 어레이 제어 회로 내의 래치 회로(48)로부터 출력된 신호 BLKSEL_n+1이 공급된다. 또한, TWLON 래치 회로(46)에는, 주변 회로 및 리-드라이버(37)로부터 출력된 신호 TSTCWL, WLE가 공급된다.
HIT 제어 회로(47)에는, 주변 회로 및 리-드라이버(37)로부터 출력된 신호 HIT/DWA와, 대응하는 어레이 제어 회로 내의 블록 선택기(43)로부터 출력된 신호 XBLKP_n과, 후속 단 어레이 제어 회로 내의 블록 선택기(43)로부터 출력된 신호 XBLKP_n+1이 공급된다. 또한, 래치 회로(48)에는, 주변 회로 및 리-드라이버(37)로부터 출력된 신호 bSAOFF와, 블록 선택기(43)의 출력 신호 XBLKP_n가 공급된다. 블록 선택기(43)에는, 주변 회로 및 리-드라이버(37)로부터 출력된 신호 XAdd가 공급된다.
즉, 제3 실시예에 따른 반도체 기억 장치는, 적층형 워드선 테스트 모드에서 "H"의 BLKSEL의 상태를 유지하는 한 세트의 BLKSEL 래치 회로(48)와, "H"의 NSET/"L"의 bPSET의 상태를 유지하는 SA 래치 회로(45)와, "L"/"H"의 TWLON을 제어하는 기능과 적층형 워드선 테스트 모드에서 "H" 레벨 상태를 유지하는 기능 둘 모두를 갖는 TWLON 래치 회로(46)와, "L"/"H"의 TRDE를 제어하는 기능과 각 어레이 제어 회로에서 "H" 레벨의 TRDE의 상태를 유지하는 기능 둘 모두를 갖는 TRDE 래치 회로를 포함한다.
도 15는 도 14에 도시된 회로 내의 주변 회로 및 리-드라이버(37)로부터 추출된 X 프리-디코더, 리던던시 제어 회로 및 리-드라이버의 구성의 일례를 도시한 회로도이다. 이 회로는 리던던시 제어 회로(80), 리-드라이버(81), 리던던시 제어 회로(82), WLON/OFF 제어 회로(83), 리-드라이버(84), SAON/OFF 제어 회로(펄스 생성기)(85), 리-드라이버(86), bRPRE 제어 회로(87), X 프리-디코더(88), X 프리-디코더(89), STCRST 제어 회로(90) 등을 포함하도록 구성된다.
신호 AR_ADD는 리던던시 제어 회로(80)에 공급되며, 리던던시 제어 회로(80)로부터 출력된 신호 bFDWA 및 신호 bFHIT는 리-드라이버(81)에 공급된다. 그 후, 신호 HIT 및 DWA는 리-드라이버(81)로부터 출력된다.
리던던시 제어 회로(82)로부터 출력된 신호 RADLTC 및 신호 bFWLON은 WLON/OFF 제어 회로(83)에 공급된다. WLON/OFF 제어 회로(83)로부터 출력된 신호 FWLE는 리-드라이버(84)에 공급되며, 신호 WLE는 리-드라이버(84)로부터 출력된다.
신호 WLE는 제2 실시예에서 신호 bWLON 및 bWLOFF를 조합함으로써 얻어지는 워드선 상태 신호이다. 제2 실시예에서 신호 bWLON의 하강과 신호 bWLOFF의 하강은 각각, 제3 실시예에서 워드선 상태 신호 WLE의 상승 및 하강 시간과 동일하다.
또한, 신호 bSTCRST 및 QSE는 SAON/OFF 제어 회로(85)에 공급되며 SAON/OFF제어 회로(85)로부터 공급된 신호 bFSAON 및 bFSAOFF는 리-드라이버(86)에 공급된다. 그 후, 신호 bSAON 및 bSAOFF는 리-드라이버(86)로부터 출력된다.
신호 bSAON 및 bSAOFF는 제2 실시예에서 신호 SAE를 두 개의 신호로 분할함으로써 얻어진다. 제2 실시예에서 신호 SAE의 상승은, 제3 실시예에서 신호 bSAON의 "L" 펄스의 하강 시간과 동일하다. 이 경우, 그러나, 신호 bSAON의 "L" 상태는, 적층형 워드선 테스트 모드에서도 유지되지 않으며 "L" 펄스가 각 사이클에서 생성된다. 신호 bSAOFF는 이하의 관점에서 제2 실시예와 다르다. 즉, 정상 판독/기입 동작의 시간에서, 신호 SAE의 하강은, 제2 실시예에서의 신호 bSAOFF의 "L" 펄스의 하강과 동일한 타이밍이지만, 적층형 워드선 테스트 모드에서는, 신호 bSAOFF는, "H"에서 "L"로 변경된 bSTCRST에 응답하여 "L" 펄스를 생성한다.
신호 QSAE 및 신호 RADLTC는 bRPRE 제어 회로(87)에 공급되며, 신호 AR_ADD, 및 bRPRE 제어 회로(87)로부터 출력된 신호는 X 프리-디코더(88)에 공급된다. 그 후, 블록을 선택하는 데에 사용되는 신호 XAdd_뱅크는 X 프리-디코더(88)로부터 출력된다. 또한, 신호 AR_ADD는 X 프리-디코더(89)에 공급되며 신호 XAdd는 X 프리-디코더(89)로부터 출력된다.
또한, 신호 TMSTCWL 및 bRSTR은 STCRST 제어 회로(90)에 공급되며 신호 bSTCRST는 STCRST 제어 회로(90)로부터 출력된다. 신호 bSTCRST는 적층형 워드선 테스트 모드에서 신호 bSAOFF를 지연시키는 데에 사용된다.
제3 실시예에 따른 반도체 기억 장치는, 제2 실시예의 반도체 기억 장치와 다르며 어드레스에 따라 두 가지 유형의 X 프리-디코더를 사용한다. X 프리-디코더(89)는, 신호 X_ADD가 신호 bRPRE에 의해 리셋되지 않는 시스템이며, 로우 디코더의 선택에 사용되는 어드레스에 사용된다. 반면에, X 프리-디코더(88)는, 신호 X_ADD가 제2 실시예의 경우에서와 마찬가지로 신호 bRPRE에 의해 리셋되는 시스템이며, 어레이 제어 회로의 선택에 사용되는 어드레스에 사용된다. 신호 X_ADD는 WLDV 드라이버(38) 및 로우 디코더(33A)에 입력된다. 또한, 신호 X_ADD_뱅크는 블록 선택기(43)에 입력된다.
8k 로우의 경우에서, X_ADD01(AR_ADD0, AR_ADD1)은 WLDV 드라이버(38)에 입력되며, X_ADD23, X_ADD45, X_ADD678(AR_ADD2 내지 AR_ADD8)은 로우 디코더(33A)에 입력되며, X_ADD910, X_ADD1112(AR_ADD9 내지 AR_ADD12)는 블록 선택기(43)에 입력된다. 전술한 로우 어드레스 신호 X_ADD는 8k 워드선을 선택하는 데에 사용된다.
도 16은 도 15에 도시된 회로에서 WLON/OFF 제어 회로(83)의 구체적인 구성의 일례를 도시한 회로도이다. WLON/OFF 제어 회로(83)는 인버터(91, 92) 및 NAND 게이트(93)로 구성된다. 신호 bWLON은 인버터(91)를 통해 NAND 게이트(93)의 한 입력 단자에 공급되며, 신호 RADLTC는 NAND 게이트(93)의 다른 입력 단자에 공급된다. NAND 게이트(93)의 출력 신호는 인버터(92)의 입력 단자에 공급되며 신호 FWLE는 인버터(92)의 출력 단자로부터 출력된다.
도 17은 도 15에 도시된 회로에서 SAON/OFF 제어 회로(85)의 구체적인 구성의 일례를 도시한 회로도이다. SAON/OFF 제어 회로(85)는 NOR 게이트(94), NAND 게이트(95, 96), 인버터(97 내지 102) 및 지연 회로(103, 104)를 포함하도록 구성된다. 신호 QSAE는 NAND 게이트(95)의 한 입력 단자에 공급되며, 인버터(97) 및지연 회로(103)를 통해 NAND 게이트(95)의 다른 입력 단자에 공급된다. NAND 게이트(95)의 출력 신호는 신호 bFSAON으로서 인버터(99, 100)를 통해 출력된다. 신호 QSAE 및 bSTCRST는 NOR 게이트(94)의 입력 단자에 공급된다. NOR 게이트(94)의 출력 신호는 NAND 게이트(96)의 한 입력 단자에 공급되며 인버터(98) 및 지연 회로(104)를 통해 NAND 게이트(96)의 다른 입력 단자에 공급된다. NAND 게이트(96)의 출력 신호는 신호 bFSAOFF로서 인버터(101, 102)를 통해 출력된다.
도 18은 도 15에 도시된 회로에서 STCRST 제어 회로(90)의 구체적인 구성의 일례를 도시한 회로도이다. STCRST 제어 회로(90)는 인버터(105, 109), 지연 회로(106) 및 NAND 게이트(107, 108)로 구성된다. 신호 bRSTR은 인버터(105)의 입력 단자에 공급된다. 인버터(105)의 출력 신호는 NAND 게이트(107)의 한 입력 단자에 공급되며 지연 회로(106)를 통해 NAND 게이트(107)의 다른 입력 단자에 공급된다. NAND 게이트(107)의 출력 신호는 NAND 게이트(108)의 한 입력 단자에 공급되며 신호 TMSTCWL은 NAND 게이트(108)의 다른 입력 단자에 공급된다. NAND 게이트(108)의 출력 신호는 인버터(109)에 공급되며 신호 bSTCRST는 인버터(109)로부터 출력된다.
도 19 내지 24는, 어드레스 및 리던던시 정보를 유지하는 래치 회로와 도 14에 도시된 제어 회로를 도시하기 위한 회로도이다. 제어 회로 및 래치 회로의 구체적인 예에 대해 이하 설명하기로 한다.
도 19는 BLKSEL 래치 회로(48)의 구체적인 구성의 일례를 도시한 회로도이다. 래치 회로(48)는 NAND 게이트(110, 111) 및 인버터(112, 113)로 구성된다.신호 bSAOFF는 NAND 게이트(110)의 한 입력 단자에 공급되며, NAND 게이트(111)의 출력 신호는 NAND 게이트(110)의 다른 입력 단자에 공급된다. NAND 게이트(110)의 출력 신호는 인버터(113)의 입력 단자와, NAND 게이트(111)의 한 입력 단자에 공급된다. 신호 XBLKP_n은 인버터(112)를 통해 NAND 게이트(111)의 다른 입력 단자에 공급된다. 신호 BLKSEL_n은 인버터(113)로부터 출력된다.
도 20은 TWLON 래치 회로(46)의 구체적인 구성의 일례를 도시한 회로도이다. 래치 회로(46)는, P-채널 MOS 트랜지스터(Q8 내지 Q11), N-채널 MOS 트랜지스터(Q12 내지 Q15) 및 인버터(114, 115)로 구성된다. MOS 트랜지스터(Q8, Q9, Q12, Q13, Q14)는 전원(Vcc)과 접지 노드(Vss) 사이에 직렬 접속된다. MOS 트랜지스터(Q10, Q11)의 전류 경로는 전원(Vcc)과, MOS 트랜지스터(Q9, Q12)의 전류 경로의 접속 노드 사이에 직렬 접속된다. 또한, MOS 트랜지스터(Q15)의 전류 경로는 MOS 트랜지스터(Q13, Q14)의 전류 경로의 접속 노드와 접지 노드(Vss) 사이에 접속된다. 신호 TSTCWL은 MOS 트랜지스터(Q8)의 게이트에 공급되며 신호 WLE는 MOS 트랜지스터(Q9, Q12)의 게이트에 공급된다. 또한, 신호 bTHIT_n은 MOS 트랜지스터(Q10)의 게이트에 공급되며, 신호 TSTCWL은 MOS 트랜지스터(Q11)의 게이트에 공급된다. 또한, bTHIT_n은 MOS 트랜지스터(Q13)의 게이트에 공급되며, 신호 XBLKP_n은 MOS 트랜지스터(Q14)의 게이트에 공급되며, 신호 XBLKP_n+1은 MOS 트랜지스터(Q15)의 게이트에 공급된다. 인버터(114)의 입력 단자는 MOS 트랜지스터(Q9, Q11, Q12)의 전류 경로의 접속 노드에 접속되어 있다. 인버터(114)의 출력 단자는, 출력 단자가 인버터(114)의 입력 단자에 접속되어 있는 인버터(115)의 입력 단자에 접속되어 있다. 신호 TWLON_n은 인버터(114)의 출력 단자로부터 출력된다.
도 21은 SA 제어 회로(41)의 구체적인 구성의 일례를 도시한 회로도이다. 제어 회로(41)는 NOR 게이트(200), 인버터(201 내지 203), P-채널 MOS 트랜지스터(Q70) 및 N-채널 MOS 트랜지스터(Q71, Q72)로 구성된다. MOS 트랜지스터(Q70 내지 Q72)의 전류 경로는, 전원(Vcc)와 접지 노드(Vss) 사이에 직렬 접속된다. 신호 BLKSETt, BLKSETb는 NOR 게이트(200)의 입력 단자에 공급되며, NOR 게이트(200)의 출력 신호는 인버터(201)를 통해 MOS 트랜지스터(Q70, Q71)의 게이트에 공급된다. 신호 TWLON은 MOS 트랜지스터(Q72)의 게이트에 공급된다. 인버터(202)의 입력 단자는 MOS 트랜지스터(Q70, Q71)의 전류 경로의 접속 노드에 접속된다. 인버터(202)의 출력 및 입력 단자는 인버터(203)의 입력 및 출력 단자에 각각 접속된다. 신호 SAVLD_n은 인버터(202)의 출력 단자로부터 출력된다.
도 22는 SA 래치 회로(45)의 구체적인 구성의 일례를 도시한 회로도이다. 래치 회로(45)는 NAND 게이트(116, 117)로 구성된다. 신호 SAVLD_n 및 bSAOFF는 각각 NAND 게이트(116)의 제1 및 제2 입력 단자에 공급되며, NAND 게이트(117)의 출력 신호는 NAND 게이트(116)의 제3 입력 단자에 공급된다. NAND 게이트(116)의 출력 신호는 NAND 게이트(117)의 한 입력 단자에 공급되며 신호 bSAON은 NAND 게이트(117)의 다른 입력 단자에 공급된다. 감지 증폭기 활성 신호 bSAE_n은 NAND 게이트(116)의 출력 단자로부터 출력된다.
도 23은 TRDE 래치 회로(44)의 구체적인 구성의 일례를 도시한 회로도이다.래치 회로(44)는, "Vcc" 레벨을 "Vpp" 레벨로 변환하도록 구성된, NOR 게이트(118, 119), 인버터(120 내지 122), 레벨 시프터(123)와, P채널 MOS 트랜지스터(Q16 내지 Q18) 및 N 채널 MOS 트랜지스터(Q19 내지 Q21)로 구성된다. MOS 트랜지스터(Q16 내지 Q20)의 전류 경로는 전원(Vcc)과 접지 노드(Vss) 사이에 직렬 접속된다. 또한, MOS 트랜지스터(Q21)의 전류 경로는, MOS 트랜지스터(Q18, Q19)의 전류 경로의 접속 노드와 접지 노드(Vss) 사이에 접속된다.
신호 TSTCWL은 MOS 트랜지스터(Q16)의 게이트와, NOR 게이트(119)의 한 입력 단자에 공급된다. 신호 XBLKP_n, XBLKP_n+1은 NOR 게이트(118)의 입력 단자에 공급되며, NOR 게이트(118)의 출력 신호는 NOR 게이트(119)의 다른 입력 단자에 공급되어 인버터(120)를 통해 MOS 트랜지스터(Q20)의 게이트에 공급된다. NOR 게이트(119)의 출력 신호는 MOS 트랜지스터(Q17, Q21)의 게이트에 공급된다.
인버터(121)의 입력 단자는 MOS 트랜지스터(Q18, Q19)의 전류 경로의 접속 노드에 연결되며, 인버터(121)의 출력 단자는 인버터(122)의 입력 단자와 레벨 시프터(123)의 입력 단자에 연결된다. 인버터(122)의 출력 단자는 인버터(121)의 입력 단자에 연결된다. 신호 TRDE_n은 레벨 시프터(123)의 출력 단자로부터 출력된다.
도 24는 HIT 제어 회로(47)의 구체적인 구성의 일례를 도시한 회로도이다. 제어 회로(47)는, NAND 게이트(124), 인버터(125), P-채널 MOS 트랜지스터(Q22, Q23) 및 N-채널 MOS 트랜지스터(Q24 내지 Q27)를 포함하도록 구성된다. MOS 트랜지스터(Q22 내지 Q25)의 전류 경로는 전원(Vcc)과 접지 노드(Vss) 사이에 직렬 접속된다. MOS 트랜지스터(Q26, Q27)의 전류 경로는 MOS 트랜지스터(Q23, Q24)의 전류 경로의 접속 노드와 접지 노드(Vss) 사이에 직렬 접속된다.
신호 HIT, xDWAL<0:2>("x"는 DWAL<0:2>와 bDWAL<0:2>을 지시함)는 NAND 게이트(124)의 입력 단자에 공급된다. NAND 게이트(124)의 출력 신호는 인버터(125)에 공급된다. 인버터(125)로부터 출력된 신호 DWAA_n은 MOS 트랜지스터(Q23, Q25)의 게이트에 공급된다. 신호 DWAA_n+1은 MOS 트랜지스터(Q22, Q27)의 게이트에 공급된다. 신호 XBLKP_n, XBLKP_n+1은 MOS 트랜지스터(Q24, Q26)의 게이트에 각각 공급된다. 신호 bTHIT_n은 MOS 트랜지스터(Q23, Q24, Q26)의 전류 경로의 접속 노드로부터 출력된다.
그 다음, 적층형 워드선 테스트 모드에서 제3 실시예에 따른 반도체 기억 소자의 동작이 도 25의 타이밍도를 참조하여 설명된다. 적층형 워드선 테스트 모드로 엔트리(TM ENTRY)가 이루어진다면, TMSTCWL은 "L"에서 "H"로 바뀐다. 현 상태는 동작 모드가 테스트 모드에서 벗어나지 않는 한 계속 유지된다. 어레이 제어 회로(35)에서 활성화/비활성화를 지시하는 신호로서, 적층형 워드선 테스트 모드에서 신호 X_ADD에 의해 활성화 상태로 설정되고, 유지(holding) 상태를 저절로 해제하고, 다음 신호 X_ADD에 의해 저절로 다시 활성화 상태로 설정되는 어레이 제어 회로 상태 신호 XBLKP, 및 신호 XBLKP가 한 번 수신되는 테스트 모드로부터 동작 모드가 벗어날 때까지 현 상태를 유지하는 어레이 제어 회로 상태 신호 BLKSEL를 포함하는 두 가지 신호가 제공된다.
먼저, 제1 워드선이 선택된다(사이클 #1).
이러한 예에 있어서, 32 메모리 블록/메모리 셀 어레이가 사용되기 때문에, 각 메모리 블록에 대해 활성화될 수 있는 워드선의 수가 1개라는 제한으로 인해 각 메모리 셀 어레이(셀 어레이 유닛)에서 선택 가능한 워드선의 수는 최대 16이다. 메모리 블록에서 워드선 중 단지 하나가 선택되기 때문에, 어레이를 디코딩(어레이에서 로우를 지정)하는데 사용되는 로우(row) 어드레스(AR_ADD0 내지 AR_ADD8)는 고정되도록 설정된다. 16 메모리 블록은 공유 감지 증폭기 시스템(shared sense amplifier system)이 사용된다는 조건하에 인접 어레이를 활성화하지 않고 선택되기 때문에, 어레이를 선택하는데 사용되는 로우 어드레스 AR_ADD10, AR_ADD11, AR_ADD12는 연속적으로 추가되고 인출된다(로우 어드레스 AR_ADD9는 고정되도록 설정된다).
뱅크 활성화 명령 BA가 수신될 때, 신호 bRSTR(내부 RAS)/RADLTC(로우 어드레스 래치)는 "L"에서 "H"로 바뀐다. 그러한 변화에 응답하여, 어레이 제어 회로의 래치 회로 활성화 신호 TSTCWL은 "L"에서 "H"로 바뀐다. 뱅크 활성화 모드에서 인출된 로우 어드레스는 X_ADD를 활성화하기 위해 AR_ADD로 전송된다. "L"에서 "H"로 바뀐 활성화된 어드레스 X_ADD910_0, X_ADD1112_0에 응답하여, 블록 선택기(43)는 XBLKP_0를 "L"에서 "H"로 바꾼다. 그 상태는 도 14에서 도시된 회로에 있어서 BLKSEL 래치 회로(48)에서 유지된다. 그 이후에, 래치 회로(48)에서 유지된 정보는 X_ADD910_*, X_ADD1112_*의 전이(transition)에서 상태 해제(리셋) 처리되지 않는다. 래치된 상태를 해제하기 위해, bSAOFF를 "L"로 설정할 필요가 있다. 따라서, 어레이 제어 회로의 활성화 상태가 유지될 수 있다.
제2 실시예에 있어서, 어레이 활성화 회로의 활성화 상태는 광역 범위에서 사용되는 X_ADD를 유지함으로써 유지되지만, 제3 실시예에 있어서, 리셋 신호가 거기에 공급되지 않는 한, 상태 유지 모드가 해제되지 않는 래치 회로(48)는 어레이 활성화 회로에 구비되어, 국부적 상태 유지 동작을 달성한다.
"H"인 XBLKP와 "H"인 WLE에 응답하여, 도 14에 도시된 TRDE 래치회로의 TRDE_0가 "L"에서 "H"로 바뀌어, 로우 디코더(33A)의 프리차지 모드를 해제한다. 따라서, 사전에 활성화되는 어드레스 X_ADD23, X_ADD45, X_ADD678에 의해 선택되는 로우 디코더에 의해 결정되는 워드선(WL) 드라이버가 활성화된다. 또한, 인출된 어드레스 AR_ADD는 리던던시 제어 회로에 입력되고 리던던시 정보와 비교된다. 즉, 입력 어드레스 AR_ADD와 사전에 준비된 리던던시 정보(예를 들어, 퓨즈의 컷-오프에 의해 결정되는 어드레스 정보)가 서로 비교된다. 그 결과, 어떠한 일치(coincidence)에도 이르지 않는다면(불-일치(non-coincidence), 즉, 이후부터는 미스(miss) 또는 리던던시 미스로 칭함), 신호 HIT는 "L" 레벨로 유지된다. 일치에 이른다면(일치(coincidence), 즉, 이후부터는 히트(hit) 또는 리던던시 히트로 언급함), 신호 HIT는 "L"에서 "H"로 바뀐다. 따라서, xDWAL_*(DWAL_0, DWAL_1, DWAL_2, ..., bDWAL_0, bDWAL_1, bDWAL_2, ...)에 의해 디코드된 어레이 제어 회로 내의 워드선이 활성화되는 것을 막을 수 있다.
리던던시 제어 회로에서의 어드레스 비교 동작이, RADLTC가 "L"에서 "H"로 바뀌는 것에 의해 트리거되어, 임의의 지연 시간에 종결된 이후에, WLE는 "L"에서 "H"로 바뀐다. 지연 시간은 HIT가 "L"에서 "H"로 바뀐 이후에 WLE가 "L"에서 "H"로 바뀌도록 설정된다.
리던던시 미스의 경우, bTHIT_0(t/b)는 HIT의 "L" 레벨을 유지하기 위해, "H"로 유지된다. WLE가 "L"에서 "H"로 바뀔 때, TWLON 래치 회로는 상기 변화에 응답하여, TWLON_0(t/b)을 "L"에서 "H"로 바꾼다. TSTCWL은 이제 "H"로 설정되기 때문에, 현 상태는 TWLON 래치 회로(46)로 유지된다. 그 이후에, TWLON 래치 회로(t/b)에서 유지되고, 어드레스에 의해 선택되며, 미스의 발생을 나타내는 정보는 WLE/bTHIT_0/XBLKP_0의 전이에서 상태 해제(리셋) 처리되지 않는다. 래치된 상태를 해제하기 위해, TSTCWL을 "L"로 설정할 필요가 있다. 신호 X_ADD01_0에 의해 결정된 WLRST_0과 WLDV_0은 "H"에서 "L"로 그리고 "L"에서 "H"로 각각 바뀌고, 사전에 활성화된 워드선 드라이버는 "H"인 WLDV_0과 "L"인 WLRST_0에 응답하여, 워드선 WL_0을 "L"에서 "H"로 설정하여, 메모리 셀에서 프로그램된 데이터를 비트선으로 전송한다. 따라서, 워드선 WL_0의 활성화 상태가 유지된다.
XBLKP_n, XBLKP_n+1은 현 사이클에서 입력 어드레스에 의해 선택될 때 활성화된 어드레스 정보이고, bTHIT_N은 히트/미스를 지시하는 리던던시 정보이고, 정보 아이템 둘 다 각 사이클에서 리셋된다.
도 20의 TWLON 래치 회로는 각 사이클에서 선택될 워드선을 지정하는 어드레스 정보(XBLKP_n, XBLKP_n+1), 및 상기 정보가 퓨즈 세트에서 프로그램된 어드레스와 일치하는지 여부를 지시하고, 임의의 사이클에서 어드레스 정보에 따라 활성화되어 미스가 발생하는 경우 워드선을 선택하는 워드선 활성화 신호(TWLON_n)를 활성화 및 유지하는 리던던시 정보를 인출하는 기능을 갖는 회로이다. 즉, TWLON_n은 각 메모리 블록에 대해 워드선 제어 신호인 워드선 활성화 신호라 칭할 수 있다.
그 다음, 감지 증폭기의 활성화가 설명된다. 신호 BLKSEL_0에 의해 선택된 감지 증폭기 제어 회로가 "H"인 TWLON_n(t/b)를 수신할 때, SAVLD_0(t/b)는 "L"에서 "H"로 설정된다. 즉, SAVLD_0(t/b)는 메모리 블록이 액세스되고 제1 시간 동안 미스가 발생할 때 활성화되는 신호이고, 동작 모드가 테스트 모드에서 벗어날 때까지는 그 상태가 유지된다. 충분히 긴 시간이 경과하여, 워드선 WL_0이 주변 회로부에 배치된 워드선 지연 보증(ensuring) 회로를 사용하여 "H" 레벨로 충분히 설정된 것으로 예측될 수 있을 때, QSAE는 "L"에서 "H"로 설정된다. "H"인 QSAE에 응답하여, BSAON의 "L" 펄스는 SAON/OFF 회로, 리-드라이버를 통해 출력된다. "L" 펄스는 N/PSET 드라이버(40)를 통해, NSET_0을 "L"에서 "H"로 설정하고, bPSET_0(t/b)을 "H"에서 "L"로 설정하는 SA 래치 회로(45)에 의해 수신된다. 그 때, 그 상태("H"인 NSET_0(t/b)/"L"인 bPSET_0(t/b))는 SA 래치 회로(45)에서 유지된다. SA 래치 회로(45)에서 래치된 정보는 이 이후에 bSAON이 "H"로 설정되더라도 해제(리셋)되지 않는다. 래치된 상태를 해제하기 위해, bSAOFF를 "L"로 설정할 필요가 있다. 이러한 실시예에 있어서, 각 어레이 제어 회로부에서, "H"인 NSET_*(t/b), "L"인 bPSET_*(t/b)를 유지하기 위해, 제2 실시예의 기술(SAE를 "H"로 유지)과는 달리, bSAON을 "L"로 유지할 필요는 없다. N/PSET 드라이버(40)는 "L"에서 "H"로 바뀐 NSET_0(t/b)와, "H"에서 "L"로 바뀐 bPSET_0(t/b)를 출력하고, 감지 증폭기를 활성화하며, 감지 증폭기를 통해 수행될 비트선 감지 동작을 허용한다. 따라서, 감지 증폭기 36_n(t/b)의 활성화 상태가 유지된다.
"L"에서 "H"로 바뀐 QSAE에 응답하여, RADLTC는 "H"에서 "L"로 바뀌고, WLE는 "H"에서 "L"로 바뀌고, bRPRE는 "H"에서 "L"로 바뀌고, X_ADD_*는 "H"에서 "L"로 바뀌는데, 그 때 새로운 로우 어드레스를 인출할 준비가 되도록 저절로 리셋된다. "L"인 RADLTC에 응답하여, QSAE는 워드선 지연 보증 회로에서 "H"에서 "L"로 바뀐다. 제2 실시예와 달리, 제3 실시예에 있어서, 뱅크 활성화 명령 BA이 적층형 워드선 테스트 모드에 입력된 이후에 뱅크 프리차지 명령 PR이 입력되지 않더라도, 다음 사이클에서 어드레스를 인출할 수 있다.
그 다음, 워드선을 선택하는 동작이 개시된다(사이클 #2). 뱅크 활성화 명령 BA은 제2 또는 이어지는 사이클에서 입력될 수 있다. 제1 사이클의 경우와 같이, 뱅크 활성화 명령 BA이 수신될 때, 새로운 로우 어드레스(AR_ADD)가 인출된다. 블록 선택기(43)는 활성화된 신호 X_ADD910_1, X_ADD1112_1이 "L"에서 "H"로 바뀌는 것에 응답하여, XBLKP_1을 "L"에서 "H"로 설정한다. 그 상태는 제2 사이클에서 활성화된 어레이 제어 회로에 있어서 BLKSEL 래치 회로(48)에서 유지된다. 그 이후에, 래치 회로(48)에서 유지된 정보는 X_ADD910_*, X_ADD1112_*의 전이에서 상태 해제(리셋) 처리되지 않는다. 제1 사이클에서 활성화된 BLKSEL_0 또한 제1 사이클에서 활성화된 어레이 제어 회로의 래치 회로(48)에서 유지된다.
리던던시 미스의 경우에, HIT는 "L" 레벨로 유지되므로, bTHIT_1(t/b)는 "H"로 유지된다. 그 이후에, 제1 사이클의 경우와 마찬가지로, "H"인 TWLON_1(t/b)은 TWLON 래치 회로(46)에서 유지되고, 신호 X_ADD01_1에 의해 결정된 WLRST_1과WLDV_1는 "H"에서 "L"로 그리고 "L"에서 "H"로 각각 바뀐다. 그 때, 워드선 WL_1은 "L"에서 "H"로 바뀌고, 워드선 WL_1의 활성화 상태가 유지된다. 제1 사이클에서 활성화된 TWLON_0 역시 제1 사이클에서 활성화된 어레이 제어 회로의 래치 회로(46)에서 유지된다.
감지 증폭기 36_n(t), 36_n(b)의 활성화 동작이 이하 설명된다. 신호 BLKSEL_1에 의해 선택된 감지 증폭기 제어 회로가 "H"인 TWLON_1(t/b)를 수신할 때, SAVLD_1(t/b)는 "L"에서 "H"로 설정된다. 그 이후에, 제1 사이클의 경우와 마찬가지로, "H"인 NSET_0(t/b)/"L"인 bPSET_0(t/b)가 SA 래치 회로(45)에서 유지된다. 그 때, N/PSET 드라이버(40)는 NSET_0(t/b)와 bPSET_0(t/b)를 "L"에서 "H"로 그리고 "H"에서 "L"로 각각 설정하고, 감지 증폭기를 활성화하여, 감지 증폭기를 통해 수행될 비트선 감지 동작을 허용한다. 따라서, 감지 증폭기 36_n(t/b)의 활성화 상태가 유지될 수 있다. 제2 실시예의 경우와는 달리, 상태는 "L"인 bSAON에 의해 유지되지 않고(제2 실시예에 경우에 있어서 "H"인 SAE), bSAON의 펄스는 각 사이클에서 생성된다. 따라서, 제1 사이클의 경우와 마찬가지로, 제2 또는 이어지는 사이클에 있어서, 감지 증폭기는 워드선의 활성화에 기초하여 결정된 워드선 지연 보증 회로의 지연 시간에 따라 활성화될 수 있다. 그 결과, 본 실시예에 있어서, 셀 데이터의 손상은 제2 또는 이어지는 사이클에서 활성화된 워드선에서 발생하지 않을 것이다.
그 다음, 활성화된 워드선 전체를 프리차지 상태로 복귀하는 동작이 설명된다(도 26의 타이밍도 참조). 뱅크 프리차지 명령 BP이 수신되면, 뱅크 활성화 신호 BNK는 "H"에서 "L"로 설정된다. 비트선 복구 지연 회로에 의해 결정된 복구 지연 시간 tRSTR이 경과한 이후에, BNK "L"이 수신된다. TSTCWL는 "H"에서 "L"로 바뀐다. "L"인 TSTCWL에 응답하여, 뱅크에서 TWLON 래치 회로(46) 및 TRDE 래치 회로(44) 전체는 래치된 상태로부터 해제된다. 래치된 상태를 해제함으로써, 뱅크에서의 신호 TWLON, TRDE, WLDV, WSRST 모두는 프리차지 상태로 설정되고, 테스트 모드에서 활성화된 워드선은 "H"에서 "L"로 설정된다.
활성화된 모든 비트선 등화 동작이 설명된다. 모든 워드선이 적층형 워드선 테스트 모드에서 리셋될 때, 정규 판독/기입 동작의 경우에 비해 수 배 더 큰 차지가 워드선에서 접지 노드(Vss)로 흐른다. 그 결과, 로우 디코더(33A)의 Vss 전위는 국부적으로 상승하고, 워드선의 리셋 타이밍은 정규 판독/기입 동작의 경우에 비해 지연된다. 따라서, 비트선 등화 동작은 적층형 워드선 테스트 모드에서 STCRST 제어 회로(90)에 의해 결정된 워드선 리셋 지연 시간 tSRST의 경과 이후에 개시된다.
"L"인 bRSTR이 수신될 때, 워드선 리셋 지연 시간 tSRST가 경과한 이후에 bSTCRST가 "H"에서 "L"로 바뀌고, SAON/OFF 제어 회로(85)는 "L"인 bSAOFF의 펄스를 출력한다. 펄스에 응답하여, 모든 어레이 제어 회로에서 BLKSEL 래치 회로(48) 및 SA 래치 회로(45)의 래치된 상태가 해제된다. 래치된 상태를 해제함으로써, 뱅크에서 모든 NSET/bPSET는 프리차지 상태로 설정되고, 테스트 모드에서 활성화된 모든 비트선이 등화된다.
그 다음, 리던던시 히트의 경우를 생각해 본다(도 27의 타이밍도 참조). 우선, 리던던시 히트가 제2 사이클에서 이루어진다고 가정한다. 그 때, 엔트리(TM ENTRY)가 테스트 모드에서 구성될 때까지 리던던시 미스의 경우와 동일한 동작이 수행되고, 사이클 #1의 뱅크 활성화 처리 및 뱅크 프리차지 동작이 수행된다.
제2 사이클에서, 다음 워드선을 선택하는 동작이 개시된다(사이클 #2). 뱅크 활성화 명령 BA가 수신될 때, RADLTC(내부 RAS)는 "L"에서 "H"로 바뀐다. 뱅크 활성화 처리에서 인출된 로우 어드레스는 AR_ADD로 전송되어 X_ADD를 활성화한다. 블록 선택기(43)는 "L"에서 "H"로 바뀐 활성화된 신호 X_ADD910_1, X_ADD1112_1에 응답하여, XBLKP_1를 "L"에서 "H"로 설정한다. 마찬가지로, BLKSEL_1은 "L"에서 "H"로 바뀌고, 따라서 그렇게 얻어진 상태는 BLKSEL 래치 회로(48)에서 래치된다. 따라서, 어레이 제어 회로의 활성화 상태가 유지된다.
리던던시 히트의 경우에, HIT가 "L"에서 "H"로 바뀐 것에 응답하여, bTHIT_1(t/b)가 "H"에서 "L"로 바뀐다. 그 때, WLE는 "L"에서 "H"로 바뀌고, TWLON 래치 회로(46)가 신호를 수신하지만, bTHIT_1(t/b)는 "L"로 설정되므로, 그것은 TWLON_0(t/b)을 "L"로유지한다. 정보는 WLDV/WLRST가 X_ADD01_1에 의해 결정되도록 하여, WLDV_1이 "L"로 설정되고, WLRST_1이 "H"로 설정되고, 워드선 WL_1 역시 "L" 레벨로 유지되는 상태를 유지한다. 즉, 워드선 WL_1은 비활성 상태를 유지한다.
그 다음, 감지 증폭기 36_n(t), 36_n(b)의 활성화 동작이 이하 설명된다. BLKSEL_1에 의해 선택된 감지 증폭기 제어 회로는 "L"인 TWLON_1(t/b)를 수신하기 때문에, SAVLD_1(t/b)는 "L"로 유지된다. SAON/OFF 제어 회로(85)는 미스의 경우와 동일 타이밍에서 bSAON의 "L" 레벨 펄스를 출력하지만, SAVLD_1(t/b)는 "L"로 설정되므로, SA 래치 회로(45)가 비활성 상태로 유지된다. 상기 신호를 수신하는 N/PSET 드라이버(40) 역시 비활성 상태로 유지되고, NSET_1(t/b)와 bPSET_1(t/b)를 각각 "L"과 "H"로 유지한다. 감지 증폭기 역시 비활성 상태로 유지된다. bSAON의 "L" 펄스가 다음 또는 이어지는 사이클에서 생성될 때조차, 감지 증폭기는 SAVLD_1(t/b)가 "H"로 설정되지 않는 한 활성화되지 않는다. 따라서, 감지 증폭기 36_n(t/b)는 비활성 상태로 유지된다.
상기 구성에 의하면, 적층형 워드선 테스트 모드는 리던던시 수리(보상) 처리한 제품에서 사용될 수 있어, 제품 전체에 대한 테스트 시간이 감소될 수 있다.
그러나, 제3 실시예에서 적층형 워드선 테스트 모드에서 메모리 셀로부터 데이터를 출력하는 동작을 보증하기 위해, 선택될 수 있는 워드선의 수는 다음과 같은 제약(1), (2)를 받는다.
(1) 각 메모리 블록에 대해 활성화될 수 있는 워드선의 수는 1개이다.
(2) 감지 증폭기가 인접 메모리 블록과 공통으로 사용될 때(공유된 감지 증폭기), 워드선은 감지 증폭기를 공통으로 사용하는 메모리 블록 중 단지 하나에서 선택될 수 있다 (최대로는 단지 N/2 워드선이 N 메모리 블록을 갖는 메모리 셀 어레이(셀 어레이 유닛)에서 선택될 수 있다).
[제4 실시예]
그 다음, 본 발명의 제4 실시예에 따른 반도체 기억 장치가 설명된다. 제4 실시예는 제3 실시예의 반도체 기억 장치를 변형하여 얻어지는 것으로, M워드선(M=2, 3, 4, 5, ...)이 각 메모리 블록에서 활성화될 수 있다. 그러나, 제4 실시예는 복수의 워드선이 각 메모리 블록에서 선택될 때 다음 제약 (3)을 받는다.
(3) 메모리 블록에서 선택된 복수의 워드선에 접속된 메모리 셀의 컨텐츠는 동일 컬럼 상에서 동일해야 한다. 이는 데이터 손상이 동일 컬럼 상에서 발생하지 않을 것이라는 조건이다.
두 개의 워드선이 메모리 블록에서 선택되는 제4 실시예의 반도체 기억 장치의 구성이 도 28 및 도 29를 참조하여 개략적으로 설명된다. 메모리 블록을 2 개의 1/2 부분으로 디코딩하기 위해 사용된 로우 어드레스는 제3 실시예에서 사용된 어레이 제어 회로(35T, 35B)에서 TRDE 래치 회로(44)의 디코딩 처리를 위해 부가적으로 제공된다. 또한, 출력 신호 TRDE는 메모리 블록을 2 부분으로 디코딩하는데 사용되고, 인접 메모리 블록의 1/2 부분의 디코더에 입력된 로우 어드레스에 의해 설계된 위치에서 컷 오프된다. 제3 실시예에서의 로우 디코더(33A)에 입력된 것들과 동일한 수가 어레이 제어 회로의 양측에 대칭적으로 제공된 동일한 수의 로우 디코더에 입력된다.
마찬가지로, 메모리 블록을 2개의 1/2 부분으로 디코딩하는데 사용되는 로우 어드레스 및 리던던시 정보를 갖는 신호 bTHITP는 신호 TRDE의 입력과 동일한 방법으로 로우 디코더(33A)에 입력된다. 신호 bTHITP는 메모리 블록을 2 개의 1/2 부분으로 디코딩하는데 사용되는 로우 어드레스를 사용함으로써 신호 bTHIT를 디코딩하여 얻어지는 신호이다.
신호 TRDE_0/bTHITP_0와 TRDE_1/bTHITP_1에 대한 신호선은 공통 배선 영역에각각 배치되고, 서로 교차하지 않을 것이다. 따라서, 사용되는 배선 영역을 최소화하는 것이 가능하게 된다.
도 30a는 도 28, 및 도 29에 도시되는 회로에서 메모리 셀 어레이 내의 메모리 블록, 감지 증폭기, 로우 디코더 및 어레이 제어 회로의 추출된 부분에 대한 구성예를 도시하는 회로도이다. 회로는 도 14의 회로에서 TRDE 래치 회로(44) 대신 TRDE 제어 회로(130)가 제공되고, HIT 제어 회로(47) 대신 HIT 제어 회로(131)가 제공된 구성이고, TRDE/bTHITP는 어레이를 2 개의 1/2 부분으로 디코딩하는데 사용되고, 어레이 제어 회로의 양측 상에 대칭적으로 제공되는 동일한 수의 디코더로 입력되는 로우 어드레스에 의해 설계된 위치에서 컷 오프된다. 도 30a에 있어서, 도 14와 동일한 부분은 동일한 참조 번호로 표시하고 그 설명은 생략한다.
도 30b 및 도 30c는 도 30a에 기술된 회로의 변형을 도시하는 회로도이다. 도 30b에 도시된 회로에 있어서, 단지 하나의 WLDV 드라이버가 WL 드라이버에 입력된 신호 WSDV와 WLRST를 구동한다. 도 30c에 도시된 회로에 있어서, 두 개의 WLDV 드라이버는 WL 드라이버에 입력된 WLDV와 WLRST를 구동한다. 도 30d는 도 30b에서 기술된 회로에서 WL 드라이버에 WLDV 드라이버를 접속하는 배선의 레이아웃 패턴을 나타낸다. 도 30e는 도 30d에 도시된 선 30E-30E를 따라 얻어진 단면도이다. 도 30f는 도 30c에 기술된 회로에서 WL 드라이버에 WLDV 드라이버를 접속하는 배선의 레이아웃 패턴을 도시한다. 도 30g는 도 30f에 도시된 선 30G-30G을 따라 얻어진 단면도이다.
도 30b, 30c 및 30e에 도시된 회로에 있어서, WL 드라이버(34A)에 활성 드라이버(WLDV 드라이버; 38-1)를 접속한 배선은 제1 레벨 금속 배선(M0)이다. 제1 레벨 금속 배선(M0)은 콘택 CD에 의해 WLDV 드라이버(38-1)에 통합된 출력 트랜지스터 GC의 드레인 영역에 접속된다. 제2 레벨 금속 배선(워드선; M1)은 제1 레벨 금속 배선(M0) 상에 형성되는 인터-레벨(inter-level) 절연막 상에 제공된다. 금속 배선(M1)은 제1 레벨 금속 배선(M0)과 교차한다. 제3 레벨 금속 배선(M2)은 제2 레벨 금속 배선(M1) 상에 형성되는 인터-레벨 절연막 상에 제공된다. 금속 배선(M2)은 제2 레벨 금속 배선(M0)에 평행하게 연장된다. 제3 레벨 금속 배선(M2)은 WLDV 드라이버(38-1)와 가장 가까운 단부 및 가장 먼 단부에서, 제1 레벨 금속 배선(M0)과 함께 스티치된다. 다시 말해, 각 금속 배선(M2)의 한 쪽 단부는 접촉 V1에서 하나의 금속 배선(M0)에 전기적으로 접속되고, 다른 쪽 단부는 접촉 V2에서 전기적으로 접속된다. 금속 배선(M2)과 금속 배선(M0)은 WLDV 드라이버(38-1)에서 WL 드라이버(34A)로 WLDV 신호를 전송하는 역할을 하고, 이는 활성 상태로 남아있다. 이는 제3 레벨 금속 배선(M2)이 제1 레벨 금속 배선(M0)에 평행하게 각각 접속되기 때문에, 각 배선 쌍(하나의 배선 M2와 하나의 배선 M0의 조합)은 결국 상대적으로 높은 저항을 갖는, 제1 레벨 금속 배선(M0) 보다 낮은 저항을 갖는다.
도 30c, 30f 및 30g에 도시된 바에 따르면, 도 30c에 도시된 회로, 두 개의 WLDV 드라이버는 WL 드라이버에 입력된 신호 WLDV 및 WLRST를 구동한다. 단지 제1 레벨 금속 배선들(M0)은 둘 다 활성 WLDV 드라이버들(드라이버 38-2 및 38-3)을 WL 드라이버(34A)에 접속한다. 금속 배선(M0)은 접촉 CD에 의해 WLDV 드라이버(38-2및 38-3)에 제공된 출력 트랜지스터(GC)의 드레인 영역에 접속된다. 제2 레벨 금속 배선(워드선; M1)은 제1 레벨 금속 배선(M0) 상에 형성되는 인터-레벨 절연막 상에 제공된다. 금속 배선(M1)은 제1 레벨 금속 배선(M0)과 교차한다. 제3 레벨 금속 배선(M2)은 제2 레벨 금속 배선(M1) 상에 형성되는 인터-레벨 절연막 상에 제공된다. 금속 배선(M2)은 제1 레벨 금속 배선(M0)과 평행하게 연장된다. 금속 배선(M0) 만이 둘 다 활성 WLDV 드라이버(38-2, 38-3)에서 WL 드라이버(34A)로 WLDV 신호를 전송하는 기능을 한다.
두 개의 WLDV 드라이버는 각 금속 배선(M0)의 두 단부에서 신호 WLDV 및 WLRST를 각각 구동하기 때문에, 제3 레벨 금속 배선(M2)은 도 30c, 30f 및 30g의 회로에서, WLDV 드라이버로부터 WL 드라이버(34A)로 WLDV 신호를 전송하기 위해 사용될 필요가 없다. 제3 레벨 금속 배선(M2) 중 일부는 전력선으로서 사용되고, 나머지 금속 배선(M2)은 WLDV 신호 이외의 신호를 공급하기 위해 사용된다. 이러한 배선(M2)이 제2 레벨 금속 배선(M2) 위에 제공되기 때문에, WL 드라이버(34A)가 로우 디코더(33A)가 차지하는 영역을 줄일 수 있다.
도 31은 도 30a에 도시된 회로에서 TRDE 제어 회로(130)의 구체적인 구성을 도시하는 회로도이다. TRDE 제어 회로(130)는 NOR 게이트(140), 인버터(141), NAND 게이트(142), NOR 게이트(143), 인버터(144, 145), "Vcc" 레벨을 "Vpp"레벨로 변환하기 위해 구성된 레벨 시프터(146), P-채널 MOS 트랜지스터(Q30 내지 Q32), 및 N-채널 MOS 트랜지스터(Q33 내지 Q36)로 구성된다. MOS 트랜지스터(Q30 내지 Q35)의 전류 경로는 전원(Vcc)과 접지 노드(Vss) 사이에 직렬 접속되고, MOS 트랜지스터(Q36)의 전류 경로는 MOS 트랜지스터(Q32, Q33)의 전류 경로의 접속 노드 및 접지 노드(Vss) 사이에 접속된다.
신호 TSTCWL은 MOS 트랜지스터(Q30)의 게이트 및 NOR 게이트(143)의 한 입력 단자에 공급된다. 또한, 신호 X_ADD8은 NAND 게이트(142)의 한 입력 단자 및 MOS 트랜지스터(Q35)의 게이트에 공급된다. 신호 XBLKP_n+1과 XBLKP_n은 NOR 게이트(140)의 입력 단자에 공급되고, NOR 게이트(140)의 출력 신호는 인버터(141)를 통해 NAND 게이트(142)의 다른 입력 단자 및 MOS 트랜지스터(Q34)의 게이트에 공급된다. NAND 게이트(142)의 출력 신호는 출력 신호를 MOS 트랜지스터(Q31, Q36)의 게이트에 공급하는 NOR 게이트(143)의 다른 입력 단자에 공급된다. 신호 WLE는 MOS 트랜지스터(Q32, Q33)의 게이트에 공급된다.
인버터(144)의 입력 단자는 MOS 트랜지스터(Q32, Q33)의 전류 경로의 접속 노드에 접속된다. 인버터(144)의 출력 단자는 인버터(145)의 입력 단자에 접속되고, 인버터(145)의 출력 단자는 인버터(144)의 입력 단자에 접속된다. 인버터(144)의 출력 단자는 레벨 시프터(146)의 입력 단자에 접속된다. 신호 TRDE_n은 레벨 시프터(146)의 출력 단자로부터 출력된다.
도 32는 도 30a에 도시된 회로에서, HIT 제어 회로(131)의 부분의 구체적인 구성을 도시하는 회로도이다. 도 30a의 HIT 제어(131)는 도 21에 도시된 회로 및 도 32에 도시된 회로에 의해 구성된다. 도 32에 도시된 회로부는 인버터(147), NOR 게이트(148), 인버터(149, 150), "Vcc" 레벨을 "Vpp" 레벨로 변환하기 위해 구성된 레벨 시프터(151), P-채널 MOS 트랜지스터(Q37, Q38) 및 N-채널 MOS 트랜지스터(Q39, Q40)에 의해 구성된다. MOS 트랜지스터(Q37, Q40)의 전류 경로는 전원(Vcc)과 접지 노드(Vss) 사이에 직렬 접속된다.
신호 TSTCWL은 MOS 트랜지스터(Q37, Q40)의 게이트에 공급된다. 신호 X_ADD8은 인버터(147)를 통해 NOR 게이트(148)의 한 입력 단자에 공급된다. 신호 bTHIT_n은 MOS 트랜지스터(Q38, Q39)의 게이트에 출력 신호를 공급하는 NOR 게이트(148)의 다른 입력 단자에 공급된다.
인버터(149)의 입력 단자 및 인버터(150)의 출력 단자는 MOS 트랜지스터(Q38, Q39)의 전류 경로의 접속 노드에 접속된다. 인버터(149)의 출력 단자는 인버터(150)의 입력 단자에 접속된다. 또한, 레벨 시프터(146)의 입력 단자는 MOS 트랜지스터(Q38, Q39)의 전류 경로의 접속 노드에 접속되고, 신호 bTHITP_n은 레벨 시프터의 출력 단자로부터 출력된다.
도 33은 도 30a에 도시된 회로에서 로우 디코더(33A)의 구체적인 구성을 도시하는 회로도이다. 로우 디코더(33A)는 NAND 게이트(bRDOUT 드라이버; 152) 및 X 디코더(153)에 의해 구성된다. X 디코더(153)에는 신호 TRDE 및 XAdd가 공급되고, 그 출력 신호 RDOUT는 NAND 게이트(152)의 한 쪽 입력 단자에 공급된다. 신호 bTHITP가 NAND 게이트(152)의 나머지 입력 단자에 공급되고, 그 출력 신호 bRDOOUT는 워드선 드라이버(34A)에 공급된다.
상술한 구성에 의해, 그 사이에 배치된 어레이 제어 회로를 구비하고 대응 메모리 블록에 인접하여 배열된 메모리 블록의 로우 디코더도 활성화되지만, 활성화된 메모리 블록에 인접한 메모리 블록은 오류없이 비활성화 상태로 설정된다.따라서, 인접 메모리 블록의 WLDV 드라이버(38)가 오류없이 비활성화 상태로 설정되기 때문에, 그 내부의 모든 워드선들이 확실하게 비활성화 상태로 설정된다. 즉, 인접 메모리 블록의 로우 디코더(33A)가 활성화되더라도, 이는 무시될 수 있다.
다음에, 제4 실시예에 따른 반도체 기억 장치의 동작이 설명된다. 제3 실시예(도 25 내지 도 27 참조)의 경우와 마찬가지로, 적층형 워드선 테스트 모드로 TM ENTRY가 이루어진 후에, 뱅크 활성화 명령 BA가 수신된다.
먼저, 제1 워드선이 선택된다(사이클 #1). 본 예에서는, 32개의 메모리 블록/메모리 어레이(셀 어레이 유닛)이 사용되기 때문에, 각 메모리 셀 어레이에서 선택가능한 워드선의 수는 최대 32이다. 메모리 블록에서 2개의 워드선이 선택되기 때문에, 메모리 블록내의 로우를 디코딩 또는 특정하기 위해 사용되는 로우 어드레스(AR-ADD0 내지 AR-ADD7)가 고정적으로 설정된다. 공유 감지 증폭기 시스템이 사용된다는 조건하에 인접 메모리 블록을 활성시키지 않고 16개의 메모리 블록이 선택되기 때문에, 메모리 블록을 선택하기 위해 사용되는 로우 어드레스(AR_ADD10, AR_ADD11, AR_ADD12)와 블록을 1/2씩 분할하기 위해 사용되는 로우 어드레스(AR_ADD8)가 순차적으로 가산 및 페치된다(로우 어드레스 AR_ADD9는 고정적으로 설정됨).
이 경우에, 동일 메모리 블록내 서로 다른 워드선이 순서대로 순차 활성화된다. 이 때에, 상태는 리던던시 상태에 따라 (1) 1st-MISS/2nd-MISS, (2) 1st-MISS/2nd-HIT, (3) 1st-HIT/2nd-MISS 및 (4) 1st-HIT/2nd-HIT 중 어느 하나로 설정된다.
먼저, (1) 1st-MISS/2nd-MISS의 경우, 제3 실시예의 경우에서와 마찬가지로, 뱅크 활성화 명령 BA가 수신되면, BLKSEL_0는 "L"에서 "H"로 설정되고, 그 상태가 BLKSEL 래치 회로(48)에 래치된다.
1st-리던던시 미스의 경우, TRDE 제어 회로(130)는"H"인 XBLKP_0, "H"인 X_ADD8_0 및 "H"인 WLE에 응답하여 TRDE_0를 "L"에서 "H"로 설정하여 로우 디코더(33A)의 프리차지 모드(precharge mode)를 해제한다. WLE는 "L"에서 "H"로 설정되고, TWLON 래치 회로(46)는 WLE의 변화에 응답하여 TWLON_0(t/b)를 "L"에서 "H"로 설정한다. TSTCWL이 "H"로 설정되면, TWLON 래치 회로(46)에 상태가 래치된다. 이 후, 제3 실시예의 경우에서와 마찬가지로, X_ADD01_0에 의해 판정된 WLDV_0 및 WLRST_0은 각각 "L"에서 "H"로 및 "H"에서 "L"로 변경되고, 워드선 WL_0의 활성화 상태가 유지된다.
다음에, 감지 증폭기 36_n(t)와 36_n(b)를 활성화하기 위한 동작이 이하에 설명된다. 신호 BLKSEL_0에 의해 선택된 감지 증폭기 제어 회로(41)가 "H"인 TWLON_0(t/b)를 수신하면, SAVLD_0(t/b)가 "L"에서 "H"로 설정된다. 이 후, 제3 실시예의 경우와 마찬가지로, N/PSET 드라이버(40)는 "L"에서 "H"로 변경되는 NSET_0(t/b) 및 "H"에서 "L"로 변경되는 bPSET_0(t/b)을 출력하여 감지 증폭기 36_n(t)와 36_n_(b)를 활성화시킨다. 그리고, 감지 증폭기 36_n(t)와 36_n(b)를통해 비트선 쌍 BL/bBL에 대한 비트선 감지 동작이 수행된다.
다음에, 동일 어레이에서 서로 다른 어드레스 AR-ADD8을 갖는 영역이 활성화된다(사이클 #2). 이 때에, 뱅크 활성화 명령 BA가 수신되지만, 이미 수신된 뱅크 활성화 명령에 의해 BLKSEL_0는 미리 "H"로 유지된다.
2nd-리던던시 미스의 경우, TRDE 제어 회로(130)는 "H"인 XBLKP, "H"인 X_ADD8 및 "H"인 WLE에 응답하여 TRDE_1을 "L"에서 "H"로 설정하여 로우 디코더(33A)의 프리차지 모드를 해제시킨다. TWLON 래치 회로(46)은 이전 뱅크 활성화 명령 BA에 응답하여 "H"인 TWLON_0(t/b), "H"인 WLDV_0 및 "L"인 WLRST_0를 이미 유지하고 있다. 따라서, X_ADD23, X_ADD45 및 X_ADD67에 의해 판정된 워드선 드라이버(34A)는 로우 디코더(33A)의 프리차지 모드를 해제시킴으로써 활성화되고, 워드선 WL_1은 "L"에서 "H"로 설정되어, 활성화 상태가 유지된다.
제2 사이클에서는, 워드선 WL_1이 "L"에서 "H"로 변경되기 이전에 감지 증폭기가 이미 활성화되어, 비트선의 감지 동작이 종료되고 상태가 유지된다. 즉, 동일 메모리 블록에서 2차 선택된 워드선에 접속되는 모든 메모리 셀의 컨텐츠로서, 워드선이 선택되고 워드선 전위가 상승되면 1차 선택된 워드선에 접속되는 메모리 셀의 것들과 동일한 컨텐츠가 프로그램된다. 데이터의 극성이 동일한 이후로 각 비트선에 대하여 동일한 데이터를 프로그래밍함으로써 메모리 셀의 데이터 손상이 방지될 것이다.
다음에, (2) 1st-MISS/2nd-HIT의 경우, 뱅크 활성화 명령 BA가 수신된 이후(1)의 경우에서와 동일한 방식으로 워드선 WL_0가 선택된다.
다음에, 동일 어레이에서 서로 다른 어드레스 AR_ADD8을 갖는 영역이 활성화된다(사이클 #2). 이 때, 뱅크 활성화 명령 BA가 수신되지만, 사전에 수신된 뱅크 활성화 명령에 의해 "H"인 BLKSEL_0가 이미 유지되고 있다.
2nd-리던던시 히트의 경우, TRDE 제어 회로(130)는 "H"인 XBLKP_0, "H"인 X_ADD8_1 및 "H"인 WLE에 응답하여 TRDE_1을 "L"에서 "H"로 설정하여 로우 디코더(33A)의 X 디코더부의 프리차지 모드를 해제시킨다. TWLON 래치 회로(46)는 이전 뱅크 활성화 명령에 응답하여 이미 "H"인 TWLON_0(t/b), "H"인 WLDV_0 및 "L"인 WLRST_0를 유지한다. 따라서, X_ADD23, X_ADD45 및 X_ADD67에 의해 판정된 RDOUT은 "L"에서 "H"로 변경되어, 로우 디코더(33A)의 X 디코더부의 프리차지 모드를 해제시킴으로써 이 상태로 유지된다. 그러나, 리던던시 히트가 이루어지기 때문에, bTHIT_1은 "H"에서 "L"로 변경되고, bTHISP는 "H"에서 "L"로 변경된다. 따라서, bRDOUT 드라이버(NAND 게이트; 152)는 신호 RDOUT의 수신을 거부하고 "H"인 bRDOUT_1을 유지하며, 워드선 드라이버(13A)는 활성화되지 않는다. WLDV_1이 "H"로 설정되어도 워드선 드라이버(34A)가 비활성화로 유지되기 때문에, 워드선 WL_1은 "L"로 설정되고 비활성화 상태가 지속된다. TSTCWL이 "H"로 유지되면, 신호 bTHITP는 정보를 보존한다.
즉, 한 번 액세스되었던 워드선이 결함성 워드선인 경우에, 결함성 워드선을 선택하지 않도록 테스트 모드 주기에 리던던시 히트 정보(bTHITP-"L")가 계속 보존된다.
이 경우, 각 메모리 블록에는 히트 정보를 각각 유지하는 2개의 신호가 제공되어, 상술한 신호들의 수를 증가시켜 메모리 블록에 활성화될 수 있는 워드선의 수를 증가시킬 수 있다.
감지 증폭기는 이미 활성화이고, 비트선 감지 동작이 종료되며 상태가 유지되지만, 워드선 WL_1이 비활성화되고 워드선 WL_1에 접속된 메모리 셀들이 액세스되지 않기 때문에, 데이터 손상이 발생하지 않는다.
(3) 1st-HIT/2nd-MISS의 경우, 워드선 및 감지 증폭기는 1st-HIT 시 제3 실시예의 리던던시 히트의 경우에서와 마찬가지로 비활성화 상태로 유지된다.
2차 액세스 시, 메모리 블록의 워드선 및 감지 증폭기는 비활성화 상태로 설정된다. 따라서, 상술된 (1) 및 (2)의 경우에서의 1차 액세스의 경우와 마찬가지로, 뱅크 활성화 명령 BA에 응답하여 워드선 WL_1이 선택되고, bSAON이 "H"에서 "L"로 변경되는 것에 응답하여 감지 증폭기가 활성화되어 비트선 감지 동작을 수행한다.
(4) 1st-HIT/2nd-HIT의 경우, 상술된 리던던시 히트가 연속하여 2회 발생하므로, 어레이 제어 회로는 활성화되지만, 1차 및 2차 액세스시 워드선과 감지 증폭기는 비활성화 상태로 유지된다.
[제5 실시예]
본 발명의 제5 실시예에 따른 반도체 기억 장치가 이하 설명된다. 2개의 메모리 셀 어레이 및 통상 로우 디코더를 사용하도록 상부와 하부에 배치된 감지 증폭기로 구성되는 각각의 뱅크에서, 동시에 활성화되는 워드선에 대한 리던던시 제어 동작은 적층형 워드선 테스트 모드에서 통상 로우 디코더를 사용하여 상부 및 하부 메모리 블록에서 독립적으로 수행된다.
적층형 워드선 테스트 모드에서는, 제3 및 제4 실시예에서 제공된 것과 동일한 제한이 주어진다.
도 34 내지 도 36은 제5 실시예에 따른 반도체 기억 장치의 구성 예를 도시한다. 도 34 및 도 35에 도시된 바와 같이, 제5 실시예는 제3 및 제4 실시예 각각의 메모리 셀 어레이(셀 어레이 유닛) 구성을 상부 및 하부 메모리 블록과 통상 로우 디코더를 사용하는 감지 증폭기를 구비하는 뱅크 구성으로 형성함으로써 얻어지는 것이다. 즉, 도 36에 도시된 바와 같이, 로우 디코더(33A)는 NAND 게이트(bRDOUT 드라이버; 152)(low), NAND 게이트(bRDOUT 드라이버; 152)(up) 및 X 디코더(153)으로 구성되고, X 디코더(153)은 통상 상부 및 하부 부분에 의해 사용된다. X 디코더(153)의 출력 신호 RDOUT와 각각 리던던시 정보를 갖는 신호 bTHITP_up 및 bTHITP_low가 bRDOUT 드라이버 (152)(low)와 (152)(up)에 입력된다.
신호 bTHITP는 어레이 제어 회로에 제공되는 HIT 제어 회로(131)로부터 출력되는 신호이고, 상부 및 하부 어레이를 취급하는 2 세트의 회로를 구비한다. 리던던시 제어 회로로부터 출력되는 광역 리던던시 신호 HIT_up/low 및 DWA_up/low는 상부 및 하부에 대해 독립적이다.
다음에, 제5 실시예에 따른 반도체 기억 장치의 동작이 도 37 및 도 38에 도시된 타이밍도를 참조하여 설명된다. 이 경우, 메모리 블록에서 활성화된 워드선의 수는 제4 실시예의 경우에서와 마찬가지로 2개로 가정된다. 제4 실시예의 경우에서와 같이, 적층형 워드선 테스트 모드에 엔트리(TM ENTRY)가 이루어지고, 뱅크 활성화 명령 BA가 수신되며, 로우 어드레스가 페치되어 X_ADD를 활성화시킨다.
상부 메모리 블록에서 리던던시 히트가 발생하고 하부 메모리 블록에서 리던던시 미스가 발생하는 경우가 고려된다. 리던던시 제어 회로는 "L"에서 "H"로 변경되는 HIT_up과 "L"인 HIT_low를 출력하고, HIT 제어 회로(131)는 상술한 신호에 응답하여 "H"에서 "L"로 변경되는 bTHITP_up과 "H"인 bTHITP_low를 출력한다. 이 때, TSTCWL이 "H"로 설정되므로, "L"인 bTHITP_up이 유지되고, TSTCWL이 "L"로 설정될 때까지 정보가 변경되지 않을 것이다.
bRDOUT 드라이버(152)(up)가 "L"인 bTHITP_low를 수신하면, 신호 RDOUT의 수신을 거부하고 "H"인 bRDOUT_up을 유지한다. 결과적으로, 상부 어레이의 워드선 드라이버(34A)(up)는 활성화되지 않고, 후속 사이클에서 WLDV_up이 "L"에서 "H"로 변경되더라도, 워드선 WL_up이 "L"로 설정되고 비활성화 상태를 유지한다.
하부 어레이에서는, bTHITP_low가 "H"로 설정되기 때문에, X 디코더(153)(low)에 의해 판정된 신호 RDOUT에 응답하여, "H"에서 "L"로 변경하는 bRDOUT_low가 출력되어 워드선 드라이버(34A)(low)를 활성화시킨다. 결과적으로, 제4 실시예에서와 마찬가지로, WLDV는 "L"에서 "H"로 변경되고, 선택된 워드선 드라이버에 의해 판정된 워드선 WL_low는 "L"에서 "H"로 변경되어, 워드선 WO_low가 활성화된다.
감지 증폭기는 제4 실시예에서와 동일한 동작을 수행한다.
마찬가지로, 상부 어레이에서 리던던시 미스가 발생하고 하부 어레이에서 리던던시 히트가 발생하면, HIT 제어 회로(131)는 "L"인 HIT_up과 "L"에서 "H"로 변경하는 HIT_low를 수신하고, bTHITP_up을 "H"로 설정하고, bTHITP_low를 "H"에서 "L"로 변경시킨다. 따라서, 워드선 WL_up은 활성화 상태로 설정되고, 워드선 WL_low는 비활성화 상태로 설정된다.
[제6 실시예]
본 발명의 제6 실시예에 따른 반도체 기억 장치가 설명된다. 제6 실시예는 적층형 워드선 테스트 모드에서의 셀 어레이내 8개 워드선을 동시에 활성화시키도록 제3 내지 제5 실시예의 메모리 어레이 구성을 변형하여 얻어지는 것이다.
제6 실시예는 적층형 워드선 테스트 모드에 제3 및 제4 실시예에서와 동일한 제한을 갖는다.
도 39는 셀 어레이 유닛의 2개 워드선이 적층형 워드선 테스트 모드에서 동시에 활성화되는 경우 메모리 셀 어레이의 상태를 도시한다. 동시에 활성화되는 워드선의 수는 정상 기입/판독 모드의 경우에서와 동일하다. 메모리 셀 어레이에서 16개 워드선이 활성화되는 상태가 설정되는 경우가 고려된다. 16개 워드선이 활성화 상태로 설정되기까지, 입력이 요구되는 어드레스 AR_ADD0 내지 AR_ADD12 중 AR_ADD0 내지 AR_ADD9가 동일한 어드레스를 유지하도록 설정된다. 뱅크 활성화 명령 BA가 입력될 때마다, AR_ADD10, AR_ADD11 및 AR_ADD12가 순차 입력되어, 총 8개의 뱅크 활성화 동작을 수행함으로써 16개 워드선을 활성화 상태로 설정한다.
도 40은 셀 어레이 유닛의 8개 워드선이 적층형 워드선 테스트 모드에서 동시에 활성화되는 경우 메모리 셀 어레이의 상태를 도시한다. AR_ADD10과 AR_ADD11의 정보를 무시(바이패스)하고, 동시에 활성화되어야 할 워드선의 수를 정상 기입/판독 모드의 경우의 4배로 설정함으로써 상태가 얻어진다.
도 41a 및 41b는 로우 어드레스 AR_ADD, 신호 X_ADD, 신호 XBLKP 및 메모리 블록 어레이 번호 사이의 대응 관계를 도시하는 구조도이다. 도 41a는 정상 동작의 경우를 도시하고, 도 41b는 포폴드 워드선 테스트 모드(TM1011MUSI entry 시)의 경우를 도시한다.
도 42 내지 도 44는 포폴드 워드선 테스트 모드를 구현하기 위한 X 프리-디코더를 도시하는 도면이다. 도 42에 도시된 바와 같이, X 프리-디코더는 P-채널 MOS 트랜지스터(Q41), N-채널 MOS 트랜지스터(Q42 내지 Q44) 및 인버터(160 내지 163)로 구성된다. MOS 트랜지스터(Q41 내지 Q44)의 전류 경로는 전원(Vcc)과 접지 노드(Vss) 사이에 직렬 접속된다. 신호 bRPRE는 MOS 트랜지스터(Q41, Q42)의 게이트에 공급되고, 어드레스 신호 AR_i는 MOS 트랜지스터(Q43)의 게이트에 공급되며, 어드레스 신호 AR_j는 MOS 트랜지스터(Q44)의 게이트에 공급된다. 또한, MOS 트랜지스터(Q45)의 전류 경로는 MOS 트랜지스터(Q43 및 Q44)의 전류 경로의 접속 노드와 접지 노드(Vss) 사이에 접속되고, 테스트 모드 신호 TM1011MUSI는 MOS 트랜지스터(Q45)의 게이트에 공급된다. 인버터(160)의 입력 단자는 MOS 트랜지스터(Q41 및 Q42)의 전류 경로의 접속 노드에 접속되고, 인버터(160)의 출력 단자는 인버터(161, 162)의 입력 단자에 접속된다. 또한, 인버터(161)의 출력 단자는 인버터(160)의 입력 단자에 접속되고, 인버터(162)의 출력 단자는 인버터(163)의 입력 단자에 접속된다. 신호 X_ADD는 인버터(163)의 출력 단자로부터 출력된다. 즉, 무시될 신호 AR_j의 입력을 초래하는 MOS 트랜지스터(Q45)가 도 10에 도시된 X 프리-디코더에 부가된다.
도 42에 도시된 X 프리-디코더는 도 43에 개략적으로 도시된 바와 같이 배치되어 디코드 동작을 수행한다. 도 44에 도시된 바와 같이, X 프리-디코더에 의해 형성된 신호 X_ADD1112 및 XADD910은 NAND 게이트(164)에 공급되고, NAND 게이트(164)의 출력 신호는 인버터(165)에 의해 반전되어 신호 XBLKP를 형성한다.
제6 실시예에 따른 반도체 기억 장치에서는, 적층형 워드선 테스트 모드 이외에 포폴드 워드선 테스트 모드에 엔트리가 이루어지고, X 프리-디코더로 입력되는 xAR_ADD10/xAR_ADD11이 무시된다. 따라서, 도 39 및 도 40에 도시된 바와 같이, 모든 워드선은 정상 동작의 1/4 시간인 주기로 선택(적층)될 수 있어, 테스트 동작을 위한 시간이 줄어들 수 있다.
[제7 실시예]
제7 실시예에서는, TWLON 제어 회로에 의해 수행되며, 어드레스 정보 및 리던던시 미스 정보를 페치하고 리던던시 미스 정보를 유지하는 동작이 로우 디코더부에서 수행된다. 어드레스 정보, 어드레스 정보 및 리던던시 정보의 부분을 가지며 매 사이클마다 리셋되는 신호 bTHIT 및 WL 드라이버 선택을 위해 사용되는 신호를 포함하는 RDOUT이 매 사이클마다 페치된다. 따라서, 어레이 내의 2개 이상의 워드선을 활성화시키는 것이 가능하게 된다.
도 45 내지 도 50은 제7 실시예에 따른 반도체 기억 장치를 도시하는 것으로, 도 45는 로우 디코더 및 WL 드라이버의 추출부를 도시하는 블록도이고, 도 46은 TRDE 제어 회로의 구성예를 도시하는 회로도이다. 도 47은 도 45에 도시된 회로에서 bRDOUT 드리아버 & 래치 회로(152')구성예를 도시하는 회로도이고, 도 48은 도 45에 도시된 회로에서 X 디코더(153)의 구성예를 도시하는 회로도이다. 또한, 도 49는 워드선(WL) 드라이버(34A)의 구성예를 도시하는 블록도이고, 도 50은 도 49에 도시된 워드선 드라이버(34A) 각각의 구성예를 도시하는 회로도이다.
도 45에 도시된 바와 같이, 로우 디코더(33A)는 X 디코더(153) 및 bRDOUT 드라이버 & 래치 회로(152')에 의해 구성된다. X 디코더(153)는 신호 TRDE 및 XAdd를 공급받고, bRDOUT 드라이버 & 래치 회로(152')에 출력 신호 RDOUT을 공급한다. bRDOUT 드라이버 & 래치 회로(152')는 신호 bTHITP를 공급받고, 워드선 드라이버(34A)에 출력 신호 bRDOUT을 공급한다.
도 33에 도시된 회로의 신호 bTHITP는 리던던시 히트가 발생하면 지속적으로 정보를 유지하는 신호이지만, 도 45에 도시된 회로의 신호 bTHITP는 매 사이클에서의 리던던시 정보(히트 또는 미스)를 나타내는 신호이다.
도 46에 도시된 TRDE 제어 회로는 기본적으로 도 23에 도시된 TRDE 래치 회로와 동일하지만, MOS 트랜지스터(Q16)의 게이트가 신호 TSTCWL를 공급받지 않고 접지 노드(Vss)에 접속된다는 점에서 다르다. 따라서, 매 사이클마다 신호 TRDE를 유지하지 않고서 신호 TRDE를 리셋하고 로우 디코더(33A)에 어드레스를 페치하는 것이 가능하게 된다. 그 이외의 구성은 도 23의 것과 동일하므로, 도 23과 동일한부분은 동일한 참조 부호로 표시하고 그 설명은 생략한다.
도 47에 도시된 바와 같이, 도 45에 도시된 회로의 bRDOUT & 래치 회로(152')는 P-채널 MOS 트랜지스터(Q80 내지 Q82), N-채널 MOS 트랜지스터(Q83, Q84) 및 래치 회로(210)에 의해 구성된다. MOS 트랜지스터(Q80, Q81, Q83, Q84)의 전류 경로는 전원(Vpp)과 접지 노드(Vss) 사이에 직렬 접속된다. 또한, MOS 트랜지스터(Q81, Q82)의 전류 경로는 병렬 접속된다. 신호 TSTCWL은 MOS 트랜지스터(Q80)의게이트에 공급되고, 신호 RDOUT은 MOS 트랜지스터(Q81, Q83)의 게이트에 공급되며, 신호 bTHIT는 MOS 트랜지스터(Q82, Q84)의 게이트에 공급된다. 래치 회로(210)는 전원(Vpp)과 접지 노드(Vss) 사이의 전압에서 동작하는 인버터(211, 212)의 입력 및 출력 단자를 교차-결합(cross-coupling)시켜 구성되고, MOS 트랜지스터(Q81, Q82, Q83)의 전류 경로의 접속 노드에 접속된다. 신호 bRDOUT은 MOS 트랜지스터(Q81, Q82, Q83)의 전류 경로의 접속 노드로부터 출력된다.
상술한 회로에 입력되는 신호 TSTCWL/bTHIT의 "H" 레벨은 Vcc에서 Vpp로 시프트되는 것으로 가정한다.
도 48에 도시된 바와 같이, 도 45에 도시된 회로의 X 디코더(153)는 P-채널 MOS 트랜지스터(Q85, Q86), N-채널 MOS 트랜지스터(Q87 내지 Q90) 및 인버터(220)에 의해 구성된다. MOS 트랜지스터(Q85, Q87 내지 Q90)의 전류 경로는 전원(Vpp)과 접지 노드(Vss) 사이에 직렬 접속된다. 또한, MOS 트랜지스터(Q86)의 전류 경로는 MOS 트랜지스터(Q85 및 Q87)의 전류 경로의 접속 노드와 전원(Vpp) 사이에 접속된다. 신호 TRDE는 MOS 트랜지스터(Q85, Q90)의 게이트에 공급되고, 신호 X_ADD678은 MOS 트랜지스터(Q87)의 게이트에 입력되고, 신호 X_ADD45는 MOS 트랜지스터(Q88)의 게이트에 공급되며, 신호 X_ADD23은 MOS 트랜지스터(Q89)의 게이트에 공급된다. 인버터(220)는 전원(Vpp)과 접지 노드(Vss) 사이의 전압에서 동작하고, 그 입력 단자는 MOS 트랜지스터(Q85, Q86, Q87)의 전류 경로의 접속 노드에 접속되며, 그 출력 단자는 MOS 트랜지스터(Q86)의 게이트에 접속된다. 신호 RDOUT은 인버터(20)의 출력 단자로부터 출력된다.
도 49는 도 45에 도시된 회로에서 워드선 드라이버(34A)의 구성예를 도시하는 블록도이다. 워드선 드라이버(34A)는 드라이버 회로(230-0 내지 230-3)에 의해 구성된다. 신호 WLDV<0> 내지 WLDV<3>은 각각 드라이버 회로 230-0 내지 230-3의 제1 입력 단자 WLDV_in에 공급되고, 신호 WLRST<0> 내지 WLRST<3>은 각각 그 제2 입력 단자에 공급되고, 신호 bRDOUT은 제3 입력 단자 RD_in에 공급되며, 워드선의 구동 신호 WL<0> 내지 WL<3>은 각각 출력 단자 WL_out으로부터 출력된다.
도 50에 도시된 바와 같이, 도 49에 도시된 드라이버 회로(230-0 내지 230-3) 각각은 P-채널 MOS 트랜지스터(Q91) 및 N-채널 MOS 트랜지스터(Q92, Q93)에 의해 구성된다. MOS 트랜지스터(Q91)의 전류 경로의 일단은 제1 입력 단자 WLDV_in에 대응하는 것으로 신호 WLDV<0> 내지 WLDV<3> 중 대응하는 것이 공급된다. 또한, MOS 트랜지스터(Q92)의 전류 경로는 MOS 트랜지스터(Q91)의 전류 경로의 타단과 접지 노드(Vss) 사이에 접속된다. MOS 트랜지스터(Q91, Q92)의 게이트는 제3 입력 단자 RD_in에 대응하는 것으로 신호 bRDOUT이 공급된다. MOS트랜지스터(Q91, Q92)의 전류 경로의 접속 노드는 출력 단자 WL_out에 대응하는 것으로, 신호 WL<0> 내지 WL<3> 중 대응하는 것을 출력한다. 또한, MOS 트랜지스터(Q93)의 전류 경로는 MOS 트랜지스터(Q91, Q92)의 전류 경로의 접속 노드와 접지 노드(Vss) 사이에 접속되고, MOS 트랜지스터(Q93)의 게이트는 제2 입력 단자에 대응하는 것으로 워드선을 리셋하기 위해 사용되는 신호 WLRST가 공급된다.
도 33 및 도 36에 도시된 회로에서 X 디코더(153) 및 워드선 드라이버(34A; 34A(low), 34A(up))는 도 48에 도시된 X 디코더 및 도 50에 도시된 워드선 드라이버와 동일한 구성으로 형성될 수 있다.
다음에, 제7 실시예에 따른 반도체 기억 장치의 동작이 설명된다.
테스트 모드로의 엔트리가 이루어진 후, TSTWL은 "H"로 설정된다. 제1 사이클에서 뱅크 활성화 명령이 수신되면, XBLKP_n은 "H"로 설정되고(또는 XBLKP_n+1이 "H"로 설정됨), WLE는 "H"로 설정되며, TRDE가 "H"로 설정된다. 어드레스 X_ADD는 X 프리-디코더로부터 출력되고, 이 어드레스에 의해 판정된 X 디코더(153)는 "H"인 RDOUT을 출력한다.
리던던시 미스의 경우, bTHIT가 "H"로 설정되기 때문에, bRDOUT 드라이버 & 래치 회로(152')는 "L"인 bRDOUT을 출력하여 워드선 드라이버(34A)를 활성화시키고, 래치 회로(210)가 리던던시 미스의 상태를 유지하게 한다. 그리고, 어드레스 X_ADD01을 디코딩하여 얻어지는 신호 WLDV에 의해 판정된 워드선 WL이 활성화된다. 감지 증폭기의 활성화 동작 및 유지 동작은 제3 실시예에서와 동일하다.
제3 실시예와 마찬가지로, 셀프-리셋팅 동작이 수행되어 WLE 및 TRDE를 "L"로 설정한다. 이에 응답하여, X 디코더가 "L"인 RDOUT을 출력하지만, 이 때 TSTCWL이 "H"로 설정되기 때문에, 도 47에 도시된 회로의 래치 회로(210)에 "L"인 bRDOUT이 유지된다. 즉, 생성된 워드선 활성화 신호 bRDOUT이 유지된다. 리던던시 미스 상태가 일단 래치 회로(210)에 유지되면, 다음 또는 후속하는 사이클에서 리던던시 히트가 발생하고 bTHIT가 "L"로 설정되더라도, "H"인 TSTCWL의 주기에서 정보가 지속적으로 유지된다. 또한, WLDV는 제3 실시예의 경우에서와 마찬가지로 "H"로 유지되므로, WLE가 "L"로 설정되더라도 워드선 WL은 활성화 상태로 유지된다.
제2 사이클에서 뱅크 활성화 명령이 수신되고 다음 어드레스 정보가 수신된다. 이 때, WLE는 "H"로 설정되고 TRDE는 "H"로 설정된다. 어드레스 X_ADD는 "H"인 어드레스 출력 RDOUT에 의해 판정된 X 프리-디코더 및 X 디코더(153)으로부터 출력된다. 제1 사이클의 경우와 마찬가지로, 리던던시 미스의 경우, bRDOUT 드라이버 & 래치 회로(152')는 "L"인 bRDOUT을 출력하여 워드선 드라이버(34A)를 활성화시키고, 래치 회로(210)가 리던던시 미스의 상태를 유지하게 한다. 그리고, 어드레스 X_ADD01을 디코딩하여 얻어지는 신호 WLDV에 의해 판정된 워드선 WL은 제1 사이클의 경우에서와 같이 활성화된다.
한편, 리던던시 히트의 경우, bTHIT가 "L"로 설정되기 때문에, bRDOUT 드라이버 & 래치 회로(152')는 신호 RDOUT의 입력에 무관하게 "H"인 bRDOUT을 출력하여 워드선 드라이버(34A)를 비활성화시킨다. 어드레스 X_ADD01을 디코딩하여 얻어지는 신호 WLDV가 "H"로 설정되더라도, 워드선 WL은 비활성화 상태를 유지한다.
과거에 히트된 X 디코더의 출력 RDOUT이 매 사이클마다 "L"로 리셋되기 때문에, 다음 또는 후속 사이클에서 리던던시 히트가 발생하고 bTHIT가 "H"로 설정되더라도, 결함성 워드선에 대한 신호 bRDOUT은 오류없이 "L" 레벨로 설정되지 않을 것이다.
리던던시 정보가 안정화될 때까지 제4 내지 제7 실시예에서의 X 디코더(153)로부터 신호 RDOUT의 출력을 대기할 필요가 있다. 이를 달성하기 위해, X 디코더(153)의 활성화 시간은 TRDE를 "H"로 설정하기 위한 시간을 지연시킴으로써 지연되어, 리던던시 정보가 안정화될 때까지(bTHIT가 "L" 또는 "H"로 설정됨) 대기할 수 있다. 그러나, 정상 동작에서 TRDE를 "H"로 설정하는 시간을 지연시키는 것은 워드선 WL의 지연 발생을 초래하여 액세스 속도를 저하시킨다. 따라서, 본 발명에서는, TRDE를 "H"로 설정하는 시간을 테스트 모드에서만 지연시키도록 한다.
즉, 도 31 내지 도 46에 도시된 TRDE 제어 회로에서, TSTCWL이 "L"로 설정될 때, 즉 정상 동작에서 "H"인 XBLKP_n에 응답하여 TRDE가 "H"로 설정된다. 그러나, TSTCWL이 "H" 레벨로 설정되거나 테스트 모드이면, TRDE는 "H" 레벨인 WLE에 응답하여 "H" 레벨로 설정된다.
신호 WLE는 X-ADD가 안정적인 것으로 판정되고 리던던시 정보가 결정된 후에 상승하는 신호이다. 따라서, 신호 WLE의 변화에 응답하여 상승하는 신호 TRDE는 리던던시 정보의 결정 후에는 반드시 상승한다. 그리하여, 리던던시 정보가 결정된 다음에 신호 RDOUT이 활성화될 것이다.
리던던시 정보가 결정될 때까지 대기하기 위한 방법으로서 X-ADD의 활성화를지연시킴으로써 신호 RDOUT의 출력 타이밍을 설정할 수 있고, 이 경우 동일한 효과를 얻을 수 있다.
예를들어, 로우 디코더(33)로의 입력인 X-ADD23, X-ADD45, X-ADD678을 출력하는 X 프리-디코더(89) (도 15 참조)를 각 사이클에서 상기 어드레스를 로우 레벨로 리셋하는 X 프리-디코더(89)로 교체한다. 그런다음, X-ADD의 활성화를 지연시키기 위해 리던던시 정보를 결정한 후에 "H" 레벨의 bRPRE에 의해 설정된 X-ADD23, X-ADD45, X-ADD678의 프리차지 해제 시간이 설정된다. 그리하여, 리던던시 정보가 결정된 다음에 신호 RDOUT가 활성화될 것이다.
또한, 제3 내지 제7 실시예에 따른 반도체 기억 장치는 다음의 조건 (A), (B)를 만족시킬 필요가 있다.
(A) 하나의 메모리 블록에서 활성화된 WLDVs의 수는 단지 1개로만 설정된다 (이것은 원래 액세스되지 않은 워드선 또는 교체 및 선택되어서는 안되는 결함 워드선이 선택되는 것을 방지하기 위해 필요한 조건이다).
(B) 유사하게, 스페어 셀 어레이로서 동작하는 메모리 블록에서 활성화된 WLDVs의 수는 단지 1개로만 설정된다 (이것은 교체용으로 사용된 스페어 워드선이 선택되는 것을 방지하기 위해 필요한 조건이다).
상기 조건 (A)를 만족시키기 위해서는, 어드레스 AR-ADD0, AR-ADD1를 X-ADD1에 의해 선택된 WLDV로의 입력으로 고정적으로 설정할 필요가 있다.
워드선을 선택하기 위해, 도 33, 36, 45 및 49에서 도시된 바와 같이 신호 WLD〈0:3〉중 하나가 입력 어드레스에 따라 선택되고, 로우 디코더(33A) 중 하나가선택된다. 따라서, 새로운 로우 디코더(33A)가 새로운 어드레스 입력에 따라 선택되는 한편 (bRDOUT = "H"에서 "L"로) 두 개 이상의 WLDV 신호들이 적층형 워드선 테스트 모드에서 활성화 상태를 유지한다면, 두 개 이상의 워드선이 메모리 블록 내에서 동시에 활성화된다. 그럼에도 불구하고, 워드선 중 하나만이 액세스되었다.
WLDV 신호와 로우 디코더가 특정 메모리 블록에서 활성화되었다고 가정한다. 다른 로우 디코더를 선택하기 위해 다른 WLDV 신호가 선택된다면, 활성화된 로우 디코더와 새로이 선택된 WLDV 신호가 워드선을 활성화시킬 것이다. 따라서, 활성화된 워드선은 액세스되지 않았던 워드선이다. 이 워드선은 결함있는 것이더라도 선택될 것이다.
결함 워드선이 액세스되면, 도 33 또는 도 36의 회로에서 THITP= "L" 레벨이기 때문에 또는 도 45의 회로에서 bTHIT = "L" 레벨이기 때문에 bRDOUT은 "L"이 아니다. 따라서, 결함 워드선이 활성화되지는 않을 것이다. 이것은 WLDV 신호가 적층형 워드선 테스트 모드에서 하나의 메모리 블록에서 활성화된 경우에만 유효하다.
이것은 두 개 이상의 WLDV 신호가 적층형 워드선 테스트 모드에서 하나의 메모리 블록 내에서 활성화되는 경우에는 유효하지 않고, 결함 워드선 및 상기 결함 워드선에 대응하는 것 이외의 WLDV 신호에 의해 선택된 워드선과 연관된 로우 디코더(33A)는 리던던트 로우 디코더 및 리던던트 워드선으로 교체되지 않는다. 좀 더 상세히는, 도 33, 36 및 45에 도시된 바와 같이, 하나의 로우 디코더(33A)는 4개의 WLDV 신호에 대해 제공된 4개의 워드선을 선택할 수 있고, 로우 디코더 및 워드선은 두 개씩 또는 하나씩 나머지 것들로 교체된다. 결함 워드선과 연관된 로우 디코더(33A) 및 이 결함 워드선에 대응하는 WLDV 신호 이외의 WLDV 신호에 의해 선택된 워드선이 교체되어야 하는 것들(즉, 결함 소자)에 포함되지 않는다면, 상기 워드선을 선택하고 활성화시킨다. 이것은 결함 워드선과 연관된 로우 디코더(33A)의 출력 bROUT이 레벨 "L"로 설정될 수 있음을 뜻한다. 즉, 두 개 이상의 WLDV 신호가 적층형 워드선 테스트 모드에서 하나의 메모리 블록 내에서 활성화된다면 출력 bRDOUT을 1 사이클 동안 "L" 레벨로 설정하고 다른 사이클에서 결함 워드선의 WLDV 신호를 활성화시키는 것이 가능해진다.
그런데, 결함 워드선이 두 개의 워드선 단위로 교체된다고 가정하면, 교체되어야 할 1 유닛의 두 개의 스페어 워드선 중 하나를 선택하는 어드레스는 정상의 워드선으로 사용되는 어드레스 AR-ADD0와 동일하나, 나머지 어드레스 RAR-ADD1은 정상 워드선으로 사용되는 어드레스 AR-ADD1과는 다르다. 따라서, 조건 (B)를 만족시키기 위해서는, 적층형 워드선으로 된 다수의 결함 워드선을 1개의 스페어 셀 어레이로 된 다수의 스페어 워드선으로 교체하는 경우, 교체된 다수의 스페어 소자에 대해서 RAR-ADD1을 정확하게 정렬할 필요가 있다.
스페어 소자들에 대해 PAR ADD1을 정렬시킬 필요가 없도록 하기 위해서는, 1개의 WLDV 신호만이 하나의 메모리 블록 내에서 활성화되어야 한다. 많은 신호로부터 1개의 WLDV 신호를 선택하기 위한 어드레스는 두 개 이상의 워드선이 메모리 블록 내에서 액세스되기 이전에 고정되어야 한다.
적층형 워드선 테스트 모드에서 동시에 활성화된 워드선들 중 결함 워드선(결함 소자)은 메모리 블록에 즉, 스페어 어레이로 제공된 스페어 워드선(스페어 소자)으로 교체될 수 있다. 이 경우, 사용된 스페어 워드선(스페어 소자)이 동일한 WLDV 신호와 연관되지 않았다면, 메모리 블록(스페어 어레이) 내에서 활성화되어야 하는 WLDV 신호와, 선택된 리던던트 로우 디코더와 결합하여 사용되지 않은 나머지 스페어 워드선이 반드시 활성화되어야 할 것이다.
[제8 실시예]
도 51은 본 발명의 제8 실시예에 따른 반도체 기억 장치를 도시하는 리던던시 시스템의 개략적인 도면이다. 결함있는 어드레스를 프로그램하는 어드레스 퓨즈(FUSEn: n은 어드레스)와, 리던던트 소자가 사용되지 않은 경우 리던던트 소자가 선택되는 것을 방지하기 위한 마스터 퓨즈(FUSEM)의 전부를 퓨즈 셋 FS라고 한다. 도 51의 퓨즈 래치 회로(FLATCHn)(166) 각각은 도 52에 상세하게 도시된 바와 같이 P-채널 MOS 트랜지스터 Q50, N-채널 MOS 트랜지스터 Q51 및 인버터(169 내지 171)로 구성된다. 상기 회로에서, 퓨즈 초기화 신호 FINITP, FINTN가 도 53에 도시된 바와 같이 변경된 후에 구한 출력 FOUTn은 퓨즈 상태(퓨즈가 끊어져 있거나 그렇지 않음)에 따라 결정된다. 그 다음, 입력 어드레스 An와 대응하는 출력 FOUTn 각각을 어드레스 비교기(ACOMPn)들 중 대응하는 하나에 의해 상호 비교하여 각 어드레스 간의 일치성 또는 불일치성을 검출한다. 그러면, 입력 어드레스와 프로그램 어드레스가 모든 어드레스들에 대해 상호 일치하고, 마스터 퓨즈가 끊어진 상태라면, 히트 디코더(168)는 리던던시 모드를 나타내는 신호 bHIT를 활성화시킨다.
도 54는 적어도 하나의 리던던트 소자가 퓨즈 단락 프로세스 이전에 결함있는지 여부를 테스트하는 리던던시 테스트 기능을 갖는 리던던시 시스템의 개략적 도면이다. 각 퓨즈 래치 회로(166)의 출력 FOUTn(n: 어드레스)은 퓨즈 세트 FS의 설정 상태에 따라 어드레스 비교기(167)들 중 대응하는 비교기의 입력 단자 Ta 또는 Tb에 선택적으로 접속된다. 상기 접속의 차이로 인해, 퓨즈 단락 프로세스 이전에 각 어드레스 비교기(167)의 입력 어드레스 An이 "H" 또는 "L"로 설정되면 각 어드레스에 대해 활성화 상태로 출력 FHITn을 변화("H"로 설정)시킬 수 있다. 즉, 퓨즈 래치 회로(166)가 도 52에 도시된 비와같이 구성된다면 퓨즈 초기화 후에 출력 FOUTn이 "L" 레벨로 되기 때문에, FOUTn이 입력 단자 Ta에 접속된 상태에서 입력 어드레스 An이 "L" 레벨로 설정된 경우 FHITn는 "H"로 된다. 반면, FOUTn이 입력 단자 Tb에 접속된다면, 입력 어드레스 An이 "H"로 설정된 경우 FHITn은 "H"가 된다. 이 경우, 퓨즈 세트에서 모든 어드레스 퓨즈에 대한 접속 방법은 각 퓨즈 세트마다 고유하게 만들어진다. 리던던시 테스트시에는, 마스터 퓨즈는 테스트 신호를 "H"로 설정함으로써 모의적으로 꺼져서 FOUTM을 "H"로 설정한 것과 동일한 상태로 설정된다. 그러면, 특정한 퓨즈 세트만을 선택적으로 쳐서 각 퓨즈 세트마다에 대해 어드레스 비교기(167)의 입력 단자들로의 접속에 의해 결정된 어드레스(프리프로그램된 어드레스)를 입력함으로서 각 리던던트 소자를 테스트하게 된다.
다음, 결함있는 컬럼 선택선(결함 CSL)을 디스에이블 상태로 설정하고 결함있는 컬럼 선택선 대신에 스페어 CSL을 활성화시켜 사용하는 컬럼 리던던시 시스템에서, 리던던트 소자와 수리 영역 간의 관계는 다수의 스페어 셀이 입력 어드레스에 따라 분할되는 스페어 CSL에 의해 선택되고 컬럼 리던던트 소자로서 사용되는 시스템의 일례를 이용함으로써 설명된다.
컬럼 리던던시 시스템은, 입력 로우 어드레스에 대응하는 로우가 메모리 셀 어레이에서 액세스된 상태(워드선이 활성화된 상태)에서 메모리 셀 어레이에서의 결함에 대응하는 컬럼 어드레스가 입력되는 경우에서 동일한 로우에서의 컬럼 어드레스에 대응하는 셀을 액세스하는 대신, 로우의 리던던시용 스페어 셀을 액세스하도록(스페어 CSL을 활성화시킴으로써 스페어 셀을 판독/기입 처리하도록) 구성된다. 컬럼 리던던트 소자는 다수개 로우에 대응하는 셀을 포함한다.
워드선이 활성화되고 CSL이 활성화된다면, CSL이 정상 CSL이던지 또는 스페어 CSL인지 여부에 관계없이 활성화된 워드선과 활성화된 CSL에 의해 지정된 셀에 대한 판독/기입 처리를 행한다. 복수의 워드선이 동시에 활성화된 상태로 설정되어 있고 워드선들 중 하나가 결함이 있어서 컬럼 리던던시 처리를 행함으로써 교체되었다고 가정하자. 결함에 대응하는 컬럼 어드레스가 입력되고 상기 컬럼 어드레스에 대응하는 정상 CSL 대신에 스페어 CSL을 활성화시켜 판독/기입 처리를 행하는 경우, 결함을 포함하지 않는 다른 워드선에 대한 입력 컬럼 어드레스에 대응하는 셀에 대해 판독/기입 처리를 행하지 않고 스페어 CSL에 대응하는 셀에 대해 판독/기입 처리를 행한다.
그리하여, 동시에 활성화된 워드선 상의 셀들이 컬럼 리던던시에 의해 교체된 경우, 오류없이 모두 교체된다. 따라서, 동시에 활성화된 상태로 설정되고 동시에 판독/기입 처리된 로우(워드선)에 대응하는(속하는) 스페어 셀은 동일한 컬럼리던던트 소자에 속한다. 다른 관점에서 볼 때, 동시 판독/기입되지 않는 로우(워드선)에 대응하는(속하는) 스페어 셀들이 동일한 컬럼 리던던트 소자에 속하지 않는다 하더라도 문제는 발생하지 않는다.
도 55는 메모리 셀 어레이로부터 얻어진 두 개의 메모리 블록을 도시하는 데 여기서 각 감지 증폭기는 두 개의 인접한 메모리 블록 내의 비트선 쌍에 의해 공통 사용된다. 두 개의 메모리 블록을 예를 들어 로우 어드레스 AR8, AR9에 의해 결정된 4개의 영역 A, B, C, D로 분할한다고 가정한다. 로우 어드레스가 입력되고 단지 1개의 워드선 만이 두 개의 메모리 블록 내에서 활성화된다면, 워드선은 활성화될 상기 영역 A, B, C, D 중 한 영역에 있다. 동시 판독/기입되지 않은 로우(워드선)에 대응하는(속하는) 스페어 셀은 동일한 컬럼 리던던트 소자에 속할 필요는 없기 때문에, 스페어 CSL에 의해 선택된 다수의 스페어 셀을 로우 어드레스 AR8, AR9을 사용함으로써 4개의 부분으로 분할하고 각각의 스페어 셀들은 컬럼 리던던트 소자들로서 사용될 수 있다. 결과적으로, 하나의 스페어 CSL에 의해 선택된 다수의 스페어 셀은 어드레스 AR8, AR9에 의해 결정된 4개의 리던던트 소자 RELEMENT〈0:3〉로 구성된다. 따라서, 컬럼 리던던시 시스템은 스페어 컬럼(스페어 셀) 수는 증가시키지지 않고(스페어 CSL의 수를 증가시키지 않고) 리던던트 소자의 수를 증가시킬 수 있기 때문에 고면적 효율을 갖는 리던던시 시스템이다.
퓨즈 세트가 스페어 소자 RELEMENT〈0:3〉에 각각 대응하도록 제공된다면, RELEMENT〈0:3〉의 리던던트 소자 각각은 다른 어드레스를 교체하도록 프로그램될 수 있다. 두 개의 메모리 블록 내의 모든 CSL의 어드레스가 각 퓨즈 세트에서 프로그램될 수 있다면, RELEMENT〈0:3〉이 영역 A, B, C, D 내의 모든 결함 셀을 교체하도록 사용될 수 있다. 퓨즈 세트를 사용함으로써 프로그램될 수 있는 리던던트 소자에 의해 교체될 수 있는 영역 내의 어떤 소자를 퓨즈 세트에 대한 수리 영역이라고 한다 (이 경우, 퓨즈 세트와 리던던트 소자 간의 대응 관계를 고정적으로 설정할 필요는 없다). 즉, 퓨즈 세트 RELEMENT〈0:3〉각각에 대응하는 수리 영역은 영역 A, B, C, D이다.
도 55에 도시된 메모리 블록에서, 감지 증폭기 영역(감지 증폭기 뱅크)으로 둘러싸인 메모리 블록 내의 CSL과 동일한 방향으로 연장하는 비트선 쌍들은 (도시되지 않음) 각 비트선 쌍 각각에 대해 우측 및 좌측에 있는 감지 증폭기에 교대로 접속된다. 따라서, 4개의 컬럼 수리 영역은 로우 어드레스 AR8, AR9를 사용함으로써 두 개의 메모리 블록 내에 설정되기 때문에, 하나의 비트선에 접속된 다수의 메모리 셀들이 두 개의 수리 영역으로 분할된다. 즉, 수리 영역은 비트선을 분할하도록 설정된다.
동시 판독/기입되는 로우(워드선)에 대응하는 스페어 셀은 동일한 리던던트 소자에 속하기 때문에, 동시 활성화된 상태 및 동시 판독/기입된 상태로 설정된 로우(워드선)은 동일한 수리 영역에 존재해야만 한다. 반면, 다른 결함있는 컬럼 어드레스가 다른 수리 영역에서의 컬럼 리던던트 소자에 대응하는 퓨즈 세트로 프로그램될 수 있기 때문에, 다른 수리 영역에 속하는 워드선에 대하여 데이터가 동시 판독/기입될 수 없다. 즉, 결함있는 컬럼 어드레스를 입력하고 결함 소자를 특정 수리 영역 내의 리던던트 소자로 교체하는 동작은, 입력 어드레스가 다른 수리 영역에 있는 결함있는 컬럼 어드레스가 아닌 경우 정상 소자를 선택하는 동작과 호환성이 없다. 이것은 실제 교체 동작이, 전체 메모리 셀 어레이에 걸쳐 다수의 수리 영역을 가로질러 연장하는 정상 CSL을 스페어 CSL로 교체함으로써 행해지기 때문에, CSL에 속하는 소자 또는 각 수리 영역 마다 다른 스페어 CSL을 동시에 액세스할 수 없기 때문이다.
실제 제어 동작에서, 도 56에 도시된 퓨즈 세트 선택 신호 발생 회로의 출력 FSEL〈0:3〉을 이용함으로써 워드선이 활성화되는 컬럼 수리 영역에서의 리던던트 소자에 대응하고 히트될 수 있는 퓨즈 세트를 (어드레스가 입력되기 이전) 사전에 선택하고, 어드레스 비교기(167)의 후단에 접속된 회로는 도 57에 도시된 퓨즈 세트 선택 회로를 사용함으로써 다수의 퓨즈 세트에 의해 공통 사용된다.
도 56에 도시된 퓨즈 세트 선택 신호 발생 회로는 인버터(180, 181)와 AND 게이트(182 내지 185)로 구성된다. 신호 AR8은 인버터(180)의 입력 단자 및 AND 게이트(183, 185)의 입력 단자 중 한 쪽으로 제공된다. 신호 AR9는 인버터(181)의 입력 단자, AND 게이트(184)의 한 쪽 입력 및 AND 게이트(185)의 다른 입력 단자로 제공된다. 인버터(180)의 출력 신호는 AND 게이트(182)의 한 쪽 입력 단자 및 AND 게이트(184)의 다른 입력 단자로 제공된다. 인버터(181)의 출력 신호는 AND 게이트(182)의 다른 입력 단자 및 AND 게이트(183)의 다른 입력 단자로 제공된다. 그러면, 퓨즈 선택 신호 FSEL〈0〉내지 FSEL〈3〉는 AND 게이트(182 내지 185)의 출력 단자로부터 출력된다.
도 57에 도시된 퓨즈 세트 선택 회로는 인버터(190-1 내지 190-3), P-채널MOS 트랜지스터(Q60-0 내지 Q60-3, Q61-0 내지 Q61-3) 및 N-채널 MOS 트랜지스터 Q62-0 내지 Q62-3, Q63-0 내지 Q63-3)로 구성된다.
퓨즈 래치 회로 FLATCHn〈0〉에 대응하는 회로부의 MOS 트랜지스터(Q60-0, Q61-0, Q62-0, Q63-0)의 전류 경로는 내부 전원(Vint)과 접지 노드(Vss) 사이에 직렬 접속된다. 퓨즈 래치 회로(FLATCH〈0〉)의 출력 FOUTn〈0〉는 MOS 트랜지스터(Q60-0, Q63-0)의 게이트에 제공된다. 퓨즈 세트 선택 신호 FSEL〈0〉는 MOS 트랜지스터(Q62-0)의 게이트에 제공되며, 또한 인버터(190-0)를 통하여 MOS 트랜지스터(Q61-0)의 게이트에 제공된다.
퓨즈 래치 회로 FLATCHn〈1〉내지 FLATCHn〈3〉에 대응하는 회로부는 퓨즈 래치 회로 FLATCHn〈0〉에 대응하는 회로부와 동일한 구성으로 형성된다.
다음, 수리 영역을 결정하기 위한 방법을 도 55 및 58을 참조하여 설명한다. 이 경우, 16-Mbit 메모리 셀 어레이를 사용하고 이 메모리 셀 어레이를 32 512-kbit 메모리 블록으로 구성하는 것으로 가정한다. 인접한 메모리 블록에서의 비트 선 쌍은 메모리 블록 사이의 경계에 놓여있는 감지 증폭기 뱅크에 반복적으로 정렬된 감지 증폭기를 공통적으로 사용한다. 또한, 메모리 셀 어레이의 상부 로우 어드레스의 비트맵(AR9 내지 AR12)을 도 58에 도시된 바와 같이 나타내고, 16k 워드선을 로우 어드레스(AR0 내지 AR12)에 의해 선택적으로 지정하여 나타내며 리던던시 교체용의 4개의 스페어 CSL을 구비한다. 로우 어드레스 AR12까지 업된 로우 어드레스만이 16k 워드선용으로 사용되고, 두 개의 워드선이 정상 동작시 메모리 셀 어레이 내에서 동시에 활성화된다.
로우 어드레스를 사용함으로써 리던던시 수리 영역을 설정하는 방법은 다음의 절차에 따라 행해진다. 메모리 셀 어레이의 결함 분포 예측에 기초하여 각 1-Mbit 수리 영역 마다에 4개의 리던던트 소자의 수리 효율을 갖는 컬럼 리던던시 시스템이 필요하다면, 16-Mbit 메모리 셀 어레이의 전체 부분을 4 비트(24=16)를 사용하여 16개의 수리 영역 〈0:15〉로 분할한다. 수리 영역 하나의 전체 스케일은 1 Mbit이다.
테스트 모드 등의 특별한 동작 모드에서 4개의 워드선을 동시에 활성화시키고 (예를들어, AR12의 정보를 바이패스함으로서 4개의 워드선을 동시에 활성화시킴) CSL을 활성화시킴으로써 4개의 워드선의 셀들에 대해 별개의 데이터 항목을 동시 판독/기입할 필요가 있다면, 동시 활성화된 4개의 워드선이 동일한 컬럼 수리 영역 내에 있어야 한다. 또한, 데이터 파손의 발생을 방지하기 위해서 동시 활성화된 4개의 워드선이 동일한 메모리 블록 내에서 활성화될 수 없고 메모리 블록 내의 비트선 쌍들이 감지 증폭기를 공통 사용하는 인접한 블록 내에서도 활성화될 수 없다.
실제로, 메모리 셀 어레이 내의 별개의 데이터 항목을 동시 판독/기입하기 위해 사용된 워드선 수는 메모리 셀 어레이의 데이터선 구성으로 결정되다. 이것은 예를들면 도 59에 도시된 계층별 데이터선 구성을 채용함으로써 설명된다. 상기 계층별 데이터선 구성은 미국특허 제5, 546, 349호와, 1996년 4월에 Watanabe 등에 의해 발행된 IEEE JOURNAL OD SOILD-STATE CIRCUIT의 VOL.31, NO.4, pp.567-574호의 "A 286㎟ 256 Mb DRAM with x 32 Both-Ends DQ"에 개시되어 있으며, 이 문헌의 전체 내용을 본원에서 참조하여 설명한다.
데이터 판독/기입을 행하기 위해 사용된 MDQPa〈0:3〉, MDQPb〈0:3〉, MDQPc〈0:3〉, MDQPd〈0:3〉으로 된 총 16쌍의 마스터 DQ선 쌍(MDQP: 마스터 DQ 쌍)이 메모리 셀 어레이 상에 제공된다. 따라서, 전체 어레이부를 사용함으로써 16-비트의 개별 데이터를 판독/기입할 수 있다. MDQP들은 도면에서 점선으로 나타낸 센스증폭기 뱅크의 MDQ 스위치를 통하여 감지 증폭기 뱅크로 연장하는 대응하는 로컬 DQ선 쌍(도시되지 않음)에 접속된다. 전체 메모리 셀 어레의 1/4인 영역 "a" 내의 제일 좌측에 있는 512 kbit 메모리 블록 내에서 워드선이 활성화된다고 가정한다. 그러면, 메모리 블록의 양쪽에 있는 감지 증폭기 뱅크가 워드선 상의 데이터 항목을 증폭시키기 위해 활성화된다. 이 때 CSL이 활성화된다면, 4 비트선 쌍의 4 비트 데이터가 메모리 블록의 양쪽의 감지 증폭기 뱅크 각각으로 연장하는 (2비트의) LDQ선 쌍으로 전송된 다음 MDQP 스위치를 통해 MDQPa〈0:3〉로 전송된다.
영역 "a"의 메모리 블록의 모든 판독/기입 동작이 동일한 MDQPa〈0:3〉을 사용함으로싸 행해지기 때문에, 다수의 워드선이 영역 "a"에서 활성화된다 하더라도 다수의 워드선에 대하여 개별 데이터 항목이 판독/기입될 수는 없다. 따라서, 영역 "a"에서 별개의 데이터를 동시 판독/기입하기 위해 사용되는 워드선 수는 1개이다. 이러한 사상이 다른 영역에 적용된다면, 메모리 셀 어레이 전부의 별개의 데이터를 동시 판독/기입하는 데 사용되는 워드선 수는 4개이다.
최소한도로 충분한 수의 워드선만이 메모리 셀 어레이에 배열되기 때문에,별개의 데이터를 4개의 워드선의 셀에 대해 동시 판독/기입할 수 있도록 하는 데이터선 구성을 사용한다면 컬럼 리던던시 교체 처리가 행해진다 하더라도 4개의 워드선의 셀에 대한 별개의 데이터를 정확하게 동시 판독/기입할 필요가 있다.
도 58은 상기 구성을 만족시키는 수리 영역을 도시하는 데, 1-Mbit 수리 영역은 4개의 링크된 256-kbit 부분 수리 영역에 의해 구성되고 수리 영역은 1비트선을 두 개 부분으로 분할하도록 설정된다. 로우 어드레스 AR11, AR10, AR9, AR8을 설정하는 컬럼 수리 영역을 사용함으로써 모든 스페어 셀을 분할하고 분할된 스페어 셀부는 컬럼 리던던트 소자로서 사용된다.
즉, 컬럼 수리 영역 설정 로우 어드레스 AR11, AR10, AR9, AR8를 다른 조합에 의해 지정된 셀을 다른 수리 영역에 속하게 한다. 각 수리 영역에 대한 각각의 리던던트 소자는 수리 영역을 구성하는 4개의 부분 수리 영역 각각에 동일한 스페어 CSL에 속하게 하는 4개의 부분 리던던트 소자로 구성된다. 하나의 리던던트 소자를 구성하는 4개의 접속된 부분 리던던트 소자는 (동일한 CSL에 속하고 동일한 컬럼 어드레스를 갖는)결함을 포함하는 정상 소자를 구성하는 4개의 부분 정상 소자를 동시 대체할 수 있다.
그리하여, 제8 실시예에서의 컬럼 수리 영역 설정 로우 어드레스를 설정하는 방법은, 워드선이 메모리 셀 어레이에서 동시 활성화되고 데이터선 구성에 의해 결정된다는 조건에서 어드레스를 상부 어드레스로부터 순차 설정하여 수리 영역 설정 로우 어드레스로서 지정하고, 동일한 수리 영역에 속하는 별개의 데이터를 판독/기입하기 위해 사용될 수 있다. 즉, 4개의 워드선이 동일한 수리 영역에 있는 AR12의 정보를 바이패스함으로써 동시에 활성화되기 때문에, AR12는 컬럼 수리 영역 설정 로우 어드레스로부터 빠지고 나머지 어드레스 AR11, AR10, AR9, AR8이 컬럼 수리 영역 설정 로우 어드레스로서 상부 어드레스로부터 순차 지정된다.
어드레스가 상부 어드레스로부터 순차 선택되는 이유는 하나의 수리 영역을 구성하기 위해 링크된 부분 수리 영역이 필요이상으로 미소한 영역으로 분할되는 것을 방지하기 위해서이다. 예를들어, 도 55 및 58에서, 1비트선 쌍의 셀을 로우 어드레스 AR8에 의해 어레이의 중심에서 두 개의 다른 수리 영역으로 분할한다. 예를들어, 중간 크기의 결함 (예를들어, 클러스터형 결함) 이 상기 두 개의 수리 영역 간의 경계를 넘어 특정 비트선에서 발생한다면, 상기 결함을 수리(보정)하기 위해서는, 각 수리 영역으로부터 두 개의 리던던트 소자를 필요로한다. AR7 이하인 로우 어드레스가 컬럼 수리 영역 설정 로우 어드레스로서 사용된다면 1비트선 상의 수리 영역 간의 경계의 수가 증가하기 때문에, 수리 영역과 두 개의 리던던트 소자 간의 경계를 연장하여 중간 크기의 결함이 발생할 확률은 높아지게 된다. 이것은 다음과 같이 귀납된다. 즉, 컬럼 수리 영역 설정 로우 어드레스가 상부 어드레스로부터 순차 지정되고 수리 영역을 지나 발생하는 결함이 높아지고 메모리 셀 어레이의 전체 부분의 수리 효율이 어느 정도 낮아지게 된다면, 부분 수리 영역이 미소하게 분할될 필요가 없다. 상기 조건을 고려함으로써, 상기 어드레스는 컬럼 수리 영역 설정 로우 어드레스로서 상부 어드레스로부터 순차 지정된다.
[제9 실시예]
다음, 본 발명의 제9 실시예에 따른 반도체 기억 장치를 설명한다. 8 실시예에 따른 컬럼 리던던시용 수리 영역을 설정하는 방법은 적층형 워드선 테스트 모드(다중 WL 테스트 모드)에 한정을 부가한다. 즉, 적층형 워드선 테스트 모드에서, 수개의 사이클에서 사전 프로그램된 데이터로 순차 활성화시키고 상부 어드레스(적층 어드레스)를 순차 증가시킴으로써 다수의 워드선이 얻어진다. 상기 예에서, 적층 어드레스로서 AR8를 선택한다는 것은 셀 트랜지스터를 통해 동일한 비트선에 접속된 두 개의 워드선이 (두개의 워드선이 동시에 활성화될 수 있더라도 가능한다면)순차 활성화된 것을 의미한다. 실제로, 512 kbit 메모리 블록의 반으로부터 선택된 하나의 워드선과 메모리 블록의 나머지 반으로부터 선택된 나머지 워드선을 활성화시킨다.
두 개의 워드선 상의 셀 내의 사전 프로그램된 데이터 항목이 반대의 극성을 갖고 있다면 비트선에서의 데이터 충돌이 발생할 것이기 때문에, 동일한 데이터를 적층된 두 개의 워드선에서 셀 트랜지스터를 통해 동일한 비트선에 접속된 두 개의 셀에 프로그램시키려는 시도가 이루어진다. 그러나, 도 60으로부터 명백한 바와 같이, 부분 수리 영역에서 부분 리던던트 소자에 의해 교체되는 셀(컬럼 어드레스가 결함을 포함하는 부분 결함 소자의 어드레스임)은 제1 활성화된 워드선 WL-0을 포함하고 어떤 경우에는 워드선 WL-0 상에 프로그램된 데이터가 존재하지 않는다. 셀 데이터가 불확정되어 있기 때문에, 워드선 WL-0이 활성화되고 셀로부터 비트선 상으로 데이터가 판독된 후에 감지 증폭기에 의해 증폭된(복원된)결과적인 데이터 또한 불확정된 상태이다. 따라서, 비트선에 수리된 데이터의 극성과 비트선 상에서 다음으로 액세스된 워드선 WL_1에 프로그래밍된 데이터의 극성이 서로 다른 경우, 워드선 WL_1이 다음으로 활성화될 때, 워드선 WL_1에 프로그래밍된 데이터가 비트선에 미리 수리된 반대 데이터에 의해 손상될 가능성이 발생한다. 이 상태는, 워드선 WL_1이 속하는 부분 수리 영역(partial repair region)에 위치하며 워드선 WL_0이 속하는 부분 수리 영역 내의 부분 리던던트 소자에 의해 교체되는 부분 결함 소자와 동일한 컬럼 어드레스를 갖는 부분 정상 소자(partial normal element)가, 정상 상태이고 수리 영역 내의 부분 리던던트 소자에 의해 교체되지 않는 경우에 발생한다.
따라서, 제9 실시예에서는, 예를 들어 적층형 워드선 테스트 모드에서, 셀 트랜지스터를 통해 동일 비트선에 접속되는 복수의 워드선이 함께 활성화될 수 있는 시스템 내의 로우 어드레스에 따라 컬럼 리던던시의 수리 영역을 설정하는 컬럼 리던던시 시스템에서, 수리 영역이 비트선을 분할하도록 설정된 때, 수리 영역은 함께 활성화되는 복수의 워드선이 동일 수리 영역에 속하도록 설정된다.
즉, 컬럼 수리 영역 설정 로우 어드레스를, 제8 실시예에서의 AR8로부터 AR7로 변경하는 것에 의해, 동일 메모리 블록 내에 적층 워드선들이 동일 수리 영역에 속하도록 설정될 수 있다.
따라서, 도 61에 도시된 바와 같이, 적층 어드레스 AR8을 증분시킴으로써 두 번째로 활성화되는 워드선 WL_1에 속하며, 최초로 구동된 워드선 WL_0에 속하며 부분 리던던트 소자에 의해 교체되고 데이터가 프로그래밍되어 있지 않은 셀이 위치하는 동일 비트선에 위치하는 셀도, 이 때 다른 링크된 부분 리던던트 소자에 의해 교체되며 그 내부에 데이터가 프로그래밍되지 않는다. 그러므로, 최초로 구동된워드선 상의 부정(indeterminate) 셀에 의한 데이터 손상은 발생하지 않는다.
제9 실시예에서, 수리 영역은 동일 메모리 블록 내에 적층된 복수의 워드선에 따라 설정된다. 전술한 바와 같이, 적층 어드레스는 시스템(레이아웃) 상의 제약으로 인해 자유롭게 결정될 수 없지만, 컬럼 수리 영역 설정 어드레스는 자유롭게 변경될 수 있다. 이는, 도 56에 도시된 것과 같은 퓨즈 세트 선택 회로(fuse set selection circuit)에 입력되는 로우 어드레스를 단순히 변경시키는 것에 의해 변화가 이루어질 수 있기 때문이다.
따라서, 제9 실시예에 따르면, 수리 영역이 비트선을 분할하도록 설정된 경우라도, 동일 비트선에 접속된 2개의 워드선이 순차적으로(또는 동시에) 함께 활성화될 수 있다.
[제10 실시예]
본 발명의 제10 실시예에 따른 반도체 기억 장치는, 셀 트랜지스터를 통해 동일한 비트선에 접속되는 복수의 워드선이 함께 활성화될 수 있는 시스템 내의 로우 어드레스에 따라 컬럼 리던던시의 수리 영역을 설정하는 컬럼 리던던시 시스템과 관련된다. 반도체 기억 장치는, 수리 영역이 비트선을 분할하도록 설정된 때에 함께 활성화되는 복수의 워드선이 동일한 수리 영역에 속하도록 설정되는 경우에서, 하나의 수리 영역을 구성하는 링크된 부분 수리 영역의 수를 최소한으로 억제하도록 수리 영역이 설정되는 구성을 갖는다.
제9 실시예에서, 셀 트랜지스터를 통해 동일 비트선에 접속되는 복수의 워드선이 함께 활성화되는 시스템 내의 로우 어드레스에 따라 컬럼 리던던시의 수리 영역을 설정하는 컬럼 리던던시 시스템에서, 수리 영역 설정 로우 어드레스 AR8을 이용하지 않고 어드레스 AR7이 이용되어, 수리 영역이 비트선을 분할하도록 설정된 때에 함께 활성화되는 복수의 워드선은 동일 수리 영역에 속할 것이다. 그 결과, 링크된 부분 수리 영역 각각(또는 링크된 부분 리던던트 소자 각각)의 폭은 도 61에 도시된 비트선의 폭의 1/4 이하일 것이다.
그러나, 어드레스 AR7보다 하위의 어드레스가 다른 수리 영역 설정 로우 어드레스로서 선택되는 경우, 다음과 같은 문제점 (4), (5)가 발생할 것이다.
(4) 하나의 비트선 상에 있는 수리 영역들 간의 경계(boundary)의 수가 증가하기 때문에, 수리 영역들 상으로 연장하고 수리용으로 2개의 소자를 필요로 하는 결함이 발생할 가능성이 높아진다.
(5) 하나의 비트선 상의 셀들이 4개 이상의 수리 영역에 분산되기 때문에, 컬럼(비트선 쌍) 전체가 교체되어야 하는 컬럼 결함의 수리 처리에 4개 이상의 소자가 요구된다.
메모리셀 어레이 전체가 4비트의 컬럼 수리 영역 설정 로우 어드레스에 따라 16개의 수리 영역으로 분할된 도 58에 도시된 비트맵의 일례를 이용하여 상기 문제점을 해결하기 위해, AR7 이외의 3 비트의 컬럼 수리 영역 설정 로우 어드레스가 AR12, AR11, AR10, AR9로부터 선택될 수 있다.
수리 영역 설정 로우 어드레스 AR8을 이용하지 않고 어드레스 AR7이 이용되어, 수리 영역이 비트선을 분할하도록 설정된 때에 함께 구동되는 복수의 워드선이 동일 수리 영역에 속하게 되는 경우에, 각각의 부분 수리 영역의 폭은 비트선의1/4 이하로 될 것이며, 따라서 본 실시예에서, 하나의 수리 영역을 구성하는 링크된 부분 수리 영역의 수는 8 이상이 된다. 이는 메모리셀 어레이의 전체가 16개의 부분으로 분할되고, 하나의 수리 영역 전체가 2개의 비트선 또는 2개의 메모리 블록의 폭을 갖기 때문이다. 즉, 제10 실시예에서, 부분 수리 영역의 폭은 비트선의 1/4로 설정되며, 하나의 수리 영역을 구성하는 링크된 부분 수리 영역의 수는 8로 설정된다. 이것은 다음과 같이 일반화된다. 즉, 셀 트랜지스터를 통해 동일 비트선에 접속되는 복수의 워드선이 함께 활성화될 수 있는 시스템에서, 수리 영역이 비트선을 분할하도록 설정된 때에, 함께 활성화되는 복수의 워드선이 동일 수리 영역에 속하도록 수리 영역들이 설정된 경우에, 수리 영역 설정 로우 어드레스는, 하나의 수리 영역을 구성하는 링크된 부분 수리 영역의 수를 최소한으로 억제하도록 선택된다.
결과적으로, 수리 영역이 필요 이상으로 작게 분할되는 것을 방지할 수 있으며, 수리 영역들 상으로 연장되는 결함의 발생 확률이 저하되고, 컬럼 결함을 수리하는 데에 요구되는 리던던트 소자의 수가 최소한으로 억제되며, 따라서 높은 수리 효율을 갖는 리던던시 시스템이 구성될 수 있다.
[제11 실시예]
본 발명의 제11 실시예에 따른 반도체 기억 장치는, 수리 영역 설정 로우 어드레스가 제8 또는 제9 실시예에서 선택된 때에, 개별 데이터의 판독/기입을 위해 메모리셀 어레이 내에서 함께 활성화되며 데이터선 구성에 의해 결정되는 워드선이 동일 수리 영역에 속하도록 수리 영역이 설정되는 구성을 갖는다.
제10 실시예의 예에서 AR7 이외의 3 비트의 컬럼 수리 영역 설정 로우 어드레스가 AR12, AR11, AR10, AR9 중에서 선택되는 경우, AR11, AR10, AR9가 선택된다. 도 59에 도시된 데이터선 구성에서, 개별 데이터 항목들은 영역 "a", "b", "c", "d" 각각으로부터 선택된 한 영역에서 총 4개의 워드선에 대하여 동시에 판독/기입될 수 있다. 4개의 워드선의 활성화는 예를 들어 AR12 정보를 바이패스하는 것에 의해 달성될 수 있으므로, 컬럼 수리 영역 설정 로우 어드레스 중에서 AR12가 생략될 수 있다.
지금까지 설명한 바와 같이, 개별 데이터를 판독/기입하게 위해 메모리셀 어레이 내에서 함께 활성화되고 데이터선 구성에 의해 결정되는 워드선이 동일 수리 영역에 속하도록 수리 영역 설정 로우 어드레스를 할당하는 동작은, 컬럼 리던던시 교체가 행해지는 때에, 개별 데이터를 동시에 판독/기입하는 데에 사용되는 워드선의 수가 최대로 되게 하는 것이다. 그러므로, 제11 실시예에서는, 제8 및 제10 실시예의 효과에 더하여, 하나의 메모리셀 어레이에서 동시에 판독/기입될 수 있는 개별 데이터 항목의 수가 최대로 되고, 높은 데이터 전송 속도를 갖는 메모리셀 어레이 구성을 달성할 수 있는 효과가 얻어질 수 있다.
[제12 실시예]
본 발명의 제12 실시예에 따른 반도체 기억 장치는, 로우 어드레스에 따라 컬럼 리던던시의 수리 영역을 설정하고, 컬럼 수리 영역의 스케일(어레이 내의 결함 분포에 의해 결정됨)이 일정하고 하나의 컬럼 수리 영역을 구성하도록 링크된 부분 수리 영역들 각각의 스케일의 하한이 결정된 조건하에서, 즉 링크된 부분 수리 영역들 각각의 스케일이 일정하거나 일정 스케일보다 큰 조건하에서, 적층형 워드선 테스트 모드에서 수리 영역 중 하나에서 함께 활성화될 수 있는 워드선의 수가 최대로 되도록 수리 영역이 설정된 구성을 갖는 컬럼 리던던시 시스템과 연관된다.
로우 리던던시에 의한 교체를 고려할 때, 적층형 워드선 테스트 모드에서 메모리셀 어레이에서 함께 활성화될 수 있는 워드선의 최대수는 시스템에 따른 한계를 가지며, 무제한적으로 큰 수의 워드선이 활성화될 수는 없다. 이제, 도 58에 도시된 메모리셀 어레이에서, 적층형 워드선 테스트 모드에서 2개의 512 kbit 메모리 블록, 총 32개의 워드선마다 선택된 2개의 워드선이 함께 구동될 수 있는 시스템의 일례를 가정한다. 이는, AR12, AR11, AR10, AR8이 적층 어드레스로서 선택되며, 그 결과 AR12, AR11, AR10, AR8의 정보 항목이 바이패스되어 32 워드선을 선택한다는 것을 의미한다.
다음으로, 메모리셀 어레이 내에서의 결함 분포에 기초하여 2Mbit의 수리 영역에 대해 4개의 리던던트 소자가 요구되는 것으로 가정하면, 메모리셀 어레이 내에 4개의 스페어 CSL이 제공되므로, 메모리셀 어레이의 전체 부분은 컬럼 수리 영역 설정 로우 어드레스를 이용하여 8개의 컬럼 수리 영역으로 분할될 수 있다.
또한, 하나의 부분 수리 영역이 과도하게 작아지는 것을 방지하기 위해, 부분 수리 영역의 스케일이 메모리 블록의 1/4 미만으로 되는 것이 방지된다고 가정한다. 이는, AR7 보다 낮은 어드레스는 컬럼 수리 영역 설정 로우 어드레스로서 선택되지 않음을 의미한다. 즉, 3비트의 컬럼 수리 영역 설정 로우 어드레스는AR12, AR11, AR10, AR9, AR8, AR7로부터 선택된다.
상세하게는, 제12 실시예에서는, 컬럼 수리 영역 설정 로우 어드레스가 선택되는 때에, 적층형 워드선 테스트 모드에서 최대 개수의 워드선(시스템에 따라 결정됨)을 활성화하기 위해, 그 정보가 바이패스되는 로우 어드레스의 선택은 가능한 한 방지하려는 시도가 이루어진다. 즉, 컬럼 수리 영역 설정 로우 어드레스의 후보 AR12, AR11, AR10, AR9, AR8, AR7로부터 3 비트가 선택되는 때에, 적층 어드레스 AR12, AR11, AR10, AR8이 선택되는 것을 가능한 한 방지하기 위해, 가능한 한 AR9, AR7의 2비트와 AR12, AR11, AR10, AR8 중의 1비트가 선택된다.
적층형 워드선 테스트 모드에서 최대수의 워드선이 활성화되도록 하기 위해 그 정보 항목들이 바이패스되는 로우 어드레스 내에 포함되고 컬럼 수리 영역 설정 로우 어드레스로서 이용되는 어드레스의 비트수가 n이면, 활성화되는 워드선의 최대수는 2n이 된다. 그러므로, 32 워드선이 2n(n=1)개의 수리 영역에 분포되므로, 동일 수리 영역에서 함께 활성화될 수 있는 워드선의 수는 16이다.
상기 구성에 의하면, 동일 수리 영역에서 함께 활성화될 수 있는 워드선의 수는 최대로 되고, 적층형 워드선 테스트 모드에서 데이터를 동시에 기입하는 데에 이용될 수 있는 워드선의 수도 최대로 되기 때문에, 테스트 시간이 감소될 수 있다.
여기에서, 적층형 워드선 테스트 모드에서, 데이터는 동일 수리 영역 내에서 함께 활성화되는 복수의 워드선에 동시에 기입될 수 있지만, 개별 데이터 항목들(각각 상이한 데이터 항목들)은 기입될 수 없다는 점에 유의해야 한다. 이는, 개별 데이터 항목들이 동시에 기입될 수 있는 워드선이 4개의 워드선이고, 이것은 도 59에 도시된 것과 같은 데이터선 구성에서 영역 "a", "b", "c", "d" 각각으로부터 한번에 하나씩 선택되기 때문이다. 그러므로, 복수의 워드선이 영역 "a", "b", "c", "d" 각각으로부터 선택되는 경우, 동일 데이터가 동일 영역이 기입될 수 있다.
[제13 실시예]
본 발명의 제13 실시예에 따른 반도체 기억 장치는, 수리 영역이 제12 실시예에서와 같이 설정되는 때에, 개별 데이터를 판독/기입하기 위해 메모리셀 어레이 내에서 함께 활성화될 수 있고 데이터선 구성에 의해 결정되는 워드선이 동일 수리 영역에 속하도록 수리 영역을 결정하여 구성된다.
더 상세하게는, 도 59에 도시된 데이터선 구성에서, 개별 데이터 항목을 판독/기입하기 위해 메모리셀 어레이 내에서 함께 활성화될 수 있고 데이터선 구성에 의해 결정되는 워드선은, 영역 "a", "b", "c", "d" 각각으로부터 한번에 하나씩 선택되며, 예를 들어 AR12 정보를 바이패스하여 선택된 워드선이다. 그러므로, 4개의 워드선은 컬럼 수리 영역 설정 로우 어드레스로부터 AR12를 생략함으로써 동일 수리 영역에 속하게 될 것이며, 개별 데이터 항목들을 판독/기입하는 것이 가능해진다. 따라서, 제12 실시예를 고려할 때, 제13 실시예에서, 컬럼 수리 영역 설정 로우 어드레스는 AR9, AR7의 2 비트와 AR11, AR10, AR8 중의 1 비트를 선택하는 것에 의해 얻어진다.
그러므로, 제13 실시예에서는, 제12 실시예의 효과에 더하여, 개별 데이터항목이 동시에 판독/기입될 수 있는 워드선의 수가 최대로 설정될 수 있으며, 테스트 시간이 감소되는 효과를 얻을 수 있다.
[제14 실시예]
본 발명의 제14 실시예에 따른 반도체 기억 장치는, 로우 어드레스에 따라 컬럼 리던던시 수리 영역을 설정하며, 수리 영역이 비트선을 분할하도록 설정된 때에, 어레이 내에서의 결함 분포에 의해 결정된 컬럼 수리 영역 각각의 스케일이 일정하고 하나의 비트선을 분할하는 수리 영역의 수의 하한이 결정된다는 조건하에서, 적층형 워드선 테스트 모드에서 수리 영역 내에서 함께 활성화되는 워드선의 수가 최대로 되는 컬럼 리던던시 시스템과 연관된다.
본 발명의 제14 실시예에 따른 반도체 기억 장치는, 로우 어드레스에 따라 컬럼 리던던시의 수리 영역을 설정하고, 수리 영역이 비트선을 분할하도록 설정된 때에, 컬럼 수리 영역의 스케일(어레이 내에서의 결함 분포에 의해 결정됨)이 일정하고 하나의 컬럼 수리 영역을 구성하는 링크된 부분 수리 영역들 각각의 스케일의 상한이 결정된 조건하에서, 즉 하나의 비트선을 분할하는 수리 영역의 수의 상한이 결정된 조건하에서, 적층형 워드선 테스트 모드에서 수리 영역중의 하나에서 함께 활성화될 수 있는 워드선의 수를 최대로 하는 컬럼 리던던시 시스템과 연관된다.
제12 실시예에서와 마찬가지로, 적층형 워드선 테스트 모드에서, 2개의 512 kbit 메모리 블록 및 총 32개의 워드선마다 선택된 2개의 워드선이 어레이의 전체 부분에서 함께 활성화될 수 있는 시스템을 일례로 가정한다. 또한, 메모리셀 어레이 내에서의 결함 분포에 기초하여 2Mbit의 수리 영역에 대해 4개의 리던던트 소자가 요구되는 것으로 가정하면, 메모리셀 어레이의 전체 부분은 3비트의 컬럼 수리 영역 설정 로우 어드레스의 이용에 의해 8개의 컬럼 수리 영역으로 분할될 수 있다. 또한, 1컬럼 결함의 수리에 필요한 리던던트 소자의 수가 과도하게 커지는 것을 방지하기 위해, 하나의 비트선을 분할하는 수리 영역의 수는 2 이상으로 되지 않을 것이다.
컬럼 수리 영역 설정 로우 어드레스들이 선택되는 때에, 적층형 워드선 테스트 모드에서 최대수의 워드선(시스템에 따라 결정됨)을 활성화하기 위해 그 정보 항목이 바이패스되는 로우 어드레스의 선택이 가능한 한 방지되는 경우, 적층형 워드선 테스트 모드에서 수리 영역에서 함께 활성화될 수 있는 워드선의 수가 최대로 설정될 수 있으므로, 3비트 중 2비트는 AR9, AR7이다. AR8 이하의 낮은 어드레스들 중에서 AR7 이외의 다른 비트가 선택되는 경우, 비트선은 4개 이상의 수리 영역으로 분할될 것이며, 그 결과 이것은 불가능하다. 따라서, 다른 비트는 AR12, AR11, AR10으로부터 선택된다.
제14 실시예에서, 적층형 워드선 테스트 모드에서 동시에 판독/기입되는 워드선의 수는 최대로 되며, 테스트 시간이 단축된다.
[제15 실시예]
본 발명의 제15 실시예에 따른 반도체 기억 장치는, 수리 영역이 제14 실시예의 경우에서와 유사하게 설정되는 때에, 개별 데이터를 판독/기입하기 위해 메모리셀 어레이 내에서 함께 활성화되고 데이터선 구성에 의해 결정될 수 있는 워드선들이 동일 수리 영역에 속하도록 수리 영역을 결정하는 구성을 갖는다.
상세하게는, 도 59에 도시된 데이터선 구성에서, 개별 데이터를 판독/기입하기 위해 메모리셀 어레이 내에서 함께 활성화되고 데이터선 구성에 의해 결정될 수 있는 워드선은, 예를 들어 AR12 정보를 바이패스하는 것에 의해 영역 "a", "b", "c", "d" 중 대응하는 하나로부터 각각 선택된 워드선이다. 그러므로, AR12가 컬럼 수리 영역 설정 로우 어드레스로부터 생략되는 경우, 4개의 워드선은 동일 수리 영역에 속할 것이고, 개별 데이터가 판독/기입될 수 있다. 따라서, 본 실시예를 제14 실시예와 함께 고려할 때, AR9, AR7의 2비트가 컬럼 수리 영역 설정 로우 어드레스로부터 선택되고, AR11, AR10 중 1비트가 선택된다.
그 결과, 제14 실시예에서 얻어진 효과에 더하여, 개별 데이터를 동시에 판독/기입하는 데에 이용될 수 있는 워드선의 수를 최대로 설정하고, 테스트 시간을 단축하는 것이 가능해진다.
[제16 실시예]
본 발명의 제16 실시예에 따른 반도체 기억 장치는 제12 실시예와 제14 실시예의 기술을 조합하여 달성될 수 있다. 반도체 기억 장치는, 로우 어드레스에 따라 컬럼 리던던시의 수리 영역을 설정하며, 컬럼 수리 영역들 각각의 스케일(어레이 내에서의 결함 분포에 의해 결정됨)이 일정하고, 각 컬럼 수리 영역을 구성하도록 링크된 부분 수리 영역들 각각의 스케일이 일정하거나 일정 스케일보다 크고, 하나의 비트선을 분할하는 수리 영역의 수가 일정하거나 워드선의 수보다 적은 조건 하에서, 적층형 워드선 테스트 모드에서 수리 영역에서 함께 활성화될 수 있는 워드선의 수가 최대로 되는 컬럼 리던던시 시스템과 연관된다.
제16 실시예에서, 제12 실시예 및 제14 실시예에서와 동일한 효과를 얻을 수 있다. 즉, 적층형 워드선 테스트 모드에서 동시에 데이터를 기입하는 데에 이용될 수 있는 워드선의 수가 최대로 되고, 테스트 시간이 감소될 수 있다.
[제17 실시예]
본 발명의 제17 실시예에 따른 반도체 기억 장치는, 수리 영역이 제16 실시예에서와 같이 설정되는 때에, 개별 데이터를 판독/기입하기 위해 메모리셀 어레이 내에서 함께 활성화되고 데이터선 구성에 의해 결정되는 워드선들이 동일 수리 영역 내에 속하도록 수리 영역을 결정하는 구성을 갖는다.
그러므로, 제16 실시예의 효과에 더하여, 개별 데이터를 동시에 기입/판독하는 데에 이용될 수 있는 워드선의 수가 최대로 설정되고, 테스트 시간이 감소되는 효과를 얻을 수 있다.
[제18 실시예]
본 발명의 제18 실시예에 따른 반도체 기억 장치는, 로우 어드레스에 따라 컬럼 리던던시의 수리 영역을 설정하고, 적층형 워드선 테스트 모드에서 함께 활성화될 수 있는 워드선 전부가 동일 수리 영역에 속할 수 있도록 수리 영역을 설정하는 구성을 갖는 컬럼 리던던시 시스템과 연관된다.
지금까지 설명한 예들을 참조하면, 수리 영역 설정 로우 어드레스는 적층 어드레스 AR12, AR11, AR10, AR8의 선택을 방지하는 것에 의해 결정된다. 그 결과, 적층형 워드선 테스트 모드에서 데이터를 동시에 기입하는 데에 이용될 수 있는 워드선의 수가 최대로 설정될 수 있고, 테스트 시간이 감소될 수 있다는 효과가 얻어진다.
[제19 실시예]
본 발명의 제19 실시예에 따른 반도체 기억 장치에 있어서, 수리 영역이 제18 실시예에서와 같이 설정되는 때에, 어드레스들은 가능한 최고의 어드레스부터 순서대로 수리 영역 설정 로우 어드레스로서 할당된다.
상기의 구성에 의하면, 제18 실시예의 효과에 더하여, 부분 수리 영역이 불필요하게 작은 부분으로 분할될 가능성을 억제하고, 수리 영역들 상으로 연장하는 결함의 발생 확률이 높아지는 것을 방지하며, 전체 메모리셀 어레이의 수리 효율이 낮아지는 것을 일정 범위까지 억제한다. 또한, 수리 영역이 비트선을 분할하도록 설정되는 때에, 컬럼 결함을 수리하는 데에 요구되는 리던던트 소자의 수가 최소한으로 억제되기 때문에, 높은 수리 효율을 갖는 리던던시 시스템이 구성될 수 있다.
[제20 실시예]
본 발명의 제20 실시예에 따른 반도체 기억 장치는, 적층형 워드선 테스트 모드에서 함께 활성화될 복수의 워드선이 결함일 때 결함 워드선만이 비선택 상태로 설정되고, 복수의 스페어 워드선이 결함 워드선 대신에 선택될 수 있으며, 복수의 교체된 스페어 워드선이 셀 트랜지스터를 통해 동일 비트선에 접속될 수 있는 시스템에서, 로우 어드레스에 따라 컬럼 리던던시의 수리 영역을 설정하고 적층형 워드선 테스트 모드에서 스페어 워드선만을 디스에이블 상태로 설정하는 기능을 갖는 컬럼 리던던시 시스템과 연관된다.
적층형 워드선 테스트 모드에서 함께 활성화될 복수의 워드선이 결함이고,복수의 스페어 워드선이 결함 워드선 대신 선택될 때, 복수의 워드선이 비선택 상태로 되는 시스템에서, 함께 활성화될 복수의 워드선이 모두 동일 수리 영역에 속하는 경우, 상기 워드선 중 복수의 결함 워드선이 셀 트랜지스터를 통해 동일 비트선에 접속된 복수의 스페어 워드선에 의해 교체되는 때에도, 스페어 워드선 상에서의 셀 데이터의 충돌(데이터 손상)은 발생하지 않을 것이다.
제20 실시예는, 적측형 워드선 테스트 모드에서 함께 활성화되는 워드선 전부가 동일 수리 영역에 속하지 않는 경우에, 결함 워드선을 교체할 스페어 워드선만을 디스에이블시키는 것이다. 교체에 이용되는 복수의 스페어 워드선이 셀 트랜지스터를 통해 동일 비트선에 접속되는 시스템은, 예를 들어 메모리셀 어레이에 대하여 리던던시 교체를 위한 상이한 어레이를 갖는 시스템이다.
DRAM 테스트에서, 장기간동안 워드선을 계속적으로 활성화시키고, 워드선 부근의 셀들에 스트레스를 가하기 위한 테스트가 제공된다. 상기 테스트에 적층형 워드선 테스트 모드를 적용시키는 것에 의해, 테스트 시간이 현저하게 감소될 수 있다. 또한, 스트레스 인가시에, 워드선을 활성화하고, 비트선 쌍에 래치되는 데이터의 극성에 주의를 기울여, 함께 활성화되는 워드선상의 데이터를 손상시키는 데이터가 래치되지 않게 하는 것이 중요하다. 셀 트랜지스터를 통해 동일 비트선에 접속되는 복수의 스페어 워드선에 의해 교체되는 복수의 결함 워드선이 동일 수리 영역에 위치하지 않는 경우, 복수의 스페어 워드선 상의 컬럼 리던던트 소자에 의해 교체되는 셀의 어드레스는 다를 수 있다. 그러므로, 이미 활성화된 스페어 워드선 상의 부정 셀로 인해 데이터 손상이 발생할 가능성이 있다. 그 결과, 그대로 테스트가 이루어진다면 그 테스트는 무의미한 것이므로, 본 발명에서는 결함 워드선을 교체할 스페어 워드선만이 디스에이블된다.
스페어 워드선만을 디스에이블 상태로 설정하기 위한 동작은, 일반적으로 알려진 리던던시 디스에이블 테스트 모드를 이용하여 달성될 수 있다. 이 기능은 대응하는 스페어 워드선이 활성화되는 것을 방지하는 것에 의해 달성될 수 있고, 결함 워드선을 디스에이블시키는 기능은 리던던시 히트가 이루어진 때에 유효하게 유지될 수 있다.
그 결과, 테스트 시에 스페어 워드선의 부근에 있는 셀들에는 스트레스가 가해지지 않고, 다음과 같은 두 가지 이유 (6), (7)에 의해 스페어 셀 부근의 셀에는 스트레스가 가해지지 않는다. 그러므로, 테스트를 통과한 셀들이 선적 후에 결함셀로 될 가능성은 실질적으로 발생하지 않으며, 실제로 아무런 문제도 발생하지 않는다.
(6) 테스트를 수행하는 것에 의해 셀이 결함으로 될 가능성은 극히 낮다.
(7) 리던던시를 위한 다른 어레이에서의 교체를 위해 이용되는 스페어 워드선 부근에 배치되는 워드선이 항상 교체용으로 이용되는 것은 아니며, 그 주위에 스트레스가 가해지는 경우라도 아무런 문제도 발생하지 않는다.
따라서, 제12 실시예를 이용하는 것에 의해, 적층형 워드선 테스트 모드를 이용하는 테스트 모드의 이용 범위가 확대됨을 이해할 수 있다.
또한, 제8 내지 제12 실시예에 따른 반도체 기억 장치는, 로우 어드레스에 따라 컬럼 리던던시의 수리 영역을 설정하고, 적층형 워드선 테스트 모드에서 함께활성화될 복수의 워드선이 결함이고 결함 워드선 대신에 이용될 복수의 스페어 워드선을 비활성화할 때에, 비결함 워드선 만을 비선택 상태로 설정하도록 구성되는 컬럼 리던던시 시스템과 연관된 반도체 기억 장치의 일례임을 이해할 수 있다.
[제21 실시예]
본 발명의 제21 실시예에 따른 반도체 기억 장치는, 로우 어드레스에 따라 컬럼 리던던시의 수리 영역을 설정하고, 수리 영역이 비트선을 분할하도록 설정되는 때에 비트선 쌍에서 비트를 구별하는 데에 이용되는 물리 어드레스들 간에 컬럼 수리 영역 설정 어드레스로서 가장 낮은 차수의 어드레스로부터 어드레스를 할당하도록 구성된 컬럼 리던던시 시스템과 연관된다.
로우 어드레스에 따라 컬럼 리던던시의 수리 영역을 설정하는 컬럼 리던던시 시스템은, 스페어 컬럼(스페어 셀)의 증가 또는 스페어 CSL의 수의 증가없이 컬럼 리던던트 소자의 수가 증가하는 것을 허용하므로, 면적 효율이 높은 리던던시 시스템이다 (도 55 및 도 55와 관련된 설명 참조).
컬럼 리던던시 시스템에서 컬럼 수리 영역 설정 로우 어드레스의 수가 증가하면, 어느 경우에는 1비트선을(비트선 쌍) 분할하도록 수리 영역들을 설정할 필요가 있다. 이러한 경우에는, 비트선 쌍의 비트들을 식별하는데 사용되는 물리 어드레스들로부터 수리 영역을 설정하는데 사용되는 로우 어드레스를 선택하는 방법으로서, 가능한 가장 높은 어드레스로부터 로우 어드레스를 선택하는 방법이 제공된다. 예를 들어, 비트맵 물리 로우 어드레스들이 도 55와 도 58에 도시된 것과 같은 순서로 할당되면, 비트선 쌍의 비트들을 식별하는데 사용되는 물리 어드레스로는 어드레스 AR0 내지 AR8이 사용되며, 이러한 방법은 예를 들어, 수리 영역을 설정하기 위한 로우 어드레스로서 물리 어드레스로부터 2비트가 선택되는 경우에는, AR7과 AR8을 선택하게 된다. 이러한 선택 방법은 하나의 비트선 쌍의 수리 영역들 간의 경계의 수(number of boundary)를 억제할 수 있다. 따라서, 수리 영역너머로 연장하고, 수리를 위해서는 2개 이상의 소자들이 필요해지는 결함이 발생하게 될 가능성을 최소한도로 억제할 수 있어 전체 메모리 셀 어레이에 대한 수리 효율의 저하를 억제할 수 있는 효과를 달성할 수 있다(제10 실시예 참조).
그러나, 컬럼 수리 영역 설정 로우 어드레스를 선택하는 상기 방법에서 문제가 발생하는 경우를 고려할 수 있다. 만일 AR7과 AR8이 수리 영역 설정 로우 어드레스로서 선택되면, 하나의 비트선 쌍의 셀들은 4개의 수리 영역으로 분류되고, 동일한 수리 영역에 속하는 셀들은 비트선 폭의 1/4 범위의 폭을 갖는 연속적인 셀들이 된다. 이러한 경우에, 어떤 이유로 비트선이 연장하는 방향으로 비교적 큰 결함들이 발생할 경우, 만일 결함이 선적에 앞서 테스트시의 한 수리 영역에 있는 것이라면, 그 결함을 보상하기 위해서는 하나의 리던던시 소자만이 사용되게 된다.
문제는 하나의 수리 영역내에 있는 것으로 인식되는 결함이, 보다 큰 결함 즉, 시장에서 단점이 될 수도 있는 결함인 것으로 선적 후에 인지될 수도 있다는 것이다. 이러한 원인으로는 다음의 원인 (8) 및 (9)를 들 수 있다.
(8) 스크리닝의 제한:
사용자의 모든 서비스 상태가 테스트시 재현될 수는 없으므로, 큰 결함인 것으로 간주되는 결함은 사용자에 대한 서비스 상태에 따라 간과되는 경우가 있을 수있다. 그 이유는 큰 결함의 원인은 여러 경우의 테스트시에 있어 명확하지 않으므로, 어떤 유형의 테스트를 스크리닝을 위해 수행해야 할지를 판정하는 것이 불가능하기 때문이다.
(9) 결함의 성장:
큰 결함은 여러 경우에 있어 시간에 따른 열화로 인해 더 큰 결함으로 될 수도 있다. 그 이유는 결함의 원인이 명확하지 않고, 결함이 발생하더라도, 어떠한 측정도 행할 수 없기 때문이다.
본 실시예에서는 이러한 문제점 (8), (9)을 해소하기 위해, 비트선 쌍의 비트들을 구별하기 위해 사용되는 물리 어드레스로부터 컬럼 수리 영역 설정 어드레스들이 선택되면, 어드레스는 하위 어드레스(low-order address)부터 순서대로 선택된다. 즉, 이러한 실례에서는, AR7과 AR8을 선택하는 대신에 AR0와 AR1이 선택된다. 이러한 경우, 동일한 어드레스 AR0와 AR1을 갖는 셀들은 동일한 수리 영역에 속하게 된다. 따라서, 비트선이 연장하는 방향에서의 4개의 워드선의 크기보다 큰 크기를 갖는 결함이 컬럼 리던던시 수리 프로세스를 수행하여 수리되거나 혹은 보상된다면, 4개의 수리 영역에 대응하는 4개의 컬럼 리던던시 소자가 사용된다. 이는 하나의 비트선 쌍의 셀들이 4개의 수리 영역에 배분되는 점을 고려할 때, 결함을 포함하는 비트선 쌍 중 일부만이 대체되는 것이 아니라, 비트선 쌍의 전체 부분(Full BL)이 대체되는 것을 의미하는 것이다.
즉, 본 실시예의 사상은 비트선을 분할하게끔 수리 영역들이 설정되는 경우에 있어 큰 결함이 수리될 때에는, 비트선 쌍의 전체 부분이 틀림없이 대체되도록컬럼 수리 영역 설정 어드레스들이 선택된다는 것이다. 따라서, 원인 (8), (9)로 인해 시장에서 문제가 발생하는 것을 사전에 방지할 수 있다.
컬럼 수리 영역 설정 어드레스들이 상술한 방식으로 선택되면, 비트선이 연장하는 방향으로 2개 이상의 비트선 너머로 연속적으로 연장하는 결함을 수리하기 위해 복수의 컬럼 리던던시 소자가 틀림없이 사용되게 된다. 예를 들어, 4개 이상의 비트선 너머로 연속적으로 연장하는 결함을 수리하기 위해서는 4개의 컬럼 리던던시 소자가 사용된다. 비트선 쌍의 비트들을 식별하기 위해 사용되는 물리 어드레스들로부터 어드레스가 선택되는 경우에 있어, 만일 컬럼 수리 영역 설정 어드레스들이 상위 어드레스부터 선택된다면, 결함을 수리하기 위해 복수의 컬럼 리던던시 소자가 반드시 사용되는 것은 아닌 경우에도 복수의 컬럼 리던던시 소자가 사용된다. 따라서, 2개 이상의 비트가 연속적으로 연장하는 결함이 발생할 가능성이 높으면, 수리 효율이 저하된다.
따라서, 큰 결함에 대해 충분한 스크리닝을 달성할 수 없기 때문에 시장에서 문제가 발생할 가능성이 현저히 낮으면, 수리 효율의 저하를 억제하기 위해서는 비트선 쌍의 비트를 식별하기 위해 사용되는 물리 어드레스들로부터 상위 어드레스 순으로 컬럼 수리 영역 설정 어드레스로서 어드레스가 할당될 수도 있다. 따라서, 상위 또는 하위 어드레스로부터의 어드레스의 할당은 각각의 생성에 대한 기술에 기초하여 어떤 유형의 결함이 빈번히 발생하고 있는지를 충분히 고려해서 결정되어야 한다.
[제22 실시예]
본 발명의 제22 실시예에 따른 반도체 기억 장치는 로우 어드레스들에 따른 컬럼 리던던시 수리 영역을 설정하고, 비트선을 분할하도록 수리 영역들이 설정될 경우 컬럼 수리 영역 설정 어드레스로서 비트선 쌍의 비트들을 식별하는데 사용되는 물리 어드레스들로부터 순서대로 최하위 어드레스(lowest-order address)부터 제2 어드레스, 제3 어드레스 또는 제4 어드레스를 할당하도록 구성되는 컬럼 리던던시 시스템과 결합된다.
제21 실시예에 있어서, 비트선을 분할하도록 수리 영역이 설정되는 경우 어드레스들은 최하위 어드레스부터 순서대로 컬럼 수리 영역 설정 어드레스들로서 할당된다. 앞에서 설명한 바와 같이, 컬럼 수리 영역 설정 어드레스들이 상기의 방식으로 선택되면, 비트선이 연장하는 방향으로 2개 이상의 비트 너머로 연속적으로 연장하는 결함을 수리하기 위해 복수의 컬럼 리던던시 소자가 틀림없이 사용된다. 따라서, 2개 이상의 비트 너머로 연속적으로 연장하는 결함이 발생할 가능성이 높아지면, 수리 효율이 저하된다.
일부 장치의 경우, 셀 트랜지스터들의 소스/드레인부를 형성하는 활성 영역(확산 영역)에 비트선들을 접속하는 비트선 콘택들은 셀 어레이의 결함 모드에서 오픈 상태로 형성된다. 도 62를 참조하여 결함 모드를 설명한다. 도 62는 트렌치셀의 1/2 피치셀 어레이 구성에 대한 패턴 레이아웃을 보여주는 개략도이다. 워드선 WL과 비트선 쌍 BL, bBL은 서로 교차 배치된다. 비트선 쌍 BL, bBL 아래의 반도체 기판에는 셀 트랜지스터의 소스/드레인부를 형성하는 활성 영역(확산 영역)들 AA가 인접 비트선들 사이에 지그재그 패턴으로 형성된다. 비트선 쌍 BL, bBL과 활성 영역들 AA는 비트선 콘택 BCN을 통해 서로 전기적으로 접속된다. 트렌치 셀 TC는 활성 영역들 AA 각각의 양 측면에 형성된다. 트렌치셀 TC는 파선 BRK로 나타낸 바와 같이 백-투-백 패턴으로 배치된다.
비트선 콘택 BCN의 오픈 결함이 발생하면, 비트선이 연장하는 방향으로 2개의 연속적인 비트들이 결함 셀이 되어 버린다. 어떠한 생성에 대한 기술에 있어 상기 결함이 발생할 가능성이 높으면, 컬럼 수리 영역 설정 어드레스로서 최하위 어드레스가 사용되는한 2개의 소자가 결함을 수리하기 위해 사용되며 수리 효율은 상당히 저하된다.
비트선 콘택 BCN이 오픈이 되기 때문에 결함이 되는 2개의 연속 비트들을 식별하는데 사용되는 물리 어드레스들은 최하위 어드레스 AR0만이거나 혹은 최하위 위치로부터의 최하위 어드레스 AR0와 제2 어드레스 AR1이다. 만일 상기 어드레스들이 수리 영역 설정 어드레스들로부터 빠진다면(즉, 만일 어드레스들이 제2 어드레스(AR1) 혹은 최하위 위치로부터의 제3 어드레스(AR2)에서 순서대로 수리 영역 설정 로우 어드레스들로서 선택되면), 결함을 수리하기 위해 복수의 소자들을 사용하는 것은 불필요해진다.
즉, 제22 실시예에 있어서는, 연속 셀들이 (그 원인이 명확이 이해되는) 특정 결함 모드에서 결함이 있을 가능성이 높으면, 연속하는 결함들에서의 셀들을 식별하는 어드레스들은 컬럼 수리 영역 설정 어드레스들로부터 빠지게 되고 컬럼 수리 영역 설정 어드레스들은 가능성이 가장 낮은 어드레스로부터 선택된다. 따라서, 커다란 결함에 의해 초래되는 시장에서의 문제 발생은 제21 실시예의 경우에서처럼 커다란 결함을 수리하기 위해 전체 비트선 쌍을 대체함으로써 사전에 근본적으로 방지될 수 있다. 또한, 연속 셀들이 (그 원인이 명확히 이해되는) 특정 결함 모드에서 결함이 될 가능성이 높으면, 수리 효율의 저하는 억제될 수 있다.
또다른 결함 모드에서, 백-투-백 형태로 배치되는 셀 간의 단락 회로(파선 BRK로 나타냄)가 빈번히 발생한다. 도 62에서 명확히 볼 수 있는 바와 같이, 이러한 결함이 발생하면, 페일 비트맵(fail bit map)은 …패스-패스-페일--패스-패스-페일-패스-패스…가 된다. 결함 모드에서의 셀들을 식별하기 위한 물리 어드레스들은 최하위 어드레스 AR0 및 최하위 위치로부터의 제2 어드레스 AR1 혹은 최하위 어드레스 AR0이며, 이들 최하위 위치로부터의 제2 어드레스 AR1 및 최하위 위치로부터의 제3 어드레스(AR2)는 어드레스의 할당에 좌우된다. 따라서, 결함 모드가 발생할 가능성이 높으면, 어드레스들은 제3 어드레스(AR2) 혹은 최하위 위치로부터의 제4 어드레스(AR3)부터 수리 영역 설정 어드레스로서 순서대로 선택될 수도 있다.
이러한 설명은 트렌치 셀의 1/2 피치셀 어레이 구성을 채택하여 행해지는 것이지만 본 실시예는 또 다른 어레이 구성에 적용될 수 있다. 그 이유는 연속하는 몇 개의 비트들이 결함이 될 수도 있는, 예를 들어 연속하는 2비트가 결함이 될 수도 있고, 다른 비트마다 혹은 어느 제3 비트가 결함이 될 수도 있으며, 혹은 연속하는 3 내지 8비트가 결함이 될 수도 있는 각각의 어레이 구성에 고유의 결함들이 발생하게 될 것이기 때문이다.
[제23 실시예]
본 발명의 제23 실시예에 따른 반도체 기억 장치는 로우 어드레스에 따른 컬럼 리던던시 수리 영역을 설정하는 컬럼 리던던시 시스템과 연관되고, 비트선 쌍의 비트들을 식별하는데 사용되는 물리 어드레스들 중 로우 리던던시 소자로 대체되는 정상 소자를 구성하는 복수의 워드선 중에서 연속하는 워드선들을 식별하는데 사용되는 어드레스에서 최상위의 어드레스보다 1비트 높은 어드레스가, 비트 영역을 분할하도록 수리 영역들이 설정될 경우의 컬럼 수리 영역 설정 어드레스에서의 최상위 어드레스로서 할당되게끔 어드레스들을 할당하도록 구성된다.
제21 실시예 및 제22 실시예에 따른 반도체 기억 장치의 기본적인 사상은 비트선이 연장하는 방향으로 연속하는 커다란 결함이 수리될 때 가능한한 전체 비트선 쌍이 대체된다는 점이다. 그러나, 컬럼 리던던시 대체 처리 대신에 로우 리던던시 대체 처리를 이용하여 커다란 결함을 수리한다는 것은 무의미하다.
컬럼 리던던시 대체 처리를 이용하여 먼저 결함이 수리되고, 이 리던던시 대체 처리를 이용하여 결함을 수리하는 것이 충분하지 않다면, 이어서 로우 리던던시 처리가 이용되도록, 컬럼 리던던시 대체 처리를 선택적으로(preferentially) 취급할 수 있게 끔 수리 알고리즘이 설계되면 심각한 문제는 전혀 발생하지 않을 것이다. 그러나, 만일 로우 리던던시 대체 처리가 선택적으로 취급되면, 로우 리던던시 소자에 의해 대체된 정상 소자를 형성하는 복수의 워드선 중 연속하는 워드선들에 포함된 크기 결함은 로우 리던던시 대체 처리를 이용하여 근본적으로 대체될 것이다. 그 결과, 상술한 바와 같은 큰 결함에 의해 초래되는 시장에서의 결함 발생 가능성은 피할 수 없다.
따라서, 로우 리던던시 소자에 의해 대체되는 정상 소자를 형성하는 복수의 워드선 중 연속하는 워드선들을 식별하는데 사용되는 어드레스보다 낮은 하위 어드레스(lower-order address)들이 컬럼 수리 영역 설정 로우 어드레스들로 설정되는 경우에도, 비트선 쌍들의 수리 영역들간의 경계의 수는 어떠한 감지없이(any sense) 증가되므로 전체 메모리 셀 어레이의 수리 효율이 좋다고는 말할 수 없다.
다음에 제23 실시예에 따른 반도체 기억 장치를 구체적인 예를 들어 설명한다. 예를 들어, 로우 리던던시 대체 처리를 이용하여 대체되는 정상 소자가 16개의 연속하는 워드선으로 된 2개의 그룹(즉, 32개의 워드선 전부가 동시에 대체되는)으로 형성되는 경우에, 16개의 연속하는 워드선을 식별하는데 사용되는 어드레스들은 AR0 내지 AR3의 4비트이다. 이때, 본 실시예에서는, 비트선 쌍의 비트들을 식별하는데 사용되는 물리 어드레스들(AR0 내지 AR8)로부터 컬럼 수리 영역 설정 로우 어드레스 혹은 어드레스들이 선택될 경우, 최하위 위치로부터 5번째 어드레스인 AR4와 더 낮은 하위 어드레스들이(만일 복수의 어드레스가 요구된다면)가 선택된다. 그 결과, 16개의 워드선 보다 큰 크기의 커다란 결함은 비트선 전체부를 대체함으로써 틀림없이 수리될 수 있다.
따라서, 제23 실시예에서는, 커다란 결함에 의해 초래된 시장에서의 문제 발생 가능성을 피할 수 있으며, 상당한 개수의 리던던시 소자의 불필요한 사용으로 인한 수리 효율 저하를 최소한으로 억제할 수 있다.
[제24 실시예]
본 발명의 제24 실시예에 따른 반도체 기억 장치는 로우 어드레스들에 따른컬럼 리던던시 수리 영역들을 설정하는 컬럼 리던던시 시스템과 관련되며, 비트선을 분할하도록 수리 영역들이 설정될 때 다음의 조건 (a1) 내지 (c1)을 만족하도록 구성된다.
(a1) 메모리 셀 어레이에서 함께 활성화되어 개별 데이터 항목들을 판독/기입할 수 있는 워드선들은 동일 수리 영역에 속하도록 설정된다.
(b1) 비트선을 분할하는 수리 영역의 수는 최소한으로 억제된다.
(c1) 어드레스는 비트선 쌍의 비트들을 식별하는데 사용되는 물리 어드레스들 중의 최하위의 어드레스부터 순서대로 컬럼 수리 영역 설정 어드레스로서 할당된다.
메모리셀 어레이에서 함께 활성화되어 개별 데이터 항목들을 판독/기입할 수 있으며 데이터선 구조에 의해 판별되는 워드선들이 동일 수리 영역에 속할 수도 있도록 컬럼 수리 영역 설정 로우 어드레스들을 할당하는 조작은, 컬럼 리던던시 대체 처리가 수행되는 경우에도, 개별 데이터 항목들을 동시에 판독/기입하는데 사용될 수 있는 워드선의 수가 최대가 되도록 한다. 따라서, 하나의 메모리셀 어레이에서 동시에 판독/기입될 수 있는 개별 데이터 항목의 수가 최대가 되며 높은 데이터 전송 속도로 메모리셀 어레이를 구성할 수 있는 효과를 얻을 수 있다.
예를 들어, 도 58 및 도 59에서 보여준 데이터선 구성에 있어, 개별 데이터 항목들은 영역 "a", "b", "c", "d"로부터 동시에 전체적으로 선택된 항목에서 4개의 워드선에 대해 동시에 판독/기입될 수 있다. 4개의 워드선을 활성화하기 위한 동작은 AR12의 정보를 바이패스함으로써 얻어질 수 있기 때문에, 어드레스 AR12는컬럼 수리 영역 설정 로우 어드레스로부터 빠지게 된다.
이러한 경우에, 비트선을 분할하는 수리 영역의 수를 최저로 하기 위한 동작은 다음과 같은 점에서 특히 의미를 갖는다. 도 58에 도시된 바와 같이 16M비트 메모리셀 어레이를 고려해본다. 수리 영역의 1M비트에 대해 4개의 리던던시 소자의 수리 효율을 갖는 컬럼 리던던시 시스템이 필요한 경우, 16M비트 메모리셀 어레이의 전체 부분은 4비트의 로우 어드레스를 사용하여 16개의 수리 영역으로 분할된다. 4비트의 컬럼 수리 영역 설정 로우 어드레스들이, 비트선 쌍의 비트들을 식별하는데 사용되는 물리 어드레스들인 AR0 내지 AR8로부터 전부 선택된다면, 1 비트선 쌍의 셀들은 16개의 수리 영역 정도로 분류된다. 그 결과, 비트선 쌍의 전체 부분이 대체되어야 하는 컬럼 결함의 보상 동작을 수행하기 위해서는, 16개의 컬럼 리던던시 소자를 사용할 필요가 있으며, 수리 효율이 현저히 저하될 수도 있다.
제24 실시예에서 비트선을 분할하는 수리 영역의 수를 최소로하기 위한 동작은 비트선 쌍의 비트들을 식별하는데 사용되는 물리 어드레스들(AR0 내지 AR8) 중 가능성이 가장 큰 번호는 컬럼 수리 영역 설정 어드레스들이 선택될 때 배제되도록 한다. 즉, 4비트의 컬럼 수리 영역 설정 어드레스들이 AR11 보다 높지 않은 물리 어드레스로부터 선택되는 경우, 3개의 비트는 AR11, AR10, AR9가 되도록 설정되며, 비트선 쌍의 비트들을 식별하는데 사용되는 물리 어드레스들인 AR0 내지 AR8에서는 하나의 비트만이 선택된다. 그 결과, 비트선 쌍의 셀들이 2개의 수리 영역에 배분되기 때문에, 비트선 쌍의 전체 부분이 대체되어야 하는 경우에는 2개의 리던던시 소자를 사용할 필요가 있을 뿐이다.
또한, 제24 실시예에서는, 어드레스들은 비트선 쌍의 비트들을 식별하는데 사용되는 물리 어드레스들(AR0 내지 AR8) 중 최하위 어드레스부터 순서대로 컬럼 수리 영역 설정 어드레스로서 할당되기 때문에, 컬럼 수리 영역 설정 어드레스 중 나머지 1비트가 최하위 어드레스인 AR0에 설정된다. 따라서, 비트선 쌍의 전체 부분을 대체함으로써 커다란 결함이 틀림없이 보상될 수 있기 때문에, 제21 실시예에서 기재하고 있는 커다란 결함에 의해 야기된 시장에서의 문제 발생이 사전에 방지될 수 있는 효과도 얻어질 수 있다.
[제25 실시예]
본 발명의 제25 실시예에 따른 반도체 기억 장치는 로우 어드레스들에 따른 컬럼 리던던시 수리 영역을 설정하는 컬럼 리던던시 시스템과 연관되며 비트선을 분할하도록 수리 영역들이 설정될 때 다음의 조건 (a2) 내지 (c2)를 만족하도록 구성된다.
(a2) 메모리셀 어레이에서 함께 활성화되어 개별 데이터 항목들을 판독/기입할 수 있는 워드선들이 동일 수리 영역에 속하도록 설정된다.
(b2) 비트선을 분할하는 수리 영역의 수는 최소한으로 억제된다.
(c2) 어드레스는 비트선 쌍의 비트들을 식별하는데 사용되는 물리 어드레스들 중의 최하위 위치의 어드레스부터 제2, 제3 또는 제4 어드레스로 순서대로 컬럼 수리 영역 설정 어드레스로서 할당된다.
제22 실시예의 요소를 제24 실시예에 부가함으로써 제25 실시예가 얻어지며, 제24 실시예에서 얻어지는 효과 외에, 특정 결함 모드에서의 연속하는 셀들(그 원인이 명확한 것으로 행해지는)은 결함이 될 때에도 수리 효율의 저하를 억제할 수 있는 효과를 얻을 수 있다.
[제26 실시예]
본 발명의 제26 실시예에 따른 반도체 기억 장치는 로우 어드레스에 따른 컬럼 리던던시 수리 영역을 설정하는 컬럼 리던던시 시스템과 연관되며, 비트선을 분할하도록 수리 영역이 설정되는 경우 다음의 조건 (a3) 내지 (c3)을 만족하도록 구성된다.
(a3) 메모리셀 어레이에서 함께 활성화되어 개별 데이터 항목들을 판독/기입할 수 있는 워드선들이 동일 수리 영역에 속하도록 설정된다.
(b3) 비트선을 분할하는 수리 영역의 수는 최소한으로 억제된다.
(c3) 어드레스는, 비트선 쌍의 비트들을 식별하는데 사용되는 물리 어드레스들 중의 로우 리던던시 소자로 대체되는 정상 소자를 구성하는 복수의 워드선 중 연속하는 워드선들을 식별하는데 사용되는 최상위 어드레스 보다 1비트 높은 어드레스가 컬럼 수리 영역 설정 어드레스의 최상위 어드레스로서 설정된다.
제23 실시예의 요소를 제24 실시예에 부가함으로써 제26 실시예가 얻어지며, 제24 실시예에서 얻어지는 효과 외에, 필요한 것보다 더 큰 개수의 리던던시 소자들을 사용함으로써 야기되는 수리 효율의 저하를 최소로 억제할 수 있는 효과를 얻을 수 있다.
[제27 실시예]
예를 들어, 본 발명의 실시예에 따른 반도체 기억 장치는 셀 트랜지스터들을통해 동일 비트선에 접속되는 복수의 워드선들이 적층형 워드선 테스트 모드에서 함께 활성화될 수 있는 시스템이다. 이 시스템은 로우 어드레스에 따라 컬럼 리던던시 수리 영역들을 설정하는 컬럼 리던던시 시스템과 연관되며, 비트선을 분할하도록 수리 영역들이 설정될 때 다음의 조건 (a4) 내지 (d4)를 만족하도록 구성된다.
(a4) 메모리셀 어레이에서 함께 활성화되어 개별 데이터 항목들을 판독/기입할 수 있는 워드선들이 동일 수리 영역에 속하도록 설정된다.
(b4) 비트선을 분할하는 수리 영역의 수는 최소한으로 억제된다.
(c4) 셀 트랜지스터들을 통해 동일 비트선에 접속될 수 있으며 적층형 워드선 테스트 모드에서 수리 영역에서 함께 활성화될 수 있는 워드선의 수는 최대로 설정된다.
(d4) 어드레스들은 비트선 쌍의 비트들을 식별하는데 사용되는 물리 어드레스들 중 최저 가능성의 어드레스부터 순서대로 수리 영역 설정 어드레스로서 할당된다.
제27 실시예에 따른 반도체 기억 장치는 제24 실시예의 변형 실시예이다. 반도체 기억 장치에서, 비트선의 비트들을 식별하는데 사용되는 물리 어드레스(AR0 내지 AR8)로부터 컬럼 수리 영역 설정 어드레스들이 선택되면, 컬럼 수리 영역 설정 어드레스들은, 가능한한 적층형 워드선 테스트 모드에서는 바이패스하도록 되어 있는 어드레스들은 피하면서 최저 가능성의 어드레스부터 순서대로 선택된다. 그 결과, 적층형 워드선 테스트 모드에서 데이터를 동시에 기입하는데 사용될 수 있는워드선의 개수가 최대로 설정되어 테스트 시간이 단축될 수 있다.
[제28 실시예]
본 발명의 제28 실시예에 따른 반도체 기억 장치는 로우 어드레스들에 따른 컬럼 리던던시 수리 영역을 설정하는 컬럼 리던던시 시스템과 연관되며, 비트선을 분할하도록 수리 영역들이 설정될 때 다음의 조건 (a5) 내지 (d5)를 만족하도록 구성된다.
(a5) 메모리셀 어레이에서 함께 활성화되어 개별 데이터 항목들을 판독/기입할 수 있는 워드선들이 동일 수리 영역에 속하도록 설정된다.
(b5) 비트선을 분할하는 수리 영역의 수는 최소한으로 억제된다.
(c5) 셀 트랜지스터들을 통해 동일 비트선에 접속될 수 있으며 적층형 워드선 테스트 모드에서 수리 영역에서 함께 활성화될 수 있는 워드선의 수는 최대로 설정된다.
(d5) 어드레스들은 비트선 쌍의 비트들을 식별하는데 사용되는 물리 어드레스들 중 최하위 위치의 어드레스 중에서 제2, 제3 혹은 제4 어드레스의 순으로 수리 영역 설정 어드레스로서 할당된다.
제28 실시예에 따른 반도체 기억 장치는 제25 실시예의 변형 실시예이며, 적층형 워드선 테스트 모드에서 데이터를 동시에 기입하는데 사용될 수 있는 워드선의 수는 최대로 설정되어 테스트 시간이 단축될 수 있다.
[제29 실시예]
본 발명의 제29 실시예에 따른 반도체 기억 장치는 로우 어드레에 따른 컬럼리던던시 수리 영역을 설정하는 컬럼 리던던시 시스템과 연관되며, 비트선을 분할하도록 수리 영역들이 설정될 때 다음의 조건 (a6) 내지 (d6)을 만족하도록 구성된다.
(a6) 메모리셀 어레이에서 함께 활성화되어 개별 데이터 항목들을 판독/기입할 수 있는 워드선들이 동일 수리 영역에 속하도록 설정된다.
(b6) 비트선을 분할하는 수리 영역의 수는 최소한으로 억제된다.
(c6) 셀 트랜지스터들을 통해 동일 비트선에 접속될 수 있으며 적층형 워드선 테스트 모드에서 수리 영역에서 함께 활성화될 수 있는 워드선의 수는 최대로 설정된다.
(d6) 비트선 쌍의 비트들을 식별하는데 사용되는 물리 어드레스들 중 로우 리던던시 소자로 대체되는 정상 소자를 구성하는 복수의 워드선 중 연속하는 워드선들을 식별하는데 사용되는 어드레스에서 최상위의 어드레스들 보다 높은 어드레스들 중에서 최하위의 어드레스가 컬럼 수리 영역 설정 어드레스의 최상위 어드레스로서 설정된다.
제29 실시예에 따른 반도체 기억 장치는 제26 실시예의 변형 실시예이고, 적층형 워드선 테스트 모드에서 데이터를 동시에 기입하는데 사용될 수 있는 워드선의수는 최대로 설정되며 테스트 시간이 단축될 수 있다.
상술한 바와 같이, 본 발명의 양상에 따르면, 테스트 기술과 리던던시 기술이 높은 수준으로 최적화되는 반도체 기억 장치가 얻어질 수 있다.
또한, 테스트 시간이 단축될 수 있으며 기능 테스트가 단순화될 수 있는 반도체 기억 장치가 얻어질 수 있다.
또한, 높은 효율과 함께 저렴한 비용이 드는 리던던시 기법이 실현될 수 있는 반도체 기억 장치가 얻어질 수 있다.
또한, 테스트 시간이 단축될 수 있으며, 높은 효율과 저렴한 비용이 적용되는 경우에도 기능 테스트가 단순화될 수 있는 반도체 기억 장치가 얻어질 수 있다.
부가적인 이점과 변형 실시예들이 당해 분야의 숙련된 자들에게 쉽사리 보여질 것이다. 따라서, 보다 넓은 양상에 있어서의 본 발명은 특정 상세와 본 명세서에서 보여주고 설명한 대표적인 실시예들에만 국한되는 것은 아니다. 따라서, 첨부한 청구범위와 그 균등물로 정의되는 바와 같은, 총괄적인 발명의 취지와 범위를 벗어나지 않는 다양한 변형 실시가 행해질 수도 있을 것이다.

Claims (48)

  1. 셀 어레이 유닛 내의 복수의 소자가 동시에 활성화되는 경우, 상기 복수의 소자 중 적어도 한 소자가 결함을 가진 경우에 결함 소자만을 로우 리던던트 소자로 교체하여 결함을 보정하는 반도체 기억 장치에 있어서,
    로우 리던던시 교체 프로세스를 행할지를 결정하는 신호에 기초하여 워드선 상태 신호의 수신을 방지함으로써 상기 결함 소자의 동작을 방해하는 어레이 제어 회로를 포함하고,
    상기 워드선 상태 신호가 단일 신호선을 통해 상기 셀 어레이 유닛 내의 복수의 메모리 블록으로 입력되는 반도체 기억 장치.
  2. 셀 어레이 유닛 내의 복수(2n: n은 자연수)의 소자가 동시에 활성화되는 경우, 상기 복수의 소자 중 적어도 한 소자가 결함을 가진 경우에 결함 소자만을 로우 리던던트 소자로 교체하여 결함을 보정하는 반도체 기억 장치에 있어서,
    동시에 활성화될 소자들 중에서, 결함이 발견되어 로우 리던던트 소자로 교체되어야 하는 임의의 한 소자를 나타내는 데이터 신호를 전송하는 n개의 신호선; 및
    상기 n개의 신호선을 통해 전송되는 신호를 국부적으로 디코드하고 상기 복수의 소자 중에서 선택된 하나의 소자를 디스에이블 상태로 설정하는 어레이 제어회로
    를 포함하는 반도체 기억 장치.
  3. 셀 어레이 유닛 내의 복수(2n: n은 자연수)의 소자가 동시에 활성화되는 경우, 상기 복수의 소자 중 적어도 한 소자가 결함을 가진 경우에 결함 소자만을 로우 리던던트 소자로 교체하여 결함을 보정하는 반도체 기억 장치에 있어서,
    상기 복수의 소자의 활성화 및 비활성화를 지시하는 워드선 상태 신호를 전송하는 제1 신호선;
    상기 로우 리던던트 소자에 의한 상기 결함 소자의 리던던시 교체의 발생을 지시하는 신호를 전송하는 제2 신호선;
    상기 복수의 소자 중 적어도 한 소자가 결함을 가진 경우, 동시에 활성화될 상기 복수의 소자 중 어느 소자가 상기 로우 리던던트 소자에 의한 결함 소자의 교체시에 교체되는지를 지시하는 어드레스 정보를 가진 신호를 전송하는 n개의 제3 신호선; 및
    각각의 메모리 블록에 대해 상기 n개의 제3 신호선을 통해 전송되는 신호를 디코드하는 어레이 제어 회로
    를 포함하고,
    상기 복수의 소자 중 적어도 한 소자가 결함을 가진 경우, 상기 어레이 제어 회로에 의해 상기 로우 리던던트 소자는 활성 상태로 설정되며, 상기 결함 소자는비활성 상태로 설정되고 상기 로우 리던던트 소자에 의해 교체되는 반도체 기억 장치.
  4. 제3항에 있어서, 상기 제1 내지 제3 신호선은 상기 메모리 셀 어레이 내의 복수의 메모리 블록에 의해 공통으로 사용되는 반도체 기억 장치.
  5. 제3항에 있어서, 상기 리던던트 소자들의 메모리 블록 또는 스페어 메모리 블록을 더 포함하는 반도체 기억 장치.
  6. 셀 어레이 유닛 내의 복수의 소자가 동시에 활성화되는 경우, 상기 복수의 소자 중 적어도 한 소자가 결함을 가진 경우에 결함 소자만을 로우 리던던트 소자로 대체하여 결함을 보정하는 반도체 기억 장치에 있어서,
    상이한 시간에 복수의 워드선을 순차적으로 활성화시켜 상기 워드선을 선택하는 동작 모드에서 어드레스 데이터 및 리던던시 데이터를 유지하는 래치 회로를 포함하는 반도체 기억 장치.
  7. 제6항에 있어서, 상기 래치 회로는 상기 어드레스 정보 및 리던던시 정보를 계속적으로 유지하고, 상기 워드선은 상기 리던던트 소자가 선택되는 경우에 활성화 상태를 유지하는 반도체 기억 장치.
  8. 제6항에 있어서, 상기 복수의 워드선이 한 번에 프리차지될 때 비트선을 등화하기 위한 타이밍이 시프트되는 반도체 기억 장치.
  9. 제6항에 있어서, 상기 셀 어레이 유닛은 복수의 메모리 블록을 포함하고, 감지 증폭기를 공통으로 사용하여 M(M=2, 3, 4, 5, ...)개의 워드선이 상기 메모리 블록들에서 동시에 선택되는 반도체 기억 장치.
  10. 제6항에 있어서, 상기 래치 회로의 출력은 2개의 인접 메모리 블록을 제어하는 반도체 기억 장치.
  11. 셀 어레이 유닛 내의 복수의 소자가 동시에 활성화되는 경우, 상기 복수의 소자 중 적어도 한 소자가 결함을 가진 경우에 결함 소자만을 로우 리던던트 소자로 교체하여 결함을 보정하는 반도체 기억 장치에 있어서,
    상기 복수의 소자 중 적어도 한 소자가 결함을 가진 경우, 상기 로우 리던던트 소자를 활성 상태로 설정하고, 상기 결함 소자를 비활성 상태로 설정하며, 상기 결함 소자를 상기 로우 리던던트 소자로 교체하는 어레이 제어 회로를 포함하고,
    상기 어레이 제어 회로는
    상이한 시간에 복수의 워드선을 순차적으로 활성화시켜 상기 워드선을 활성화시키는 동작 모드에서 어레이 제어 회로 상태 신호가 수신되는 경우에 프리차지 명령이 수신될 때까지 현재 상태를 유지하는 제1 래치 회로;
    감지 증폭기의 활성/비활성 상태를 유지하는 제2 래치 회로;
    상이한 시간에 복수의 워드선을 순차적으로 활성화시켜 상기 워드선을 활성화시키는 동작 모드에서 워드선 활성화 신호를 유지하는 제3 래치 회로; 및
    로우 디코더의 상태를 제어하는 데 사용되는 신호를 유지하는 제4 래치 회로
    를 포함하는 반도체 기억 장치.
  12. 제11항에 있어서, 상기 셀 어레이 유닛은 복수의 메모리 블록을 포함하고, 상기 어레이 제어 회로는 메모리 블록 각각에 대해 제공되는 반도체 기억 장치.
  13. 제11항에 있어서, 상기 복수의 워드선이 한 번에 프리차지될 때 비트선 쌍을 등화하기 위한 타이밍이 시프트되는 반도체 기억 장치.
  14. 제11항에 있어서, 상기 셀 어레이 유닛은 복수의 메모리 블록을 포함하고, 감지 증폭기를 공통으로 사용하여 상기 메모리 블록들에서 M(M=2, 3, 4, 5, ...)개의 워드선이 동시에 선택되는 반도체 기억 장치.
  15. 셀 어레이 유닛 내의 복수의 소자가 동시에 활성화되는 경우, 상기 복수의 소자 중 적어도 한 소자가 결함을 가진 경우에 결함 소자만을 로우 리던던트 소자로 교체하여 결함을 보정하는 반도체 기억 장치에 있어서,
    상기 복수의 소자 중 적어도 한 소자가 결함을 가진 경우, 상기 로우 리던던트 소자를 활성 상태로 설정하고, 상기 결함 소자를 비활성 상태로 설정하며, 상기 결함 소자를 상기 로우 리던던트 소자로 교체하는 어레이 제어 회로를 포함하고,
    상기 어레이 제어 회로는
    상이한 시간에 복수의 워드선을 순차적으로 활성화시켜 상기 워드선들을 활성화시키는 동작 모드에서 어레이 제어 회로 상태 신호가 수신되는 경우에 프리차지 명령이 수신될 때까지 현재 상태를 유지하는 제1 래치 회로;
    감지 증폭기의 활성/비활성 상태를 유지하는 제2 래치 회로;
    상이한 시간에 복수의 워드선을 순차적으로 활성화시켜 상기 워드선들을 활성화시키는 동작 모드에서 워드선 활성화 신호를 유지하는 제3 래치 회로; 및
    로우 디코더의 상태를 제어하는 제어 회로
    를 포함하는 반도체 기억 장치.
  16. 제15항에 있어서, 상기 셀 어레이 유닛은 복수의 메모리 블록을 포함하고, 상기 어레이 제어 회로는 상기 메모리 블록 각각에 대해 제공되는 반도체 기억 장치.
  17. 제15항에 있어서, 상기 복수의 워드선이 한 번에 프리차지될 때 비트선 쌍을 등화하기 위한 타이밍이 시프트되는 반도체 기억 장치.
  18. 제15항에 있어서, 상기 셀 어레이 유닛은 복수의 메모리 블록을 포함하고,감지 증폭기를 공통으로 사용하여 상기 메모리 블록들에서 M(M=2, 3, 4, 5, ...)개의 워드선이 동시에 선택되는 반도체 기억 장치.
  19. 제15항에 있어서, 상기 로우 디코더를 제어하는 제어 회로를 더 포함하고, 상기 제어 회로의 출력은 2개의 인접 메모리 셀 블록의 로우 디코더들에 입력되는 반도체 기억 장치.
  20. 한 번 활성화된 워드선들 각각이 복수의 연속적인 워드선 선택 싸이클에서 활성 상태를 유지하도록 함으로써 복수의 워드선을 함께 활성화시키는 반도체 기억 장치에 있어서,
    선택될 워드선을 특정하는 어드레스 정보와, 상기 어드레스 정보에 의해 특정되는 어드레스가 각각의 워드선 선택 싸이클에서 사전 프로그래밍된 어드레스와 일치하는지를 나타내는 리던던시 정보를 페치하고, 리던던시의 불일치 시에 특정 싸이클에서 어드레스 정보에 의해 특정되는 워드선을 선택하는 데 사용되는 워드선 활성화 신호를 활성화하여 유지하는 래치 회로를 포함하는 반도체 기억 장치.
  21. 제20항에 있어서, 상기 래치 회로는 각각의 메모리 블록에 대해 사용되는 워드선 제어 신호인 워드선 활성화 신호를 형성하여 유지하는 반도체 기억 장치.
  22. 제20항에 있어서, 복수의 워드선 각각에 대해 각각 제공되는 로우 디코더를더 포함하고, 상기 래치 회로는 상기 로우 디코더 각각에 제공되어, 상기 로우 디코더 각각에 대해 워드선 활성화 신호를 형성하여 유지하는 반도체 기억 장치.
  23. 한 번 활성화된 워드선들 각각이 복수의 연속적인 워드선 선택 싸이클에서 활성 상태를 유지하도록 함으로써 복수의 워드선을 함께 활성화시키는 반도체 기억 장치에 있어서,
    한 번 액세스된 워드선이 결함 워드선인 경우에 한 워드선이 선택되고 상기 결함 워드선이 비선택 상태로 설정되는 기간에 리던던시 히트(hit) 정보를 계속적으로 유지하는 기능 회로를 포함하는 반도체 기억 장치.
  24. 제23항에 있어서, 상기 기능 회로는 각각의 메모리 블록에 대해 제공되는 반도체 기억 장치.
  25. 제24항에 있어서, 상기 리던던시 히트 정보를 각각 포함하는 복수의 신호가 각각의 메모리 블록에 대해 제공되는 반도체 기억 장치.
  26. 제23항에 있어서, 한 번 활성화된 워드선을 복수의 연속적인 워드선 선택 싸이클에서 활성 상태로 유지하는 동작 모드에서만 상기 리던던시 히트 정보를 포함하는 신호가 활성화되는 반도체 기억 장치.
  27. 제26항에 있어서, 어드레스에 의해 선택되는 X 디코더의 출력 신호를 생성하는 타이밍이 정상 동작 모드에서보다 한 번 활성화된 워드선을 복수의 연속적인 워드선 선택 싸이클에서 활성 상태로 유지하는 동작 모드에서 더 늦게 설정되는 반도체 기억 장치.
  28. 제27항에 있어서, 상기 어드레스에 의해 선택되는 X 디코더의 출력 신호를 생성하는 타이밍이 로우 디코더의 프리차지 해제 신호를 지연시킴으로써 정상 동작 모드에서보다 한 번 활성화된 워드선을 복수의 연속적인 워드선 선택 싸이클에서 활성 상태로 유지하는 동작 모드에서 더 늦게 설정되는 반도체 기억 장치.
  29. 제27항에 있어서, 상기 어드레스에 의해 선택되는 X 프리-디코더의 출력 신호를 생성하는 타이밍이 어드레스 신호를 지연시킴으로써 정상 동작 모드에서보다 한 번 활성화된 워드선을 복수의 연속적인 워드선 선택 싸이클에서 활성 상태로 유지하는 동작 모드에서 더 늦게 설정되는 반도체 기억 장치.
  30. 제25항에 있어서, 상기 메모리 블록에서 복수의 워드선을 선택하는 복수의 리던던시 정보 항목을 포함하는 신호를 전송하는 데 사용되는 배선(wiring)이 서로 교차없이 동일 선 상에 배치되는 반도체 기억 장치.
  31. 한 번 활성화된 워드선들 각각이 복수의 연속적인 워드선 선택 싸이클에서활성 상태를 유지하도록 함으로써 복수의 워드선을 함께 활성화시키는 반도체 기억 장치에 있어서,
    메모리 블록이 액세스되고 리던던시 미스(miss)가 처음 만들어질 때 활성화되는 신호와, 각각의 싸이클에서 감지 증폭기를 활성화하는 타이밍을 결정하기 위해 각각의 싸이클에서 생성되는 신호와의 논리 AND를 도출하고, 감지 증폭기 활성화 신호를 생성하여 이 정보를 유지하는 래치 회로를 포함하는 반도체 기억 장치.
  32. 제31항에 있어서, 상기 메모리 블록 내의 복수의 워드선이 함께 활성화되는 반도체 기억 장치.
  33. 셀 트랜지스터를 통해 동일 비트선에 접속되는 복수의 워드선을 함께 활성화시키는 기능을 가진 반도체 기억 장치에 있어서,
    로우 어드레스에 기초하여 컬럼 리던던시의 수리 영역을 설정하는 컬럼 리던던시 시스템을 포함하고,
    상기 수리 영역은 상기 비트선을 분할하도록 설정될 때 함께 활성화되는 상기 복수의 워드선이 동일 수리 영역에 속하도록 설정되는 반도체 기억 장치.
  34. 제33항에 있어서, 상기 수리 영역은 하나의 수리 영역을 구성하도록 링크되는 부분 수리 영역의 수가 최소로 억제되도록 설정되는 반도체 기억 장치.
  35. 제33항에 있어서, 상기 수리 영역은, 상기 메모리 셀 어레이에서 함께 활성화되어 개별 데이터를 판독/기입할 수 있고 데이터선 구성에 의해 결정되는 워드선들이 동일 수리 영역에 속하도록 설정되는 반도체 기억 장치.
  36. 로우 어드레스에 기초하여 컬럼 리던던시의 수리 영역을 설정하는 컬럼 리던던시 시스템을 포함하고,
    상기 수리 영역은, 메모리 셀 어레이 내의 컬럼 수리 영역의 스케일이 일정하고, 상기 컬럼 수리 영역 중 한 영역을 구성하도록 링크되는 부분 수리 영역 각각의 스케일이 일정하거나 워드선의 수보다 작은 조건 하에서 한 번 활성화된 워드선을 복수의 연속적인 워드선 선택 싸이클에서 활성 상태로 유지하는 동작 모드에서 상기 수리 영역 중 한 영역에서 함께 활성화될 수 있는 워드선의 수를 최대로 만들도록 설정되는 반도체 기억 장치.
  37. 제36항에 있어서, 상기 수리 영역은, 상기 메모리 셀 어레이에서 함께 활성화되어 개별 데이터를 판독/기입할 수 있고 데이터선 구성에 의해 결정되는 워드선들이 동일 수리 영역에 속하도록 설정되는 반도체 기억 장치.
  38. 로우 어드레스에 기초하여 컬럼 리던던시 수리 영역을 설정하는 컬럼 리던던시 시스템을 포함하고,
    상기 수리 영역은 하나의 비트선을 분할하도록 설정될 때 컬럼 수리 영역이일정하고, 상기 비트선을 분할하는 수리 영역의 수가 일정하거나 상기 컬럼 수리 영역의 스케일보다 작은 조건 하에서 한 번 활성화된 워드선을 복수의 연속적인 워드선 선택 싸이클에서 활성 상태로 유지하는 동작 모드에서 수리 영역 중 한 영역에서 함께 활성화될 수 있는 워드선의 수를 최대로 만들도록 설정되는 반도체 기억 장치.
  39. 제38항에 있어서, 상기 수리 영역은, 상기 메모리 셀 어레이에서 함께 활성화되어 개별 데이터를 판독/기입할 수 있고 데이터선 구성에 의해 결정되는 워드선들이 동일 수리 영역에 속하도록 설정되는 반도체 기억 장치.
  40. 로우 어드레스에 기초하여 컬럼 리던던시의 수리 영역을 설정하는 컬럼 리던던시 시스템을 포함하고,
    상기 수리 영역은, 컬럼 수리 영역의 스케일이 일정하고, 상기 컬럼 수리 영역 중 한 영역을 구성하도록 링크되는 부분 수리 영역 각각의 스케일이 일정하거나 일정 스케일보다 크며, 하나의 비트선을 분할하는 수리 영역의 수가 일정하거나 워드선의 수보다 작은 조건 하에서 한 번 활성화된 워드선을 복수의 연속적인 워드선 선택 싸이클에서 활성 상태로 유지하는 동작 모드에서 수리 영역 중 한 영역에서 함께 활성화될 수 있는 워드선의 수를 최대로 만들도록 설정되는 반도체 기억 장치.
  41. 제40항에 있어서, 상기 수리 영역은, 상기 메모리 셀 어레이에서 함께 활성화되어 개별 데이터를 판독/기입할 수 있고 데이터선 구성에 의해 결정되는 워드선들이 동일 수리 영역에 속하도록 설정되는 반도체 기억 장치.
  42. 로우 어드레스에 기초하여 컬럼 리던던시의 수리 영역을 설정하는 컬럼 리던던시 시스템을 포함하고,
    상기 수리 영역은, 한 번 활성화된 워드선을 복수의 연속적인 워드선 선택 싸이클에서 활성 상태로 유지하는 동작 모드에서 함께 활성화될 수 있는 워드선 모두가 동일 수리 영역에 속하도록 설정되는 반도체 기억 장치.
  43. 제42항에 있어서, 수리 영역 설정 로우 어드레스로서 상위 어드레스로부터 순서대로 어드레스가 할당되는 반도체 기억 장치.
  44. 로우 어드레스에 기초하여 컬럼 리던던시의 수리 영역을 설정하는 컬럼 리던던시 시스템을 포함하고,
    상기 컬럼 리던던시 시스템은, 한 번 활성화된 워드선을 복수의 연속적인 워드선 선택 싸이클에서 활성 상태로 유지하는 동작 모드에서 함께 활성화되는 복수의 워드선이 결함을 가진 경우에 결함 워드선만을 비활성 상태로 설정하고, 상기 결함 워드선 대신에 복수의 스페어 워드선을 선택하고, 상기 복수의 교체된 스페어 워드선이 셀 트랜지스터를 통해 동일 비트선에 접속되도록 하며, 상기 스페어 워드선만을 디스에이블 상태로 설정하는 기능을 구비한 반도체 기억 장치.
  45. 제44항에 있어서, 로우 리던던시를 위한 또 다른 어레이를 더 포함하는 반도체 기억 장치.
  46. 로우 어드레스에 기초하여 컬럼 리던던시의 수리 영역을 설정하는 컬럼 리던던시 시스템에 있어서,
    한 번 활성화된 워드선을 복수의 연속적인 워드선 선택 싸이클에서 활성 상태로 유지하는 동작 모드에서 함께 활성화되는 복수의 워드선이 결함을 가진 경우에 결함 워드선만을 비활성 상태로 설정하고, 상기 결함 워드선을 교체할 스페어 워드선이 활성화되는 것을 방지하는 회로를 포함하는 컬럼 리던던시 시스템.
  47. 복수의 워드선이 동시에 활성화되고, 활성화된 임의의 워드선이 연속적인 워드선을 선택하는 싸이클에서 활성 상태를 유지하는 메모리 셀 어레이를 각각 포함하는 복수의 메모리 블록을 구비한 반도체 기억 장치를 테스팅하는 방법에 있어서,
    어드레스를 입력하여 로우 디코더 중 하나를 선택하는 단계; 및
    하나의 워드선 드라이브 신호를 사용하여 상기 메모리 블록 중 하나를 선택하고, 상기 선택된 메모리 블록에서 복수의 워드선을 활성화하고, 활성화될 상기 워드선 중 결함을 가진 임의의 한 워드선을 비활성화하는 단계
    를 포함하는 방법.
  48. 한 번 활성화된 워드선 각각을 복수의 연속적인 워드선 선택 싸이클에서 활성 상태로 유지함으로써 복수의 워드선이 함께 활성화되는 반도체 기억 장치에 있어서,
    복수의 워드선을 구비한 메모리 어레이; 및
    상기 워드선 중 결함을 가진 임의의 한 워드선을 교체하도록 제공되는 복수의 스페어 워드선을 구비한 스페어 셀 어레이
    를 포함하고,
    연속적인 워드선을 선택하는 싸이클에서 동시에 활성화될 상기 워드선 중 결함 워드선을 교체한 상기 스페어 워드선 중 임의의 한 워드선이 하나의 워드선 드라이브 신호에 의해 활성화되는 반도체 기억 장치.
KR10-2002-0002788A 2001-01-17 2002-01-17 테스트 기술 및 리던던시 기술을 최적화하도록 형성된반도체 기억 장치 KR100464745B1 (ko)

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