KR20190112414A - 메모리 장치와 메모리 컨트롤러를 포함하는 메모리 시스템, 및 그의 동작방법 - Google Patents

메모리 장치와 메모리 컨트롤러를 포함하는 메모리 시스템, 및 그의 동작방법 Download PDF

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Abstract

본 기술은 복수의 메모리 셀들을 포함하는 메모리 장치, 및 상기 메모리 셀들 중 불량 메모리 셀을 나타내는 제1 어드레스를 바탕으로 제2 어드레스를 생성하고, 상기 불량 메모리 셀의 라이트/리드 동작 시 상기 메모리 장치로 상기 제1 어드레스 및 대응하는 제1 커맨드를 전송하고, 순차적으로 상기 제2 어드레스 및 대응하는 제2 커맨드를 전송하는 메모리 컨트롤러를 포함하는 메모리 시스템을 제공한다.

Description

메모리 장치와 메모리 컨트롤러를 포함하는 메모리 시스템, 및 그의 동작방법{MEMORY SYSTEM INCLUDING MEMORY DEVICE AND MEMORY CONTROLLER, AND OPERATION METHOD THEREOF}
본 발명은 메모리 시스템에 관한 것으로서, 메모리 장치의 불량 메모리 셀을 리페어하는 메모리 시스템 및 그 동작방법에 관한 것이다.
메모리 시스템은 소비자용 또는 산업용 여러 전자 장치들, 예를 들면, 컴퓨터, 휴대폰, PDA(portable digital assistant), 디지털 카메라, 게임기, 항법 장치, 등에 적용되어 주 기억 장치 또는 보조 기억 장치로 사용된다. 메모리 시스템을 구현하는 메모리 장치는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM), 등과 같은 휘발성 메모리 장치와 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), FRAM(Ferroelectric RAM), PRAM(Phase-change RAM), MRAM(Magnetoresistive RAM), RRAM(Resistive RAM), 플래시 메모리, 등과 같은 비휘발성 메모리 장치로 나눌 수 있다.
휘발성 메모리 장치 중에, 예를 들어, DRAM은 매트릭스 형태로 배열되는 복수의 메모리 셀(memory cell)들로 구성된다. 메모리 장치의 메모리 용량이 증가하고 미세화 공정 기술이 진행됨에 따라, 복수의 메모리 셀들 중 불량이 발생한 메모리 셀의 수도 증가하고 있다. 이러한 불량 메모리 셀은 결함 메모리 셀과 위크 메모리 셀을 포함할 수 있다.
결함 메모리 셀은 하드웨어적 불량이 발생한 메모리 셀을 의미하고, 제조공정상의 결함에 따라서 완전히 동작하지 않는 메모리 셀, 예를 들면 배선의 단선이나 쇼트(short) 등이 생긴 메모리 셀을 포함할 수 있다. 이러한 결함 메모리 셀을 리페어하기 위해서, DRAM은 노멀 메모리 셀과 함께 리던던시 메모리 셀을 포함하고, 결함 메모리 셀을 대체해야만 한다.
위크 메모리 셀은 소프트웨어적 불량이 발생한 메모리 셀을 의미하고, 예를 들면, 데이터 유지 시간(data retention time)이 기준 시간에 미치지 못하는 셀을 포함할 수 있다. 이러한 위크 메모리 셀은 어느 정도 노멀 메모리 셀에 가까운 동작을 할 수 있다. 하지만, 위크 메모리 셀을 리던던시 메모리 셀로 대체하지 않고 그대로 사용할 경우에는 DRAM 동작의 신뢰성이 저하될 수 있다. 반면, 위크 메모리 셀을 리던던시 메모리 셀로 대체할 경우에는 DRAM의 리페어 효율 및 제조 수율이 떨어질 수 있다.
최근 모바일 기기와 같이 저전압에서 고속 동작을 수행하는 메모리 시스템에서, 메모리 장치의 메모리 셀의 데이터 유지 특성이 더욱 감소하고 있다. 이로 인해, 메모리 장치의 위크 메모리 셀의 수도 증가하고 있다. 따라서, 메모리 장치에서뿐 아니라 메모리 시스템에서 위크 메모리 셀을 검출하고 이를 효율적으로 리페어하기 위한 연구가 필요하다.
본 발명은 메모리 장치의 불량 메모리 셀의 데이터를 라이트/리드할 때 다른 메모리 셀에 함께 데이터를 라이트/리드하여 불량 메모리 셀의 저하된 특성을 보상할 수 있는 메모리 시스템 및 그 동작방법을 제공하고자 한다.
본 발명의 일 실시예에 따른 메모리 시스템은, 복수의 메모리 셀들을 포함하는 메모리 장치; 및 상기 메모리 셀들 중 불량 메모리 셀을 나타내는 제1 어드레스를 바탕으로 제2 어드레스를 생성하고, 상기 불량 메모리 셀의 라이트/리드 동작 시 상기 메모리 장치로 상기 제1 어드레스 및 대응하는 제1 커맨드를 전송하고, 순차적으로 상기 제2 어드레스 및 대응하는 제2 커맨드를 전송하는 메모리 컨트롤러를 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 메모리 시스템의 동작방법은, 메모리 장치의 복수의 메모리 셀들 중 불량 메모리 셀을 나타내는 제1 어드레스를 바탕으로 제2 어드레스를 생성하는 단계; 상기 메모리 장치로 상기 제1 어드레스 및 대응하는 제1 커맨드를 전송하고, 순차적으로 상기 제2 어드레스 및 대응하는 제2 커맨드를 전송하는 단계; 및 상기 순차적으로 입력되는 제1 어드레스 및 커맨드, 및 상기 제2 어드레스 및 커맨드에 응답해, 상기 불량 메모리 셀에 데이터를 라이트/리드하는 단계를 포함할 수 있다.
본 기술에 따른 메모리 시스템은 메모리 장치의 캐패시턴스가 작은 메모리 셀이나 캐패시턴스가 저하된 메모리 셀의 캐패시턴스를 보상해줄 수 있다. 메모리 시스템의 메모리 컨트롤러는 캐패시턴스가 상대적으로 작은 메모리 셀을 액세스할 때, 해당 메모리 셀과 비트라인 센스 앰프를 공유하는 다른 메모리 셀을 함께 액세스하여 메모리 셀의 캐패시턴스를 증가시킬 수 있다.
이를 위해, 메모리 컨트롤러는 해당 메모리 셀의 어드레스와 다른 메모리 셀의 어드레스를 순차적으로 전송하여 메모리 장치가 복수의 메모리 셀에 액세스할 수 있도록 제어할 수 있다. 메모리 장치의 집적도에 영향을 주지 않으면서도 메모리 셀들의 캐패시턴스를 보상해 줄 수 있다. 따라서, 메모리 장치의 리프레시 주기를 증가시키거나 리프레시 파워 소모를 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 도시한 블록도.
도 2는 도 1에 도시된 메모리 장치를 나타내는 블록도.
도 3은 도 1에 도시된 메모리 시스템의 동작을 설명하는 타이밍도.
도 4는 본 발명의 실시예에 따른 메모리 시스템의 동작을 도시한 순서도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템(100)을 도시한 블록도이다. 메모리 시스템(100)은 메모리 컨트롤러(110) 및 메모리 장치(120)를 포함할 수 있다.
메모리 컨트롤러(110)는 메모리 장치(120)의 라이트/리드 동작을 제어할 수 있다. 라이트 동작에 따라, 메모리 컨트롤러(110)는 호스트(미도시)에 의해 요청된 데이터(DATA)를 메모리 장치(120)에 저장할 수 있다. 메모리 컨트롤러(110)는 메모리 장치(120)에 저장된 데이터(DATA)를 리드 동작을 통해 호스트로 제공할 수 있다. 메모리 컨트롤러(110)는 커맨드 및 어드레스를 생성하여 메모리 장치(120)의 라이트/리드 동작 및 제반 동작을 제어할 수 있다.
메모리 장치(120)는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 메모리 장치(120)는 휘발성 메모리 장치인 DRAM을 포함할 수 있다. 메모리 컨트롤러(110)는 메모리 장치(120)에 포함되는 복수의 메모리 셀들 중 불량 메모리 셀, 즉, 위크 메모리 셀을 나타내는 위크 어드레스(Weak ADD)를 바탕으로 부스트 어드레스(Boost ADD)를 생성할 수 있다. 이하에서는, 위크 어드레스(Weak ADD) 및 부스트 어드레스(Boost ADD)를 각각 제1 어드레스(ADD1) 및 제2 어드레스(ADD2)로 명칭하기로 한다.
불량 메모리 셀의 라이트/리드 동작 시, 메모리 컨트롤러(110)는 제1 어드레스(ADD1) 및 대응하는 제1 커맨드(CMD1), 즉, 액티브 커맨드를 메모리 장치(120)로 전송할 수 있다. 그리고, 메모리 컨트롤러(110)는 제2 어드레스(ADD2) 및 대응하는 제2 커맨드(CMD2), 즉, 액티브 커맨드를 순차적으로 메모리 장치(120)로 전송할 수 있다. 메모리 컨트롤러(110)가 어드레스 및 커맨드를 전송하는 타이밍에 대해서는 도 3을 참조하여 보다 더 구체적으로 설명하고자 한다.
이때, 제1 커맨드(CMD1) 및 제2 커맨드(CMD2)는 함께 전송되는 어드레스(ADD1/ADD2)가 위크 어드레스인지 부스트 어드레스인지 여부를 나타내는 플래그(flag) 정보를 포함할 수 있다. 메모리 컨트롤러(110)는 제1 커맨드(CMD1) 및 제2 커맨드(CMD2)의 플래그 정보를 각각 셋(set) 상태 및 리셋(reset) 상태로 설정할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 복수의 핀들을 통해 입력되는 신호들을 조합하여 메모리 장치(120)로 커맨드를 전송할 수 있으며, 일부 사용하지 않는 핀으로 입력되는 신호를 이용하여 플래그 정보를 설정할 수 있다.
본 발명의 실시예에 따라 불량 메모리 셀을 나타내는 제1 어드레스(ADD1)는 메모리 컨트롤러(110) 또는 메모리 장치(120)에 의해 검출될 수 있다. 도 1에서는 우선 제1 어드레스(ADD1)가 메모리 컨트롤러(110)에 의해 검출되는 경우가 일례로 도시되어 있다. 본 발명의 또 다른 실시예에 따라 제1 어드레스(ADD1)가 메모리 장치(120)에 의해 검출되는 경우에 대해서는 도 2에서 설명하고자 한다.
메모리 컨트롤러(110)는 ECC(Error Correction Code) 동작을 통해 메모리 장치(120)에 저장된 데이터의 에러를 검출 및 보정할 수 있다. 이를 위해, 메모리 컨트롤러(110)는 ECC부(112)를 포함할 수 있다. ECC부(112)는 메모리 장치(120)에 라이트되는 데이터에 ECC 인코딩을 수행하고, 메모리 장치(120)로부터 리드되는 데이터에 ECC 디코딩을 수행할 수 있다. ECC 인코딩/디코딩 동작을 통해 ECC부(112)는 메모리 장치(120)에 저장된 데이터에 발생하는 에러를 검출 및 보정할 수 있다.
이때, ECC부(112)는 검출된 에러가 하드 에러인지 또는 소프트 에러인지 여부를 결정할 수 있다. 앞서 설명한 것처럼, 하드 에러 및 소프트 에러는 각각 메모리 셀에 하드웨어적 불량 및 소프트웨어적 불량이 발생한 것을 의미할 수 있다.
예를 들어, ECC부(112)는 에러가 지속적인(persistent) 것인지의 여부에 기초하여 하드 에러 또는 소프트 에러인지의 여부를 결정할 수 있다. 즉, 데이터에 지속적인 에러가 발생된다면, 해당 메모리 셀은 하드웨어적인 불량이 발생한 것으로 결함 메모리 셀로 구분될 수 있다. 반면, 데이터에 발생하는 에러가 지속적이지 않다면, 해당 메모리 셀은 소프트웨어적인 불량이 발생한 것으로 위크 메모리 셀로 구분될 수 있다. ECC부(112)는 지속적인 에러인지를 확인하기 위해 여러 차례 데이터의 라이트/리드를 반복하는 리플라이(replay) 동작을 수행할 수 있다.
도 1을 참조하면, 메모리 컨트롤러(110)는 어드레스 검출부(114) 및 어드레스 생성부(116)를 더 포함할 수 있다. 어드레스 검출부(114)는 ECC부(112)에 의해 에러(즉, 소프트 에러)가 검출된 데이터의 어드레스를 제1 어드레스(ADD1)로 검출할 수 있다. 어드레스 생성부(116)는 어드레스 검출부(114)에 의해 검출된 제1 어드레스(ADD1)를 바탕으로 제2 어드레스(ADD2)를 생성할 수 있다.
어드레스 생성부(116)는 제1 어드레스(ADD1)의 복수의 비트들 중 설정된 비트가 다른 제2 어드레스(ADD2)를 생성할 수 있다. 예를 들어, 어드레스 생성부(116)는 어드레스들을 구성하는 복수의 비트들 중 일부 비트가 같은 어드레스들을 그룹화할 수 있다. 어드레스 생성부(116)는 제1 어드레스(ADD1)와 같은 그룹에 포함되는 어드레스 하나를 선택해 제2 어드레스(ADD2)로 생성할 수 있다. 또는, 어드레스 생성부(116)는 제1 어드레스(ADD1)의 복수의 비트들 중 설정된 비트를 플립(flip)해서 제2 어드레스(ADD2)를 생성할 수 있다.
도 2는 도 1에 도시된 메모리 장치(120)를 나타내는 블록도이다. 메모리 장치(120)의 구성들 중 본 발명의 실시예와 관련된 구성을 중심으로 도시되어 있다. 도 2를 참조하면, 메모리 장치(120)는 커맨드 디코딩 유닛(210), 어드레스 디코딩 유닛(220), 래치 유닛(230), 메모리 셀 어레이(240), 및 센스 앰프(250)를 포함할 수 있다.
커맨드 디코딩 유닛(210)은 메모리 컨트롤러(110)로부터 입력되는 커맨드(CMD1/CMD2)를 디코딩하여 내부 커맨드(ICMD)를 생성한다. 앞서 설명한 바와 같이, 제1 커맨드(CMD1) 및 제2 커맨드(CMD2)는 각각 셋(set) 상태 및 리셋(reset) 상태의 플래그 정보를 포함할 수 있다. 커맨드 디코딩 유닛(210)은 셋 상태의 플래그 정보에 응답해 제1 플래그 신호(FLAG1)를 출력하고, 리셋 상태의 플래그 정보에 응답해 제2 플래그 신호(FLAG2)를 출력할 수 있다.
어드레스 디코딩 유닛(220)은 메모리 컨트롤러(110)로부터 입력되는 어드레스(ADD1/ADD2)를 디코딩하여 내부 어드레스(IADD)를 생성할 수 있다. 내부 어드레스(IADD)는 로우 어드레스를 포함할 수 있으며, 내부 어드레스(IADD)에 따라 메모리 셀 어레이(240)의 워드 라인이 선택될 수 있다.
래치 유닛(230)은 어드레스 디코딩 유닛(220)에 의해 생성된 내부 어드레스(IADD)를 선택적으로 래치할 수 있다. 래치 유닛(230)은 제1 플래그 신호(FLAG1)에 의해 내부 어드레스(IADD)를 래치할 수 있다. 그리고, 래치 유닛(230)은 제2 플래그 신호(FLAG2)에 응답해 래치된 어드레스(LADD)를 출력할 수 있다.
메모리 셀 어레이(240)는 메모리 셀들에 연결된 복수의 워드라인들을 포함할 수 있다. 본 발명의 실시예에 따라, 메모리 셀 어레이(240)의 위크 메모리 셀(Weak MC)이 라이트/리드될 때, 부스트 메모리 셀(Boost MC)이 함께 라이트/리드될 수 있다. 즉, 위크 메모리 셀(Weak MC)에 연결된 위크 워드라인이 액티브될 때(Weak WL ACT), 부스트 메모리 셀(Boost MC)에 연결된 부스트 워드라인이 함께 액티브될 수 있다(Boost WL ACT).
이를 위해, 어드레스 디코딩 유닛(220)에 의해 부스트 메모리 셀(Boost MC)에 해당하는 내부 어드레스(IADD)가 생성될 때, 래치 유닛(230)으로부터 위크 메모리 셀(Weak MC)에 해당하는 래치된 어드레스(LADD)가 출력될 수 있다. 내부 어드레스(IADD)와 함께 래치된 어드레스(LADD)가 메모리 셀 어레이(240)로 전송되어, 위크 워드라인과 부스트 워드라인이 동시에 액티브될 수 있다. 이때, 위크 메모리 셀(Weak MC) 및 부스트 메모리 셀(Boost MC)은 같은 비트 라인을 통해서 하나의 비트라인 센스 앰프(S/A)에 연결될 수 있다.
액티브 동작 이후에 이어지는 라이트/리드 동작을 통해서 공유된 비트라인 센스 앰프(S/A)가 위크 메모리 셀(Weak MC)과 함께 부스트 메모리 셀(Boost MC)에 데이터를 라이트/리드할 수 있다. 예를 들어, 위크 메모리 셀(Weak MC)이 캐패시턴스 등이 낮아 전하의 차징/디스차징 특성이 악화되었어도, 부스트 메모리 셀(Boost MC)의 캐패시턴스까지 더해서 저하를 차징/디스차징할 수 있다. 결국, 위크 메모리 셀의 검출될 경우, 데이터의 신뢰도를 향상시켜 위크 메모리 셀을 리페어하는 효과를 가질 수 있다.
앞서 설명한 바와 같이, 불량 메모리 셀을 나타내는 제1 어드레스(ADD1)는 메모리 장치(120)를 통해서도 검출될 수 있다. 이를 위해, 메모리 장치(120)는 리프레시 테스트 유닛(260)을 더 포함할 수 있다.
리프레시 테스트 유닛(260)은 메모리 셀 어레이(240)의 복수의 메모리 셀들의 리텐션 타임을 측정할 수 있다. 리프레시 테스트 유닛(260)은 측정된 리텐션 타임을 바탕으로 불량 메모리 셀을 검출하고, 불량 메모리 셀의 어드레스를 제1 어드레스(ADD1)로 어드레스 테이블(270)에 저장할 수 있다.
리프레시 테스트 유닛(260)은 파워-온 동작 중이나 셀프 리프레시 동작 중에 리텐션 타임을 측정할 수 있다. 예를 들면, 복수의 메모리 셀들을 순차적으로 리프레시 시키는 셀프 리프레시 동작 시, 리프레시 테스트 유닛(260)은 타겟 메모리 셀을 정해서 리프레시 동작을 스킵할 수 있다. 리프레시 테스트 유닛(260)은 타겟 메모리 셀의 데이터를 백업하고, 스킵 이후에 타겟 메모리 셀에서 리드된 데이터와 비교해서 타겟 메모리 셀의 불량 여부를 확인할 수 있다. 백업 데이터와 리드 데이터가 다를 경우, 리프레시 테스트 유닛(260)은 타겟 메모리 셀의 어드레스를 제1 어드레스(ADD1)로 검출해 저장할 수 있다.
본 발명의 실시예에 따라, 메모리 컨트롤러(110)는 어드레스 테이블(270)에 저장된 제1 어드레스(ADD1)를 리드 데이터(DATA)로 전송받을 수 있다. 메모리 컨트롤러(110)가 메모리 장치(120)로 입력되는 커맨드를 통해 리드 요청을 하면, 메모리 장치(120)는 대응하는 내부 커맨드(ICMD)에 따라 데이터 라인을 통해 제1 어드레스를 전송할 수 있다(DATA(ADD1)).
도 3은 도 1에 도시된 메모리 시스템(100)의 동작을 설명하는 타이밍도이다. 도 3의 상단 및 하단에 각각 노멀 메모리 셀 및 위크 메모리 셀의 라이트/리드 동작에 따른 신호의 타이밍이 도시되어 있다.
우선, 노멀 메모리 셀의 라이트/리드 동작을 살펴보면, 메모리 컨트롤러(110)는 노멀 메모리 셀을 나타내는 어드레스(ADD)와 함께 액티브 동작을 위한 커맨드(ACT)를 메모리 장치(120)로 전송할 수 있다. 메모리 장치(120)의 어드레스 디코딩 유닛(220)은 어드레스(ADD)를 디코딩하여 내부 어드레스(IADD)를 생성할 수 있다. 내부 어드레스(IADD)에 따라, 메모리 장치(120)는 노멀 메모리 셀에 연결된 워드라인을 액티브 시킬 수 있다. 일정한 레이턴시 이후에 라이트/리드 동작을 나타내는 커맨드(WT/RD)가 메모리 컨트롤러(110)로부터 입력되면, 메모리 장치(120)는 액티브된 워드라인에 연결된 노멀 메모리 셀에 라이트/리드 동작을 수행할 수 있다.
반면, 계속된 동작으로 위크 메모리 셀이 검출되면, 메모리 컨트롤러(110)는 위크 메모리 셀의 제1 어드레스(ADD1)를 바탕으로 부스트 메모리 셀을 나타내는 제2 어드레스(ADD2)를 생성할 수 있다. 이후, 위크 메모리 셀의 라이트/리드 동작 시, 메모리 컨트롤러(110)는 제1 어드레스(ADD1)와 함께 액티브 동작을 위한 제1 커맨드(ACT(S))를 메모리 장치(120)로 전송할 수 있다. 그리고, 메모리 컨트롤러(110)는 제2 어드레스(ADD2)와 함께 액티브 동작을 위한 제2 커맨드(ACT(RS))를 메모리 장치(120)로 순차적으로 전송할 수 있다. 제1 커맨드(ACT(S)) 및 제2 커맨드(ACT(RS)) 각각은 셋/리셋 상태의 플래그 정보(S/RS)를 포함할 수 있다.
제1 커맨드(ACT(S)) 및 제1 어드레스(ADD1)가 메모리 장치(120)로 입력되면, 커맨드 디코딩 유닛(210)은 제1 커맨드(ACT1(S))를 디코딩해서 내부 커맨드(미도시) 및 제1 플래그 신호(FLAG1)를 생성할 수 있다. 그리고, 어드레스 디코딩 유닛(220)은 제1 어드레스(ADD1)를 디코딩하여 제1 내부 어드레스(IADD1)를 생성할 수 있다. 이때, 제1 플래그 신호(FLAG1)에 응답해, 래치 유닛(230)이 제1 내부 어드레스(IADD1)를 래치할 수 있다.
이어서, 제2 커맨드(ACT(RS)) 및 제2 어드레스(ADD2)가 메모리 장치(120)로 입력되면, 커맨드 디코딩 유닛(210)은 제2 커맨드(ACT1(S))를 디코딩해서 내부 커맨드(미도시) 및 제2 플래그 신호(FLAG2)를 생성할 수 있다. 그리고, 어드레스 디코딩 유닛(220)은 제2 어드레스(ADD2)를 디코딩하여 제2 내부 어드레스(IADD2)를 생성할 수 있다. 이때, 제2 플래그 신호(FLAG2)에 응답해, 래치 유닛(230)이 래치 어드레스(LADD)를 출력할 수 있다.
래치 어드레스(LADD) 및 제2 내부 어드레스(IADD2)에 따라, 메모리 장치(120)는 위크 메모리 셀의 워드라인을 액티브 시키면서, 부스트 메모리 셀의 워드라인 역시 액티브 시킬 수 있다. 일정한 레이턴시 이후에 라이트/리드 동작을 나타내는 커맨드(WT/RD)가 메모리 컨트롤러(110)로부터 입력되면, 메모리 장치(120)는 액티브된 워드라인들에 연결된 위크 메모리 셀 및 부스트 메모리 셀에 라이트/리드 동작을 수행할 수 있다.
제1 어드레스(ADD1)에 해당하는 위크 메모리 셀의 라이트/리드 동작 시, 메모리 컨트롤러(110)는 제2 어드레스(ADD2)에 해당하는 부스트 메모리 셀의 라이트/리드 동작을 함께 수행할 수 있다. 따라서, 메모리 컨트롤러(110)는 제1 어드레스(ADD1) 및 제2 어드레스(ADD2)를 메모리 장치(120)로 순차적으로 전송하면서, 각각에 대응하는 라이트/리드 동작을 위한 커맨드들, 즉, 제1 액티브 커맨드(ACT(S)) 및 제2 액티브 커맨드(ACT(RS))를 메모리 장치(120)로 순차적으로 전송할 수 있다. 제1 어드레스(ADD1) 및 제2 어드레스(ADD2) 또는 제1 액티브 커맨드(ACT(S)) 및 제2 액티브 커맨드(ACT(RS))가 전송되는 순서는 본 발명의 실시예에 따라 달라질 수 있다.
도 4는 본 발명의 실시예에 따른 메모리 시스템의 동작을 설명하기 위한 순서도이다.
1) ECC 동작 및 제1 어드레스 검출(S410 및 S420).
본 발명의 일 실시예에 따라, 메모리 컨트롤러(110)는 메모리 장치(120)의 복수의 메모리 셀들 중 불량 메모리 셀을 나타내는 제1 어드레스(ADD1)를 검출할 수 있다. 이를 위해, 메모리 컨트롤러(110)의 ECC부(112)는 메모리 장치(120)에 저장된 데이터에 ECC 동작을 수행하여 에러를 검출할 수 있다(S410). ECC부(112)는 에러가 검출된 데이터의 라이트/리드 동작을 반복적으로 수행하여 검출된 에러가 하드 에로 또는 소프트 에러인지 여부를 결정할 수 있다.
그리고, 메모리 컨트롤러(110)의 어드레스 검출부(114)는 에러가 검출된 데이터의 어드레스를 제1 어드레스(ADD1)로 검출할 수 있다(S420). 어드레스 검출부(114)는 ECC부(112)에 의해 소프트 에러로 결정된 데이터의 어드레스를 제1 어드레스(ADD1)로 검출할 수 있다.
2) 리텐션 타임 측정 및 제1 어드레스 리드(S430 및 S440).
본 발명의 또 다른 실시예에 따르면, 메모리 장치(120)가 복수의 메모리 셀들 중 불량 메모리 셀을 나타내는 제1 어드레스(ADD1)를 검출할 수 있다. 이를 위해, 메모리 장치(120)의 리프레시 테스트 유닛(260)은 복수의 메모리 셀들의 리텐션 타임을 측정해서 상기 불량 메모리 셀을 검출할 수 있다(S430). 리프레시 테스트 유닛(260)은 검출된 불량 메모리 셀의 어드레스를 제1 어드레스(ADD1)로 어드레스 테이블(270)에 저장할 수 있다. 메모리 장치(120)에 라이트/리드 동작을 수행하지 않는 아이들(idle) 모드 시, 메모리 컨트롤러(110)는 메모리 장치(120)로부터 저장된 제1 어드레스(ADD1)를 리드할 수 있다(S440).
3) 제2 어드레스 생성(S450).
메모리 컨트롤러(110)의 어드레스 생성부(116)는 메모리 장치(120)의 복수의 메모리 셀들 중 불량 메모리 셀을 나타내는 제1 어드레스(ADD1)를 바탕으로 제2 어드레스(ADD2)를 생성할 수 있다. 어드레스 생성부(116)는 제1 어드레스(ADD1)의 복수의 비트들 중 설정된 비트가 다른 제2 어드레스(ADD2)를 생성할 수 있다. 어드레스 생성부(116)는 제1 어드레스(ADD1)의 복수의 비트들 중 설정된 비트를 플립해서 제2 어드레스(ADD2)를 생성할 수 있다.
4) 어드레스/커맨드 전송(S460).
불량 메모리 셀의 라이트/리드 동작 시, 메모리 컨트롤러(110)는 메모리 장치(120) 제1 어드레스(ADD1) 및 대응하는 제1 커맨드(CMD1)를 전송하고, 순차적으로 상기 제2 어드레스 및 대응하는 제2 커맨드(CMD2)를 전송할 수 있다. 이때, 제1 커맨드(CMD1) 및 제2 커맨드(CMD2)는 각각 셋/리셋 상태의 플래그 정보를 포함할 수 있다.
5) 라이트/리드 동작(S460).
순차적으로 입력되는 제1 어드레스 및 커맨드(ADD1 및 CMD1), 및 상기 제2 어드레스 및 커맨드(ADD2 및 CMD2)에 응답해서, 메모리 장치(120)는 불량 메모리 셀에 데이터를 라이트/리드할 수 있다. 우선, 메모리 장치(120)의 커맨드 디코딩 유닛(210)은 제1 및 제2 커맨드들(CMD1 및 CMD2)을 디코딩하여 내부 커맨드(ICMD)를 생성하되, 셋/리셋 상태의 플래그 정보에 응답해 각각 제1 및 제2 플래그 신호들(FLAG1 및 FLAG2)을 출력할 수 있다.
메모리 장치(120)의 어드레스 디코딩 유닛(220)은 제1 및 제2 어드레스들(ADD1 및 ADD2)을 디코딩하여 내부 어드레스(IADD)를 생성할 수 있다. 이때, 래치 유닛(230)은 제1 및 플래그 신호(FLAG1)에 응답해 내부 어드레스(IADD)를 래치하고, 제2 플래그 신호(FLAG2)에 응답해 래치된 어드레스(LADD)를 출력할 수 있다.
따라서, 메모리 장치(120)는 래치된 어드레스(LADD)에 따라 불량 메모리 셀의 워드라인을 액티브하면서, 내부 어드레스(IADD)에 따라 다른 워드라인도 동시에 액티브할 수 있다. 본 발명의 실시예에 따른 메모리 시스템(100)은 메모리 장치(120)의 불량 메모리 셀에 데이터를 라이트/리드하면서, 다른 메모리 셀에 함께 데이터를 라이트/리드하여 불량 메모리 셀의 저하된 특성을 보상할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (19)

  1. 복수의 메모리 셀들을 포함하는 메모리 장치; 및
    상기 메모리 셀들 중 불량 메모리 셀을 나타내는 제1 어드레스를 바탕으로 제2 어드레스를 생성하고, 상기 불량 메모리 셀의 라이트/리드 동작 시 상기 메모리 장치로 상기 제1 어드레스 및 대응하는 제1 커맨드를 전송하고, 순차적으로 상기 제2 어드레스 및 대응하는 제2 커맨드를 전송하는 메모리 컨트롤러를 포함하는,
    메모리 시스템.
  2. 제1항에 있어서,
    상기 제1 커맨드 및 상기 제2 커맨드 각각은 셋/리셋 상태의 플래그 정보를 포함하는 메모리 시스템.
  3. 제2항에 있어서,
    상기 메모리 장치는,
    상기 제1 및 제2 커맨드들을 디코딩하여 내부 커맨드를 생성하되, 상기 셋/리셋 상태의 플래그 정보에 응답해 각각 제1 및 제2 플래그 신호들을 출력하는 커맨드 디코딩 유닛;
    제1 및 제2 어드레스들을 디코딩하여 내부 어드레스를 생성하는 어드레스 디코딩 유닛; 및
    상기 제1 플래그 신호에 응답해 상기 내부 어드레스를 래치하고, 상기 제2 플래그 신호에 응답해 상기 래치된 어드레스를 출력하는 래치 유닛을 포함하는 메모리 시스템.
  4. 제3항에 있어서,
    상기 메모리 장치는,
    복수의 워드라인들을 포함하는 메모리 셀 어레이를 더 포함하고,
    상기 래치된 어드레스에 응답해 상기 워드라인들 중 제1 워드라인이 액티브될 때, 상기 내부 어드레스에 응답해 상기 워드라인들 중 제2 워드라인이 동시에 액티브되는 메모리 시스템.
  5. 제4항에 있어서,
    상기 제1 및 제2 워드라인들의 서로 대응하는 메모리 셀들은 비트라인 센스 앰프를 공유하는 메모리 시스템.
  6. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    상기 제1 어드레스의 복수의 비트들 중 설정된 비트가 다른 상기 제2 어드레스를 생성하는 어드레스 생성부를 포함하는 메모리 시스템.
  7. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    상기 메모리 장치에 저장된 데이터에 ECC(Error Correction Code) 동작을 수행하여 에러를 검출하는 ECC부; 및
    상기 에러가 검출된 데이터의 어드레스를 상기 제1 어드레스로 검출하는 어드레스 검출부를 포함하는 메모리 시스템.
  8. 제5항에 있어서,
    상기 ECC부는 상기 에러가 검출된 데이터 라이트/리드 동작을 반복적으로 수행하여 상기 검출된 에러가 하드 에러 또는 소프트 에러인지 여부를 결정하는 메모리 시스템.
  9. 제1항에 있어서,
    상기 메모리 장치는,
    상기 복수의 메모리 셀들의 리텐션 타임을 측정해서 상기 불량 메모리 셀을 검출하고, 상기 검출된 불량 메모리 셀의 어드레스를 상기 제1 어드레스로 저장하는 리프레시 테스트 유닛을 포함하는 메모리 시스템.
  10. 제1항에 있어서,
    아이들 모드 시, 상기 메모리 컨트롤러는 상기 저장된 제1 어드레스를 상기 메모리 장치로부터 리드하는 메모리 시스템.
  11. 메모리 장치의 복수의 메모리 셀들 중 불량 메모리 셀을 나타내는 제1 어드레스를 바탕으로 제2 어드레스를 생성하는 단계;
    상기 메모리 장치로 상기 제1 어드레스 및 대응하는 제1 커맨드를 전송하고, 순차적으로 상기 제2 어드레스 및 대응하는 제2 커맨드를 전송하는 단계; 및
    상기 순차적으로 입력되는 제1 어드레스 및 커맨드, 및 상기 제2 어드레스 및 커맨드에 응답해, 상기 불량 메모리 셀에 데이터를 라이트/리드하는 단계를,
    포함하는 메모리 시스템의 동작방법.
  12. 제11항에 있어서,
    상기 제1 커맨드 및 상기 제2 커맨드 각각은 셋/리셋 상태의 플래그 정보를 포함하는 메모리 시스템의 동작방법.
  13. 제12항에 있어서,
    상기 불량 메모리 셀에 데이터를 라이트/리드하는 단계는,
    상기 제1 및 제2 커맨드들을 디코딩하여 내부 커맨드를 생성하되, 상기 셋/리셋 상태의 플래그 정보에 응답해 각각 제1 및 제2 플래그 신호들을 출력하는 단계;
    상기 제1 및 제2 어드레스들을 디코딩하여 내부 어드레스를 생성하는 단계; 및
    상기 제1 플래그 신호에 응답해 상기 내부 어드레스를 래치하고, 상기 제2 플래그 신호에 응답해 상기 래치된 어드레스를 출력하는 단계를 포함하는 메모리 시스템의 동작방법.
  14. 제13항에 있어서,
    상기 불량 메모리 셀에 데이터를 라이트/리드하는 단계는,
    상기 래치된 어드레스에 응답해 상기 불량 메모리 셀의 워드라인을 액티브하면서, 상기 내부 어드레스에 응답해 다른 워드라인을 동시에 액티브하는 단계를 포함하는 메모리 시스템의 동작방법.
  15. 제11항에 있어서,
    상기 제2 어드레스를 생성하는 단계는,
    상기 제1 어드레스의 복수의 비트들 중 설정된 비트가 다른 상기 제2 어드레스를 생성하는 단계를 포함하는 메모리 시스템의 동작방법.
  16. 제11항에 있어서,
    상기 메모리 장치에 저장된 데이터에 ECC(Error Correction Code) 동작을 수행하여 에러를 검출하는 단계; 및
    상기 에러가 검출된 데이터의 어드레스를 상기 제1 어드레스로 검출하는 단계를 더 포함하는 메모리 시스템의 동작방법.
  17. 제16항에 있어서,
    상기 에러를 검출하는 단계는,
    상기 에러가 검출된 데이터의 라이트/리드 동작을 반복적으로 수행하여 상기 검출된 에러가 하드 에로 또는 소프트 에러인지 여부를 결정하는 단계를 포함하는 메모리 시스템의 동작방법.
  18. 제11항에 있어서,
    상기 복수의 메모리 셀들의 리텐션 타임을 측정해서 상기 불량 메모리 셀을 검출하는 단계; 및
    상기 검출된 불량 메모리 셀의 어드레스를 상기 제1 어드레스로 저장하는 단계를 더 포함하는 메모리 시스템의 동작방법.
  19. 제18항에 있어서,
    아이들 모드 시, 상기 저장된 제1 어드레스를 상기 메모리 장치로부터 리드하는 단계를 더 포함하는 메모리 시스템의 동작방법.
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