KR101772019B1 - 저항성 메모리 장치 및 저항성 메모리 장치의 리프레시 제어 방법 - Google Patents

저항성 메모리 장치 및 저항성 메모리 장치의 리프레시 제어 방법 Download PDF

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저항성 메모리 장치 및 저항성 메모리 장치의 리프레시 제어 방법이 개시된다. 본 발명의 저항성 메모리 장치의 리프레시 제어 방법은 다수의 메모리 유닛으로 구분되는 메모리 셀 어레이를 포함하는 저항성 메모리 장치에서, 상기 메모리 유닛의 상태를 체크하기 위한 리프레시 리드를 수행하는 단계, 상기 리프레시 리드를 통해 독출된 데이터의 결과에 따라서 메모리 유닛 각각에 대해서 리프레시 진입 판단 단계 및 리프레시가 필요한 메모리 유닛에 대해서 리프레시를 수행하는 단계를 포함하며, 상기 리프레시 리드는 노멀 리드보다 데이터를 독출하려는 산포와의 마진이 더 적은 것을 특징으로 한다.

Description

저항성 메모리 장치 및 저항성 메모리 장치의 리프레시 제어 방법{Resistive memory device and method of controlling refresh of the same}
본 발명은 반도체 메모리 장치 및 시스템에 관한 것으로, 특히 저항성 메모리 장치, 이를 포함하는 메모리 시스템 및 저항성 메모리 장치의 리프레시 제어 방법에 관한 것이다.
데이터를 저장하기 위한 반도체 메모리 장치는 크게 휘발성(Volatile) 반도체 메모리 장치와 비휘발성(Nonvolatile) 반도체 메모리 장치가 있다. 휘발성 반도체 메모리 장치는 커패시터의 충전 또는 방전에 의해 데이터가 저장된다. DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory)등의 휘발성 반도체 메모리 장치는 전원이 인가되는 동안 저장된 데이터가 유지되며, 전원이 차단되면 데이터는 손실된다. 휘발성 메모리 장치는 주로 컴퓨터 등의 메인 메모리 장치로 사용된다.
저항성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 플래시 메모리 등의 저항성 반도체 메모리 장치는 컴퓨터, 휴대용 통신 기기 등 넓은 범위의 응용 기기에서 프로그램 및 데이터를 저장하는 데 사용된다.
차세대 메모리 장치로서는 상 변화 물질을 이용하는 PRAM(Phase Change Random Access Memory), 전이금속산화물(Complex Metal Oxide) 등의 가변 저항 물질을 이용한 RRAM(Resistive Random Access Memory)과 강자성체 물질을 이용한 MRAM(Magnetic Random Access Memory)등이 있다. 차세대 메모리 장치를 구성하는 물질들의 공통점은 전류 또는 전압의 크기 및/ 또는 방향에 따라서 그 저항 값이 가변되며, 전류 또는 전압이 차단되어도 그 저항값을 그대로 유지하는 비휘발성 특성을 가지며 일반적으로 리프레시가 필요 없다는 것이다.
그러나, 이런 저항성 메모리 장치의 경우에도 데이터 기입 동작 후 데이터 독출의 횟수 또는 주변 환경에 따라 데이터 신뢰성을 보장할 수 있는 기간이 짧아지거나 에러 비트가 발생할 확률이 높아지는 경우가 발생한다.
본 발명이 이루고자 하는 기술적 과제는, 리프레시 동작을 수행하여 데이터 신뢰성을 보장하기 위한 저항성 메모리 장치를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 메모리 셀 상태를 체크하여 리프레시 진입 시점을 판단할 수 있는 저항성 메모리 장치를 제공하는 것이다
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 저항성 메모리 장치를 포함하는 컴퓨터 시스템을 제공하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기와 같은 목적을 달성하기 위해, 본 발명의 일 실시 예에 따른 리프레시 제어 방법은 다수의 메모리 유닛으로 구분되는 메모리 셀 어레이를 포함하는 저항성 메모리 장치에서, 상기 다수의 메모리 유닛의 상태를 체크하기 위한 리프레시 리드를 수행하고 상기 리프레시 리드를 통해 독출된 데이터의 결과에 따라서 상기 다수의 메모리 유닛 각각에 대해서 리프레시 진입 판단 단계 및 상기 판단 결과에 따라 리프레시가 필요한 메모리 유닛에 대해서 리프레시를 수행하는 단계를 포함하며 상기 리프레시 리드의 기준은 노멀 리드보다 데이터를 독출하고자 하는 데이터의 산포와의 마진이 더 적은 것을 특징으로 한다.
상기 메모리 셀 어레이는 다수의 메모리 블록으로 구분되고, 상기 각 메모리 블록은 다수의 메모리 페이지로 구분되며, 상기 메모리 유닛은 적어도 하나의 메모리 블록 또는 적어도 하나의 메모리 페이지 단위로 설정될 수 있다.
상기 리프레시 진입 판단 단계는, 외부로부터 노멀 리드 명령을 수신하여 독출된 데이터를 제 1 레지스터에 저장하는 단계, 리프레시 제어부로부터 리프레시 리드 명령을 수신하여 독출된 데이터를 제 2 레지스터에 저장하는 단계, 상기 제 1 레지스터에 저장된 데이터와 상기 제 2 레지스터에 저장된 데이터를 비교하여 저장된 데이터가 서로 다른 비트인 테일 비트를 검출하는 단계 및 임계 값 이상의 테일 비트를 가지는 메모리 유닛에 대해서는 리프레시 진입이 필요하다고 판단하는 단계를 포함할 수 있다.
상기 다수의 메모리 유닛은 데이터를 저장하는 노멀 셀과 상기 메모리 유닛의 상태를 체크하기 위한 더미 셀로 구분되고. 상기 리프레시 진입 판단 단계는 상기 더미 셀에 대해서만 수행되고, 상기 판단 단계에 의해 리프레시 진입이 필요하다고 결정되면, 상기 더미셀을 포한하는 메모리 유닛에 대해 리프레시를 수행할 수 있다.
상기 리프레시 진입 판단 단계는, 리프레시 제어부로부터 리프레시 리드 명령을 수신하여 데이터를 독출하는 단계, 상기 독출된 데이터에 대해 에러 정정 체크를 하는 단계 및 상기 에러 정정 체크 시에 발견된 결함 비트 수가 임계 값 이상인 경우 리프레시 진입이 필요하다고 판단하는 단계를 포함할 수 있다.
상기와 같은 목적을 달성하기 위해, 본 발명의 일 실시 예에 따른 메모리 장치는 다수의 메모리 유닛을 포함하는 저항성 메모리 셀 어레이, 상기 메모리 유닛의 상태를 체크하기 위한 리프레시 리드 동작을 제어하고, 상기 리프레시 리드를 통해 독출된 결과를 바탕으로 각각의 메모리 유닛에 대해 리프레시 진입여부를 판단하는 리프레시 제어부 및 상기 리프레시 제어부의 명령에 따라 데이터를 독출 하기 위한 기준을 변경할 수 있는 독출 회로를 포함할 수 있다.
상기 저항성 메모리 장치는, 외부로부터 노멀 리드 명령이 수신 시에는 데이터를 독출하기 위한 제 1 기준저항을 이용하고, 상기 리프레시 제어부로부터 상기 리프레시 리드 명령 수신 시에는 리프레시 진입을 판단하기 위한 제 2 기준저항을 이용할 수 있다.
상기 메모리 장치는, 메모리 유닛에서 제 1 기준저항에 의해 독출된 데이터를 저장하는 제 1 레지스터, 상기 메모리 유닛에서 제 2 기준저항에 의해 독출된 데이터를 저장하는 제 2 레지스터 및 상기 제 1 및 제 2 레지스터에 저장된 데이터 값을 비교하는 레지스터 비교부를 더 포함할 수 있다. 상기 레지스터 비교부에 의해 제 1 레지스터에 저장된 데이터와 제 2 레지스터에 저장된 데이터를 비교한 결과, 양 데이터가 서로 다른 비트인 테일 비트의 수가 임계 값을 넘는 경우에는, 상기 메모리 유닛에 대해 리프레시 동작을 수행할 수 있다.
상기와 같은 목적을 달성하기 위해, 본 발명의 일 실시 예에 따른 컴퓨터 시스템은 중앙처리장치, 다수의 메모리 유닛으로 구분되는 저항성 메모리 셀 어레이를 포함하는 저항성 메모리 장치 및 상기 중앙처리 장치의 제어에 따라 상기 저항성 메모리 장치를 제어하는 메모리 컨트롤러를 구비하며, 상기 메모리 컨트롤러는 상기 중앙처리장치의 제어로 노멀 리드를 수행하여 독출된 데이터를 저장하는 버퍼부, 상기 노멀 리드 보다 데이터를 독출하려는 셀 산포와의 마진이 더 적은 리프레시 리드를 수행토록 하는 리프레시 리드 명령어와 리프레시를 수행토록 하는 리프레시 명령어를 생성하는 리프레시 명령어 발생부 및 상기 리프레시 리드 통해 독출된 결과를 바탕으로 각각의 메모리 유닛에 대해 리프레시 진입여부를 판단하는 리프레시 제어부를 구비하는 메모리 컨트롤러를 포함할 수 있다.
본 발명의 일 실시 예에 따른 저항성 메모리 장치 및 메모리 시스템의 리프레시 제어 방법은, 주기적 및/또는 비주기적으로 리프레시 진입 시점을 판단하여 불필요한 동작은 최소로 하면서도 데이터의 신뢰성은 향상 시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 저항성 메모리 장치의 리프레시 동작 방법을 나타내는 순서도 이다.
도 2는 본 발명의 일 실시 예에 따른 메모리 장치의 블록도 이다.
도 3은 본 발명의 일 실시 예에 따른 저항성 메모리 장치의 저항 산포를 나타낸 그래프 이다.
도 4a 내지 도4c는 본 발명의 다른 실시 예에 따른 저항성 메모리 장치의 저항 산포를 나타낸 그래프 이다.
도 5는 도 2의 “L” 부분에 대한 상세 회로도이다.
도 6은 도 5의 기준전류발생기에 대한 상세 회로도 이다.
도 7a 및 도 7b는 도 2의 독출 회로에 대한 타이밍 도이다.
도 8은 도 2의 “N” 부분에 대한 다른 실시 예를 나타내는 블록도이다.
도 9는 도 8의 다른 실시 예에 따른 저항성 메모리 장치의 리프레시 동작 방법을 나타내는 순서도 이다.
도 10은 도 2의 “N” 부분에 대한 다른 실시 예를 나타내는 블록도이다.
도 11 내지 도 12는 본 발명의 또 다른 실시 예에 따른 저항성 메모리 장치의 리프레시 동작 방법을 나타내는 순서도 이다.
도 13은 본 발명의 일 실시 예에 따른 컴퓨터 시스템의 블록도이다.
도 14는 본 발명의 다른 실시 예에 따른 메모리 셀 어레이를 나타내는 블록도이다.
도 15는 더미 셀을 포함하는 메모리 장치의 리프레시 동작 방법에 관한 순서도이다.
도 16은 본 발명의 다른 실시 예에 따른 정보처리 시스템의 블록도이다.
도 17은 본 발명의 일 실시 예에 따른 메모리 카드의 일 예를 나타내는 블록도이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시 예에 따른 저항성 메모리 장치의 리프레시 동작 방법을 나타내는 순서도 이다. DRAM은 주기적으로 리프레시 동작이 필요하지만 RRAM, PRAM 과 같은 저항성 메모리 장치는 일반적으로 리프레시 동작을 필요로 하지 않는다. 하지만, 오랜 시간이 경과되거나 데이터 독출을 빈번하게 하다 보면 저항성 메모리 장치도 데이터를 손실할 위험이 있다.
도 1을 참고하면, 메모리 장치는 저항성 메모리 셀 어레이에 데이터의 결함 비트 검출 또는 셀 상태를 파악하기 위한 데이터 독출(read) 동작을 수행한다(S11). 상기 데이터 독출에 의해 상기 메모리 셀 어레이에 리프레시가 필요한지를 판단한다(S12). 상기 판단과정은 각각 다른 독출 기준으로 나온 복수의 데이터 값을 비교하거나, ECC 체크 등을 이용할 수 있다. 리프레시 여부 혹은 시점을 판단하는 구체적인 스킴에 대해서는 다양한 실시예를 참조하여 상세히 후술한다. 상기 리프레시 여부의 판단과정에서 리프레시가 필요하다고 결정되면, 해당 메모리 셀 어레이에 한해서만 다시 리프레시를 진행하며, 그렇지 않은 경우 상기 동작을 종료한다(S13).
도 2는 본 발명의 일 실시 예에 따른 메모리 장치의 블록도 이다. 도 2를 참조하면, 본 발명의 일 실시 예에 따른 메모리 장치는 메모리 셀 어레이(200), 선택회로(210), 컬럼 디코더(270), 로우 디코더 및 드라이버(260), 어드레스 레지스터(280), 기입/ 독출회로(220), 아날로그/로직 회로부(240) 및 제어 로직부(300)를 포함할 수 있다.
상기 메모리 장치는 한 층의 메모리 셀 어레이(200) 만으로 구현될 수 있으며, 복수개의 메모리 셀 어레이를 3차원으로 적층하여 구현할 수도 있다. 메모리 셀 어레이(200)는 다수의 비트 라인들(BLi, i는 자연수), 다수의 워드 라인들(WLj,j는 자연수), 및 다수의 저항성 메모리 셀들을 포함한다. 상기 메모리 셀 어레이는 다수의 메모리 블록으로 구분되고, 상기 각 메모리 블록은 다수의 메모리 페이지로 구분될 수 있다.
또한 메모리 셀 어레이는 본 발명의 실시예에서 리프레시 진입의 판단 기준이 되는 다수(2이상)의 메모리 유닛을 포함한다. 즉, 본 발명의 실시예에서는 메모리 유닛 단위로 리프레시 진입 여부를 판단하여 리프레시를 수행할 수 있다. 메모리 유닛은 메모리 블록 또는 메모리 페이지 단위로 구분되거나 이들 복수로 그룹핑하여 설정될 수 있다.
로우 디코더(260)는 어드레스 레지스터(280)로부터 출력된 로우 어드레스를 디코딩하여 다수의 워드 라인들(WLj) 중에서 적어도 하나의 워드 라인(또는, 행)을 선택할 수 있다. 컬럼 디코더(270)는 어드레스 레지스터(280)로부터 출력된 컬럼 어드레스를 디코딩하여 다수의 비트 라인들(BLi) 중에서 적어도 하나의 비트 라인(또는, 컬럼)을 선택할 수 있다.
기입/ 독출 회로(220)는 저항성성 메모리 셀에 데이터를 기입하거나, 상기 저항성 메모리 셀에 저장된 데이터의 검증 독출(verify read), 또는 독출(read)을 할 수 있다.
제어 로직부(300)은 리프레시 제어부(310) 및 커멘트 디코더(320)를 포함한다. 리프레시 제어부(310)는 카운터(미도시)를 포함하여 일정주기마다 리프레시 리드를 하도록 제어할 수 있다. 이때 리프레시 리드의 주기는 외부로부터 수신된 리프레시 리드 명령어에 의할 수도 있다. 또한 온도 센서(290)로부터 전달되는 온도 정보에 의해 리프레시 리드의 주기가 조절될 수 있다. 예컨대, 상기 메모리 장치가 낮은 온도 일 때보다 높은 온도 일 때 상기 리프레시 리드의 주기가 짧아져, 리프레시 리드가 더 빈번하게 수행될 수 있다.
상기 리프레시 제어부(310)로부터 리프레시 리드 명령을 받은 아날로그/ 로직 회로부(240)는 적절한 기준 리드 값을 선정하여, 독출 회로에 전송한다. 독출 회로는 특정 메모리 유닛의 데이터를 읽을 수 있다. 상기 독출된 데이터를 바탕으로 다시 리프레시 제어부(310)에서 리프레시 여부를 판단한다. 상기 판단 결과를 기입/독출 회로(220)에 전달하여 해당 메모리 유닛에 대해 리프레시를 수행한다. 해당 메모리 유닛의 리프레시는 해당 메모리 유닛에 저장된 데이터를 독출한 후 독출된 데이터를 재기입함으로써 수행될 수 있다.
이때 리프레시 리드 및 리프레시 될 메모리 유닛의 주소는 어드레스 레지스터(280)로 전달되어 컬럼 디코더(270)및 로우 디코더(260)로 전송된다. 도 3은 본 발명의 일 실시 예에 따른 메모리 장치의 셀 산포를 나타내는 그래프이다. 특히, 도 3은 메모리 장치가 저항성 메모리 셀을 포함하는 경우의 저항 산포를 나타낸다. 도 2의 저항성 메모리 셀은 저항성 물질 소자의 저항 값을 이용하여 한 비트 또는 그 이상의 비트들을 저장할 수 있다.
예컨대, 고 저항 값을 갖도록 프로그램 된 저항성 메모리 소자는 논리 "1" 데이터 비트 값을 표현할 수 있다. 저 저항 값을 갖도록 프로그램 된 저항성 메모리 소자는 논리 "0" 데이터 비트 값을 표현할 수 있다.
메모리 셀에 데이터가 기입된 이후 일정 시간이 경과하거나 반복적인 스트레스를 받으면 저항 산포가 점점 넓게 퍼지는 경향을 보인다. 특히 약한 셀의 경우 이런 경향이 두드러져서 셀 산포의 밑 부분이 테일(tail)지는 현상이 나타난다.
이 때 데이터 값을 판단하는 제 1 기준저항(ND)으로 데이터를 독출하는 것을 노멀 리드라 하고, 제 1 기준저항(ND)보다 산포와의 마진이 적은 제 2 기준 저항(SD)으로 이용하는 것을 리프레시 리드라고 한다. 상기 제 1 기준저항(ND)을 읽었을 때는 데이터 결함이 발생하지 않았지만 그보다 마진이 적은 제 2 기준저항(SD)으로 읽었을 때 데이터가 에러가 나는 셀은 시간이 경과하면 결함이 될 확률이 크므로, 이런 비트를 테일 비트라고 정의한다.
도 4a 내지 도4c는 저항성 메모리 장치의 저항 산포를 나타낸 그래프 이다. 데이터 독출을 반복하면 특정 방향으로 셀 산포가 이동하는 경향이 발생한다.
도 4a를 참조하면, 시간 또는 스트레스에 따라 오른쪽 방향으로 테일지는 경향을 나타내는 셀 산포의 경우, 제 1 기준저항(ND)보다 저항이 더 낮은 제 2 기준저항(SD)으로 테일 비트를 검출할 수 있다.
같은 방법으로, 도 4b를 참조하면 셀 산포가 왼쪽으로 테일지는 경향이 발생하는 경우에는 제 1 기준저항(ND)보다 저항이 더 높은 제 2기준 저항(SD)을 이용하여 리프레시 리드를 한다.
도 4c는 셀 산포가 양쪽 방향으로 넓게 퍼지는 경향을 보여주고 있으므로, 제 1 기준저항(ND)에 마진을 각각 두어서 리프레시 리드를 수행하도록 할 수 있다.
도 5는 도 2의 “L” 부분에 대한 상세 회로도이다.
도 2 및 도 5를 참조하면 행 어드레스(XADD)에 기초하여 선택된 하나의 워드라인(WLj)과 열 어드레스(YADD)에 기초하여 선택된 하나의 비트라인(BLi)에 연결된 하나의 메모리 셀(20)이 도시되어 있다.
저항성 메모리 셀(20)들 각각은 저항성 메모리 소자(21), 및 저항성 메모리 소자(21)에 흐르는 전류를 제어하기 위한 액세스 장치(access device, 22)를 포함할 수 있다. 구현 예들에 따라, 저항성 메모리 소자(21)는 메모리 셀, 또는 메모리 물질(memory material)이라고도 불린다.
또한, 다수의 저항성 메모리 셀들(20) 각각은 PRAM(Phase Change Random Access Memory) 또는 RRAM(Resistive Random Access Memory)으로 구현될 수 있다.
격리 장치(isolation device)라고도 불리는 액세스 장치(22)는 다이오드-타입, MOSFET-타입, 또는 BJT-타입으로 구현될 수 있다. 본 명세서에서는 설명의 편의를 위하여 다이오드-타입의 액세스 장치(22)를 도시하나, 본 발명의 실시 예가 다이오드-타입에 한정되는 것은 아니다.
컬럼 디코더(270)에 의해 메모리 셀(20)과 연결되는 비트라인을 선택하는 선택회로(210)와 기입/ 독출 회로(220)가 연결된다.
기입/ 독출 회로(220)는 데이터를 저장하기 위한 기입 회로(225)와 메모리 셀(20)에 저장된 데이터를 독출하기 위한 독출 회로(223)을 포함할 수 있다.
기입 회로(225)는 제 1 내지 제 4 트랜지스터(T51, T52, T53, T54)를 포함하여 구현될 수 있다. 기입 인에이블 신호(WEN)이 논리 하이로 활성화되면 제 1 트랜지스터(T51)가 턴온되고 기입 회로(225)와 비트라인(BLi)이 전기적으로 연결된다. 제 2 및 제 3 트랜지스터들(T52, T53)은 전류 미러 구조를 형성하고 제 4 트랜지스터(T54)의 게이트에 인가되는 바이어스 전압(VB)에 응답하여 셋 전압(Vset) 또는 리셋 전압(Vreset)이 저항성 메모리 셀(20)에 인가된다. 독출 회로(223)는 제 1 내지 제 3 트랜지스터(T31, T32, T33) 및 센스 증폭기(S/A)를 포함하여 구현될 수 있다. 독출 인에이블 신호(REN)가 논리 하이로 활성화되면 제 1 트랜지스터(T31)가 턴온되어 독출회로(223)과 비트라인(BLi)이 전기적으로 연결된다. 방전신호(DIS)가 논리 하이로 활성화되면, 제 3 트랜지스터(T53)가 턴온되고 비트라인(BLi)이 접지 전압으로 초기화 될 수 있다.
프리차지 신호(PRE)가 논리 로우로 활성화되면, 제 2 트랜지스터(T32)가 턴온되고 비트라인(BLi)이 프리차지 전압(VPRE)으로 충전될 수 있다. 센스증폭기(S/A)는 독출된 전압(Vr)과 기준전압(Vref)를 비교하여 메모리 셀(20)이 온 상태 또는 오프 상태인지를 나타내는 출력 비트(DOi)를 발생한다.
도 6은 도 5의 기준전류발생기의 일 구현예를 나타내는 회로도 이다. 도 2의 리프레시 제어부(310)로부터 아날로그/로직 회로부(240)에 전달된 명령에 따라 최종적으로 리프레시 리드의 기준 저항을 조절한다. 도 5 및 도 6을 참조하면 리프레시 제어부(310)로부터 제 1 기준 전압(Vrci)이 아날로그/로직 회로부(240)의 기준전류발생기(241)에 전달된다. 기준전류발생기(241)는 제 1 기준 전압(Vrci)을 받아 피드백 전압(V_FB)과 비교하여 제 1 트랜지스터(T40)을 턴 온 하거나 턴 오프 하여 프리차지 신호(PRE)의 전압을 조절한다.이 때, 피드백 전압(V_FB)은 Ra 와 Rb의 가변 저항비율에 따라 달라질 수 있으며, 상기 가변저항은 리프레시 제어부(310)로부터 전송되는 제어신호(CON_Ra, CON_Rb)에 의해 조절된다. 결국, Ra 와 Rb의 가변 저항비율이 조절함으로써, 피드백 전압(V_FB)이 변경하고, 이에 따라 프리차지 신호(PRE)의 전압을 조절함으로써, 궁극적으로 리프레시 리드의 기준 저항을 조절할 수 있다.
도 7a 및 도 7b는 도 2의 독출 회로에 대한 타이밍 도이다. 구체적으로 도 7a는 프리차지 신호(PRE)를 이용하여 기준저항 레벨을 조정하는 경우의 독출회로의 개략적인 동작 타이밍 도이며, 도 7b는 레퍼런스 전압(Vref)을 이용하여 기준저항 레벨을 조정하는 경우의 독출 회로의 개략적인 동작 타이밍도이다.
먼저, 도 5 및 도 7a를 참조하면, 선택신호(Yi)로 논리 하이로 활성화되고, 독출 인에이블 신호(REN)도 논리 하이로 활성화 되면 독출 회로(223)와 메모리 셀(20)이 전기적으로 연결된다.
방전 구간(Discharge)에서 방전 신호(DIS)가 논리 하이로 활성화되면 독출 회로(223)의 제3 트랜지스터(T33)가 턴온되고 비트라인(BLi)이 접지 전압으로 초기화된다. 프리차지 구간(Precharge)에서 프리차지 신호(PRE)가 논리 로우로 활성화되면, 제2 트랜지스터(T52)가 턴온되고 비트라인(BLi)이 프리차지 전압(VPRE)으로 충전된다. 이때 기준 전류 발생기(241)에 의해 프리차지 신호(PRE)의 레벨(A, B)이 조절 가능하며, 프리차지 신호(PRE)의 레벨이 높을수록 데이터 독출의 기준이 되는 기준 저항이 낮아진다. 예를 들어, 도 3에서 노멀 리드를 위한 제 1 기준저항(ND)이 리프레시 리드를 하기 위한 제 2 기준저항(SD)보다 낮으므로, 제 1 기준저항을 독출하기 위한 프리차지 신호의 레벨(A)은 제 2 기준 저항(SD)으로 데이터를 독출하기 위한 프리차지 신호의 레벨(B)보다 높도록 제어할 수 있다. 그러나 이에 한정되는 것은 아니고, 도 4와 같이 셀 저항 산포의 유형이 달라질 수 있으므로 제 1 기준 저항(ND)과 제 2 기준저항(SD)에 따라 프리차지 신호(PRE)를 조절할 수 있다.
디벨롭 구간(Development)에서 프리차지 신호(PRE)가 논리 하이로 비활성화되면 프리차지 전압(VPRE)이 차단되고 저항성 소자(20)를 통하여 접지된 워드라인(WLi)과 전기적으로 연결된 비트라인(BLi)의 전압이 강하한다. 이때 저항이 큰 오프 상태의 메모리 셀에 연결된 비트라인의 전압은 서서히 강하하고 저항이 작은 온 상태의 메모리 셀에 연결된 비트라인의 전압은 비교적 빠르게 강하한다. 또한 프리차지 신호(PRE_A)의 레벨이 크면 비트라인에 전달되는 전류가 적으므로 메모리 셀에 연결된 비트라인의 전압은 비교적 빠르게 강하하고, 프리차지 신호(PRE_B)가 작으면 메모리 셀에 연결된 비트라인의 전압은 서서히 강하한다. 센싱 구간(Sensing)에서는 독출 인에이블 신호(REN)가 논리 로우로 비활성화되어 비트라인(BLi)과 독출 회로(223)가 전기적으로 차단되고 이 때 센스증폭기(S/A)의 제1 단자의 전압이 독출 전압(Vr)이 된다. 센스 증폭기(S/A)의 제2 단자에는 셋 기입 동작 또는 리셋 기입 동작 여부에 따라 셋 검증 전압 또는 리셋 검증 전압이 기준 전압(Vref)으로서 제공된다. 센스 증폭기(S/A)는 독출 전압(Vr)과 검증 전압(Vref)을 비교하여 메모리 셀에 저장된 데이터를 독출한다. 센스 증폭기(S/A)로부터 출력된 데이터는 래치에 저장될 수 있다.
도 7b의 타이밍도는 도 7a와 유사하나 다른 점은, 도 7a의 실시예는 프리차지 신호(PRE)를 조절함으로써 리프레시 리드와 노멀 리드의 기준 저항을 제어하는데 반하여, 도 7b의 실시예는 센스 증폭기(S/A)의 제 2 단자에 들어가는 기준전압(Vref)의 레벨(a,b,c) 차이로 리프레시 리드와 노멀 리드와의 기준 저항을 제어한다는 점이다.
도 8은 본 발명의 다른 실시 예에 따른 기입/독출 회로 및 복수의 레지스터를 나타내는 블록도이며, 도 9는 상기 실시 예에 저항성 메모리 장치의 리프레시 동작 방법을 나타내는 순서도 이다.
도 8은 도 2의 “M”부분에 대한 다른 실시 예를 나타내는 회로도이다. 메모리 셀 어레이(200)과 인접하게 위치하는 기입/독출 회로(220)는 복수의 레지스터(401 내지 402) 및 레지스터 비교부(comparator _403)를 더 포함할 수 있다. 상기 복수의 레지스터(401 내지 402) 는 노멀 리드(Normal read)나 리프레시 리드(Refresh read)에 의해 독출된 데이터를 저장할 뿐만 아니라 캐시(cache) 및 기입 버퍼(write buffer)의 용도로 유연하게 사용될 수 있다. 복수의 레지스터(401, 402)들에 저장되었던 데이터들은 데이터 입출력 부(230)을 통해 외부에 전달된다. 상기 레지스터 비교부(403)는 독출 된 데이터들을 비교하여 비교 결과를 출력함으로써 리프레시 제어부(310)가 리프레시 수행 여부를 판단하도록 할 수 있다.
도 9는 복수의 레지스터를 이용하여 데이터의 결함 여부를 판단하는 동작방법에 대한 순서도이다. 도 9에 도시된 방법은 도 8에 도시된 회로를 이용하여 수행될 수 있다. 도 8 및 도 9를 참조하면, 호스트로부터 명령어를 받아 제 1 기준 저항(ND)으로 노멀 리드를 수행할 때, 메모리 유닛으로부터 독출 된 데이터들을 메모리 셀 어레이에 인접하게 위치한 복수의 레지스터 중 적어도 하나인, 제 1 레지스터(401)에 저장한다(S21). 더불어, 메모리 시스템이 온/오프 되거나 대기 모드(idle time) 시, 혹은 시스템 내에 미리 설정된 일정 주기마다 제 2 기준 저항(RD)으로 리프레시 리드를 수행한 후에 독출된 메모리 블록의 데이터들은 제 2 레지스터(402)에 저장한다(S22). 상기 복수의 레지스터(401, 402)에 각각 저장된 데이터들의 동일 여부를 레지스터 비교 부(403)에서 비교한다(S23).
제 1 레지스터(401)와 제 2 레지스터(402)에 저장된 데이터 중 다른 값을 가지는 데이터를 테일 비트(Tail bit)라고 하며 임계 값(P, P는 자연수) 이상의 테일 비트를 가지는 메모리 유닛에 대해서만 리프레시를 수행한다(S24, S25). 예를 들어, 제1 레지스터(401)에 저장된 데이터, 즉 노멀 리드를 통해 독출된 데이터가 '0000111100001111'이고, 제2 레지스터(402)에 저장된 데이터, 즉 리프레시 리드를 통해 독출된 데이터가 '0000111100000000'이라면, 테일 비트의 수는 4비트이다. 이 때, 미리 설정된 임계값(P)이 3이라면, 테일 비트의 수가 임계값 보다 크므로, 해당 메모리 유닛에 대해 리프레시가 수행된다.
결함 비트나 테일 비트가 적으면 따로 리프레시를 수행하지 않고 과정을 마친다.
이 때, 메모리 유닛의 단위는 페이지(Page) 또는 블록(Block) 단위로 유연하게 그룹화될 수 있으며 이에 따라 기준이 되는 테일 비트도 변경될 수 있다. 예를 들어, 어느 한 페이지를 메모리 유닛으로 정의할 때, 테일 비트가 4비트 이상 검출되면, 해당 메모리 유닛에 한해 리프레시가 수행될 수 있다.
도 10은 본 발명의 다른 실시 예에 따른 리프레시 제어부를 나타내는 블록도이며, 도 11 내지 도 12는 상기 실시 예에 저항성 메모리 장치의 리프레시 동작 방법을 나타내는 순서도 이다.
도 10은 도 2의 “N” 부분 중에서 리프레시 제어부에 대한 블록도이다. 카운터(301)를 포함하는 리프레시 제어부(310)는 주기에 따라 리프레시 리드를 수행할 수 있다. 이 때, 주기는 외부로부터 명령을 통해 설정될 수 있고, 또한 온도 센서부(290)에 의해 조절될 수 있다. 또한 리프레시는 외부로부터의 리프레시 리드나 리프레시에 대한 명령을 통해 이루어질 수도 있다.
더불어, ECC엔진(330)을 통해 결함여부를 체크하고 이를 리프레시 리드 수행 여부의 판단에 반영할 수 있다.
ECC 엔진(330)을 구비하는 메모리 시스템은 일반적인 데이터를 저장하는 데이터 영역 및 ECC 코드를 저장하는 ECC 영역으로 구분된 메모리 셀 어레이(200)를 포함한다. ECC 엔진(330)은 데이터가 기입될 때 데이터에 대응되는 ECC 코드를 발생하고, 데이터가 독출될 때 ECC 영역에 저장된 ECC 코드를 함께 독출하여 오류 검출을 위한 ECC연산을 수행한다.
도 11 내지 도 12는 본 발명의 또 다른 실시 예에 따른 저항성 메모리 장치의 리프레시 동작 방법을 나타내는 순서도 이다. 상기 실시 예에서는 복수의 레지스터가 아닌 ECC 체크를 통해 리프레시 동작 진입 여부를 결정한다.
도 11을 참조하면, 메모리 시스템이 온/오프 되거나 대기 모드(idle time) 시, 혹은 시스템 내에 미리 설정된 일정 주기마다 리프레시 리드를 수행한다(S31). 리프레시 리드를 통해 독출 된 메모리 블록의 데이터에 대해서 ECC 체크를 통해 결함 여부를 판단한다(S32). 이 때, 리프레시 리드는 노멀 리드의 기준 저항 값보다 독출하려는 데이터의 산포로부터 마진이 작다. 이 경우, 결함 비트는 아니지만 향후 에러가 날 가능성이 높은 테일 비트(tail bit)를 검출할 수 있다. 테일 비트의 개수가 Q비트(Q는 자연수) 이상일 때 해당 메모리 셀 어레이에 리프레시를 수행한다(S33, S34).
이 때, 메모리 유닛의 단위는 페이지(Page), 블록(Block) 또는 뱅크(Bank) 단위 등으로 유연하게 그룹화될 수 있으며 이에 따라 기준이 되는 Q비트도 변경된다. 예를 들어, 메모리 유닛을 1 페이지라고 하면 해당 메모리 용량은 2Kbyte 내지 16Kbyte 가 될 수 있다. 상기 메모리 유닛에 4비트 에러를 커버하는 ECC를 사용하면, 적정한 Q비트의 수는 2 또는 4 이다. 이 경우 메모리 유닛의 테일 비트가 2 또는 4 비트 이상 검출되었을 경우 해당 메모리 유닛에 한해 리프레시가 수행된다. 다른 실시 예로 6비트-ECC를 사용하는 경우의 적정한 Q비트의 수는 3 또는 6개 일 수 있다.
도 12를 참조하면, 메모리 장치는 호스트로부터 명령어를 받으면 메모리 유닛에 노멀 리드를 수행한다(S41). 노멀 리드를 통해 독출 된 메모리 유닛의 데이터에 대해서 ECC 체크를 통해 결함 여부를 판단한다(S42). 에러 비트의 개수가 R비트(R은 자연수) 이상일 때 해당 메모리 유닛에 리프레시를 수행한다(S43, S44)
이 때, 메모리 유닛의 단위는 페이지(Page), 블록(Block) 또는 뱅크(Bank) 단위 등으로 유연하게 그룹화될 수 있으며 이에 따라 기준이 되는 R비트의 개수도 변경된다. 예를 들어, 메모리 유닛을 1 페이지 단위라고 하면 해당 메모리 용량은 2Kbyte 내지 16Kbyte 가 될 수 있다. 상기 메모리 유닛에 4비트 에러를 커버하는 ECC를 사용하면, 적정한 R 비트는 1 또는 2개 이다. 이 경우 메모리 유닛에 에러 비트가 1 또는 2 비트 이상 검출되면, 리프레시 제어부는 상기 메모리 유닛에 대해 리프레시를 수행한다. 만약, 6비트 에러를 커버하는 ECC를 사용하면, 적정한 R 비트의 수는 2 또는 3개이다.
여기에서, Q는 결함비트 될 가능성이 있는 테일 비트도 포함하는 임의의 수이고, R은 이미 에러가 난 결함비트의 기준이 되는 임의의 수이기 때문에, 일반적으로 Q는 R보다 큰 수이다.
도 13은 본 발명의 일 실시 예에 따른 컴퓨터 시스템의 블록도이다. 컴퓨터 시스템(700)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
컴퓨터 시스템(700)은 중앙처리장치(730), 메모리 컨트롤러(720) 및 저항성 메모리 장치(710)를 포함한다. 중앙처리장치(730)와 메모리 컨트롤러(720)는 버스(740)를 통해 상호 소통된다.
메모리 컨트롤러(720)는 중앙처리장치(730)와 비 휘발성 메모리(710) 사이에 입출력 되는 데이터를 저장하는 버퍼부(721), ECC 엔진(722) 및 리프레시 제어부(723)를 구비한다. 상기 입출력 되는 데이터에 대해 ECC 엔진(ECC engine_722)을 이용하여 결함여부를 체크한다. 이 때, 저항성 메모리 장치(710)가 일정 수 이상의 결함 비트를 가지고 있으면, 리프레시 제어부(Refresh controller_ 723)는 상기 저항성 메모리 장치(710)의 리프레시를 수행한다. 리프레시 명령어 발생부 (Refresh Command Generator_724) 및 어드레스/명령어 발생부 (Address/Command Generator_725)는 어드레스(ADD) 및 명령어(CMD)를 비 휘발성 메모리(710)에 전송한다..
도 14는 본 발명의 다른 실시 예에 따른 메모리 셀 어레이를 나타내는 블록도이며, 도 15는 도 14에 도시된 실시 예에 따른 저항성 메모리 장치의 리프레시 동작 방법을 나타내는 순서도 이다.
도 14는 도 2의 메모리 셀 어레이(200)에 대한 또 다른 실시 예이다. 상기 메모리 셀 어레이는 다수의 메모리 블록으로 구분되고, 각 메모리 블록은 다수의 메모리 페이지로 구분될 수 있다. 또한 메모리 셀 어레이는 본 발명에서 리프레시 진입의 판단 기준이 되는 메모리 유닛을 포함한다. 메모리 유닛은 메모리 블록 또는 상기 메모리 페이지 단위로 구분되거나 이들 복수로 그룹핑하여 설정될 수 있다.
메모리 유닛은 데이터를 저장하기 위한 노멀 셀(520)과 데이터 신뢰성을 체크하기 위한 더미 셀(510)로 구분된다. 메모리 유닛의 단위에 따라 더미 셀(510)의 개수도 달라진다.
도 14와 도 15를 참조하면, 데이터의 입/출력과 별개로 더미 셀(510)에 특정 패턴의 데이터를 기입한 후 주기적으로 리프레시 리드 동작을 수행한다(S51). 해당 메모리 유닛에 대해 리프레시 수행의 필요 여부를 판단한다. 예를 들어, ECC 체크나 복수의 레지스터에 저장된 데이터를 비교하여 더미 셀(510)의 결함이 발견되면 리프레시 수행이 필요하다고 판단할 수 있다(S52). 상기 판단 결과에 기초하여, 메모리 유닛의 노멀 셀(520)과 더미 셀(510)에 대해서 리프레시를 수행할 수 있다(S53).
도 16은 본 발명에 따른 저항성 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 16을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 저항성 메모리 장치(810)를 장착된다. 본 발명에 따른 정보 처리 시스템(800)은 저항성 메모리 장치(810)와 호스트(HOST_820)로 구분된다. 호스트(820)는 각각 시스템 버스(880)에 전기적으로 연결된 메모리 컨트롤러 (870), 중앙처리장치(860), ECC(830), 임베디드 비휘발성 메모리(840), 램(850)을 포함한다. 저항성 메모리 장치(810)에는 중앙처리장치(860)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다.
저항성 메모리 장치(810) 에 저장된 데이터를 독출하기 위해, 중앙처리장치(860)에서 데이터 입출력 명령이나 리프레시 리드 명령어(Refresh read CMD)를 저항성 메모리 장치(810)에 전송한다. 이 때, 호스트(820)에 위치한 ECC(830)가 메모리 데이터의 결함여부를 판단한다. ECC(830)에 의해 발견된 데이터 결함정보는 시스템버스를 통해 중앙처리장치(860)로 보내진다.
중앙처리장치(860)에서는 상기 데이터 결함 정보를 바탕으로 리프레시 수행여부를 판단한다. 만약, 비 휘발성 메모리 장치가 일정 수준 이상의 결함 비트를 가지고 있으면, 중앙처리장치(860)는 리프레시 명령어(Refresh CMD)를 비 휘발성 메모리 장치에 전달한다.
도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(800)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 17은 본 발명의 일 실시 예에 따른 메모리 카드의 일 예를 나타내는 블록도이다. 본 발명에 따른 메모리 카드(900)는 호스트(Host)와 저항성 메모리 장치(910) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(920)를 포함한다.
RAM(930)은 중앙처리장치(970)의 동작 메모리로써 사용된다. 호스트 인터페이스(950)는 메모리 카드(900)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. ECC(940)는 저항성 메모리 장치(910)로부터 독출된 데이터에 포함되는 결함을 검출 및 정정한다. 상기 저항성 메모리 장치(910)가 가지는 결함비트의 개수가 일정 개수 인 경우, 리프레시 수행할 수 있다. 메모리 인터페이스(960)는 본 발명의 저항성 메모리 장치(910)와 인터페이싱 한다. 중앙처리장치(970)는 메모리 컨트롤러(920)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(900)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
메모리 셀 어레이:200
선택회로:210
기입/ 독출회로:220
데이터 입출력부:230
아날로그/로직 회로부:240
로우 디코더 및 드라이버:260
컬럼 디코더:270
어드레스 레지스터:280
온도 센서:290
제어 로직부:300
리프레시 제어부:310
커멘트 디코더:320
ECC엔진:330
컴퓨터 시스템:700
저항성 메모리 장치:710
메모리 컨트롤러:720
중앙처리장치:730

Claims (30)

  1. 다수의 메모리 유닛으로 구분되는 메모리 셀 어레이를 포함하는 저항성 메모리 장치에서,
    상기 다수의 메모리 유닛의 상태를 체크하기 위한 리프레시 리드를 수행하고, 상기 리프레시 리드를 통해 독출된 데이터의 결과에 따라서 상기 다수의 메모리 유닛 각각에 대해서 리프레시 진입을 판단하는 단계; 및
    상기 판단 결과에 따라 리프레시가 필요한 메모리 유닛에 대해서 리프레시를 수행하는 단계를 포함하며,
    상기 리프레시 리드의 기준은 노멀 리드의 기준보다 독출하고자 하는 데이터의 산포와의 마진이 더 적은 것을 특징으로 하는 저항성 메모리 장치의 리프레시 제어 방법.
  2. 제1항에 있어서, 상기 메모리 셀 어레이는 다수의 메모리 블록으로 구분되고, 상기 각 메모리 블록은 다수의 메모리 페이지로 구분되며,
    상기 메모리 유닛은 적어도 하나의 메모리 블록 또는 적어도 하나의 메모리 페이지 단위로 설정될 수 있는 것을 특징으로 하는 저항성 메모리 장치의 리프레시 제어 방법.
  3. 제1항에 있어서, 상기 리프레시 리드는 상기 저항성 메모리 장치를 포함하는 메모리 시스템의 전원의 온 오프시, 수면 모드(Idle mode) 동안, 외부 명령어를 수신했을 때 및 일정 주기마다 중 적어도 하나의 시점에 수행되는 것을 특징으로 하는 저항성 메모리 장치의 리프레시 제어 방법.
  4. 제3항에 있어서, 상기 리프레시 리드는 상기 메모리 장치가 낮은 온도 일 때보다 높은 온도 일 때 더 빈번하게 수행되는 것을 특징으로 하는 저항성 메모리 장치의 리프레시 제어 방법.
  5. 제 1 항에 있어서, 복수 개의 메모리 셀 어레이 층들이 3차원 적층구조를 가지는 저항성 메모리 장치의 리프레쉬 제어 방법.
  6. 제1항에 있어서,
    상기 리프레시 리드의 기준과 상기 노멀 리드의 기준은 각각 저항 값이며,
    상기 리프레시 리드의 기준 저항은 메모리 셀의 산포 모양이나 상태에 따라 달라질 수 있는 저항성 메모리 장치의 리프레시 제어 방법.
  7. 제1항에 있어서, 상기 저항성 메모리 장치는, 외부로부터 노멀 리드 명령이 수신 시에는 데이터를 독출하기 위한 제 1 기준저항을 이용하고,
    리프레시 제어부로부터 리프레시 리드 명령 수신 시에는 리프레시 진입을 판단하기 위한 제 2 기준저항을 이용하며,
    상기 제1 기준 저항과 상기 제2 기준 저항은 서로 다른 것을 특징으로 하는 저항성 메모리 장치의 리프레시 제어 방법.
  8. 제1항에 있어서, 상기 리프레시 진입 판단 단계는,
    외부로부터 노멀 리드 명령을 수신하여 독출된 데이터를 제 1 레지스터에 저장하는 단계;
    리프레시 제어부로부터 리프레시 리드 명령을 수신하여 독출된 데이터를 제 2 레지스터에 저장하는 단계;
    상기 제 1 레지스터에 저장된 데이터와 상기 제 2 레지스터에 저장된 데이터를 비교하여 저장된 데이터가 서로 다른 비트인 테일 비트를 검출하는 단계; 및
    임계 값 이상의 테일 비트를 가지는 메모리 유닛에 대해서는 리프레시 진입이 필요하다고 판단하는 단계를 포함하는 저항성 메모리 장치의 리프레시 제어 방법.
  9. 제8항에 있어서, 상기 다수의 메모리 유닛은 데이터를 저장하는 노멀 셀과 상기 메모리 유닛의 상태를 체크하기 위한 더미 셀을 포함하고,
    상기 리프레시 진입 판단 단계는 상기 더미 셀에 대해서만 수행되고, 상기 판단 단계에 의해 리프레시 진입이 필요하다고 결정되면,
    상기 더미셀을 포함하는 메모리 유닛에 대해 리프레시를 수행하는 것을 특징으로 하는 저항성 메모리 장치의 리프레시 제어 방법.
  10. 제1항에 있어서, 상기 리프레시 진입 판단 단계는;
    리프레시 제어부로부터 리프레시 리드 명령을 수신하여 데이터를 독출하는 단계;
    상기 독출된 데이터에 대해 에러 정정 체크를 하는 단계; 및
    상기 에러 정정 체크 시에 발견된 결함 비트 수가 임계 값 이상인 경우 리프레시 진입이 필요하다고 판단하는 단계를 포함하는 저항성 메모리 장치의 리프레시 제어 방법.

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