CN105190760B - 在存储器系统中并行地使用具有nmos通过门和pmos通过门两者的sram单元 - Google Patents

在存储器系统中并行地使用具有nmos通过门和pmos通过门两者的sram单元 Download PDF

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Abstract

存储器系统(290)包括第一存储器单元(292)和第二存储器单元(294)。每个第一存储器单元(292)包括：包括NMOS晶体管的第一和第二通过门。每个第二存储器单(294)元包括：包括PMOS晶体管的第一和第二通过门。第一存储器单元(292)由电压供应的一个极(VDD)预充电。第二存储器单元(294)由该电压供应的相反极(VSS)预充电。本发明还提供了分段的字线。

Description

在存储器系统中并行地使用具有NMOS通过门和PMOS通过门两 者的SRAM单元
相关申请的交叉引用
本申请要求2013年10月30日提交的美国实用申请第14/066,796号的优先权以及2012年11月12日提交的美国临时申请第61/725,163号的权益。上面参考的申请的全部公开以引用的方式并入本文。
本申请涉及2013年10月30提交(代理人案号MP5020)的名称为“SRAM CellsSuitable for Fin Field-Effect Transistor(FinFET)Process”的美国申请第14/066,817号。上述参考的全部公开以引用的方式并入本文。
技术领域
本公开涉及存储器系统，并且具体地涉及包括使用PMOS通过门(pass gate)和NMOS通过门两者的静态随机存取存储器(SRAM)单元的存储器系统。
背景技术
此处提供的背景说明是为了总体上介绍本公开的背景。在背景部分描述的范围内的当前署名的发明人的工作、以及本说明中可能不足以作为申请时的现有技术的各个方面，既不明显地也非隐含地被承认为与本公开相抵触的现有技术。
现在参考图1，静态随机存取存储器(SRAM)单元10示出为包括布置为通过门的NMOS晶体管14和18。晶体管对22和24中的每一个都包括具有连接至VDD的第一端子的PMOS晶体管和具有连接至VSS的第二端子的NMOS晶体管。晶体管14和18包括连接至字线(WL)40的栅极和分别连接在晶体管对22和24与位线BL 42和BLB44之间的第一和第二端子。
如果字线没有被断言(assert)，那么晶体管14和18使SRAM单元10与位线BL 42和BLB 44断开连接。
通过对位线BL 42和BLB 44进行预充电、并且然后断言字线WL40，来开始读出周期，这使能了晶体管14和18两者。然后，通过将BL或者BLB保持在其预充电值、并且使BLB或者BL放电，向位线传输由晶体管对22和24储存的值。感测放大器(未示出)感测BL或者BLB是否具有更高的电压以确定储存了1或者0。
在写入周期期间，将待写入的值应用于位线BL 42和BLB 44。当写入0时，通过将BL或者BLB设置为1并且将BLB或者BL设置为0，来将0应用于位线。这与将复位脉冲应用于SR锁存器相似，其使触发器改变状态。通过使位线BL 42和BLB 44的值反转，来写入1。然后断言字线40，并且锁存待储存的值。
SRAM设计将NMOS晶体管用于通过门，这是因为对于给定的尺寸，NMOS晶体管具有比PMOS晶体管更高的驱动强度(Idsat)。相较于使用PMOS通过门的SRAM单元，更高的驱动强度向SRAM单元提供了更高的读出性能、更小的面积和减少的功耗。
图2示出了包括连接在一起的SRAM单元102-1、102-2、…、102-T(统称为SRAM单元102)的字线段(segment)100的一个示例，其中T是大于1的整数。字线段100还包括：包括两个反相器108和110的缓冲器106。每个SRAM单元102都将NMOS晶体管用作通过门，如上面描述的。
图3示出了包括连接在一起的字线段100-1、100-2、...、100-R(统称为字线段100)的存储器行118，其中R是大于1的整数。字线解码器/驱动器120生成控制信号以驱动字线段100。在图3中的示例中，R＝4，以及存在与存储器行118相关联的总计2×4＝8个反相器。
发明内容
存储器系统包括第一存储器单元和第二存储器单元。每个第一存储器单元都包括：包括NMOS晶体管的第一和第二通过门。每个第二存储器单元都包括：包括PMOS晶体管的第一和第二通过门。第一存储器单元由电压供应的一个极预充电。第二存储器单元由该电压供应的相反极预充电。
在其他特征中，第一预充电电路连接至电压供应的一个极并且连接至第一存储器单元。第二预充电电路连接至电压供应的相反极并且连接至第二存储器单元。
在其他特征中，该存储器包括第一字线段和第二字线段。每个第一字线段都包括多个第一存储器单元。每个第二字线段都包括多个第二存储器单元。该第一字线段中的第一字线段布置在该第二字线段中的第二字线段之间。
在其他特征中，第一存储器单元和第二存储器单元包括静态随机存取存储器(SRAM)单元。
在其他特征中，每个第一字线段都包括：包括单个反相器的缓冲器，以及每个第二字线段都包括：包括单个反相器的缓冲器。
在其他特征中，在第一字线段中的第一存储器单元的第一位线通过电压供应的一个极而选择性地预充电。在第二字线段中的第二存储器单元的第二位线通过电压供应的相反极而选择性地预充电。
存储器阵列包括：包括多个第一字线段的第一阵列。多个第一字线段中的每一个都包括多个第一存储器单元。多个第一存储器单元中的每一个都包括：包括NMOS晶体管的第一和第二通过门。第二阵列包括多个第二字线段。多个第二字线段中的每一个都包括多个第二存储器单元。多个第二存储器单元中的每一个都包括：包括PMOS晶体管的第一和第二通过门。字线解码器/驱动器连接至多个第一字线段的第一字线和多个第一字线段的第二字线。
由详细说明、权利要求书和附图，本公开的另外的适用领域将变得显而易见。详细说明和特定示例意在仅仅出于图示之目的，并不意在限制本公开的范围。
附图说明
图1是根据现有技术的使用NMOS晶体管的SRAM单元的一个示例的电气原理图。
图2是根据现有技术的字线段的电气原理和功能性框图，该字线段包括多个反相器和将NMOS晶体管用作通过门的多个SRAM单元。
图3是根据现有技术的存储器的电气原理和功能性框图，该存储器包括将NMOS晶体管用作通过门的多个字线段和字线解码器/驱动器。
图4A是将PMOS晶体管用作通过门的SRAM的一个示例的电气原理图。
图4B是将PMOS晶体管用作通过门的存储器单元诸如DRAM、RRAM等的一个示例的电气原理图。
图5是根据本公开的字线段的电气原理和功能性框图，该字线段包括单个反相器和将NMOS晶体管用作通过门的多个SRAM单元。
图6是根据本公开的字线段的电气原理和功能性框图，该字线段包括单个反相器和将PMOS晶体管用作通过门的多个SRAM单元。
图7是根据本公开的字线解码器/驱动器和将NMOS和PMOS晶体管用作通过门的多个字线段的电气原理和功能性框图。
图8至图11B是存储器系统的电气原理和功能性框图，该存储器系统包括NMOSSRAM单元部分、PMOS SRAM单元部分、PMOS SRAM单元阵列和/或者NMOS SRAM单元阵列的各个组合。
图12是一种系统的功能性框图，该系统包括：包括具有NMOS通过门的第一存储器单元的第一IC、包括具有PMOS通过门的第二存储器单元的第二IC、和连接至第一和第二IC的电源供应。
图13是一种系统的功能性框图，该系统包括：包括具有NMOS通过门的第一存储器单元的第一SOC、包括具有PMOS通过门的第二存储器单元的第二SOC、和连接至第一和第二存储器SOC的电源供应。
图14是图示了根据本公开的用于操作包括存储器的系统的方法的一个示例的流程图。
在附图中，附图标记可以重复用于表示相似和/或相同的元件。
具体实施方式
虽然前述说明涉及SRAM单元，但是本公开适用于任何存储器元件。附加的示例包括，但不限于，电阻式随机存取存储器(RRAM)、动态随机存取存储器(DRAM)、和其他存储器元件。
SRAM单元通常将NMOS晶体管用于通过门，因为对于给定的尺寸，NMOS晶体管通常具有比PMOS晶体管高得多的驱动强度(strength)(Idsat)用于处理，其中特征的尺寸设计为大于或者等于20nm。相较于使用PMOS通过门的SRAM单元，针对使用NMOS通过门的SRAM单元，更高的驱动强度向转化为更高的读出性能、更小的面积和减少的功耗。然而，随着特征尺寸变得更小(例如，小于20nm)，NMOS与PMOS Idsat之比接近1。从而，SRAM单元可以将PMOS晶体管用于通过门。
现在参考图4A，SRAM单元150示出为包括操作作为通过门的PMOS晶体管154和158。晶体管对162和164包括连接至VDD的PMOS晶体管和连接至VSS的NMOS晶体管。晶体管154和158具有连接至字线(WL)180的栅极和分别连接在晶体管对162和164与位线BL182和BLB184之间的第一和第二端子。
本公开涉及将NMOS SRAM单元(NS单元)和PMOS SRAM(PS单元)两者包括在相同存储器系统内的存储器系统。本公开还描述了包括PS单元和NS单元的存储器系统。使用混合存储器单元的优点包括面积减少、性能增加以及瞬态功率噪声减少。仅仅作为示例，存储器可以包括存储器的段、阵列、IC或者SOC，其使用连接至相同电源供应的PS单元和NS单元的和接地参考。
随着特征尺寸变得更小，金属薄膜电阻增加。这非常显著地影响对字线电阻和可以沿着字线放置的单元的数目。一些设计与本地缓冲器一起使用全局字线，以避免RC时间常数问题。由于全局字线要求额外的金属层，所以该方法是昂贵的。
另一方法将字线分成段，并且将缓冲器放置在段之间，以驱动下一个段。通常，缓冲器包括两个串联连接的反相器，如图2所示。该方法的一个缺点是由这两个反相器导致的延迟以及与反相器所要求的面积相关联的成本。在每个段有两个反相器延迟的情况下，高性能设计通常不能忍受多于几个(more than a few)段，在几个段之后，更多的存储器单元放置成新的阵列。随着所需阵列的数目的增加，所需的面积也增加。
图4B示出了用于存储器190的布置，其与图4A相似，不同之处在于用另一存储器单元192替换了SRAM存储器单元的晶体管对。在一些示例中，存储器单元192包括动态随机存取存储器(DRAM)单元、电阻式随机存取存储器(RRAM)单元、或者其他存储器单元。如可以了解的，用于每个存储器元件的选择栅极的数目可以变化。仅仅作为示例，DRAM和RRAM单元通常要求仅仅一个选择栅极，而双端口SRAM存储器单元可以要求四个选择栅极。
图5示出了将NMOS晶体管用作通过门的字线段200(在下文中称为N字线段200)的一个示例，该字线段200包括NS单元202-1、202-2、…和202-T。T是大于1的整数。缓冲器204包括连接至字线的仅仅单个反相器208，该字线耦合至NS单元202-1、202-2、…和202-T的通过门。N字线段200包括NS单元，这些NS单元具有耦合至反相器208的输出的通过门。
图6示出了将PMOS晶体管用作通过门的字线段220(在下文中称为P字线段220)的一个示例，该字线段220包括PS单元222-1、222-2、…和222-T。T是大于1的整数。缓冲器224包括连接至字线的仅仅单个反相器228，该字线耦合至PS单元222-1、222-2、…和222-T的通过门。P字线段220包括PS单元，该PS单元具有耦合至反相器228的输出的通过门。
图7示出了包括交替的N字线段200(200-1、200-2、…)和P字线段220(220-1、220-2、…)的存储器230。字线解码器/驱动器240生成用于N字线段200和P字线段220字线信号。
图5至图7图示了在一个字线段中使用NS单元而在另一字线段中使用PS单元，以将在字线段之间的延迟减少至1个反相器延迟。反相器用于使得所请求的用于访问NS单元和PS单元的信号的极反转。由于在字线段之间要求仅仅一个反相器，所以减少了布局面积。另外，对于每个字线的可允许缓冲器延迟的给定的量，可以将两倍数目的单元耦合至字线。相反地，如果保持面积相对于常规方法不变，那么根据本公开的存储器系统可以提供更短的总延迟，这是因为附加的更短的段可以用于减少每个字线段的RC常数。
图8示出了包括NS单元阵列250、字线解码器驱动器254和PS单元阵列258的存储器240。用于NS单元阵列250的预充电电路262包括具有连接至在NS单元阵列250中的位线BL和BLB的第二端子的PMOS晶体管263。晶体管263的第一端子连接至VSS。预充电电路262的晶体管263的控制端子连接在一起。
用于PS单元阵列258的预充电电路268包括：包括连接至位线BL和BLB的第一端子的NMOS晶体管269。NMOS晶体管269的第二端子连接至VSS。NMOS晶体管269的控制端子连接在一起。
采用常规的NS单元阵列，存在从VDD供应汲取的瞬态电流，以在读出或者写入操作之后将所有的阵列位线预充电为高。当许多存储器同时操作时，瞬态电流可以引起在系统电源供应线上的瞬态电压突增。在设计中使用NS单元和PS单元可以减少瞬态，这是因为NS单元位线被预充电为高而PS单元位线(剩余的位线)被预充电为低，这就导致与常规设计相比由VDD供应一小部分电流。
对全部位线进行预充电所需的总电荷转移保持相同。然而，一些电荷转移由VSS处理。例如，如果一半数目的NS单元列被转换为PS单元列，那么来自VDD的用于预充电操作的电荷量减半，并且另一半被转移至VSS。实质上，使用NS单元和PS单元允许所要求的位线预充电电流由两个电网而非一个电网来供应。
通常，在存储器设计内、或者与包含该存储器的系统，VDD和VSS电网的电阻和电感并不相等。存储器设计者可以策略性地改变在设计内的NS单元和PS单元的使用比例，以使功率轨瞬态最小化。而且，在包含多个存储器宏的系统中，系统设计者可以策略性地改变包括NS单元、PS单元或两者的存储器宏的使用比例。
图9示出了包括具有NS单元部分272和PS单元部分274的阵列271的存储器系统270的另一示例。该存储器系统270进一步包括字线解码器/驱动器276和PS单元阵列278。NS单元部分272、PS单元部分274和PS单元阵列278都分别与预充电电路280、284和286相关联。字线解码器/驱动器276连接在PS单元部分274与PS单元阵列278之间。PS单元部分274连接在NS单元部分272与字线解码器/驱动器276之间。
图10示出了包括具有NS单元部分292和PS单元部分294的阵列291的存储器系统290的另一示例。该存储器系统290进一步包括字线解码器/驱动器296和NS单元阵列298。NS单元部分292、PS单元部分294和NS单元阵列298都分别与预充电电路300、304和310相关联。字线解码器/驱动器296连接在PS单元部分294与NS单元阵列298之间。PS单元部分294连接在NS单元部分292与字线解码器/驱动器296之间。
在对单元进行读出或者写入之前，PS单元的阵列的位线被预充电或者参考为低。PS单元的晶体管的尺寸设计为使得在写入操作期间可以改变该单元的内容，并且在读出操作期间不改变内容。
图11A示出了包括字线解码器/驱动器354和阵列358的存储器系统350的一个示例，该阵列358包括连接至字线解码器/驱动器354的交替的N字线段359和P字线段360。另一阵列368包括交替的N字线段370和P字线段372，并且连接至字线解码器/驱动器354。
图11B示出了包括字线解码器/驱动器384和阵列388的存储器系统380的一个示例，该阵列388包括连接至字线解码器/驱动器384的交替的N字线段389和P字线段390。另一阵列398包括交替的N字线段400和P字线段402，并且连接至字线解码器/驱动器384。
虽然在前面示出和描述了各种示例，但是附加的变型包括包含PS单元或者包含PS单元和NS单元的存储器系统。存储器的另一示例包括在仅仅有PS单元阵列中的PS单元和在仅仅有NS单元阵列中的NS单元。存储器的另一示例包括在仅仅有PS单元阵列中的PS单元和在仅仅有NS单元阵列中和在包括PS单元和NS单元两者的阵列中的NS单元。存储器的另一示例包括在仅仅有PS单元阵列中和在包括PS单元和NS单元两者的阵列中的PS单元。存储器的另一示例包括在仅仅有NS单元阵列中和在含有PS单元和NS单元两者的阵列中的NS单元。存储器的另一示例仅仅包括含有PS单元和NS单元两者的阵列。存储器的另一示例包括被预充电或者参考为高的阵列位线的总数目的子集，以及剩余的阵列位线在读出或者写入操作之前被预充电或者参考为低。
在其他实施例中，存储器包括：包括PS单元的存储器阵列字线。存储器的另一示例包括：包括连接至PS单元的段和连接至NS单元的段的阵列字线。
在其他示例中，虽然图5至图7示出了其中单个反相器布置在字线段的输入处的字线段的示例，但是反相器也可以布置在字线段的输出处。换言之，一类型的存储器单元的段的端部耦合至反相器的输入。反相器的输出对相反类型的存储器单元的段进行驱动。
图12图示了一种包括存储器系统404的系统400，该存储器系统404包括：具有第一存储器单元的第一集成电路(IC)410，该第一存储器单元具有NMOS通过门；具有第二存储器单元的第二IC 412，该第二存储器单元具有PMOS通过门；和电源供应416。电源供应416可以与存储器系统400的IC中的一个IC集成在一起或者分开。第一IC 400和第二IC 412两者均可以连接至相同的电源供应并且由相同的电源供应供电。如可以了解的，在图12中示出的布置减少了对电源供应的需求，如上面描述的。
图13图示了一种包括存储器系统454的系统450，该存储器系统454包括：具有第一存储器单元的第一片上系统(SOC)460，该第一存储器单元具有NMOS通过门；具有第二存储器单元的第二SOC462，该第二存储器单元具有PMOS通过门；和电源供应466。电源供应466可以与存储器系统450的SOC中的一个SOC集成在一起或者分开。仅仅作为示例，第一SOC 460和第二SOC 462两者均可以连接至相同的电源供应并且由相同的电源供应供电。如可以了解的，在图13中示出的布置减少了对电源供应的需求，如上面描述的。
现在参考图14，示出了一种用于提供存储器系统的方法。在500处，设置第一SOC、IC、阵列或者段，并且包括具有NMOS通过门的第一存储器单元。在510处，设置第二SOC、IC、阵列或者段，并且包括具有NMOS通过门的第二存储器单元。在514处，通过电源供应的一个极对第一SOC、IC、阵列或者段进行预充电。在518处，通过电源供应的相反极对第二SOC、IC、阵列或者段进行预充电。在一些示例中，通过连接至电源供应的一个极的预充电电路对第一SOC、IC、阵列或者段进行预充电，并且通过连接至电源供应的相反极的预充电电路对第二SOC、IC、阵列或者段进行预充电。
前述说明本质上仅为说明性的，并且不意在以任何方式限制本公开、其应用或者使用。本公开的概括教导可以以各种形式实施。因此，虽然本公开包括具体示例，但是本公开的真实范围不限于此，这是因为其他修改将根据研究附图、说明书和以下权利要求书而变得显而易见。如此处使用的短语“A、B和C中的至少一个”应该解释为使用非排他性逻辑OR的逻辑(A或者B或者C)。应该理解，在不改变本公开的原理的情况下，可以按不同顺序(或者并行地)执行方法中的一个或者多个步骤。

Claims (20)

1.一种存储器，包括：
第一存储器单元，所述第一存储器单元中的每一个都包括：包括NMOS晶体管的第一通过门和第二通过门；以及
第二存储器单元，所述第二存储器单元中的每一个都包括：包括PMOS晶体管的第一通过门和第二通过门，
其中所述第一存储器单元由电压供应的一个极预充电，并且
其中所述第二存储器单元由所述电压供应的相反极预充电，
第一字线段，所述第一字线段中的每一个都包括多个所述第一存储器单元；以及
第二字线段，所述第二字线段中的每一个都包括多个所述第二存储器单元，
其中所述第一字线段中的各个第一字线段布置在所述第二字线段中的各个第二字线段之间，从而使得在所述存储器的行中，所述第一字线段中的各个第一字线段与所述第二字线段中的各个第二字线段交替。
2.一种存储器，包括：
第一存储器单元，所述第一存储器单元中的每一个都包括：包括NMOS晶体管的第一通过门和第二通过门；以及
第二存储器单元，所述第二存储器单元中的每一个都包括：包括PMOS晶体管的第一通过门和第二通过门，
其中所述第一存储器单元由电压供应的一个极预充电，并且
其中所述第二存储器单元由所述电压供应的相反极预充电，
第一字线段，所述第一字线段中的每一个都包括多个所述第一存储器单元；以及
第二字线段，所述第二字线段中的每一个都包括多个所述第二存储器单元，
其中所述第一字线段中的第一字线段布置在所述第二字线段中的第二字线段之间；
第一预充电电路，连接至所述电压供应的所述一个极，并且连接至所述第一存储器单元；以及
第二预充电电路，连接至所述电压供应的所述相反极，并且连接至所述第二存储器单元。
3.根据权利要求1所述的存储器，进一步包括：
包括所述第一存储器单元的第一集成电路；以及
包括所述第二存储器单元的第二集成电路。
4.一种存储器，包括：
第一存储器单元，所述第一存储器单元中的每一个都包括：包括NMOS晶体管的第一通过门和第二通过门；以及
第二存储器单元，所述第二存储器单元中的每一个都包括：包括PMOS晶体管的第一通过门和第二通过门，
其中所述第一存储器单元由电压供应的一个极预充电，并且
其中所述第二存储器单元由所述电压供应的相反极预充电，
第一字线段，所述第一字线段中的每一个都包括多个所述第一存储器单元；以及
第二字线段，所述第二字线段中的每一个都包括多个所述第二存储器单元，
其中所述第一字线段中的第一字线段布置在所述第二字线段中的第二字线段之间；
包括所述第一存储器单元的第一片上系统(SOC)；以及
包括所述第二存储器单元的第二SOC。
5.根据权利要求1所述的存储器，进一步包括：
包括所述第一存储器单元的第一阵列；
包括所述第二存储器单元的第二阵列；以及
解码器电路，连接至所述第一阵列和所述第二阵列中的至少一个。
6.根据权利要求1所述的存储器，其中所述第一存储器单元和所述第二存储器单元包括静态随机存取存储器(SRAM)单元。
7.一种存储器，包括：
第一存储器单元，所述第一存储器单元中的每一个都包括：包括NMOS晶体管的第一通过门和第二通过门；以及
第二存储器单元，所述第二存储器单元中的每一个都包括：包括PMOS晶体管的第一通过门和第二通过门，
其中所述第一存储器单元由电压供应的一个极预充电，并且
其中所述第二存储器单元由所述电压供应的相反极预充电，
第一字线段，所述第一字线段中的每一个都包括多个所述第一存储器单元；以及
第二字线段，所述第二字线段中的每一个都包括多个所述第二存储器单元，
其中所述第一字线段中的第一字线段布置在所述第二字线段中的第二字线段之间，其中：
所述第一字线段中的每一个都包括：包括单个反相器的缓冲器；以及
所述第二字线段中的每一个都包括：包括单个反相器的缓冲器。
8.一种存储器，包括：
第一存储器单元，所述第一存储器单元中的每一个都包括：包括NMOS晶体管的第一通过门和第二通过门；以及
第二存储器单元，所述第二存储器单元中的每一个都包括：包括PMOS晶体管的第一通过门和第二通过门，
其中所述第一存储器单元由电压供应的一个极预充电，并且
其中所述第二存储器单元由所述电压供应的相反极预充电，
第一字线段，所述第一字线段中的每一个都包括多个所述第一存储器单元；以及
第二字线段，所述第二字线段中的每一个都包括多个所述第二存储器单元，
其中所述第一字线段中的第一字线段布置在所述第二字线段中的第二字线段之间，其中：
在所述第一字线段中的所述第一存储器单元的第一位线由所述电压供应的所述一个极选择性地预充电；以及
在所述第二字线段中的所述第二存储器单元的第二位线由所述电压供应的所述相反极选择性地预充电。
9.一种存储器系统，包括：
根据权利要求1所述的存储器的第一存储器和第二存储器；以及
与所述第一存储器和所述第二存储器的字线相连接的字线解码器/驱动器。
10.一种存储器系统，包括：
根据权利要求1所述的存储器；以及
与所述存储器的字线相连接的字线解码器/驱动器。
11.一种存储器系统，包括：
第一阵列，包括多个第一字线段，其中
所述多个第一字线段中的每一个都包括多个第一存储器单元，并且
所述多个第一存储器单元中的每一个都包括：包括NMOS晶体管的第一通过门和第二通过门；
第二阵列，包括多个第二字线段，其中
所述多个第二字线段中的每一个都包括多个第二存储器单元，并且
所述多个第二存储器单元中的每一个都包括：包括PMOS晶体管的第一通过门和第二通过门；以及
字线解码器/驱动器，连接至所述多个第一字线段的第一字线和所述多个第二字线段的第二字线，
其中所述第一字线段中的各个第一字线段布置在所述第二字线段中的各个第二字线段之间，从而使得在所述存储器的行中，所述第一字线段中的各个第一字线段与所述第二字线段中的各个第二字线段交替。
12.根据权利要求11所述的存储器系统，其中
所述多个第一字线段中的每一个都包括：包括仅仅单个反相器的缓冲器；以及
所述多个第二字线段中的每一个都包括：包括仅仅单个反相器的缓冲器。
13.根据权利要求11所述的存储器系统，其中
在所述第一字线段中的所述多个第一存储器单元由电压供应的一个极选择性地预充电；并且
在所述第二字线段中的所述多个第二存储器单元由所述电压供应的相反极选择性地预充电。
14.一种存储器系统，包括：
第一阵列，包括：
多个第一字线段，所述多个第一字线段中的每一个都包括多个第一存储器单元，所述多个第一存储器单元中的每一个都包括：包括NMOS晶体管的第一通过门和第二通过门；以及
多个第二字线段，所述多个第二字线段中的每一个都包括多个第二存储器单元，所述多个第二存储器单元中的每一个都包括：包括PMOS晶体管的第一通过门和第二通过门，
其中所述多个第一字线段中的第一字线段布置在所述多个第二字线段中的第二字线段之间；
第二阵列，包括：
多个第三字线段，所述多个第三字线段中的每一个都包括多个第三存储器单元，所述多个第三存储器单元中的每一个都包括：包括NMOS晶体管的第一通过门和第二通过门；以及
多个第四字线段，所述多个第四字线段中的每一个都包括多个第四存储器单元，所述多个第四存储器单元中的每一个都包括：包括PMOS晶体管的第一通过门和第二通过门，
其中所述多个第三字线段中的第三字线段布置在所述多个第四字线段中的第四字线段之间；以及
字线解码器/驱动器，连接至所述第一阵列中的字线段和所述第二阵列中的字线段。
15.根据权利要求14所述的存储器系统，其中
所述多个第一字线段中的每一个都包括：包括仅仅单个反相器的缓冲器；以及
所述多个第二字线段中的每一个都包括：包括仅仅单个反相器的缓冲器。
16.根据权利要求15所述的存储器系统，其中
在所述第一字线段中的所述多个第一存储器单元由第一电压供应选择性地预充电至第一电压参考，
在所述第二字线段中的所述多个第二存储器单元由第二电压供应选择性地预充电至第二电压参考。
17.一种用于在系统中提供存储器的方法，包括：
提供第一阵列或者段，其中所述第一阵列或者段包括具有NMOS通过门的第一存储器单元；
提供第二阵列或者段，其中所述第二阵列或者段包括具有PMOS通过门的第二存储器单元；
将所述第一阵列或者段连接至电源供应的一个极，并且将所述第二阵列或者段连接至所述电源供应的相反极；
通过使用所述电源供应的所述一个极，对所述第一存储器单元预充电；以及
通过使用所述电源供应的所述相反极，对所述第二存储器单元预充电，其中
所述第一阵列或者段包括多个第一字线段，所述多个第一字线段中的每一个都包括所述第一存储器单元；
所述第二阵列或者段包括多个第二字线段，所述多个第二字线段中的每一个都包括多个所述第二存储器单元；并且
所述第一字线段中的第一字线段布置在所述第二字线段中的第二字线段之间。
18.根据权利要求17所述的方法，其中
所述第一存储器单元和所述第二存储器单元包括静态随机存取存储器(SRAM)单元。
19.根据权利要求17所述的方法，其中
所述多个第一字线段中的每一个都包括：包括单个反相器的缓冲器，并且
所述多个第二字线段中的每一个都包括：包括单个反相器的缓冲器。
20.根据权利要求17所述的方法，其中所述连接包括：
通过使用所述电源供应的一个极，对所述第一阵列或者段的所述第一存储器单元的位线预充电；以及
通过使用所述电源供应的相反极，对所述第二阵列或者段的所述第二存储器单元的位线预充电。
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