CN112185447B - 一种8管双分裂控制存储单元、存储阵列及存内计算装置 - Google Patents

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Abstract

本发明涉及一种8管双分裂控制存储单元、存储阵列及存内计算装置，包括PMOS管T1、PMOS管T2、NMOS管T3、NMOS管T4、NMOS管T5、NMOS管T6、NMOS管T7、NMOS管T8、位线BL、位线BLB、读字线RWL、读位线RBL、字线WL1、字线WL2、公共接地线VSS1和公共接地线VSS2，采用两个T7管、T8管的NMOS串联实现权重和输入乘积的计算方式，将模拟计算结果在读位线上进行模拟累计，最后将模拟电压通过ADC数字化输出，简化了计算方式，节省了计算面积。

Description

一种8管双分裂控制存储单元、存储阵列及存内计算装置
技术领域
本发明涉及存储单元技术领域，特别是涉及一种8管双分裂控制存储单元、存储阵列及存内计算装置。
背景技术
随着医疗电子、可穿戴设备和物联网等低功耗应用的快速发展，功耗取代性能逐步成为芯片设计中最受关注的指标。其中，静态随机存储器(Static Random AccessMemory，SRAM)对芯片面积和功耗有着至关重要的影响。因此，降低SRAM功耗成为优化芯片整体功耗的关键所在。低电压技术通过降低电源电压能显著减小功耗，因此该技术被广泛应用于低功耗SRAM的设计领域。
然而，工艺偏差恶化、晶体管失配加剧、漏电比例增大等问题在低电压区域不可避免，从而导致SRAM面临单元噪声容限下降、整体时序紊乱等严峻问题，使其不能稳定工作。
传统的6管SRAM通常采用字线电压欠驱动(WLUD)方案来抑制读写周期中的半选择(HS)干扰，但以降低单元读取电流(ICELL)和降低写入余量(WM)为代价。
发明内容
基于此，本发明的目的是提供一种8管双分裂控制存储单元、存储阵列及存内计算装置，将计算结果在读位线上进行模拟累计，简化了计算方式。
为实现上述目的，本发明提供了如下方案：
一种8管双分裂控制存储单元，所述8管双分裂控制存储单元包括PMOS管T1、PMOS管T2、NMOS管T3、NMOS管T4、NMOS管T5、NMOS管T6、NMOS管T7、NMOS管T8、位线BL、位线BLB、读字线RWL、读位线RBL、字线WL1、字线WL2、公共接地线VSS1和公共接地线VSS2；
所述PMOS管T1和所述PMOS管T2的源极均连接VDD电源；
所述PMOS管T1的栅极、所述NMOS管T3的栅极、所述PMOS管T2的漏极、所述NMOS管T4的漏极、所述NMOS管T6的源极和NMOS管T7的栅极共点连接；
所述PMOS管T2的栅极、所述NMOS管T4的栅极、所述PMOS管T1的漏极、所述NMOS管T3的源极和所述NMOS管T5的源极共点连接；
所述NMOS管T3的源极连接所述公共接地线VSS1，所述NMOS管T4的源极连接所述公共接地线VSS2；
所述NMOS管T5的栅极连接所述字线WL1，所述NMOS管T5的漏极连接所述字线WL1，所述NMOS管T6的栅极连接所述字线WL2，所述NMOS管T6的漏极连接位线BLB；
所述NMOS管T7的漏极与所述NMOS管T8的源极连接，所述NMOS管T8的栅极连接所述读字线RWL，所述NMOS管T8的漏极连接所述读位线RBL。
本发明还公开了一种存储阵列，所述存储阵列包括矩阵式排列的多个所述的8管双分裂控制存储单元；
各行所述8管双分裂控制存储单元中，各所述NMOS管T5的栅极共线连接，各所述NMOS管T6的栅极共线连接，各所述NMOS管T3的源极共线连接，各所述NMOS管T3的源极共线连接，各所述NMOS管T8的栅极均与所述读字线RWL连接；
各列所述8管双分裂控制存储单元中各所述NMOS管T8的漏极均与所述读位线RBL连接。
本发明还公开了一种存内计算装置，所述存内计算装置包括所述的存储阵列，所述存内计算装置还包括：
读字线计数器，与读字线连接，用于对脉冲计数，将脉冲计数的数量作为输入数据；
第一字线驱动器，与字线WL1连接，用于为字线WL1提供第一控制电源；
第二字线驱动器，与字线WL2连接，用于为字线WL2提供第二控制电源；
第一公共接地端电压驱动器，与公共接地线VSS1连接，用于为公共接地线VSS1提供第一公共接地电源；
第二公共接地端电压驱动器，与公共接地线VSS2连接，用于为公共接地线VSS2提供第二公共接地电源；
存储阵列，分别与所述第一字线驱动器、第二字线驱动器、第一公共接地端电压驱动器和第二公共接地端电压驱动器连接，用于接收所述输入数据并累加读位线RBL上的模拟电压。
可选地，所述存内计算装置还包括：
读字线驱动器，分别与读字线计数器和读字线RWL连接，用于将输入数据输入读字线RWL。
可选地，所述存内计算装置还包括：
时序控制器，分别与所述读字线计数器、所述第一字线驱动器、所述第二字线驱动器、所述第一公共接地端电压驱动器、所述第二公共接地端电压驱动器和所述存储阵列连接，用于发送时序控制信号。
可选地，所述存内计算装置还包括：
模数转换器，与所述存储阵列连接，用于将所述模拟电压转换为数字信号后输出。
可选地，所述读字线计数器为4bit读字线计数器。
可选地，所述模数转换器为4bit模数转换器。
可选地，所述存内计算装置还包括：读写接口，分别与位线WL1和位线WL2连接，用于所述位线WL1和所述位线WL2的预充电。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明公开了一种8管双分裂控制存储单元、存储阵列及存内计算装置，一种8管双分裂控制存储单元包括PMOS管T1、PMOS管T2、NMOS管T3、NMOS管T4、NMOS管T5、NMOS管T6、NMOS管T7、NMOS管T8、位线BL、位线BLB、读字线RWL、读位线RBL、字线WL1、字线WL2、公共接地线VSS1和公共接地线VSS2，通过字线分裂和公共接地线的分裂，使读位线RBL的电压的按位乘并进行模拟累积，简化了计算方式，提高了存储单元的稳定性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例一种8管双分裂控制存储单元简化结构示意图；
图2为本发明实施例一种8管双分裂控制存储单元详细结构示意图；
图3为本发明实施例一种存内计算装置示意图；
图4为本发明实施例一种存内计算装置部分结构示意图；
图5为本发明实施例一种8管双分裂控制存储单元输入权重乘累加计算过程示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种8管双分裂控制存储单元、存储阵列及存内计算装置，将计算结果在读位线上进行模拟累计，简化了计算方式。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
本发明公开了一种8管双分裂控制存储单元，如图1-2所示，一种8管双分裂控制存储单元包括PMOS管T1、PMOS管T2、NMOS管T3、NMOS管T4、NMOS管T5、NMOS管T6、NMOS管T7、NMOS管T8、位线BL、位线BLB、读字线RWL、读位线RBL、字线WL1、字线WL2、公共接地线VSS1和公共接地线VSS2。
所述PMOS管T1和所述PMOS管T2的源极均连接VDD电源。
所述PMOS管T1的栅极、所述NMOS管T3的栅极、所述PMOS管T2的漏极、所述NMOS管T4的漏极、所述NMOS管T6的源极和NMOS管T7的栅极共点连接，形成存储点QB。
所述PMOS管T2的栅极、所述NMOS管T4的栅极、所述PMOS管T1的漏极、所述NMOS管T3的源极和所述NMOS管T5的源极共点连接，形成存储点Q。
所述NMOS管T3的源极连接所述公共接地线VSS1，所述NMOS管T4的源极连接所述公共接地线VSS2。
所述NMOS管T5的栅极连接所述字线WL1，所述NMOS管T5的漏极连接所述字线WL1，所述NMOS管T6的栅极连接所述字线WL2，所述NMOS管T6的漏极连接位线BLB。
所述NMOS管T7的漏极与所述NMOS管T8的源极连接，所述NMOS管T8的栅极连接所述读字线RWL，所述NMOS管T8的漏极连接所述读位线RBL。
本发明8管双分裂控制存储单元显示了8T位线拆分(8T-DSC)乘积累加运算(MAC)的基本存内计算单元。NMOS管T7和NMOS管T8两个NMOS形成输入值与权重值相乘的计算电路，当8T单元所在的相应列被选通时，存储点QB处存储的权重值控制NMOS管T7的导通，读字线RWL的输入的输入数据控制NMOS管T8的导通，最终NMOS管T7和NMOS管T8导通对读位线RBL放电形成权重值和输入数据的乘积的模拟电压，读位线RBL上的模拟电压累加再由模数转换器数字化输出。
图2中，T1管-T6管组成经典的6T存储单元，其中T1管和T2管两个PMOS为上拉管，T3管和T4管两个NMOS为下拉管，T3管连接至VSS1，T4管连接至VSS2，T5管和T6管两个NMOS为传输管，T5管栅极为A点，连接于WL1，由WL1驱动器控制传输管T5管的通断，T6管栅极为B点，连接于WL2，由WL2驱动器控制传输管T6管的通断。
本发明还公开了一种存储阵列，所述存储阵列包括上述一种8管双分裂控制存储单元，所述存储阵列包括矩阵式排列的多个所述8管双分裂控制存储单元。
各行所述8管双分裂控制存储单元中，各所述NMOS管T5的栅极共点连接，各所述NMOS管T6的栅极共点连接，各所述NMOS管T3的源极共点连接，各所述NMOS管T3的源极共点连接，各所述NMOS管T8的栅极均与所述读字线RWL连接。
各列所述8管双分裂控制存储单元中各所述NMOS管T8的漏极均与所述读位线RBL连接。
图3为一种存内计算装置，如图3所示，本发明还公开了一种存内计算装置，所述存内计算装置包括上述一种存储阵列，所述存内计算装置包括：
读字线计数器2，与读字线连接，用于对脉冲计数，将脉冲计数的数量作为输入数据。
第一字线驱动器，与字线WL1连接，用于为字线WL1提供第一控制电源。
第二字线驱动器，与字线WL2连接，用于为字线WL2提供第二控制电源。
第一字线驱动器和第二字线驱动器构成字线驱动器。
第一公共接地端电压驱动器，与公共接地线VSS1连接，用于为公共接地线VSS1提供第一公共接地电源。
第二公共接地端电压驱动器，与公共接地线VSS2连接，用于为公共接地线VSS2提供第二公共接地电源。
第一公共接地端电压驱动器和第二公共接地端电压驱动器构成公共接地端电压驱动器。图3中6表示字线驱动器与公共接地端电压驱动器。
存储阵列7，分别与所述第一字线驱动器、第二字线驱动器、第一公共接地端电压驱动器和第二公共接地端电压驱动器连接，用于接收所述输入数据并累加读位线RBL上的模拟电压。
所述存内计算装置还包括：
读字线驱动器3，分别与读字线计数器2和读字线RWL连接，用于将输入数据输入读字线RWL。
所述存内计算装置还包括：
时序控制器4，分别与所述读字线计数器2、所述第一字线驱动器、所述第二字线驱动器、所述第一公共接地端电压驱动器、所述第二公共接地端电压驱动器和所述存储阵列7连接，用于发送时序控制信号。
所述存内计算装置还包括：
模数转换器5，与所述存储阵列7连接，用于将所述模拟电压转换为数字信号后输出。
所述读字线计数器2为4bit读字线计数器。
所述模数转换器5为4bit模数转换器。
本实施例中，存内计算装置包括：一个读写接口(R/Winterface)1，位于存储阵列7最上方，与存储单元的位线连接，用于位线预充电；一个4bit读字线计数器2，用于产生定量输入激励，与读字线WL相连；读字线驱动器(RWL Driver)3，与存储单元中的计算传输管T5管和T6管相连；一个时序控制器(Timing Control)4，用于控制整个存内计算装置的时序信息；一个4-bit的模数转换器(FlashADC)5，连接存储阵列中的读位线RBL，将读位线RBL上的模拟电压进行模数转换，量化输出；一个字线驱动器和VSS驱动器(WL&VSS Drivers)6，连接存储阵列7中每个存储单元的传输管T5、传输管T6、公共接地端VSS1和公共接地端VSS2，由存储单元的读写状态不同而进行分别控制；以及一个64×64的存储阵列7。图3中8标识的部分是存储阵列7中16列中的一列，具体结构如图4所示。
如图4所示，每一列输出均由四列8管双分裂控制存储单元(8T-DSC单元)组成。在水平方向，其中每个单元的A点通过WL1连接至右边WL&VSS Drivers内的WL1驱动器，每个单元的B点通过WL1连接至右边WL&VSS Drivers内的WL2驱动器，每个单元的C点通过VSS1连接至右边WL&VSS Drivers内的VSS1驱动器，每个单元的D点通过VSS2连接至右边WL&VSSDrivers内的VSS2驱动器，每个单元的传输管T8管的栅极通过RWL连接至左边RWL Counter&RWLDrivers内的RWL驱动器。
图5为本发明一种8管双分裂控制存储单元输入权重乘累加计算过程示意图。如图5所示，在进行写操作时，WL1和WL2被分别控制，而VSS1和VSS2在读和写操作期间保持不同的电压。一个时钟周期内，写入操作分为两个连续的子阶段：write-0(W0)和write-1(W1)。数据为“0”(BL＝0)的输入数据被写入W0子阶段的选定单元中。具有数据“1”(BL＝1)的输入数据被写入W1子阶段的选定单元中。W0和W1子阶段分别在时钟(CLK)的高电平和低电平期间发生。WL2始终在WL1结束后被激活，以确保这两个写的子阶段不会重叠。
在W0子阶段，向WL1施加周期为半时钟周期且幅度(VWL1)为VDD的脉冲，而WL2保持为0V。在此子阶段中，CVSS1保持在0V，而VSS2升高到VSS辅助电压(VSSA)。
对于W0子阶段中未选择的列，BL和BLB都偏置在VDD。因为Q＝BL＝VDD且WL2＝0，T6管为OFF，Q＝1的单元不受半选(HS)干扰。由于VSS2＝VSSA，T4管的强度降低，T2管和T4管形成的反相器(INV2)的跳变点(VTP2)升高，Q＝0的单元在8T-DSC具有比传统6T更好的单元稳定性(HS-SNM)。
对于W0操作中的选定列，BL下拉至0，而BLB保持在VDD。然后，将“0”(BL＝0)并行地写入所选单元中的节点Q。VSS2＝VSSA行为降低了T4的强度，并提高了所选单元中INV2的跳变点(VTP2)，与没有分离VSS辅助的过程(VSS1＝VSS2＝0V)相比，T4管的减弱和VTP2的升高导致QB节点上的数据从VSS到VDD更容易，使得8T-DSC的写裕度(WM)有所改善。
在W1子阶段中，WL2＝VDD，WL1＝0V，而VSS2＝0V，VSS1＝VSSA。然后，对于选定的列，BL＝VDD，BLB＝0，而对于未选定的列，BL＝BLB＝VDD。因此，W1的单元操作类似于W0。因此，split-WL和split-VSS的组合同时提供了写辅助和改进的半选干扰问题。
在读取模式下，仅WL1被激活，而WL2保持在0V，以执行单端读取方案。VSS1是VSS2升至VSSA时保持0V。BL和BLB都被预充电到高电平。与写入操作不同，WL1的脉冲宽度(TWL-R)超过时钟高电平周期，并且在读取操作中只有一个相位。
当访问的SRAM单元存储数据1(Q＝1)时，BL保持高电平，而此Q＝1的单元则不会受到BL/BLB引起的读取干扰，因为其T6管为OFF(WL2＝0)。这使得Q＝1的读噪声裕度(RSNM)(由于VSS2＝VSSA)要比常规6T SRAM单元的RSNM高得多。
当访问的SRAM单元存储数据0(Q＝0)时，BL在TWL-R期间由单元电流(ICELL)放电，从而BL电压摆幅(VBLS)下降。VSS2＝VSSA降低了T4管的强度，并提高了WL1脉冲周期内INV2的跳变点(VTP2)。与传统的6T SRAM相比，这导致6T-DSC单元更难以翻转，并且可以承受单元存储节点Q上的更高电压(VB)。因此，由于VSS2＝VSSA，与传统的6T SRAM相比，8T-DSC对选定和半选定单元具有更高的单元稳定性。
在计算时，权重存储在6T-DSC中，作用于T7管栅极控制T7管的导通，输入由RWL输入，作用于T8管的栅极控制T8管的导通。权重和输入的乘积共同决定对读位线的放电作用，且放电结果ΔV在读位线RBL上模拟积累。
读位线RBL上模拟电压积累公式为：其中，I(t)表示经过T7管和T8管的电流；Twl表示T8管栅极脉冲宽度的时间，CBL表示BL处的电容。每列读位线RBL上对于ΔV的积累输出至模数转化器进行数字化形成最终的乘累加计算结果。
本发明提出的8T-DSC方案中，采用字线双分裂控制方案的有益效果包括：
1.在写数据过程中，VSS2＝VSSA行为降低了T4管的强度，并提高了所选单元中INV2的跳变点(VTP2)，与没有分离VSS辅助的过程(VSS1＝VSS2＝0V)相比，T4管的减弱和VTP2的升高导致存储点QB上的数据从VSS到VDD更容易，使得8T-DSC的写裕度(WM)有所改善。
2.VSS2＝VSSA降低了T4的强度，并提高了WL1脉冲周期内INV2的跳变点(VTP2)。与传统的6T SRAM相比，这导致6T-DSC单元更难以翻转，并且可以承受单元存储节点Q上的更高电压(VB)。因此，由于VSS2＝VSSA，与传统的6T SRAM相比，8T-DSC对选定和半选定单元具有更高的单元稳定性。
在存内计算方面，通常的设计方案采用12T方案(6T存储权重+6T计算)或者14T方案(6T存储电路+8T计算电路)，普遍占用面积较大且控制逻辑复杂。而本发明采用两个T7管、T8管的NMOS串联实现权重和输入相乘的计算方式，将模拟计算结果在读位线上进行模拟电压累计，最后将模拟电压通过ADC数字化输出，简化了计算方式，节省了计算面积。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (9)

1.一种8管双分裂控制存储单元，其特征在于，所述8管双分裂控制存储单元包括PMOS管T1、PMOS管T2、NMOS管T3、NMOS管T4、NMOS管T5、NMOS管T6、NMOS管T7、NMOS管T8、位线BL、位线BLB、读字线RWL、读位线RBL、字线WL1、字线WL2、公共接地线VSS1和公共接地线VSS2；
所述PMOS管T1和所述PMOS管T2的源极均连接VDD电源；
所述PMOS管T1的栅极、所述NMOS管T3的栅极、所述PMOS管T2的漏极、所述NMOS管T4的漏极、所述NMOS管T6的源极和NMOS管T7的栅极共点连接；
所述PMOS管T2的栅极、所述NMOS管T4的栅极、所述PMOS管T1的漏极、所述NMOS管T3的源极和所述NMOS管T5的源极共点连接；
所述NMOS管T3的源极连接所述公共接地线VSS1，所述NMOS管T4的源极连接所述公共接地线VSS2；
所述NMOS管T5的栅极连接所述字线WL1，所述NMOS管T5的漏极连接所述字线WL1，所述NMOS管T6的栅极连接所述字线WL2，所述NMOS管T6的漏极连接位线BLB；
所述NMOS管T7的漏极与所述NMOS管T8的源极连接，所述NMOS管T8的栅极连接所述读字线RWL，所述NMOS管T8的漏极连接所述读位线RBL。
2.一种存储阵列，其特征在于，所述存储阵列包括矩阵式排列的多个权利要求1所述的8管双分裂控制存储单元；
各行所述8管双分裂控制存储单元中，各所述NMOS管T5的栅极共线连接，各所述NMOS管T6的栅极共线连接，各所述NMOS管T3的源极共线连接，各所述NMOS管T3的源极共线连接，各所述NMOS管T8的栅极均与所述读字线RWL连接；
各列所述8管双分裂控制存储单元中各所述NMOS管T8的漏极均与所述读位线RBL连接。
3.一种存内计算装置，其特征在于，所述存内计算装置包括权利要求2所述的存储阵列，所述存内计算装置还包括：
读字线计数器，与读字线连接，用于对脉冲计数，将脉冲计数的数量作为输入数据；
第一字线驱动器，与字线WL1连接，用于为字线WL1提供第一控制电源；
第二字线驱动器，与字线WL2连接，用于为字线WL2提供第二控制电源；
第一公共接地端电压驱动器，与公共接地线VSS1连接，用于为公共接地线VSS1提供第一公共接地电源；
第二公共接地端电压驱动器，与公共接地线VSS2连接，用于为公共接地线VSS2提供第二公共接地电源；
存储阵列，分别与所述第一字线驱动器、第二字线驱动器、第一公共接地端电压驱动器和第二公共接地端电压驱动器连接，用于接收所述输入数据并累加读位线RBL上的模拟电压。
4.根据权利要求3所述的存内计算装置，其特征在于，所述存内计算装置还包括：
读字线驱动器，分别与读字线计数器和读字线RWL连接，用于将输入数据输入读字线RWL。
5.根据权利要求3所述的存内计算装置，其特征在于，所述存内计算装置还包括：
时序控制器，分别与所述读字线计数器、所述第一字线驱动器、所述第二字线驱动器、所述第一公共接地端电压驱动器、所述第二公共接地端电压驱动器和所述存储阵列连接，用于发送时序控制信号。
6.根据权利要求3所述的存内计算装置，其特征在于，所述存内计算装置还包括：
模数转换器，与所述存储阵列连接，用于将所述模拟电压转换为数字信号后输出。
7.根据权利要求3所述的存内计算装置，其特征在于，所述读字线计数器为4bit读字线计数器。
8.根据权利要求6所述的存内计算装置，其特征在于，所述模数转换器为4bit模数转换器。
9.根据权利要求3所述的存内计算装置，其特征在于，所述存内计算装置还包括：读写接口，分别与位线WL1和位线WL2连接，用于所述位线WL1和所述位线WL2的预充电。
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