CN110942792B - 一种应用于存算一体芯片的低功耗低泄漏sram - Google Patents

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Abstract

本发明公开一种应用于存算一体芯片的低功耗低泄漏SRAM，包括：SRAM存储运算单元阵列，包括N行M列存储运算单元，每个存储运算单元包括存储模块和运算模块，用于实现电压信号输入，将输入数据存储在存储模块以及由算术模块对数据进行计算并输出；地线电压抬升模块，用于实现将SRAM存储运算单元阵列中被选中的一列的电源地线电压抬升，以提高SRAM写入数据时全选单元的写阈值；位线电荷回收模块，用于将SRAM写数据时半选单元位线的泄漏电荷回收以驱动地线电压抬升模块，同时使半选单元位线电压降低，提高半选单元的静态噪声容限。本发明将算术逻辑单元集成到SRAM中，实现存算一体芯片设计。

Description

一种应用于存算一体芯片的低功耗低泄漏SRAM
技术领域
本发明涉及集成电路设计技术领域，特别是涉及一种应用于存算一体芯片的低功耗低泄漏SRAM。
背景技术
冯诺依曼计算机系统架构将算术单元和存储器分开，并用总线结构进行交互。随着半导体工艺节点进入到深亚微米级别，冯诺依曼结构将受制于总线结构的传输带宽，使云计算、人工智能和神经网络等应用受限于传统冯诺依曼结构的性能和功耗瓶颈。
为了克服上述瓶颈，将存储器和算术单元集成在一起的存算一体芯片可将存储器输出的数据直接用于计算，降低数据传输造成的额外功耗和性能损失。然而，存算一体芯片仍受制于其存储器的功耗和性能限制。静态随机存取存储器(Static Random AccessMemory，SRAM)因其高速、低功耗和高鲁棒性的特点，可被用于云计算或人工智能等领域的存算一体芯片上。
由于SRAM占据着存算一体芯片的主要面积，SRAM严重影响着存算一体芯片的功耗。现阶段，主要通过降低电源电压降低SRAM的功耗，然而，电源电压的降低会使SRAM的读写性能下降从而让SRAM的电源电压难以下降；同时，SRAM存储阵列中行选中而列未选中的半选单元上位线的泄漏电荷会使SRAM工作时的功耗增加。因此，需要一种低功耗低泄漏的SRAM。
发明内容
本发明的目的是针对现有技术中存在的技术缺陷，而提供一种应用于存算一体芯片的低功耗低泄漏SRAM。
为实现本发明的目的所采用的技术方案是：
一种应用于存算一体芯片的低功耗低泄漏SRAM，包括：
SRAM存储运算单元阵列，包括N行M列存储运算单元，每个存储运算单元包括存储模块和运算模块，用于实现电压信号输入，将输入数据存储在存储模块以及由算术模块对数据进行计算并输出；
地线电压抬升模块，用于实现将SRAM存储运算单元阵列中被选中的一列的电源地线电压抬升，以提高SRAM写入数据时全选单元的写阈值；
位线电荷回收模块，用于将SRAM写数据时半选单元位线的泄漏电荷回收以驱动地线电压抬升模块，同时使半选单元位线电压降低，提高半选单元的静态噪声容限。
其中，所述存储模块包括结构包括两个上拉PMOS管，两个传输门NMOS管以及两个下拉NMOS管；写数据字线使能信号WWL连接在两个传输门NMOS管的栅极，负责数据输入的两条位线BL和BLX分别连接在两个传输门NMOS管的源级，两条拆分的电源地线VSS0和VSS1连接两个下拉NMOS管的源级，第二传输门NMOS管的漏极的分别与第一上拉PMOS管栅极、第一下拉NMOS管栅极连线以及第二上拉PMOS管漏极、第二下拉NMOS管漏极接线相接，第一传输门NMOS管的漏极分别与第二上拉PMOS管栅极、第二下拉NMOS管栅极连线以及第一上拉PMOS管漏极、第一下拉NMOS管漏极接线相接，两个上拉PMOS管的源接相接后将电压VDD,第二下拉NMOS管的栅极接存储模块的输出Q；
当写数据字线使能信号WWL有效时，存储模块的内部节点Q将在两条位线的作用下进行翻转，同时输出给下一级的运算模块。
其中，所述运算模块包括算术单元和门控单元，所述算术单元用于接收存储模块数据输出以及外部输入信号，进行数据计算并输出至门控单元；所述门控单元用于接收算术单元输出并转化为电压或电流输出信号输出至外部。
其中术单元采用单管乘法器结构，包括NMOS管(4)，参考电压VREF连接在NMOS管(4)的源级，外部输入的衬底电压VB连接在NMOS管(4)的衬底上，存储模块的输出Q连接在NMOS管(4)的栅极。
其中，所述门控单元包括NMOS管(5)，运算模块的输出信号OUT连接在NMOS管(5)漏级，读字线使能信号RWL连接在NMOS管(5)栅极；当外部输入数据使存储模块的输出Q升至高电平，NMOS管(4)输出的电流大小将随外部输入的衬底电压信号VB变化，读字线使能信号RWL有效时，该电流通过NMOS管(5)传输到输出信号OUT上；通过对比基准电流就可得到存储数据Q与外部输入数据VB的乘积值，从而完成存储运算过程。
其中，所述地线电压抬升模块包括两个选通位线电荷回收模块输出VVSS的NMOS管(6，7)、两个选通地线VSS的NMOS管(8，9)、两个二输入与非门(10，11)以及两个反相器(12，13)；
存储运算单元中的两条电源地线VSS0和VSS1分别连接在NMOS管(7)和NMOS管(8)以及NMOS管(6)和NMOS管(9)的漏级上，位线电荷回收模块的输出VVSS连接在NMOS管(6)和NMOS管(7)的源级，地线VSS连接在NMOS管(8)和NMOS管(9)的源级，存储运算单元的两条位线BL和BLX连接在二输入与非门(10，11)的一个输入上，地线电压抬升模块的使能信号VSSEN连接在与二输入与非门(10，11)的另一个输入上；
当使能信号VSSEN有效时，低电平位线BL使NMOS管(6)的使能信号CL有效，打开NMOS管(6)，位线电荷回收模块的输出VVSS使电源地线电压VSS1抬升，从而提高全选单元的写阈值；高电平位线BLX使NMOS管(9)的使能信号有效，打开NMOS管(9)，电源地线电压VSS0保持0不变。
其中，所述位线电荷回收模块，包括两个栅极相接的NMOS管(14)、一组交叉耦合的NMOS管(15,16)以及控制位线电荷回收模块输出信号VVSS放电的NMOS管(17)；
存储运算单元的两条位线BL和BLX分别通过一个NMOS管(14)连接在NMOS管(15,16)漏级上，位线电荷回收模块的输出VVSS连接在NMOS管(15,16)的源级以及NMOS管(17)的漏级上，NMOS管(17)栅极接VSSEN信号，NMOS管(17)源极接VSS；两个NMOS管(14)源极分别与NMOS管(15,16)的漏极相接；
当位线电荷回收模块的使能信号CREN有效时，NMOS管(14)被打开，两条位线BL和BLX放电至VVSS，使VVSS的电压被抬升，同时两条位线的电压降低，提高存储运算单元的静态噪声容限；
位线电荷回收模块的输出VVSS用于驱动地线电压抬升，NMOS管(17)的使能信号由地线电压抬升模块的使能信号经过反相器反相后得到，用于控制同一列上的位线电荷回收模块和地线电压抬升模块不会同时工作。
所述应用于存算一体芯片的低功耗低泄漏SRAM的工作方法，包括如下步骤：
步骤1，将所需存储的数据发送至SRAM的数据输入端，完成数据输入准备工作；
步骤2，外部时钟信号上升沿到来后，半选单元所在列的位线电荷回收模块和全选单元所在列的地线电压抬升模块在使能信号作用下开启，半选单元位线电压降低并驱动全选单元位线电压为高电平一侧的电源地线电压抬升；
步骤3，全选单元和半选单元中存储模块的字线在使能信号的作用下升至高电平，打开全选单元和半选单元中存储模块的传输门NMOS管，外部输入的数据使全选单元的存储模块内部节点的状态发生翻转，并输出至运算模块；
步骤4，全选单元存储模块输出的数据在算术单元中进行运算后，将计算得到的电流或是电压结果输出至门控单元；
步骤5，门控单元在使能信号的作用下开启，将计算结果输出至外部并于基准电流源或电压源进行对比，从而得到存储并计算得到的数据值。
本发明在SRAM写入数据时将半选单元位线泄漏电荷回收并用于抬高存储阵列中行列都选中的全选单元的低电平内部节点一侧地线电压，提高全选单元写阈值和半选单元静态噪声容限，从而降低SRAM最小工作电压，降低功耗；同时，本发明将算术逻辑单元集成到SRAM中，实现存算一体芯片设计。
附图说明
图1的应用于存算一体芯片的低功耗低泄漏SRAM的系统化结构图；
图2是图1中所示的存储运算单元的结构图。
图3是图2中所示的存储模块的结构图。
图4是图2中所示的运算模块的结构图。
图5是图1中所示的地线电压抬升模块的结构图。
图6是图1中所示的位线电荷回收模块的结构图。
具体实施方式
以下结合附图和具体实施例对本发明作进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
如图1所示，本发明的应用于存算一体芯片的低功耗低泄漏SRAM，是基于传统SRAM结构进行优化，将工作在近阈值的低电源电压环境，以降低SRAM的功耗，包括存储运算单元阵列，地线电压抬升模块和位线电荷回收模块。
所述SRAM存储运算单元阵列模块由N行M列存储运算单元构成，每个存储运算单元由存储模块和运算模块组成，该模块能够实现电压信号输入，并将输入数据存储在存储单元，以及由算术单元对数据进行计算并输出；
所述地线电压抬升模块能够实现将存储运算单元阵列中被选中的一列的电源地线电压抬升，从而提高SRAM写入数据时全选单元的写阈值，使数据更容易写入；
所述位线电荷回收模块能够将SRAM写数据时半选单元位线的泄漏电荷回收并用于驱动地线电压抬升模块，同时，被回收至地线电压抬升模块的泄漏电荷使半选单元位线电压降低，从而提高半选单元的静态噪声容限。
图2为图1中存储运算阵列模块中的存储运算单元。图1中的存储运算阵列由N行M列存储运算单元组成，每个存储运算单元包括存储模块和运算模块。存储模块由经过优化后的6T结构SRAM存储单元组成，运算模块的结构可以但不限于单管乘法器或差分乘法器，在本实施例中采用单管乘法器用于说明。
图3为图2中所述存储模块。所述存储运算单元阵列中的存储模块由优化过的6晶体管结构(6Transistors，6T)存储单元组成。与传统6T存储单元不同，该结构将原6T存储单元中两个下拉N型金属氧化物半导体场效应晶体管(N Metal Oxide Semiconductor FieldEffect Transistor，NMOSFET)源级电源地线拆开，分别接在地线电压抬升模块的两个输出上，从而实现两条电源地线电压的分开控制；同时，该结构将原6T存储单元中右侧内部节点作为存储单元的一个输出连接在算术单元的输入上，作为算术单元的输入信号。
具体的，该模块在传统6T结构SRAM存储单元基础上，将电源地线拆分成VSS0和VSS1，并将内部节点作为该结构的输出连接在运算模块的输入上。该结构包括两个上拉PMOS管1，两个传输门NMOS管2以及两个下拉NMOS管3。写数据字线使能信号WWL连接在NMOS管2的栅极，负责数据输入的两条位线BL和BLX连接在NMOS管2的源级，两条拆分的电源地线VSS0和VSS1连接在NMOS管3的源级。当写数据字线使能信号WWL有效时，存储模块的内部节点Q将在两条位线的作用下进行翻转，同时输出给下一级的运算模块。
图4为图2中所述运算模块。所述存储运算单元阵列中的运算模块由算术单元和门控单元组成。算术单元包括但不限于乘法器、加法器等结构，能够接收存储模块数据输出以及外部输入信号，用于进行数据计算并输出至门控单元；门控单元由单管MOS管构成，用于接收算术单元输出并转化为电压或电流输出信号输出至外部。
本实施例算术单元采用单管乘法器结构，由NMOS管4组成，参考电压VREF连接在NMOS管4的源级，外部输入的衬底电压VB连接在NMOS管4的衬底上，存储模块的输出Q连接在NMOS管4的栅极。门控单元由NMOS管5组成，运算模块的输出信号OUT连接在NMOS管5的漏级，读字线使能信号RWL连接在NMOS管5的栅极。当外部输入数据使Q升至高电平，NMOS管4输出的电流大小将随外部输入的衬底电压信号VB变化，读字线使能信号RWL有效时，该电流通过NMOS管5传输到输出信号OUT上。通过对比基准电流就可以得到存储数据Q与外部输入数据VB的乘积值，从而完成存储运算过程。
图5所示为图1所述的地线电压抬升模块。该模块由两个选通位线电荷回收模块输出VVSS的NMOS管6和7、两个选通地线VSS的NMOS管8和9、两个二输入与非门10和11以及两个反相器12和13组成。存储运算单元中的两条电源地线VSS0和VSS1分别连接在NMOS管7和8以及NMOS管6和9的漏级上，位线电荷回收模块的输出VVSS连接在NMOS管6和7的源级，地线VSS连接在NMOS管8和9的源级，存储运算单元的两条位线BL和BLX连接在与非门10和11的一个输入上，地线电压抬升模块的使能信号VSSEN连接在与非门10和11的另一个输入上。当使能信号VSSEN有效时，低电平位线BL使NMOS管6的使能信号CL有效，打开NMOS管6，位线电荷回收模块的输出VVSS使电源地线电压VSS1抬升，从而提高全选单元的写阈值，使数据更容易写入；高电平位线BLX使NMOS管9的使能信号CR有效，打开NMOS管9，电源地线电压VSS0保持0不变。
图6所示为图1所述的位线电荷回收模块。该模块由控制位线电荷回收模块开启的两个NMOS管14,、一组交叉耦合的NMOS管15和16以及控制位线电荷回收模块输出信号VVSS放电的NMOS管17组成。存储运算单元的两条位线BL和BLX通过NMOS管14连接在NMOS管15和16漏级上，位线电荷回收模块的输出VVSS连接在NMOS管15和16的源级以及NMOS管17的漏级上。当位线电荷回收模块的使能信号CREN有效时，NMOS管14被打开，两条位线BL和BLX放电至VVSS，使VVSS的电压被抬升，同时两条位线的电压降低，提高存储运算单元的静态噪声容限。位线电荷回收模块的输出VVSS将用于驱动地线电压抬升。NMOS管17的使能信号由地线电压抬升模块的使能信号经过反相器反相后得到，用于控制同一列上的位线电荷回收模块和地线电压抬升模块不会同时工作。
本发明该低功耗低泄漏SRAM的工作方法，包括以下步骤，参见图1所示：
步骤1，外部输入的电压信号传输到特定选中列的位线BL[0]和BLX[0]，完成数据的写入准备工作；
步骤2，半选单元的位线电荷回收模块使能CREN[1:m]有效，位线电荷回收模块的输出电压信号VVSS在半选单元位线BL[1:m]和BLX[1:m]的作用下被抬高并用于驱动地线电压抬升模块；
步骤3，全选单元的地线电压抬升模块使能VSSEN[0]有效，地线电压抬升模块将全选单元高电平位线BLX[0]一侧的电源地线VSS1的电压抬高；
步骤4，全选单元写数据字线使能信号WWL[n]有效，使输入数据写入全选存储运算单元中存储模块；
步骤5，存储模块将数据输出至运算模块中算术单元进行计算；
步骤6，全选单元读数据字线使能信号RWL[n]有效，使算术单元的计算结果输出并与基准电流进行对比。
本发明能够在传统SRAM基础上，使用半选单元位线泄漏电荷驱动全选单元电源地线电压抬升，降低由泄漏电荷造成的SRAM工作时的静态功耗；同时，全选单元地线电压的抬升和半选单元位线电压的降低，使全选单元写阈值和半选单元静态噪声容限提高，从而降低了SRAM最下工作电压，进一步降低SRAM的功耗；并且，本发明还将存储与运算集成在一起，从而提高运算速度。
以上所述仅是本发明的优选实施方式，应当指出的是，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (8)

1.一种应用于存算一体芯片的低功耗低泄漏SRAM，其特征在于，包括：
SRAM存储运算单元阵列，包括N行M列存储运算单元，每个存储运算单元包括存储模块和运算模块，用于实现电压信号输入，将输入数据存储在存储模块以及由算术模块对数据进行计算并输出；
地线电压抬升模块，用于实现将SRAM存储运算单元阵列中被选中的一列的电源地线电压抬升，以提高SRAM写入数据时全选单元的写阈值；
位线电荷回收模块，用于将SRAM写数据时半选单元位线的泄漏电荷回收以驱动地线电压抬升模块，同时使半选单元位线电压降低，提高半选单元的静态噪声容限。
2.根据权利要求1所述应用于存算一体芯片的低功耗低泄漏SRAM，其特征在于，所述存储模块包括两个上拉PMOS管，两个传输门NMOS管以及两个下拉NMOS管；写数据字线使能信号WWL连接在两个传输门NMOS管的栅极，负责数据输入的两条位线BL和BLX分别连接在两个传输门NMOS管的源级，两条拆分的电源地线VSS0和VSS1连接两个下拉NMOS管的源级，第二传输门NMOS管的漏极的分别与第一上拉PMOS管栅极、第一下拉NMOS管栅极连线以及第二上拉PMOS管漏极、第二下拉NMOS管漏极接线相接，第一传输门NMOS管的漏极分别与第二上拉PMOS管栅极、第二下拉NMOS管栅极连线以及第一上拉PMOS管漏极、第一下拉NMOS管漏极接线相接，两个上拉PMOS管的源接相接后将电压VDD,第二下拉NMOS管的栅极接存储模块的输出Q；
当写数据字线使能信号WWL有效时，存储模块的内部节点Q将在两条位线的作用下进行翻转，同时输出给下一级的运算模块。
3.根据权利要求1所述应用于存算一体芯片的低功耗低泄漏SRAM，其特征在于，所述运算模块包括算术单元和门控单元，所述算术单元用于接收存储模块数据输出以及外部输入信号，进行数据计算并输出至门控单元；所述门控单元用于接收算术单元输出并转化为电压或电流输出信号输出至外部。
4.根据权利要求3所述应用于存算一体芯片的低功耗低泄漏SRAM，其特征在于，所述算术单元采用单管乘法器结构，包括NMOS管(4)，参考电压VREF连接在NMOS管(4)的源级，外部输入的衬底电压VB连接在NMOS管(4)的衬底上，存储模块的输出Q连接在NMOS管(4)的栅极。
5.根据权利要求4所述应用于存算一体芯片的低功耗低泄漏SRAM，其特征在于，所述门控单元包括NMOS管(5)，运算模块的输出信号OUT连接在NMOS管(5)漏级，读字线使能信号RWL连接在NMOS管(5)栅极；当外部输入数据使存储模块的输出Q升至高电平，NMOS管(4)输出的电流大小将随外部输入的衬底电压信号VB变化，读字线使能信号RWL有效时，该电流通过NMOS管(5)传输到输出信号OUT上；通过对比基准电流就可得到存储数据Q与外部输入数据VB的乘积值，从而完成存储运算过程。
6.根据权利要求1所述应用于存算一体芯片的低功耗低泄漏SRAM，其特征在于，所述地线电压抬升模块包括两个选通位线电荷回收模块输出VVSS的NMOS管(6，7)、两个选通地线VSS的NMOS管(8，9)、两个二输入与非门(10，11)以及两个反相器(12，13)；
存储运算单元中的两条电源地线VSS0和VSS1分别连接在NMOS管(7)和NMOS管(8)以及NMOS管(6)和NMOS管(9)的漏级上，位线电荷回收模块的输出VVSS连接在NMOS管(6)和NMOS管(7)的源级，地线VSS连接在NMOS管(8)和NMOS管(9)的源级，存储运算单元的两条位线BL和BLX连接在二输入与非门(10，11)的一个输入上，地线电压抬升模块的使能信号VSSEN连接在与二输入与非门(10，11)的另一个输入上；
当使能信号VSSEN有效时，低电平位线BL使NMOS管(6)的使能信号CL有效，打开NMOS管(6)，位线电荷回收模块的输出VVSS使电源地线电压VSS1抬升，从而提高全选单元的写阈值；高电平位线BLX使NMOS管(9)的使能信号有效，打开NMOS管(9)，电源地线电压VSS0保持0不变。
7.根据权利要求1所述应用于存算一体芯片的低功耗低泄漏SRAM，其特征在于，所述位线电荷回收模块，包括两个栅极相接的NMOS管(14)、一组交叉耦合的NMOS管(15,16)以及控制位线电荷回收模块输出信号VVSS放电的NMOS管(17)；
存储运算单元的两条位线BL和BLX分别通过一个NMOS管(14)连接在NMOS管(15,16)漏级上，位线电荷回收模块的输出VVSS连接在NMOS管(15,16)的源级以及NMOS管(17)的漏级上，NMOS管(17)栅极接VSSEN信号，NMOS管(17)源极接VSS；两个NMOS管(14)源极分别与NMOS管(15,16)的漏极相接；
当位线电荷回收模块的使能信号CREN有效时，NMOS管(14)被打开，两条位线BL和BLX放电至VVSS，使VVSS的电压被抬升，同时两条位线的电压降低，提高存储运算单元的静态噪声容限；
位线电荷回收模块的输出VVSS用于驱动地线电压抬升，NMOS管(17)的使能信号由地线电压抬升模块的使能信号经过反相器反相后得到，用于控制同一列上的位线电荷回收模块和地线电压抬升模块不会同时工作。
8.根据权利要求1所述应用于存算一体芯片的低功耗低泄漏SRAM，其特征在于，所述应用于存算一体芯片的低功耗低泄漏SRAM的工作方法，包括如下步骤：
步骤1，将所需存储的数据发送至SRAM的数据输入端，完成数据输入准备工作；
步骤2，外部时钟信号上升沿到来后，半选单元所在列的位线电荷回收模块和全选单元所在列的地线电压抬升模块在使能信号作用下开启，半选单元位线电压降低并驱动全选单元位线电压为高电平一侧的电源地线电压抬升；
步骤3，全选单元和半选单元中存储模块的字线在使能信号的作用下升至高电平，打开全选单元和半选单元中存储模块的传输门NMOS管，外部输入的数据使全选单元的存储模块内部节点的状态发生翻转，并输出至运算模块；
步骤4，全选单元存储模块输出的数据在算术单元中进行运算后，将计算得到的电流或是电压结果输出至门控单元；
步骤5，门控单元在使能信号的作用下开启，将计算结果输出至外部并于基准电流源或电压源进行对比，从而得到存储并计算得到的数据值。
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