CN109979505A - Sram写电路 - Google Patents
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Abstract
本发明提供一种SRAM写电路，包括：位线预充电单元、位线选择单元、数据输入单元、电荷回收单元和时序控制单元，其中，位线预充电单元连接在电源和位线之间，对位线进行充电；数据输入单元的第一连接端与电荷回收单元的第一连接端连接，形成公共端，所述公共端与位线选择单元的第一连接端连接；位线选择单元的第二连接端连接至位线，控制端接入位线选择信号；数据输入单元的第二连接端接地，控制端接入数据控制信号；电荷回收单元的第二连接端接地，控制端接入回收控制信号；时序控制单元分别与位线预充电单元、位线选择单元、数据输入单元和电荷回收单元连接，提供时序信号。本发明能够降低SRAM的写操作功耗。
Description
技术领域
本发明涉及存储器技术领域，尤其涉及一种SRAM写电路。
背景技术
随着芯片生产工艺以及芯片设计技术的进步，芯片的集成度和性能不断提高，功耗问题受到越来越多的重视。SRAM(Static Random Access Memory，静态随机存取存储器)是一种应用非常广泛的芯片，如何降低SRAM的功耗已成为一个亟待解决的问题。SRAM的功耗可以分为操作功耗和保持功耗，其中操作功耗又可以分为写操作功耗和读操作功耗。
SRAM进行写操作时，通过位线和字线选中一个SRAM单元，并通过位线上的写电路将希望写入的数据写入SRAM单元。以普通的6管SRAM单元为例，有BL/BLB两条位线，以位线BL为例，在SRAM进行写操作之前，BL保持高电位，当向SRAM单元写入“0”时，BL由高电位先放电到0电位，然后通过BL的0电位将“0”写入SRAM单元，若向SRAM单元写入“1”，那么BLB由高电位先放电到0电位，然后通过BLB的0电位将“1”写入SRAM单元，写操作完成之后，再将BL/BLB充电到高电位，这是一个从高电位到0电位，再从0电位到高电位的全摆幅的放电再充电过程，会产生很大的写操作功耗。因此有必要提供一种低功耗的写电路来减少写操作功耗。
发明内容
本发明提供的SRAM写电路，能够降低SRAM的写操作功耗。
本发明提供一种SRAM写电路，包括：位线预充电单元、位线选择单元、数据输入单元、电荷回收单元和时序控制单元，其中，
所述位线预充电单元的第一连接端接入电源，所述位线预充电单元的第二连接端与位线连接，所述位线预充电单元的控制端接入预充电控制信号；
所述数据输入单元的第一连接端与所述电荷回收单元的第一连接端连接，形成公共端，所述公共端与所述位线选择单元的第一连接端连接；
所述位线选择单元的第二连接端连接至所述位线，所述位线选择单元的控制端接入位线选择信号；
所述数据输入单元的第二连接端接地，所述数据输入单元的控制端接入数据控制信号；
所述电荷回收单元的第二连接端接地，所述电荷回收单元的控制端接入回收控制信号；
所述时序控制单元分别与所述位线预充电单元、位线选择单元、数据输入单元和电荷回收单元连接，输出所述预充电控制信号、位线选择信号、数据控制信号和回收控制信号。
可选地，所述电荷回收单元包括第一反相器、第一P型场效应管和第一电容，其中，
所述第一反相器的输入端作为所述电荷回收单元的控制端，接入所述回收控制信号，所述第一反相器的输出端与所述第一P型场效应管的栅极连接；
所述第一P型场效应管的源极与所述第一电容的一端连接，所述第一电容的另一端接地；
所述第一P型场效应管的漏极作为所述电荷回收单元的第一连接端。
可选地，所述第一反相器为CMOS反相器。
可选地，所述数据输入单元包括：第二反相器和第一N型场效应管，其中，
所述第二反相器的输入端作为所述数据输入单元的控制端，接入所述数据控制信号，所述第二反相器的输出端与所述第一N型场效应管的栅极连接；
所述第一N型场效应管的漏极作为所述数据输入单元的第一连接端，所述第一N型场效应管的源极接地。
可选地，所述位线选择单元包括第二N型场效应管，所述第二N型场效应管的漏极连接至所述位线，栅极接入所述位线选择信号，源极作为所述位线选择单元的第一连接端，与所述公共端连接。
可选地，所述位线预充电单元包括：第二P型场效应管，所述第二P型场效应管的源极接入所述电源，栅极接入所述预充电控制信号，漏极连接至所述位线。
可选地，所述时序控制单元包括：第一控制子单元和第二控制子单元，其中，
所述第一控制子单元接入预充电初始时序信号和选择控制时序信号，输出所述预充电控制信号和位线选择信号；
所述第二控制子单元接入预充电初始时序信号和初始数据信号，输出所述回收控制信号和数据控制信号。
可选地，所述第一控制子单元包括第一延时模块、第一或非门、第三反相器、第四反相器和第一与非门，其中，
所述第一延时模块的输入端接入所述预充电初始时序信号，输出端与所述第一或非门的第一输入端连接；
所述第一或非门的第二输入端接入所述预充电初始时序信号，所述第一或非门的输出端与所述第三反相器的输入端连接，所述第三反相器的输出端输出所述预充电控制信号；
所述第四反相器的输入端接入所述选择控制时序信号，输出端连接至所述第一与非门的第二输入端；
所述第一与非门的第一输入端与所述第一或非门的输出端连接，所述第一与非门的输出端输出所述位线选择信号。
可选地，所述第二控制子单元包括第二延时模块、第三延时模块、异或非门、第二或非门、第五反相器、第六反相器和第二与非门，其中，
所述第二延时模块的输入端接入所述预充电初始时序信号，输出端与所述异或非门的第一输入端连接；
所述异或非门的第二输入端接入所述预充电初始时序信号，输出端与所述第二或非门的第一输入端连接；
所述第二或非门的第二输入端接入所述初始数据信号，所述第二或非门的输出端连接至所述第五反相器的输入端，所述第五反相器的输出端输出所述回收控制信号；
所述第三延时模块的输入端接入所述预充电初始时序信号，输出端连接至所述第二与非门的第三输入端；
所述第六反相器的输入端接入所述初始数据信号，输出端连接至所述第二与非门的第二输入端；
所述第二与非门的第一输入端与所述第二或非门的输出端连接，所述第二与非门的输出端输出所述数据控制信号。
本发明提供的SRAM写电路，通过电荷回收单元在SRAM进行写操作时，可以收集BL的放电电荷去给写操作之后的BL充电，从而使BL由电源VDD充电的电位不需要从0电位开始，减小了SRAM从VDD吸收的能量，与现有技术相比，能够降低SRAM的写操作功耗。
附图说明
图1为本发明一实施例提供的SRAM写电路的结构示意图；
图2为本发明一实施例的具体电路结构示意图；
图3为图2所示电路的时序图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供一种SRAM写电路，如图1所示，所述SRAM写电路包括：位线预充电单元11、位线选择单元13、数据输入单元14、电荷回收单元15和时序控制单元16，其中，
位线预充电单元11的第一连接端接入电源VDD，位线预充电单元11的第二连接端与位线BL连接，位线预充电单元11的控制端接入预充电控制信号BLP，位线预充电单元11用于在SRAM写操作之前对位线BL预充电；
数据输入单元14提供希望写入的数据，数据输入单元14的第一连接端与电荷回收单元15的第一连接端连接，形成公共端，该公共端与位线选择单元13的第一连接端连接；
位线选择单元13的第二连接端连接至位线BL，位线选择单元13的控制端接入位线选择信号YSW，位线选择单元13选中当前位线BL写入数据；
数据输入单元14的第二连接端接地，数据输入单元14的控制端接入数据控制信号DI’；电荷回收单元15的第二连接端接地，电荷回收单元15的控制端接入回收控制信号CG’，电荷回收单元15在SRAM写操作之前，收集位线BL上的电荷，并在SRAM写操作完成之后对位线BL进行充电；
时序控制单元16分别与位线预充电单元11、位线选择单元13、数据输入单元14和电荷回收单元15连接，根据输入的预充电初始时序信号BLPC、选择控制时序信号YS和初始数据信号D，输出预充电控制信号BLP、位线选择信号YSW、数据控制信号DI’和回收控制信号CG’。需要说明的是，YS/BLPC是根据SRAM的时钟信号得到，D是直接输入SRAM的初始数据信号。
可选地，如图2所示，电荷回收单元15包括反相器Inv1、P型场效应管M7和电容Cc，Inv1为CMOS反相器，Inv1的输入端作为电荷回收单元15的控制端，接入回收控制信号CG’，Inv1的输出端输出信号CG，该输出端与M7的栅极连接；M7的源极与电容Cc的一端连接，Cc的另一端作为电荷回收单元15的第二连接端，该端接地；M7的漏极作为电荷回收单元15的第一连接端与数据输入单元14的第一连接端连接。
数据输入单元14包括反相器Inv2和N型场效应管M1，Inv2的输入端作为数据输入单元14的控制端，接入数据控制信号DI’，Inv2的输出端输出信号DI，该输出端与M1的栅极连接，M1的漏极作为数据输入单元14的第一连接端，与M7的漏极连接，形成一个公共端，M1的源极作为数据输入单元的第二连接端，该端接地。
位线选择单元13采用一个N型场效应管M3，M3的源极作为位线选择单元13的第一连接端，与M1漏极和M7漏极的公共端连接，该端记为节点WBL；M3的漏极作为位线选择单元13的第二连接端，连接至位线BL；M3的栅极作为位线选择单元13的控制端，接入位线选择信号YSW。
位线预充电单元11采用一个P型场效应管M5，M5的源极接入电源VDD，栅极接入预充电控制信号BLP，漏极连接至位线BL。位线BL被充电至高电位后，通过电容CBL保持高电位。
时序控制单元16可以分为两个控制子单元，分别记为第一控制子单元161和第二控制子单元162，其中161接入预充电初始时序信号BLPC和选择控制时序信号YS，输出预充电控制信号BLP和位线选择信号YSW；162接入预充电初始时序信号BLPC和初始数据信号D，输出回收控制信号CG’和数据控制信号DI’。
具体地，第一控制子单元161包括第一延时模块Delay1、或非门1611、反相器Inv3、反相器Inv4和与非门1612，其中，
Delay1的输入端接入BLPC信号，输出端与1611的第一输入端连接；1611的第二输入端接入BLPC信号，输出端连接至Inv3的输入端，Inv3的输出端输出BLP信号。Inv4的输入端接入YS信号，输出端连接至与非门1612的第二输入端，1612的第一输入端与1611的输出端连接，1612的输出端输出YSW信号。
第二控制子单元162包括第二延时模块Delay2、第三延时模块Delay3、异或非门1621、或非门1622、反相器Inv5、反相器Inv6和与非门1623，其中，
Delay2的输入端接入BLPC信号，输出端与1621的第一输入端连接；1621的第二输入端接入BLPC信号，输出端与1622的第一输入端连接；1622的第二输入端接入D信号，1622的输出端与反相器Inv5的输入端连接，Inv5的的输出端输出回收控制信号CG’，CG’信号经电荷回收单元15中的反相器Inv1反相后得到CG信号。
Delay3的输入端接入BLPC信号，输出端与1623的第三输入端连接，Inv6的输入端接入D信号，输出端连接至1623的第二输入端，1623的第一输入端与1622的输出端连接，1623的输出端输出数据控制信号DI’，DI’信号经数据输入单元14中的反相器Inv2反相后得到DI信号。
需要说明的是，上述SRAM写电路中所有包括反相器的电路单元，根据需要，可任意调整反相器的数量，特别地也存在不需要反相器的情况。
图2所示SRAM写电路的时序控制波形如图3所示，该SRAM写电路工作时，YSW信号和BLP信号是同步的，当M5管关闭、M3管打开之后，CG信号有一段低电平，即T1～T2时间段，这是为了打开M7管，在该时间段内，电荷回收单元15利用位线BL的高电位给电容Cc充电，收集电荷；之后M7管关闭，DI信号为高电位，M1管打开，把0电位传输给BL，然后BL的0电位再写入SRAM单元。
写操作完成之后，DI信号为低电平，M1管关闭，在M5管打开、M3管关闭之前，CG信号还有一段低电平，即T3～T4时间段，这是为了打开M7管，在该时间段内，电荷回收单元15利用电容Cc收集的电荷给位线BL充电，之后关闭M7管，然后M5管打开、M3管关闭，预充电单元11把位线BL充电到高电位，至此整个写操作结束。
从上述工作过程可以看出，电荷回收单元15在SRAM写操作之前收集位线BL的放电电荷，并在写操作之后利用收集的电荷对位线BL充电，使位线BL的电位有一定的提升，这样BL由电源VDD充电时，其电位不需要从0电位开始，从而能够降低SRAM的写操作功耗。
综上所述，本发明实施例提供的SRAM写电路，基于电荷再利用的理论，通过电荷回收单元在SRAM写操作之前，收集位线BL上的电荷，在SRAM写操作完成之后，先通过电荷回收单元对位线BL进行预充电，然后再由电源VDD将位线BL充电到高电位，与现有技术相比，减小了位线BL放电后再充电时从电源VDD吸收的能量，从而降低SRAM的写操作功耗。
需要说明的是，上面的实施例是通过位线BL向SRAM写“0”为例进行说明，当通过BLB向SRAM写“1”时，本发明同样适用，具有相同的电路结构，在此不再赘述。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。
Claims (9)
1.一种SRAM写电路，包括：位线预充电单元、位线选择单元、数据输入单元、电荷回收单元和时序控制单元，其中，
所述位线预充电单元的第一连接端接入电源，所述位线预充电单元的第二连接端与位线连接，所述位线预充电单元的控制端接入预充电控制信号；
所述数据输入单元的第一连接端与所述电荷回收单元的第一连接端连接，形成公共端，所述公共端与所述位线选择单元的第一连接端连接；
所述位线选择单元的第二连接端连接至所述位线，所述位线选择单元的控制端接入位线选择信号；
所述数据输入单元的第二连接端接地，所述数据输入单元的控制端接入数据控制信号；
所述电荷回收单元的第二连接端接地，所述电荷回收单元的控制端接入回收控制信号；
所述时序控制单元分别与所述位线预充电单元、位线选择单元、数据输入单元和电荷回收单元连接，输出所述预充电控制信号、位线选择信号、数据控制信号和回收控制信号。
2.根据权利要求1所述的SRAM写电路，其特征在于，所述电荷回收单元包括第一反相器、第一P型场效应管和第一电容，其中，
所述第一反相器的输入端作为所述电荷回收单元的控制端，接入所述回收控制信号，所述第一反相器的输出端与所述第一P型场效应管的栅极连接；
所述第一P型场效应管的源极与所述第一电容的一端连接，所述第一电容的另一端接地；
所述第一P型场效应管的漏极作为所述电荷回收单元的第一连接端。
3.根据权利要求2所述的SRAM写电路，其特征在于，所述第一反相器为CMOS反相器。
4.根据权利要求1所述的SRAM写电路，其特征在于，所述数据输入单元包括：第二反相器和第一N型场效应管，其中，
所述第二反相器的输入端作为所述数据输入单元的控制端，接入所述数据控制信号，所述第二反相器的输出端与所述第一N型场效应管的栅极连接；
所述第一N型场效应管的漏极作为所述数据输入单元的第一连接端，所述第一N型场效应管的源极接地。
5.根据权利要求1所述的SRAM写电路，其特征在于，所述位线选择单元包括第二N型场效应管，所述第二N型场效应管的漏极连接至所述位线，栅极接入所述位线选择信号，源极作为所述位线选择单元的第一连接端，与所述公共端连接。
6.根据权利要求1所述的SRAM写电路，其特征在于，所述位线预充电单元包括：第二P型场效应管，所述第二P型场效应管的源极接入所述电源，栅极接入所述预充电控制信号，漏极连接至所述位线。
7.根据权利要求1所述的SRAM写电路，其特征在于，所述时序控制单元包括：第一控制子单元和第二控制子单元，其中，
所述第一控制子单元接入预充电初始时序信号和选择控制时序信号，输出所述预充电控制信号和位线选择信号；
所述第二控制子单元接入预充电初始时序信号和初始数据信号，输出所述回收控制信号和数据控制信号。
8.根据权利要求7所述的SRAM写电路，其特征在于，所述第一控制子单元包括第一延时模块、第一或非门、第三反相器、第四反相器和第一与非门，其中，
所述第一延时模块的输入端接入所述预充电初始时序信号，输出端与所述第一或非门的第一输入端连接；
所述第一或非门的第二输入端接入所述预充电初始时序信号，所述第一或非门的输出端与所述第三反相器的输入端连接，所述第三反相器的输出端输出所述预充电控制信号；
所述第四反相器的输入端接入所述选择控制时序信号，输出端连接至所述第一与非门的第二输入端；
所述第一与非门的第一输入端与所述第一或非门的输出端连接，所述第一与非门的输出端输出所述位线选择信号。
9.根据权利要求7所述的SRAM写电路，其特征在于，所述第二控制子单元包括第二延时模块、第三延时模块、异或非门、第二或非门、第五反相器、第六反相器和第二与非门，其中，
所述第二延时模块的输入端接入所述预充电初始时序信号，输出端与所述异或非门的第一输入端连接；
所述异或非门的第二输入端接入所述预充电初始时序信号，输出端与所述第二或非门的第一输入端连接；
所述第二或非门的第二输入端接入所述初始数据信号，所述第二或非门的输出端连接至所述第五反相器的输入端，所述第五反相器的输出端输出所述回收控制信号；
所述第三延时模块的输入端接入所述预充电初始时序信号，输出端连接至所述第二与非门的第三输入端；
所述第六反相器的输入端接入所述初始数据信号，输出端连接至所述第二与非门的第二输入端；
所述第二与非门的第一输入端与所述第二或非门的输出端连接，所述第二与非门的输出端输出所述数据控制信号。
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Legal Events
| Date | Code | Title | Description |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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