CN1116763A - 半导体存储器 - Google Patents

Abstract

一个半导体存储器结合一个操作电路对数据执行逻辑运算，对地址信号进行数字运算。该存储器是按功能排列的，从而使得代表这样操作的每个结果数据被写到一个存储器阵列，同时在同一个存储周期中通过外部端子被输出。

Description

半导体存储器

本发明涉及一种半导体存储器，该半导体存储器所包含的技术可以很好地适用装有操作电路的图象存储器。

在相关的技术中，1988年8月23日公布的美国专利号No.4,766,570公开了一种图象处理存储器，这种存储器包含有操作功能和串行输出功能。

传统的具有操作功能的半导体存储器在其中存贮操作的结果，传统的具有串行输出功能的半导体存储器可以同预定时序同步地从内部读操作结果，例如用光栅扫描时序以便在外部显示单元上显示。换句话说，这种半导体存储器并不构成直接向外部输出它们的操作结果，在此期间，为了数据处理而把操作结果送到外部主计算机，要求重新标示存贮器中的数据并恢复它以传送到外部，这种实行方式导致数据处理性能差。例如，本发明的发明者发现，在图象数据的运动检测中，作为一个实例完成一个‘异或’操作要化费2个周期。

因此本发明的目的是为提供一个半导体存储器，高速地实现各种各样的数据处理。

本发明的这个目的和其它目的、特色和优点，通过参阅下面说明和附图将变得更为清楚。

根据本发明，为了实现上面及其它目的，半导体存储器包括操作电路，存储器阵列及一外部端子。操作电路对数据执行逻辑操作或对地址信号执行算术操作，代表每种这种操作结果的数据写到存储器阵列中，同时在同一存储周期中亦经外部端子输出。

当如概述的实施时，本发明的半导体存储器能高速执行各种各样数据处理。这是因为反映在单个存储周期中任何操作执行结果的数据在同一存储器周期内亦输入或输出。

图1是作为本发明的第一实施例实施的半导体存储器的方块图；

图2是第一实施例的RAM中操作电路和有关部件的简要方块图；

图3是作为本发明的第2实施例实施的SDRAM的方块图；

图4是作为本发明的第3实施例实施的SDRAM的方块图；

图5A和5B显示了图1的第一实施例是如何操作的；

图6A和6B描述了图3的第二实施例是如何操作的；

图7A和图7B图解说明了图4的第三实施例是如何操作的；

图8A和图8B表明了本发明的操作是如何改变的，变更包括第2实施例的数据操作电路和第三实施例的地址操作电路；

图9是一个简图，显示了为表示第3和第4实施例的SDRAM的版图示例；

图10是一显示图象，它描述了按本发明图象是如何压缩和显示的；

图11是一个原理方块图，它表示按本发明图10中的运动数据是如何检测的；

图12是一个原理方块图，它描述了如何按本发明形成图10的图象数据；以及

图13是典型的计算机系统的功能块图，它包含本发明所应用的图象存储器(VRAM)。

图1是作为本发明的第一实施例实施的半导体存储器的方块图。第一实施例是典型地作为具有随机输入/输出端口和串行输入/输出端口的图象存储器被使用。图1中的电路块实际上由熟知的半导体集成电路制造技术制造在典型地由单晶硅构成的单个半导体衬底上。

行地址缓冲器1接收一个行(X)地址信号，该信号从地址端口与行地址选通信号/RAS同步输入，行地址缓冲器1给行译码器3提供一个内部地址信号，行译码器3译码所给的内部地址信号并相应地选择一个字线。行译码器3包括一字线驱动器，该驱动器迅速驱动具有大负载电容的字线，这是由于它连到很多存储单元的结果。

列地址缓冲器2接收一个列(Y)地址信号，该信号从地址端口同列地址选通信号/CAS同步输入，反过来，列地址缓冲器2给随机列译码器4和串行地址计数器13提供一内部地址信号。随机列译码器4以随机存取方式译码所接收的地址信号并相应地产生一位线选择信号。串行地址计数器13以串行方式接收地址信号作为它的起始值。

在存储阵列6中，动态存贮单元由地址选择金属氧化物半导体场效应晶体管MOSFET和数据存贮电容组成，这些单元以矩阵方式位于字线和位线(或者是数据线和数字(digit)线)之间的交点上，以所谓折迭位线安排方式(folded bit line arrangemant)安排位线，其中每对互补位线同读出放大器SA平行。延续在图1中的存储器阵列6中，位线和字线分别地横向和纵向延伸。

电路块5包括读出放大器SA及输入输出线(I/O总线)。读出放大器SA和输入/输出线5对应于存储阵列6的位线。读出放大器SA放大在互补位线对上读出的很小的信号电平差，从而互补位线的电位被放大成符合电源电压的高电平和表示电路的地电位的低电平。这样既可以放大读出信号又可以恢复所构成存储单元的数据存储电容中损耗的数据电荷。这种损耗由读操作造成。输入/输出线(I/O总线)包括列开关MOSFET用来把位线连到这些I/O线。由列译码器4产生的选择信号被送到相应列开关MOSFET的栅上。

输入/输出线(I/O总线)5亦同组成随机输入/输出端口部分的输出缓冲器8相连。在第一实施例中，输入/输出线5以4位为单位输入和输出数据，然而这并不是本发明的限制，4位的随机数据从I/0端子经输出缓冲器8而输出。

象素数据操作电路9用来处理随机数据输入。这个操作电路执行图象数据的“与”、“或”和“异或”等逻辑操作。在一个存储周期中，由操作电路9执行的操作的结果，在同一存储周期中经对随机输入/输出端口的列选择电路而写到存储阵列6。同样数据亦经过输出缓冲器8输出。

输入数据控制电路10有屏蔽寄存器，以屏蔽构成4位为单位的数据位中的任意位，也就是从外部端子I/O接收的输入数据的指定位被屏蔽掉且防止写入。因此，对应屏蔽位的原始位被保留，这种安排仅允许4位中所希望的位被更新。

写控制电路11控制输入数据控制电路10及写地址控制电路12，其说明如下，写控制电路11对输入数据控制电路10提供的数据屏蔽设定。在寻址大量数据单元的块写操作中(将在下面说明)或以字线为单位的快速写操作中写地址控制电路12实现屏蔽。块写操作就是作为相同数据的一个块写很多数据单元。快速写操作包括就是以字线为单位写相同的数据。这里写操作专门安排列译码器4来选择表示块或字线组的列开关而完成。在提供块写和快速写功能处，串行输入/输出通道的串行输入功能可以省略(下面将要说明)。

串行存储器(SAM)15由包括为并行传送存储器阵列6的位线数据的传输站的静态RAM组成。串行存储器可以分成二部分(但并不限于这样)，有两种数据传输电路提供给这二部分。此时当一个数据传送电路执行串行数据输入/输出时，另一电路向存储器阵列6或从存储器阵列6执行数据传送。

串行选择电路(SAM列译码)14从地址计数器13对地址信号译码并相应地产生选择信号，选择信号送到串行存储器15的选择开关MOSFET的栅极。于是，读出的数据经串行输出线和串行输出电路17(SAM输出缓冲器)从输出端SI/O输出。否则，经串行输入电路16(SAM输入缓冲器)输入的串行数据被传送到串行存储器15。

应该了解，为了以4位为单位执行随机或串行数据输入/输出，提供了4个存储阵列6和4个相应的数据I/O通路。为对这4个电路同时地存数，它们公用地址选择外围电路。

时序发生器18接收外部提供的信号/RAS，/CAS，/DT/OE，/WE，DSF1，DSF2，SC和/SE并产生为内部电路操作所需的各种控制信号和时序信号。附在信号名如/RAS，/CAS和/WE上“/”符号表示当驱动为低时有效。该符号相当于通常在所表示的信号符上面画一“—”。

上述信号中/RAS和/CAS为选通信号，它用来接收如上所述的地址信号，信号/WE是一个写使能信号，在随机存取方式中，当驱动为高电平时，信号/WE使能一读操作，而当引入低电平时，使能一个写操作，信号/DT/OE表示2个功能，即并行传输时序控制和输出使能控制二者中的一个，根据实际上的操作模式设置传输门的操作时序。

信号SC为串行时钟信号，地址计数器13对信号SC计数以产生串行地址信号。也就是数据从串行输出端SI/O同串行时钟信号SC同步输出。信号/SE为串行使能信号。使/SE信号为低激活有关串行输出操作的电路，从而完成上面概述的串行数据输出。

控制时钟发生器接收一个输出使能信号OE，行地址选通信号RAS，列地址选通信号CAS及写使能信号WE。回过来，控制时钟发生器判断内部操作模式并相应地产生时钟脉冲。控制时钟发生器亦把时钟脉冲提供给移位寄存器，以便经过串行输入/输出通道串行传送数据。

刷新计数器19在信号/RAS为高电平时，使信号/CAS为低时被激活，刷新计数器19用信号/RAS的电平变化作时钟信号执行其计数操作，产生为刷新操作所需的行地址信号。刷新地址信号经行地址缓冲器1馈送到行译码器3。刷新操作由刷新地址信号起动。信号包括选择字线，由读出放大器SA读出和放大来自有关存储单元的数据，并把数据再写回到存储单元。

信号DSF1和DSF2表示模式，在这模式中激活操作电路9。把控制信号/RAS，/CAS，/DT/0E，/WE，SC和/SE适当组合就决定执行的操作类型。例如，当信号/RAS为高，信号/WE为低时，就建立了操作模式。适当组合信号DSF1和DSF2可表示执行逻辑操作(如‘与’，‘或’和‘异或’)。其它控制信号亦可以被组合。换句话说，通过把信号DSF1和地址信号相结合或同数据相结合可以表示操作的类型。

图2是同第一实施例的RAM或不提供串行端口的RAM有关的操作电路和部件的原理方块图。操作电路9的2个输入由寄存器9A和9B提供。寄存器9B从输入缓冲器7保留输入数据。多路器10A对由输入缓冲器7或由操作电路9的操作结果得到的输入数据进行有选择地接收，从多路器10A来的输出信号经写缓冲器10B送到输入/输出线5。多路器10A和写缓冲器10B包括在图1的输入数据控制电路10中。

经输入/输出线5读出的信号由主放大器(MA)8A放大。从主放大器8A放大的输出信号由寄存器9A保存。多路器8B从主放大器8A的输出信号或操作电路9的操作结果的输出信号中选择输出信号。多路器8B的输出信号经输出缓冲控制电路18A控制的输出电路8C输出。输出缓冲器控制电路18A包括在时序发生器18中。显然，主放大器8A，多路器8B和输出电路8C都包括在图1的输出缓冲器8中。

在图2中的存储阵列6，读出放大器及输入/输出线块5和列译码器4同图1中的那些相同，将不再进一步讨论。在图1中的其它电路块在图2中被省略。在图2的配置中，控制多路器8B的控制信号SF1和控制多路器210A的控制信号SF2被结合，以便允许在一个存储周期中进行如下所说之类的存储器操作。

寄存器9A是为了在前面存储周期中从存储矩阵6保留读回的数据而设置的。在写模式下，数据从外端子I/O被接纳并为一种操作经寄存器9B进入到操作电路9、操作的结果可通过多路器10A的转接而写到存储阵列6中。在写操作的同时，操作数据可以通过多路器8B从输出电路8C输出。如果多路器10A被置于输入数据端，输入数据可以在操作结果经多路器8B输出的同时写到存储器阵列中。在这种操作方式中，操作电路9被置于执行“异或”操作，以寄存器9B接纳更新数据，这样设置允许当判断出数据的变动出现时更新图象数据。

寄存器9B被设置用来保留在前一存储器周期从输入缓冲器7接收的数据。在读模式下，数据从存储阵列6读出并为一种操作经寄存器9A进入到操作电路9。操作的结果可以经多路器10A的转接输出。多路器10A可以交替转换，以使从存储阵列6读出的信号不检查地输出。因为在这种情况下的操作结果是无效的，信号SF1可以用来禁止操作电路9本身的操作。

图3是作为本发明的第2实施例的同步动态RAM(以下简称SDRAM)的框图。图3中电路块实际上由熟知的半导体集成电路制造技术典型地由单晶硅制造在单个半导体衬底上。

SDRAM形式的第2实施例包括分别构成存储体0和存储体1的存储器阵列6A和存储器阵列6B，存储器阵列6A和6B同图1的存储器阵列结构相同。于是存储器阵列6A的字线的任何一根(图中没有示出)根据行译码器译码的结果被驱动到选择电平(亦没有显示出)，此行译码器译码行地址信号。存储器阵列6的互补数据线(没有示出)连到读出放大器及输入/输出线块5A。在读出放大器和输入输出线框5A中的每个读出放大器是一个放大器电路，该电路检测和放大出现在互补数据线上、存储器单元读操作数据结果的非常小的信号电平差。输入/输出线(I/O总线)5A经类似于前面所述的列开关连到存储器阵列6A的被选中互补数据线。列开关按照译码列地址信号的列译码器4A译码的结果选择性地工作，另外，行译码器、读出放大器及输入/输出线块5B和列译码器4B同样地提供给存储器阵列6B的这一边。

对应于存储器体0的输入/输出线5A连到写缓冲器10B1进行写操作，为读操作连到主放大器8A1，对应于存储体1的输入/输出线5B对写操作连到写缓冲器10B2，为了读操作而连到主放大器8A2。为对数据进行运算，操作电路9的输入经多路器9c连到3个寄存器，如同图2的设置，寄存器9B对应于输入缓冲器7，寄存器9A1和寄存器9A2分别提供给相应的存储器体0和1。

输入缓冲器7的输出信号同时送到寄存器9B和多路转接器10A。作为图2中的多路器，多路器10A交替选择2个中一个：或者通过输入缓冲器7输入的数据直接写到存储体0或1，或者通过操作电路9把操作的结果写到存储器。多路器8B，或者选择体选择器8A3的读信号或者选择操作电路9操作的结果提供给输出电路8C。输出电路8C受输出缓冲器控制电路18A的控制。

行选择电路和刷新控制电路(图3中未示出)由同图1类似的部分组成。例如，10位组成的由地址输入端A0到A9提供的每个行和列地址信号以地址复用方式分别输入到行和列地址缓冲器，所提供的地址信号分别保留在他们的缓冲器中。在刷新操作模式下，行地址缓冲器从刷新计数器接收作为它的行地址的刷新地址信号。列地址缓冲器的输出作为当前数据送到列地址计数器。由后面将说明的命令所指定的操作方式中，列地址计数器把列地址信号提供给列译码器4A或4B，列地址信号用当前数据形式或用连续地增加列地址信号所需的值。

控制器(图3未显示出)接收外部控制信号如时钟信号CLK，时钟使能信号CKE，片送信号/CS，列地址选通信号/CAS，行地址选通信号/RAS及写使能信号/WE，以及来自地址输入端A0到A9的控制数据。根据电平变化和这些信号时序，控制器为控制SDRAM的操作模式及电路块的工作产生内部时序信号。为了实现这种功能，控制器引入了适当的控制逻辑(未显示)及模式寄存器电路。

时钟信号CLK作为SDRAM的主时钟信号。所形成的其它外部输入信号的有效时刻与时钟信号CLK的前沿同步。片选信号/SC为低时，表示开始命令输入周期。当片选信号为高时，表示片未选中状态，其它输入信号无意义。然而应该注意这点，存储体的选中状态和作为突发脉冲操作(bust operation)的内部操作并不受片状态是否被选的影响。信号/RAS，/CAS和/WE同普通DRAM的对应信号有不同的功能，当定义如下所述的命令周期时，它们变成有效。

时钟使能信号CKE是一个表示下个时钟信号有效的信号。也就是，当CKE变高时，使能下个时钟信号CLK的前沿，当CKE是低时，时钟信号无用。在读模式下，为了在输出电路8C上实现输出使能控制，用一个外部控制信号提供给控制器。直观地说，驱动外部控制信号为高，置输出电路8C为高输出阻抗状态。

行地址信号由与时钟信号CLK前沿同步的行地址选通/体有效命令周期内，用端子A0到A8的电平定义。命令周期将在下面说明。

端子A9的输入可认为是上面所述的行地址选通/体有效命令周期中的体选择信号。当体选择信号为低时，选中存储体0，当体选择信号为高时，选中存储器1，存储体选择控制受这些过程中任意一个的影响，但不局限于这些影响。这些过程有单独在所选中的存储体那面的行解码器的起动，在未选中的存储体那面不选择全部列转换电路及所选中的存储体的连结单独到输入输出缓冲器。

在下文所述的预填充(pre—charge)命令周期中，A8端的输入表示在互补数据线上如何实现预填充操作。当A8为高时，这输入表示在2个存储体上将实行预填充操作，当A8为低时，这输入表示预填充操作在由A9端输入所指定的存储体之一上实现预填充操作。

列地址信号中A0到A8端的电平定义，在读或写命令周期中(列地址读命令或列地址写命令，将叙述如下)，A0到A8同时钟信号CLK的前沿同步。于是定义的列地址作为突发脉冲存取操作的起动地址。

下面说明一些主要命令以指示SDRAM是如何在它的操作模式中工作的。

(1)方式寄存器设置命令(MO)

方式寄存器设置命令用来设置方式寄存器30。当信号/CS，/RAS，/CAS和/WE为低时，选定这一命令。由A0到A9端给出所设定的数据(也就是寄存器设置数据)，寄存器设定数据同脉冲串长度(burst length)、CAS等待时间及写模式有关，但并不局限于此，脉冲串长度可以设置成1，2，4，8或256位(全页)长；CAS等待时间是1，2或3个周期；写模式可以是成组写(burst write)或单个写方式。应该注意，这些设置仅仅是为了说明目的而不是本发明的限制。

CAS等等时间表示如下文所述的在列地址读命令所示读操作期间从/CAS下降到输出缓冲器211实现它的输出所占用的时钟信号CLK的周期数。到读目标数据建立，对完成数据读操作需要一个内部操作时间，根据时钟信号CLK的频率设定内部操作时间。换句话说，CAS等待时间在时钟信号CLK为高频率时设置为相对高的值，在时钟信号CLK为低频率时设置为相对低的值。

(2)低地址选通/体有效命令(AC)

低地址选通/体有效命令是用来使能低地址选通设置并用A9端的输入来实现存储体选择。当信号/CS和/RAS为低，信号/CAS和/WE为高时选定该命令，当选定该命令时，使送到A0到A8端的地址作为行地址信号被接受，送到A9端的信号作为存储体选择信号被接受。信号的接受同时钟信号CLK的前沿同步发生。例如，当选定行地址选通/体有效命令时，由命令指定的存储体的有关字线被选中，连到所述字线的存储单元接到相应的互补数据线。

(3)列地址读命令(Re)

对启动成组读操作需要到地址读命令，且该命令亦用来表示列地址选通操作，当信号/CS和/CAS为低，信号/RAS和/WE为高时选定该命令。当选定该命令时，使送到A0到A7端的列地址作为列地址信号被接受，于是所接收的列地址信号把脉冲串起始地址提供给列地址计数器207。在选定的成组读操作开始之前，存储器体和字线已经在行地址选通/体有效命令周期内被选定。同所选字线对应的存储器单元被选定，并根据由列地址计数器207输出的地址信号相继地读出。连续读出的数据单位数是上面由脉冲串长度表示的数。来自输出缓冲器211的数据读操作根据逝去的时钟信号CLK的周期数被启动，此周期数由上面谈到的CAS等待时间所表示。

(4)列地址写命令(Wr)

起动成组写操作需要列地址写命令，此时成组写操作中成组写设置在方式寄存器30中。作为所要求的写操作类型的写信号，设置在方式寄存器30中，为起动单个写操作需要列地址写命令，这命令也用来选定在单个写或成组写操作中所设定的列地址选通。当信号/CS，/CAS和/WE为低，信号/RAS为高时，列地址写命令被选定。当这样选定时，这命令使送到A0到A7的地址作为列地址信号而被接受。在成组写操作中，如此接收到的列地址信号作为脉冲串起始地址提供给列地址计数器。所执行的成组写操作在某种意义上类似于所执行的成组读操作。这两种操作之间的不同是写操作不需要CAS等待时间，写数据由当前列地址写命令周期接收启动。

(5)预填充命令(Pr)

预填充命令用于根据A8和A9端的输入，选中的存储器体上起动预填充操作。当信号/CS、/RAS和/WE为低，信号/CAS为高时选择该命令。

(6)自动刷新命令

当开始自动刷新操作时需要自动刷新命令。当信号/CS，/RAS和/CAS为低，信号/WE和CKE为高时选择该命令。

(7)满页成组停止命令

在整个存储体上要停止满页成组操作时需要满页成组停止命令，且除了满页成组操作外，在任何其它成组操作中，此命令可忽略。当信号/CS和/WE为低，信号/RAS和/CAS为高时选择该命令。

(8)无操作命令(Mop)

无操作命令用来指定执行无操作。当信号/CS为低，信号/RAS，/CAS和/WE为高时标示该命令。

(9)数据操作命令

数据操作命令用来设置操作电路9的操作模式并表示多路器8B，9C和10A的转接。例如，对操作电路9的可用操作模式包括‘或’，‘与’和‘异或’。对操作电路9所选的操作模式同多路器9c操作时所选的数据相结合。这标示外部输入数据及存储体0或1的读数据。当多路器8B和10A在写模式中被合适标示时，被操作的目标数据和操作结果在输出的同时被写到存储体0或1。在读操作中，从存储体0或1读出数据及输入数据被操作，操作的结果被输出。另一方面，可以设置一个存储体进行读操作而其它存储器进行写操作。

上面所述的数据操作命令可用信号/CS，/RAS，/CAS，/WE和CKE适当组合来标示。这组合不同于为了标示命令(1)到(8)的组合。送到端点A0到A8的地址用来形成各种控制信号。

在SDRAM情况下，当一个存储体正执行成组操作时，其它存储体可以用提供的行地址选通/体有效命令来选中。在那种情况下，其它存储体可用于行地址有关的操作，而进行成组操作的存贮体不受影响。直观地说SDRAM有用来保留外部提供的数据，地址和控制信号的装置。所保留的内容，尤其是地址和控制信号是为了各自存储体(但不仅限于此)而保留。另一方面，一锁存电路(未示出)用来锁存数据，这些数据由行地址选通/体有效命令从所选的存储器块的一个字线上得到的；来自存储器的数据因此被锁存，以便准备列地址有关的操作。

因此，就无数据冲突发生在输入/输出I/O端来说，下面情况是可能的：通常用一个存储体进行命令执行，而另一存储体发出预填充命令和行地址选通/体有效命令以提前开始内部操作。

因为SDRAM设置是可以输入和输出数据，地址和控制信号同时钟信号CLK同步，一个容量大小像DRAM的SDRAM可以工作得像SRAM那样快。由于选择的字线的一个同设定的脉冲串长度相匹配，而这脉冲串长度表示被存取的数据单元数。内部的列地址计数器可以连续地改变列地址以便连续地读写很多数据单元。照这样工作，SDRAM同操作电路一起起可变图象存储器的作用，而不必使用串联输入/输出电路。

图4是作为本发明的第3实施例的SDRAM的方框图。除上面所述数据操作电路之外，该实施例包括地址操作电路。

图4中的列地址发生器24具有寄存器24A提供的输入部分以保留起始地址。从起始地址开始，列地址发生器24为前面讨论过的成组存取操作对地址计数。而且，列地址发生器24用操作设置电路23利用N的增量或减量得到的“跳跃”地址实现存取操作。多路器26用所选的2个地址信号中一个定为列地址，这2个地址信号一个从地址缓冲器20接收到的，另一个由列地址发生器24产生的。

第3实施例在行地址那一边包含相似的电路。一个行地址发生器22，其输入部分由寄存器22A提供以保留起始地址。从此起始地址开始，行地址发生器22由操作设置电路21利用加1或减1得到‘步进’地址，或用N的增量或减量获得“跳跃“地址实现存取操作。多路器25通过选择2个地址信号中一个确定行地址。这2个地址信号一个从地址缓冲器20接收到，另一个由行地址发生器22产生。除了有关数据操作电路元件部分外，第3实施例在结构上同图3的第2实施例相同。

在此，上面所述地址操作功能被提供，允许一个地址来自外部，而具有的内部电路同时可以存取不同的地址。这意味着，在一个例子中同一张图打算写到不同地址，这同一数据只需输入到相同地址中，在另一例子中，数据(即一张图)从存储体0中读出，通过简单执行上述地址操作和多路器25和26的转接而写到存储体1中。依次，对地址信号的算术运算容易使图的移动和图形绘制及图案绘画例如重复图案成为可能。

图5A和5B显示了图1中的第一实施例是如何工作的。图5A是第一实施例中信号传输路径的电路方块图。图5B是描述第一实施例中所用信号的典型波形的信号波形图，同信号/RAS的后沿同步，行地址信号X被输入，用信号DSF2选择操作模式。

同信号/CAS的后沿同步，列地址信号Y被输入且从存储器阵列读数据。当信号/WE为低时，经外端传送的操作数据D1被输入。当信号/OE为低时，操作的结果D2被输出到外部。依次，数据从存储器中读出，操作的结果同时在一个存储周期中输出。

图6A和6B描述了图3的第2实施例是如何工作的。图6A是第2实施例中信号传输路径的电路方块图。图6B是描述了第2实施例所用信号的典型波形的信号波形图。

存储体0的有效命令BA被输入，行地址信号X0被置成有效。而存储体1的有效命令B1引入，行地址信号X1被置成有效。

在图6A所示情况(a)中，操作命令C被输入且列地址信号Y被输入，如图6A中，由情况(a)的信号通路所示，数据可从存储体0和存储体二者读出以输入到操作电路(成组操作)。若CAS等待时间设为图示的3，脉冲串长度为4，操作的结果从外端以输出信号D20，D21，D22和D23的形式以此次序输出(成组输出)。

在图6A所示情况(b)中，操作命令C被输入且列地址信号Y被输入以从存储体0中读数据。同时，操作数据D1经外部端输入。正像图6A中情况(b)的信号通路所示，从存储器0来的数据和输入数据D1被输入给操作电路，若CAS等待时间设为图示的3，脉冲串长度为1，操作的结果随所示等待周期的逝去，往外端子以一信号D的形式输出。在情况(b)中，由Di2和Do2表示外部端，上面情况(a)或(b)直观地用信号/WE为高或低来选择确定。

图7A和7B描述图4中的第3实施例是如何工作的。图7A是第3实施列中信号传送路径的电路方块图。图7B是第3实施例中所用信号的典型波形的信号波形略图。

对存储体0输入有效命令BA，行地址信号X0被置成有效，对存储体1的有效命令和操作命令B1被输入，且行地址信号X1被提供以实现一地址操作。操作的结果，地址信号X′被置成有效。

操作命令C被输入，且列地地信号Y被提供以获得对存储体0的访问。列地址信号Y被运算以形成列地址信号Y′，因此存储体1被访问。从存储体0读的数据被写到存储体1(成组操作)。

图8A和8B表示本发明操作是如何变化的。这种变化包括图3中第2实施例的数据操作电路及图4中第3实施例的地址操作电路。图8A是这种变化中信号传输路径的电路方块图。图8B是这种变化所用信号的典型信号波形的信号波形图。

对存储体0的有效命令BA被输入，低位地址信号X0被置成有效。对存储体1的有效命令B1被输入，行地址信号X1被置成有效。然后输入操作命令C，提供列地址信号Y以获得访问存储体0。地址信号Y被加以运算以生成地址信号Y′，从而存储体1被访问。从存储体0和存储体1地者读出的数据输入到操作电路(成组操作)。正如第2实施例那样，CAS等待时间设为图示的3，脉冲串长度为4。操作的结果从外端以输出信号D20，D21，D22和D23的形式，以此次序输出(成组输出)。用相似方式，行地址信号亦可被操作。

图9是一个简图，它显示了代表第3和第4实施例SDRAM图象布局的例子，在此存储器起图象存储器作用(即帧存储器)。此SDRAM被直观地设置成以16位为单位访问，以便在存储体0和1中交替地以16位为单位在图象的扫描方向内赋给数据。这种安排，如果在扫描方向中，无足够存储单元数赋给任意一个字线，存储体0(或1)一方面执行读操作，同时字线被转接到另一存储体1(或0)。这样，用同样时序，在同样扫描方向内允许连续读数据。

当通过增大图象屏和/或增加分辨率而增加象素数据数时，随之而来交替访问存储体0和1，字线转换时间实际上消除，这样就可以同显示单元(如CRT)的光栅扫描时序同步地读图象数据。

图10显示图象图描述了如何按本发明压缩和显示图象。图10包括一位于之前图象和一当前图，它显示了在位于之前的图象中数据如何从位置A0通过矢量MV移到当前图象中。

图11是一个原理方块图，该图表示在图10中数据移动是如何按本发明被检测。首先在位于之前的图象中数据A0同当前图象中的数据比较。在两个图象之间比较的数据，那些数据单元它们同另外一个数据单元相重合或很好匹配被找出，它们的运动矢量就被检测出来。图10中检测出的是从位置A0已经移走了矢量MV的数据过程。在本例中，位于这前的图象和当前的图象分别对应安排在存储体0和1。为进行比较操作，从体0和体1读出数据。比较的结果输出到外部，主计算机如CPU接收操作结果并从此决定运动矢量MV。

图12是一原理方块图，图示了图10中的图象数据是如何按本发明而形成，根据位于之前图象的数据，提供移动的数据和运动的矢量MV。为了产生运动后数据(Post—Movement)在当前图象上显示，仅更新数据的相应部分。用数据表示的图在多窗口设置中直观地被显示。对于本实施例，位于之前的图象和当前的图象被安排成分别对应存储体0和1。在存储体0中从所标示的地址上读出数据。同时，为了产生存储体1的地址执行一地址操作。由存储体0读出的数据被写到存储体1中所需地址中。主计算机如CPU传送当前图象数据到显示缓冲存储器(即帧存储器)以便更新显示数据。

图13是典型的计算机系统的功能块图。该系统包括本发明所用的图象存储器(VRAM或SDRAM)。该计算机系统包括总线，中央处理单元(CPU)，外围控制器，同它的控制器一起作主存储器用的DRAM(动态存储器)，后备SRAM(静态存储器)，后备校验位存储器及它的控制器，为存储程序用的ROM(只读存储器)和显示单元。

外部控制器被连到外部存储器设备和键盘KB上。显示单元包括一个VRAM，如图1或图4中所示的半导体存储器。当它连到作为输出设备工作的显示单元上，VRAM起显示存储信息的作用。电源部件给计算机系统的内部电路供电。CPU产生信号以控制如所述配置的存储器的每一个的操作时序。

正如已说明过的那样，为了高速的执行简单图象处理，本发明的半导体存储器包括操作电路。此外，帧存储器简单地保留显示数据。例如，在系统中的半导体存储器工作如同协处理器，便同CPU一起处理图象数据，也就是半导体存储器从CPU接收图象数据的逻辑操作功能和地址操作功能，从而迅速产生显示数据。在单个存储周期内操作结果的输出功能必须用主计算机如CPU提高数据处理的速度。典型的传统图象存储器为了数据操作和输出需要2个不同存储周期；第一个周期中执行数据操作，在第2个周期中输出操作结果，因为它为了处理每个加工过程化费了2个存储器访问周期，传统的设置并不期望增加数据处理的速度。本发明的主要好处，正如在上述实施例中已提到的那样有如下几点：

(1)在本发明的半导体存储器的内装操作电路，对数据执行逻辑操作，对地址信号执行操作技术操作。反映这种操作的任何结果的数据被写到存储器陈列并在同一存储周期内往外端子输出。这种特点能效使各种数据处理被高速实现。

(2)本发明的同步动态，RAM具有第一和第二二存储体，其中每个可独立存数，这动态RAM包括一操作电路，有选择地在2种数据中的一种上实现逻辑操作。这2种数据一种从外端子由外部输入数据，另一种从第一第二存储体上读数据。这种操作的任何一种结果都是在同一存储周期内经外部端子输出或写到第一或第二存储体中，这亦就允许实现高速执行不同种类数据处理。

(3)本发明的半导体存储器装置有一个存储输入地址信号的存储器电路，一个操作电路，该电路对从存储器电路读出的数据和输入的地址信号执行算术操作，一个地址选择电路，该电路通过用操作的结果或通过输入地址信号选择，获得对存储器的访问，还有一个数据读写电路，该电路中通过地址选择电路选择存储单元以写入数据和读出数据，这些电路相结合以实现综合数据处理例如图的高速移动。

(4)本发明的同步动态RAM具有第一和第二存储体，每个都可独立存取，它包括存储输入地址信号的存储器电路、一个操作电路，该电路对从存储器电路读回的数据和输入的地址信号执行算术操作，一个地址选择电路，该电路通过用操作的结果或通过输入地址信号有选择地访问第一或第二存储体，还有一个数据读写电路，在该电路中通过地址选择电路选择存储体以对它写入数据和读出数据。这些电路亦相结合以实现综合数据处理(例如实现图的高速移动)。

尽管上面的说明包含许多特点，这些特点并不能限制本发明涉及的范围，它仅提供了本发明当前实施例的说明。例如，SDRAM可以备有一串行输出电路，如为了图象处理，这样的一个SDRAM将可组成具有协处理器功能和帧存储器功能的半导体存储器。这种存储器在结构上简化了系统，它是系统的一部分，它能使系统高速运行。操作电路和信号传输路径与它相结合，当实现时可以采用各种形式。

本发明作为存储图象数据的半导体存储器可用于很宽的应用领域。

本发明的主要优点归纳如下：内部操作电路对数据执行逻辑操作，对地址信号执行算术操作。表示操作结果的数据被写到存储器阵列，并在同一存储周期中经外部端子输出。这使各种数据处理器迅速实现。

本发明的同步动态RAM具有第一和第二存储体，每个都可独立存取，它包括一操作电路，该电路或从外端输入外部数据或从第一或第二存储体读数据以执行逻辑操作。操作的结果经外端子在同一存储周期内输出或写到第一或第二存储体。这亦使各种数据处理迅速执行。

本发明的存储器具有存储输入地址信号的存储器电路，一个操作电路，该电路对来自存储器电路的数据和输入地址信号执行算术操作，一个地址选择电路，它根据操作的每个结果或根据输入的地址信号对存储器访问，还有一个数据读/写电路，它通过地址选择电路选择存储单元以写入数据和读出数据。这些电路可迅速实现综合数据处理(如图的移动)。

本发明的同步动态RAM具有第一和第二存储体，每个存储体可以独立存取。动态RAM包含用于存储输入地址信号的存储器电路，一个操作电路，该电路对从存储电路来的数据或对输入的地址信号执行算术操作，一个地址选择电路，它根据操作的每个结果或根据输入的地址信号访问第一或第二存储体，还有一个数据读/写电路，它通过地址选择电路选择存储体以写入数据和计出数据。该电路亦可使综合数据处理(如图的移动)迅速执行。

Claims (12)

1.半导体存储器，包括：

存储器部分，包括很多的存储单元，这些单元处于在很多字线和很多数据线的交点上；

一个具有很多的操作方式的操作电路，该操作电路按照设定的操作方式操作；

第一外部端子；

第一输出电路插置于在所述的操作电路的输出端和所说第一外部端点之间，所述的第一输出电路把所述的操作电路的输出数据送到所说第一外部端子；

第二输出电路插装在所述的操作电路的输出端点和所说存储器部分之间，所述的第二输出电路提供所述的操作电路的输出数据，作为写数据写到所述的存储器部分；

第一输入电路为所说操作电路的第一输入端提供第一数据，这第一数据是由所说半导体存储器的外部提供的；而

第二输入电路插装在所说的操作电路的输入端和所说存储器部分之间，所说的第二输入电路为所述第二输入端子提供第二数据，第二数据读自所述的存储部分；

其中所述的操作电路根据所定的操作方式接收和操作所述的第一数据和第二数据；所述操作电路的输出数据在操作周期中提供给所述的第一外部端子，在该周期中同样的输出数据被写到所述的存储部分。

2.根据权利要求1的半导体存储器，还包括：

接收行地址选通信号/RAS的第2外部端子；

接收列地址选通信号/CAS的第3外部端子；

接收写使能信号/WE的第4外部端子；

接收芯片选择信号/CS的第5外部端子；及一个与所述的第2，第3，经4和第5外部端子相连的控制电路，在检测所述的行地址选通信号，列地址选通信号，写使能信号和芯片选择信号电平的基础上，所述的控制电路输出控制信号；

其中所述的操作电路的操作方式是在所述的控制信号的基础上指定的。

3.根据权利要求2的一个半导体存储器还包括：

第2转换电路用所述操作电路的输出数据中的一个和所述的第一种数据选择性地提供给第二输出电路；

第2转换电路用所述操作电路的输出数据中的一个和所述第二种数据选择性地提供给第一输出电路；以及

一个外部地址端子；

其中所述第一和第二转换电路是由提供给所述的外部地址端子的相应信号控制的。

4.根据权利要求3的一个半导体存储器，还包括：

第6外部端子；以及

和所述存储部分相连的一个串行输出电路，以便存储从存储器部分输出的并行信号并输出一系列所说的并行信号到所说的第6个外部端子。

5.根据权利要求4的半导体存储器，其中所述的第一数据来自所述的第一外部端子。

6.根据权利要求5的半导体存储器，其中所述的很多存储单元是动态存储单元。

7.根据权利要求2的半导体存储器，其中执行所述操作电路的操作，所述的操作电路的输出数据被写到所述的存储部分，所述操作电路的输出数据被提供给所述的第一外部端子，同时所述行地址选通信号/RAS连续地处于低电平。

8.一种半导体存储器，包括：

第一和第二存储器阵列，每个阵列具有很多存储单元，这些存储单元置于很多字线和很多数据线的交点上，

第一选择电路，用于选择所述第一存储阵列的存储单元；

第二选择电路，用于选择所述第二存储阵列的存储单元；

一个具有很多操作方式并按所指定操作方式操作的一个操作电路；

第一外部端子；

第一输出电路置于在所述操作电路的输出端和所述的第一外部端点之间，所述的第一输出电路把所述操作电路的输出数据送给所述的第一外部端子，

第二输出电路安装在所述操作电路的输出端和所述第一存储阵列之间，所述第二输出电路把所述操作电路的输出数据作为写数据送到所述的第一存储阵列；

第三输出电路置于所述操作电路的输出端点和所述的第二存储阵列之间，所述第三输出电路把所述操作电路的输出数据作为写数据送到所述的第二存储阵列；

第一输入电路把半导体存储器的外部提供的第一数据供给所说操作电路的第一个输入端；

第二输入电路把第一存储器阵列或从第二存储器阵列读出的第二数据供给所述操作电路的经二输入端子；

其中所述的操作电路按照指定操作方式，按所说第一和第二数据接收和操作；以及

其中所述操作电路的输出数据在这操作周期中被给与所述第一外部端子，在这周期内同样的输出数据被写到所说第一存储阵列和第二存储阵列的存储单元中。

9.根据权利要求8的半导体存储器，还包括：

为接收行地址选通信号/RAS的第2外部端子；

为接收到地址选通信号/CAS的第3外部端子；

为接收写使能信号/WE的第4外部端子；

为接收芯片选择信号/CS的第5外部端子；及

同所述第2，第3，第4和第5外部端子组连的控制电路，所说控制电路根据检测出的行地址选通信号的电平、列地址选通信号的电平、写使能信号的电平及片选信号的电平输出控制信号；

其中根据控制电路输出的控制信号确定操作电路的操作方式。

10.根据权利要求9的半导体存储器，其中执行所述操作电路的操作，所述的操作电路和输出数据被写到所述的第一存储阵列或写到所述的第二存储阵列中，所述操作电路的输出数据送到所述的第一外部端子，同时，所述的行地址选通信号/RAS被不断驱使成为低电平。

11.一种半导体存储器，包括：

具有很多的存储单元的存储器部分，这些单元处于很多字线和很多数据线的交点上；

一个具有很多操作方式的操作电路，该操作电路按照设定的操作方式操作；

一个选择电路置于所述的操作电路的输出端点和所述存储部分之间，所述的选择电路根据所述的操作电路提供的地址信号，在所述存储部分选择存储单元；

第一输入电路把半导体存储器的外部提供的第一地址信号供给所述操作电路的第一个输入端；而

第二输入电路置于所述操作电路的第二输入端及所述存储器部分之间，所述的第二输入电路把所述存储部分读出的第二地址信号提供给所所的第二输入端；

其中所述的操作电路根据指定的操作方式接收和操作所述的第一地址信号和第二地址信号。

12.根据权利要求11的半导体存储器，还包括：

为接收行地址选通信号/RAS的第一外部端子；

为接收到地址选通信号/CAS的第二外部端子；

为接收写使能信号/WE的第三外部端子；

为接收芯片选择信号/CS的第四外部端子；以及

一个同所述第一、第二，第三及所述第四外部端子相连的控制电路，在检测所述的行地址选通信号、列地址选通信号、写使能信号和片选信号电平的基础上，所述的控制电路输出控制信号；

其中所述操作电路的操作方式是在所述的控制信号的基本上设定的。

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