CN1941190A - 半导体存储器装置的位线控制电路 - Google Patents

半导体存储器装置的位线控制电路 Download PDF

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Abstract

一种半导体存储器装置，包括：位线感测放大器，用于感测并放大施加于位线上的数据；第一驱动器，用于将该位线感测放大器的上拉电压线驱动至施加于正常驱动电压端子上的电压；过驱动信号产生器，用以响应于有效指令，产生定义过驱动周期的过驱动信号；过驱动控制信号产生器，用于接收该过驱动信号以产生过驱动控制信号，以用于根据过驱动电压的电压电平来选择性执行过驱动操作；及第二驱动器，用以响应于该过驱动控制信号，将该正常驱动电压端子驱动至该过驱动电压。

Description

半导体存储器装置的位线控制电路
技术领域
本发明涉及一种半导体存储器装置，且更具体而言涉及一种用于半导体存储器装置的位线过驱动控制电路。
背景技术
随着半导体存储器芯片中线宽度及单元尺寸逐渐缩小，电源电压变得更低。因此，需要可满足低电压要求的半导体存储器装置。
多数半导体存储器芯片包括内部电压产生器，该内部电压产生器可自外部电压产生多个内部电压。因此，半导体存储器芯片本身可对内部电路供给内部电压。在诸如使用位线感测放大器(BLSA)的DRAM的存储器装置中，对应于数据″1″的电压电平的核心电压VCORE用于检测单元数据。
当列地址所选择的字线生效时，连接至该字线的多个存储器单元的数据转移至位线，且位线感测放大器感测并放大位线对之间的电压差。当数千个位线感测放大器同时操作时，在用于驱动位线感测放大器的上拉电压线的核心电压(VCORE)端子处消耗大量电流。然而，通过使用低电压环境下的核心电压(VCORE)，难以在短时间内放大大量单元数据。
为解决此等问题，已采用一种BLSA过驱动方法，其在位线感测放大器的初始操作中，以高于核心电压(VCORE)的电压(一般为外部电压(VDD))驱动位线感测放大器的上拉电压线历时一预定时间，即，恰在存储器单元与位线之间的电荷共享之后。
发明内容
因此，本发明的目标为提供一种半导体存储器装置，以用于防止当位线感测放大器在相对较高的外部电压的环境下执行过驱动操作时，VCORE端子的电压电平迅速增加。
根据本发明的一个方面，提供一种半导体存储器装置，其包括：位线感测放大器，其用于感测并放大施加于位线上的数据；第一驱动器，其用于将该位线感测放大器的上拉电压线驱动至施加于正常驱动电压端子上的电压；第二驱动器，其用于将该正常驱动电压端子驱动至过驱动电压；过驱动信号产生器，其用以响应于有效指令，产生定义过驱动周期的过驱动信号；电平跟随器(follower)，其用于输出关于该过驱动电压的线性变化的电压；电压电平检测器，其用以响应于该电平跟随器的该输出电压，检测该过驱动电压是否高于预定电平；及选择性输出单元，其用以响应于该电压电平检测器的输出信号选择性输出该过驱动信号，其中该第二驱动器受控于该选择性输出单元的该输出信号。
根据本发明的另一方面，提供一种位线感测放大器控制电路，其包括：位线感测放大器，其用于感测并放大施加于位线上的数据；第一驱动器，其用于将该位线感测放大器的上拉电压线驱动至施加于正常驱动电压端子上的电压；过驱动信号产生器，其用以响应于有效指令，产生定义过驱动周期的过驱动信号；过驱动控制信号产生器，其用于接收该过驱动信号以产生过驱动控制信号，以用于根据过驱动电压的电压电平来选择性执行过驱动操作；及第二驱动器，其用以响应于该过驱动控制信号，将该正常驱动电压端子驱动至该过驱动电压。
根据本发明的又一方面，提供一种位线感测放大器控制电路，其包括：位线感测放大器，其用于感测并放大施加于位线上的数据；过驱动信号产生器，其用以响应于有效指令，产生定义过驱动周期的过驱动信号；过驱动控制信号产生器，其用于接收该过驱动信号以产生过驱动控制信号，以用于根据过驱动电压的电压电平来选择性执行过驱动操作；及驱动器，其用以响应于该过驱动控制信号，将该位线感测放大器的上拉电压线驱动至该过驱动电压。
附图说明
图1为根据本发明的第一实施例的位线感测放大器控制电路的示意图；
图2A至2C为说明在位线感测放大器操作时，核心电压端子处电压电平变化的曲线图；
图3为根据本发明的第二实施例的用于选择性输出过驱动信号的位线感测放大器控制电路的电路图；
图4为图3中所示的过驱动控制信号产生单元的详细电路图；及
图5A及5B为图3中所示的半导体存储器装置的时序图。
主要组件符号说明：
100                    位线感测放大器控制电路
120、220               位线感测放大器
140、240               过驱动信号产生器
400                    过驱动控制信号产生器
401                    电平跟随器
402                    电压电平检测器
403                    选择性输出单元
BL、/BL                位线对
INV                    反转器
M1、M2、M3、NM1、      驱动晶体管
NM2、NM3
NAND                   与非门
NM4                    NMOS晶体管
PM1                    PMOS晶体管
R1、R2                 电阻器
RT0                    上拉电压线
SB                     下拉电压线
WL                     字线
具体实施方式
将参看附图详细描述根据本发明的例示性实施例的用于半导体存储器装置的位线控制电路。
图1为根据本发明的第一实施例的BLSA控制电路的示意图。
参看图1，位线感测放大器控制电路100包括上拉电压线RT0及下拉电压线SB，二者皆耦接至BLSA 120。同样，该位线感测放大器包括多个驱动晶体管M1、M2及M3，其用于将电压线RT0及SB驱动至具体电压。
具体而言，第二驱动晶体管M2响应于上拉驱动控制信号SAP将上拉电压线RT0驱动至VCORE端子的电压，且第三驱动晶体管M3响应于下拉驱动控制信号SAN将下拉电压线SB驱动至接地电压VSS。第一驱动晶体管M1响应于过驱动信号OVDP将VCORE端子驱动至外部电压VDD。
过驱动信号产生器140响应于有效指令ACT，产生过驱动信号OVDP。可用PMOS晶体管实施第一及第二驱动晶体管M1及M2。
当输入有效指令ACT时，字线WL生效且通过电荷共享将单元数据加载在位线对BL与/BL上。接着，上拉驱动控制信号SAP及下拉驱动控制信号SAN生效为逻辑高电平。此处，由过驱动信号OVDP在预定持续时间内过驱动上拉电压线RT0，该过驱动信号OVDP比上拉驱动控制信号SAP及下拉驱动控制信号SAN更早生效为逻辑高电平。即，当上拉驱动控制信号SAP、下拉驱动控制信号SAN及过驱动信号OVDP全部生效为逻辑高电平时，驱动晶体管M1、M2及M3全部被开启，从而将上拉电压线RT0及下拉电压线SB分别驱动至外部电压VDD及接地电压VSS。
在预定时间之后，过驱动电压OVDP失效为逻辑低电平，使得第一驱动晶体管M1被关闭。因此，仅由核心电压VCORE驱动上拉电压线RT0。
图2A至2C为说明在位线感测放大器操作时，VCORE端子处电压电平变化的曲线图。
具体而言，图2A为说明在位线感测放大器未执行位线过驱动操作时，VCORE端子处电压电平变化的曲线图。在施加有效指令ACT0之后，VCORE端子处的电压电平迅速降低。
目前，施加至DRAM的外部电压VDD为1.7至1.9V。为满足1.7至1.9V规范，DRAM必须可在小于1.7V或大于1.9V的外部电压(VDD)环境下正常操作。
图2B为说明在位线感测放大器在相对较低的外部电压VDD的环境下执行位线过驱动操作时，VCORE端子处电压电平变化的曲线图。由图2B可见，VCORE端子由于过驱动操作而保持稳定电平。
图2C为说明在位线感测放大器在相对较高的外部电压VDD的环境下执行过驱动操作时，VCORE端子处电压电平变化的曲线图。此情况下，核心电压VCORE与外部电压VDD之间的电压差较大。因此，当响应于有效指令ACT0及ACT1而执行过驱动操作时，过高的外部电压VDD连接至VCORE端子，且供应给VCORE端子的电荷数量迅速增加，引起核心电压电平迅速增加。此外，当连续施加有效指令ACT0及ACT1时，核心电压电平更多由于VCORE端子处的剩余电荷而增加。
此情况下，由高于外部电压(VDD)的增压电压(VPP)驱动选定的字线，且位线展现出比作为正常电压电平的核心电压VCORE更高的电压电平。因此，单元晶体管的栅极-源极电压(Vgs)减小。若单元晶体管的栅极-源极电压(Vgs)减小，则读写操作不被正确执行，引起半导体存储器装置的错误操作。
图3为根据本发明的第二实施例的用于选择性输出过驱动信号的BLSA控制电路200的电路图。
如图所示，BLSA控制电路200包括BLSA 220、过驱动信号产生器240、多个驱动晶体管NM1、NM2、NM3及过驱动控制信号产生器400。
过驱动信号产生器240响应于有效指令ACT产生过驱动信号OVDP。BLSA 220耦接于上拉电压线RT0与下拉电压线SB之间。多个驱动晶体管NM1、NM2及NM3将电压线RT0及SB驱动至一具体电压。过驱动控制信号产生器400根据供电电压环境，即，供电电压是否为相对较高的电压或相对较低的电压，来选择性输出过驱动信号OVDP。
具体而言，第二驱动晶体管NM2响应于上拉驱动控制信号SAP，将上拉电压线RT0驱动至VCORE端子的电压，且第三驱动晶体管NM3响应于下拉驱动控制信号SAN，将下拉电压线SB驱动至接地电压VSS。第一驱动晶体管NM1响应于过驱动信号OVDP，将VCORE端子驱动至供电电压VDD。可用PMOS晶体管实施第一及第二驱动晶体管NM1及NM2。
当输入有效指令ACT时，字线WL生效且通过电荷共享将单元数据加载在位线对BL与/BL上。随后，上拉驱动控制信号SAP及下拉驱动控制信号SAN生效为逻辑高电平。此处，由过驱动信号OVDP在预定持续时间内过驱动上拉电压线RT0，该过驱动信号OVDP比上拉驱动控制信号SAP及下拉驱动控制信号SAN更早生效为逻辑高电平。即，当上拉驱动控制信号SAP、下拉驱动控制信号SAN及过驱动信号OVDP全部生效为逻辑高电平时，驱动晶体管NM1、NM2及NM3全部开启，从而将上拉电压线RT0及下拉电压线SB分别驱动至供电电压VDD及接地电压VSS。
在预定时间之后，过驱动电压OVDP失效为逻辑低电平，使得第一驱动晶体管NM1关闭。因此，仅由核心电压VCORE驱动上拉电压线RT0。
过驱动控制信号产生单元400检测电源电压VDD的电压电平，以在电源电压VDD的电压电平低于预定电压电平时输出过驱动信号OVDP，作为输出信号，且在电源电压VDD的电压电平高于预定电压电平时拦截过驱动信号OVDP。因此，BLSA控制电路200在相对较低的外部电压的环境下执行过驱动操作，而在相对较高的外部电压的环境下不执行过驱动操作。
图4为图3中所示的过驱动控制信号产生单元400的详细电路图。
参看图4，控制信号产生单元400包括电平跟随器401、电压电平检测器402及选择性输出单元403。电平跟随器401产生输出电压A，以用于关于电源电压VDD作线性改变。电压电平检测器402响应于电平跟随器401的输出电压A，检测过驱动电压是否高于预定电平。选择性输出单元403响应于电压电平检测器402的输出信号B，选择性输出过驱动信号OVDP。
电平跟随器401包括串联连接于电源电压(VDD)端子与接地电压(VSS)端子之间的第一及第二电阻器R1及R2，以根据第一及第二电阻器R1与R2的电阻比来除法运算电源电压VDD，并产生经除法运算的电压作为至该两个电阻器R1及R2的共同节点的输出电压A。举例而言，当第一及第二电阻器R1与R2具有相同电阻时，电平跟随器401的输出电压A为电源电压VDD的一半，即，VDD/2。
电压电平检测器402可包括：NMOS晶体管NM4，其具有接收电平跟随器401的输出信号A的栅极，且连接至接地电压(VSS)端子；及PMOS晶体管PM1，其具有接收接地电压的栅极，且连接至电源电压(VDD)端子。
选择性输出单元403包括：与非门NAND，其接收电压电平检测器402的输出信号B及过驱动信号OVDP；及反转器INV，其用于使与非门NAND的输出信号反转，以输出信号C作为选择性输出单元403的输出信号。
图5A及5B为图4中所示的半导体存储器装置的时序图。
具体而言，图5A为在由于供电电压VDD与核心电压VCORE之间的电压差并不大而因此需要对供电电压VDD过驱动时的时序图。图5A中，参考符号″AA″及″BB″表示图4中所示的过驱动信号OVDP及BLSA控制电路200的选择性输出单元403的信号C。
供电电压VDD具有约1.6V的电压电平。因此可见，参考符号″AA″与1.5V核心电压VCORE之间的电压差较小。
电平跟随器401的输出电压A输入至电压电平检测器402。此处，NMOS晶体管NM4未被其临限(threshold)电压开启，使得电压电平检测器402的输出电压B变为逻辑高电平。因此，选择性输出单元403输出过驱动信号OVDP作为最终输出信号C。因为进行正常的位线过驱动操作，且供电电压VDD相对较低，所以即使进行位线过驱动操作，仍可稳定保持核心电压VCORE。
图5B为在由于供电电压VDD与核心电压VCORE之间的电压差较大而因此不需要对供电电压VDD过驱动时的时序图。
图5B中，参考符号″CC″及″DD″表示过驱动信号OVDP及图4中所示的BLSA控制电路200的选择性输出单元403的信号C。
供电电压VDD具有约2.2V的电压电平。因此可见，感测放大器过驱动信号CC与1.5V核心电压之间的电压差较大。
电平跟随器401的输出电压A输入至电压电平检测器402。此处，NMOS晶体管NM4开启，使得电压电平检测器402的输出电压B变为逻辑低电平。因此，选择性输出单元403不输出过驱动信号OVDP，使得最终输出信号C失效为逻辑低电平。此情况下，省略位线过驱动操作并进行正常的驱动操作。因此，在相对较高的供电电压VDD的环境下进行过驱动操作的同时，可防止覆盖电压电平过度增加。
已建构用于上述实施例的逻辑的种类及配置，以用于输入信号及输出信号皆为高电平有效信号的情况。因此，若信号的有效极性改变，则逻辑组态亦将改变。此外，本领域技术人员可容易推导得出这些逻辑组态。
可用诸如PMOS晶体管及NMOS晶体管的主动组件来替代逻辑跟随器的电阻器。
虽然已使用可对检测到的信号及过驱动信号执行“与(AND)”运算的“与”门来建构选择性输出单元，但其亦可使用各种方式来建构。举例而言，可使用受检测到的信号控制的传输门及锁存器来选择性输出过驱动信号。
此外，虽然核心电压及外部电压已用作正常驱动电压及过驱动电压，但本发明并不限于此等电压。
如以上所述，本发明可防止当位线感测放大器在相对较高的外部电压的环境下操作时，核心电压的电压电平由于过驱动操作而过度增加，从而改良半导体存储器装置的操作特征及可靠性。
本申请案含有关于分别于2005年9月29日及2005年12月28日申请于韩国知识产权局的韩国专利申请案第2005-90911号及第2005-132504号的主题，该等专利申请案的全部内容以引用的方式并入本文中。
虽然已关于某些较佳实施例描述了本发明，但本领域技术人员将了解，可在不偏离以下权利要求所定义的本发明的范畴的情况下，做出各种改变及修改。

Claims (19)

1、一种半导体存储器装置，其包含：
位线感测放大器，用于感测并放大施加于位线上的数据；
第一驱动器，用于将该位线感测放大器的上拉电压线驱动至施加于正常驱动电压端子上的电压；
第二驱动器，用于将该正常驱动电压端子驱动至过驱动电压；
过驱动信号产生器，用以响应于有效指令，产生定义过驱动周期的过驱动信号；
电平跟随器，用于输出关于该过驱动电压的变化电压；
电压电平检测器，用以响应于该电平跟随器的该输出电压，检测该过驱动电压是否高于预定电平；及
选择性输出单元，用以响应于该电压电平检测器的输出信号，选择性输出该过驱动信号，
其中该第二驱动器受控于该选择性输出单元的该输出信号。
2、如权利要求1所述的半导体存储器装置，其中该正常驱动电压端子为核心电压端子，且该过驱动电压为外部电压。
3、如权利要求1所述的半导体存储器装置，其中该电平跟随器包括串联连接于外部电压端子与接地电压端子之间的第一及第二电阻器，且根据该第一电阻器与该第二电阻器的电阻比来除法运算外部电压，以在该第一电阻器与该第二电阻器的共同节点处输出该经除法运算的电压作为线性变化的电压。
4、如权利要求1所述的半导体存储器装置，其中该电压电平检测器包括：
NMOS晶体管，其具有接收该电平跟随器的该输出电压的栅极，且其连接至接地电压端子；及
PMOS晶体管，其具有连接至该接地电压端子的栅极，且其连接至外部电压端子。
5、如权利要求3所述的半导体存储器装置，其中该选择性输出单元包括逻辑栅极，用于对该电压电平检测器的该输出信号与该过驱动信号执行“与”运算。
6、如权利要求5所述的半导体存储器装置，其中该选择性输出单元包括：
与非门，其经配置以接收该电压电平检测器的该输出信号及该过驱动信号；及
反转器，其用于使该与非门的输出信号反转，以输出该反转信号作为该过驱动信号。
7、如权利要求1所述的半导体存储器装置，其中该选择性输出单元包括：
传输门，其用以响应于该电压电平检测器的该输出信号，输出该过驱动信号；及
锁存器，其用于锁存该传输门的输出信号。
8、一种位线感测放大器控制电路，其包含：
位线感测放大器，其用于感测并放大施加于位线上的数据；
第一驱动器，其用于将该位线感测放大器的上拉电压线驱动至施加于正常驱动电压端子上的电压；
过驱动信号产生器，其用以响应于有效指令，产生定义过驱动周期的过驱动信号；
过驱动控制信号产生器，其用于接收该过驱动信号以产生过驱动控制信号，以用于根据过驱动电压的电压电平来选择性执行过驱动操作；及
第二驱动器，其用以响应于该过驱动控制信号，将该正常驱动电压端子驱动至该过驱动电压。
9、如权利要求8所述的位线感测放大器控制电路，其中该正常驱动电压端子为核心电压端子，且该过驱动电压为外部电压。
10、如权利要求8所述的位线感测放大器控制电路，其中该过驱动控制信号产生器检测该过驱动电压的电压电平，以在该过驱动电压的该电压电平低于预定电压电平时，输出该过驱动信号作为其输出信号，且在该过驱动电压的该电压电平高于该预定电压电平时，拦截该过驱动信号。
11、如权利要求10所述的位线感测放大器控制电路，其中该过驱动控制信号产生器包括：
电平跟随器，其用于输出关于该过驱动电压的线性变化的电压；
电压电平检测器，其用以响应于该电平跟随器的该输出电压，检测该过驱动电压是否高于该预定电平；及
选择性输出单元，其用以响应于该电压电平检测器的输出信号，选择性输出该过驱动信号。
12、如权利要求11所述的位线感测放大器控制电路，其中该电平跟随器包括串联连接于外部电压端子与接地电压端子之间的第一及第二电阻器，且根据该第一电阻器与该第二电阻器的电阻比来除法运算外部电压，以在该第一电阻器与该第二电阻器的共同节点处输出该经除法运算的电压作为该线性变化的电压。
13、如权利要求11所述的位线感测放大器控制电路，其中该电压电平检测器包括：
NMOS晶体管，其具有接收该电平跟随器的该输出电压的栅极，且其连接至接地电压端子；及
PMOS晶体管，其具有连接至该接地电压端子的栅极，且其连接至外部电压端子。
14、如权利要求11所述的位线感测放大器控制电路，其中该选择性输出单元包括逻辑栅极，用于对该电压电平检测器的该输出信号及该过驱动信号执行“与”运算。
15、如权利要求14所述的位线感测放大器控制电路，其中该选择性输出单元包括：
“与非”门，其经配置以接收该电压电平检测器的该输出信号及该过驱动信号；及
反转器，其用于使该“与非”门的输出信号反转，以输出该反转信号作为该过驱动信号。
16、如权利要求11所述的位线感测放大器控制电路，其中该选择性输出单元包括：
传输门，其用以响应于该电压电平检测器的该输出信号，输出该过驱动信号；及
锁存器，其用于锁存该传输门的输出信号。
17、一种位线感测放大器控制电路，其包含：
位线感测放大器，其用于感测并放大施加于位线上的数据；
过驱动信号产生器，其用以响应于有效指令，产生定义过驱动周期的过驱动信号；
过驱动控制信号产生器，其用于接收该过驱动信号以产生过驱动控制信号，以用于根据过驱动电压的电压电平来选择性执行过驱动操作；及
驱动器，其用以响应于该过驱动控制信号，将该位线感测放大器的上拉电压线驱动至该过驱动电压。
18、如权利要求17所述的位线感测放大器控制电路，其中该过驱动控制信号产生器检测该过驱动电压的电压电平，以在该过驱动电压的该电压电平低于预定电压电平时，输出该过驱动信号作为其输出信号，且在该过驱动电压的该电压电平高于该预定电压电平时，拦截该过驱动信号。
19、如权利要求18所述的位线感测放大器控制电路，其中该过驱动控制信号产生器包括：
电平跟随器，其用于输出关于该过驱动电压的线性变化的电压；
电压电平检测器，其用以响应于该电平跟随器的该输出电压，检测该过驱动电压是否高于该预定电平；及
选择性输出单元，其用以响应于该电压电平检测器的输出信号，选择性输出该过驱动信号。
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