CN1747067A - 驱动集成电路存储器的位线的电路和方法 - Google Patents

驱动集成电路存储器的位线的电路和方法 Download PDF

Info

Publication number
CN1747067A
CN1747067A CNA2005100833459A CN200510083345A CN1747067A CN 1747067 A CN1747067 A CN 1747067A CN A2005100833459 A CNA2005100833459 A CN A2005100833459A CN 200510083345 A CN200510083345 A CN 200510083345A CN 1747067 A CN1747067 A CN 1747067A
Authority
CN
China
Prior art keywords
bit line
voltage
circuit
precharge
read
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2005100833459A
Other languages
English (en)
Inventor
千基喆
申昌昊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1747067A publication Critical patent/CN1747067A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

提供一种用于增强预充电方案和读出放大方案的集成电路存储器的位线驱动电路和位线驱动方法。在位线驱动电路中，使用利用辅助电路将位线预充电至大于或小于电压VCCA/2的电压的新方案来提高包含在每个读出放大电路中的晶体管的栅极－源极电压。此外，当单元数据为1和0时，伪单元可以保持在电荷共享后产生的位线BL和BLB之间的电压差。此外，由偏移控制电路控制的读出放大电路可以消除包含在每个读出放大电路中的晶体管之间的阈电压偏移。此时，辅助电路用于稳定电压差。

Description

驱动集成电路存储器的位线的电路和方法
本申请要求于2004年7月13日提交的韩国专利申请No.10-2004-0054489的优先权，其公开援引于此以供参考。
技术领域
本发明涉及集成电路存储器件，尤其涉及位线驱动电路和位线驱动方法。
背景技术
图1图解了通用集成电路存储器件100，该器件包括单元阵列110、X解码器120、Y解码器和数据输出单元130以及控制器140。用于控制单元阵列110、X解码器120、Y解码器和数据输出单元130的控制器140支持对单元阵列110的写和读操作。如本领域技术人员知道的那样，X解码器120在数据写入和读取时执行行寻址来选择包含在单元阵列110中的字线。在数据写入和读取时，Y解码器和数据输出单元130执行列寻址来选择包含在单元阵列110中的位线，并且读出并放大所读取的数据DOUT。
如图2所示，单元阵列110包括多个行和列的存储单元111和用于驱动连接到存储单元111的不同位线BL/BLB的多个位线驱动电路120。将参照时序图图3描述位线驱动电路120的操作。位线驱动电路120包括：第一读出放大电路113，该电路包括N沟道金属氧化物半导体场效应晶体管(MOSFET)MO0和MN1；第二读出放大电路，该电路包括P沟道MOSFET MP0和MP1；在第一读出放大电路112运行期间提供地电压VSS的N沟道下拉MOSFET114；在第二读出放大电路113运行期间提供电压VCCA的P沟道上拉MOSFET 115；用于左边单元的第一预充电电路116；以及用于右边单元的第二预充电电路117。包含在存储单元111中的离散存储单元210在写入时，将经由输入/输出(IO)线(未示出)接收到的数据存储到电容器中，或者在读出时将存储在电容器中的数据输出到IO线。通过响应于行寻址选择字线WL0/WL1/...WLn-2/WLn-1并响应于列寻址选择一对位线BL和BLB，可以选择单独的存储单元。
在读取/写入时，第一和第二预充电电路116和117分别响应于一对信号PEQL和PISOL以及一对信号PEQR和PISOR，利用预充电电压VBL给位线BL和BLB预充电。这些信号表示均衡和隔离信号。因此，如图3所示，如果选择并激活字线WLn-1来使电荷在存储单元210和位线BL/BLB之间共享，则第一和第二读出放大电路112和113分别从MOFSET114和115接收电压VSS和VCCA，并且读出和放大存在于位线BL和BLB的电压。此时，当激活所选择的位线的列选择信号时，向IO线(未示出)输出读出放大信号，并且发送到IO线的IO数据由IO读出放大器(未示出)再次读出放大，并且输出到数据输出(DQ)点。
随着半导体制造和设计技术的进步，集成电路存储器件的芯片尺寸越来越小，而其速度却越来越高。然而，当集成电路存储器件中的晶体管很小并采用低电压驱动技术时，必须降低漏电流或噪声，并且必须保持由读出放大电路读出稳定数据。
在通用预充电和读出放大方案中，使用电压VCCA/2作为预充电电压VBL。在从存储单元210接收单元数据的位线对BL/BLB中，在读出放大之前，如等式1所示发生电平变化ΔVBL。读出放大电路112和113读出并放大位线BL和BLB之间的电压差ΔVBL，并且输出VCCA的轨-轨(rail-to-rail)电压差。等式1是：
ΔVBL＝(Vcell-VBL)/(1+Cs/Cb)                    (1)
其中Vcell表示存储在存储单元210中的电压电平，VBL表示预充电电平(如，VCCA/2)，Cs表示包含在存储单元210中的电容器的电容，而Cb表示位线(BL/BLB)的寄生电容。
然而，在集成电路存储器件的运行电压降低了的当前状态下，存在降低读出放大电路112和113中的MOSFET MP0、MP1、MN0和MN1的阈电压的灵敏度限制。在这些限制之下，读出放大电路可能不运行。也很难提供大于或小于VCCA/2的预充电电压来提高提供到MOSFET MP0、MP1、MN0和MN1的栅极-源极电压Vgs。
为了使读出放大电路更加稳定地读数据，在包含在第一读出放大器111中的N沟道MOSFET MN0和MN1的阈电压必须是一致的，并且包含在第二读出放大器113中的P沟道MOSFET MP0和MP1的阈电压也必须是一致的。当在集成电路存储器件中读出和放大并以周期数据刷新来预存储数据时，晶体管的阈电压之间的不匹配可能产生差错。这些差错可能限制集成电路存储器件的性能。此外，如果在位线BL和BLB上的电压之间的差异小于N沟道MOSFET MN0和MN1(在存储单元210共享电荷之后)和位线BL或BLB之间的阈电压的不匹配量(在下面称为偏移)，则读出放大电路可能不能正常读出数据，并限制了数据刷新操作的可靠性。
发明内容
本发明的实施例包括具有差异位线对和与差异位线对电连接的差异位线驱动电路的集成电路存储器件。差异位线驱动电路包括伪存储单元，其被配置成响应于第一参考字线信号选择性地调节差异位线对中的第一个的电压，并且响应于第二参考字线信号选择性地调节差异位线对中的第二个的电压。还提供了读出放大电路。在读出放大时间间隔期间，该读出放大电路电连接到差异位线对。提供了辅助电路，其电连接至读出放大电路的上拉或下拉节点。辅助电路被配置成通过改变上拉或下拉节点的电压来在读出放大时间间隔的尾端降低差异位线对之间的电压差。在这种情况下，辅助电路被配置成在读出放大时间间隔的尾端降低上拉节点的电压。在另一个实施例中，读出放大电路包括电连接到下拉节点的NMOS晶体管对。在这种情况下，辅助电路被配置成在读出放大时间间隔的尾端提高下拉节点的电压。
根据本发明的另一个实施例，集成电路存储器件包括差异位线对和电连接到差异位线对的存储单元。读出放大电路在读出放大时间间隔期间电连接到差异位线对。还提供了辅助电路。辅助电路电连接至读出放大电路的上拉或下拉节点。辅助电路被配置成通过改变上拉或下拉节点的电压来在读出放大时间间隔的尾端降低差异位线对之间的电压差。在一些实施例中，读出放大电路包括电连接到上拉节点的PMOS晶体管对。在这种情况下，辅助电路被配置成在读出放大时间间隔的尾端降低上拉节点的电压。在另一个实施例中，读出放大电路包括电连接到下拉节点的NMOS晶体管对。在这种情况下，辅助电路被配置成在读出放大时间间隔的尾端提高下拉节点的电压。
附图说明
图1图解常规集成电路存储器件的方框图。
图2是可以包含在图1的存储器件中的位线驱动电路的电示意图。
图3是图解图2的位线驱动电路的操作的时序图。
图4是集成电路存储器件的一部分的电示意图，该部分包括根据本发明实施例的位线驱动电路和存储单元。
图5是图解图4的位线驱动电路的操作的时序图。
图6是集成电路存储器件的一部分的电示意图，该部分包括根据本发明实施例的位线驱动电路和存储单元。
图7是图解图6的位线驱动电路的操作的时序图。
图8是集成电路存储器件的一部分的电示意图，该部分包括根据本发明实施例的位线驱动电路和存储单元。
图9是图解图8的位线驱动电路的操作的时序图。
图10是集成电路存储器件的一部分的电示意图，该部分包括根据本发明实施例的位线驱动电路和存储单元。
图11是图解图10的位线驱动电路的操作的时序图。
具体实施方式
在下面将参照附图全面描述本发明，在附图中显示了优选的实施例。然而本发明可以以多种不同的形式实现，并且不应该理解为限制到这里所述的实施例，当然提供这些实施例以便本公开变得完整和彻底，并且将本发明的范围完全传递给本领域技术人员。在附图中相同的附图标记表示相同的元件。
图4是包含在根据本发明实施例的单元阵列400中的存储单元410和位线驱动电路480的电路图。虽然单元阵列400包括多个位线对、连接到位线对的存储单元和位线驱动电路，但是图4仅仅示出一个存储单元410，其连接到单一位线对BL和BLB，以及对应的位线驱动电路480。单一单元411包括MOSFET412和存储电容器413。存储单元410包括多个单元411。如图4所示，包含在存储单元410中的单元可以以如下方式连接到第一位线和第二位线BL和BLB：一个单元连接到第一位线BL，而相邻的单元连接到第二位线BLB。第一位线BL在这里当作真位线(true bitline)，而第二位线BLB在这里当作补充位线(complementary bitline)。位线驱动电路480包括伪单元(dummy cell)420、第一和第二读出放大电路430和440、辅助电路450和位线预充电电路470。位线驱动电路480还包括用于向线LAB传送第一电源电压VSS的下拉MOSFET460。将参照图5的时序图描述图4的位线驱动电路480的操作。在图5、7、9和11中，附图标记VBL、VPP、VPP2、VBB2、VCCA和VSS表示用于驱动对应的线的不同电平的电压。
在图4中，伪单元420包括MOSFET421和422以及第一伪电容器425，其用于与第二位线BLB共享电荷。伪单元420还包括MOSFET423和424以及第二伪电容器426，其用于与第一位线BL共享电荷。当从存储单元读取数据时，在由读出放大电路430和440执行读出放大操作之前，伪单元420有助于稳定与位线BL和BLB的电荷共享。
特别地，当参考字线REF_WL0激活时，伪单元420可以用于向第二位线BLB提供额外的电荷，或者当参考字线REF_WL1激活时，用于向第一位线BL提供额外的电荷。因此，如时序图5所示，响应于驱动字线WLn-1到逻辑1电平，从单元411读取数据到第一位线BL，这将导致在存储电容器413和第一位线BL之间的电荷传送。如果单元数据等于“1”，则该电荷传送将是从存储电容器413到第一位线BL的前向电荷传送，如果单元数据等于“0”，则是从第一位线BL到存储电容器413的反向电荷传送。在这两种情况下，根据参考字线REF_WL0的逻辑1跃迁，额外的电荷还将从第一伪电容器425传送到第二位线BLB。或者，响应于驱动字线WLn-2到逻辑1电平，从包含存储电容器414的单元读取数据到第二位线BLB，这将导致在存储电容器414和第二位线BLB之间的电荷传送。如果单元数据等于“1”，则该电荷传送将是从存储电容器414到第二位线BLB的前向电荷传送，如果单元数据等于“0”，则是从第二位线BLB到存储电容器414的反向电荷传送。在这两种情况下，根据参考字线REF_WL1的逻辑1跃迁，额外的电荷还将从第二伪电容器426传送到第一位线BL。
在图4中，在存储单元410和伪单元420之间共享电荷之后，包括N沟道MOSFET MN0和MN1的第一读出放大电路430使用第一电源电压VSS来读出并放大第一和第二位线BL和BLB之间的电压差。通过第一读出放大电路430与第二读出放大电路440的交互，对位线BL和BLB之间的电压差的放大变得更快和更精确。在存储单元410和伪单元420之间共享电荷之后，包括P沟道MOSFET MP0和MP1的第二读出放大电路440使用第二电源电压VCCA来读出并放大第一和第二位线BL和BLB之间的电压差。响应于信号LANG，第一电源电压VSS经由线LAB输入到第一读出放大电路430。响应于信号LAPG，第二电源电压VCCA经由线LA输入到第二读出放大电路440。
在由第一和第二读出放大电路430和440执行读出放大之后，包括多个MOSFET471到475的预充电电路，使用第三电源电压VBL短路并预充电第一和第二位线BL和BLB。响应于信号PEQL，第一和第二位线BL和BLB被相互短路，并且响应于信号PISOL，第一和第二位线BL和BLB被截止并从读出放大电路中分离。
由于很难仅通过预充电电路470来以小于或大于电压第一电源电压和第二电源电压VSS和VCCA之间的电压VCCA/2的电压电平给位线BL和BLB预充电，图4的单元阵列400提出了一种使用辅助电路450以小于电压VCCA/2的电压给位线BL和BLB预充电。在图4中，辅助电路450包括P沟道MOSFET451、N沟道MOSFET455、第一和第二反相器452和453以及NOR逻辑454。如图5的圆圈A和C所示，在由预充电电路470预充电之前，辅助电路450响应于信号LAPG来提供第二电源电压VCCA，以使第二读出放大电路440执行读出放大，并将在第一或第二位线BL或BLB上的电压电平改变到新电平。例如，在由读出放大电路430和440读出放大之后，如果位线BL和BLB的电压被分别放大到第一和第二电源电压VSS和VCCA或相反，并且在由预充电电路470预充电之前信号LAPG成为逻辑高，则通过辅助电路450使线LA的电压小于第二电源电压VCCA。此时，具有第二电源电压VCCA的位线移至第一和第二电源电压VSS和VCCA之间的中间电平。如果存储单元数据是“1”，则第一位线BL的电压由读出放大电路430和440放大到第二电源电压VCCA。因此，如图5的圆圈A所示，当线LA由辅助电路450瞬时提供小于第二电源电压VCCA的电压时，第一位线BL的第二电源电压下降到第一和第二电源电压VSS和VCCA之间的中间电平。类似地，如果存储单元数据是“0”，第二位线BLB的电压由读出放大电路430和440放大到第二电源电压VCCA。因此，如图5的圆圈C所示，当线LA由辅助电路450瞬时提供小于第二电源电压VCCA的电压时，第二位线BLB的第二电源电压下降到第一和第二电源电压VSS和VCCA之间的中间电平VCCA/2。
换句话说，在位线BL和BLB中具有更高电压的位线通过辅助电路450的操作经历电压下降。因此，当信号PEQL变成逻辑高时，如图5的圆圈B和D所示，位线BL和BLB被预充电以具有小于第一和第二电源电压的中间电平VCCA/2的电压。通过使用辅助电路450预充电位线BL和BLB以具有小于电压VCCA/2的电压，构成第二读出放大电路440的晶体管MP0和MP1的栅极-源极电压Vgs提高。因此，可以加强对位线BL和BLB的电压的更低电压(如电压VSS)的读出裕度(sensing margin)。
图6是包含在根据本发明另一实施例的单元阵列600中的存储单元610和位线驱动电路680的电路图。图7是用于图解用来操作位线驱动电路680的控制信号的操作和根据控制信号的位线BL和BLB的操作的时序图。与图4相同，参照图6，存储单元610包括多个存储数据“1”或“0”的单元，位线驱动单元680包括伪单元620、第一和第二读出放大电路630和640、辅助电路650和预充电电路670。位线驱动电路680还包括用于将第二电源电压VCCA传送到线LA的MOSFET660。图6的许多部件和它们的操作与图4相同，所以在这里将不对它们进行描述。图4的辅助电路450包括NOR逻辑454和N沟道MOSFET455，而图6的辅助电路650包括NAND逻辑654和P沟道MOSFET655。在图6的实施例中，建议并提供了如下方案：辅助电路650通过控制输入到第一读出放大电路630的第一电源电压VSS，使用大于电压VCCA/2的、要输入到线LAB的电压来预充电位线BL和BLB。
在图6中，辅助电路650响应于信号LANG提供第一电源电压VSS来使第一读出放大电路630执行读出放大，并且特别地，在由预充电电路670预充电之前，将通过读出放大电路630和640执行的读出放大保持在第一或第二位线BL或BLB的电压电平改变成新电平，如图7的A和C所示。例如，如果在由读出放大电路630和640读出放大之后，位线BL和BLB的电压分别放大到第一和第二电源电压VSS和VCCA或相反，并且在由预充电电路670预充电之前信号LAPG成为逻辑低，则通过辅助电路650使线LAB的电压瞬时小于第一电源电压VSS。此时，位线BL和BLB中通过第一读出放大电路630的操作而具有第一电源电压的位线变至第一和第二电源电压VSS和VCCA之间的中间电平。如果存储单元数据是“1”，则第二位线BLB的电压由读出放大电路630和640执行的读出放大而放大到第一电源电压VSS。因此，如图7的A所示，当线LAB由辅助电路650瞬时提供大于第一电源电压VSS的电压时，第二位线BLB的第一电源电压VSS上升到第一和第二电源电压VSS和VCCA之间的中间电平。类似地，如果存储单元数据是“0”，则第一位线BL的电压由读出放大电路630和640执行的读出放大放大到第一电源电压VSS。因此，如图7的C所示，当线LAB由辅助电路650瞬时提供大于第一电源电压VSS的电压时，第一位线BL的第一电源电压VSS升高到第一和第二电源电压VSS和VCCA之间的中间电平VCCA/2。
换句话说，在位线BL和BLB中具有更低电压的位线通过辅助电路650的操作经历电压升高。因此，当信号PEQL变成逻辑高时，如图7的B和D所示，位线BL和BLB被预充电以具有大于第一和第二电源电压VSS和VCCA的中间电平VCCA/2的电压。如上所述，通过使用辅助电路650预充电位线BL和BLB来使其具有大于VCCA/2的电压，提高构成第一读出放大电路630的晶体管MN0和MN1的栅极-源极电压Vgs。因此，可以加强对位线BL和BLB的电压的更高电压(如电压VCCA)的读出裕度。
图8是包含在根据本发明另一实施例的单元阵列800的存储单元810和位线驱动电路880的电路图。与图4或6相同，单元阵列800包括多个位线对BL和BLB、连接到位线对的多个存储单元810和多个位线驱动电路880。然而，图8图解了单一存储单元810和单一位线驱动电路880，它们连接到位线对BL和BLB。存储单元810包括多个单元811，每个单元811都包含单一MOSFET和单一电容器。位线驱动电路880包括第一和第二读出放大电路820和830、辅助电路840、偏移控制电路850和预充电与均衡电路860。为了方便的原因，与图4和图6相似，图8未图解IO线和用于读出并放大传送到IO线的IO数据的IO读出放大器。将参照图9描述位线驱动电路880的操作。由于第二读出放大电路830、辅助电路840和预放大电路860的操作与第二读出放大电路440、辅助电路450和预放大电路470的操作相同，因此将不在这里进一步描述它们。现在将描述第一放大电路820、辅助电路840和偏移控制电路850的操作。
在图8的实施例中，应用了使用作为图4的辅助电路450的对应物的辅助电路840以小于电压VCCA/2的电压给位线BL和BLB预充电的方案。此外，还提出了用于补偿构成第一读出放大电路820的N沟道MOFSET MN0和MN1之间的阈电压偏移的方案。由于使用辅助电路840以小于电压VCCA/2的电压给位线BL和BLB预充电的方案可以参照图4，所以将仅仅描述用于补偿第一读出放大电路820的N沟道MOFSET MN0和MN1之间的阈电压偏移的方案。在后面将参照图10描述用于通过位线驱动电路880对第二读出放大电路830的P沟道MOFSET MP0和MP1之间的阈电压偏移的补偿。
第一读出放大电路820包括第一到第六MOSFET MN0到MN5。第一MOSFET MN0的栅极电极连接到第一节点N1、源极和漏极电极之一连接到第一位线BL而另一个接收第四电源电压VCCA2。第二MOSFET MN1的栅极电极连接到第二节点N2、源极和漏极电极之一连接到第二位线BLB而另一个接收第四电源电压VCCA2。第三MOSFET MN2的栅极电极接收第一控制信号PCOMP、源极和漏极电极之一连接到第一节点N1而另一个接收第四电源电压VCCA2。第四MOSFET MN3的栅极电极接收第一控制信号PCOMP、源极和漏极电极之一连接到第二节点N2而另一个接收第四电源电压VCCA2。第五MOSFET MN4的栅极电极接收第二控制信号PSEN、源极和漏极电极之一连接到第一节点N1而另一个连接到第二位线BLB。第六MOSFET MN5的栅极电极接收第二控制信号PSEN、源极和漏极电极之一连接到第二节点N2而另一个连接到第一位线BL。
参照图9，在字线(例如，字线WLn-1)被选择并激活到逻辑高之前，第一读出放大电路820消除第一和第二MOSFET MN0和MN1之间的阈电压偏移α。在该偏移消除时，信号PBLUPB处于逻辑低，信号PCOMP处于逻辑高，并且信号PSEN处于逻辑低。在该偏移消除时，第三和第四MOSFET MN2和MN3执行二极管操作，因此电压VCCA2-Vt，MN0和VCCA2-Vt，MN1分别出现在第一和第二位线BL和BLB。Vt，MN0和Vt，MN1分别表示第一和第二MOSFETMN0和MN1的阈电压。当在偏移消除后以及字线(例如字线WLn-1)激活前，信号PBLUPB达到逻辑高，信号PCOMP达到逻辑低，并且信号PSEN达到逻辑高时，第一和第二MOSFET MN0和MN1之间的栅极-源极电压相等。因此，当字线(例如，字线WLn-1)激活时，由第一或第二位线BL或BLB以及存储单元的电容器(如，存储单元811)共享电荷。此时，在信号LANG达到逻辑高的同时，第一读出放大电路820执行读出放大。第一读出放大电路820使用第一电源电压VSS来读出并放大通过电荷共享在第一和第二位线BL和BLB之间产生的电压差。通过在第一和第二放大电路820和830之间交互，使第一和第二位线BL和BLB之间的电压差的放大变得更快和更精确。参考图4，如上所述，第二读出放大电路830使用第二电源电压VCCA读出并放大电荷共享后在第一和第二位线BL和BLB之间产生的电压差。响应于信号LANG，第一电源电压VSS经由线LAB输入到第一读出放大电路820，并且响应于信号LAPG，第二电源电压VCCA经由线LA输入到第二读出放大电路830。
参考图4，如上所述，在由第一和第二读出放大电路820和830执行读出放大之后，预充电电路860使用第三电压VBL短路并预充电第一和第二位线BL和BLB。响应于信号PEQL，第一和第二位线BL和BLB被截止并相互分离，而响应于信号PISOL，第一和第二位线被截止并与读出放大电路分离。如图9所示，第三电源电压VBL最好是VCCA/3。
第四电源电压VCCA2使用稍高于电压VCCA/2与每个MOSFET MN0和MN1的阈电压Vt1之和的电压，如等式2所示：
VCCA2＝VCCA/2+Vt1+Vα1                          (2)
其中Vα1最好是几十微伏。
因此，在该偏移消除时，位线BL和BLB的电压可能变得高于电压VCCA/2。在存储单元和位线共享电荷时，位线BL和BLB的电压升高导致第一和第二位线BL和BLB之间的电压差降低。电压差的降低妨碍稳定的读出放大。辅助电路840用于避免妨碍稳定的读出放大。换句话说，与图4相同，如图9的A和B所示，在预充电电路860预充电之前，辅助电路840响应于信号LAPG提供第二电源电压VCCA来使第二读出放大电路830执行读出放大，并且特别地，将通过读出放大电路820和830执行的读出放大而保持在第一或第二位线BL或BLB中的电压电平改变到新电平。例如，如果在读出放大电路820和830读出放大之后，位线BL和BLB的电压被分别放大到第一和第二电源电压VSS和VCCA或相反，并且在预充电电路860预充电前信号LAPG成为逻辑高，则通过辅助电路840瞬时使线LA的电压小于第二电源电压VCCA。此时，位线BL和BLB中通过第二读出放大电路830的操作而具有第二电源电压VCCA的位线改变到第一和第二电源电压VSS和VCCA之间的中间电平。
因此，在图8的实施例中，可以使用辅助电路840提高对位线BL和BLB的电压的更低电压(例如电压VSS)的读出裕度，并且在第一读出放大电路820中消除位线BL和BLB之间的阈电压的偏移。因此，稳定的读出放大是可能的。
图10是包含在根据本发明再一个实施例的单元阵列1000中的存储单元1010和位线驱动电路1080的电路图。图11是用于图解用来操作位线驱动电路1080的控制信号的操作和根据控制信号的位线BL和BLB的操作的时序图。参照图10，与图8相似，每个存储单元1010包括多个存储数据“1”或“0”的单元，并且每个位线驱动电路1080包括第一和第二读出放大电路1020和1030、辅助电路1040、偏移控制电路1050和预充电电路1060。图10中的大多数组件和它们的操作与图8相同，所以在这里将不对其进行描述。
现在将描述第一读出放大电路1020、辅助电路1040和偏移控制电路1050的操作，同时与第一读出放大电路820、辅助电路840和偏移控制电路850的操作进行比较。在图10的实施例中，使用了这样的方案：通过使用辅助电路1040控制输入到第二读出放大电路1030的第一电源电压VSS的输入至线LAB，从而以大于电压VCCA/2的电压给位线BL和BLB的预充电。还提出了补偿构成第一读出放大电路1020的P沟道MOFSET MP0和MP1之间的阈电压偏移的方案。
参照图10，在选择字线(例如字线WLn-1)并将其激活为逻辑高之前，第一读出放大电路1020消除第一和第二MOSFET MP0和MP1之间的电压偏移α。在消除偏移时，信号PBLDN处于逻辑高，信号PCOMP处于逻辑高，信号PSEN处于逻辑低。在消除偏移时，MOSFET MN2和MN3执行二极管操作，因此电压VCCA2-Vt，MP0和VCCA2-Vt，MP1分别出现在第一和第二位线BL和BLB上。Vt，MP0和Vt，MP1分别表示第一和第二MOSFET MP0和MP1的阈电压。当在消除偏移后和字线(例如字线WLn-1)激活前PBLDN变为逻辑低，信号PCOMP变为逻辑低，信号PSEN变为逻辑高时，MOSFET MP0和MP1的栅极-源极电压变为相等。因此，当激活字线(例如字线WLn-1)时，由第一或第二位线BL或BLB以及存储单元(如存储单元811)的电容器共享电荷。此时，当信号LAPG变为逻辑低时，第一读出放大电路1020执行读出放大。第一读出放大电路1020使用第二电源电压VCCA读出并放大通过电荷共享在第一和第二位线BL和BLB产生的电压差。
在由第一和第二读出放大电路1020和1030执行读出放大之后，预充电电路1060使用第三电源电压VBL短路并预充电第一和第二位线BL和BLB。如图11所示，第三电源电压VBL最好是2/3VCCA。
如等式3所示，第四电源电压VSS2是稍微小于电压VCCA/2与MOSFETMP0和Mp1中的每一个的阈电压Vt2之和的电压：
VSS2＝VCCA/2-Vt2-Vα2                             (3)
其中Vα2最好是几十微伏。
因此，在消除偏移时，位线BL和BLB的电压可以变为小于电压VCCA/2。在由存储单元和位线共享电荷时，位线BL和BLB的电压的降低导致第一和第二位线BL和BLB之间的电压差的降低。电压差的降低妨碍稳定的读出放大。使用辅助电路1040来避免妨碍稳定的读出放大。换句话说，与图6相似，如图11的A和B所示，在由预充电电路1060预充电之前，辅助电路1040响应于信号LANG提供第一电源电压VSS来使第二读出放大电路1030执行读出放大，并且特别地，将通过由读出放大电路1020和1030执行的读出放大而保持在第一或第二位线BL或BLB中的电压改变到新电平。例如，如果在由读出放大电路1020和1030读出放大后、位线BL和BLB的电压被分别放大到第一和第二电源电压VSS和VCCA或相反，并且在由预充电电路1060预充电之前信号LANG变为逻辑低，则由辅助电路1040瞬时使线LAB的电压大于第一电源电压VSS。此时，位线BL和BLB中通过第二读出放大电路1030的操作而具有第一电源电压VSS的位线，从第一电源电压VSS升高到第一和第二电源电压VSS和VCCA之间的中间电平。
因此，在图11的实施例中，使用辅助电路1040可以提高对位线BL和BLB的电压的更高电压(如VCCA)的读出裕度，并且在第一读出放大电路1020中消除位线BL和BLB之间的阈电压的偏移。因此，稳定的读出放大是可能的。
在位线驱动电路480、680、880和1080中，使用了通过利用辅助电路450和650预充电位线BL和BLB来使其具有大于或小于电压VCCA/2的电压的方案，从而提高包含在每个读出放大电路中的晶体管栅极-源极电压Vgs。此外，当单元数据是1或0时，伪单元420和620可以保持在电荷共享之后产生的位线BL和BLB的电压差ΔVBL。此外，由偏移控制电路850和1050控制的第一读出放大电路820和1020可以消除晶体管之间的阈电压偏移。此时，辅助电路840和1040用于稳定电压差ΔVBL。
如上所述，根据本发明的集成电路存储器可以提高包含在每个读出放大器中的晶体管栅极-源极电压Vgs，保持在电荷共享之后产生的位线BL和BLB的电压差ΔVBL，并且消除晶体管之间的阈电压偏移。因此，甚至在过程变化或低电压操作状态下也可以稳定地提高刷新特性。
因此，如上所述，本发明的实施例包括具有差异位线对(位线BL和BLB)和电连接到该差异位线对的差异位线驱动电路的集成电路存储器件。差异位线驱动电路中包括伪存储单元(如420、460)。该伪存储单元被配置成响应于第一参考字线信号(如REF_WL0)选择性地调节差异位线对中的第一个的电压，并且响应于第二参考字线信号(如REF_WL1)选择性地调节差异位线对中的第二个的电压。还提供了读出放大电路(如440、640)。该读出放大电路在读出放大时间间隔期间电连接到差异位线对。提供了辅助电路(如450、650)，其电连接到在读出放大电路中的上拉或下拉节点(如图4中的PMOS晶体管MP0、MP1之间的节点，或图6中的NMOS晶体管MN0、MN1之间的节点)。辅助电路被配置成通过改变上拉或下拉节点的电压，在读出放大时间间隔的尾端降低差异位线对之间的电压差。在替代实施例中，读出放大电路包括电连接到下拉节点的NMOS晶体管对(如MN0、MN1)。在这种情况下，辅助电路被配置成在读出放大时间间隔的尾端提高下拉节点的电压。
根据本发明的另一个实施例，集成电路存储器件包括差异位线对和电连接到差异位线对的存储单元。读出放大电路(如440、640、830或1030)在读出放大时间间隔期间电连接到差异位线对。还提供了辅助电路(如450、650、840或1040)。辅助电路电连接至读出放大电路的上拉或下拉节点。辅助电路被配置成通过改变上拉或下拉节点的电压，在读出放大时间间隔的尾端降低差异位线对之间的电压差。在一些实施例中，读出放大电路包括电连接到上拉节点的PMOS晶体管对。在这种情况下，辅助电路被配置成在读出放大时间间隔的尾端降低上拉节点的电压。在另一个实施例中，读出放大电路包括电连接到下拉节点的NMOS晶体管对。在这种情况下，辅助电路被配置成在读出放大时间间隔的尾端提高下拉节点的电压。
尽管已参照本发明的确定优选实例表示和描述了本发明，但本领域内的普通技术人员将理解的是，可在不背离由所附权利要求书限定的本发明宗旨和范围的前提下对本发明进行各种形式和细节上的修改。

Claims (42)

1.一种集成电路存储器件，包括：
差异位线对；和
其中具有伪存储单元的差异位线驱动电路，被配置成响应于第一参考字线信号选择性地调节差异位线对中的第一个的电压，并且响应于第二参考字线信号选择性地调节差异位线对中的第二个的电压。
2.如权利要求1所述的器件，还包括：
在读出放大时间间隔期间电连接到所述差异位线对的读出放大电路；和
电连接至所述读出放大电路的上拉或下拉节点的辅助电路，所述辅助电路被配置成通过改变上拉或下拉节点的电压来在读出放大时间间隔的尾端降低所述差异位线对之间的电压差。
3.如权利要求2所述的器件，其中，所述读出放大电路包括电连接到上拉节点的PMOS晶体管对，并且所述辅助电路被配置成在读出放大时间间隔的尾端降低上拉节点的电压。
4.如权利要求2所述的器件，其中，所述读出放大电路包括电连接到下拉节点的NMOS晶体管对，并且所述辅助电路被配置成在读出放大时间间隔的尾端提高下拉节点的电压。
5.一种集成电路存储器件，包括：
差异位线对；
电连接到所述差异位线对的存储单元；
在读出放大时间间隔期间电连接到所述差异位线对的读出放大电路；和
电连接至所述读出放大电路的上拉或下拉节点的辅助电路，所述辅助电路被配置成通过改变上拉或下拉节点的电压来在读出放大时间间隔的尾端降低所述差异位线对之间的电压差。
6.如权利要求5所述的器件，其中，所述读出放大电路包括电连接到上拉节点的PMOS晶体管对，并且所述辅助电路被配置成在读出放大时间间隔的尾端降低上拉节点的电压。
7.如权利要求5所述的器件，其中，所述读出放大电路包括电连接到下拉节点的NMOS晶体管对，并且所述辅助电路被配置成在读出放大时间间隔的尾端提高下拉节点的电压。
8.一种集成电路存储器的位线驱动电路，包括：
包括第一伪电容器和第二伪电容器的伪单元，第一伪电容器响应于第一参考信号，与连接到第一位线的存储单元电容器共享电荷，并且第二伪电容器响应于第二参考信号，与连接到第二位线的存储单元电容器共享电荷；
第一读出放大电路，用于使用第一电源电压读出并放大通过电荷共享产生的第一和第二位线之间的电压差；
第二读出放大电路，用于使用第二电源电压读出并放大通过电荷共享产生的第一和第二位线之间的电压差；
预充电电路，在由第一和第二读出放大电路执行读出放大之后使用第三电源电压短路并预充电第一和第二位线；和
辅助电路，在预充电之前将通过读出放大保持在第一或第二位线的电压电平改变到新电平。
9.如权利要求8所述的位线驱动电路，其中，辅助电路将保持在第一或第二位线的电压改变到在第一和第二电源电压之间的中间电平。
10.如权利要求9所述的位线驱动电路，其中，预充电电路将第一和第二位线预充电至小于第一和第二电源电压之间的中间电平的电压电平。
11.如权利要求10所述的位线驱动电路，其中，在预充电之前，辅助电路将第二电源电压改变到第一和第二电源电压之间的中间电平。
12.如权利要求11所述的位线驱动电路，其中，当存储单元数据为1时，第二读出放大电路在预充电之前将第一位线的第二电源电压下降到第一和第二电源电压之间的中间电平，而当存储单元数据为0时，在预充电之前将第二位线的第二电源电压下降到第一和第二电源电压之间的中间电平。
13.如权利要求9所述的位线驱动电路，其中，预充电电路将第一和第二位线预充电至大于第一和第二电源电压之间的中间电平的电压电平。
14.如权利要求13所述的位线驱动电路，其中，在预充电之前，辅助电路将第一电源电压改变到第一和第二电源电压之间的中间电平。
15.如权利要求14所述的位线驱动电路，其中，当存储单元数据为1时，第一读出放大电路在预充电之前将第二位线的第一电源电压升高到第一和第二电源电压之间的中间电平，而当存储单元数据为0时，在预充电之前将第一位线的第一电源电压升高到第一和第二电源电压之间的中间电平。
16.如权利要求14所述的位线驱动电路，其中，第一和第二伪电容器与存储单元电容器相同。
17.如权利要求16所述的位线驱动电路，其中，连接到除了连接到存储单元电容器的位线之外的位线的伪单元的第一和第二伪电容器之一，与存储单元电容器共享电荷。
18.一种集成电路存储器的位线驱动电路，包括：
第一读出放大电路，将第一和第二位线的电压改变到通过从第四电源电压减去第一和第二MOSFET的阈电压所获得的电压，并且使用第一供电电压读出并放大通过在第一和第二位线之一和存储单元电容器之间共享电荷所产生的第一和第二位线之间的电压差；
第二读出放大电路，使用第二电源电压读出并放大通过电荷共享产生的第一和第二位线之间的电压差；
预充电电路，在由第一和第二读出放大电路执行读出放大之后，使用第三电源电压短路并预充电第一和第二位线；和
辅助电路，在预充电之前将通过读出放大保持在第一或第二位线的电压电平改变到新电平。
19.如权利要求18所述的位线驱动电路，其中，第一读出放大电路包括：
第一MOSFET，其栅极电极连接到第一节点、源极和漏极电极之一连接到第一位线而另一个接收第四电源电压；
第二MOSFET，其栅极电极连接到第二节点、源极和漏极电极之一连接到第二位线而另一个接收第四电源电压；
第三MOSFET，其栅极电极接收第一控制信号、源极和漏极电极之一连接到第一节点而另一个接收第四电源电压；
第四MOSFET，其栅极电极接收第一控制信号、源极和漏极电极之一连接到第二节点而另一个接收第四电源电压；
第五MOSFET，其栅极电极接收第二控制信号、源极和漏极电极之一连接到第一节点而另一个连接到第二位线；和
第六MOSFET，其栅极电极接收第二控制信号、源极和漏极电极之一连接到第二节点而另一个连接到第一位线，
其中，第一和第二位线的电压分别响应于第一和第二控制信号，改变到通过将第四电源电压分别减去第一和第二MOSFET的阈电压所获得的电压。
20.如权利要求19所述的位线驱动电路，其中：
第一读出放大电路的第一和第二MOSFET是N沟道型的；
构成第二读出放大电路的MOSFET是P沟道型的；和
第四电源电压大于第一和第二电源电压之间的中间电平。
21.如权利要求20所述的位线驱动电路，其中，预充电电路将第一和第二位线预充电至小于第一和第二电源电压之间的中间电平的电压电平。
22.如权利要求21所述的位线驱动电路，其中，在预充电之前辅助电路将第二电源电压改变到第一和第二电源电压之间的中间电平。
23.如权利要求22所述的位线驱动电路，其中，当存储单元数据为1时，第二读出放大电路在预充电之前将第一位线的第二电源电压下降到第一和第二电源电压之间的中间电平，而当存储单元数据为0时，在预充电之前将第二位线的第二电源电压下降到第一和第二电源电压之间的中间电平。
24.如权利要求19所述的位线驱动电路，其中：
第一读出放大电路的第一和第二MOSFET是P沟道型的；
构成第二读出放大电路的MOSFET是N沟道型的；和
第四电源电压小于第一电源电压。
25.如权利要求24所述的位线驱动电路，其中，预充电电路将第一和第二位线预充电至大于第一和第二电源电压之间的中间电平的电压电平。
26.如权利要求25所述的位线驱动电路，其中，在预充电之前辅助电路将第一电源电压改变到第一和第二电源电压之间的中间电平。
27.如权利要求26所述的位线驱动电路，其中，当存储单元数据为1时，第一读出放大电路在预充电之前将第二位线的第一电源电压升高到第一和第二电源电压之间的中间电平，而当存储单元数据为0时，在预充电之前将第一位线的第一电源电压升高到第一和第二电源电压之间的中间电平。
28.一种用于驱动集成电路存储器的位线的方法，该方法包括：
响应于第一参考信号，使第一伪电容器与连接到第一位线的存储单元电容器共享电荷，并且响应于第二参考信号，使第二伪电容器与连接到第二位线的存储单元电容器共享电荷；
使用第一电源电压读出并放大通过电荷共享产生的第一和第二位线之间的电压差；
使用第二电源电压读出并放大通过电荷共享产生的第一和第二位线之间的电压差；
在由第一和第二读出放大电路执行的读出放大之后使用第三电源电压短路并预充电第一和第二位线；和
在预充电之前将通过读出放大保持在第一或第二位线的电压电平改变到新电平。
29.如权利要求28所述的方法，其中，新电平是在第一和第二电源电压之间的中间电平。
30.如权利要求29所述的方法，其中，第一和第二位线被预充电至小于第一和第二电源电压之间的中间电平的电压电平。
31.如权利要求30所述的方法，其中，在将保持在第一或第二位线的电压电平改变到新电平时，在预充电之前第二电源电压被改变到第一和第二电源电压之间的中间电平。
32.如权利要求31所述的方法，其中，在预充电之前，当存储单元数据为1时，将第一位线的第二电源电压下降到第一和第二电源电压之间的中间电平，而当存储单元数据为0时，将第二位线的第二电源电压下降到第一和第二电源电压之间的中间电平。
33.如权利要求29所述的方法，其中，在预充电时，将第一和第二位线预充电至大于第一和第二电源电压之间的中间电平的电压电平。
34.如权利要求33所述的方法，其中，在将保持在第一或第二位线的电压电平改变到新电平时，在预充电之前将第一电源电压改变到第一和第二电源电压之间的中间电平。
35.如权利要求34所述的方法，其中，在预充电之前，当存储单元数据为1时，将第二位线的第一电源电压升高到第一和第二电源电压之间的中间电平，而当存储单元数据为0时，将第一位线的第一电源电压升高到第一和第二电源电压之间的中间电平。
36.一种驱动集成电路存储器的位线的方法，该方法包括：
将第一和第二位线的电压改变到通过从第四电源电压减去第一和第二MOSFET的阈电压所获得的电压；
使用第一电源电压读出并放大通过在第一和第二位线之一和存储单元电容器之间电荷共享所产生的第一和第二位线的电压差；
使用第二电源电压读出并放大通过电荷共享所产生的第一和第二位线的电压差；
在由第一和第二读出放大电路执行读出放大之后使用第三电源电压短路并预充电第一和第二位线；和
在预充电之前，将通过读出放大保持在第一或第二位线中的电压电平改变到新电平。
37.如权利要求36所述的方法，其中，在预充电时，第一和第二位线被预充电至小于第一和第二电源电压之间的中间电平的电压电平。
38.如权利要求37所述的方法，其中，在将保持在第一或第二位线的电压电平改变到新电平时，第二电源电压在预充电之前被改变到第一和第二电源电压之间的中间电平。
39.如权利要求38所述的方法，其中，在预充电之前，当存储单元数据为1时，将第一位线的第二电源电压下降到第一和第二电源电压之间的中间电平，而当存储单元数据为0时，将第二位线的第二电源电压下降到第一和第二电源电压之间的中间电平。
40.如权利要求36所述的方法，其中，在预充电时，将第一和第二位线预充电至大于第一和第二电源电压之间的中间电平的电压电平。
41.如权利要求40所述的方法，其中，在将保持在第一或第二位线的电压电平改变到新电平时，在预充电之前将第一电源电压改变到第一和第二电源电压之间的中间电平。
42.如权利要求41所述的方法，其中，在预充电之前，当存储单元数据为1时，将第二位线的第一电源电压升高到第一和第二电源电压之间的中间电平，而当存储单元数据为0时，将第一位线的第一电源电压升高到第一和第二电源电压之间的中间电平。
CNA2005100833459A 2004-07-13 2005-07-12 驱动集成电路存储器的位线的电路和方法 Pending CN1747067A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020040054489A KR100546417B1 (ko) 2004-07-13 2004-07-13 프리차지 및 감지 증폭 스킴을 개선한 집적회로 메모리장치의 비트라인 구동회로 및 구동방법
KR54489/04 2004-07-13

Publications (1)

Publication Number Publication Date
CN1747067A true CN1747067A (zh) 2006-03-15

Family

ID=36166542

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2005100833459A Pending CN1747067A (zh) 2004-07-13 2005-07-12 驱动集成电路存储器的位线的电路和方法

Country Status (3)

Country Link
JP (1) JP5106760B2 (zh)
KR (1) KR100546417B1 (zh)
CN (1) CN1747067A (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102148052A (zh) * 2010-02-09 2011-08-10 台湾积体电路制造股份有限公司 存储器电路及其控制电路装置
CN101488365B (zh) * 2008-01-09 2011-11-09 台湾积体电路制造股份有限公司 用于缓存器文档的单端读取模块
CN106448718A (zh) * 2015-08-11 2017-02-22 三星电子株式会社 存储器器件和操作存储器器件的方法
CN112397130A (zh) * 2020-11-24 2021-02-23 深圳爱思存储科技有限公司 一种对存储器阵列进行预充电方法、电路和存储器芯片
CN114822618A (zh) * 2021-01-21 2022-07-29 旺宏电子股份有限公司 存储器装置的操作方法
CN116580750A (zh) * 2023-07-07 2023-08-11 长鑫存储技术有限公司 存储器的工艺缺陷筛选方法、装置、电子设备和存储介质

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008052810A (ja) * 2006-08-24 2008-03-06 Nec Electronics Corp イコライズ回路及びその制御方法
KR100845782B1 (ko) 2006-12-08 2008-07-14 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 증폭 회로
KR100889311B1 (ko) 2007-02-23 2009-03-18 주식회사 하이닉스반도체 비트라인 감지증폭기를 포함하는 반도체메모리소자
KR100911187B1 (ko) 2007-03-13 2009-08-06 주식회사 하이닉스반도체 래치 구조 및 그것을 포함하는 비트라인 센스앰프 구조
KR101461631B1 (ko) 2008-11-13 2014-11-20 삼성전자주식회사 미스매치 셀을 이용하는 반도체 메모리 장치
KR101053525B1 (ko) 2009-06-30 2011-08-03 주식회사 하이닉스반도체 감지 증폭기 및 이를 이용한 반도체 집적회로
KR101033486B1 (ko) 2009-08-31 2011-05-09 주식회사 하이닉스반도체 감지 증폭 회로 및 이를 이용한 반도체 집적회로
KR101027688B1 (ko) 2009-09-30 2011-04-12 주식회사 하이닉스반도체 반도체 장치
US8964485B2 (en) 2012-11-19 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit with transistors having different threshold voltages and method of operating the memory circuit
KR102111076B1 (ko) 2013-06-27 2020-05-15 삼성전자주식회사 반도체 메모리 장치 및 그것의 감지 증폭기 제어 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62129997A (ja) * 1985-11-13 1987-06-12 Mitsubishi Electric Corp ダイナミツクｒａｍ
JPH06223571A (ja) * 1993-01-25 1994-08-12 Hitachi Ltd 半導体集積回路装置
JPH0992793A (ja) * 1995-09-21 1997-04-04 Hitachi Ltd 半導体集積回路装置のデータ処理方法および半導体集積回路装置
JP4120013B2 (ja) * 1996-08-13 2008-07-16 富士通株式会社 半導体記憶装置
JP2004039105A (ja) * 2002-07-03 2004-02-05 Umc Japan 半導体記憶装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101488365B (zh) * 2008-01-09 2011-11-09 台湾积体电路制造股份有限公司 用于缓存器文档的单端读取模块
CN102148052A (zh) * 2010-02-09 2011-08-10 台湾积体电路制造股份有限公司 存储器电路及其控制电路装置
CN102148052B (zh) * 2010-02-09 2014-05-14 台湾积体电路制造股份有限公司 存储器电路及其控制电路装置
CN106448718A (zh) * 2015-08-11 2017-02-22 三星电子株式会社 存储器器件和操作存储器器件的方法
CN112397130A (zh) * 2020-11-24 2021-02-23 深圳爱思存储科技有限公司 一种对存储器阵列进行预充电方法、电路和存储器芯片
CN114822618A (zh) * 2021-01-21 2022-07-29 旺宏电子股份有限公司 存储器装置的操作方法
CN116580750A (zh) * 2023-07-07 2023-08-11 长鑫存储技术有限公司 存储器的工艺缺陷筛选方法、装置、电子设备和存储介质
CN116580750B (zh) * 2023-07-07 2023-12-01 长鑫存储技术有限公司 存储器的工艺缺陷筛选方法、装置、电子设备和存储介质

Also Published As

Publication number Publication date
JP2006031922A (ja) 2006-02-02
KR100546417B1 (ko) 2006-01-26
JP5106760B2 (ja) 2012-12-26
KR20060005626A (ko) 2006-01-18

Similar Documents

Publication Publication Date Title
CN1747067A (zh) 驱动集成电路存储器的位线的电路和方法
US7209399B2 (en) Circuit and method of driving bitlines of integrated circuit memory using improved precharge scheme and sense-amplification scheme
US7738306B2 (en) Method to improve the write speed for memory products
US5274598A (en) Semiconductor memory having improved sensing arrangement
US7460390B2 (en) Ferroelectric memory device
US5220527A (en) Dynamic type semiconductor memory device
US9177619B2 (en) Semiconductor device having hierarchical bit line structure
US20160071556A1 (en) Apparatuses including a memory array with separate global read and write lines and/or sense amplifier region column select line and related methods
CN1208232A (zh) 开路位线之间具有共用读出放大器的半导体存储装置
US6898137B2 (en) Semiconductor memory device with high-speed sense amplifier
US5323345A (en) Semiconductor memory device having read/write circuitry
JP4186119B2 (ja) 強誘電体メモリ装置
US20130141959A1 (en) Semiconductor memory device
US8982645B2 (en) Semiconductor storage device
US9208830B2 (en) Semiconductor memory device
US6975549B1 (en) Low power dissipating sense amplifier
US11501824B2 (en) Volatile memory device and data sensing method thereof
US4926381A (en) Semiconductor memory circuit with sensing arrangement free from malfunction
EP0276854A2 (en) Semiconductor memory device with improved column selection scheme
US7489581B2 (en) Semiconductor memory
US7057944B2 (en) Semiconductor readout circuit
US8305788B2 (en) Semiconductor memory device
US20070230258A1 (en) Semiconductor memory device for controlling bit line sense amplifying operation using row and column addresses
US8958256B2 (en) Apparatuses and methods for improved memory operation times
JP2009009641A (ja) 半導体記憶装置及びその読み出し方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20060315