KR100546417B1 - 프리차지 및 감지 증폭 스킴을 개선한 집적회로 메모리장치의 비트라인 구동회로 및 구동방법 - Google Patents

프리차지 및 감지 증폭 스킴을 개선한 집적회로 메모리장치의 비트라인 구동회로 및 구동방법 Download PDF

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Abstract

프리차지 및 감지 증폭 스킴을 개선한 집적회로 메모리 장치의 비트라인 구동회로 및 구동방법이 개시된다. 상기 집적회로 메모리 장치의 비트라인 구동회로에서는, 감지 증폭 회로들에 구성되는 트랜지스터들의 게이트-소스간 전압을 증가시키기 위하여 보조 회로를 이용하여 비트라인들을 VCCA/2 보다 크거나 작게 프리차지하는 새로운 스킴을 이용한다. 또한, 더미 셀에 의하여, 셀 데이터 "1" 및 "0"에 대한 비트라인들에서의 전하 공유 후의 전압차를 일정하게 유지시킬 수 있다. 그리고, 옵셋 제어회로의 제어를 받는 감지 증폭회로에 의하여, 감지 증폭 회로에 구비되는 트랜지스터들의 문턱 전압 옵셋을 제거할 수 있고, 이때 비트라인들에서의 전하 공유 후의 전압차를 안정하게 하기 위하여 보조 회로가 이용된다.

Description

프리차지 및 감지 증폭 스킴을 개선한 집적회로 메모리 장치의 비트라인 구동회로 및 구동방법{Bit-line driving circuit and method for integrated circuit memory device improving precharge and sense-amplifying scheme}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 집적회로 메모리 장치의 블록도이다.
도 2는 일반적인 집적회로 메모리 장치에서 셀 어레이에 구비되는 메모리 셀들과 비트 라인 구동 회로를 나타내는 도면이다.
도 3은 도 2의 비트 라인 구동 회로 동작 설명을 위한 타이밍도이다.
도 4는 본 발명의 제1 일실시예에 따라 셀 어레이에 구비되는 메모리 셀들과 비트 라인 구동 회로를 나타내는 도면이다.
도 5는 도 4의 비트 라인 구동 회로 동작 설명을 위한 타이밍도이다.
도 6은 본 발명의 제2 일실시예에 따라 셀 어레이에 구비되는 메모리 셀들과 비트 라인 구동 회로를 나타내는 도면이다.
도 7는 도 6의 비트 라인 구동 회로 동작 설명을 위한 타이밍도이다.
도 8은 본 발명의 제3 일실시예에 따라 셀 어레이에 구비되는 메모리 셀들과 비트 라인 구동 회로를 나타내는 도면이다.
도 9는 도 8의 비트 라인 구동 회로 동작 설명을 위한 타이밍도이다.
도 10은 본 발명의 제4 일실시예에 따라 셀 어레이에 구비되는 메모리 셀들과 비트 라인 구동 회로를 나타내는 도면이다.
도 11은 도 10의 비트 라인 구동 회로 동작 설명을 위한 타이밍도이다.
본 발명은 집적회로 메모리 장치에 관한 것으로, 특히 비트라인의 프리차지 스킴을 개선하고, 감지 증폭기의 문턱전압(threshold voltage) 옵셋(offset)을 제거하여 셀 데이터를 안정적으로 리프레쉬(refresh)할 수 있도록 한 비트라인 구동회로에 관한 것이다.
도 1에 일반적인 집적회로 메모리 장치(100)가 도시되어 있다. 도 1을 참조하면, 상기 일반적인 집적회로 메모리 장치(100)는 셀 어레이(110), X-디코더(120), Y-디코더 및 데이터 출력부(130), 및 콘트롤러(310)를 구비한다. 상기 집적회로 메모리 장치(100)는 DRAM(dynamic random access memory)인 것으로 가정된다. 하지만, 이에 한정되지 않으며, SRAM(static random access memory) 등 다른 메모리 장치일 수도 있다. 상기 콘트롤러(140)는 상기 셀 어레이(110), 상기 X-디코더(120), 및 상기 Y-디코더 및 데이터 출력부(130)를 제어하여, 상기 셀 어레이(110)에 구비되는 메모리 셀들에 데이터를 라이트(write)하여 저장시키거나 메모리 셀들에 저장된 데이터를 리드(read)하여 외부로 출력시킨다. 주지된 바와 같이, 상기 X-디코더(120)는 데이터의 라이트 또는 리드 동작 시에, 상기 셀 어레이(110)에 구비되는 워드라인(wordline)을 선택하기 위하여 X-어드레싱을 수행한다. 상기 Y-디코더 및 데이터 출력부(130)는 데이터의 라이트 또는 리드 동작 시에, 상기 셀 어레이(110)에 구비되는 비트라인(bitline)을 선택하기 위하여 Y-어드레스싱을 수행하고, 독출되는 데이터를 감지 증폭하여 DQ 데이터(DOUT)를 출력한다.
상기 셀 어레이(110)에는 도 2에 도시된 바와 같이, 다수의 메모리 셀들(111)과 상기 셀들(111)에 연결된 비트라인(BL/BLB)을 구동하는 회로(120)가 여러번 반복적으로 구비된다. 도 2의 비트 라인 구동 회로(120) 동작 설명을 위하여 도 3의 타이밍도가 참조된다. 상기 구동 회로(120)는 N 채널 MOSFET(metal-oxide-semiconductor field effect transistor)들(MN0, MN1)로 구성되는 제1 감지 증폭 회로(112), P 채널 MOSFET들(MP0, MP1)로 구성되는 제2 감지 증폭 회로(113), 상기 제1 감지 증폭 회로(112)의 동작시 VCCA 전압을 제공하는 N 채널 MOSFET(114), 상기 제2 감지 증폭 회로(113)의 동작시 VSS(접지) 전압을 제공하는 P 채널 MOSFET(115), 좌측 셀들을 위한 제1 프리차지 회로(116), 및 우측 셀들을 위한 제2 프리차지 회로(117)를 구비한다. 주지된 바와 같이, 상기 메모리 셀들(111)에 구비되는 하나의 메모리 셀(210)은, 리드 동작 시에 IO 라인(미도시)으로부터 입력되는 데이터를 소정 커패시터에 저장하거나, 라이트 동작 시에 상기 소정 커패시터에 저장된 데이터를 IO 라인(미도시)을 통하여 출력한다. 여기서, 하나의 메모리 셀의 선택은, 주지된 바와 같이, 상기 X-어드레싱에 의한 워드라인(WL0/WL1/.../WLn-2/WLn-1)의 선택과 상기 Y-어드레싱에 의한 비트라인(BL, BLB)의 선택에 의하여 이 루어진다.
리드/라이트 동작 시에 프리차지 회로들(116, 117) 각각은 PEQL과 PISOL 및 PEQR과 PISOR 신호에 응답하여 VBL 전압 레벨로 비트라인(BL, BLB)을 프리차징한다. 이에 따라, 도 3에 도시된 바와 같이, 예를 들어 WLn-1 워드라인이 선택되어 액티브됨으로써 메모리 셀(210)과 비트라인(BL/BLB) 간에 전하 공유(charge sharing)가 생기면, 그 후 제1 감지 증폭 회로(112) 및 제2 감지 증폭 회로(113) 각각은 MOSFET(114) 및 MOSFET(115) 각각으로부터 VSS 전압 및 VCCA 전압을 제공받아 비트라인(BL, BLB)에 존재하는 전압을 감지 증폭한다. 이때, 선택된 비트라인의 소정 컬럼 선택 신호가 액티브되면, 상기 감지 증폭된 신호가 IO 라인(미도시)으로 출력되고, IO 라인에 전달된 IO 데이터는 IO 감지 증폭기(미도시)에 의하여 다시 한번 감지 증폭됨으로써 DQ 패드로 출력된다.
한편, 반도체 공정 및 설계 기술이 날로 발전됨에 따라, 집적회로 메모리 장치의 칩 사이즈가 줄어들고, 스피드가 개선되고 있다. 그러나, 집적회로 메모리 장치를 구성하는 회로의 트랜지스터 사이즈가 작아지고 저전압 구동 방식이 적용되면서, 누설 전류, 노이즈, 특히, 감지 증폭 회로의 안정적인 데이터 감지 문제가 해결되야 할 문제로 나타났다.
일반적인 프리차지 및 감지 증폭 스킴에서는 VBL 전압으로 VCCA/2를 사용하고, 메모리 셀(210)의 셀 데이터를 받는 비트라인(BL/BLB)에서는 감지 증폭 전에 [수학식 1]과 같이, ΔVBL 만큼 레벨 변화가 발생한다. 감지 증폭 회로들은 비트라인들(BL, BLB) 간에 ΔVBL의 전압차를 감지 증폭하여 VCCA 전압차로 만들어 출력한 다. [수학식 1]에서, Vcell은 셀(210)에 저장된 전압 레벨, VBL은 프리차지 레벨 VCCA/2, Cs는 셀(210)에 구비된 커패시터의 커패시턴스(capacitance), Cb는 비트라인(BL/BLB) 기생 커패시턴스이다.
[수학식 1]
ΔVBL=(Vcell-VBL)/(1+Cs/Cb)
그러나, 현재 집적회로 메모리 장치의 동작 전압이 감소되고 있는 상황에서, 감지 증폭 회로들의 정확한 감지 증폭을 위하여, MOSFET들(MP0, MP1, MN0, MN1)의 문턱 전압(threshold voltage)을 낮추는 데에는 한계가 있고, 상기 MOSFET들(MP0, MP1, MN0, MN1)에 인가되는 게이트-소스(gate-source)간 전압(Vgs)을 증가시키기 위하여 프리차지 전압을 다른 레벨, 즉, VCCA/2 보다 크거나 작게함에도 쉽지 않은 문제가 있다.
또한, 감지 증폭 회로의 안정적인 데이터 감지를 위하여 상기 제1 감지 증폭 회로(111)에 구비된 N 채널 MOSFET들(MN0, MN1) 간의 문턱 전압 균일성 및 상기 제2 감지 증폭 회로(113)에 구비된 P 채널 MOSFET들(MP0, MP1) 간의 문턱 전압 균일성이 요구된다. 이러한 트랜지스터들 간의 문턱 전압 미스매치(mismatch)는, 집적회로 메모리 장치에서의 주기적인 데이터 리프레쉬(refresh) 시에 행하는 데이터의 감지 증폭 및 재 저장에서 에러를 발생시킬 수 있고, 이에 따라 성능에 악영향을 줄 수 있으므로, 결국 기능을 상실시킬 수 있다는 문제점이 있다. 만일, 예를 들어, 셀(210)과 비트라인(BL/BLB) 간의 전하 공유(charge sharing) 후에, 비트라인들(BL, BLB)간의 전압차가 N 채널 MOSFET들(MN0, MN1) 간의 문턱 전압 미스매치 량 (이하, 옵셋(offset)이라 한다)보다 작으면 감지 증폭 회로는 정상적인 데이터 감지에 실패한다. 즉, 리프레쉬 불량을 발생시킨다는 문제점이 있다.
따라서, 본 발명이 이루고자하는 기술적 과제는, 비트라인 구동회로에 최소한의 소자를 추가하여, 용이하게 비트라인의 프리차지 레벨을 VCCA/2 보다 크거나 작게 하거나, 또는 감지 증폭 회로에 구비되는 트랜지스터들의 문턱 전압 옵셋을 보상할 수 있는 집적회로 메모리 장치의 비트라인 구동회로를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 상기 비트라인 구동회로를 이용하여 개선된 프리차지 스킴에 의한 감지 증폭 회로의 안정적인 동작을 제공하는 집적회로 메모리 장치의 비트라인 구동 방법을 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 집적회로 메모리 장치의 비트라인 구동회로는, 더미 셀, 제1 감지 증폭 회로, 제2 감지 증폭 회로, 프리차지 회로, 및 보조 회로를 구비하는 것을 특징으로 한다. 상기 더미 셀은 제1 기준 신호 또는 제2 기준 신호에 응답하여, 제1 더미 커패시터와 제1 비트라인에 연결된 메모리 셀 커패시터의 전하를 공유시키거나, 제2 더미 커패시터와 제2 비트라인에 연결된 메모리 셀 커패시터의 전하를 공유시킨다. 상기 제1 감지 증폭 회로는 상기 전하 공유에 의한 상기 제1 비트라인 및 상기 제2 비트라인 사이의 전압차를, 제1 전원전압을 이용하여 감지 증폭한다. 상기 제2 감지 증폭 회로는 상기 전하 공유에 의한 상기 비트라인들 간의 상기 전압차를, 제2 전원전압을 이용하여 감지 증폭한다. 상기 프리차지 회로는 상기 제1 감지 증폭 회로 및 상기 제2 감지 증폭 회로의 감지 증폭 동작 후에 제3 전원전압을 이용하여 상기 제1 비트라인 및 상기 제2 비트라인을 단락시키고 프리차지한다. 상기 보조 회로는 상기 감지 증폭에 의하여 상기 제1 비트라인 또는 상기 제2 비트라인에 유지되고 있는 전압 레벨을 상기 프리차지 전에 새로운 레벨로 변경시킨다. 상기 보조 회로는, 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 변경시키고, 상기 프리차지 회로는, 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨보다 작거나 큰 레벨로 프리차지하는 것을 특징으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 집적회로 메모리 장치의 비트라인 구동회로는, 제1 감지 증폭 회로, 제2 감지 증폭 회로, 프리차지 회로, 및 보조 회로를 구비하는 것을 특징으로 한다. 상기 제1 감지 증폭 회로는 제4 전원전압을 이용하여 제1 비트라인 및 제2 비트라인 각각을 상기 제4 전원전압에서 제1 MOSFET 및 제2 MOSFET 각각의 문턱전압 만큼 변경된 전압으로 만들고, 그 후 상기 제1 비트라인 또는 상기 제2 비트라인과 메모리 셀 커패시터 간의 전하 공유에 의하여 상기 제1 비트라인 및 상기 제2 비트라인 사이에 생기는 전압차를 제1 전원전압을 이용하여 감지 증폭한다. 상기 제2 감지 증폭 회로는 상기 전하 공유에 의한 상기 비트라인들 간의 상기 전압차를, 제2 전원전압을 이용하여 감지 증폭한다. 상기 프리차지 회로는 상기 제1 감지 증폭 회로 및 상기 제2 감지 증폭 회로의 감지 증폭 동작 후에 제3 전원전압을 이용하여 상기 제1 비트라인 및 상기 제2 비트라인을 단락시키고 프리차지한다. 상기 보조 회로는 상기 감지 증폭 에 의하여 상기 제1 비트라인 또는 상기 제2 비트라인에 유지되고 있는 전압 레벨을 상기 프리차지 전에 새로운 레벨로 변경시킨다.
상기의 다른 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 집적회로 메모리 장치의 비트라인 구동 방법은, 제1 기준 신호 또는 제2 기준 신호에 응답하여, 제1 더미 커패시터와 제1 비트라인에 연결된 메모리 셀 커패시터의 전하를 공유시키거나, 제2 더미 커패시터와 제2 비트라인에 연결된 메모리 셀 커패시터의 전하를 공유시키는 단계; 상기 전하 공유에 의한 상기 제1 비트라인 및 상기 제2 비트라인 사이의 전압차를, 제1 전원전압을 이용하여 감지 증폭하는 단계; 상기 전하 공유에 의한 상기 비트라인들 간의 상기 전압차를, 제2 전원전압을 이용하여 감지 증폭하는 단계; 상기 제1 감지 증폭 회로 및 상기 제2 감지 증폭 회로의 감지 증폭 동작 후에 제3 전원전압을 이용하여 상기 제1 비트라인 및 상기 제2 비트라인을 단락시키고 프리차지하는 단계; 및 상기 감지 증폭에 의하여 상기 제1 비트라인 또는 상기 제2 비트라인에 유지되고 있는 전압 레벨을 상기 프리차지 전에 새로운 레벨로 변경시키는 단계를 구비하는 것을 특징으로한다.
상기의 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 집적회로 메모리 장치의 비트라인 구동 방법은, 제4 전원전압을 이용하여 제1 비트라인 및 제2 비트라인 각각을 상기 제4 전원전압에서 제1 MOSFET 및 제2 MOSFET 각각의 문턱전압 만큼 변경된 전압으로 만드는 단계; 상기 제1 비트라인 또는 상기 제2 비트라인과 메모리 셀 커패시터 간의 전하 공유에 의하여 상기 제1 비트라인 및 상기 제2 비트라인 사이에 생기는 전압차를 제1 전원전압을 이용하여 감지 증폭하는 단 계; 상기 전하 공유에 의한 상기 비트라인들 간의 상기 전압차를, 제2 전원전압을 이용하여 감지 증폭하는 단계; 상기 제1 감지 증폭 회로 및 상기 제2 감지 증폭 회로의 감지 증폭 동작 후에 제3 전원전압을 이용하여 상기 제1 비트라인 및 상기 제2 비트라인을 단락시키고 프리차지하는 단계; 및 상기 감지 증폭에 의하여 상기 제1 비트라인 또는 상기 제2 비트라인에 유지되고 있는 전압 레벨을 상기 프리차지 전에 새로운 레벨로 변경시키는 단계를 구비하는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 제1 일실시예에 따른 메모리 셀들(410)과 비트라인 구동회로(480)를 구비하는 셀 어레이(400)를 나타내는 도면이다. 상기 셀 어레이(400)는 다수의 비트라인 쌍들과 이들에 연결된 메모리 셀들 및 비트라인 구동회로들을 구비하지만, 도 4에는 하나의 비트라인 쌍(BL, BLB)과 연결된 메모리 셀들(410)과 비트라인 구동회로(480) 만을 간략히 나타내었다. 하나의 셀(411)은 MOSFET(412)과 커패시터(413)로 이루어지고, 상기 메모리 셀들(410)에는 이러한 셀(411)이 다수개 구비된다. 상기 메모리 셀들(410)에 구비되는 셀들은, 도 4에 도시된 바와 같이, 제1 비트라인(BL) 또는 제2 비트라인(BLB)에 한번씩 교대로 연결될 수 있다. 본 발 명의 제1 실시예에 따른 집적회로 메모리 장치의 비트라인 구동회로(480)는 더미 셀(420), 제1 감지 증폭회로(430), 제2 감지 증폭회로(440), 보조 회로(450) 및 프리차지 회로(470)를 구비한다. 이외에도, 상기 비트라인 구동회로(480)는 제1 전원 전압(VSS)을 LAB 라인에 전달하기 위한 MOSFET(460)을 구비한다. 위에서 기술된 IO 라인(미도시)과 IO 라인에 전달된 IO 데이터를 감지 증폭하는 IO 감지 증폭기(미도시)는 설명의 편의상 도 4에 도시되지 않았다. 도 4의 비트라인 구동회로(480)의 동작 설명을 위하여 도 5의 타이밍도가 참조된다. 도 5에서, VBL, VPP, VPP2, VBB2, VCCA, 및 VSS은 해당 라인 구동을 위한 서로 다른 소스 전압 레벨을 나타낸다. 이는 도 7, 9, 및 11에서도 마찬가지이다.
도 4에서, 상기 더미 셀(420)은 제1 비트라인(BL)에 연결된 메모리 셀 커패시터(예를 들어, 413)와의 전하 공유를 위한 MOSFET들(421, 422) 및 커패시터(425)를 구비하고, 제2 비트라인(BLB)에 연결된 메모리 셀 커패시터(예를 들어, 414)와의 전하 공유를 위한 MOSFET들(423, 424) 및 커패시터(426)를 구비한다. 주지된 바와 같이, 메모리 장치의 비트라인 구동회로는 프리차지 동작, 전하 공유 동작, 및 감지 증폭 동작을 반복적으로 수행한다. 여기서, 상기 더미 셀(420)은 메모리 셀 데이터 리드 시에 이루어지는 감지 증폭회로들(430, 440)의 감지 증폭 동작 전에 비트라인들(BL, BLB) 간에 안정적인 전하 공유가 이루어지도록 한다. 즉, 상기 더미 셀(420)은 비트라인들(BL, BLB)에서의 전하 공유 후의 전압차(ΔVBL)가 일정하게 유지되도록 하여 안정적인 감지 증폭 동작에 도움을 준다. 즉, 메모리 셀들(410)에서 제1 비트라인(BL)에 연결된 셀이 선택된 경우에, 상기 더미 셀(420)은 제1 기준신호(REF_WL0)에 응답하여, MOSFET(422)에 의하여 제2 비트라인(BLB)에 접속되는 제1 더미 커패시터(425)와 제1 비트라인(BL)에 접속된 셀 커패시터(예를 들어, 413)와의 전하를 공유시키고, 제2 기준신호(REF_WL1)에 응답하여, MOSFET(424)에 의하여 제1 비트라인(BL)에 접속되는 제2 더미 커패시터(426)와 제2 비트라인(BLB)에 접속된 셀 커패시터(예를 들어, 414)와의 전하를 공유시킨다. 예를 들어, 도 5에서, PEQL 신호가 액티브될 때 더미 커패시터들(425, 426)은 미리 VCCA/2 전압으로 충전된 상태에서, 워드라인 WLn-1이 선택된 경우는 제1 비트라인(BL)에 연결된 셀이 선택된 경우로서, 이 때에는 제1 기준신호(REF_WL0)에 따라 제1 더미 커패시터(425)와 제1 비트라인(BL)에 연결된 셀 커패시터(413)의 전하가 공유된다. 이에 따라, 비트라인들(BL, BLB) 간에도 안정적인 전하 공유가 이루어진다. 여기서, 더미 커패시터들(425, 426)의 커패시턴스(CS)는 메모리 셀들(410)에 구비되는 각 셀 커패시터의 커패시턴스(CS)와 같다.
도 4에서, 상기 제1 감지 증폭회로(430)는 N 채널 MOSFET들(MN0, MN1)으로 구성되고, 메모리 셀과 상기 더미 셀(420)의 상기 전하 공유 후에 상기 제1 비트라인(BL) 및 상기 제2 비트라인(BLB) 사이의 전압차를, 제1 전원전압(VSS)을 이용하여 감지 증폭하여, 상기 비트라인들(BL, BLB)의 전압차를 더 커지게 한다. 상기 비트라인들(BL, BLB)의 전압차가 증폭되는 것은 상기 제2 감지 증폭회로(440)와의 상호 동작에 의하여 더욱 빠르고 정확해진다. 상기 제2 감지 증폭회로(440)는 P 채널 MOSFET들(MP0, MP1)으로 구성되고, 메모리 셀과 상기 더미 셀(420)의 상기 전하 공유 후에 상기 비트라인들(BL, BLB) 간의 상기 전압차를, 제2 전원전압(VCCA)을 이 용하여 감지 증폭하여, 상기 비트라인들(BL, BLB)의 전압차를 더 커지게 한다. 상기 제1 전원전압(VSS)은 LANG 신호에 응답하여 LAB 라인을 통하여 상기 제1 감지 증폭회로(430)로 입력되고, 상기 제2 전원전압(VCCA)은 LAPG 신호에 응답하여 LA 라인을 통하여 상기 제2 감지 증폭회로(440)로 입력된다.
상기 프리차지 회로(470)는 다수의 MOSFET들(471~475)을 구비하고, 상기 제1 감지 증폭회로(430) 및 상기 제2 감지 증폭회로(440)의 감지 증폭 동작 후에 제3 전원전압(VBL)을 이용하여 상기 제1 비트라인(BL) 및 상기 제2 비트라인(BLB)을 단락시키고 프리차지한다. 이때, PEQL 신호에 응답하여 상기 비트라인들(BL, BLB)이 단락되고, PISOL 신호에 응답하여 상기 비트라인들(BL, BLB)이 감지 증폭회로들과 차단된다.
그러나, 상기 프리차지 회로(470)만으로는 상기 비트라인들(BL, BLB)을 상기 제1 전원전압(VSS)과 상기 제2 전원전압(VCCA)의 중간 레벨(VCCA/2)보다 작거나 큰 레벨로 프리차지하기 어려우므로, 먼저 본 발명의 제1 실시예에서는 상기 보조 회로(450)를 이용하여 VCCA/2 보다 작은 레벨로 상기 비트라인들(BL, BLB)을 프리차지시키는 스킴을 제안한다.
도 4에서, 상기 보조 회로(450)는 P 채널 MOSFET(451), N 채널 MOSFET(455), 제1 인버터(452), 제2 인버터(453), 및 NOR(NOT OR) 로직(454)을 구비한다. 상기 보조 회로(450)는 상기 제2 감지 증폭회로(440)의 감지 증폭을 위하여 LAPG 신호에 응답하여 제2 전원전압(VCCA)을 제공할 뿐만아니라, 특히, 상기 감지 증폭회로들(430, 440)의 상기 감지 증폭에 의하여 상기 제1 비트라인(BL) 또는 상기 제2 비트 라인(BLB)에 유지되고 있는 전압 레벨을, 도 5의 (A), 및 (C)와 같이, 상기 프리차지 전에 새로운 레벨로 변경시킨다. 예를 들어, 상기 감지 증폭 후에 상기 비트라인들(BL, BLB) 각각은 제1 전원전압(VSS) 또는 제2 전원전압(VCCA) 레벨로 증폭되고, 이 후 상기 프리차지 전에 LAPG 신호가 논리 하이 상태로 되면 상기 보조 회로(450)에 의하여 LA 라인은 순간적으로 제2 전원전압(VCCA) 보다 작은 레벨로 된다. 이때, 상기 제2 감지 증폭회로(440)의 동작에 의하여 상기 비트라인들(BL, BLB) 중 제2 전원전압(VCCA) 레벨에 있는 비트라인은 상기 제1 전원전압(VSS)과 상기 제2 전원전압(VCCA)의 중간 레벨 방향으로 변경된다. 예를 들어, 메모리 셀 데이터가 "1"이면 상기 감지 증폭회로들(430, 440)의 상기 감지 증폭에 의하여 제1 비트라인(BL)이 제2 전원전압(VCCA) 레벨로 증폭되고, 이에 따라 상기 보조 회로(450)에 의하여 LA 라인이 순간적으로 제2 전원전압(VCCA) 보다 작은 레벨로 될 때, 도 5의 (A)에 도시된 바와 같이, 제1 비트라인(BL)이 상기 제2 전원전압(VCCA)으로부터 상기 제1 전원전압(VSS)과 상기 제2 전원전압(VCCA)의 중간 레벨 방향으로 떨어진다. 마찬가지로, 메모리 셀 데이터가 "0"이면 상기 감지 증폭회로들(430, 440)의 상기 감지 증폭에 의하여 제2 비트라인(BLB)이 제2 전원전압(VCCA) 레벨로 증폭되고, 이에 따라 상기 보조 회로(450)에 의하여 LA 라인이 순간적으로 제2 전원전압(VCCA) 보다 작은 레벨로 될 때, 도 5의 (C)에 도시된 바와 같이, 제2 비트라인(BLB)이 상기 제2 전원전압(VCCA)으로부터 상기 제1 전원전압(VSS)과 상기 제2 전원전압(VCCA)의 중간 레벨 방향으로 떨어진다.
이에 따라, 상기 보조 회로(450)의 동작에 의하여 비트라인들(BL, BLB) 중 높은 전압레벨 쪽의 레벨이 작아졌으므로, PEQL 신호가 논리 하이 상태로 되면, 상기 비트라인들(BL, BLB)은 상기 제1 전원전압(VSS)과 상기 제2 전원전압(VCCA)의 중간 레벨(VCCA/2)보다 작은 레벨로 프리차지된다(도 5의 (B) 및 (D) 참조). 이와 같이, 상기 보조 회로(450)를 이용하여 비트라인들(BL, BLB)을 VCCA/2 보다 작게 프리차지하면, 제2 감지 증폭회로(440)를 구성하는 트랜지스터들(MP0, MP1)의 게이트-소스(gate-source)간 전압(Vgs)을 증가시키기므로 비트라인들(BL, BLB)의 전압 레벨 중 낮은 쪽 전압 레벨(VSS)에 대한 감지 마진을 향상시킬 수 있다.
도 6은 본 발명의 제2 일실시예에 따른 메모리 셀들(610)과 비트라인 구동회로(680)를 구비하는 셀 어레이(400)를 나타내는 도면이다. 도 7에는 도 6의 비트라인 구동회로(680) 동작을 위한 제어 신호들과 이에 따른 비트라인들(BL, BLB)의 동작 상태를 나타내는 타이밍도가 도시되어 있다. 도 6을 참조하면, 도 4에서와 마찬가지로, 상기 메모리 셀들(610)에는 셀이터 "1" 또는 "0"을 저장하는 셀들이 다수개 구비되고, 본 발명의 제2 실시예에 따른 집적회로 메모리 장치의 비트라인 구동회로(480)는 더미 셀(620), 제1 감지 증폭회로(630), 제2 감지 증폭회로(640), 보조 회로(650) 및 프리차지 회로(670)를 구비한다. 이외에도, 상기 비트라인 구동회로(680)는 제2 전원전압(VCCA)을 LA 라인에 전달하기 위한 MOSFET(660)을 구비한다. 도 6의 구성 요소들 및 이들의 동작은 도 4에서와 거의 같고, 같은 동작 설명은 생략한다.
다만, 본 발명의 제2 실시예에 따른 도 6의 보조 회로(650)는 도 4의 보조 회로(450)에 구비된 NOR 로직(454) 및 N 채널 MOSFET(455) 대신에 NAND 로직(654) 과 P 채널 MOSFET(655)를 구비한다. 도 6과 같은, 본 발명의 제2 실시예에서는 상기 보조 회로(650)가 LAB 라인에 상기 제1 감지 증폭회로(630)에 입력되는 제1 전원전압(VSS) 입력을 제어하여, VCCA/2 보다 큰 레벨로 상기 비트라인들(BL, BLB)을 프리차지시키는 스킴을 제안한다.
도 6에서, 상기 보조 회로(650)는 상기 제1 감지 증폭회로(630)의 감지 증폭을 위하여 LANG 신호에 응답하여 제1 전원전압(VSS)을 제공할 뿐만 아니라, 특히, 상기 감지 증폭회로들(630, 640)의 감지 증폭에 의하여 상기 제1 비트라인(BL) 또는 상기 제2 비트라인(BLB)에 유지되고 있는 전압 레벨을, 도 7의 (A), 및 (C)와 같이, 상기 프리차지 전에 새로운 레벨로 변경시킨다. 예를 들어, 감지 증폭회로들(630, 640)의 감지 증폭 후에 상기 비트라인들(BL, BLB) 각각은 제1 전원전압(VSS) 또는 제2 전원전압(VCCA) 레벨로 증폭되고, 이 후 상기 프리차지 전에 LANG 신호가 논리 로우 상태로 되면 상기 보조 회로(650)에 의하여 LAB 라인은 순간적으로 제1 전원전압(VSS) 보다 작은 레벨로 된다. 이때, 상기 제1 감지 증폭회로(630)의 동작에 의하여 상기 비트라인들(BL, BLB) 중 제1 전원전압(VSS) 레벨에 있는 비트라인은 상기 제1 전원전압(VSS)과 상기 제2 전원전압(VCCA)의 중간 레벨 방향으로 변경된다. 예를 들어, 메모리 셀 데이터가 "1"이면 상기 감지 증폭회로들(630, 640)의 감지 증폭에 의하여 제2 비트라인(BLB)이 제1 전원전압(VSS) 레벨로 증폭되고, 이에 따라 상기 보조 회로(650)에 의하여 LAB 라인이 순간적으로 제1 전원전압(VSS) 보다 큰 레벨로 될 때, 도 7의 (A)에 도시된 바와 같이, 제2 비트라인(BLB)이 상기 제1 전원전압(VSS)으로부터 상기 제1 전원전압(VSS)과 상기 제2 전원전압(VCCA)의 중간 레벨 방향으로 올라간다. 마찬가지로, 메모리 셀 데이터가 "0"이면 상기 감지 증폭회로들(630, 640)의 감지 증폭에 의하여 제1 비트라인(BL)이 제1 전원전압(VSS) 레벨로 증폭되고, 이에 따라 상기 보조 회로(650)에 의하여 LAB 라인이 순간적으로 제1 전원전압(VSS) 보다 큰 레벨로 될 때, 도 7의 (C)에 도시된 바와 같이, 제1 비트라인(BL)이 상기 제1 전원전압(VSS)으로부터 상기 제1 전원전압(VSS)과 상기 제2 전원전압(VCCA)의 중간 레벨 방향으로 올라간다.
이에 따라, 상기 보조 회로(650)의 동작에 의하여 비트라인들(BL, BLB) 중 낮은 전압레벨 쪽의 레벨이 올라갔으므로, PEQL 신호가 논리 하이 상태로 되면, 상기 비트라인들(BL, BLB)은 상기 제1 전원전압(VSS)과 상기 제2 전원전압(VCCA)의 중간 레벨(VCCA/2)보다 큰 레벨로 프리차지된다(도 7의 (B) 및 (D) 참조). 이와 같이, 상기 보조 회로(650)를 이용하여 비트라인들(BL, BLB)을 VCCA/2 보다 크게 프리차지하면, 제1 감지 증폭회로(630)를 구성하는 트랜지스터들(MN0, MN1)의 게이트-소스(gate-source)간 전압(Vgs)을 증가시키기므로 비트라인들(BL, BLB)의 전압 레벨 중 높은 쪽 전압 레벨(VCCA)에 대한 감지 마진을 향상시킬 수 있다 .
도 8은 본 발명의 제3 일실시예에 따른 메모리 셀들(810)과 비트라인 구동회로(880)를 구비하는 셀 어레이(800)를 간략히 나타내는 도면이다. 도 4 또는 도 6에서와 마찬가지로, 도 8에서도 상기 셀 어레이(800)는 다수의 비트라인 쌍들과 이들에 연결된 메모리 셀들 및 비트라인 구동회로들을 구비하지만, 하나의 비트라인 쌍(BL, BLB)과 연결된 메모리 셀들(810)과 비트라인 구동회로(880) 만을 간략히 나타내었다. 상기 메모리 셀들(810)에는 하나의 MOSFET과 하나의 커패시터로 이루어 지는 셀(811)이 다수개 구비된다. 본 발명의 제3 실시예에 따른 집적회로 메모리 장치의 비트라인 구동회로(880)는 제1 감지 증폭회로(820), 제2 감지 증폭회로(830), 보조 회로(840), 옵셋 제어회로(850), 및 프리차지 회로(860)를 구비한다. 여기서도, IO 라인(미도시)과 IO 라인에 전달된 IO 데이터를 감지 증폭하는 IO 감지 증폭기(미도시)는 설명의 편의상 도 8에 도시되지 않았다. 도 8의 비트라인 구동회로(880)의 동작 설명을 위하여 도 9의 타이밍도가 참조된다. 상기 제2 감지 증폭회로(830), 상기 보조 회로(840), 및 상기 프리차지 회로(860)의 동작은 도 4의 제2 감지 증폭회로(440), 보조 회로(450), 및 프리차지 회로(470)와 같으므로 여기서는 그 설명이 약술되고, 상기 제1 감지 증폭회로(820), 상기 보조 회로(840), 및 옵셋 제어회로(850)의 동작을 중심으로 설명한다.
본 발명의 제3 실시예에서는 도 4의 보조 회로(450)와 같은 구성 및 동작을 하는 상기 보조 회로(840)를 이용하여 VCCA/2 보다 작은 레벨로 상기 비트라인들(BL, BLB)을 프리차지시키는 스킴을 사용할 뿐만 아니라, 상기 제1 감지 증폭회로(820)를 구성하는 N 채널 MOSFET들(MN0, MN1)의 문턱전압 옵셋을 보상하는 스킴을 제안한다. 상기 보조 회로(840)에 의하여 상기 비트라인들(BL, BLB)을 VCCA/2 보다 작은 레벨로 프리차지시키는 방법은 도 4에서 설명되었으므로, 여기서는 상기 제1 감지 증폭회로(820)에서의 N 채널 MOSFET들(MN0, MN1)의 문턱전압 옵셋 보상 동작에 대하여 설명한다. 상기 제2 감지 증폭회로(830)의 P 채널 MOSFET들(MP0, MP1)의 문턱전압 옵셋을 보상하기 위한 비트라인 구동회로(880)는 도 10에서 설명된다.
상기 제1 감지 증폭회로(820)는 제1 MOSFET(MN0), 제2 MOSFET(MN1), 제3 MOSFET(MN2), 제4 MOSFET(MN3), 제5 MOSFET(MN4), 및 제6 MOSFET(MN5)를 구비한다. 상기 제1 MOSFET(MN0)는 게이트 전극이 제1 노드(N1)에 접속되고, 소스/드레인 전극들 중 어느 하나가 상기 제1 비트라인(BL)에 접속되며, 소스/드레인 전극들 중 다른 하나가 제4 전원전압(VCCA2)을 받는다. 상기 제2 MOSFET(MN1)는 게이트 전극이 제2 노드(N2)에 접속되고, 소스/드레인 전극들 중 어느 하나가 상기 제2 비트라인(BLB)에 접속되며, 소스/드레인 전극들 중 다른 하나가 상기 제4 전원전압(VCCA2)을 받는다. 상기 제3 MOSFET(MN2)는 게이트 전극이 제1 제어 신호(PCOMP)를 받고, 소스/드레인 전극들 중 어느 하나가 상기 제1 노드(N1)에 접속되며, 소스/드레인 전극들 중 다른 하나가 상기 제4 전원전압(VCCA2)을 받는다. 상기 제4 MOSFET(MN3)는 게이트 전극이 상기 제1 제어 신호를 받고, 소스/드레인 전극들 중 어느 하나가 상기 제2 노드(N2)에 접속되며, 소스/드레인 전극들 중 다른 하나가 상기 제4 전원전압(VCCA2)을 받는다. 상기 제5 MOSFET(MN4)는 게이트 전극이 제2 제어 신호(PSEN)를 받고, 소스/드레인 전극들 중 어느 하나가 상기 제1 노드(N1)에 접속되며, 소스/드레인 전극들 중 다른 하나가 상기 제2 비트라인(BLB)에 접속된다. 상기 제6 MOSFET(MN5)는 게이트 전극이 상기 제2 제어 신호를 받고, 소스/드레인 전극들 중 어느 하나가 상기 제2 노드(N2)에 접속되며, 소스/드레인 전극들 중 다른 하나가 상기 제1 비트라인(BL)에 접속된다.
상기 제1 감지 증폭회로(820)는 워드라인(예를 들어, WLn-1)이 선택되어 논리 하이 상태로 액티브되기 전에 상기 제1 MOSFET(MN0) 및 상기 제2 MOSFET(MN1) 간의 문턱전압 옵셋(α)을 제거한다(도 9 참조). 옵셋 제거 단계에서, PBLUPB 신호 는 논리 로우 상태이고, PCOMP 신호는 논리 하이 상태이며, PSEN 신호는 논리 로우 상태이다. 이때, 제3 MOSFET(MN2) 및 제4 MOSFET(MN3)은 다이오드 동작을 하며, 이에 따라 제1 비트라인(BL)에는 VCCA2-Vt,MNO 및 제2 비트라인(BLB)에는 VCCA2-Vt,MN1 전압이 나타난다. 여기서, Vt,MNO 및 Vt,MN1 각각은 제1 MOSFET(MN0) 및 제2 MOSFET(MN1)의 문턱전압이다. 이와 같이 옵셋 제거 동작 후, 워드라인(예를 들어, WLn-1)이 액티브되기 전에, PBLUPB 신호가 논리 하이 상태, PCOMP 신호가 논리 로우 상태, 및 PSEN 신호가 논리 하이 상태로 되면, 이때부터 상기 MOSFET들(MN0, MN1)의 게이트-소스 간 전압은 같아진다. 이에 따라, 워드라인(예를 들어, WLn-1)이 액티브되면, 상기 제1 비트라인(BL) 또는 상기 제2 비트라인(BLB)과 메모리 셀(예를 들어, 811) 커패시터 간의 전하 공유가 발생하고, 이때, LANG신호가 논리 하이 상태로 되면서 제1 감지 증폭회로(820)의 감지 증폭 동작이 수행된다. 감지 증폭 동작에서 상기 제1 감지 증폭회로(820)는 전하 공유에 의하여 상기 제1 비트라인(BL) 및 상기 제2 비트라인(BLB) 사이에 생기는 전압차를 제1 전원전압(VSS)을 이용하여 감지 증폭하여, 상기 비트라인들(BL, BLB)의 전압차를 더 커지게 한다. 상기 비트라인들(BL, BLB)의 전압차가 증폭되는 것은 상기 제2 감지 증폭회로(830)와의 상호 동작에 의하여 더욱 빠르고 정확해진다. 도 4에서 설명된 바와 같이, 상기 제2 감지 증폭회로(830)는 상기 전하 공유 후에 상기 비트라인들(BL, BLB) 간의 상기 전압차를, 제2 전원전압(VCCA)을 이용하여 감지 증폭하여, 상기 비트라인들(BL, BLB)의 전압차를 더 커지게 한다. 상기 제1 전원전압(VSS)은 LANG 신호에 응 답하여 LAB 라인을 통하여 상기 제1 감지 증폭회로(820)로 입력되고, 상기 제2 전원전압(VCCA)은 LAPG 신호에 응답하여 LA 라인을 통하여 상기 제2 감지 증폭회로(830)로 입력된다.
상기 프리차지 회로(860)는, 도 4에서 설명된 바와 같이, 상기 제1 감지 증폭회로(820) 및 상기 제2 감지 증폭회로(830)의 감지 증폭 동작 후에 제3 전원전압(VBL)을 이용하여 상기 제1 비트라인(BL) 및 상기 제2 비트라인(BLB)을 단락시키고 프리차지한다. 여기서, PEQL 신호에 응답하여 상기 비트라인들(BL, BLB)이 단락되고, PISOL 신호에 응답하여 상기 비트라인들(BL, BLB)이 감지 증폭회로들과 차단된다. 여기서, 제3 전원전압(VBL)은, 도 9에 도시된 바와 같이, VCCA/3를 사용하는 것이 바람직하다.
상기 제4 전원전압(VCCA2)은 [수학식 2]와 같이, VCCA/2에 상기 MOSFET들(MN0, MN1)의 문턱 전압(Vt1) 만큼 더한 전압 보다 약간 큰 전압을 사용한다. [수학식 2]에서 Vα1은 수십 mV 정도인 것이 바람직하다.
[수학식 2]
VCCA2 = VCCA/2 + Vt1 + Vα1
이에 따라, 상기 옵셋 제거 단계에서는, 상기 비트라인들(BL, BLB)의 레벨이 VCCA/2 보다 높아질 수 있다. 이는 메모리 셀과 비트라인 간의 전하 공유 시, 제1 비트라인(BL)과 제2 비트라인(BLB) 간의 전압차를 작게 하여 안정적인 감지 증폭을 방해하므로, 이를 방지하기 위하여 상기 보조 회로(840)가 이용된다. 즉, 상기 보 조 회로(840)는, 도 4에서 설명된 바와 같이, 상기 제2 감지 증폭회로(830)의 감지 증폭을 위하여 LAPG 신호에 응답하여 제2 전원전압(VCCA)을 제공할 뿐만아니라, 특히, 상기 감지 증폭회로들(820, 830)의 상기 감지 증폭에 의하여 상기 제1 비트라인(BL) 또는 상기 제2 비트라인(BLB)에 유지되고 있는 전압 레벨을, 도 9의 (A), 및 (C)와 같이, 상기 프리차지 전에 새로운 레벨로 변경시킨다. 예를 들어, 상기 감지 증폭 후에 상기 비트라인들(BL, BLB) 각각은 제1 전원전압(VSS) 또는 제2 전원전압(VCCA) 레벨로 증폭되고, 이 후 상기 프리차지 전에 LAPG 신호가 논리 하이 상태로 되면 상기 보조 회로(840)에 의하여 LA 라인은 순간적으로 제2 전원전압(VCCA) 보다 작은 레벨로 된다. 이때, 상기 제2 감지 증폭회로(830)의 동작에 의하여 상기 비트라인들(BL, BLB) 중 제2 전원전압(VCCA) 레벨에 있는 비트라인은 상기 제1 전원전압(VSS)과 상기 제2 전원전압(VCCA)의 중간 레벨 방향으로 변경된다.
이와 같이, 본 발명의 제3 실시예에 따라, 상기 보조 회로(840)에 의하여 비트라인들(BL, BLB)의 전압 레벨 중 낮은 쪽 전압 레벨(VSS)에 대한 감지 마진을 향상시킬 수 있고, 뿐만 아니라 상기 제1 감지 증폭회로(820)에서 문턱전압 옵셋이 제거되므로, 안정적인 감지 증폭 동작이 가능하다.
도 10은 본 발명의 제4 일실시예에 따른 메모리 셀들(1010)과 비트라인 구동회로(1080)를 구비하는 셀 어레이(1000)를 간략히 나타내는 도면이다. 도 11에는 도 10의 비트라인 구동회로(1080) 동작을 위한 제어 신호들과 이에 따른 비트라인들(BL, BLB)의 동작 상태를 나타내는 타이밍도가 도시되어 있다. 도 10을 참조하면, 도 8에서와 마찬가지로, 상기 메모리 셀들(1010)에는 셀이터 "1" 또는 "0"을 저장하는 셀들이 다수개 구비되고, 본 발명의 제4 실시예에 따른 집적회로 메모리 장치의 비트라인 구동회로(1080)는 제1 감지 증폭회로(1020), 제2 감지 증폭회로(1030), 보조 회로(1040), 옵셋 제어회로(1050) 및 프리차지 회로(1060)를 구비한다. 도 10의 구성 요소들 및 이들의 동작은 도 8에서와 거의 같고, 같은 동작 설명은 생략한다.
다만, 도 8의 제1 감지 증폭회로(820), 보조 회로(840), 및 옵셋 제어회로(850)의 동작과 비교하여, 본 발명의 제4 실시예에 따른 도 10의 제1 감지 증폭회로(1020), 보조 회로(1040), 및 옵셋 제어회로(1050)의 동작을 중심으로 설명한다. 도 10과 같은, 본 발명의 제4 실시예에서는 상기 보조 회로(1040)가 LAB 라인에 상기 제2 감지 증폭회로(1030)에 입력되는 제1 전원전압(VSS) 입력을 제어하여, VCCA/2 보다 큰 레벨로 상기 비트라인들(BL, BLB)을 프리차지시키는 스킴과 상기 제1 감지 증폭회로(1020)를 구성하는 P 채널 MOSFET들(MP0, MP1)의 문턱전압 옵셋을 보상하는 스킴을 제안한다.
도 10에서, 상기 제1 감지 증폭회로(1020)는 워드라인(예를 들어, WLn-1)이 선택되어 논리 하이 상태로 액티브되기 전에 MOSFET들(MP0, MP1) 간의 문턱전압 옵셋(α)을 제거한다(도 11 참조). 옵셋 제거 단계에서, PBLDN 신호는 논리 하이 상태이고, PCOMP 신호는 논리 하이 상태이며, PSEN 신호는 논리 로우 상태이다. 이때, MOSFET들(MN2, MN3)은 다이오드 동작을 하며, 이에 따라 제1 비트라인(BL)에는 VSS2-Vt,MPO 및 제2 비트라인(BLB)에는 VSS2-Vt,MP1 전압이 나타난다. 여기서, V t,MPO 및 Vt,MP1 각각은 제1 MOSFET(MP0) 및 제2 MOSFET(MP1)의 문턱전압이다. 이와 같이 옵셋 제거 동작 후, 워드라인(예를 들어, WLn-1)이 액티브되기 전에, PBLDN 신호가 논리 로우 상태, PCOMP 신호가 논리 로우 상태, 및 PSEN 신호가 논리 하이 상태로 되면, 이때부터 상기 MOSFET들(MP0, MP1)의 게이트-소스 간 전압은 같아진다. 이에 따라, 워드라인(예를 들어, WLn-1)이 액티브되면, 상기 제1 비트라인(BL) 또는 상기 제2 비트라인(BLB)과 메모리 셀(예를 들어, 811) 커패시터 간의 전하 공유가 발생하고, 이때, LAPG신호가 논리 로우 상태로 되면서 제1 감지 증폭회로(1020)의 감지 증폭 동작이 수행된다. 감지 증폭 동작에서 상기 제1 감지 증폭회로(1020)는 전하 공유에 의하여 상기 제1 비트라인(BL) 및 상기 제2 비트라인(BLB) 사이에 생기는 전압차를 제2 전원전압(VCCA)을 이용하여 감지 증폭하여, 상기 비트라인들(BL, BLB)의 전압차를 더 커지게 한다.
상기 프리차지 회로(1060)는, 상기 제1 감지 증폭회로(1020) 및 상기 제2 감지 증폭회로(1030)의 감지 증폭 동작 후에 제3 전원전압(VBL)을 이용하여 상기 제1 비트라인(BL) 및 상기 제2 비트라인(BLB)을 단락시키고 프리차지한다. 여기서, 제3 전원전압(VBL)은, 도 9에 도시된 바와 같이, 2/3(VCCA)를 사용하는 것이 바람직하다.
상기 제4 전원전압(VSS2)은 [수학식 3]과 같이, VCCA/2에 상기 MOSFET들(MP0, MP1)의 문턱 전압(Vt2) 만큼 더한 전압 보다 약간 작은 전압을 사용한다. [수학식 3]에서 Vα2는 수십 mV 정도인 것이 바람직하다.
[수학식 3]
VSS2 = VCCA/2 - Vt2 - Vα2
이에 따라, 상기 옵셋 제거 단계에서는, 상기 비트라인들(BL, BLB)의 레벨이 VCCA/2 보다 작아질 수 있다. 이는 메모리 셀과 비트라인 간의 전하 공유 시, 제1 비트라인(BL)과 제2 비트라인(BLB) 간의 전압차를 작게 하여 안정적인 감지 증폭을 방해하므로, 이를 방지하기 위하여 상기 보조 회로(1040)가 이용된다. 즉, 상기 보조 회로(1040)는, 도 6과 같이, 상기 제2 감지 증폭회로(1030)의 감지 증폭을 위하여 LANG 신호에 응답하여 제1 전원전압(VSS)을 제공할 뿐만 아니라, 특히, 상기 감지 증폭회로들(1020, 1030)의 상기 감지 증폭에 의하여 상기 제1 비트라인(BL) 또는 상기 제2 비트라인(BLB)에 유지되고 있는 전압 레벨을, 도 11의 (A), 및 (C)와 같이, 상기 프리차지 전에 새로운 레벨로 변경시킨다. 예를 들어, 상기 감지 증폭 후에 상기 비트라인들(BL, BLB) 각각은 제1 전원전압(VSS) 또는 제2 전원전압(VCCA) 레벨로 증폭되고, 이 후 상기 프리차지 전에 LANG 신호가 논리 로우 상태로 되면 상기 보조 회로(1040)에 의하여 LAB 라인은 순간적으로 제1 전원전압(VSS) 보다 높은 레벨로 된다. 이때, 상기 제2 감지 증폭회로(1030)의 동작에 의하여 상기 비트라인들(BL, BLB) 중 제1 전원전압(VSS) 레벨에 있는 비트라인은 상기 제1 전원전압(VSS)과 상기 제2 전원전압(VCCA)의 중간 레벨 방향으로 올라간다.
이와 같이, 본 발명의 제4 실시예에 따라, 상기 보조 회로(1040)에 의하여 비트라인들(BL, BLB)의 전압 레벨 중 높은 쪽 전압 레벨(VCCA)에 대한 감지 마진을 향상시킬 수 있고, 뿐만 아니라 상기 제1 감지 증폭회로(1020)에서 문턱전압 옵셋이 제거되므로, 안정적인 감지 증폭 동작이 가능하다.
위에서 기술한 바와 같이 본 발명의 일실시예에 따른 집적회로 메모리 장치의 비트라인 구동회로는(480/680/880/1080)에서는, 감지 증폭회로들에 구성되는 트랜지스터들의 게이트-소스(gate-source)간 전압(Vgs)을 증가시키기 위하여 보조 회로(450/650)를 이용하여 비트라인들(BL, BLB)을 VCCA/2 보다 크거나 작게 프리차지하는 새로운 스킴을 이용한다. 또한, 더미 셀(420/620)에 의하여, 셀 데이터 "1" 및 "0"에 대한 비트라인들(BL, BLB)에서의 전하 공유 후의 전압차(ΔVBL)를 일정하게 유지시킬 수 있다. 그리고, 옵셋 제어회로(850/1050)의 제어를 받는 제1 감지 증폭회로(820/1020)에 의하여, 감지 증폭회로에 구비되는 트랜지스터들의 문턱 전압 옵셋을 제거할 수 있고, 이때 비트라인들(BL, BLB)에서의 전하 공유 후의 전압차(ΔVBL)를 안정하게 하기 위하여 보조 회로(840/1040)가 이용된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 집적회로 메모리 장치에서는, 감지 증폭기들에 구성되는 트랜지스터들의 게이트-소스(gate-source)간 전압(Vgs)을 증가시킬 수 있고, 비트라인들(BL, BLB)에서의 전하 공유 후의 전압차(ΔVBL)를 일정하게 유지시킬 수 있으며, 감지 증폭회로에 구비되는 트랜지스터들의 문턱 전압 옵셋을 제거할 수 있으므로, 공정 변화가 있거나, 저전압 동작 조건에서도 안정적으로 리프레쉬 특성을 개선할 수 있는 효과가 있다.

Claims (35)

  1. 제1 기준신호 또는 제2 기준신호에 응답하여, 제1 더미 커패시터와 제1 비트라인에 연결된 메모리 셀 커패시터의 전하를 공유시키거나, 제2 더미 커패시터와 제2 비트라인에 연결된 메모리 셀 커패시터의 전하를 공유시키는 더미 셀;
    상기 전하 공유에 의한 상기 제1 비트라인 및 상기 제2 비트라인 사이의 전압차를, 제1 전원전압을 이용하여 감지 증폭하는 제1 감지 증폭회로;
    상기 전하 공유에 의한 상기 비트라인들 간의 상기 전압차를, 제2 전원전압을 이용하여 감지 증폭하는 제2 감지 증폭회로;
    상기 제1 감지 증폭회로 및 상기 제2 감지 증폭회로의 감지 증폭 동작 후에 제3 전원전압을 이용하여 상기 제1 비트라인 및 상기 제2 비트라인을 단락시키고 프리차지하는 프리차지 회로; 및
    상기 감지 증폭에 의하여 상기 제1 비트라인 또는 상기 제2 비트라인에 유지되고 있는 전압 레벨을 상기 프리차지 전에 새로운 레벨로 변경시키는 보조 회로를 구비하는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동회로.
  2. 제 1항에 있어서, 상기 보조 회로는,
    상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 변경시키는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동회로.
  3. 제 2항에 있어서, 상기 프리차지 회로는,
    상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨보다 작은 레벨로 프리차지하는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동회로.
  4. 제 3항에 있어서, 상기 보조 회로는,
    상기 프리차지 전에 상기 제2 전원전압을 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 변경시키는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동회로.
  5. 제 4항에 있어서, 상기 제2 감지 증폭회로는,
    상기 프리차지 전에, 상기 메모리 셀 데이터가 "1"이면 상기 제1 비트라인을 상기 제2 전원전압으로부터 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 떨어뜨리고, 상기 메모리 셀 데이터가 "0"이면 상기 제2 비트라인을 상기 제2 전원전압으로부터 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으 로 떨어뜨리는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동회로.
  6. 제 2항에 있어서, 상기 프리차지 회로는,
    상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨보다 큰 레벨로 프리차지하는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동회로.
  7. 제 6항에 있어서, 상기 보조 회로는,
    상기 프리차지 전에 상기 제1 전원전압을 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 변경시키는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동회로.
  8. 제 7항에 있어서, 상기 제1 감지 증폭회로는,
    상기 프리차지 전에, 상기 메모리 셀 데이터가 "1"이면 상기 제2 비트라인을 상기 제1 전원전압으로부터 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 상승시키고, 상기 메모리 셀 데이터가 "0"이면 상기 제1 비트라인을 상기 제1 전원전압으로부터 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 상승시키는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동회로.
  9. 제 1항에 있어서, 상기 제1 더미 커패시터 및 상기 제2 더미 커패시터는,
    상기 메모리 셀의 커패시터와 같은 커패시턴스인 것을 특징으로 하는 집적회 로 메모리 장치의 비트라인 구동회로.
  10. 제 9항에 있어서, 상기 더미 셀은,
    메모리 셀 커패시터에 접속된 비트라인과는 다른 비트라인에 접속되는 상기 더미 커패시터들 중 어느 하나와, 해당 메모리 셀 커패시터의 전하를 공유시키는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동회로.
  11. 제4 전원전압을 이용하여 제1 비트라인 및 제2 비트라인 각각을 상기 제4 전원전압에서 제1 MOSFET 및 제2 MOSFET 각각의 문턱전압 만큼 변경된 전압으로 만들고, 그 후 상기 제1 비트라인 또는 상기 제2 비트라인과 메모리 셀 커패시터 간의 전하 공유에 의하여 상기 제1 비트라인 및 상기 제2 비트라인 사이에 생기는 전압차를 제1 전원전압을 이용하여 감지 증폭하는 제1 감지 증폭회로;
    상기 전하 공유에 의한 상기 비트라인들 간의 상기 전압차를, 제2 전원전압을 이용하여 감지 증폭하는 제2 감지 증폭회로;
    상기 제1 감지 증폭회로 및 상기 제2 감지 증폭회로의 감지 증폭 동작 후에 제3 전원전압을 이용하여 상기 제1 비트라인 및 상기 제2 비트라인을 단락시키고 프리차지하는 프리차지 회로; 및
    상기 감지 증폭에 의하여 상기 제1 비트라인 또는 상기 제2 비트라인에 유지되고 있는 전압 레벨을 상기 프리차지 전에 새로운 레벨로 변경시키는 보조 회로를 구비하는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동회로.
  12. 제 10항에 있어서, 상기 제1 감지 증폭회로는,
    게이트 전극이 제1 노드에 접속되고, 소스/드레인 전극들 중 어느 하나가 상기 제1 비트라인에 접속되며, 소스/드레인 전극들 중 다른 하나가 상기 제4 전원전압을 받는 상기 제1 MOSFET;
    게이트 전극이 제2 노드에 접속되고, 소스/드레인 전극들 중 어느 하나가 상기 제2 비트라인에 접속되며, 소스/드레인 전극들 중 다른 하나가 상기 제4 전원전압을 받는 상기 제2 MOSFET;
    게이트 전극이 제1 제어 신호를 받고, 소스/드레인 전극들 중 어느 하나가 상기 제1 노드에 접속되며, 소스/드레인 전극들 중 다른 하나가 상기 제4 전원전압을 받는 제3 MOSFET;
    게이트 전극이 상기 제1 제어 신호를 받고, 소스/드레인 전극들 중 어느 하나가 상기 제2 노드에 접속되며, 소스/드레인 전극들 중 다른 하나가 상기 제4 전원전압을 받는 제4 MOSFET;
    게이트 전극이 제2 제어 신호를 받고, 소스/드레인 전극들 중 어느 하나가 상기 제1 노드에 접속되며, 소스/드레인 전극들 중 다른 하나가 상기 제2 비트라인에 접속된 제5 MOSFET; 및
    게이트 전극이 상기 제2 제어 신호를 받고, 소스/드레인 전극들 중 어느 하나가 상기 제2 노드에 접속되며, 소스/드레인 전극들 중 다른 하나가 상기 제1 비트라인에 접속된 제6 MOSFET를 구비하고,
    상기 제1 제어 신호 및 상기 제2 제어 신호에 응답하여 제1 비트라인 및 제2 비트라인 각각을 상기 제4 전원전압에서 제1 MOSFET 및 제2 MOSFET 각각의 문턱전압 만큼 변경된 전압으로 만드는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동회로.
  13. 제 12항에 있어서, 상기 제1 감지 증폭회로를 구성하는 상기 제1 MOSFET 및 상기 제2 MOSFET는,
    N 채널 타입이고, 상기 제2 감지 증폭회로를 구성하는 MOSFET들은 P 채널 타입이며, 상기 제4 전원전압 레벨은 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨보다 큰 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동회로.
  14. 제 13항에 있어서, 상기 프리차지 회로는,
    상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨보다 작은 레벨로 프리차지하는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동회로.
  15. 제 14항에 있어서, 상기 보조 회로는,
    상기 프리차지 전에 상기 제2 전원전압을 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 변경시키는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동회로.
  16. 제 15항에 있어서, 상기 제2 감지 증폭회로는,
    상기 프리차지 전에, 상기 메모리 셀 데이터가 "1"이면 상기 제1 비트라인을 상기 제2 전원전압으로부터 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 떨어뜨리고, 상기 메모리 셀 데이터가 "0"이면 상기 제2 비트라인을 상기 제2 전원전압으로부터 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 떨어뜨리는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동회로.
  17. 제 12항에 있어서, 상기 제1 감지 증폭회로를 구성하는 상기 제1 MOSFET 및 상기 제2 MOSFET는,
    P 채널 타입이고, 상기 제2 감지 증폭회로를 구성하는 MOSFET들은 N 채널 타입이며, 상기 제4 전원전압 레벨은 상기 제1 전원전압 레벨보다 작은 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동회로.
  18. 제 17항에 있어서, 상기 프리차지 회로는,
    상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨보다 큰 레벨로 프리차지하는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동회로.
  19. 제 18항에 있어서, 상기 보조 회로는,
    상기 프리차지 전에 상기 제1 전원전압을 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 변경시키는 것을 특징으로 하는 집적회로 메모리 장 치의 비트라인 구동회로.
  20. 제 19항에 있어서, 상기 제1 감지 증폭회로는,
    상기 프리차지 전에, 상기 메모리 셀 데이터가 "1"이면 상기 제2 비트라인을 상기 제1 전원전압으로부터 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 상승시키고, 상기 메모리 셀 데이터가 "0"이면 상기 제1 비트라인을 상기 제1 전원전압으로부터 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 상승시키는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동회로.
  21. 제1 기준신호 또는 제2 기준신호에 응답하여, 제1 더미 커패시터와 제1 비트라인에 연결된 메모리 셀 커패시터의 전하를 공유시키거나, 제2 더미 커패시터와 제2 비트라인에 연결된 메모리 셀 커패시터의 전하를 공유시키는 단계;
    상기 전하 공유에 의한 상기 제1 비트라인 및 상기 제2 비트라인 사이의 전압차를, 제1 전원전압을 이용하여 감지 증폭하는 단계;
    상기 전하 공유에 의한 상기 비트라인들 간의 상기 전압차를, 제2 전원전압을 이용하여 감지 증폭하는 단계;
    상기 제1 감지 증폭회로 및 상기 제2 감지 증폭회로의 감지 증폭 동작 후에 제3 전원전압을 이용하여 상기 제1 비트라인 및 상기 제2 비트라인을 단락시키고 프리차지하는 단계; 및
    상기 감지 증폭에 의하여 상기 제1 비트라인 또는 상기 제2 비트라인에 유지 되고 있는 전압 레벨을 상기 프리차지 전에 새로운 레벨로 변경시키는 단계를 구비하는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동 방법.
  22. 제 21항에 있어서, 상기 새로운 레벨은,
    상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로의 변경인 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동 방법.
  23. 제 22항에 있어서, 상기 프리차지는,
    상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨보다 작은 레벨로의 프리차지인 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동 방법.
  24. 제 23항에 있어서, 상기 새로운 레벨은,
    상기 프리차지 전에 상기 제2 전원전압을 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 변경시킴으로써 이루지는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동 방법.
  25. 제 24항에 있어서, 상기 프리차지 전에,
    상기 메모리 셀 데이터가 "1"이면 상기 제1 비트라인이 상기 제2 전원전압으로부터 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 떨어지고, 상기 메모리 셀 데이터가 "0"이면 상기 제2 비트라인이 상기 제2 전원전압으로부터 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 떨어지는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동 방법.
  26. 제 22항에 있어서, 상기 프리차지는,
    상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨보다 큰 레벨로의 프리차지인 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동 방법.
  27. 제 26항에 있어서, 상기 새로운 레벨은,
    상기 프리차지 전에 상기 제1 전원전압을 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 변경시킴으로써 이루어지는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동 방법.
  28. 제 27항에 있어서, 상기 프리차지 전에,
    상기 메모리 셀 데이터가 "1"이면 상기 제2 비트라인이 상기 제1 전원전압으로부터 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 상승되고, 상기 메모리 셀 데이터가 "0"이면 상기 제1 비트라인이 상기 제1 전원전압으로부터 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 상승되는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동 방법.
  29. 제4 전원전압을 이용하여 제1 비트라인 및 제2 비트라인 각각을 상기 제4 전 원전압에서 제1 MOSFET 및 제2 MOSFET 각각의 문턱전압 만큼 변경된 전압으로 만드는 단계;
    상기 제1 비트라인 또는 상기 제2 비트라인과 메모리 셀 커패시터 간의 전하 공유에 의하여 상기 제1 비트라인 및 상기 제2 비트라인 사이에 생기는 전압차를 제1 전원전압을 이용하여 감지 증폭하는 단계;
    상기 전하 공유에 의한 상기 비트라인들 간의 상기 전압차를, 제2 전원전압을 이용하여 감지 증폭하는 단계;
    상기 제1 감지 증폭회로 및 상기 제2 감지 증폭회로의 감지 증폭 동작 후에 제3 전원전압을 이용하여 상기 제1 비트라인 및 상기 제2 비트라인을 단락시키고 프리차지하는 단계; 및
    상기 감지 증폭에 의하여 상기 제1 비트라인 또는 상기 제2 비트라인에 유지되고 있는 전압 레벨을 상기 프리차지 전에 새로운 레벨로 변경시키는 단계를 구비하는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동 방법.
  30. 제 29항에 있어서, 상기 프리차지는,
    상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨보다 작은 레벨로의 프리차지인 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동 방법.
  31. 제 30항에 있어서, 상기 새로운 레벨은,
    상기 프리차지 전에 상기 제2 전원전압을 상기 제1 전원전압과 상기 제2 전 원전압의 중간 레벨 방향으로 변경시킴으로써 이루어지는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동 방법.
  32. 제 31항에 있어서, 상기 프리차지 전에,
    상기 메모리 셀 데이터가 "1"이면 상기 제1 비트라인이 상기 제2 전원전압으로부터 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 떨어지고, 상기 메모리 셀 데이터가 "0"이면 상기 제2 비트라인이 상기 제2 전원전압으로부터 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 떨어지는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동 방법.
  33. 제 29항에 있어서, 상기 프리차지는,
    상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨보다 큰 레벨로의 프리차지인 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동 방법.
  34. 제 33항에 있어서, 상기 새로운 레벨은,
    상기 프리차지 전에 상기 제1 전원전압을 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 변경시킴으로써 이루어지는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동 방법.
  35. 제 34항에 있어서, 상기 프리차지 전에,
    상기 메모리 셀 데이터가 "1"이면 상기 제2 비트라인이 상기 제1 전원전압으로부터 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 상승되고, 상기 메모리 셀 데이터가 "0"이면 상기 제1 비트라인을 상기 제1 전원전압으로부터 상기 제1 전원전압과 상기 제2 전원전압의 중간 레벨 방향으로 상승되는 것을 특징으로 하는 집적회로 메모리 장치의 비트라인 구동 방법.
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