KR20070079244A - 반도체 메모리 장치의 비트라인 구동 회로 - Google Patents

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KR20070079244A
KR20070079244A KR1020060009810A KR20060009810A KR20070079244A KR 20070079244 A KR20070079244 A KR 20070079244A KR 1020060009810 A KR1020060009810 A KR 1020060009810A KR 20060009810 A KR20060009810 A KR 20060009810A KR 20070079244 A KR20070079244 A KR 20070079244A
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Abstract

본 발명은 반도체 메모리 장치의 비트라인 구동회로에 관한 것이다. 본 발명에 따른 반도체 메모리 장치의 비트라인 구동회로는 엔모스 혹은 피모스 트랜지스터들이 크로스-커플드 래치 형태로 구성되어 한 쌍의 비트라인들을 통해 데이터를 감지하는 감지 증폭기; 및 상기 감지 증폭기의 감지 동작 동안 비트라인의 데이터 옵셋을 보상하는 옵셋 보상회로를 포함하되, 상기 옵셋 보상회로는 셀프 리프레쉬 동작에서만 동작하는 것을 특징으로 한다. 본 발명에 따른 비트라인 구동회로는 리프레쉬 동작할 때만 옵셋 제거를 실시하도록 하도록 하는 옵셋 제거 선택회로, 옵셋 제어 회로, 보조 회로를 구비하여 반도체 메모리 장치의 동작속도의 향상을 가져오게 된다.
비트라인, 옵셋

Description

반도체 메모리 장치의 비트라인 구동 회로{Bit-Line Driving Circuit of Semiconductor Memory Device}
도 1은 일반적인 반도체 메모리 장치를 도시하고 있다.
도 2는 본 발명에 따른 셀 어레이를 포함하는 비트라인 구동회로를 도시하고 있다.
도 3은 본 발명에 따른 비트라인 구동회로의 정상 동작 설명을 위한 타이밍도이다.
도 4는 본 발명에 따른 비트라인 구동회로의 리프레쉬 동작 설명을 위한 타이밍도이다.
*도면의 주요부분에 대한 부호의 설명*
210: 메모리 셀 220: 비트라인 구동회로
230,240: 감지 증폭회로
250: 옵셋 제거 선택회로
260: 옵셋 제어 회로
270: 보조 회로
280: 프리차지 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로 반도체 메모리 장치의 비트라인 구동회로에 관한 것이다.
반도체 메모리 장치(Semiconductor Memory Device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 램(Random Access Memory;RAM)과 롬(Read Only Memory;ROM)으로 나눌 수 있다. 램(RAM)은 전원이 끊어지면 저장된 데이터가 소멸되는 휘발성 메모리 장치(Volatile Memory Device)이다. 롬(ROM)은 전원이 끊어지더라도 저장된 데이터가 소멸되지 않는 불휘발성 메모리(Nonvolatile Memory Device)이다. 램(RAM)은 DRAM(Dynamic RAM), SRAM(Static RAM) 등을 포함한다. 롬(ROM)은 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등을 포함한다.
도 1에 일반적인 반도체 메모리 장치를 도시하고 있다. 도 1을 참조하면, 반도체 메모리 장치(100)는 셀 어레이(110), X-디코더(120), Y-디코더 및 데이터 출력부(130) 및 콘트롤러(310)를 포함한다. 콘트롤러(140)는 셀 어레이(110), X-디코더(120) 그리고 Y-디코더 및 데이터 출력부(130)를 제어하여, 셀 어레이(110)에 포함되는 메모리 셀들에 데이터를 라이트(write)하여 저장시키거나 메모리 셀들에 저장된 데이터를 리드(read)하여 외부로 출력시킨다. X-디코더(120)는 데이터의 라이트 또는 리드 동작 시에, 셀 어레이(110)에 포함되는 워드라인(wordline)을 선택 하기 위하여 X-어드레싱을 수행한다. Y-디코더 및 데이터 출력부(130)는 데이터의 라이트 또는 리드 동작 시에, 셀 어레이(110)에 포함되는 비트라인(bitline)을 선택하기 위하여 Y-어드레스싱을 수행하고, 독출되는 데이터를 감지 증폭하여 DQ 데이터(DOUT)를 출력한다.
반도체 메모리 장치 중에서 DRAM은 SRAM에 비해 비트당 단가가 저렴하고, FLASH에 비해 랜덤 억세스(Random Access) 속도가 빠르다. 하지만 DRAM은 메모리 셀의 구조상 데이터를 유지하기 위해서 주기적으로 리프레쉬(Refresh)을 해야 한다. 이 리프레쉬 타임에 영향을 주는 요소는 메모리 셀 트랜지스터의 리키지(Reakage)와 주변 메모리 셀을 억세스(Access)할 때 발생하는 노이즈(Noise) 그리고 비트라인 센스 앰프(Bit-line Sense Amplifier: 이하 BLSA)로 사용하고 있는 크로스-커플드 페어 트랜지스터(Cross-coupled Pair Transister)의 Vt 미스매치(Mismatch:이하 옵셋(Offset))등이 있다.
반도체 메모리 장치의 동작 전압이 낮아짐에 따라 메모리 셀에 저장된 전하의 양도 줄어들고, 반도체 제조 공정이 미세화 됨에 따라 옵셋도 점점 커지고 있다. 옵셋이 커지면, 셀프 리프레쉬(Self-refresh) 주기가 짧아진다. 셀프 리프레쉬 주기가 짧아지면, 셀프 리프레쉬 전류가 증가하고 있다. 종래 기술은 이러한 셀프 리프레쉬 전류가 증가하지 못하도록, 옵셋 제거를 위한 보상회로를 포함하고 있다. 그런데 이러한 옵셋 제거를 위한 보상회로는 추가적인 타이밍을 필요로 한다. 이는 반도체 메모리 장치의 동작 스피드(tRCD)를 떨어지게 하는 문제점이 되고 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 셀프 리프레쉬 동작을 수행하면서 셀프 리프레쉬 전류가 증가하지 않도록 하면서 반도체 메모리 장치의 동작 스피드도 떨어지지 않게 하는 반도체 메모리 장치의 비트라인 구동회로를 제공하는데 있다.
본 발명에 따른 반도체 메모리 장치의 비트라인 구동회로는 엔모스 혹은 피모스 트랜지스터들이 크로스-커플드 래치 형태로 구성되어 한 쌍의 비트라인들을 통해 데이터를 감지하는 감지 증폭기; 및 상기 감지 증폭기의 감지 동작 동안 비트라인의 데이터 옵셋을 보상하는 옵셋 보상회로를 포함하되, 상기 옵셋 보상회로는 셀프 리프레쉬 동작에서만 동작하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 옵셋 보상회로는 리프레쉬 신호에 응답하여 상기 비트라인의 데이터 옵셋을 보정하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
도 2는 본 발명에 따른 셀 어레이(200)를 포함하는 메모리 셀(210)과 비트라인 구동회로(220)를 도시하고 있다. 도 1을 참조하면, 셀 어레이(200)는 다수의 비트라인 쌍들과 이들에 연결된 메모리 셀들 및 비트라인 구동회로들을 포함하지만, 하나의 비트라인 쌍(BL,BLB)과 연결된 메모리 셀들(210)과 비트라인 구동회로(220)만을 간략히 나타내었다. 메모리 셀(210)은 하나의 모스트랜지스터(엔모스 트랜지 스터)과 하나의 커패시터(Capacitor)로 이루어지는 셀(211)을 포함한다. 반도체 메모리 장치의 비트라인 구동회로(220)는 제 1 감지 증폭회로(230), 제 2 감지 증폭회로(240), 옵셋 제거 선택회로(250), 옵셋 제어회로(260), 보조회로(270) 및 프리차지 회로(280)를 포함한다. 여기서 옵셋 제거 선택회로(250), 옵셋 제어회로(260) 및 보조회로(270)는 하나로 옵셋 보상회로로 불리운다.
여기서 데이터 입출력(IO)라인과 데이터 입출력(IO)라인에 전달된 입출력(IO)데이터를 감지 증폭하는 데이터 입출력(IO) 감지 증폭기는 설명의 편의를 위하여 도 1에 도시하지 않았다. 본 발명에 따른 비트라인 구동회로(220)는 셀프 리프레쉬 동작에 따라 옵셋의 보상유무를 결정한다. 셀프 리프레쉬 동작이 아닌 경우에는 정상 동작을 하며, 셀프 리프레쉬 동작일 경우에는 옵셋 보상을 해준다.
반도체 메모리 장치의 비트라인 구동회로(220)는 프리차지 동작, 전하 공유동작 및 감지 증폭 동작을 반복적으로 수행한다.
제 1 감지 증폭회로(230)는 제 1 엔모스 트랜지스터(MN0), 제 2 엔모스 트랜지스터(MN1), 제 3 엔모스 트랜지스터(MN2), 제 4 엔모스 트랜지스터(MN3), 제 5 엔모스 트랜지스터(MN4) 및 제 6 엔모스 트랜지스터(MN5)를 포함한다. 제 1 엔모스 트랜지스터(MN0)는 게이트단이 제 1 노드(N1)에 연결되고, 소스/드레인단들 중 어느 하나가 상기 제1 비트라인(BL)에 접속되며, 소스/드레인단들 중 다른 하나가 전원전압들(VINTA2,1/2VCC,1/3VCC)을 받는다. 제 2 엔모스 트랜지스터(MN1)는 게이트단이 제 2 노드(N2)에 연결되고, 소스/드레인단들 중 어느 하나가 상기 제 2 비트라인(BLB)에 연결되며, 소스/드레인단들 중 다른 하나가 전원전압들 (VINTA2,1/2VCC,1/3VCC)을 받는다. 제 3 엔모스 트랜지스터(MN2)는 게이트단이 제 1 제어 신호(PCOMP)를 받고, 소스/드레인단들 중 어느 하나가 제 1 노드(N1)에 연결되며, 소스/드레인단들 중 다른 하나가 전원전압들(VINTA2,1/2VCC,1/3VCC)을 받는다. 제 4 엔모스 트랜지스터(MN3)는 게이트단이 제 1 제어 신호(PCOMP)를 받고, 소스/드레인단들 중 어느 하나가 제 2 노드(N2)에 연결되며, 소스/드레인단들 중 다른 하나가 전원전압들(VINTA2,1/2VCC,1/3VCC)을 받는다. 제 5 엔모스 트랜지스터(MN4)는 게이트단이 제 2 제어 신호(PSEN)를 받고, 소스/드레인단들 중 어느 하나가 제 1 노드(N1)에 연결되며, 소스/드레인단들 중 다른 하나가 제 2 비트라인(BLB)에 연결된다. 제 6 엔모스 트랜지스터(MN5)는 게이트단이 제 2 제어 신호(PSEN)를 받고, 소스/드레인단들 중 어느 하나가 제 2 노드(N2)에 연결되며, 소스/드레인단들 중 다른 하나가 제 1 비트라인(BL)에 연결된다.
옵셋 제거 선택회로(250)는 NAND로직(251), NOR로직(254) 및 인버터(252,253,255)를 포함한다. NAND로직(251)은 리프레쉬 신호(REF)와 보상신호(PCOMP)를 입력받아 NAND 논리 연산하여 출력값을 인버터(252)에 전달한다. 인버터(252)는 NAND로직(251)의 출력값을 반전하여 보상신호(PCOMPD)를 생성한다. 인버터(253)는 리프레쉬 신호(REF)를 반전하여 NOR로직(254)에 전달한다. NOR로직(254)은 반전된 리프레쉬 신호(REF)와 센싱신호(PSEN)을 입력받아 NOR 논리 연산하여 인버터(255)에 전달한다. 인버터(255)는 NOR로직(254)의 출력값을 반전하여 센싱신호(PSEND)를 생성한다. 따라서 옵셋 제거 선택회로(250)는 리프레쉬 신호(REF)에 따라 제 1 감지 증폭 회로(230)의 옵셋 제거 여부를 결정하게 된다.
도 3 은 본 발명에 따른 비트 라인 증폭회로의 정상 동작에서의 타이밍도이다. 도 4는 본 발명에 따른 비트라인 증폭회로의 리프레쉬 동작에서의 타이밍도이다.
도 3을 참조하면, 리프레쉬 신호(REF)가 논리 '로우'이면, PCOMPD 신호는 논리 '로우' 이고 PSEND 신호는 논리 '하이'이다. 따라서 제 1 감지 증폭 회로(230)는 비트라인들(BL,BLB)을 감지 증폭한다.
도 4를 참조하면 리프레쉬 신호(REF)가 논리 '하이'이면, PCOMPD 신호는 보상신호(PCOMP)와 같고, PSEND 신호는 센싱신호(PSEN)와 같다. 도 4를 참조하면, 제 1 감지 증폭회로(230)는 워드라인(WLi)이 논리 '하이' 상태로 액티브되기 전에 제 1 엔모스 트랜지스터(MN0) 및 제 2 엔모스 트랜지스터(MN1) 간의 문턱전압 옵셋(α)을 제거한다.
옵셋 제거 단계에서, PCOMPD 신호는 논리 '하이' 상태이며, PSEND 신호는 논리 '로우' 상태이다. 이때, 제 3 엔모스 트랜지스터(MN2) 및 제 4 엔모스 트랜지스터(MN3)은 다이오드 동작을 하며, 이에 따라 제 1 비트라인(BL)에는 VINTA2-Vt , MNO 및 제 2 비트라인(BLB)에는 VINTA2-Vt , MN1 전압이 나타난다. 여기서, Vt , MNO 및 Vt , MN1 각각은 제 1 엔모스 트랜지스터(MN0) 및 제 2 엔모스 트랜지스터(MN1)의 문턱전압이다.
옵셋 제어회로(260)은 엔모스 트랜지스터(ONM), 피모스 트랜지스터들(OPM,OPM1,OPM2), 인버터들(261,263,265) 및 NAN로직들(262,264,266)을 포함하고 있다. 엔모스 트랜지스터(ONM)는 게이트단이 LANG 신호를 입력받고, 드레인단이 노드(N3)와 연결되고, 소스단이 제 1 전원전압(VSS)에 연결된다. 인버터(261)는 센싱신호(PSEN)를 반전하여 NAND로직(262)에 전달한다. NAND로직(262)는 인버터(261)에서 전달된 신호와 리프레쉬 신호(REF)를 입력받아 NAND 논리 연산하여 피모스 트랜지스터(OPM)의 게이트단과 NAND로직(264)에 전달한다. 피모스 트랜지스터(OPM)는 게이트단이 NAND로직(262)의 출력값을 입력받고, 소스단이 제 4 전원전압(VINTA2)에 연결되고, 드레인단이 노드(N3)에 연결된다. 인버터(263)는 LANG 신호를 반전하여 NAND로직(264)와 NAND로직(266)에 전달한다. 인버터(265)는 리프레쉬 신호(REF)를 반전하여 NAND로직(266)에 전달한다. NAND로직(266)는 인버터(263)의 출력값과 인버터(265)의 출력값을 입력받아 NAND 논리 연산하여 피모스 트랜지스터(OPM1)의 게이트단에 전달한다. 피모스 트랜지스터(OPM1)는 게이트단이 NAND로직(266)의 출력값을 입력받고, 소스단이 제 5 전원전압(1/2VCC)에 연결되고, 드레인단이 노드(N3)에 연결된다. NAND로직(264)는 NAND로직(262)의 출력값, 리프레쉬 신호(REF) 및 인버터(263)의 출력값을 입력받아 NAND 논리 연산하여 피모스 트랜지스터(OPM2)의 게이트단에 전달한다. 피모스 트랜지스터(OPM2)는 게이트단이 NAND로직(264)의 출력값을 입력받고, 소스단이 제 6 전원전압(1/3VCC)에 연결되고, 드레인단이 노드(N3)에 연결된다.
비트라인 구동회로(220)가 정상 상태에서 동작할 때 옵셋 제어회로(260)을 설명하겠다. 리프레쉬 신호(REF)는 논리 '로우' 상태이다. 도 3을 참조하면, 센싱신호(PSEN)가 논리 '로우'이고, LANG 신호가 논리 '로우'이면, 엔모스 트랜지스터 (ONM)은 턴오프되고, 피모스 트랜지스터(OPM1))는 턴온되고, 피모스 트랜지스터들(OPM,OPM2)은 턴오프 된다. 노드(N3)는 제 5 전원전압(1/2VCC)이 연결된다. 도 3을 참조하면, 센싱 신호(PSEN)가 논리 '하이'이고, LANG 신호가 논리 '하이'이면, 엔모스 트랜지스터(ONM)는 턴온되고, 피모스 트랜지스터들(OPM,OPM1,OPM2)은 턴오프된다.
비트라인 구동회로(220)가 셀프 리프레쉬 동작할 때 옵셋 제어회로(260)을 설명하겠다. 리프레쉬 신호(REF)는 논리 '하이' 상태이다. 도 4를 참조하면, 센싱신호(PSEN)가 논리 '로우'이고, LANG 신호가 논리 '로우'이면, 엔모스 트랜지스터(ONM)은 턴오프되고, 피모스 트랜지스터(OPM)은 턴온되고, 피모스 트랜지스터들(OPM1,OPM2)은 턴오프된다. 따라서 노드(N3)는 제 4 전원전압(VINTA2)에 연결된다. 도 4를 참조하면, 센싱신호(PSEN)가 논리 '하이'이고, LANG 신호가 논리 '로우'이면, 엔모스 트랜지스터(ONM)은 턴오프되고, 피모스 트랜지스터(OPM2)는 턴온되고, 피모스 트랜지스터들(OPM,OPM1)은 턴오프된다. 도 4를 참조하면, 센싱신호(PSEN)가 논리 '하이'이고, LANG 신호가 논리 '하이'이면, 엔모스 트랜지스터(ONM)는 턴온되고, 피모스 트랜지스터들(OPM,OPM1,OPM2)는 턴오프된다. 이 때 노드(N3)는 제 1 전원전압(VSS)에 연결된다.
이와 같이 옵셋 제거 동작 후, 워드라인(WLi)이 액티브되기 전에, 센싱신호(PSEND)가 논리 '하이'이고, 보상신호(PCOMPD)가 논리 '로우' 상태로 되면, 이때부터 엔모스 트랜지스터들(MN0,MN1)의 게이트-소스 전압은 같아진다. 이에 따라, 워드라인(WLi)이 액티브되면, 제 1 비트라인(BL) 또는 제 2 비트라인(BLB)과 메모리 셀(CS) 커패시터 간의 전하 공유가 발생하고, 이때, LANG 신호가 논리 '하이' 상태로 되면서 제 1 감지 증폭회로(230)의 감지 증폭 동작이 수행된다.
감지 증폭 동작에서 제 1 감지 증폭회로(230)는 전하 공유에 의하여 제 1 비트라인(BL) 및 제 2 비트라인(BLB) 사이에 생기는 전압차를 제 1 전원전압(VSS)을 이용하여 감지 증폭하여, 비트라인들(BL,BLB)의 전압차를 더 커지게 한다. 비트라인들(BL,BLB)의 전압차가 증폭되는 것은 제 2 감지 증폭회로(240)와의 상호 동작에 의하여 더욱 빠르고 정확해진다.
제 2 감지 증폭회로(240)는 제 1 피모스 트랜지스터(MP0) 및 제 2 피모스 트랜지스터(MP1)를 포함하고 있다. 제 1 피모스 트랜지스터(MP0)는 게이트단이 제 2 비트라인(BLB)에 연결되고, 소스/드레인단들 중 어느 하나가 LA에 연결되고, 소스/드레인단들 중 다른 하나가 1 비트라인(BL)에 연결된다. 제 2 피모스 트랜지스터(MP1)는 게이트단이 제 1 비트라인(BL)에 연결되고, 소스/드레인단들 중 어느 하나가 LA에 연결되고, 소스/드레인단들 중 다른 하나가 제 2 비트라인(BLB)에 연결된다.
제 2 감지 증폭회로(240)는 전하 공유 후에 비트라인들(BL,BLB)간의 전압차를, 제 2 전원전압(VCC)을 이용하여 감지 증폭하여, 비트라인들(BL,BLB)의 전압차를 더 커지게 한다. 제 1 전원전압(VSS)은 LANG 신호에 응답하여 LAB 라인을 통하여 제 1 감지 증폭회로(230)로 입력되고, 제 2 전원전압(VCC)은 LAPG 신호에 응답하여 LA 라인을 통하여 제 2 감지 증폭회로(240)로 입력된다.
보조회로(270)는 피모스 트랜지스터(271), 엔모스 트랜지스터(275), NAND로 직(272), 인버터(273) 및 NOR로직(274)을 포함하고 있다. 피모스 트랜지스터(271)는 게이트단이 LANG 신호를 입력받고, 소스단이 제 2 전원전압(VCC)에 연결되고, 드레인단이 노드(N3)에 연결된다. NAND로직(272)는 LANG 신호와 리프레쉬 신호(REF)을 입력받아 낸드 논리 연산한 출력값을 인버터(273)과 NOR로직(274)에 전달한다. 인버터(273)는 NAND로직(272)의 출력값을 입력받아 반전하여 NOR로직(274)에 전달한다. NOR로직(274)는 NAND로직(272)의 출력값과 인버터(273)의 출력값을 입력받아 NOR 논리 연산한 출력값을 엔모스 트랜지스터(275)의 게이트단에 전달한다. 엔모스 트랜지스터(275)는 소스단이 노드(N3)에 연결되고, 드레인단이 제 1 전원전압(VSS)에 연결된다.
비트라인 구동회로(220)가 정상 동작할 때, 보조회로(270)는 다음과 같이 동작한다. 이때 리프레쉬 신호(REF)는 논리 '로우' 상태이다. 도 3을 참조하면, LAPG 신호가 논리 '하이' 이면, 피모스 트랜지스터(271)는 턴오프이고, 엔모스 트랜지스터(275)는 턴오프이다. 도 3을 참조하면, LAPG 신호가 논리 '로우'이면, 피모스 트랜지스터(271)은 턴온되고, 엔모스 트랜지스터(275)은 턴오프된다. 이 때 노드(N4)는 제 2 전원전압(VCC)에 연결된다.
비트라인 구동회로(220)가 셀프 리프레쉬 동작할 때, 보조회로(270)는 다음과 같이 동작한다. 이때 리프레쉬 신호(REF)는 논리 '하이' 상태이다. 도 4를 참조하면, LAPG 신호가 논리 '하이' 이면, 피모스 트랜지스터(271)는 턴오프이고, 엔모스 트랜지스터(275)는 턴오프이다. 도 3을 참조하면, LAPG 신호가 논리 '로우'이면, 피모스 트랜지스터(271)은 턴온되고, 엔모스 트랜지스터(275)은 턴오프된다. 이 때 노드(N4)는 제 2 전원전압(VCC)에 연결된다.
보조회로(270)는 상기 제 2 감지 증폭회로(240)의 감지 증폭을 위하여 LAPG 신호에 응답하여 제 2 전원전압(VCC)을 제공할 뿐 아니라, 특히 감지 증폭회로들(230,240)의 감지 증폭에 의하여 제 1 비트라인(BL) 또는 제 2 비트라인(BLB)에 유지되고 있는 전압 레벨을 프리차지 전에 새로운 레벨로 변경시킨다.
예를 들어, 감지 증폭 후에 비트라인들(BL,BLB) 각각은 제 1 전원전압(VSS) 또는 제 2 전원전압(VCC)레벨로 증폭되고, 이후 프리차지 전에 LAPG 신호가 논리 하이 상태로 되면 보조회로(270)에 의하여 LA 라인은 순간적으로 제 2 전원전압(VCC)보다 작은 레벨로 된다. 이때 제 2 감지 증폭회로(240)의 동작에 의하여 비트라인들(BL,BLB)중 제 2 전원전압(VCC)의 중간 레벨 방향으로 변경된다.
예를 들어, 메모리 셀 데이터가 "1"이면 감지 증폭회로들(230,240)의 감지 증폭에 의하여 제 1 비트라인(BL)이 제 2 전원전압(VCC) 레벨로 증폭되고, 이에 따라 보조회로(270)에 의하여 LA 라인이 순간적으로 제 2 전원전압(VCC)보다 작은 레벨될 때, 제 1 비트라인(BL)이 제 2 전원전압(VCC)으로부터 제 1 전원전압(VSS)과 제 2 전원전압(VCC)의 중간 레벨 방향으로 떨어진다. 마찬가지로 메모리 셀(CS) 데이터가 "0"이면 감지 증폭회로들(230,240)의 감지 증폭에 의하여 제 2 비트라인(BLB)이 제 2 전원전압(VCC) 레벨로 증폭되고, 이에 따라 보조회로(270)에 의하여 LA 라인이 순간적으로 제 2 전원전압(VCC)보다 작은 레벨로 될 때, 제 2 비트라인(BLB)이 제 2 전원전압(VCC)으로부터 제 1 전원전압(VSS)과 제 2 전원전압(VCC)의 중간레벨 방향으로 떨어진다.
이에 따라, 보조회로(270)의 동작에 의하면 비트라인들(BL,BLB) 중 높은 전압레벨 쪽의 레벨이 작아졌으므로, PEQ 신호가 논리 '하이' 상태로 되면, 비트라인들(VCC/2)보다 작은 레벨로 프리차지 된다.
이와 같이 보조회로(270)를 이용하여 비트라인들(BL,BLB)을 VCC/2 보다 작게 프리차지 하면, 제 2 감지 증폭회로(240)를 포함하는 제 1 및 제 2 피모스 트랜지스터(MP0,MP1)의 게이트 소스간의 전압(Vgs)을 증가시킴으로 비트라인들(BL,BLB)의 전압 레벨 중 낮은 쪽 전압 레벨(VSS)에 대한 감지 마진을 향상시킬 수 있다.
보조회로(270)는 VCCA/2 보다 작은 레벨로 비트라인들(BL,BLB)을 프리차지시키고, 제 1 감지 증폭회로(230)를 구성하는 엔모스 모스트랜지스터들(MN0, MN1)의 문턱전압 옵셋을 보상한다.
상기 프리차지 회로(280)는 제 1 감지 증폭회로(220) 및 제 2 감지 증폭회로(230)의 감지 증폭 동작 후에 제 3 전원전압(VBL)을 이용하여 제 1 비트라인(BL) 및 제 2 비트라인(BLB)을 단락시키고 프리차지한다. 여기서, PEQ 신호에 응답하여 비트라인들(BL,BLB)이 단락된다. 여기서, 제 3 전원전압(VBL)은 VCCA/3를 사용하는 것이 바람직하다.
제 4 전원전압(VINTA2)은 [수학식 1]과 같이, VCCA/2에 엔모스 트랜지스터들(MN0, MN1)의 문턱 전압(Vt1)만큼 더한 전압보다 약간 큰 전압을 사용한다. [수학식 1]에서 Vα1은 수십 mV 정도인 것이 바람직하다.
[수학식 1]
VINTA2 = VCC/2 + Vt1 + Vα1
제 5 전원전압(1/2VCC)은 1/2Vcc이고, 제 6 전원전압(1/3VCC)은 1/3Vcc이다.
이에 따라, 옵셋 제거 단계에서 비트라인들(BL, BLB)의 레벨이 VCCA/2 보다 높아질 수 있다. 이는 메모리 셀(CS)과 비트라인 간의 전하 공유 시, 제 1 비트라인(BL)과 제 2 비트라인(BLB) 간의 전압차를 작게 하여 안정적인 감지 증폭을 방해하므로, 이를 방지하기 위하여 보조회로(270)가 이용된다. 즉, 보조회로(270)는 제 2 감지 증폭회로(230)의 감지 증폭을 위하여 LAPG 신호에 응답하여 제 2 전원전압(VCC)을 제공할 뿐만 아니라, 특히, 감지 증폭회로들(230,240)의 감지 증폭에 의하여 제 1 비트라인(BL) 또는 제 2 비트라인(BLB)에 유지되고 있는 전압 레벨을 프리차지 전에 새로운 레벨로 변경시킨다.
예를 들어, 감지 증폭 후에 비트라인들(BL,BLB) 각각은 제 1 전원전압(VSS) 또는 제 2 전원전압(VCCA) 레벨로 증폭되고, 이 후 프리차지 전에 LAPG 신호가 논리 하이 상태로 되면 보조회로(270)에 의하여 LA 라인은 순간적으로 제 2 전원전압(VCC) 보다 작은 레벨로 된다. 이때, 제 2 감지 증폭회로(240)의 동작에 의하여 비트라인들(BL,BLB) 중 제 2 전원전압(VCC) 레벨에 있는 비트라인은 제 1 전원전압(VSS)과 제 2 전원전압(VCC)의 중간 레벨 방향으로 변경된다.
이와 같이, 보조회로(270)에 의하여 비트라인들(BL,BLB)의 전압 레벨 중 낮은 쪽 전압 레벨(VSS)에 대한 감지 마진을 향상시킬 수 있고, 뿐만 아니라 제 1 감지 증폭회로(230)에서 문턱전압 옵셋이 제거되므로, 안정적인 감지 증폭 동작이 가 능하다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 비트라인 구동회로는 셀프-리프레쉬 동작할 때만 옵셋 제거를 실시하도록 하도록 하는 옵셋 제거 선택회로, 옵셋 제어 회로, 보조 회로를 구비하여 반도체 메모리 장치의 동작속도의 향상을 가져오게 된다.

Claims (2)

  1. 한 쌍의 비트라인들을 통해 셀 어레이로부터 데이터를 감지하는 감지 증폭기; 및
    상기 감지 증폭기의 감지동작 동안 비트라인의 데이터 옵셋(offset)을 보상하는 옵셋 보상회로를 포함하되,
    상기 옵셋 보상회로는 셀프-리프레쉬(Self-Refresh) 동작에서만 동작하는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 구동회로.
  2. 제 1 항에 있어서,
    상기 옵셋 보상회로는 리프레쉬 신호에 응답하여 상기 비트라인의 데이터 옵셋을 보정하는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 구동회로.
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* Cited by examiner, † Cited by third party
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US9431071B2 (en) 2014-07-09 2016-08-30 Samsung Electronics Co., Ltd. Bit-line sense amplifier capable of compensating mismatch between transistors, and semiconductor memory device including the same

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