KR101108906B1

KR101108906B1 - 단일-종단 감지 증폭기를 갖는 반도체 디바이스

Info

Publication number: KR101108906B1
Application number: KR1020090022225A
Authority: KR
Inventors: 가즈히코 가지가야
Original assignee: 엘피다 메모리 가부시키가이샤
Priority date: 2008-03-17
Filing date: 2009-03-16
Publication date: 2012-02-06
Also published as: US7990793B2; TWI398874B; KR20090099488A; CN101540188A; CN101540188B; JP5554935B2; JP2009259378A; USRE46110E1; TW201003663A; US20090251947A1

Abstract

칩 사이즈가 증가하는 것을 방지하고, 전력 소비의 증가가 억제되면서, MOS 트랜지스터의 온도 의존성이 보상된다. 반도체 디바이스는, 정보 전하 축적 커패시터 및 메모리 셀 선택 트랜지스터로부터 구성된 DRAM 셀을 갖고, 감지 회로를 구성하는 MOS 트랜지스터의 문턱 전압값이 모니터링되며, 정보 전하 축적 커패시터의 커패시턴스 및 비트 라인의 기생 커패시턴스에 기초하여 결정된 전송비를 이용함으로써, 모니터링된 MOS 트랜지스터의 문턱 전압값이 변환된다. 변환된 전압값은 레벨 시프트되어, 프리차지 회로의 프리차지 전압이 미리 설정된 전압이고, 전류 공급 능력이 레벨-시프트된 전압값에 추가되며, 프리차지 전압으로서 이 전압이 공급된다.

MOS 트랜지스터, DRAM, 반도체 디바이스, 프리차지 전압, 전송비, 감지 회로

Description

단일-종단 감지 증폭기를 갖는 반도체 디바이스{SEMICONDUCTOR DEVICE HAVING SINGLE-ENDED SENSING AMPLIFIER}

본 발명은 반도체 디바이스에 사용되는 감지 회로에 관한 것으로, 상세하게는 감지 회로를 구성하는 MOS 트랜지스터에서 문턱 전압의 온도 의존성을 적절히 보상하는 감지 회로, 감지 회로에 대한 온도 보상 방법, 및 데이터 프로세싱 시스템에 관한 것이다.

반도체 디바이스에서 사용되는 MOS 트랜지스터의 문턱 전압이 일반적으로 온도에 따라 달라지고, 이에 의해 회로의 온도 마진이 감소된다는 것이 알려져 있다. 따라서, 수많은 기술이 이러한 온도 의존성을 보상하기 위해 제안되었다.

예를 들어, 일본특허공개공보 소화58-168310호에 개시된 기술은 MOS 정적 메모리의 감지 증폭기 회로에 관한 것이고, 이 감지 증폭기 회로의 출력 버퍼의 온 (on) 출력 레벨은 온도에 따라 차동 증폭기의 출력 레벨을 변경함으로써 차동 증폭기를 사용하여 안정화된다.

일본특허공개공보 제 2000-307391호에 개시된 기술은 전압 비교기의 입력 문턱값 (threshold value) 의 제어에 관한 것이다. 개시된 전압 비교기는, 게이 트로 신호가 입력되고, 전원에 드레인이 접속되며, 출력 라인에 소스가 접속되는 PMOS 트랜지스터, 및 출력 라인과 접지 사이에 직렬로 접속된 2 개의 NMOS 트랜지스터를 포함하는데, 여기서 NMOS 트랜지스터는 칼럼으로 배열되고, 직렬로 접속된 하나의 NMOS 트랜지스터의 게이트로 신호가 입력되며, 다른 NMOS 트랜지스터의 게이트로 고정 제어 전압이 입력된다. 이 기술은, MOS 트랜지스터의 컨덕턴스가 고유하게 게이트 전압에 관련된다는 사실을 강조하고, 상술한 회로가 저항기로부터 구성된 등가 회로라고 가정하면, 각 MOS 트랜지스터로 공급되는 개별 게이트 전압을 조절하며 컨덕턴스를 변경함으로써 전압 비교기의 입력 문턱값을 제어하려는 시도한다.

도 19 는, 계층적 비트 라인 구조를 갖는 DRAM 에 이용된 감지 회로에서 온도 보상이 적용되지 않는 경우에 MOS 트랜지스터의 문턱 전압 분포, 즉 제조 편차의 허용 범위를 나타내는 도면이다. 수직축은 전압을 나타내고, 좌측의 막대 그래프는, 전원 전위 VDD 가 1 V 인 경우의 메모리 셀 노드 전위를 나타낸다. 비트 라인 프리차지 전위는 0 V 로 설정된다.

1 V 의 하이 데이터 및 0 V 의 로우 데이터가 메모리 셀 노드에 기록되지만, 누설, 부적절한 기록 등으로 인한 손실이 발생하는 것이 DRAM 에서 흔한 경우이다. 본 실시예에서, 손실로 인해 하이 데이터는 0.7 V 이고, 로우 데이터는 0.2 V 이다. 워드 라인이 하이이고, 메모리 셀이 선택되는 경우, 메모리 셀의 커패시터 Cs 와 비트 라인 기생 커패시터 Cb 사이의 전하 전송에 의해 비트 라인으로 신호 전압이 판독된다. 이 판독된 신호 전압은, 전송비 Cs/(Cs + Cb) 로 설명되 는 부분을 뺀 메모리 셀 노드의 전압으로서 비트 라인에서 발생한다. 전송비는 본 실시예에서 0.7 이다.

비트 라인으로 판독된 신호 전압은 판독 중에 잡음으로 인해 추가 손실을 겪고, 본 실시예에서 하이 판독된 신호 전압은 0.45 V 이고, 로우 판독된 신호 전압은 약 0.18 V 이다. 이 전압차는 MOS 트랜지스터에 의해 증폭되고, 드레인 전류차로 변환되며, 글로벌 비트 라인 감지 회로가 글로벌 비트 라인 방전 (discharge) 시간의 차이에 대해 하이 또는 로우를 적절하게 결정하기 위해, MOS 트랜지스터 문턱 전압 분포의 상한과 하이 판독된 전압의 하한 사이, 그리고 MOS 트랜지스터 문턱 전압 분포의 하한과 로우 판독된 전압의 상한 사이에 결정 마진이 있어야 한다.

전술한 바와 같이, MOS 트랜지스터의 문턱 전압이 일반적으로 온도에 따라 달라지므로, 제조 편차로 인한 문턱 전압의 분포는, 본 실시예에서는 0℃ 와 100℃ 사이인 동작 보상 온도에서의 상술한 결정 마진을 보장하기 위해 온도 의존성으로 인한 편차를 조정할 수 있도록 작게 유지되어야 한다.

그러나, 일본특허공개공보 소화58-168310호에 개시된 기술은, 회로 스케일이 크고, 각 감지 증폭기에 차동 증폭기가 제공된다는 사실로 인해 칩 사이즈가 증가한다는 결점을 가진다. 또한, 일본특허공개공보 소화58-168310호의 기술이 차동 증폭기의 이득을 조절하는 것을 수반하므로, 이 기술은, 예를 들어, 단일 MOS 트랜지스터로부터 구성된 소위 단일-종단 (single-ended) 감지 증폭기 등에 변형 없이 적용될 수 없다.

일본특허공개공보 제 2000-307391호에 개시된 기술에서 많은 수의 MOS 트랜지스터가 필요하므로, 회로 스케일은 크고, 칩 사이즈는 증가한다. 또한, 수많은 MOS 트랜지스터의 게이트에 전압이 인가되는 상태에서 온도 보상이 수행되므로, 이 기술은 전력 소비 증가를 겪는다.

따라서, 본 발명은 상술한 결점을 고려하여 개발되었고, 본 발명의 목적은, 칩 사이즈가 증가되는 것이 방지되고, MOS 트랜지스터의 온도 의존성이 보상되며, 동시에 전력 소비가 증가되는 것이 방지되는, 감지 회로, 감지 회로의 온도 보상 방법, 및 데이터 프로세싱 시스템을 제공하는 것이다.

상술한 결점을 극복하기 위한 본 발명은 후술할 양태를 포함한다.

(1) 본 발명은, 데이터 신호를 증폭하기 위한 감지 트랜지스터 및 신호 라인에 접속된 제어 트랜지스터를 포함하는 감지 증폭기 (상기 감지 트랜지스터는, 데 이터 신호를 송신하기 위한 신호 라인에 접속된 게이트 전극 및 출력 라인에 접속된 드레인을 갖고, 상기 제어 트랜지스터는, 데이터 신호가 신호 라인으로 송신되기 전에 소정 전위로 신호 라인의 전위를 제어함); 제어 트랜지스터의 소스 또는 감지 트랜지스터의 소스에 접속된 내부 전원 회로; 및 내부 전원 회로의 출력 전압을 제어함으로써 감지 트랜지스터의 온도 의존성을 보상하기 위한 온도 보상 회로를 포함하는 반도체 디바이스를 제공한다.

(2) 본 발명은 또한, 정보를 저장하기 위한 저장 소자 및 저장 소자를 선택하기 위한 선택 트랜지스터를 포함하는 메모리 셀; 메모리 셀에 접속된 비트 라인; 비트 라인 상의 데이터를 판독하기 위한 감지 트랜지스터 및 비트 라인에 접속된 제어 트랜지스터를 포함하는 감지 증폭기 (상기 감지 트랜지스터는, 비트 라인에 접속된 게이트 및 출력 라인에 접속된 드레인을 갖고, 상기 제어 트랜지스터는, 메모리 셀로부터 비트 라인으로 정보가 판독되기 전에 소정 전위로 비트 라인의 전위를 제어함); 제어 트랜지스터의 소스 또는 감지 트랜지스터의 소스에 접속된 내부 전원 회로; 및 내부 전원 회로의 출력 전압을 제어함으로써 감지 트랜지스터의 온도 의존성을 보상하기 위해 전계-효과 트랜지스터로부터 구성된 온도 보상 회로를 포함하는 반도체 디바이스를 제공한다.

(3) 본 발명은 또한, 전하를 저장하기 위한 커패시터 및 커패시터를 선택하기 위한 선택 트랜지스터를 포함하는 메모리 셀; 메모리 셀에 접속된 비트 라인; 비트 라인 상의 데이터를 판독하기 위한 전계-효과 트랜지스터로부터 구성된 단일-종단 감지 증폭기로서 작동하는 감지 트랜지스터 및 비트 라인에 접속된 제어 트랜 지스터를 포함하는 감지 증폭기 (상기 감지 트랜지스터는, 비트 라인에 접속된 게이트 및 출력 라인에 접속된 드레인을 갖고, 상기 제어 트랜지스터는, 메모리 셀로부터 비트 라인으로 정보가 판독되기 전에 소정 전위로 비트 라인의 전위를 제어함); 감지 증폭기의 전원에 접속된 내부 전원 회로; 및 내부 전원 회로의 출력 전압을 제어함으로써 감지 트랜지스터의 온도 의존성을 보상하기 위해 전계-효과 트랜지스터로부터 구성된 온도 보상 회로 (출력 전압에 의해 감지 트랜지스터의 소스 전압 또는 비트 라인의 소정 전압이 제어됨) 를 포함하는 반도체 디바이스를 제공한다.

본 발명을 통하여, 전계-효과 트랜지스터의 문턱 전압의 온도 의존성을 수반하는 변화가 상쇄되고, 따라서, 감지 회로의 동작 마진이 개선되며, 메모리 감지 동작이 또한 안정화된다. 즉, 반대 견지에서 보면, 전계-효과 트랜지스터의 제조의 편차의 허용 범위가 확대될 수 있으므로, 본 발명이 적용되는 고용량 DRAM 과 같이, 수많은 감지 회로를 사용하는 메모리에 대한 제조 수율이 개선되고, 제조 비용이 또한 감소될 수 있다.

전계-효과 트랜지스터의 온도 의존성이 모니터링되고, 이 온도 의존성으로 인한 변화가 상쇄되므로, 고정밀도로 온도가 보상될 수 있고, 상술한 효과가 좀더 개선될 수 있다. 전계-효과 트랜지스터의 제조에 있어서 편차의 허용 범위가 또한 확대될 수 있으므로, 소형화 및 집적도의 증가에 적합한 메모리가 또한 제공될 수 있다.

각 반도체 칩 (각 반도체 기판) 에 대해 온도 보상 회로가 탑재되므로, 2 차 효과가 획득되고, 이에 의해 감지 회로를 구성하는 전계-효과 트랜지스터의 문턱 전압에 대한 칩들, 웨이퍼들, 및 로트들 사이의 편차가 각 반도체 칩에 대한 동일한 레벨 시프트량을 가짐으로써 또한 상쇄된다. 이에 의해, 반도체 칩의 각각이 상이한 조건 하에서 제조되고, 감지 트랜지스터의 능력 또는 특성이 변한 경우에도, 또는 상이한 온도 조건을 갖는 위치에 반도체 칩이 배치되는 경우에도, 복수의 반도체 칩이 탑재된 모듈 내의 모든 반도체 디바이스 (예를 들어, MCP (Multi-Chip Package), POP (Package-On-Package), 또는 복수의 반도체 칩이 적층된 다른 반도체 디바이스, 또는 복수의 반도체 디바이스가 적층되지 않고 집적된 반도체 디바이스 (예를 들어, 평탄 패키지)) 등에 대해 균일한 특성을 갖도록 반도체 디바이스를 제어하기 위한 제어기를 포함하는 반도체 시스템을 제공하는 것이 가능하다.

본 발명의 상기 특징 및 장점은 첨부 도면과 관련하여 취해진 일정한 바람직한 실시형태의 다음의 설명으로부터 더욱 명백해진다.

이하, 첨부도면을 참조하여 본 발명의 실시형태를 상세히 설명한다.

본 명세서에서 설명된 실시형태의 구성 요소는 기존의 구성 요소 등으로 대체될 수 있고, 다른 기존의 구성 요소와의 조합을 포함하는 다양한 변형도 가능하다. 따라서, 청구범위에서 기재된 것과 같은 본 발명의 범위는 본 명세서에서 설명한 실시형태에 의해 한정되지 않는다.

<실시형태 1>

본 발명의 실시형태 1 은 도 1 내지 도 9 를 이용하여 설명된다. 본 실시형태에서, N형 채널 전계 효과 트랜지스터 (nMOS 트랜지스터) 및 P형 채널 전계 효과 트랜지스터 (pMOS 트랜지스터) 를 사용하는 반도체 디바이스로서 계층적 비트 라인 구조를 갖는 DRAM (Dynamic Random Access Memory) 의 일 실시예를 설명한다. 계층적 비트 라인 구조의 경우에 비트 라인의 길이가 감소될 수 있으므로, 메모리 셀로부터 판독된 신호의 진폭이 증가할 수 있고, 전체 칩 사이즈가 감소될 수 있다. 이것이 바람직한 실시예일 지라도, 본 발명은 이 실시예에 한정되지 않는다.

예를 들어, 본 발명은 DRAM 뿐만 아니라 다른 종류의 휘발성 메모리 디바이스, 비휘발성 메모리 디바이스 등에도 적용될 수 있다. 트랜지스터가 전계-효고 트랜지스터 (FET) 인 한에 있어서는 이는 충분하지만, MOS (Metal Oxide Semiconductor) 외에, 본 발명은 또한 MIS (Metal-Insulator Semiconductor) 트랜지스터 및 다양한 다른 FET 에 적용될 수 있다. NMOS 트랜지스터 (N형-채널 MOS 트랜지스터) 는 제 1 도전형 트랜지스터의 통상적인 실시예이고, PMOS 트랜지스터 (P형-채널 MOS 트랜지스터) 는 제 2 도전형 트랜지스터의 통상적인 실시예이다.

본 실시형태의 구성은, 단일 신호가 입력되고, 하나의 신호만이 증폭되며, 증폭된 신호가 출력되는 단일-종단 감지 증폭기에 관한 기술이다. 공통 차동 감지 증폭기는 단일-종단 감지 증폭기보다 더 높은 이득을 갖고, 또한 잡음에 내성이 더욱 있다. 차동 감지 증폭기의 높은 이득은 또한 증폭된 출력 신호를 변경 하는데 걸리는 시간을 감소시킨다. 한편, 단일-종단 감지 증폭기는 잡음에 극도로 민감하고, 증폭된 출력을 발생시키기 위해 더 높은 입력 신호를 요구한다. 비트 라인에 접속된 전술한 감지 증폭기 (온도 보상 감지 회로 (2)) 는 단일-종단 감지 증폭기이다.

<전체 회로 구조>

도 1 은 본 발명의 온도 보상 감지 회로를 포함하는 DRAM 메모리 셀 어레이의 회로들의 일부를 도시한 도면이다. 도 1 에 도시된 바와 같이, 회로는, 워드 라인 (WL), 비트 라인 (BL)(로컬 비트 라인), 워드 라인 (WL) 과 비트 라인 (BL) 의 접합점에 제공된 메모리 셀 (1), 온도 보상 감지 회로 (2), 글로벌 비트 라인 (GBL), 및 글로벌 비트 라인 감지 회로 (3) 로부터 구성된다.

온도 보상 감지 회로 (2) 는 단일-종단 감지 증폭기이다. 감지 증폭기 트랜지스터의 게이트 전극은 메모리 셀 (1) 에 저장된 정보를 전송하는데 이용되는 비트 라인 (BL) 에 접속되고; 그 출력 노드로서 기능하는 감지 증폭기 트랜지스터의 드레인 전극은 글로벌 비트 라인 (GBL) 에 접속된다. 즉, 온도 보상 감지 회로 (2) 는 단일-종단 감지 증폭기의 직접 감지 기술을 이용한다.

또한, 본 발명에 있어서, 메모리 셀에 액세스하기 전에 비트 라인을 제어하는 전압 (프리차지 전압) 은, DRAM 등에 이용되게 되는 비트 라인 1/2 프리차지 방식 (여기서 메모리 셀에 액세스하기 전의 비트 라인 제어 전압은 정보 1 및 정보 0 에 대응하는 상대 전압들 사이에 있는 1/2 전압으로 제어된다) 의 이용을 통한 것보다 차라리, 메모리 셀을 구동하는 공통 내부 전압 (예를 들어, 외부 전원으로부 터 스텝다운되는 내부 전원 전압), VSS 전원, 또는 다른 전압에 의해 제어된다. 예를 들어, 본 실시형태의 특징은, 메모리 셀 정보가 "1" 인지 또는 "0" 인지 여부에 무관하게, 메모리 셀이 액세스된 후의 비트 라인 전압이 VSS 의 소정 전위 또는 내부 전원 전압으로부터 (VSS 또는 내부 전원 전압의) 일 방향으로 천이된다는 것이다. 반도체 디바이스의 외부 전원 및 내부 전원의 전압이 1V (CMOS형 감지 증폭기가 동작하는 동작점의 한계 가까이에 있는 전압) 가까이로 낮춰지는 반도체 디바이스에서, 비트 라인의 제어 전압은, 제조 조건의 편차로 인해 더 높은 속도와 안정성, 및 회로 안정성의 향상된 시너지 효과를 생성하기 위해 단일-종단 감지 증폭기를 이용하는 감지 방식과 결합한다.

계층적 비트 라인 구조는, 로컬 비트 라인을 통해, 데이터 신호인, 메모리 셀 (1) 의 정보를 첫번째로 증폭하는 단일-종단 감지 증폭기 (2), 및 감지 증폭기 (2) 와 글로벌 비트 라인 (GBL) 사이에 접속된 선택 트랜지스터 Q3 을 포함한다.

감지 회로를 선택하는 선택 트랜지스터 Q3 은 단일-종단 감지 증폭기 (2) 에 의해 증폭된 증폭 신호를 글로벌 비트 라인 (GBL) 에 출력하는 트랜지스터이다. 선택 트랜지스터 Q3 에 공급된 제어 신호는, 단일-종단 감지 증폭기 (2) 에 의해 증폭된 증폭 신호를 글로벌 비트 라인 (GBL) 에 출력하는 제어 신호이다. 이 제어 신호는, 복수의 로컬 비트 라인 및 단일 글로벌 비트 라인을 선택하는 다른 선택 정보 또는 어드레스 신호를 포함할 수도 있다. 일반적으로, 수많은 메모리 셀 및 감지 증폭기 (2) 가 로컬 비트 라인 (BL) 에 접속되어 메모리 어레이를 형성하므로, 로컬 비트 라인 (BL) 의 배선 피치는 글로벌 비트 라인 (GBL) 의 배선 피치와 동일하거나 이보다 작다.

온도 보상 감지 회로 (2) 를 구성하는 nMOS 트랜지스터 Q1 은 감지 트랜지스터이고, 비트 라인 (BL) 은 그 게이트에 접속되며, nMOS 트랜지스터 Q1 은 비트 라인 (BL) 으로 판독된 신호 전압을 감지/증폭하고, 이 신호 전압을 드레인 전류로 변환한다. 본 실시형태에서, 내부 전원 회로의 출력 전압으로서 프리차지 전압이 제어되고, 감지 회로를 구성하는 nMOS 트랜지스터 Q1 의 온도 의존성이 보상되며, 전력 소비가 증가하는 것을 방지하면서 MOS 트랜지스터의 온도가 정확히 보상된다. 그러나, 온도 보상에 대한 상세한 사항을 후술한다.

비트 라인 프리차지 nMOS 트랜지스터 Q2 는, 데이터 신호가 신호 라인에 의해 전송되기 전에 소정 전위로 신호 라인을 제어하는 제어 트랜지스터이다. 프리차지 신호 PC 는 비트 라인 프리차지 nMOS 트랜지스터 Q2 의 게이트로 입력되고, PC 가 하이 상태에 있는 경우, 비트 라인 (BL) 은 비트 라인 프리차지 전위 (VPC) 로 프리차지된다.

감지 회로 선택용 nMOS 트랜지스터 Q3 은 그 게이트에서 선택 신호 SE 를 수신하고, 감지 회로의 출력 노드인 nMOS 트랜지스터 Q1 의 드레인에 글로벌 비트 라인 (GBL) 을 선택적으로 접속시킨다. 비트 라인 (BL) 및 복수의 메모리 셀은 이 도면에 도시되지 않은 복수의 온도 보상 감지 회로를 통해 글로벌 비트 라인 (GBL) 에 접속되고, nMOS 트랜지스터 Q3 은, 선택된 메모리 셀이 속하는 감지 증폭기만을 글로벌 비트 라인 (GBL) 에 접속시킨다. 데이터가 일단 DRAM 메모리 셀로부터 판독되면 파괴되므로, 재기록이 필요하지만, 이 도면을 단순화하기 위해 재 기록 회로는 도 1 에 도시되지 않았다.

메모리 셀 어레이는, 복수의 메모리 셀 및 이들 메모리 셀에 대응하는 복수의 감지 증폭기로 형성되고, 계층적 비트 라인은 로컬 비트 라인 및 글로벌 비트 라인으로 형성되며, 온도 보상 회로에 의해 제어되는 내부 전원 회로의 출력은 로컬 비트 라인에 접속된 감지 증폭기에 공통으로 접속된다.

nMOS 트랜지스터 Q3 및 nMOS 트랜지스터 Q1 이 직렬로 접속되는 한에 있어서는 이는 충분하고, 이의 순차 관계는 본질적으로 제한되지 않는다. 이상적으로, 다수의 nMOS 트랜지스터 Q3 이 글로벌 비트 라인 (GBL) 에 접속되므로, 글로벌 비트 라인 (GBL) 의 저잡음 효과가 강조되는 경우에, nMOS 트랜지스터 Q3 은 도 1 에 도시된 것과 같이 글로벌 비트 라인 (GBL) 측에 접속되어야 한다.

메모리 셀은, 선택용 nMOS 트랜지스터 Q4 및 정보를 저장하는 저장 소자인 정보 전하 축적용 커패시터 Cs 가 직렬로 접속된 DRAM 메모리 셀이다. 선택용 nMOS 트랜지스터 Q4 는 워드 라인의 전압에 의해 정보 전하 축적용 커패시터 Cs 를 선택하고, 커패시터 Cs 를 비트 라인에 접속시킨다. 이 도면에 도시되지 않은 복수의 메모리 셀은 비트 라인에 접속된다. 비트 라인의 기생 커패시턴스는 Cb 로 표시되고, 특별히 규정되지 않을 지라도, 본 실시예에서 Cs 는 10 fF 이고, Cb 는 30/7 (

4.3) fF 이다.

글로벌 비트 라인 프리차지 MOS 트랜지스터 Q5 는, 그 게이트에서 프리차지 신호 PC 의 역신호 /PC 를 수신하는 pMOS 트랜지스터이고, /PC 가 로우 상태에 있는 경우에, /PC 는 전원 전위 VDD 로 글로벌 비트 라인 (GBL) 을 프리차지한다. 글로벌 비트 라인의 기생 커패시턴스는 Cgb 로 표시된다.

본 실시형태에서, MOS 트랜지스터의 극성은 상술한 바와 같지만, 또한, MOS 트랜지스터의 극성이 모두 반전되는 회로를 형성하는 것이 가능하다. 이 경우에, 전원 전위와 접지의 관계가 반전되고, 제어 신호의 극성도 또한 반전된다.

<온도 보상 회로의 동작>

다음으로, 도 2 내지 도 4 를 이용하여 온도 변화에 따른 온도 보상 회로의 동작을 설명한다.

본 실시형태에서 설명을 더 상세하게 하기 위해, nMOS 트랜지스터 Q1 의 문턱값 Vt 는 90 mV ±30 mV 라고 가정되지만, 이 값은 일례로서만 주어진 것이고, 본 발명은 이 값에 한정되지 않는다.

도 2 는 온도 T 가 0℃ 인 경우를 도시한다. 온도 T = 50℃ 가 기준 온도인 경우, nMOS 트랜지스터 Q1 의 문턱 전압 Vt 는 본 실시예에서 30 mV 증가한다. 이 때에, 비트 라인 프리차지 전위 VPC 는 후술할 VPC 발생 회로에 의해 0.1 V 로 설정된다. 비트 라인으로 판독된 신호 전압이 (1-전송비)*VPC = (1-0.7)×0.1 = 0.03V, 즉, 30 mV 만큼 증가되므로, 0.1 V 시프트하는 비트 라인 프리차지 전위 VPC 에 의해, nMOS 트랜지스터 Q1 의 문턱 전압 Vt 의 온도 의존성으로 인한 30 mV 의 증가는 상쇄될 수 있다. 결과적으로, nMOS 트랜지스터 Q1 의 문턱 전압 Vt 의 제조 편차로 인한 분포의 허용 범위는, 온도 보상이 없는 도 19 의 경우와 비교하여 증가될 수 있다.

도 3 은 온도 T 가 50℃ 인 경우를 도시한다. 이 예에서, 온도 T = 50℃ 가 기준 온도이므로, nMOS 트랜지스터 Q1 의 문턱 전압 Vt 는 또한 본 실시예에서 기준값이다. 이 때의 비트 라인 프리차지 전위 VPC 는 후술할 VPC 발생 회로에 의해 0V 로 설정된다. 비트 라인 프리차지 전위 VPC 가 0V 이므로, 비트 라인으로 판독되는 신호 전압은 도 19 에서와 동일하지만, 다른 온도에서의 nMOS 트랜지스터 Q1 의 문턱 전압 Vt 의 온도 의존성이 상쇄되기 때문에, nMOS 트랜지스터 Q1 의 문턱 전압 Vt 의 제조 편차로 인한 분포의 허용 범위는 도 19 의 경우와 비교하여 증가될 수 있다.

도 4 는 온도 T 가 100 ℃ 인 경우를 도시한다. 온도 T = 50℃ 가 기준 온도인 경우, nMOS 트랜지스터 Q1 의 문턱 전압 Vt 는 본 실시예에서 30 mV 감소한다. 이 때에, 비트 라인 프리차지 전위 VPC 는 후술할 VPC 발생 회로에 의해 -0.1 V 로 설정된다. 비트 라인으로 판독된 신호 전압이 (1-전송비)*VPC = (1 - 0.7)×(-0.1) = -0.03V, 즉, 30 mV 만큼 감소되므로, -0.1 V 시프트하는 비트 라인 프리차지 전위 VPC 에 의해, nMOS 트랜지스터 Q1 의 문턱 전압 Vt 의 온도 의존성으로 인한 30 mV 의 감소는 상쇄될 수 있다. 결과적으로, nMOS 트랜지스터 Q1 의 문턱 전압 Vt 의 제조 편차로 인한 분포의 허용 범위는 도 19 의 경우와 비교하여 증가될 수 있다.

<온도 보상 회로 (VPC 발생 회로) 의 구조>

도 5 를 이용하여 온도 보상 회로 (VPC 발생 회로) 의 구조를 설명한다.

도 5 에 도시된 바와 같이, 온도 보상 회로 (VPC 발생 회로) 는, Vt 모니터 회로 (41), 전송비 변환 회로 (42), 레벨 시프트 회로 (43), VPC 드라이버 회로 (44), 및 시프트량 설정 회로 (45) 로부터 구성된다.

먼저, nMOS 트랜지스터 Q1 의 문턱 전압 Vt 의 온도 의존성을 모니터링하는 Vt 모니터 회로 (41) 의 출력 전압은 전송비 변환 회로 (42) 에 의해 변환되어, 레벨 시프트 회로 (43) 에 입력된다. 시프트량을 결정하기 위한 정보는 시프트량 설정 회로 (45) 로부터 레벨 시프트 회로 (43) 로 전송되고, 시프트량은 이 정보에 기초하여 결정된다.

시프트량 설정 회로 (45) 는, 비트 라인 프리차지 전위 VPC 가 상술한 기준 온도 (본 실시예에서는 50℃) 에서 0 V 가 되도록 설정된다. 이 동작은, 예를 들어, DRAM 프로브 검사시에 비트 라인 프리차지 전위 VPC 의 값을 모니터링하는 중에, 웨이퍼 온도를 50℃로 설정하고 각 칩에 대한 시프트량 설정 회로 (45) 의 설정값을 프로그래밍함으로써 수행된다. 다른 방법으로는, 기준으로서의 시프트량이 결정될 수도 있고, 각 칩에 대해 동일한 값이 프로그래밍될 수도 있다. 이 경우에, 2 차 효과가 획득되고, 이에 의해 칩들, 웨이퍼, 및 로트들 사이의 Vt 편차를 상쇄하는 것도 가능하다.

레이저 퓨징 (laser fusing), 전기 퓨징 (electric fusing), 비휘발성 메모리 소자, OTP (one-time programmable) 소자 등이 프로그래밍 수단으로서 사용될 수 있다. 전류 구동 능력 (current drive capability) 을 증가시키기 위해 VPC 드라이버 회로 (44) 를 통해 비트 라인 프리차지 nMOS 트랜지스터 Q2 의 소스 전위로 레벨 시프트 회로 (43) 의 출력이 공급된다.

도 6 은 nMOS 트랜지스터 Q1 의 문턱 전압 Vt 를 모니터링하는 Vt 모니터 회로의 실시예를 도시한다.

이 배열에서, VKK 는 음의 전원 전위이다. nMOS 트랜지스터 Q6 는 nMOS 트랜지스터 Q1 의 문턱 전압을 모니터링하는 모니터 트랜지스터이고, 따라서 nMOS 트랜지스터 Q1 과 실질적으로 동일한 사이즈를 갖게 형성된다. 문턱 전압을 정의하기 위해 정전류 Ibias 를 공급하는 전류원은 nMOS 트랜지스터 Q6 의 소스와 VKK 사이에 접속된다. 정전류가 흐르는 상태에서 nMOS 트랜지스터 Q6 의 소스 전위가 접지 전위 0 V 가 되도록, 연산 증폭기 OP1 이 nMOS 트랜지스터 Q6 의 게이트 전위를 제어하므로, 접지 전압에 기초한 nMOS 트랜지스터 Q6 의 문턱 전압 Vt 는 출력 노드 N1 로 출력된다. 결과적으로, nMOS 트랜지스터 Q1 의 문턱 전압 Vt 가 단순 회로 구조에 의해 정확히 모니터링될 수 있다.

<전송비 변환 회로, 레벨 시프트 회로, 및 VPC 드라이버 회로의 구조>

도 7 은 전송비 변환 회로, 레벨 시프트 회로, 및 VPC 드라이버 회로의 구조를 도시한다. 전송비 변환 회로 (42) 는 연산 증폭기 (OP2) 를 사용하는 반전 증폭기 회로이고, N1, 즉, 도 6 의 Q6 의 문턱 전압 Vt 가 그 입력에 인가된다. 저항기 R1 과 R2 의 비율은 Cb 와 Cs + Cb 의 비율과 동일하게 설정되고, OP2 의 출력 전압 V2 는 -(Cs + Cb)Vt/Cb 이다. 결과적으로, 최적 보상값은 정보 전하 축적 커패시터의 커패시턴스 Cs 와 기생 커패시턴스 Cb 의 효과를 고려한 후에 설정될 수 있다.

레벨 시프트 회로 (43) 는 연산 증폭기 OP3 를 사용하는 반전 증폭기 회로인 데, 여기서 OP2 의 출력 전압 -(Cs + Cb)Vt/Cb 는 입력에 인가되고, 시프트 전압으로서 시프트량 설정 회로 (45) 의 출력 전위 Vs 가 보통 접지인 단자에 인가된다. 레벨 시프트 회로 (43) 의 저항이 R3=R4 이고, 이득이 -1 로 설정되므로, OP3 의 출력 전압 V3 은 ((C2 + Cb)*Vt)/Cb + 2Vs 이다.

시프트량 설정 회로 (45) 는 전원 전위 VDD 및 음의 전원 전위 VKK 의 저항을 분할하고, 이와 같이 추출된 수많은 중간 전위 중에서 선택기에 의해 원하는 전위를 선택하며, 이 전위를 Vs 로서 출력한다. 선택기에 의해 선택될 중간 전위는 탭 선택 회로에서 프로그래밍되고, 선택기는 탭 선택 회로의 출력 신호에 따라 원하는 전위를 선택한다. 시트프량 설정 회로 (45) 의 출력 전위 Vs 는 저역 통과 필터를 통해 레벨 시프트 회로 (43) 에 공급된다.

VPC 드라이버 회로는 연산 증폭기 OP4 를 사용하는 전압 폴로어 회로 (voltage follower circuit) 이고, OP3 의 출력 전압은 비트 라인 프리차지 전위 VPC = ((Cs + Cb)*Vt)/Cb + 2Vs 로서 출력된다.

<감지 회로 프로세싱>

본 실시형태의 감지 회로는 후술할 바와 같은 프로세싱을 수행하고, 감지 회로를 구성하는 MOS 트랜지스터의 온도를 보상한다.

먼저, 감지 회로를 구성하는 MOS 트랜지스터의 문턱 전압값이 모니터링되고 (단계 S101), 모니터링된 MOS 트랜지스터의 문턱 전압값은, 정보 전하 축적 커패시터의 커패시턴스 및 비트 라인의 기생 커패시턴스로부터 결정된 전송비를 사용함으로써 변환된다 (단계 S102).

이후, 변환된 전압값은 기준 온도에서 프리차지 전압으로서 미리 설정된 전압이 되도록 레벨-시프트되고 (단계 S103), 레벨-시프트된 전압값에 전류 공급 능력 (current feeding capability) 이 추가되고, 프리차지 전압으로서 이 전압값이 공급된다 (단계 S104).

결과적으로, 단순 구조를 사용하여, 감지 회로를 구성하는 MOS 트랜지스터의 온도가 정확히 보상될 수 있고, 감지 회로의 동작 마진이 적절히 유지될 수 있다.

다음으로, 도 8 을 이용하여 VPC 발생 프로세스를 상세히 설명한다.

도 8 은 상술한 VPC 발생 회로에서 각 회로의 출력 전압 천이를 도시한 개략도이다. 본 실시형태에서, 전술한 바와 같이, Cs = 10 fF, Cb = 30/7 (

4.3) fF 이다. Vt 모니터 회로 (41) 에서, 기준 온도 50℃ 에서의 (Q1 의 모니터 트랜지스터인) Q6 의 문턱 전압 Vt 는 0.09 V 이고, 0℃ 와 100℃ 사이의 온도 의존성으로 인한 변화가 ±0.03 V 인 Q6 의 문턱 전압 Vt 의 온도 의존성이 모니터링 및 출력된다. 이 전압은 전송비 변환 회로 (42) 에 의해 반전되고, 10/3 으로 승산되어, -0.3±0.1 V 를 낸다.

이후, 이 전압은 레벨 시프트 회로 (43) 에 의해 다시 반전되고, 2Vs 만큼 시프트된다. 본 실시형태에서, 레벨 시프트 회로 (43) 의 출력 전압이 기준 온도 50℃ 에서 0V 로 설정되므로, 시프트량 설정 회로 (45) 의 탭 선택 회로는, Vs 의 값이 -0.15 V 가 되도록 프로그래밍되고, 레벨 시프트 회로 (43) 의 출력 전위는 0±0.1 V 가 된다. 이 전압은 비트 라인 프리차지 전위 VPC 로서 VPC 드라 이버 회로 (44) 로부터 출력된다. 이 배열에서, 시프트량 Vs 가 각 칩에 대해 동일한 값으로 프로그래밍되는 경우, 각 칩의 Vt 편차 또는 웨이퍼들과 로트들 사이의 편차는 VPC 에서 반영된다.

<감지 회로의 동작 파형>

다음으로, 도 9 를 이용하여 온도 보상이 수행되는 경우의 감지 회로의 동작 파형을 설명한다. 도 9 에서, 수직축은 전압을 표시하고, 수평축은 시간을 표시한다.

메모리 셀로부터 하이 ("H") 데이터가 판독되는 경우 (도 9a) 를 설명한다. 각 비트 라인 프리차지 전위 VPC 는 접지 전위 0V 로 설정된다.

하이 데이터 판독의 경우에, 프리차지 해제 주기에서 PC 는 로우이고 /PC 는 하이이고, nMOS 트랜지스터 Q2 및 pMOS 트랜지스터 Q5 가 각각 턴오프되며, 비트 라인 (BL) 및 글로벌 비트 라인 (GBL) 은 0V 및 VDD 로 각각 프리차지되는 상태에서 플로팅 (floating) 한다.

이후, 셀 선택 주기가 발생하는 경우, SE 및 WL 이 하이로 변하면 (상세하게는, 메모리 셀이 액세스되고, 이에 의해 비트 라인 (신호 라인) 과의 커패시턴스 비율에 따라 메모리 셀 데이터의 전하가 비트 라인 (신호 라인) 으로 전송되면) 하이 신호 전압이 메모리 셀로부터 비트 라인으로 판독되고, 감지 주기가 시작된다. 감지 주기에서, 비트 라인의 전위가 nMOS 트랜지스터 Q1 의 문턱 전압 Vt 의 분포의 상한보다 높으므로, nMOS 트랜지스터 Q1 의 드레인 전류는 크고, 글로벌 비트 라인 (GBL) 의 기생 커패시턴스 Cgb 에 의해 충전된 전하는 급속도로 쇠퇴한다 (withdraw). 따라서, 글로벌 비트 라인 (GBL) 의 전위는 신속하게 VDD 로부터 0 V 로 방전된다.

감지 주기의 끝에서 글로벌 비트 라인 (GBL) 의 전위는 0V 이고, 이 전위는 글로벌 비트 라인 감지 회로에 의해 로우로 검출되며, 인버터 회로 (도시되지 않음) 에 의해 반전되고, 하이 데이터로 판독된다. 이 도면의 음영 부분인 nMOS 트랜지스터 Q1 의 문턱 전압 Vt 의 분포는, 제조 시의 치수 편차, 게이트 절연막 두께의 편차, 또는 채널 불순물 분포의 변동과 같은 인자로 인한 문턱 전압의 편차의 범위를 표시한다. 복원 주기가 발생하는 경우, SE 는 로우로 변하고, 재기록 회로 (도시되지 않음) 에 의해 VDD 의 하이 레벨로 비트 라인 전위가 변하며, 하이 데이터가 다시 메모리 셀에 기록된다.

메모리 셀로부터 로우 ("L") 데이터가 판독되는 경우 (도 9b), 프리차지 해제 주기에서 PC 는 로우이고 /PC 는 하이이고, nMOS 트랜지스터 Q2 및 pMOS 트랜지스터 Q5 가 각각 턴오프되며, 비트 라인 (BL) 및 글로벌 비트 라인 (GBL) 은 0V 및 VDD 로 각각 프리차지되는 상태에서 플로팅한다.

이후, 셀 선택 주기가 발생하는 경우, SE 및 WL 이 하이로 변하면 메모리 셀로부터 비트 라인으로 로우 신호 전압이 판독되고, 감지 주기가 시작한다. 감지 주기에서, 비트 라인의 전위가 nMOS 트랜지스터 Q1 의 문턱 전압 Vt 의 분포의 하한보다 약간 높으므로, nMOS 트랜지스터 Q1 의 드레인 전류는 작고, 글로벌 비트 라인 (GBL) 의 기생 커패시턴스 Cgb 에 의해 충전된 전하는 천천히 쇠퇴하며, 글로벌 비트 라인 (GBL) 의 전위는 VDD 로부터 천천히 방전된다.

감지 주기의 끝에서 글로벌 비트 라인 (GBL) 의 전위가 VDD 보다 약간 낮으므로, 전위는 글로벌 비트 라인 감지 회로에 의해 하이로 감지-증폭되고, 인버터 회로 (도시되지 않음) 에 의해 반전되고, 로우 데이터로 판독된다. 복원 주기가 발생하는 경우, SE 는 로우로 변하고, 재기록 회로 (도시되지 않음) 에 의해 비트 라인 전위는 0 V 의 로우 레벨로 변하며, 로우 데이터는 다시 메모리 셀에 기록된다.

상술한 바와 같은 본 실시형태를 통해, 프리차지 전압이 제어되고, 감지 회로를 구성하는 MOS 트랜지스터의 온도 의존성이 보상되며, 따라서, 온도 보상은 단순 구성에 의해 정확히 수행될 수 있다. 감지 회로를 구성하는 MOS 트랜지스터의 문턱 전압의 온도 의존성을 수반하는 편차가 상쇄되므로, 감지 회로의 동작 마진이 개선되고, 메모리의 감지 동작이 안정화된다. 또한, MOS 트랜지스터의 제조에 있어서 편차의 허용 범위가 확대될 수 있으므로, 소형화 및 집적도의 증가에 적합한 구성된 메모리가 제공될 수 있다.

감지 회로의 동작 마진이 개선되고, 본 실시형태에 따른 감지 회로에서 상술한 바와 같이 온도 보상에 의해 메모리의 감지 동작이 안정화된다. 따라서, 감지 회로는 또한 고정밀도 데이터 프로세싱 시스템 등에서 사용될 수 있다.

<실시형태 2>

도 10 내지 도 18 을 이용하여 본 발명의 실시형태 2 를 설명한다. 본 실시형태에서, 반도체 디바이스로서 계층적 비트 라인 구조를 갖는 DRAM 의 실시예를 설명한다.

<전체 회로 구조>

도 10 은 본 발명의 온도 보상 감지 회로를 포함하는 DRAM 메모리 셀 어레이의 회로들의 일부를 도시한 도면이다. 도 10 에 도시된 바와 같이, 회로는 워드 라인 (WL), 비트 라인 (BL), 워드 라인 (WL) 과 비트 라인 (BL) 의 접합점에 제공된 메모리 셀 (1), 온도 보상 감지 회로 (20), 글로벌 비트 라인 (GBL), 및 글로벌 비트 라인 감지 회로 (3) 로부터 구성된다. 동일한 참조부호는 실시형태 1 의 구성 요소와 동일한 구성 요소를 지칭하는데 사용되고, 이들 구성 요소가 동일한 기능을 가지므로, 이에 대한 상세한 설명이 주어지지 않았다.

온도 보상 감지 회로 (20) 를 구성하는 nMOS 트랜지스터 Q1 에서, 비트 라인 (BL) 은 그 게이트에 접속되고, nMOS 트랜지스터 Q1 은 비트 라인 (BL) 으로 판독된 신호 전압을 감지/증폭하고, 이 신호 전압을 드레인 전류로 변환한다. 본 실시형태에서, nMOS 트랜지스터 Q1 의 소스 전위는 미리 설정된 전위로 제어되고, 온도 의존성이 보상되며, 전력 소비의 증가를 방지하면서 MOS 트랜지스터의 온도가 정확히 보상된다. 그러나, 온도 보상에 대한 상세한 사항은 후술한다.

<온도 보상 회로의 동작>

다음으로, 도 11 내지 도 13 을 이용하여 온도 변화에 따른 온도 보상 회로의 동작을 설명한다.

도 11 은 온도 T 가 0℃ 인 경우를 도시한다. 온도 T=50℃ 가 기준 온도인 경우, nMOS 트랜지스터 Q1 의 문턱 전압 Vt 는 본 실시예에서 30 mV 증가한다. 이 때에, 전압 VSSA 는 후술할 VSSA 발생 회로에 의해 -0.03 V 로 설정된다. 비트 라인에서 볼 때 nMOS 트랜지스터 Q1 의 문턱 전압 Vt 가 -0.03 V, 즉, 30 mV 만큼 감소하므로, -0.03 V 시프트하는 전압 VSSA 에 의해, nMOS 트랜지스터 Q1 의 문턱 전압 Vt 의 온도 의존성으로 인한 30 mV 의 증가는 상쇄될 수 있다. 결과적으로, nMOS 트랜지스터 Q1 의 문턱 전압 Vt 의 제조 편차로 인한 분포의 허용 범위는, 온도 보상이 없는 도 19 의 경우와 비교하여 증가될 수 있다.

도 12 는 온도 T 가 50 ℃ 인 경우를 도시한다. 이 예에서, 온도 T = 50 ℃ 가 기준 온도이므로, nMOS 트랜지스터 Q1 의 문턱 전압 Vt 는 또한 본 실시예에서 기준값이다. 이 때의 전압 VSSA 는 후술할 VSSA 발생 회로에 의해 0 V 로 설정된다. 전압 VSSA 가 0 V 이므로, 비트 라인으로 판독되는 신호 전압은 도 19 에서와 동일하지만, 다른 온도에서의 nMOS 트랜지스터 Q1 의 문턱 전압 Vt 의 온도 의존성이 상쇄되기 때문에, nMOS 트랜지스터 Q1 의 문턱 전압 Vt 의 제조 편차로 인한 분포의 허용 범위가 도 19 의 경우와 비교하여 증가될 수 있다.

도 13 은 온도 T 가 100 ℃ 인 경우를 도시한다. 온도 T = 50 ℃ 가 기준 온도인 경우, nMOS 트랜지스터 Q1 의 문턱 전압 Vt 는 본 실시예에서 30 mV 감소한다. 이 때에, 전압 VSSA 는 후술할 VSSA 발생 회로에 의해 0.03 V 로 설정된다. 비트 라인에서 볼 때 nMOS 트랜지스터 Q1 의 문턱 전압 Vt 가 0.03 V, 즉, 30 mV 만큼 증가되므로, 0.03 V 시프트하는 전압 VSSA 에 의해, nMOS 트랜지스터 Q1 의 문턱 전압 Vt 의 온도 의존성으로 인한 30 mV 의 감소가 상쇄될 수 있다. 결과적으로, nMOS 트랜지스터 Q1 의 문턱 전압 Vt 의 제조 편차로 인한 분포의 허용 범위는, 온도 보상이 없는 도 19 의 경우와 비교하여 증가될 수 있다.

<온도 보상 회로 (VSSA 발생 회로) 의 구조>

도 14 를 이용하여 온도 보상 회로 (VSSA 발생 회로) 의 구조를 설명한다.

도 14 에 도시된 바와 같이, 온도 보상 회로 (VSSA 발생 회로) 는, Vt 모니터 회로 (51), 반전 & 레벨 시프트 회로 (52), VSSR 드라이버 회로 (53), 출력 스위치 회로 (54), 및 시프트량 설정 회로 (55) 로부터 구성된다.

먼저, nMOS 트랜지스터 Q1 의 문턱 전압 Vt 의 온도 의존성을 모니터링하는 Vt 모니터 회로 (51) 의 출력 전압은 반전 & 레벨 시프트 회로 (52) 로 입력된다. 시프트량을 결정하기 위한 정보는 시프트량 설정 회로 (55) 로부터 반전 & 레벨 시프트 회로 (52) 로 전송되고, 이 정보에 기초하여 시프트량이 결정된다.

시프트량 설정 회로 (55) 는, 상술한 기준 온도 (본 실시예에서 50 ℃) 에서 전압 VSSA 가 0 V 가 되도록 설정된다. 이 동작은, 예를 들어, DRAM 프로브 검사 시에 전압 VSSA 의 값을 모니터링하는 동안에, 웨이퍼 온도를 50 ℃로 설정하고, 각 칩에 대해 시프트량 설정 회로 (55) 의 설정값을 프로그래밍함으로써 수행된다.

기준으로서 시프트량이 또한 결정될 수도 있고, 각 칩에 대해 동일한 시프트량이 프로그래밍될 수도 있다. 이러한 구성은, nMOS 트랜지스터 Q1 의 문턱 전압 Vt 가 웨이퍼들 또는 로트들 사이에서 또는 각 칩에 대해 달라지는 경우에도 편차를 상쇄하는 것도 가능하기 때문에 효과적이다.

레이저 퓨징, 전기 퓨징, 비휘발성 메모리 소자, OTP 소자 등이 프로그래밍 수단으로서 사용될 수 있다. 전류 구동 능력을 증가시키기 위해 VSSR 드라이버 회로 (53) 를 통해 비트 라인 프리차지 nMOS 트랜지스터 Q2 로 레벨 시프트 회로 (52) 의 출력이 공급된다.

출력 스위치 회로 (54) 는, 판독된 신호가 비트 라인에서 발생한 후의 일정 지연 시간 후에 온도-보상된 VSSR 로부터 접지 전압 (VSS) 으로 VSSA 의 전원을 스위칭하고, 감지 증폭 동작이 nMOS 트랜지스터 Q1 에 의해 개시된다. 이의 이유는, 감지 동작이 일정 정도로 진행된 경우에 nMOS 트랜지스터 Q1 의 문턱 전압 Vt 의 편차의 효과가 감소하기 때문에, 증폭 동작의 속도는, 전압 VSSA 를 VSSR 드라이버 (53) 로부터 더 높은 전류 구동 능력을 갖는 접지 전위 (VSS) 로 스위칭함으로써 증가될 수 있다는 것이다.

도 15 는 nMOS 트랜지스터 Q1 의 문턱 전압 Vt 를 모니터링하는 Vt 모니터 회로의 일 실시예를 도시한다.

이 배열에서, VDL 은 양의 내부 정전압 전원 전위를 표시하고, VEL 은 음의 내부 정전위 전원 전위를 표시한다. nMOS 트랜지스터 Q6 는 nMOS 트랜지스터 Q1 의 문턱 전압을 모니터링하고, 따라서, nMOS 트랜지스터 Q1 과 실질적으로 동일한 사이즈를 갖게 형성된다. 문턱 전압을 정의하기 위한 정전류 Ibias 를 공급하기 위한 전류원은 nMOS 트랜지스터 Q6 의 소스와 VEL 사이에 접속된다. 정전류가 흐르는 상태에서 nMOS 트랜지스터 Q6 의 소스 전위가 접지 전위 0 V 가 되도록 연산 증폭기 OP1 이 nMOS 트랜지스터 Q6 의 게이트 전위를 제어하므로, 접지 전압에 기초한 nMOS 트랜지스터 Q6 의 문턱 전압 Vt 가 출력 노드 N1 로 출력된다. 결과적으로, nMOS 트랜지스터 Q1 의 문턱 전압 Vt 는 단순 회로 구조에 의해 정확히 모니터링될 수 있다.

<반전 & 레벨 시프트 회로, VSSR 드라이버 회로, 및 출력 스위치 회로의 구조>

도 16 은 반전 & 레벨 시프트 회로, VSSR 드라이버 회로, 및 출력 스위치 회로의 구조를 도시한다. 반전 & 레벨 시프트 회로 (52) 는 연산 증폭기 OP2 를 사용하는 반전 증폭기 회로인데, 여기서 N1, 즉, 도 15 의 Q6 의 문턱 전압 Vt 가 입력에 인가되고, 시프트 전압으로서 시프트량 설정 회로 (55) 의 출력 전위 Vs 가 보통 접지인 단자에 인가된다. 레벨 시프트 회로의 저항이 R1 = R2 이고, 이득이 -1 로 설정되므로, OP2 의 출력 전압 V2 는 -Vt + 2Vs 이다.

시프트량 설정 회로 (55) 는 양의 전원 전위 VDL 및 음의 전원 전위 VEL 의 저항을 분할하고, 이와 같이 추출된 수많은 중간 전위 중에서 선택기에 의해 원하는 전위를 선택하여, 이 전위를 Vs 로서 출력한다. 선택기에 의해 선택될 중간 전위는 탭 선택 회로에서 프로그래밍되고, 선택기는 탭 선택 회로의 출력 신호에 따라 원하는 전위를 선택한다. 시프트량 설정 회로 (55) 의 출력 전위 Vs 는 저역 통과 필터를 통해 반전 & 레벨 시프트 회로 (52) 로 공급된다.

VSSR 드라이버 회로 (53) 는 연산 증폭기 OP3 를 사용하는 전압 폴로어 회로이고, VSSR = -Vt + 2Vs 로서 OP2 의 출력 전압과 동일한 전압을 출력한다. 출력 스위치 회로 (54) 는 전압 전위 VSSA 로서 VSSR 또는 접지 전위 VSS 를 선택적으로 출력한다. 감지 증폭기 선택 신호 SE 는 지연 회로로 입력되고 반전되며, nMOS 트랜지스터 Q7 의 게이트에 입력된다. 결과적으로, SE 가 로우인 동안의 주기는, VSSA = VSSR 이 되도록 제어되고, SE 가 하이인 동안의 주기는, SE 가 하이로 변하는 시간으로부터의 일정 지연 후에 VSSA = VSS 가 되도록 제어된다. 상술한 바와 같이, 판독된 신호 전압이 비트 라인에서 발생한 후의 일정 지연 시간 후에 VSSA 의 전원은 온도-보상된 VSSR 로부터 접지 전위 (VSS) 로 스위칭되고, 감지 증폭 동작이 nMOS 트랜지스터 Q1 에 의해 개시된다.

<감지 회로 프로세싱>

본 실시형태의 감지 회로는 후술하는 바와 같은 프로세싱을 수행하여, 감지 회로를 구성하는 MOS 트랜지스터의 온도를 보상한다.

먼저, 감지 회로를 구성하는 MOS 트랜지스터의 문턱 전압값이 모니터링되고 (단계 S201), 모니터링된 문턱 전압값은, 변환된 전압값이 기준 온도에서 nMOS 트랜지스터 Q1 의 소스 전위가 되도록 레벨 시프트된다 (단계 S201).

전류 공급 능력이 레벨-시프트된 전압값에 추가되고, 이 전압값은 nMOS 트랜지스터 Q1 의 소스 전위로서 출력되고 (단계 S203), 판독된 신호 전압이 비트 라인에서 발생한 후에 일정 지연 시간이 경과한 뒤에 nMOS 트랜지스터 Q1 의 소스 전위는 접지 전위로 스위칭된다 (단계 S204).

다음으로, 도 17 을 이용하여 VSSR 발생 프로세스를 상술한다.

도 17 은 상술한 VSSA 발생 회로에서의 각 회로의 출력 전압 천이를 도시한 개략도이다. Vt 모니터 회로 (51) 에서, 기준 온도 50℃ 에서 Q6 의 문턱 전압 Vt 는 0.09 V 이고, 0℃ 와 100℃ 사이의 온도 의존성으로 인한 변화가 ±0.03 V 인 Q6 의 문턱 전압 Vt 의 온도 의존성이 모니터링 및 출력된다.

이후, 이 전압은 반전 & 레벨 시프트 회로 (52) 에 의해 반전되고, 2 Vs 만큼 시프트된다. 본 실시형태에서, 레벨 시프트 회로의 출력 전압이 기준 온도 50 ℃ 에서 0V 로 설정되므로, 시프트량 설정 회로 (55) 의 탭 선택 회로는, Vs 의 값이 0.045 V 가 되도록 프로그램밍되고, 그 결과, 레벨 시프트 회로의 출력 전위는 0±0.1 V 가 되고, 온도 의존성은 Vt 모니터 회로 (51) 의 출력으로부터 반전되며, 이 전압은 VSSR 드라이버 회로 (53) 로부터 출력된다.

<감지 회로의 동작 파형>

다음으로, 도 18 을 이용하여 온도 보상이 수행되는 경우의 감지 회로의 동작 파형을 설명한다. 도 18 에서, 수직축은 전압을 표시하고, 수평축은 시간을 표시한다.

하이 ("H") 데이터가 메모리 셀로부터 판독되는 경우 (도 18a) 를 설명한다. 각 전압 VSSA 는 접지 전위 0 V 로 설정된다.

하이 데이터 판독의 경우에, 프리차지 해제 주기에서 PC 는 먼저 로우이고 /PC 는 하이이고, nMOS 트랜지스터 Q2 및 pMOS 트랜지스터 Q5 각각이 턴오프되며, 비트 라인 (BL) 및 글로벌 비트 라인 (GBL) 은 0 V 및 VDD 로 각각 프리차지되는 상태에서 플로팅한다.

이후, 셀 선택 주기가 발생하는 경우, WL 이 하이로 변하면 하이 신호 전압이 메모리 셀로부터 비트 라인으로 판독되고; SE 는 이후 하이로 변하고, 감지 주기가 시작된다. 감지 주기에서, 비트 라인의 전위가 nMOS 트랜지스터 Q1 의 문턱 전압 Vt 의 분포의 상한보다 더 높으므로, nMOS 트랜지스터 Q1 의 드레인 전류는 크고, 글로벌 비트 라인 (GBL) 의 기생 커패시턴스 Cgb 에 의해 충전된 전하가 급속도로 쇠퇴한다. 따라서, 글로벌 비트 라인 (GBL) 의 전위는 VDD 로부터 0V 로 신속하게 방전된다.

감지 주기의 끝에서 글로벌 비트 라인 (GBL) 의 전위는 0 V 이고, 이 전위는 글로벌 비트 라인 감지 회로에 의해 로우로 검출되며, 인버터 회로 (도시되지 않음) 에 의해 반전되고, 하이 데이터로 판독된다. 이 도면의 음영 부분인, nMOS 트랜지스터 Q1 의 문턱 전압 Vt 의 분포는, 제조 시의 치수 편차, 게이트 절연막 두께의 편차, 또는 채널 불순물 분포의 변동과 같은 인자로 인한 문턱 전압의 편차의 범위를 표시한다. 복원 주기가 발생하는 경우, SE 는 로우로 변하고, 재기록 회로 (도시되지 않음) 에 의해 VDD 의 하이 레벨로 비트 라인 전위가 변하며, 하이 데이터가 다시 메모리 셀에 기록된다.

로우 ("L") 데이터가 메모리 셀로부터 판독되는 경우 (도 18b) 에, 프리차지 해제 주기에서 PC 는 먼저 로우이고 /PC 는 하이이고, nMOS 트랜지스터 Q2 및 pMOS 트랜지스터 Q5 가 각각 턴오프되며, 비트 라인 (BL) 및 글로벌 비트 라인 (GBL) 은 0 V 및 VDD 로 각각 프리차지되는 상태에서 플로팅한다.

이후, 셀 선택 주기가 발생하는 경우, WL 이 하이로 변하면 로우 신호 전압 이 메모리 셀로부터 비트 라인으로 판독되고; SE 는 이후 하이로 변하고, 감지 주기가 시작된다. 감지 주기에서, 비트 라인의 전위가 nMOS 트랜지스터 Q1 의 문턱 전압 Vt 의 분포의 하한보다 약간 더 높으므로, nMOS 트랜지스터 Q1 의 드레인 전류는 작고, 글로벌 비트 라인 (GBL) 의 기생 커패시턴스 Cgb 에 의해 충전된 전하는 천천히 쇠퇴하고, 글로벌 비트 라인 (GBL) 의 전위는 VDD 로부터 천천히 방전된다.

감지 주기의 끝에서 글로벌 비트 라인 (GBL) 의 전위가 VDD 보다 약간 낮으므로, 글로벌 비트 라인 감지 회로에 의해 이 전위가 하이로 감지-증폭되고, 인버터 회로 (도시되지 않음) 에 의해 반전되고, 로우 데이터로 판독된다. 복원 주기가 발생하는 경우, SE 는 로우로 변하고, 재기록 회로 (도시되지 않음) 에 의해 비트 라인 전위는 0 V 의 로우 레벨로 변하며, 로우 데이터는 다시 메모리 셀에 기록된다.

상술한 바와 같은 본 실시형태를 통해, MOS 트랜지스터의 소스 전위가 미리 설정된 전위로 제어되고, 온도 의존성이 보상되므로, 단순 구조에 의해 온도 보상이 정확히 수행될 수 있다. 감지 회로를 구성하는 MOS 트랜지스터의 문턱 전압의 온도 의존성을 수반하는 편차가 상쇄되므로, 감지 회로의 동작 마진이 개선되고, 메모리의 감지 동작이 안정화된다. 또한, MOS 트랜지스터의 제조에 있어서 편차의 허용 범위가 확대될 수 있으므로, 소형화 및 집적도의 증가에 적합한 메모리가 제공될 수 있다.

감지 회로의 동작 마진이 개선되고, 본 실시형태에 따른 감지 회로에서 상술 한 바와 같은 온도 보상에 의해 메모리의 감지 동작이 안정화된다. 따라서, 감지 회로는 또한 고정밀도 데이터 프로세싱 시스템 등에서 사용될 수 있다.

첨부 도면을 참조하여 본 발명의 실시형태를 상세하게 상술하였지만, 본 발명의 특정 구성은 그 실시형태에 의해 제한되지 않으며, 본 발명은 또한 본 발명의 의도한 범위를 벗어나지 않는 범위에서의 설계 등을 포괄한다.

예를 들어, MOS 트랜지스터의 극성은 본 실시형태에서 상술한 바와 같이 구성되었지만, MOS 트랜지스터의 극성이 모두 반전된 회로를 형성하는 것도 가능하다. 이 경우에, 전원 전위와 접지의 관계는 반전되고, 제어 신호의 극성 또한 반전된다.

또한, 본 발명은 또한 DRAM 이외의 비휘발성 메모리를 포함하는 다른 메모리에서 이용될 수도 있고, 메모리의 기능 이의외 기능을 갖는 부분의 감지 회로에서 이용될 수도 있다.

도 1 은 실시형태 1 에 따른 온도 보상 감지 회로를 도시한 개략도.

도 2 는 실시형태 1 에 따른 온도 보상 감지 회로에서 T = 0℃ 인 경우의 동작을 도시한 도면.

도 3 은 실시형태 1 에 따른 온도 보상 감지 회로에서 T = 50℃ 인 경우의 동작을 도시한 도면.

도 4 는 실시형태 1 에 따른 온도 보상 감지 회로에서 T = 100℃ 인 경우의 동작을 도시한 도면.

도 5 는 실시형태 1 에 따른 VPC 발생 회로를 도시한 블록도.

도 6 은 실시형태 1 에 따른 Vt 모니터 회로를 도시한 개략도.

도 7 은 실시형태 1 에 따른 Vt 모니터 회로가 없는 VPC 발생 회로를 도시한 개략도.

도 8 은 실시형태 1 에 따른 VPC 발생 프로세스를 도시한 도면.

도 9 는 실시형태 1 에 따른 온도 보상 감지 회로에 대한 동작 파형 도면.

도 10 은 실시형태 2 에 따른 온도 보상 감지 회로를 도시한 개략도.

도 11 은 실시형태 2 에 따른 온도 보상 감지 회로에서 T = 0℃ 인 경우의 동작을 도시한 도면.

도 12 는 실시형태 2 에 따른 온도 보상 감지 회로에서 T = 50℃ 인 경우의 동작을 도시한 도면.

도 13 은 실시형태 2 에 따른 온도 보상 감지 회로에서 T = 100℃ 인 경우의 동작을 도시한 도면.

도 14 는 실시형태 2 에 따른 VSSA 발생 회로를 도시한 블록도.

도 15 는 실시형태 2 에 따른 Vt 모니터 회로를 도시한 개략도.

도 16 은 실시형태 2 에 따른 Vt 모니터 회로가 없는 VSSA 발생 회로를 도시한 개략도.

도 17 은 실시형태 2 에 따른 VSSR 발생 프로세스를 도시한 도면.

도 18 은 실시형태 2 에 따른 온도 보상 감지 회로의 동작 파형 도면.

도 19 는 온도 보상이 없는 경우의 Vt 허용 마진을 도시한 도면.

*도면의 주요 부분에 대한 간단한 설명*

1: 메모리 셀

2: 온도 보상 감지 회로

3: 글로벌 비트 라인 감지 회로

GBL: 글로벌 비트 라인

BL: 비트 라인

WL: 워드 라인

41: Vt 모니터 회로

42: 전송비 변환 회로

43: 레벨 시프트 회로

44: VPC 드라이버 회로

45 : 시프트량 설정 회로

Claims

데이터 신호를 증폭하기 위한 감지 트랜지스터 및 신호 라인에 접속된 제어 트랜지스터를 포함하는 감지 증폭기로서, 상기 감지 트랜지스터는, 상기 데이터 신호를 전송하기 위한 상기 신호 라인에 접속된 게이트 전극 및 출력 라인에 접속된 드레인을 갖고, 상기 제어 트랜지스터는, 상기 데이터 신호가 상기 신호 라인으로 전송되기 전에 소정 전위로 상기 신호 라인의 전위를 제어하는, 상기 감지 증폭기;

상기 제어 트랜지스터의 소스 또는 상기 감지 트랜지스터의 소스에 접속된 내부 전원 회로; 및

상기 내부 전원 회로의 출력 전압을 제어함으로써, 상기 감지 트랜지스터의 온도 의존성을 보상하기 위한 온도 보상 회로를 포함하는, 반도체 디바이스.
제 1 항에 있어서,

적어도, 상기 감지 트랜지스터 및 상기 온도 보상 회로는 전계-효과 트랜지스터로 이루어지는, 반도체 디바이스.
제 1 항에 있어서,

상기 내부 전원 회로의 출력 전압은 상기 제어 트랜지스터의 소스에 공급되는, 반도체 디바이스.
제 1 항에 있어서,

상기 내부 전원 회로의 출력 전압은 상기 감지 트랜지스터의 소스에 공급되는, 반도체 디바이스.
제 1 항에 있어서,

상기 신호 라인에 접속된 메모리 셀을 더 포함하며,

상기 데이터 신호의 전하의 일부는, 상기 메모리 셀에 액세스함으로써 상기 신호 라인에 의해 전송되는, 반도체 디바이스.
제 5 항에 있어서,

상기 메모리 셀은, 전하를 저장하기 위한 커패시터, 및 상기 커패시터를 선택하기 위한 선택 트랜지스터를 포함하는, 반도체 디바이스.
제 6 항에 있어서,

상기 소정 전위는, 상기 메모리 셀의 정보와 무관하게, 상기 메모리 셀에 액세스함으로써 상기 소정 전위로부터 일 방향으로 상기 신호 라인이 천이하는 전위로 설정되는, 반도체 디바이스.
제 7 항에 있어서,

상기 온도 보상 회로는,

상기 감지 트랜지스터의 문턱 전압값을 모니터링하기 위한 모니터 회로;

상기 커패시터의 커패시턴스 및 상기 신호 라인의 기생 커패시턴스에 의해 결정된 전송비 (transfer ratio) 에 따라, 상기 모니터 회로에 의해 모니터링된 상기 감지 트랜지스터의 상기 문턱 전압값을 변환된 전압값으로 변환시키기 위한 변환 회로;

소정 온도에서 상기 내부 전원 회로의 출력 전압으로서 미리 설정된 전압으로 상기 변환된 전압값을 레벨 시프트하기 위한 레벨 시프트 회로; 및

레벨-시프트된 전압값에 전류 공급 능력 (current supplying capability) 을 추가함으로써, 상기 내부 전원 회로의 출력 전압으로서 상기 레벨 시프트 회로로부터 출력된 상기 레벨-시프트된 전압값을 공급하기 위한 드라이버 회로를 포함하는, 반도체 디바이스.
제 8 항에 있어서,

상기 온도 보상 회로는, 상기 신호 라인의 판독된 신호 전압이 발생된 후에 그리고 일정 지연 시간이 경과한 후에, 상기 출력 전압을 상기 레벨-시프트된 전압으로부터 접지 전위로 스위칭하기 위해 상기 드라이버 회로 다음의 스테이지에서 제공된 출력 스위치 회로를 더 포함하는, 반도체 디바이스.
제 8 항에 있어서,

상기 모니터 회로는, 상기 감지 트랜지스터와 실질적으로 동일한 사이즈인 모니터 트랜지스터 및 차동 증폭기를 포함하고;

상기 모니터 트랜지스터의 드레인은 전원에 접속되고, 상기 모니터 트랜지스터의 소스에 정전류원 (constant-current source) 이 접속되고, 상기 모니터 트랜지스터의 소스 전위는 상기 차동 증폭기에 공급되고, 상기 모니터 트랜지스터의 게이트는 상기 차동 증폭기의 출력단에 접속되며, 상기 모니터 트랜지스터의 게이트 전압은, 상기 모니터 트랜지스터의 소스 전위가 실질적으로 0 V 가 되도록 조정되는, 반도체 디바이스.
제 5 항에 있어서,

상기 데이터는 상기 메모리 셀의 정보이고, 상기 신호 라인은 상기 메모리 셀의 로컬 비트 라인이고, 상기 감지 트랜지스터는 상기 메모리 셀의 정보를 첫번째로 증폭하기 위한 감지 증폭기이며, 상기 감지 트랜지스터의 드레인에 접속된 상기 출력 라인은 글로벌 비트 라인이고,

상기 반도체 디바이스는, 상기 로컬 비트 라인 및 상기 글로벌 비트 라인으로 형성된 계층적 비트 라인 구조를 갖는, 반도체 디바이스.
제 11 항에 있어서,

복수의 상기 메모리 셀 및 상기 메모리 셀에 대응하는 복수의 상기 감지 증폭기로 메모리 셀 어레이가 형성되고,

상기 온도 보상 회로에 의해 제어되는 상기 내부 전원 회로의 출력은, 상기 로컬 비트 라인에 접속된 상기 복수의 감지 증폭기에 공통으로 접속되는, 반도체 디바이스.
제 1 항에 있어서,

각 반도체 칩에 대해 상기 온도 보상 회로가 탑재되고,

상기 반도체 디바이스 내에 복수의 상기 반도체 칩이 탑재되는, 반도체 디바이스.
정보를 저장하기 위한 저장 소자 및 상기 저장 소자를 선택하기 위한 선택 트랜지스터를 포함하는 메모리 셀;

상기 메모리 셀에 접속된 비트 라인;

상기 비트 라인 상의 데이터를 판독하기 위한 감지 트랜지스터 및 상기 비트 라인에 접속된 제어 트랜지스터를 포함하는 감지 증폭기로서, 상기 감지 트랜지스터는, 상기 비트 라인에 접속된 게이트 및 출력 라인에 접속된 드레인을 갖고, 상기 제어 트랜지스터는, 상기 메모리 셀로부터 상기 비트 라인으로 상기 정보가 판독되기 전에 소정 전위로 상기 비트 라인의 전위를 제어하는, 상기 감지 증폭기;

상기 제어 트랜지스터의 소스 또는 상기 감지 트랜지스터의 소스에 접속된 내부 전원 회로; 및

상기 내부 전원 회로의 출력 전압을 제어함으로써, 상기 감지 트랜지스터의 온도 의존성을 보상하기 위해 전계-효과 트랜지스터로부터 구성된 온도 보상 회로 를 포함하는, 반도체 디바이스.
제 14 항에 있어서,

상기 온도 보상 회로에 의해 보상되는 상기 내부 전원 회로의 출력 전압은, 상기 소정 전위를 제어하도록 상기 제어 트랜지스터의 소스에 공급되는, 반도체 디바이스.
제 14 항에 있어서,

상기 온도 보상 회로에 의해 보상되는 상기 내부 전원 회로의 출력 전압은, 상기 감지 트랜지스터를 동작시키도록 상기 감지 트랜지스터의 소스에 공급되는, 반도체 디바이스.
제 14 항에 있어서,

상기 저장 소자는 전하를 저장하기 위한 커패시터를 포함하고,

상기 온도 보상 회로는,

상기 감지 트랜지스터의 문턱 전압값을 모니터링하기 위한 모니터 회로;

상기 커패시터의 커패시턴스 및 상기 비트 라인의 기생 커패시턴스에 의해 결정된 전송비 (transfer ratio) 에 따라, 상기 모니터 회로에 의해 모니터링된 상기 감지 트랜지스터의 상기 문턱 전압값을 변환된 전압값으로 변환시키기 위한 변환 회로;

소정 온도에서 상기 내부 전원 회로의 출력 전압으로서 미리 설정된 전압으로 상기 변환된 전압값을 레벨 시프트하기 위한 레벨 시프트 회로; 및

레벨-시프트된 전압값에 전류 공급 능력 (current supplying capability) 을 추가함으로써, 상기 내부 전원 회로의 상기 출력 전압으로서 상기 레벨 시프트 회로로부터 출력된 상기 레벨-시프트된 전압값을 공급하기 위한 드라이버 회로를 포함하는, 반도체 디바이스.
제 17 항에 있어서,

상기 모니터 회로는, 상기 감지 트랜지스터와 실질적으로 동일한 사이즈인 모니터 트랜지스터 및 차동 증폭기를 포함하고;

상기 모니터 트랜지스터의 드레인은 전원에 접속되고, 상기 모니터 트랜지스터의 소스에 정전류원 (constant-current source) 이 접속되고, 상기 모니터 트랜지스터의 소스 전위는 상기 차동 증폭기에 공급되고, 상기 모니터 트랜지스터의 게이트는 상기 차동 증폭기의 출력단에 접속되며, 상기 모니터 트랜지스터의 게이트 전압은, 상기 모니터 트랜지스터의 소스 전위가 실질적으로 0 V 가 되도록 조정되는, 반도체 디바이스.
제 14 항에 있어서,

복수의 상기 메모리 셀 및 상기 메모리 셀에 대응하는 복수의 상기 감지 증폭기로 메모리 셀 어레이가 형성되고,

상기 데이터는 상기 메모리 셀의 정보이고, 신호 라인은 상기 메모리 셀의 로컬 비트 라인이고, 상기 감지 트랜지스터는 상기 메모리 셀의 정보를 첫번째로 증폭하기 위한 감지 증폭기이며, 상기 감지 트랜지스터의 드레인에 접속된 상기 출력 라인은 글로벌 비트 라인이고,

상기 로컬 비트 라인 및 상기 글로벌 비트 라인으로 계층적 비트 라인 구조가 형성되며,

상기 온도 보상 회로에 의해 제어되는 상기 내부 전원 회로의 출력은, 상기 로컬 비트 라인에 접속된 상기 복수의 감지 증폭기에 공통으로 접속되는, 반도체 디바이스.
전하를 저장하기 위한 커패시터 및 상기 커패시터를 선택하기 위한 선택 트랜지스터를 포함하는 메모리 셀;

상기 메모리 셀에 접속된 비트 라인;

상기 비트 라인 상의 데이터를 판독하기 위한 전계-효과 트랜지스터로부터 구성된 단일-종단 감지 증폭기로서 작동하는 감지 트랜지스터 및 상기 비트 라인에 접속된 제어 트랜지스터를 포함하는 감지 증폭기로서, 상기 감지 트랜지스터는, 상기 비트 라인에 접속된 게이트 및 출력 라인에 접속된 드레인을 갖고, 상기 제어 트랜지스터는, 상기 메모리 셀로부터 상기 비트 라인으로 정보가 판독되기 전에 소정 전위로 상기 비트 라인의 전위를 제어하는, 상기 감지 증폭기;

상기 감지 증폭기의 전원에 접속된 내부 전원 회로; 및

상기 내부 전원 회로의 출력 전압을 제어함으로써, 상기 감지 트랜지스터의 온도 의존성을 보상하기 위해 전계-효과 트랜지스터로부터 구성된 온도 보상 회로를 포함하며,

상기 출력 전압에 의해, 상기 감지 트랜지스터의 소스 전압 또는 상기 비트 라인의 소정 전압이 제어되는, 반도체 디바이스.