JP2009259378A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体装置が、情報電荷蓄積用コンデンサとメモリセル選択用トランジスタから構成されるDRAMセルを有し、センス回路を構成するMOSトランジスタの閾値電圧値をモニタし、情報電荷蓄積用コンデンサの容量とビット線寄生容量とから定まる転送比によって、モニタしたMOSトランジスタの閾値電圧値を変換する。そして、変換された電圧値を基準温度において、プリチャージ回路のプリチャージ電圧が予め設定された電圧となるように、レベルシフトし、レベルシフトされた電圧値に電流供給能力を付加し、プリチャージ電圧として供給する。
【選択図】図5
Description
なお、本実施形態における構成要素は適宜、既存の構成要素等との置き換えが可能であり、また、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、本実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。
図1から図9を用いて、本発明に係る第1の実施形態について説明する。なお、本実施形態では、N型チャネル電界効果トランジスタ(nMOSトランジスタ)、P型チャネル電界効果トランジスタ(pMOSトランジスタ)を使用した半導体装置として、階層型ビット線構成のDRAM(ダイナミックランダムアクセスメモリ)を例に説明する。ここで、階層型ビット線構成の場合には、ビット線の長さを短くできるため、メモリセルから読み出される信号の振幅を大きくすることができ、しかも、全体のチップサイズを小さくすることができ、好適な一例ではあるが、本発明は、これに限定されるものではない。
図1は、本発明の温度補償型センス回路を含んだDRAMメモリセルアレイの一部分の回路を示す図である。図に示すように、同回路は、ワード線WLと、ローカルビット線であるビット線BLと、その交点に配置されるメモリセル1と、温度補償型センス回路2と、グローバルビット線GBLと、グローバルビット線センス回路3から構成されている。
次に、図2から図4を用いて、温度変化による温度補償回路の作用について説明する。
なお、本実施形態においては、説明をより具体的にするために、nMOSトランジスタQ1の閾値Vtを90mV±30mVと想定しているが、これは、あくまでも例示であって、この数値に限定されるものではない。
図5を用いて、温度補償回路(VPC生成回路)の構成について、説明する。
図5に示すように、温度補償回路(VPC生成回路)は、Vtモニタ回路41と、転送比変換回路42と、レベルシフト回路43と、VPCドライバ回路44と、シフト量設定回路45とから構成されている。
図6は、nMOSトランジスタQ1の閾値電圧VtをモニタするVtモニタ回路の例を示す。
ここで、VKKは負の電源電位である。また、nMOSトランジスタQ6はnMOSトランジスタQ1の閾値電圧をモニタするためのモニタトランジスタであり、nMOSトランジスタQ1と概略同じサイズで形成されている。nMOSトランジスタQ6のソースとVKKの間には、閾値電圧を定義するための一定の電流Ibiasを流す電流源が接続されている。オペアンプOP1は、この電流を流している状態でnMOSトランジスタQ6のソース電位がグラウンド電位0VになるようにnMOSトランジスタQ6のゲート電位を制御するため、出力ノードN1にグラウンド電圧を基準としたnMOSトランジスタQ6の閾値電圧Vtが出力される。したがって、簡易な回路構成で、正確に、nMOSトランジスタQ1の閾値電圧Vtをモニタすることができる。
図7は、転送比変換回路、レベルシフト回路、VPCドライバ回路の構成を示している。転送比変換回路42は、オペアンプOP2を用いた反転増幅回路であり、入力にN1すなわち、図6におけるQ6の閾値電圧Vtが印加される。また、抵抗R1とR2の比は、CbとCs+Cbの比に等しく設定され、OP2の出力電圧V2は−(Cs+Cb)Vt/Cbとなる。したがって、情報電荷蓄積用キャパシタCsの容量および寄生容量Cbの影響を考慮した上で、最適な補償値を設定することができる。
本実施形態のセンス回路は、次のような処理を行って、センス回路を構成するMOSトランジスタの温度補償を行う。
次に、図8を用いて、VPCの生成過程を具体的に説明する。
図8は、上述したVPC生成回路における各回路の出力電圧の遷移を示した模式図である。本実施形態では、前述のようにCs=10fF、Cb=30/7(≒4.3)fFとなっている。Vtモニタ回路41では、基準温度50℃におけるQ6(これは、Q1のモニタトランジスタである)の閾値電圧Vtが0.09V、0℃と100℃における温度依存性による変化が、±0.03VというQ6の閾値電圧Vtの温度依存性がモニタ出力される。この電圧が、転送比変換回路42で反転して10/3倍され−0.3±0.1Vとなる。
次に、図9を用いて、温度補償が実行されている場合のセンス回路の動作波形について説明する。なお、図中、縦軸は、電圧を、横軸は時間を示している。
図10から図18を用いて、本発明に係る第2の実施形態について説明する。なお、本実施形態では、半導体装置として、階層型ビット線構成のDRAMを例に説明する。
図10は、本発明の温度補償型センス回路を含んだDRAMメモリセルアレイの一部分の回路を示す図である。図に示すように、同回路は、ワード線WLと、ビット線BLと、その交点に配置されるメモリセル1と、温度補償型センス回路20と、グローバルビット線GBLと、グローバルビット線センス回路3から構成されている。なお、第1の実施形態と同一の符号を付す構成要素については、同一の機能を有することから、その詳細な説明は、省略する。
次に、図11から図13を用いて、温度変化による温度補償回路の作用について説明する。
図11は、温度Tが0℃の場合を示している。ここで、温度T=50℃を基準温度とすると、この例では、nMOSトランジスタQ1の閾値電圧Vtが30mV上昇する。このとき、電圧VSSAは、後述するVSSA生成回路によって、−0.03Vに設定される。電圧VSSAが、−0.03Vシフトしたことにより、ビット線から見たnMOSトランジスタQ1の閾値電圧Vtは、−0.03V、すなわち、30mV下がるため、nMOSトランジスタQ1の閾値電圧Vtの温度依存性による上昇分30mVをキャンセルすることができる。従って、nMOSトランジスタQ1の閾値電圧Vtの製造バラツキによる分布の許容範囲は温度補償のない図19の場合に比べて広くすることができる。
図14を用いて、温度補償回路(VSSA生成回路)の構成について、説明する。
図14に示すように、温度補償回路(VSSA生成回路)は、Vtモニタ回路51と、反転&レベルシフト回路52と、VSSRドライバ回路53と、出力切替回路54と、シフト量設定回路55とから構成されている。
図15は、nMOSトランジスタQ1の閾値電圧VtをモニタするVtモニタ回路の例を示す。
ここで、VDLは、正の内部定電圧電源電位を、VELは、負の内部定電位電源電位を示している。また、nMOSトランジスタQ6はnMOSトランジスタQ1の閾値電圧をモニタするためにnMOSトランジスタQ1と概略同じサイズで形成されている。nMOSトランジスタQ6のソースとVELの間には、閾値電圧を定義するための一定の電流Ibiasを流す電流源が接続されている。オペアンプOP1は、この電流を流している状態でnMOSトランジスタQ6のソース電位がグラウンド電位0VになるようにnMOSトランジスタQ6のゲート電位を制御するため、出力ノードN1にグラウンド電圧を基準としたnMOSトランジスタQ6の閾値電圧Vtが出力される。したがって、簡易な回路構成で、正確に、nMOSトランジスタQ1の閾値電圧Vtをモニタすることができる。
図16は、反転&レベルシフト回路、VSSRドライバ回路、出力切替回路の構成を示している。反転&レベルシフト回路52は、オペアンプOP2を用いた反転増幅回路であり、入力にN1すなわち、図15におけるQ6の閾値電圧Vtが印加され、通常グランドとされる端子にはシフト電圧としてシフト量設定回路55の出力電圧Vsが印加される。また、レベルシフト回路の抵抗は、R1=R2とし、増幅率は、−1に設定されているため、OP2の出力電圧V2は、−Vt+2Vsとなる。
本実施形態のセンス回路は、次のような処理を行って、センス回路を構成するMOSトランジスタの温度補償を行う。
次に、図17を用いて、VSSRの生成過程を具体的に説明する。
図17は、上述したVSSA生成回路における各回路の出力電圧の遷移を示した模式図である。Vtモニタ回路51では、基準温度50℃におけるQ6の閾値電圧Vtが0.09V、0℃と100℃における温度依存性による変化が、±0.03VというQ6の閾値電圧Vtの温度依存性がモニタ出力される。
次に、図18を用いて、温度補償が実行されている場合のセンス回路の動作波形について説明する。なお、図中、縦軸は、電圧を、横軸は時間を示している。
2・・・温度補償型センス回路
3・・・グローバルビット線センス回路
41、51・・・Vtモニタ回路
42・・・転送比変換回路
43・・・レベルシフト回路
44・・・VPCドライバ回路
45、55・・・シフト量設定回路
52・・・反転&レベルシフト回路
53・・・VSSRドライバ回路
54・・・出力切替回路
Claims (20)
- データを増幅すべくデータ信号の信号線がゲートに接続され、ドレインが出力線に接続されたセンシングトランジスタと、前記信号線に接続され、前記信号線に前記データ信号が伝達される前に、前記信号線を所定の電位へ制御する制御トランジスタと、で構成されたセンスアンプと、
前記制御トランジスタ又は前記センシングトランジスタのソースに接続される内部電源回路と、
前記内部電源回路の出力電圧を制御して前記センシングトランジスタの温度依存性を補償する温度補償回路と、を備えたことを特徴とする半導体装置。 - 少なくとも前記センシングトランジスタと前記温度補償回路は、電界効果トランジスタで構成される、ことを特徴とする請求項1に記載の半導体装置。
- 前記内部電源回路の出力が、前記制御トランジスタのソースに接続される、ことを特徴とする請求項1に記載の半導体装置。
- 前記内部電源回路の出力が、前記センシングトランジスタのソースに接続される、ことを特徴とする請求項1に記載の半導体装置。
- 更に、前記信号線に接続されるメモリセルを有し、
前記メモリセルがアクセスされることによって、前記データ信号の一部の電荷が前記信号線に伝達される、ことを特徴とする請求項1に記載の半導体装置。 - 前記メモリセルは、情報電荷蓄積用コンデンサと、該コンデンサを選択する選択用トランジスタから構成される、ことを特徴とする請求項5に記載の半導体装置。
- 前記所定の電位は、前記メモリセルがアクセスされることによって、前記メモリセルの情報に関わらず、前記信号線が前記所定の電位から一方向に遷移する電位に設定される、ことを特徴とする請求項6に記載の半導体装置。
- 前記温度補償回路が、
センス回路を構成する前記センシングトランジスタの閾値電圧値をモニタするモニタ回路と、
前記情報電荷蓄積用コンデンサの容量と前記信号線の寄生容量とから定まる転送比によって、前記モニタした前記センシングトランジスタの閾値電圧値を変換する変換回路と、
基準温度において、該変換された電圧値を前記内部電源回路の出力電圧として予め設定された電圧となるように、レベルシフトするレベルシフト回路と、
該レベルシフトされた電圧値に電流供給能力を付加し、内部電源回路の出力電圧として供給するドライバ回路と、
を備えたことを特徴とする請求項7に記載の半導体装置。 - 更に、前記ドライバ回路の後段に、前記センシングトランジスタのソース電位として予め設定した電位をビット線の読み出し信号電圧が発生した後、一定の遅延時間が経過した後、グランド電位に切り替える出力切替回路を備えたことを特徴とする請求項8に記載の半導体装置。
- 前記モニタ回路が、前記前記センシングトランジスタと略同サイズのモニタトランジスタと、差動増幅器とからなり、
該モニタトランジスタのドレインを電源に接続し、ソースに閾値電圧に相当する定電流源を接続するとともに、前記差動増幅器にソース電位を入力して、前記モニタトランジスタのソース電位が略ゼロボルトとなるように、前記差動増幅器の出力端に接続された前記モニタトランジスタのゲート電圧を調整することを特徴とする請求項8に記載の半導体装置。 - 前記データはメモリセルの情報、前記信号線は前記メモリセルのローカルビット線、前記センシングトランジスタは前記メモリセルの情報を最初に増幅する前記センスアンプ、前記センシングトランジスタのドレインに接続される前記出力線はグローバルビット線であり、
前記ローカルビット線と前記グローバルビット線により半導体装置が、階層型ビット線を構成する構造であることを特徴とする請求項5に記載の半導体装置。 - 複数の前記メモリセルとそれに対応する複数の前記センスアンプで、メモリセルアレイを構成し、
前記温度補償回路により制御された前記内部電源回路の出力が、前記ローカルビット線にそれぞれ接続される前記センスアンプに共通に接続される、ことを特徴とする請求項11に記載の半導体装置。 - 前記温度補償回路が半導体チップごとに搭載され、
前記半導体装置は、複数の前記半導体チップを搭載していることを特徴とする請求項1に記載の半導体装置。 - 情報を記憶する記憶素子と該素子を選択する選択用トランジスタから構成されるメモリセルと、
前記メモリセルに接続されたビット線と、
前記ビット線にゲートが接続され、ドレインが出力線に接続され、前記ビット線のデータを読み出す電界効果トランジスタで構成されたセンシングトランジスタと、前記ビット線に接続され、前記ビット線に前記メモリセルから情報が出力される前に、前記ビット線を所定電位に制御する制御トランジスタと、を含むセンスアンプと、
前記制御トランジスタ又は前記センシングトランジスタのソースに接続される内部電源回路と、
前記内部電源回路の出力電圧を制御して前記センシングトランジスタの温度依存性を補償する電界効果トランジスタで構成された温度補償回路と、を備えたことを特徴とする半導体装置。 - 温度補償された前記内部電源回路の出力が、前記制御トランジスタのソースに接続され、前記所定電位を制御する、ことを特徴とする請求項14に記載の半導体装置。
- 温度補償された前記内部電源回路の出力が、前記センシングトランジスタのソースに接続され、前記センシングトランジスタが動作する、ことを特徴とする請求項14に記載の半導体装置。
- 前記記憶素子は情報電荷蓄積用コンデンサからなり、
前記温度補償回路が、
前記センシングトランジスタの閾値電圧値をモニタするモニタ回路と、
前記情報電荷蓄積用コンデンサの容量と前記ビット線の寄生容量とから定まる転送比によって、前記モニタした前記センシングトランジスタの閾値電圧値を変換する変換回路と、
該変換された電圧値を、基準温度において前記内部電源回路の出力電圧として予め設定された電圧となるように、レベルシフトするレベルシフト回路と、
該レベルシフトされた電圧値に電流供給能力を付加し、内部電源回路の出力電圧として供給するドライバ回路と、を備えたことを特徴とする請求項14に記載の半導体装置。 - 前記モニタ回路が、前記センシングトランジスタと略同サイズのモニタトランジスタと、差動増幅器とからなり、
該モニタトランジスタのドレインを電源に接続し、ソースに閾値電圧に相当する定電流源を接続するとともに、前記差動増幅器にソース電位を入力して、前記モニタトランジスタのソース電位が略ゼロボルトとなるように、前記差動増幅器の出力端に接続された前記モニタトランジスタのゲート電圧を調整することを特徴とする請求項17に記載の半導体装置。 - 複数の前記メモリセルとそれに対応する複数の前記センスアンプで、メモリセルアレイを構成し、
前記データはメモリセルの情報、前記信号線は前記メモリセルのローカルビット線、前記センシングトランジスタは前記メモリセルの情報を最初に増幅する前記センスアンプ、前記センシングトランジスタのドレインに接続される前記出力線はグローバルビット線であり、
前記ローカルビット線と前記グローバルビット線により、階層型ビット線を構成し、
前記温度補償回路により制御された前記内部電源回路の出力が、前記ローカルビット線にそれぞれ接続される前記センスアンプに共通に接続される、ことを特徴とする請求項14に記載の半導体装置。 - 情報電荷蓄積用コンデンサと、該コンデンサを選択する選択用トランジスタから構成されるメモリセルと、
前記メモリセルに接続されたビット線と、
前記ビット線にゲートが接続され、ドレインが出力線に接続され、前記ビット線のデータを読み出す電界効果トランジスタで構成されたシングルエンド型のセンスアンプであるセンシングトランジスタと、前記ビット線に接続され、前記ビット線に前記メモリセルから前記データが出力される前に、前記ビット線を所定電位に制御する制御トランジスタとを含むセンスアンプと、
前記センスアンプの電源に接続される内部電源回路と、
前記内部電源回路の出力電圧を制御して前記センシングトランジスタの温度依存性を補償する電界効果トランジスタで構成された温度補償回路と、を備え、
前記出力電圧によって、前記ビット線の前記所定電圧または、前記センシングトランジスタのソース電圧が制御される、ことを特徴とする半導体装置。
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