WO2005124786A1 - 半導体メモリ - Google Patents

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WO2005124786A1
WO2005124786A1 PCT/JP2004/008741 JP2004008741W WO2005124786A1 WO 2005124786 A1 WO2005124786 A1 WO 2005124786A1 JP 2004008741 W JP2004008741 W JP 2004008741W WO 2005124786 A1 WO2005124786 A1 WO 2005124786A1
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WO
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precharge voltage
precharge
temperature
semiconductor memory
ambient temperature
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PCT/JP2004/008741
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Inventor
Koichi Nishimura
Shinichiro Ikemasu
Original Assignee
Fujitsu Limited
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    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4068—Voltage or leakage in refresh operations

Definitions

  • the present invention relates to a technique for reducing power consumption of a semiconductor memory having dynamic memory cells that need to be refreshed periodically.
  • DRAM dynamic RAM
  • SRAM static RAM
  • DRAM unlike SRAM, requires a periodic refresh operation to hold the data written in the memory cells. For this reason, when DRAM is used as a work memory of a mobile terminal, power is consumed only by retaining data even when the mobile terminal is not used, and the battery is consumed.
  • a complementary bit line voltage is changed to a power supply voltage 1Z2 ( (between "1 data” and "0 data”). This reduces the power required for precharge operation after refresh, thereby reducing power during standby.
  • the read speed of the memory cell storing "1 data” can be made the same as that of the memory cell storing "0 data”.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2003-173679
  • the condition under which data is lost due to leak differs between the case where "1 data” is stored in the memory cell and the case where "0 data” is stored in the memory cell.
  • the main leak component is the junction leak current of the memory cell for "1 data” and the leak current through the capacitor insulating film of the memory cell for "0 data".
  • Junction leakage current has temperature dependence, and the higher the temperature, the greater the amount of leakage.
  • the leakage current via the capacitor insulating film has no temperature dependency. That is, the amount of leak does not increase even at a high temperature.
  • the data retention time of the memory cell is the worst at high temperatures (when storing "1 data") at which the junction leak current increases.
  • the refresh cycle needs to be shortened, and the standby current increases.
  • An object of the present invention is to reduce the power consumption of a semiconductor memory having dynamic memory cells.
  • an object of the present invention is to increase the data retention time of a memory cell at a high temperature to lengthen a refresh cycle and reduce a standby current.
  • the precharge voltage generation circuit outputs the first precharge voltage when the ambient temperature is equal to or lower than the boundary temperature, and the ambient temperature is higher than the boundary temperature. Output the second precharge voltage when That is, the precharge voltage generation circuit outputs one of two types of precharge voltages according to the ambient temperature. By minimizing the type of precharge voltage to be switched according to the ambient temperature, switching control is facilitated, and an increase in circuit scale can be prevented.
  • the sense amplifier changes the voltage of the bit line to the power supply voltage VII or the ground voltage by an amplification operation.
  • the first and second precharge voltages output by the precharge voltage generation circuit are VIIZ2 and lower voltages than VIIZ2, respectively.
  • the sense amplifier changes the voltage of the bit line to the power supply voltage VII or the ground voltage by an amplification operation.
  • the first and second precharge voltages output by the precharge voltage generation circuit are higher than VIIZ2 and VIIZ2, respectively.
  • the precharge voltage increases at low temperatures, the read margin for “1 data” decreases, and the read margin for “0 data” increases.
  • the data retention time (worst value) at low temperatures can be lengthened, resulting in reduced refresh frequency and reduced standby current.
  • the precharge voltage generation circuit can generate a precharge voltage that continuously changes according to a change in ambient temperature.
  • a temperature sensor that outputs an analog value according to an ambient temperature is formed in a semiconductor memory.
  • the precharge voltage generation circuit outputs a precharge voltage corresponding to an analog value output from the temperature sensor.
  • the precharge voltage generation circuit sets the precharge voltage higher as the ambient temperature is lower, and sets the precharge voltage lower as the ambient temperature is higher.
  • the temperature sensor detects an ambient temperature and detects the temperature. Output as an output signal.
  • the precharge voltage generation circuit outputs one of the precharge voltages according to the temperature detection signal from which the temperature sensor power is also output.
  • FIG. 1 is a block diagram showing a first embodiment of a semiconductor memory of the present invention.
  • FIG. 2 is a circuit diagram showing details of a precharge voltage generation circuit shown in FIG. 1.
  • FIG. 3 is a circuit diagram showing details of a memory core shown in FIG. 1.
  • FIG. 4 is a waveform chart showing an operation of a memory core when reading “1 data” from a memory cell in the first embodiment.
  • FIG. 5 is a waveform chart showing an operation of a memory core when reading “0 data” from a memory cell in the first embodiment.
  • FIG. 6 is a waveform diagram showing a read operation of a memory core at a high temperature before the present invention.
  • FIG. 7 is an explanatory diagram showing a relationship between data retention time and temperature according to the first embodiment.
  • FIG. 8 is a block diagram showing a second embodiment of the semiconductor memory of the present invention.
  • FIG. 9 is a block diagram showing details of a precharge voltage generation circuit 24A shown in FIG. 8.
  • FIG. 10 is an explanatory diagram showing a relationship between data retention time and temperature in the second embodiment.
  • FIG. 13 is a block diagram showing a fourth embodiment of the semiconductor memory of the present invention.
  • FIG. 1 shows a first embodiment of the semiconductor memory of the present invention.
  • This semiconductor memory is formed as a dynamic RAM chip (hereinafter referred to as DRAM) on a silicon substrate using a CMOS process.
  • DRAM dynamic RAM chip
  • the DRAM is used, for example, as a work memory mounted on a mobile device such as a mobile phone.
  • the DRAM includes a command decoder 10, a refresh control circuit 12, a refresh address counter 14, a core control circuit 16, a sense amplifier control circuit 18, a precharge control circuit 20, a temperature sensor 22, a precharge voltage generation circuit 24, and an address input circuit. 26, a data input / output circuit 28, an address switching circuit 30, and a memory core 32.
  • FIG. 1 shows only the main signals necessary for the description of the present invention.
  • the refresh control circuit 12 outputs an internal refresh control signal IREFZ in response to the refresh control signal REFZ.
  • the refresh address counter 14 operates when the DRAM is in the auto-refresh mode and the self-refresh mode.
  • the self-refresh mode is an operation mode in which only a refresh operation is periodically performed.
  • the refresh address counter 14 receives the internal refresh control signal IREFZ or the built-in refresh The counter performs a count operation in response to the refresh request signal output from the timer, and sequentially generates a refresh address signal REFAD.
  • the core control circuit 16 outputs a row timing signal RASZ, a word timing signal TWZ, etc., when any of the read control signal RDZ, the write control signal WRZ, and the internal refresh control signal IREFZ is received.
  • the row timing signal RASZ is a basic timing signal for operating the memory core 30.
  • the word timing signal TWZ is a timing signal that determines an activation period of the word line WL.
  • the sense amplifier control circuit 18 In order to operate the sense amplifier SA in the area indicated by the internal row address signal IRAD, the sense amplifier control circuit 18 synchronizes with the row timing signal RASZ and activates the sense amplifier activation signal PSA corresponding to that area. Activate the NSA.
  • the precharge control circuit 20 sets the precharge signal PREZ corresponding to the area to a low level in synchronization with the row timing signal RASZ in order to stop the operation of the precharge circuit PRE in the area indicated by the internal row address signal IRAD. Deactivate.
  • the temperature sensor 22 detects a DRAM chip temperature (ambient temperature), and outputs a temperature detection signal TEMP according to the detected temperature. Specifically, the temperature detection signal TEMP is set to a high level when the ambient temperature is lower than a preset boundary temperature BT1 (see FIG. 7; for example, 40 ° C), and the ambient temperature is higher than the boundary temperature BT1. Sometimes set to low level.
  • a preset boundary temperature BT1 see FIG. 7; for example, 40 ° C
  • the precharge voltage generation circuit 24 sets the precharge voltage VPR to half the internal power supply voltage VII (VIIZ2) when the temperature detection signal TEMP is at a high level, and sets the precharge voltage VPR at a low level when the temperature detection signal TEMP is at a low level. Set the charge voltage VPR to a value lower than VII / 2.
  • the precharge voltage VPR is used as a reset voltage (equalize voltage) for the bit lines BL and / BL during non-access of the memory cell MC.
  • the internal power supply voltage VII is generated by stepping down an external power supply voltage VDD supplied from outside the DRAM via a power supply terminal by an internal power supply voltage generation circuit (not shown).
  • the address input circuit 26 receives the address signal AD to which the address terminal power is also supplied, and outputs the received signal as a row address signal RAD and a column address signal CAD.
  • the row address signal RAD selects the word line WL and the sense amplifier SA in the read operation, the write operation, and the refresh operation, and also activates the precharge circuit for deactivating. Supplied to select the circuit PRE.
  • the column address signal CAD is supplied to select the bit lines BL and ZBL in read and write operations.
  • the data input / output circuit 28 outputs read data transferred from the memory core 32 via the common data bus CDB to the external terminal DQ during a read operation.
  • the data input / output circuit 28 receives write data via the external terminal DQ and transfers the received data to the memory core 32 via the common data bus CDB during a write operation.
  • the address switching circuit 30 outputs the row address signal RAD as the internal row address signal IRAD when performing a read operation, a write operation, or a refresh operation in response to a refresh command from outside the DRAM.
  • the address switching circuit 30 outputs the refresh address signal REFAD as the internal row address signal IRAD when performing a refresh operation during the auto-refresh mode or the self-refresh mode. That is, in the read operation, the write operation, and the refresh operation in response to the refresh command, the row address signal RAD supplied from the external power supply is selected. Address signal REFAD is selected.
  • the memory core 32 includes a memory array ARY, a row decoder RDEC, a column decoder CDEC, a sense amplifier SA, a precharge circuit PRE, a sense buffer SB, and a write amplifier WA.
  • the memory array ARY includes a plurality of volatile memory cells MC (dynamic memory cells) arranged in a matrix, and a plurality of word lines WL and a plurality of bit line pairs BL and ZBL connected to the memory cells MC. Have.
  • the memory cell MC has a capacitor for holding data as electric charge, and a transfer transistor arranged between the capacitor and the bit line BL (or ZBL). The gate of the transfer transistor is connected to the word line WL.
  • the row decoder RDEC has a main word decoder and a sub word decoder (not shown).
  • the main word decoder selects one of the main word lines according to the internal row address signal IRAD.
  • the sub-word decoder selects one of the four word lines WL corresponding to the activated main word line according to the internal row address signal IRAD.
  • the column decoder CDEC generates bit lines BL and / B according to the column address signal CAD. Outputs a column line signal that turns on a column switch (not shown) that connects L to local data bus lines LDB and ZLDB.
  • the sense amplifier SA is activated when the sense amplifier activation signals PSA and NSA are at low and high levels, respectively.
  • the precharge circuit PRE is activated while the precharge signal PREZ is at a high level, and supplies a precharge voltage VPR to the bit lines BL and ZBL.
  • the sense buffer unit SB amplifies the signal amount of the read data on the local data bus lines LDB and ZLDB during a read operation, and outputs the amplified signal to the common data bus CDB.
  • the write amplifier section WA amplifies the signal amount of write data on the common data bus CDB during a write operation and outputs the amplified signal to the local data bus lines LDB and ZLDB.
  • FIG. 2 shows details of the precharge voltage generation circuit 24 shown in FIG.
  • the precharge voltage generation circuit 24 has a reference voltage generation unit 34, a switch unit 36, and a precharge voltage generation unit 38.
  • the precharge voltage VPR is set between the reference voltages V3 and V4 when the temperature detection signal TEMP is at a high level (when the ambient temperature is low).
  • the detection signal TEMP is low (when the ambient temperature is high)
  • it is set between the reference voltage VI and V2. That is, the precharge voltage VPR is lower when the ambient temperature is low than when the ambient temperature is low.
  • FIG. 3 shows details of the memory core 32 shown in FIG.
  • the precharge circuit PRE consists of a pair of nMOS transistors for connecting the complementary bit lines BL and / BL to the precharge voltage line VPR, respectively, and an nMOS transistor for connecting the bit lines BL and ZBL to each other. Being done.
  • the gate of the nMOS transistor of the precharge circuit PRE receives the precharge signal PREZ.
  • the precharge circuit PRE supplies the precharge voltage VPR to the bit lines BL and ZBL and equalizes the bit lines BL and / BL while receiving the high-level precharge signal PREZ.
  • the column switch CSW includes an nMOS transistor connecting the bit line BL and the local data bus line LDB, and an nMOS transistor connecting the bit line / BL and the local data bus line / LDB. .
  • the gate of each nMOS transistor receives a column line signal CL generated by a column decoder CDEC.
  • the read data signals on the bit lines BL and / BL amplified by the sense amplifier SA are transmitted to the local data bus lines LDB and ZLDB via the column switch CSW.
  • the write data signal supplied via one data data line LDB, ZLDB is written to the memory cell MC via the bit lines BL, / BL.
  • FIG. 4 shows the operation of the memory core 32 when reading “1 data” from the memory cell MC in the first embodiment.
  • the precharge voltage VPR is set to VIIZ2 when the ambient temperature is equal to or lower than the boundary temperature BT1 (for example, 40 ° C), and is set lower than the VIIZ2 by VP when the ambient temperature exceeds the boundary temperature BT1, that is, when the temperature is high.
  • the thick line in the figure indicates the cell voltage STR of the memory cell MC that performs the read operation.
  • the precharge signal PREZ corresponding to the area including the memory cell MC to be accessed is deactivated to a low level.
  • the precharge operation of the bit lines BL and ZBL stops (Fig. 4 (a)).
  • the word line WL is activated, and the memory cell MC power “1 data” is read to, for example, the bit line BL. Since the bit line ZBL is held at the precharge voltage VPR, a voltage difference occurs between the bit lines BL and ZBL (FIG. 4 (b)).
  • the activation overvoltage of the word line WL is not limited to the external power supply voltage VDD. For example, a boosted voltage obtained by boosting the external power supply voltage VDD may be used.
  • the sense amplifier SA amplifies a voltage difference between the bit line BL and a precharge voltage VPR (voltage of the bit line ZBL; reference voltage).
  • VPR voltage of the bit line ZBL; reference voltage
  • the voltages of the bit lines BL and ZBL change to the internal power supply voltage VII and the ground voltage VSS, respectively (FIG. 4 (c)).
  • the cell voltage STR of the memory cell MC drops temporarily when the memory cell MC is connected to the bit line BL, but rises to the internal power supply voltage VII by the amplification operation of the sense amplifier SA. That is, "1 data” is written back to the memory cell MC (FIG. 4 (d)).
  • the precharge voltage VPR is set to VIIZ2-VP to increase the data retention time of "1 data” at high temperatures. . Therefore, the read margin of "0 data" when the ambient temperature is higher than the boundary temperature BT1 is smaller than when the ambient temperature is lower than the boundary temperature BT1.
  • the data retention time (worst value) at high temperatures can be reduced by allocating the reduced read margin for "0 data” and the increased read margin for "1 data”. improves.
  • FIG. 6 shows a read operation of the memory core at a high temperature before the present invention. Detailed descriptions of the same operations as those in FIG. 4 are omitted.
  • the waveforms of the precharge signal PREZ, word line WL, and sense amplifier activation signals PSA and NSA are the same as in FIG.
  • the conventional precharge voltage VPR was constant (VIIZ2) regardless of the ambient temperature. For this reason, the read margin for "1 data” decreases at high temperatures when the cell voltage STR decreases due to the junction leak current (Fig. 6 (a)). On the other hand, the read margin of "0 data” has no temperature dependency, and therefore, the high temperature is equivalent to the low temperature. Therefore, at high temperatures The difference between the read margin for "1 data” and the read margin for "0 data” increases. As a result, the worst value of the data retention time becomes shorter due to a decrease in the read margin of "1 data” at a high temperature, and it is necessary to increase the refresh frequency.
  • FIG. 7 shows the relationship between the data retention time and the temperature of the DRAM of the first embodiment.
  • the thin solid line shows the characteristics when the precharge voltage VPR is VII / 2
  • the dashed line shows the characteristics when the precharge voltage VPR is VII / 2-VP.
  • the thick solid line indicates the data holding time (worst value) of the DRAM of the present invention
  • the thick broken line indicates the data holding time (worst value) of the conventional DRAM.
  • the precharge voltage VPR is set to VIIZ2-VP. Therefore, as shown by the thick arrow in the figure, the data retention time of "1 data” becomes longer and the data retention time of "0 data” becomes shorter. The data retention time is longer than the data retention time of “1 data.” Therefore, by applying the present invention, it is possible to extend the data retention time (worst value) indicating the performance of the DRAM. And the standby current can be reduced.
  • the precharge voltage VPR is changed from VIIZ2 to VIIZ2-VP. For this reason, the read margin of "1 data" can be increased, and the data retention time of "1 data” can be extended. As a result, the frequency of refreshing the memory cell MC can be reduced, and power consumption can be reduced. In particular, the current consumption (standby current) in the self-refresh mode (standby period) in which only the refresh operation is periodically executed can be reduced.
  • Ambient temperature can be accurately detected by incorporating the temperature sensor 22 in the DRAM. This As a result, the precharge voltage VPR can be generated with high accuracy, and the data retention time can be controlled with high accuracy according to the ambient temperature.
  • FIG. 8 shows a second embodiment of the semiconductor memory of the present invention.
  • This semiconductor memory is formed as a DRAM chip on a silicon substrate using a CMOS process.
  • the DRAM is used, for example, as a work memory mounted on a mobile device such as a mobile phone.
  • the DRAM has a temperature sensor 22A and a precharge voltage generation circuit 24A instead of the temperature sensor 22 and the precharge voltage generation circuit 24 of the first embodiment.
  • Other configurations are the same as those of the first embodiment.
  • Temperature sensor 22A outputs a 2-bit temperature detection signal TEMPI-0 according to the ambient temperature. That is, the temperature sensor 22A detects whether or not the temperature range (TP1-TP4 in FIG. 10) of the ambient temperature is included in the deviation, and transmits the detection result to the precharge voltage generation circuit 24A.
  • the precharge voltage generation circuit 24A generates one of three types of precharge voltage VPR according to the temperature detection signal TEMPI-0, and outputs the generated precharge voltage VPR (VPR1 to VPR4 in Fig. 10) to the precharge circuit PRE. To supply.
  • FIG. 9 shows details of the precharge voltage generation circuit 24A shown in FIG.
  • the precharge voltage generation circuit 24A includes a reference voltage generation unit 34A, a switch unit 36A, and a precharge voltage generation unit 38.
  • the reference voltage generator 34A has a plurality of high resistances connected in series between the internal power supply line VII and the ground line VSS.
  • the reference voltage V5—V10 is output from the connection node between the two adjacent resistors.
  • the switch unit 36A selects either the reference voltage V5 or V10 in accordance with the temperature detection signals TEMP1-0, and uses the selected voltage as the reference voltage RE FL, REFH (REFL ⁇ REFH). Supply 38.
  • the precharge voltage generation unit 38 determines whether any of the four types of precharge voltages VPR1-VPR4 (VPR1> VPR2> VPR3> VPR4), depending on the reference voltages REFL and REFH, is the precharge voltage VPR. Generate as The precharge voltage VPR is set lower as the ambient temperature increases, as in the first embodiment.
  • FIG. 10 shows the relationship between the data retention time and the temperature of the DRAM of the second embodiment.
  • the thick solid line indicates the data retention time (worst) of the DRAM of the present invention.
  • the precharge voltage VPR is changed from VPR1 to VPR2, VPR2 to VPR3, and VPR3 from VPR1 every time the ambient temperature rises and shifts to the temperature range TP1 to TP4, and exceeds the boundary temperature BT1, BT2, and BT3. It changes to VPR4 and gradually decreases. If the ambient temperature decreases, the opposite occurs.
  • FIG. 11 shows a third embodiment of the semiconductor memory of the present invention.
  • This semiconductor memory is formed as a DRAM chip on a silicon substrate using a CMOS process.
  • the DRAM is used, for example, as a work memory mounted on a mobile device such as a mobile phone.
  • the temperature sensor 22B outputs a temperature detection voltage VTEMP (analog value, temperature detection signal) according to the ambient temperature. That is, the temperature sensor 22A outputs the temperature detection voltage VTEMP that changes continuously according to the ambient temperature. The temperature detection voltage VTEMP increases as the ambient temperature increases.
  • VTEMP analog value, temperature detection signal
  • the precharge voltage generation circuit 24B receives, for example, the temperature detection voltage VTEMP at its gate, has a source connected to the internal power supply line VII, and outputs a precharge voltage VPR from its drain (not shown). have. Therefore, when the temperature detection voltage VTEMP rises (when the ambient temperature rises), the precharge voltage VPR falls, and when the temperature detection voltage VTEMP falls (when the ambient temperature falls), the precharge voltage VPR rises. . That is, in this embodiment, the precharge voltage VPR changes continuously according to the ambient temperature.
  • FIG. 12 shows the relationship between the data retention time and the temperature of the DRAM of the third embodiment.
  • the thick solid line indicates the data retention time (worst) of the DRAM of the present invention.
  • the precharge voltages VPR1 to VPR4 used in the second embodiment are shown. As shown in the figure, in this embodiment, the precharge voltage VPR changes continuously, so that the data retention time also changes continuously.
  • the same effects as in the first and second embodiments can be obtained. Furthermore, by generating the precharge voltage VPR according to the temperature detection voltage VTEMP that continuously changes according to the ambient temperature, the precharge voltage VPR can be continuously changed. As a result, the data retention time of the memory cell MC can be controlled with high accuracy according to the ambient temperature. Further, the precharge voltage generation circuit 24B can be easily configured using transistors and the like that do not form a large number of resistors as shown in FIG.
  • FIG. 13 shows a fourth embodiment of the semiconductor memory of the present invention.
  • This semiconductor memory is formed as a DRAM chip on a silicon substrate using a CMOS process.
  • the DRAM is used, for example, as a work memory mounted on a mobile device such as a mobile phone.
  • the DRAM has a temperature sensor 22C and a precharge voltage generation circuit 24C instead of the temperature sensor 22 and the precharge voltage generation circuit 24 of the first embodiment.
  • Other configurations are the same as those of the first embodiment.
  • the precharge voltage generation circuit 24C sets the precharge voltage VPR to VII Z2 when the ambient temperature is higher than the boundary temperature BT2 (for example, 10 ° C), and when the ambient temperature is lower than the boundary temperature BT2, that is, when the ambient temperature is low. Set the precharge voltage VPR to a higher voltage than VII, 2.
  • the precharge voltage VPR is set high at low temperatures.
  • the read margin for "1 data” decreases.
  • the read margin of "1 data” decreases due to the decrease of the cell voltage STR due to the junction leak current. Therefore, the difference between the read margin RM of "1 data" between the low temperature and the high temperature is small.
  • the memory cell MC Since these leak currents are extremely small, the read margin is originally sufficient. Therefore, even if the precharge voltage VPR is increased at a low temperature, the effect of a decrease in the read margin is small. As a result, by applying the present invention, the frequency of refresh can be reduced, and the standby current can be reduced.
  • FIG. 15 shows a fifth embodiment of the semiconductor memory of the present invention.
  • This semiconductor memory is formed as a DRAM chip on a silicon substrate using a CMOS process.
  • the DRAM is used, for example, as a work memory mounted on a mobile device such as a mobile phone.
  • the DRAM has a temperature terminal (external terminal) TTEMP for receiving a temperature detection signal TEMP instead of the temperature sensor 22 of the first embodiment.
  • TTEMP temperature terminal
  • the temperature detection signal TEMP is output from a temperature sensor built in a mobile terminal equipped with a DRAM.
  • the internal temperature detection signal TEMP is set to a high level when the ambient temperature is lower than the boundary temperature BT1 (for example, 40 ° C), and is set to a low level when the ambient temperature is higher than the boundary temperature BT1. Set to level.
  • FIG. 16 shows a sixth embodiment of the semiconductor memory of the present invention.
  • This semiconductor memory is formed as a pseudo static RAM chip (hereinafter referred to as pseudo SRAM) on a silicon substrate by using a CMOS process.
  • the pseudo SRAM is used for, for example, a work memory mounted on a mobile device such as a mobile phone.
  • the pseudo SRAM has a DRAM memory core, and has an SRAM interface.
  • the pseudo SRAM periodically performs a refresh operation inside the chip without receiving a refresh command from the outside, and retains data written in the memory cells.
  • the period during which no external access request (read command or write command) is received is the standby period, and the current consumption at that time is the standby current. That is, during the standby period, only the refresh operation is periodically performed, similarly to the DRAM self-refresh mode.
  • the pseudo SRAM includes a command decoder 10E, a refresh timer 12E, a refresh address counter 14, an arbiter 44, a core controller 16E, a sense amplifier controller 18, a precharge controller 20, a temperature sensor 22, and a precharge voltage generator. It has a circuit 24, an address input circuit 26, a data input / output circuit 28, an address switching circuit 30, and a memory core 32.
  • FIG. 1 shows only the main signals necessary for explaining the present invention.
  • the command decoder 10E receives a command signal CMD (for example, a chip enable signal ZCE, a write enable signal ZWE, an output enable signal ZOE, etc.) to which an external terminal power is also supplied.
  • the command decoder 10 outputs a read control signal RDZ for executing a read operation, a write control signal WRZ for executing a write operation, and the like in response to the received command signal CMD.
  • the refresh command occurs only inside the chip, without receiving it from outside.
  • the refresh timer 12E outputs a refresh request signal RREQ at a predetermined cycle.
  • the frequency of refresh can be reduced, and the standby current can be reduced.
  • the second to fifth embodiments described above have dealt with the cases where the present invention is applied to a DRAM.
  • the present invention is not limited to such an embodiment.
  • the temperature sensor 22A and the precharge voltage generation circuit 24A of the second embodiment, the temperature sensor 22B and the precharge voltage generation circuit 24B of the third embodiment, the temperature sensor 22C and the precharge voltage of the fourth embodiment may be respectively applied to a pseudo SRAM.
  • the refresh cycle can be lengthened, and power consumption and standby current can be reduced.

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Abstract

　プリチャージ電圧生成回路は、複数種のプリチャージ電圧のいずれかを周囲温度に応じて出力する。プリチャージ回路は、ダイナミックメモリセルの非アクセス中に、プリチャージ電圧をビット線に供給する。センスアンプは、ダイナミックメモリセルからビット線上に読み出されるデータ信号の電圧と供給されたプリチャージ電圧の差を増幅する。プリチャージ電圧を周囲温度に応じて変更することで、センスアンプの読み出しマージンを変えることができ、メモリセルのデータ保持時間のワースト値を改善できる。この結果、メモリセルのリフレッシュの頻度を下げることができ、消費電力およびスタンバイ電流を削減できる。

Description

明 細 書
半導体メモリ 技術分野
[0001] 本発明は、周期的にリフレッシュが必要なダイナミックメモリセルを有する半導体メモ リの消費電力を削減する技術に関する。
背景技術
[0002] 携帯電話等の携帯端末に必要なメモリ容量は、年々増力!]している。このような中、 ダイナミック RAM (以下、 DRAMと称す）力 従来のスタティック RAM (以下、 SRA Mと称す）に代わり、携帯端末のワークメモリとして使用されてきている。 DRAMは、メ モリセルを構成する素子数が SRAMに比べて少な!/、ため、チップサイズを小さくでき 、チップコストを SRAMより低くできる。
[0003] 一方、携帯端末に実装される半導体メモリは、バッテリーを長時間使用可能にする ために低消費電力であることが要求されている。 DRAMは、 SRAMと異なり、メモリ セルに書き込まれたデータを保持するために定期的にリフレッシュ動作が必要である 。このため、 DRAMを携帯端末のワークメモリとして使用する場合、携帯端末を使用 していない状態でもデータを保持しておくだけで電力が消費され、ノ ッテリーが消耗 してしまう。
[0004] 従来の DRAMは、例えば、特開 2003— 173679号公報等に開示されているように 、メモリセルの非アクセス中に、相補のビット線の電圧をセンスアンプの電源電圧の 1 Z2 ("lデータ"ど， 0データ"の間）にプリチャージしている。これにより、リフレッシュ後 のプリチャージ動作に必要な電力を減らせるため、スタンバイ中の電力は削減される 。また、相補のビット線の一方のプリチャージ電圧を参照電圧として使用することで、 " 1データ"を記憶しているメモリセルと" 0データ"を記憶しているメモリセルの読み出し 速度を同じにできる。
特許文献 1：特開 2003— 173679号公報
発明の開示
発明が解決しょうとする課題 [0005] メモリセルに" 1データ"が記憶されている場合と、 "0データ"が記憶されている場合 では、データがリークにより消失する条件が異なる。主なリーク成分は、 "1データ"の 場合、メモリセルのジャンクションリーク電流であり、 "0データ"の場合、メモリセルのキ ャパシタ絶縁膜を介したリーク電流である。ジャンクションリーク電流は、温度依存性 を有しており、高温ほどリーク量が増える。これに対して、キャパシタ絶縁膜を介したリ ーク電流は、温度依存性がない。すなわち、高温でもリーク量は増えない。
[0006] したがって、メモリセルのデータ保持時間は、ジャンクションリーク電流が増える高温 時 ("1データ"の記憶時）がワーストになる。データ保持時間が短くなると、リフレツシ ュ周期を短くする必要があり、スタンバイ電流は増加する。
本発明の目的は、ダイナミックメモリセルを有する半導体メモリの消費電力を削減す ることにある。特に、高温時のメモリセルのデータ保持時間を増加させることで、リフレ ッシュ周期を長くし、スタンバイ電流を削減することにある。
課題を解決するための手段
[0007] 本発明の第 1の形態では、プリチャージ電圧生成回路は、複数種のプリチャージ電 圧のいずれかを周囲温度に応じて出力する。プリチャージ回路は、ダイナミックメモリ セルの非アクセス中に、プリチャージ電圧生成回路から供給されるプリチャージ電圧 をビット線に供給する。センスアンプは、ダイナミックメモリセル力 ビット線上に読み 出されるデータ信号の電圧と供給されたプリチャージ電圧の差を増幅する。すなわち 、プリチャージ電圧は、参照電圧として使用される。プリチャージ電圧の変更により、 センスアンプが増幅するデータ信号の読み出しマージンを変えることができる。読み 出しマージンの向上により、メモリセルのデータ保持時間は延びる。一般に、 "1デー タ"を保持するメモリセルのデータ保持時間は、周囲温度が高くなるにしたがい短くな る。したがって、温度に応じてプリチャージ電圧を変更することで、 "1データ"のデー タ保持時間を長くできる。この結果、メモリセルのリフレッシュの頻度を下げることがで き、消費電力を削減できる。特に、リフレッシュ動作のみが周期的に実行されるスタン バイ期間のスタンバイ電流の削減効果が大きい。
[0008] 本発明の第 1の形態の好ましい例では、プリチャージ電圧生成回路は、周囲温度 が境界温度以下のときに第 1プリチャージ電圧を出力し、周囲温度が境界温度より高 いときに第 2プリチャージ電圧を出力する。すなわち、プリチャージ電圧生成回路は、 周囲温度に応じて 2種類のプリチャージ電圧のいずれかを出力する。周囲温度に応 じて切り替えるプリチャージ電圧の種類を最小限にすることで、切り替え制御が容易 になり、回路規模が増大することを防止できる。
[0009] 本発明の第 1の形態の好ましい例では、センスアンプは、増幅動作によりビット線の 電圧を電源電圧 VIIまたは接地電圧に変化させる。プリチャージ電圧生成回路が出 力する第 1および第 2プリチャージ電圧は、それぞれ VIIZ2および VIIZ2より低い電 圧である。上述したように、 "1デーダ 'を保持するメモリセルのデータ保持時間は、周 囲温度が高くなるにしたがい短くなる。高温時にプリチャージ電圧を低くし、 "1データ "の読み出しマージンを増加することで、データ保持時間のワースト値を長くできる。 この結果、リフレッシュの頻度が下がり、スタンノ ィ電流を削減できる。
[0010] 本発明の第 1の形態の好ましい例では、センスアンプは、増幅動作によりビット線の 電圧を電源電圧 VIIまたは接地電圧に変化させる。プリチャージ電圧生成回路が出 力する第 1および第 2プリチャージ電圧は、それぞれ VIIZ2より高い電圧および VII Z2である。すなわち、プリチャージ電圧は、低温時に高くなり、 "1デーダ 'の読み出 しマージンは減少し、 "0データ"の読み出しマージンは増加する。読み出しマージン が元々十分ある低温時の" 1データ"の読み出しマージンを、減少させ" 0データ"の 読み出しマージンに振り分けることで、低温時のデータ保持時間（ワースト値)を長く できる。この結果、リフレッシュの頻度が下がり、スタンバイ電流を削減できる。
[0011] 本発明の第 1の形態の好ましい例では、プリチャージ電圧生成回路は、周囲温度 の変化に応じて連続的に変化するプリチャージ電圧を生成可能である。例えば、半 導体メモリに周囲温度に応じたアナログ値を出力する温度センサが形成される。プリ チャージ電圧生成回路は、温度センサから出力されるアナログ値に応じたプリチヤ一 ジ電圧を出力する。プリチャージ電圧生成回路は、周囲温度が低いほどプリチャージ 電圧を高く設定し、周囲温度が高いほどプリチャージ電圧を低く設定する。プリチヤ ージ電圧を周囲温度に依存して連続的に変化させることで、データ保持時間を、周 囲温度に応じて高!、精度で制御できる。
[0012] 本発明の第 1の形態の好ましい例では、温度センサは、周囲温度を検出し、温度検 出信号として出力する。プリチャージ電圧生成回路は、温度センサ力も出力される温 度検出信号に応じてプリチャージ電圧のいずれかを出力する。温度センサを半導体 メモリに内蔵することで、周囲温度を正確に検出できる。この結果、プリチャージ電圧 を高 、精度で生成でき、データ保持時間を周囲温度に応じて高 、精度で制御できる
[0013] 本発明の第 1の形態の好ましい例では、プリチャージ電圧生成回路は、外部端子 で受信する周囲温度を示す温度検出信号に応じて複数種のプリチャージ電圧のい ずれかを出力する。例えば、温度センサが半導体メモリを搭載するシステムに内蔵さ れている場合、その温度センサの出力を利用してプリチャージ電圧を生成することで 、回路が冗長になることを防止でき、システムコストを削減できる。
図面の簡単な説明
[0014] [図 1]本発明の半導体メモリの第 1の実施形態を示すブロック図である。
[図 2]図 1に示したプリチャージ電圧生成回路の詳細を示す回路図である。
[図 3]図 1に示したメモリコアの詳細を示す回路図である。
[図 4]第 1の実施形態において、メモリセルから" 1データ"を読み出すときのメモリコア の動作を示す波形図である。
[図 5]第 1の実施形態において、メモリセルから" 0データ"を読み出すときのメモリコア の動作を示す波形図である。
[図 6]本発明前の高温時のメモリコアの読み出し動作を示す波形図である。
[図 7]第 1の実施形態のデータ保持時間と温度との関係を示す説明図である。
[図 8]本発明の半導体メモリの第 2の実施形態を示すブロック図である。
[図 9]図 8に示したプリチャージ電圧生成回路 24Aの詳細を示すブロック図である。
[図 10]第 2の実施形態のデータ保持時間と温度との関係を示す説明図である。
[図 11]本発明の半導体メモリの第 3の実施形態を示すブロック図である。
[図 12]第 3の実施形態のデータ保持時間と温度との関係を示す説明図である。
[図 13]本発明の半導体メモリの第 4の実施形態を示すブロック図である。
[図 14]第 4の実施形態において、メモリセルから" 1データ"を読み出すときのメモリコ ァの動作を示す波形図である。 [図 15]本発明の半導体メモリの第 5の実施形態を示すブロック図である。
[図 16]本発明の半導体メモリの第 5の実施形態を示すブロック図である。
発明を実施するための最良の形態
[0015] 以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を 示している。図に太線で示した信号線は、複数本で構成されている。また、太線が接 続されているブロックの一部は、複数の回路で構成されている。外部端子を介して供 給される信号には、端子名と同じ符号を使用する。また、信号が伝達される信号線に は、信号名と同じ符号を使用する。
[0016] 図 1は、本発明の半導体メモリの第 1の実施形態を示している。この半導体メモリは 、シリコン基板上に CMOSプロセスを使用してダイナミック RAMチップ（以下、 DRA Mと称す)として形成されている。 DRAMは、例えば、携帯電話等の携帯機器に搭 載されるワークメモリに使用される。
DRAMは、コマンドデコーダ 10、リフレッシュ制御回路 12、リフレッシュアドレスカウ ンタ 14、コア制御回路 16、センスアンプ制御回路 18、プリチャージ制御回路 20、温 度センサ 22、プリチャージ電圧生成回路 24、アドレス入力回路 26、データ入出力回 路 28、アドレス切替回路 30およびメモリコア 32を有している。なお、図 1では、本発 明の説明に必要な主要な信号のみを示して 、る。
[0017] コマンドデコーダ 10、外部端子力 供給されるコマンド信号 CMD (例えば、チップ セレクト信号 ZCS、ロウアドレスストローブ信号 ZRAS、コラムアドレスストローブ信号 ZCAS、書き込みィネーブル信号 ZWEなど）を受信する。コマンドデコーダ 10は、 受信したコマンド信号 CMDに応じて、読み出し動作を実行するための読み出し制御 信号 RDZ、書き込み動作を実行するための書き込み制御信号 WRZ、およびリフレツ シュ動作を実行するためのリフレッシュ制御信号 REFZ等を出力する。
[0018] リフレッシュ制御回路 12は、リフレッシュ制御信号 REFZに応答して内部リフレツシ ュ制御信号 IREFZを出力する。リフレッシュアドレスカウンタ 14は、 DRAMがオートリ フレッシュモードおよびセルフリフレッシュモードのときに動作する。セルフリフレツシ ュモードは、リフレッシュ動作のみが周期的に実行される動作モードである。リフレツ シュアドレスカウンタ 14は、内部リフレッシュ制御信号 IREFZまたは内蔵するリフレツ シュタイマから出力されるリフレッシュ要求信号に応答してカウント動作し、リフレツシ ユアドレス信号 REFADを順次生成する。
[0019] コア制御回路 16は、読み出し制御信号 RDZ、書き込み制御信号 WRZおよび内部 リフレッシュ制御信号 IREFZの 、ずれかを受けたときに、ロウタイミング信号 RASZ、 ワードタイミング信号 TWZ等を出力する。ロウタイミング信号 RASZは、メモリコア 30 を動作させるための基本タイミング信号である。ワードタイミング信号 TWZは、ワード 線 WLの活性化期間を決めるタイミング信号である。
[0020] センスアンプ制御回路 18は、内部ロウアドレス信号 IRADが示す領域のセンスアン プ SAを動作させるために、ロウタイミング信号 RASZに同期して、その領域に対応す るセンスアンプ活性ィ匕信号 PSA、 NSAを活性ィ匕する。プリチャージ制御回路 20は、 内部ロウアドレス信号 IRADが示す領域のプリチャージ回路 PREの動作を停止する ために、ロウタイミング信号 RASZに同期して、その領域に対応するプリチャージ信号 PREZを低レベルに非活性ィ匕する。
[0021] 温度センサ 22は、 DRAMのチップ温度 (周囲温度）を検出し、検出温度に応じて、 温度検出信号 TEMPを出力する。具体的には、温度検出信号 TEMPは、周囲温度 が予め設定された境界温度 BT1 (図 7参照；例えば、 40°C)より低いときに高レベル に設定され、周囲温度が境界温度 BT1より高いときに低レベルに設定される。
プリチャージ電圧生成回路 24は、温度検出信号 TEMPが高レベルのときにプリチ ヤージ電圧 VPRを内部電源電圧 VIIの半分 (VIIZ2)の値に設定し、温度検出信号 TEMPが低レベルのときに、プリチャージ電圧 VPRを VII/2より低い値に設定する 。ここで、プリチャージ電圧 VPRは、メモリセル MCの非アクセス中のビット線 BL、 /B Lのリセット電圧 (ィコライズ電圧）として使用される。
[0022] ここで、内部電源電圧 VIIは、電源端子を介して DRAMの外部から供給される外部 電源電圧 VDDを図示しない内部電源電圧生成回路で降圧することで生成される。 アドレス入力回路 26は、アドレス端子力も供給されるアドレス信号 ADを受信し、受 信した信号をロウアドレス信号 RADおよびコラムアドレス信号 CADとして出力する。 ロウアドレス信号 RADは、読み出し動作、書き込み動作およびリフレッシュ動作にお いてワード線 WLおよびセンスアンプ SAを選択するとともに、非活性ィ匕するプリチヤ ージ回路 PREを選択するために供給される。コラムアドレス信号 CADは、読み出し 動作および書き込み動作にお!、てビット線 BL、 ZBLを選択するために供給される。
[0023] データ入出力回路 28は、読み出し動作時に、メモリコア 32からコモンデータバス C DBを介して転送される読み出しデータを外部端子 DQに出力する。データ入出力回 路 28は、書き込み動作時に、書き込みデータを外部端子 DQを介して受信し、受信 したデータをコモンデータバス CDBを介してメモリコア 32に転送する。
アドレス切替回路 30は、読み出し動作、書き込み動作または DRAMの外部からの リフレッシュコマンドに応答してリフレッシュ動作を実行するときに、ロウアドレス信号 R ADを内部ロウアドレス信号 IRADとして出力する。アドレス切替回路 30は、オートリフ レッシュモード中またはセルフリフレッシュモード中にリフレッシュ動作を実行するとき に、リフレッシュアドレス信号 REFADを内部ロウアドレス信号 IRADとして出力する。 すなわち、読み出し動作、書き込み動作およびリフレッシュコマンドに応答するリフレ ッシュ動作では、外部力 供給されるロウアドレス信号 RADが選択され、オートリフレ ッシュモードおよびセルフリフレッシュモード中のリフレッシュ動作では、内部で生成さ れるリフレッシュアドレス信号 REFADが選択される。
[0024] メモリコア 32は、メモリアレイ ARY、ロウデコーダ RDEC、コラムデコーダ CDEC、セ ンスアンプ SA、プリチャージ回路 PRE、センスバッファ SBおよびライトアンプ WAを 有している。メモリアレイ ARYは、マトリックス状に配置された複数の揮発性のメモリセ ル MC (ダイナミックメモリセル）と、メモリセル MCに接続された複数のワード線 WLお よび複数のビット線対 BL、 ZBLとを有している。
[0025] メモリセル MCは、データを電荷として保持するためのキャパシタと、このキャパシタ とビット線 BL (または、 ZBL)との間に配置された転送トランジスタとを有している。転 送トランジスタのゲートは、ワード線 WLに接続されている。
ロウデコーダ RDECは、図示しな!ヽメインワードデコーダおよびサブワードデコーダ を有している。メインワードデコーダは、内部ロウアドレス信号 IRADに応じてメインヮ ード線のいずれかを選択する。サブワードデコーダは、活性化されたメインワード線 に対応する 4本のワード線 WLの一つを、内部ロウアドレス信号 IRADに応じて選択 する。コラムデコーダ CDECは、コラムアドレス信号 CADに応じて、ビット線 BL、 /B Lとローカルデータバス線 LDB、 ZLDBとをそれぞれ接続するコラムスィッチ（図示 せず)をオンさせるコラム線信号を出力する。
[0026] センスアンプ SAは、センスアンプ活性化信号 PSA、 NSAがそれぞれ低レベル、高 レベルの期間に活性ィ匕される。プリチャージ回路 PREは、プリチャージ信号 PREZが 高レベルの期間に活性ィ匕され、ビット線 BL、 ZBLにプリチャージ電圧 VPRを供給す る。
センスバッファ部 SBは、読み出し動作時にローカルデータバス線 LDB、 ZLDB上 の読み出しデータの信号量を増幅し、コモンデータバス CDBに出力する。ライトアン プ部 WAは、書き込み動作時にコモンデータバス CDB上の書き込みデータの信号 量を増幅し、ローカルデータバス線 LDB、 ZLDBに出力する。
[0027] 図 2は、図 1に示したプリチャージ電圧生成回路 24の詳細を示している。プリチヤ一 ジ電圧生成回路 24は、参照電圧生成部 34、スィッチ部 36およびプリチャージ電圧 生成部 38を有している。
参照電圧生成部 34は、内部電源線 VIIと接地線 VSSとの間に直列に接続された 複数の高抵抗を有している。互いに隣接する 2つの抵抗の接続ノードからは、それぞ れ参照電圧 VI— V4が出力される。スィッチ部 36は、 CMOS伝達ゲートと、これ等 C MOS伝達ゲートを制御するインバータを有している。スィッチ部 36は、温度検出信 号 TEMPが高レベルのとき参照電圧 V3、 V4を参照電圧 REFL、 REFHとしてプリ チャージ電圧生成部 38に供給し、温度検出信号 TEMPが低レベルのとき参照電圧 VI、 V2を参照電圧 REFL、 REFHとしてプリチャージ電圧生成部 38に供給する。
[0028] プリチャージ電圧生成部 38は、一対の差動増幅器 40 (カレントミラー）およびプッシ ュプル型の出力回路 42を有している。各差動増幅器 40は、参照電圧 REFLまたは R EFHと、出力回路 42からフィードバックされるプリチャージ電圧 VPRとを比較し、比 較結果に応じて、プリチャージ電圧線 VPRに高レベルまたは低レベルを出力する。 出力回路 42は、内部電源線 VIIと接地線 VSSとの間に直列に接続された pMOSトラ ンジスタおよび nMOSトランジスタで構成されて!、る。 pMOSトランジスタおよび nM OSトランジスタのソースは、内部電源線 VIIおよび接地線 VSSにそれぞれ接続され ている。参照電圧 REFLを受ける差動増幅器 40の出力は、 pMOSトランジスタのゲ ートに接続されている。参照電圧 REFHを受ける差動増幅器 40の出力は、 nMOSト ランジスタのゲートに接続されている。
[0029] プリチャージ電圧生成部 38の動作により、プリチャージ電圧 VPRは、温度検出信 号 TEMPが高レベルのとき（周囲温度が低いとき）、参照電圧 V3— V4の間に設定さ れ、温度検出信号 TEMPが低レベルのとき (周囲温度が高いとき）、参照電圧 VI— V2の間に設定される。すなわち、プリチャージ電圧 VPRは、周囲温度が低いときに 比べ周囲温度が低いときのほうが低くなる。
[0030] 図 3は、図 1に示したメモリコア 32の詳細を示している。プリチャージ回路 PREは、 相補のビット線 BL、 /BLをプリチャージ電圧線 VPRにそれぞれ接続するための一 対の nMOSトランジスタと、ビット線 BL、 ZBLを互いに接続するための nMOSトラン ジスタとで構成されて 、る。プリチャージ回路 PREの nMOSトランジスタのゲートは、 プリチャージ信号 PREZを受けている。プリチャージ回路 PREは、高レベルのプリチ ヤージ信号 PREZを受けている間、ビット線 BL、 ZBLにプリチャージ電圧 VPRを供 給するとともにビット線 BL、 /BLをィコライズする。
[0031] センスアンプ S Aは、入力と出力とが互いに接続された一対のラッチと、ラッチの電 源端子、接地端子をそれぞれ内部電源線 VIIおよび接地線 VSSに接続するために p MOSトランジスタおよび nMOSトランジスタを有している。各ラッチの入力（他方のラ ツチの出力でもある）は、ビット線 BLまたは/ BLに接続されている。 pMOSトランジス タおよび nMOSトランジスタのゲートは、センスアンプ活性化信号 PSA、 NSAの信号 線にそれぞれ接続されている。センスアンプ SAは、センスアンプ活性ィ匕信号 PSA、 NSAの活性ィ匕に同期して動作し、ビット線 BL、 ZBL上のデータの信号量を増幅す る。
[0032] コラムスィッチ CSWは、ビット線 BLとローカルデータバス線 LDBとを接続する nMO Sトランジスタと、ビット線/ BLとローカルデータバス線/ LDBとを接続する nMOSト ランジスタとで構成されている。各 nMOSトランジスタのゲートは、コラムデコーダ CD ECで生成されるコラム線信号 CLを受けている。読み出し動作時に、センスアンプ S Aで増幅されたビット線 BL、 /BL上の読み出しデータ信号は、コラムスィッチ CSW を介してローカルデータバス線 LDB、 ZLDBに伝達される。書き込み動作時に、口 一カルデータノ ス線 LDB、 ZLDBを介して供給される書き込みデータ信号は、ビット 線 BL、 /BLを介してメモリセル MCに書き込まれる。
[0033] 図 4は、第 1の実施形態において、メモリセル MCから" 1データ"を読み出すときのメ モリコア 32の動作を示している。なお、プリチャージ電圧 VPRは、周囲温度が境界温 度 BT1 (例えば、 40°C)以下のとき VIIZ2に設定され、周囲温度が境界温度 BT1を 超えるとき、すなわち高温時に VIIZ2より VPだけ低く設定されている。図中の太線 は、読み出し動作を実行するメモリセル MCのセル電圧 STRを示して ヽる。
[0034] まず、読み出しコマンドまたはリフレッシュコマンドが供給されると、コア制御回路 16 の制御により、アクセスするメモリセル MCを含む領域に対応するプリチャージ信号 P REZが低レベルに非活性ィ匕され、ビット線 BL、 ZBLのプリチャージ動作が停止する (図 4 (a) )。次に、ワード線 WLが活性化され、メモリセル MC力 " 1データ"が、例え ばビット線 BLに読み出される。ビット線 ZBLは、プリチャージ電圧 VPRに保持されて いるため、ビット線 BL、 ZBLに電圧差が生じる（図 4 (b) )。なお、ワード線 WLの活性 過電圧は、外部電源電圧 VDDに限定されない。例えば、外部電源電圧 VDDを昇 圧した昇圧電圧を使用してもよい。
[0035] この後、センスアンプ活性化信号 PSA、 NS Aが活性化され、センスアンプ SAが増 幅動作を開始する。センスアンプ SAは、ビット線 BLとプリチャージ電圧 VPR (ビット 線 ZBLの電圧;参照電圧）との電圧差を増幅する。この結果、ビット線 BL、 ZBLの 電圧は、内部電源電圧 VIIおよび接地電圧 VSSまでそれぞれ変化する（図 4 (c) )。メ モリセル MCのセル電圧 STRは、メモリセル MCがビット線 BLに接続されるときに一 時下がるが、センスアンプ SAの増幅動作により内部電源電圧 VIIまで上昇する。す なわち、メモリセル MCに" 1データ"が書き戻される（図 4 (d) )。
[0036] 次に、ワード線 WLが非活性ィ匕され、ビット線 BLとメモリセル MCとの接続が解除さ れる（図 4 (e) )。この後、センスアンプ活性ィ匕信号 PSA、 NSAが非活性ィ匕され、セン スアンプ SAは、増幅動作を停止する（図 4 (f) )。また、プリチャージ信号 PREZが活 性ィ匕され、ビット線 BL、 ZBLは、プリチャージ電圧 VPRに設定される（図 4 (g) )。
[0037] 周囲温度が境界温度 BT1より高いとき、すなわち、高温時、 "1データ"を保持して いるセル電圧 STRは、ジャンクションリーク電流により減少する（図 4 (h) )。このとき、 センスアンプ SAを差動増幅するときの参照電圧であるプリチャージ電圧 VPRは、低 温時に比べて下がっているため、 "1データ"の読み出しマージンは、 "0データ"の読 み出しマージンと同じ VIIZ2— VPになる（図 4 (i) )。余裕のある" 0データ"の読み出 しマージンの一部を、 "1データ"の読み出しマージンに割り振ることで、 "1データ"の 読み出しマージンは、相対的に増加する。したがって、データ保持時間のワースト値 を長くでき、リフレッシュ周期を長くできる。リフレッシュの頻度が低くなるため、消費電 力を削減できる。特に、スタンバイ電流を削減できる。この結果、本発明の DRAMを 搭載する携帯端末において、ノ ッテリーの消耗を抑えることができる。
[0038] 図 5は、第 1の実施形態において、メモリセル MCから" 0データ"を読み出すときのメ モリコア 32の動作を示している。図 4と同じ動作については、詳細な説明を省略する 。プリチャージ信号 PREZ、ワード線 WL、センスアンプ活性化信号 PSA、 NSAの波 形は、図 4と同じである。
周囲温度が境界温度 BT1より高いとき、すなわち、高温時にメモリセルが" 0データ "を保持している場合、セル電圧 STRの減少は、温度依存性のないキャパシタ絶縁 膜を介したリーク電流により減少する。一方、図 4に示したように、 "1データ"のデータ 保持時間を高温時に長くするために、周囲温度が境界温度 BT1より高いとき、プリチ ヤージ電圧 VPRは、 VIIZ2— VPに設定されている。このため、周囲温度が境界温度 BT1より高いときの" 0データ"の読み出しマージンは、周囲温度が境界温度 BT1以 下のときに比べ減少する。しかし、上述したように、 "0データ"の読み出しマージンの 減少分を、 "1データ"の読み出しマージンを増加分に割り振ることで、高温時のデー タ保持時間（ワースト値）は、従来に比べ向上する。
[0039] 図 6は、本発明前の高温時のメモリコアの読み出し動作を示している。図 4と同じ動 作については、詳細な説明を省略する。プリチャージ信号 PREZ、ワード線 WL、セン スアンプ活性ィ匕信号 PSA、 NSAの波形は、図 4と同じである。
従来のプリチャージ電圧 VPRは、周囲温度に関係なく一定 (VIIZ2)であった。こ のため、 "1データ"の読み出しマージンは、ジャンクションリーク電流によってセル電 圧 STRが低くなる高温時に低下する（図 6 (a) )。一方、 "0データ"の読み出しマージ ンは、温度依存性がないため、高温時も低温時と同等である。したがって、高温時に 、 "1データ"の読み出しマージンと、 "0データ"の読み出しマージンとの差が大きくな る。この結果、データ保持時間のワースト値は、高温時の" 1データ"の読み出しマー ジンの低下によって短くなり、リフレッシュの頻度を高くする必要があった。
[0040] 図 7は、第 1の実施形態の DRAMのデータ保持時間と温度との関係を示している。
細い実線は、プリチャージ電圧 VPRが VII/2のときの特性を示し、一点鎖線は、プリ チャージ電圧 VPRが VII/2-VPのときの特性を示している。太い実線は、本発明の DRAMのデータ保持時間（ワースト値）を示し、太い破線は、従来の DRAMのデー タ保持時間（ワースト値)を示して 、る。
[0041] この例では、プリチャージ電圧 VPRが VIIZ2のときの" 1データ"の特性ラインと、プ リチャージ電圧 VPRが VIIZ2— VPのときの" 0データ"の特性ラインとが交わる温度 力 境界温度 BT1に設定されている。
上述したように、周囲温度が境界温度 BT1より高いとき、プリチャージ電圧 VPRは、 VIIZ2— VPに設定される。このため、図に太い矢印で示したように、 "1データ"のデ ータ保持時間は長くなり、 "0デーダ 'のデータ保持時間は短くなる。しかし、高温状態 において、 "0データ"のデータ保持時間は、 "1データ"のデータ保持時間より長い。 このため、本発明の適用により、 DRAMの性能を示すデータ保持時間（ワースト値） を延ばすことができる。この結果、リフレッシュの頻度を下げ、スタンバイ電流を削減 できる。
[0042] 以上、第 1の実施形態では、周囲温度が境界温度 BT1を超えたときに、プリチヤ一 ジ電圧 VPRを VIIZ2から VIIZ2-VPに変更する。このため、 "1データ"の読み出し マージンを増加させ、 "1データ"のデータ保持時間を長くできる。この結果、メモリセ ル MCのリフレッシュの頻度を下げることができ、消費電力を削減できる。特に、リフレ ッシュ動作のみが周期的に実行されるセルフリフレッシュモード (スタンバイ期間）中 の消費電流 (スタンバイ電流）を削減できる。
[0043] 周囲温度に応じて 2種類のプリチャージ電圧 VPRのいずれかを生成することで、プ リチャージ生成回路 24の切り替え制御が容易になり、回路規模が増大することを防 止できる。この結果、 DRAMのチップサイズが増加することを防止できる。
温度センサを 22を DRAMに内蔵することで、周囲温度を正確に検出できる。この 結果、プリチャージ電圧 VPRを高い精度で生成でき、データ保持時間を、周囲温度 に応じて高!、精度で制御できる。
[0044] 図 8は、本発明の半導体メモリの第 2の実施形態を示している。第 1の実施形態と同 じ要素については、同じ符号を付し、詳細な説明は省略する。この半導体メモリは、 シリコン基板上に CMOSプロセスを使用して DRAMチップとして形成されている。 D RAMは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使用される。
DRAMは、第 1の実施形態の温度センサ 22およびプリチャージ電圧生成回路 24 の代わりに、温度センサ 22Aおよびプリチャージ電圧生成回路 24Aを有している。そ の他の構成は、第 1の実施形態と同じである。
[0045] 温度センサ 22Aは、周囲温度に応じて 2ビットの温度検出信号 TEMPI— 0を出力 する。すなわち、温度センサ 22Aは、周囲温度力 つの温度領域（図 10の TP1— TP 4)の 、ずれに含まれるか検出し、検出結果をプリチャージ電圧生成回路 24Aに伝え る。プリチャージ電圧生成回路 24Aは、温度検出信号 TEMPI— 0に応じて 3種類の プリチャージ電圧 VPRのいずれかを生成し、生成したプリチャージ電圧 VPR (図 10 の VPR1— VPR4)をプリチャージ回路 PREに供給する。
[0046] 図 9は、図 8に示したプリチャージ電圧生成回路 24Aの詳細を示している。プリチヤ ージ電圧生成回路 24Aは、参照電圧生成部 34A、スィッチ部 36Aおよびプリチヤ一 ジ電圧生成部 38を有して ヽる。
参照電圧生成部 34Aは、内部電源線 VIIと接地線 VSSとの間に直列に接続された 複数の高抵抗を有している。互いに隣接する 2つの抵抗の接続ノードからは、それぞ れ参照電圧 V5— V10が出力される。スィッチ部 36Aは、温度検出信号 TEMP1-0 に応じて参照電圧 V5— V10の ヽずれか 2つを選択し、選択した電圧を参照電圧 RE FL、 REFH (REFL < REFH)としてプリチャージ電圧生成部 38に供給する。
[0047] そして、プリチャージ電圧生成部 38は、参照電圧 REFL、 REFHに応じて、 4種類 のプリチャージ電圧 VPR1— VPR4 (VPR1 > VPR2 > VPR3 > VPR4)の!、ずれか をプリチャージ電圧 VPRとして生成する。プリチャージ電圧 VPRは、第 1の実施形態 と同様に、周囲温度が高いほど低く設定される。
図 10は、第 2の実施形態の DRAMのデータ保持時間と温度との関係を示している 。太い実線は、本発明の DRAMのデータ保持時間（ワースト）を示している。この例 では、周囲温度が上昇して温度領域 TP1— TP4に順次移行し、境界温度 BT1、 BT 2、 BT3を超える度に、プリチャージ電圧 VPRは、 VPR1から VPR2、 VPR2から VP R3、 VPR3から VPR4と変化し、徐々に下がっていく。周囲温度が下降する場合は、 逆の変化をする。
[0048] 以上、第 2の実施形態においても第 1の実施形態と同様の効果を得ることができる。
さらに、複数種のプリチャージ電圧 VPR1— VPR4を周囲温度に応じて切り替えるこ とで、データ保持時間をさらに長くでき、リフレッシュの頻度を下げることができる。 図 11は、本発明の半導体メモリの第 3の実施形態を示している。第 1の実施形態と 同じ要素については、同じ符号を付し、詳細な説明は省略する。この半導体メモリは 、シリコン基板上に CMOSプロセスを使用して DRAMチップとして形成されている。 DRAMは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使用される。
[0049] DRAMは、第 1の実施形態の温度センサ 22およびプリチャージ電圧生成回路 24 の代わりに、温度センサ 22Bおよびプリチャージ電圧生成回路 24Bを有している。そ の他の構成は、第 1の実施形態と同じである。
温度センサ 22Bは、周囲温度に応じた温度検出電圧 VTEMP (アナログ値、温度 検出信号)を出力する。すなわち、温度センサ 22Aは、周囲温度に応じて連続的に 変化する温度検出電圧 VTEMPを出力する。温度検出電圧 VTEMPは、周囲温度 が高いほど高くなる。
[0050] プリチャージ電圧生成回路 24Bは、例えば、温度検出電圧 VTEMPをゲートで受 け、ソースが内部電源線 VII〖こ接続され、ドレインからプリチャージ電圧 VPRを出力 する pMOSトランジスタ（図示せず）を有している。このため、温度検出電圧 VTEMP が上昇すると (周囲温度が高くなると）、プリチャージ電圧 VPRは下降し、温度検出電 圧 VTEMPが下降すると (周囲温度が低くなると）、プリチャージ電圧 VPRは上昇す る。すなわち、この実施形態では、プリチャージ電圧 VPRは、周囲温度に応じて連続 的に変化する。
[0051] 図 12は、第 3の実施形態の DRAMのデータ保持時間と温度との関係を示している 。太い実線は、本発明の DRAMのデータ保持時間（ワースト）を示している。また、参 考のため、第 2の実施形態で使用したプリチャージ電圧 VPR1— VPR4を示して 、る 。図に示すように、この実施形態では、プリチャージ電圧 VPRが連続的に変化するこ とで、データ保持時間も連続的に変化する。
[0052] 以上、第 3の実施形態においても第 1および第 2の実施形態と同様の効果を得るこ とができる。さらに、周囲温度に応じて連続的に変化する温度検出電圧 VTEMPに 応じてプリチャージ電圧 VPRを生成することで、プリチャージ電圧 VPRを連続的に変 ィ匕させることができる。この結果、メモリセル MCのデータ保持時間を、周囲温度に応 じて高い精度で制御できる。また、プリチャージ電圧生成回路 24Bを、図 9に示したよ うな多数の抵抗を形成することなぐトランジスタ等を用いて簡易に構成できる。
[0053] 図 13は、本発明の半導体メモリの第 4の実施形態を示している。第 1の実施形態と 同じ要素については、同じ符号を付し、詳細な説明は省略する。この半導体メモリは 、シリコン基板上に CMOSプロセスを使用して DRAMチップとして形成されている。 DRAMは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使用される。
DRAMは、第 1の実施形態の温度センサ 22およびプリチャージ電圧生成回路 24 の代わりに、温度センサ 22Cおよびプリチャージ電圧生成回路 24Cを有している。そ の他の構成は、第 1の実施形態と同じである。プリチャージ電圧生成回路 24Cは、周 囲温度が境界温度 BT2 (例えば、 10°C)より高いとき、プリチャージ電圧 VPRを VII Z2に設定し、周囲温度が境界温度 BT2より低いとき、すなわち低温時にプリチヤ一 ジ電圧 VPRを VII,2より高 ヽ電圧に設定する。
[0054] 図 14は、第 4の実施形態において、メモリセル MCから" 1データ"を読み出すときの メモリコア 32の動作を示している。図 4と同じ動作については、詳細な説明を省略す る。プリチャージ信号 PREZ、ワード線 WL、センスアンプ活性化信号 PSA、 NSAの 波形は、図 4と同じである。
この実施形態では、プリチャージ電圧 VPRは、低温時に高く設定される。低温時に プリチャージ電圧 VPRを高くすることで、 "1データ"の読み出しマージンは、減少す る。常温時および高温時には、 "1データ"の読み出しマージンは、ジャンクションリー ク電流によるセル電圧 STRの下降により減少する。したがって、低温時と高温時の" 1 データ"の読み出しマージン RMの差は、小さくなる。なお、低温時、メモリセル MCか らのリーク電流は、極めて小さいため、読み出しマージンは元々十分にある。このた め、低温時にプリチャージ電圧 VPRを上昇させても、読み出しマージンの低下の影 響は小さい。この結果、本発明の適用により、リフレッシュの頻度を下げることができ、 スタンバイ電流を削減できる。
[0055] 以上、第 4の実施形態においても第 1の実施形態と同様の効果を得ることができる。
すなわち、読み出しマージンが元々十分ある低温時の" 1データ"の読み出しマージ ンを減少させ、 "0データ"の読み出しマージンに振り分けることで、低温時のデータ 保持時間（ワースト値)を長くできる。この結果、リフレッシュの頻度が下がり、スタンバ ィ電流を削減できる。
[0056] 図 15は、本発明の半導体メモリの第 5の実施形態を示している。第 1の実施形態と 同じ要素については、同じ符号を付し、詳細な説明は省略する。この半導体メモリは 、シリコン基板上に CMOSプロセスを使用して DRAMチップとして形成されている。 DRAMは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使用される。
DRAMは、第 1の実施形態の温度センサ 22の代わりに、温度検出信号 TEMPを 受ける温度端子 (外部端子) TTEMPを有している。その他の構成は、第 1の実施形 態と同じである。温度検出信号 TEMPは、 DRAMを搭載する携帯端末に内蔵され る温度センサから出力される。内蔵温度検出信号 TEMPは、第 1の実施形態と同様 に、周囲温度が境界温度 BT1 (例えば、 40°C)より低いときに高レベルに設定され、 周囲温度が境界温度 BT1より高いときに低レベルに設定される。
[0057] この実施形態では、プリチャージ電圧生成回路 24は、温度端子 TTEMPを介して DRAMの外部力 供給される温度検出信号 TEMPを受ける。プリチャージ電圧生 成回路 24は、第 1の実施形態と同様に、温度検出信号 TEMPが高レベルのときに プリチャージ電圧 VPRを VIIZ2に設定し、温度検出信号 TEMPが低レベルのとき に、プリチャージ電圧 VPRを VII/2より低 、値に設定する。
[0058] 以上、第 5の実施形態においても第 1の実施形態と同様の効果を得ることができる。
さら〖こ、 DRAMを搭載する携帯端末に温度センサが内蔵されている場合、その温度 センサの出力を利用することで、回路が冗長になることを防止でき、システムコストを 削減できる。 図 16は、本発明の半導体メモリの第 6の実施形態を示している。第 1の実施形態と 同じ要素については、同じ符号を付し、詳細な説明は省略する。この半導体メモリは 、シリコン基板上に CMOSプロセスを使用して擬似スタティック RAMチップ（以下、 擬似 SRAMと称す）として形成されている。擬似 SRAMは、例えば、携帯電話等の 携帯機器に搭載されるワークメモリに使用される。
[0059] 擬似 SRAMは、 DRAMのメモリコアを有し、 SRAMのインタフェースを有している 。擬似 SRAMは、外部からリフレッシュコマンドを受けることなぐチップ内部で定期 的にリフレッシュ動作を実行し、メモリセルに書き込まれたデータを保持する。外部か らアクセス要求 (読み出しコマンドまたは書き込みコマンド）を受けていない期間がス タンバイ期間であり、そのときの消費電流がスタンバイ電流である。すなわち、スタン バイ期間中、 DRAMのセルフリフレッシュモードと同様に、リフレッシュ動作のみが周 期的に実行される。
[0060] 擬似 SRAMは、コマンドデコーダ 10E、リフレッシュタイマ 12E、リフレッシュアドレス カウンタ 14、裁定回路 44、コア制御回路 16E、センスアンプ制御回路 18、プリチヤ ージ制御回路 20、温度センサ 22、プリチャージ電圧生成回路 24、アドレス入力回路 26、データ入出力回路 28、アドレス切替回路 30およびメモリコア 32を有している。な お、図 1では、本発明の説明に必要な主要な信号のみを示している。
[0061] コマンドデコーダ 10Eは、外部端子力も供給されるコマンド信号 CMD (例えば、チ ップィネーブル信号 ZCE、書き込みィネーブル信号 ZWE、出カイネーブル信号 Z OEなど）を受信する。コマンドデコーダ 10は、受信したコマンド信号 CMDに応じて、 読み出し動作を実行するための読み出し制御信号 RDZおよび書き込み動作を実行 するための書き込み制御信号 WRZ等を出力する。擬似 SRAMでは、リフレッシュコ マンドは、外部から受けることなぐチップ内部のみで発生する。リフレッシュタイマ 12 E、所定の周期でリフレッシュ要求信号 RREQを出力する。
[0062] 裁定回路 44は、外部から供給される読み出しコマンドおよび書き込みコマンド (コマ ンド信号 CMD)と、内部で発生するリフレッシュコマンド（リフレッシュ要求信号 RREQ )のどちらを優先させるかを決め、読み出し制御信号 RDPZ、書き込み制御信号 WR PZおよびリフレッシュ制御信号 REFPZのいずれかをコア制御回路 16Eに出力する 。コア制御回路 16Eの機能は、内部リフレッシュ制御信号 IREFZの代わりにリフレツ シュ制御信号 REFPZを受ける点を除き、第 1の実施形態のコア制御回路 18と同じで ある。リフレッシュアドレスカウンタ 14は、リフレッシュ要求信号 RREQに応答してカウ ント動作し、リフレッシュアドレス信号 REFADを順次生成する。
[0063] 以上、第 6の実施形態においても第 1の実施形態と同様の効果を得ることができる。
すなわち、擬似 SRAMにおいても、本発明の適用により、リフレッシュの頻度を下げ ることができ、スタンバイ電流を削減できる。
なお、上述した第 2—第 5の実施形態では、本発明を DRAMに適用した例につい て述べた。本発明はカゝかる実施形態に限定されるものではない。例えば、第 2の実施 形態の温度センサ 22Aおよびプリチャージ電圧生成回路 24A、第 3の実施形態の 温度センサ 22Bおよびプリチャージ電圧生成回路 24B、第 4の実施形態の温度セン サ 22Cおよびプリチャージ電圧生成回路 24C、および第 5の実施形態の外部端子 T EMPを、それぞれ擬似 SRAMに適用してもよい。
[0064] 上述した実施形態では、本発明を DRAMチップまたは擬似 SRAMチップに適用 する例について述べた。本発明は力かる実施形態に限定されるものではない。例え ば、本発明をシステム LSIに搭載される DRAMコアまたは擬似 SRAMコアに適用し ても同様の効果を得ることができる。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例 は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱し ない範囲で変形可能であることは明らかである。
産業上の利用可能性
[0065] 本発明をダイナミックメモリセルを有する半導体メモリに適用することで、リフレッシュ 周期を長くすることができ、消費電力およびスタンバイ電流を削減することができる。

Claims

請求の範囲
[1] ダイナミックメモリセルと、
前記ダイナミックメモリセルに接続されるビット線と、
複数種のプリチャージ電圧のいずれかを周囲温度に応じて出力するプリチャージ 電圧生成回路と、
前記ダイナミックメモリセルの非アクセス中に、前記プリチャージ電圧生成回路から 供給されるプリチャージ電圧をビット線に供給するプリチャージ回路と、
前記ダイナミックメモリセル力 前記ビット線上に読み出されるデータ信号の電圧と 供給されたプリチャージ電圧の差を増幅するセンスアンプとを備えていることを特徴と する半導体メモリ。
[2] 請求項 1記載の半導体メモリにおいて、
前記プリチャージ電圧生成回路は、 2種類のプリチャージ電圧 (第 1プリチャージ電 圧および第 2プリチャージ電圧)を生成可能であり、周囲温度が境界温度以下のとき に第 1プリチャージ電圧を出力し、周囲温度が前記境界温度より高いときに第 2プリ チャージ電圧を出力することを特徴とする半導体メモリ。
[3] 請求項 2記載の半導体メモリにおいて、
前記センスアンプは、増幅動作により前記ビット線の電圧を電源電圧 νπまたは接 地電圧に変化させ、
前記プリチャージ電圧生成回路が出力する第 1および第 2プリチャージ電圧は、そ れぞれ VIIZ2および VIIZ2より低い電圧であることを特徴とする半導体メモリ。
[4] 請求項 2記載の半導体メモリにおいて、
前記センスアンプは、増幅動作により前記ビット線の電圧を電源電圧 νπまたは接 地電圧に変化させ、
前記プリチャージ電圧生成回路が出力する第 1および第 2プリチャージ電圧は、そ れぞれ VIIZ2より高い電圧および VIIZ2であることを特徴とする半導体メモリ。
[5] 請求項 1記載の半導体メモリにおいて、
前記プリチャージ電圧生成回路は、周囲温度の変化に応じて連続的に変化するプ リチャージ電圧を生成可能であり、周囲温度が低いほどプリチャージ電圧を高く設定 し、周囲温度が高いほどプリチャージ電圧を低く設定することを特徴とする半導体メ モリ。
[6] 請求項 5記載の半導体メモリにおいて、
前記周囲温度に応じたアナログ値を出力する温度センサを備え、
前記プリチャージ電圧生成回路は、前記温度センサから出力されるアナログ値に 応じたプリチャージ電圧を出力することを特徴とする半導体メモリ。
[7] 請求項 1記載の半導体メモリにおいて、
前記周囲温度を検出し、温度検出信号として出力する温度センサを備え、 前記プリチャージ電圧生成回路は、前記温度センサから出力される前記温度検出 信号に応じてプリチャージ電圧のいずれかを出力することを特徴とする半導体メモリ
[8] 請求項 1記載の半導体メモリにおいて、
周囲温度を示す温度検出信号を受信する外部端子を備え、
前記プリチャージ電圧生成回路は、前記温度検出信号に応じてプリチャージ電圧 のいずれかを出力することを特徴とする半導体メモリ。
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