JP2002358799A - セルフリフレッシュ機能を備えた半導体記憶装置およびその検査方法 - Google Patents

Abstract

(57)【要約】 【課題】温度変動を考慮して検査規格マージンを改善し
たセルフリフレッシュ機能を備える半導体記憶装置を提
供する。 【解決手段】上流検査工程のセルフリフレッシュ機能検
査時に、スーパーボルテージ判定回路２の出力で非導通
状態になるＰチャネル型ＭＯＳトランジスタＰ３が並列
接続されかつ一端が電源電位ＶＣＣに接続される抵抗素
子Ｒ１と、この抵抗素子Ｒ１の他端に直列接続される抵
抗素子Ｒ２と、この抵抗素子Ｒ２と接地電位ＧＮＤ間に
直列接続されかつゲートがドレインおよび次段のセルフ
リフレッシュ用基準クロック生成手段である発振手段３
２のクロック周期制御端に共通接続されたＮチャネル型
ＭＯＳトランジスタＮ５とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はセルフリフレッシュ
機能を備えた半導体記憶装置およびその検査方法に係わ
り、特に製品のセルフリフレシュ機能検査時に、温度変
動を考慮して検査規格マージンを改善したセルフリフレ
ッシュ機能を備えた半導体記憶装置およびその検査方法
に関する。

【０００２】

【従来の技術】近年、半導体素子の微細化技術の進展に
伴い、その半導体素子で構成するＬＳＩも大規模化して
おり、特に半導体記憶装置（メモリ）の分野ではその傾
向が顕著である。

【０００３】例えば、１チップに２５６メガビットの容
量を有する半導体メモリとしてダイナミック型ランダム
アクセスメモリ（ＤＲＡＭ）やシンクロナス・ダイナミ
ック・ランダムアクセス・メモリ（ＳＤＲＡＭ）も実用
化されている。

【０００４】この種の従来の半導体記憶装置のうちＤＲ
ＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）において、そのメモリセルの基本構成は
１個の容量素子（以下、メモリ素子と称す）および１個
のスイッチング用トランジスタからなり、スイッチング
用トランジスタのゲートをワード線で駆動することによ
りメモリ素子に記憶されたデータをビット線に読み出
し、あるいはビット線からデータを書き込めるように構
成されている。

【０００５】上述したメモリ素子の電荷は、リーク電流
により徐々に減少してしまうので、一定時間毎に補充す
る必要がある。すなわち、メモリ素子に格納されたデー
タをビット線に読み出し、読み出したデータをセンスア
ンプで増幅した後に、増幅したデータを再びメモリ素子
に書き戻すことにより、データを保持させるリフレッシ
ュが必要であり、動作モードにエントリ期間中は自動的
に一定周期でリフレッシュを行うセルフリフレッシュが
必要である。

【０００６】このセルフリフレッシュを、搭載する全て
のメモリ素子に対して行い最初のメモリ素子から再度実
行するまで各メモリ素子はデータを保持する必要があ
る。そのデータ保持時間（セルホールド時間）を考慮し
て、格納されたデータが失われる前にセルフリフレッシ
ュが行われるように予め設定されている。

【０００７】しかしながら、メモリ素子のセルホールド
時間は、周囲温度の影響を受けて変動し、その変動幅は
高温時の方が厳しく、セルホールド時間は短くなる。そ
のため、従来のＤＲＡＭでは高温時のセルホールド時間
に合わせてセルフリフレッシュ周期の設定がなされてい
る場合が多い。

【０００８】従来の半導体記憶装置のセルフリフレッシ
ュ機能に関わる主要部の構成の一例を示した図８を参照
すると、従来の半導体記憶装置は、モード判定回路１
と、セルフリフレッシュ用発振器３ｃとから構成され
る。

【０００９】モード判定回路１は、外部入力信号として
クロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、
チップセレクト信号／ＣＥ（／は負論理を示すバーを表
す）、ロウアドレスストローブ／ＲＡＳ、カラムアドレ
スストローブ／ＣＡＳ、ライトイネーブル信号／ＷＥ、
アドレス信号ＡＤＤを入力し、真理値表にしたがってデ
コードしてセルフリフレッシュ制御信号を生成するとと
もに、レイテンシ、バースト長、ラップタイプを判定
し、かつ判定結果を保持する。

【００１０】セルフリフレッシュ用発振器３ｃは、電源
電圧ＶＣＣおよび接地電位ＧＮＤ間に直列状態で接続さ
れる定電圧源３３と、発振手段３２とからなり、モード
判定回路１から出力される論理レベルのＬｏｗレベルの
信号に応答しセルフリフレッシュ用基準クロック出力が
制御されるように構成される。

【００１１】すなわち、この従来の半導体記憶装置は、
セルフリフレッシュ用基準クロックの発振周期は一定で
あり、クロックを出力するか否かが制御される。

【００１２】上述した従来のセルフリフレッシュ機能を
有する半導体記憶装置のセルフリフレッシュ周期は、半
導体記憶装置の構成要素の出来上り特性によってばらつ
くものの、温度および電圧依存を除けば、ほぼ固定であ
る。

【００１３】また、高温でセルフリフレッシュ機能の検
査および選別を行う時に検査対象となるのはセルフリフ
レッシュカウンタ動作とセルホールド時間である。

【００１４】つまり、セルフリフレッシュ周期＝セルフ
リフレッシュカウンタ周期＝（セルフリフレッシュ用基
準クロック）×（倍数：β）の関係があり、一般にセル
フリフレッシュカウンタ周期はセルフリフレッシュ用基
準クロックを整数倍して使用する。

【００１５】なお、ここでの高温とは、半導体記憶装置
の仕様に定める絶対最大定格のうち、動作周囲温度の上
限における高温度状態のことである。すなわち、製造時
においてパッケージ封入後に行う検査において適用さ
れ、動作周囲温度の上限に準じた値を使用し、製品の消
費電流、パッケージの材質、構造から熱抵抗を計算して
定めた温度である。

【００１６】前述したように、セルフリフレッシュ機能
検査において要求されるセルホールド時間は、 セルフリフレッシュ周期（＝セルフリフレッシュカウン
タ周期＝セルフリフレッシュ用基準クロック×倍数：
β） と全てのロウアドレスにアクセスするのに要する回数と
の積によって求めることが出来、さらに、セルフリフレ
ッシュ周期と、全ロウアドレスにアクセスするのに要す
る回数との何れも固定であるので、セルフリフレッシュ
機能検査で要求されるセルホールド時間も固定となる。

【００１７】

【発明が解決しようとする課題】上述した従来の半導体
記憶装置においては、ストレス加速試験であるＢＴ試験
時の前後に行われる検査であって、絶対最大定格のう
ち、動作周囲温度の上限で、ストレス加速試験の前に行
う上流検査工程と、ストレス加速試験の後に先の動作周
囲温度の上限と同一の高温度状態で行う下流検査工程と
の２つのセルフリフレッシュ機能検査が行われる。

【００１８】その時、従来のセルフリフレッシュ機能を
有する半導体記憶装置では、測定対象デバイスに要求さ
れるセルホールド実力（＝ｔＲｅｆ）は工程によらず測
定温度で一義的に決定される。

【００１９】また、温度に対するセルホールド時間の関
係を示した図９を参照すると、高温の基準温度Ｔに対し
て、高温が−ａまたは＋ａだけずれた場合、測定対象の
半導体記憶装置またはシミュレーションによるセルフリ
フレッシュ周期温度特性は、温度Ｔ−ａおよびＴ＋ａ点
で比較すると、温度Ｔ−ａの方が温度Ｔ＋ａよりもｃ時
間分だけ、期待されるメモリセルのデータ保持時間が短
くなる。

【００２０】温度Ｔ−ａにおいて上流検査工程で最も緩
い選別条件となる点と温度軸上の基準温度Ｔ点を結ぶ傾
斜を有する直線（実デバイスのメモリセルデータ保持時
間温度特性を示す点線と同じ傾斜特性をもつ）を境にし
て上側が上流検査工程における選別結果が良品と判定さ
れる測定対象の半導体記憶装置が分布するＰａｓｓ領域
である。

【００２１】同図においてセルフリフレッシュ機能検査
が行われる測定系はある程度の温度ばらつきを持ち、セ
ルホールド実力は温度が高くなるほど減少する特性（上
述の傾斜を有する直線）を持つので、下流検査工程の検
査時の温度が上流検査工程の検査時における温度よりも
高くなった場合（（Ｔ−ａ）→（Ｔ＋ａ））、上述の傾
斜を有する直線も、温度Ｔ＋ａにおけるシミュレーショ
ンによるセルフリフレッシュ周期温度特性の示すデータ
保持時間（（Ｔ−ａ）よりも時間ｃ分だけ長くなる）の
示す下流検査工程で最も厳しい選別条件の点までシフト
するので、上流で良品となったものが下流では不良と判
定されてしまうことになる。

【００２２】下流検査工程での不良発生は検査効率低下
をもたらすことから、従来はセルフリフレッシュ周期を
セルホールド実力に対して余裕のある適切な値に調整す
ることで対応して来たが根本的な対策にはならず、微細
化（＝メモリセル容量小）によってセルホールドが減少
し、また省電力要求によってセルフリフレッシュ周期の
調整可能範囲も縮小され、充分な余裕が取れなくなって
きていた。

【００２３】なお、セルフリフレッシュ用基準クロック
からセルフリフレッシュ周期を作る時の倍率βを、当該
半導体記憶装置に内蔵したフラッシュ（Ｆｌａｓｈ）メ
モリ等に記憶させて制御することで、倍率βを任意に変
更可能とする公知の技術もある。

【００２４】しかし、それは可能なだけであり、主眼は
セルフリフレッシュ周期をいかに設計値、あるいは適切
な値に合わせ込むかであって、工程間余裕の確保といっ
た考えは無い。

【００２５】工程間余裕の確保といった考え方が無いの
で、仮にそれを行おうとしても、元々、個々の半導体記
憶装置においてそれぞれセルフリフレッシュ周期が適切
な値になる様に個別の倍率βを与えることが目的になっ
ているため、半導体記憶装置個別にセルフリフレッシュ
周期の測定、演算、フラッシュメモリへの書き込みが必
要となり、検査プログラムが複雑になる上、複数個同時
測定のメリットが活かせない結果となる。

【００２６】一方、特許第２６０６６６９号公報には、
セルフリフレッシュのタイマー周期をメモリセルのデー
タ保持期間の温度依存係数と同一の温度係数倍する例が
記載されている。同公報記載の半導体記憶装置では、常
温のテストにより規定温度範囲におけるセルフリフレッ
シュ動作時のデータ保持不良をなくす手段として、リン
グ発振回路の出力をカウントする一方のカウンタ回路
と、その一方のカウンタ回路の出力する周期にメモリセ
ルの規定温度範囲の最高温時のデータ保持時間に対する
常温時のデータ保持時間の変化分と対応する係数を乗じ
た周期を出力する他方のカウンタ回路とを有し、これら
２系統のカウンタ回路の出力を切換回路で選択すること
でセルフリフレッシュ周期を変化させている。しかし、
２系統のカウンタ回路と切換回路とを備えねばならず回
路構成の規模が大きくなる。

【００２７】また、特開平１１−０３１３８３号公報に
は、セルフリフレッシュモードにおけるセルフリフレッ
シュ周期を外部から選択的に切り換える例が記載されて
いる。しかし、同公報記載の半導体記憶装置では切換の
ための制御信号端子が専用に２個必要となる。

【００２８】特開平５−０５４６４８号公報には、外部
からの書き込み制御信号ＷＥのハイレベル、ロウレベル
に応答してセルフリフレッシュの周期を適正に設定する
ことが記載されているが、単にハイレベルかロウレベル
かを必要としているだけで、後述する本発明のような電
源電圧よりも高い電圧レベルを用いるわけではない。

【００２９】このため、客先等で誤って同公報記載の開
示技術の動作状態となってしまう可能性を否定できな
い。

【００３０】本発明の目的は、上述した従来の欠点に鑑
みなされたものであり、製品のセルフリフレシュ機能検
査時に、上流検査工程ではデータ保持時間が製品出来上
り時の特性のα倍で試験が行われるため、下流検査工程
では上流検査工程で良品となったものであれば不良とな
ることがなく、また、回路的にはセルフリフレッシュ周
期の値の如何に関らず出来上り時特性の実数倍に出来る
と云うシンプルな機能追加であり、殆どの回路を従来例
と共用、あるいは流用が出来、さらには、検査プログラ
ムにおいても新たに考慮するのは／ライトイネーブル信
号／ＷＥのレベル制御だけで良く、検査測定系の改造も
必要が無いセルフリフレッシュ機能を備えた半導体記憶
装置およびその検査方法を提供することにある。

【００３１】

【課題を解決するための手段】本発明のセルフリフレッ
シュ機能を備えた半導体記憶装置は、半導体記憶装置の
仕様に定める絶対最大定格のうち、動作周囲温度の上限
に準じた基準高温度の雰囲気中で行う一次検査工程およ
び二次検査工程下の各検査時に、前記基準高温度の変動
許容範囲内で予め定められたセルフリフレッシュ機能の
検査規格値を満たす半導体記憶装置選別手段として、前
記一次検査工程下で前記変動許容範囲内の下限温度にお
けるセルフリフレッシュ完了に必要な時間となるセルホ
ールド時間を前記二次検査工程時の所定倍にして検査す
るための、予め定める倍率である工程間余裕値の付加・
削除手段を備えることを特徴とする。

【００３２】また、前記工程間余裕値の付加・削除手段
は、前記基準高温度の上下方向へのばらつきに対応して
前記一次検査工程では前記二次検査工程時よりも長い前
記セルホールド時間で検査するためのセルフリフレッシ
ュ周期選択手段と、前記セルフリフレッシュ機能検査時
に外部からの制御信号に応答して、前記セルフリフレッ
シュ周期選択手段を活性化または非活性化状態にする制
御手段とを備える。

【００３３】さらに、前記制御手段は、前記一次検査工
程の前記セルフリフレッシュ機能検査時には電源電圧よ
りも高電圧レベルになり、前記二次検査工程の前記リフ
レッシュ機能検査時には電源電圧以下の低電圧レベルと
なるライトイネーブル信号が外部から供給され、前記高
電圧レベルになったライトイネーブル信号に応答して一
方極性の論理レベルを出力し、前記二次検査工程の前記
リフレッシュ機能検査時には他方極性の論理レベルを出
力するスーパーボルテージ判定手段を有してもよい。

【００３４】さらにまた、前記セルフリフレッシュ周期
選択手段は、前記一次検査工程の前記セルフリフレッシ
ュ機能検査時に前記スーパーボルテージ判定手段出力で
非活性化され非導通状態になる第１のＰチャネル型ＭＯ
Ｓトランジスタが並列接続されかつ一端が電源電位に接
続される第１の抵抗素子と、この第１の抵抗素子の他端
に直列接続される第２の抵抗素子と、この第２の抵抗素
子と接地電位間に直列接続されかつゲートがドレインお
よび次段のセルフリフレッシュ用基準クロック生成手段
のクロック周期制御端に共通接続された第１のＮチャネ
ル型ＭＯＳトランジスタとを備えることができる。

【００３５】また、前記セルフリフレッシュ周期選択手
段は、前記二次検査工程の前記セルフリフレッシュ機能
検査時に前記スーパーボルテージ判定手段出力で前記第
１のＰチャネル型ＭＯＳトランジスタが活性化され導通
状態となり、かつ前記第１のＰチャネル型ＭＯＳトラン
ジスタに並列に挿入された前記第１の抵抗素子がバイパ
スされた状態の時、セルフリフレッシュ用基準クロック
の周期がセルフリフレッシュ機能検査時以外の通常動作
時と同じ周期になるように、予め前記第２の抵抗素子の
抵抗値が設定されて前記検査工程間における前記工程間
余裕値を確保することもできる。

【００３６】さらに、前記制御手段の前記スーパーボル
テージ手段がテストモード判定手段であり、モードレジ
スタセット命令時のアドレス信号の組み合わせをテスト
モード判定手段の真理値表のうち空き論理を割り当てた
組み合わせとし、前記アドレス信号の組み合わせで前記
セルフリフレッシュ周期選択手段を制御してもよい。

【００３７】さらにまた、前記制御手段が、前記スーパ
ーボルテージ手段または前記テストモード判定手段によ
り、前記セルフリフレッシュ周期選択手段を前記一次検
査工程の前記セルフリフレッシュ機能検査時の非活性化
状態と前記二次検査工程時の活性化状態とを可逆的に設
定することができる。

【００３８】また、前記制御手段の入力信号入力は全て
他の外部制御信号をそれぞれ共用し、かつ外部信号入力
端子もそれぞれ対応する端子を共用する。

【００３９】さらに、前記セルフリフレッシュ周期選択
手段は、前記一次検査工程の前記セルフリフレッシュ機
能検査時に、前記スーパーボルテージ判定手段出力で非
活性化され非導通状態になる第２のＰチャネル型ＭＯＳ
トランジスタのソースが電源電位に接続されこのトラン
ジスタのドレインに一端が接続される第３の抵抗素子
と、前記スーパーボルテージ判定手段出力の極性反転出
力で活性化され導通状態になる第３のＰチャネル型ＭＯ
Ｓトランジスタのソースが電源電位に接続されこのトラ
ンジスタのドレインに一端が接続される第４の抵抗素子
と、前記第３および前記第４の抵抗素子の他端が共通接
続されその共通接続端と接地電位間に直列接続されかつ
ゲートがドレインおよび次段のセルフリフレッシュ用基
準クロック生成手段のクロック周期制御端子に共通接続
された第２のＮチャネル型ＭＯＳトランジスタとを備え
てもよい。

【００４０】さらにまた、前記第１または前記第４の抵
抗素子は、セルフリフレッシュ周期をｔＲＣＳＲ、セル
フリフレッシュ完了に必要なワード線本数をｎとしたと
きの前記セルフリフレッシュ完了に必要なセルホールド
時間ｔＲｅｆ＝ｔＲＣＳＲ×ｎと、セルフリフレッシュ
機能検査時の前記基準高温度をＴ、セルフリフレッシュ
機能検査時の測定系の持つ温度ばらつきを±ａとしたと
きのセルホールド実力（Ｔ−ａ）−セルホールド実力
（Ｔ＋ａ）＝ｂと、前記ばらつきの許容範囲における前
記セルホールド時間に付加する工程間余裕値（ｔＲｅｆ
（Ｔ＋ａ）−ｔＲｅｆ（Ｔ−ａ））×ｎ＝ｃと、前記セ
ルフリフレッシュ周期選択手段でセルフリフレッシュ周
期を前記基準高温度における実数倍に延長して調整する
ための前記実数倍の倍率αとを基に、α＝１＋（ｂ＋
ｃ）／ｔＲｅｆを満足するように、予め抵抗値が設定す
ることができる。

【００４１】また、前記第２の抵抗素子および前記第３
の抵抗素子の抵抗値が予め等しく設定してもよい。

【００４２】さらに、前記第４の抵抗素子の抵抗値が、
前記第１および前記第２の抵抗素子の抵抗値の和に等し
く予め設定してもよい。

【００４３】本発明のセルフリフレッシュ機能を備えた
半導体記憶装置の検査方法は、半導体記憶装置の仕様に
定める絶対最大定格のうち、動作周囲温度の上限に準じ
た基準高温度の雰囲気中で行う一次検査工程および二次
検査工程下の各検査時に、前記基準高温度の変動許容範
囲内で予め定められたセルフリフレッシュ機能の検査規
格値を満たす半導体記憶装置選別手段として、前記一次
検査工程下で前記変動許容範囲内の下限温度におけるセ
ルフリフレッシュ完了に必要な時間となるセルホールド
時間を前記二次検査工程時の所定倍にして検査するため
の、予め定める倍率である工程間余裕値の付加・削除手
段を備え、前記温度変動範囲で前記検査規格値を満たす
工程間余裕値は、前記一次検査工程では付与されるとと
もに、前記二次検査工程では、前記セルフリフレッシュ
機能の不良発生を回避するために削除されることを特徴
とする。

【００４４】また、前記工程間余裕値は、前記制御手段
を外部から制御しさらに前記工程間余裕値の付加・削除
手段でセルフリフレッシュ周期を前記基準高温度での実
数倍に延長して調整することができる。

【００４５】さらに、前記基準高温度での実数倍の範囲
に前記工程間余裕値の付加・削除手段の出力電圧を変化
させるとともに、前記出力電圧でセルフリフレッシュ用
基準クロック生成手段を制御してセルフリフレッシュ用
基準クロックの周期を設定することもできる。

【００４６】本発明のセルフリフレッシュ機能を備えた
半導体記憶装置の検査方法の他の特徴は、半導体記憶装
置の仕様に定める絶対最大定格のうち、動作周囲温度の
上限に準じた基準高温度の雰囲気中で行う一次検査工程
および二次検査工程下の各検査時に、前記基準高温度の
変動許容範囲内で予め定められたセルフリフレッシュ機
能の検査規格値を満たす半導体記憶装置選別手段とし
て、前記一次検査工程下で前記変動許容範囲内の下限温
度におけるセルフリフレッシュ完了に必要な時間となる
セルホールド時間を前記二次検査工程時の所定倍にして
検査するための、予め定める倍率である工程間余裕値の
付加・削除手段を備え、前記一次検査工程では、テスト
プログラムにより外部信号のライトイネーブルバー信号
を電源電圧よりも高電圧レベルにするステップと、前記
高電圧レベルに応答して前記制御手段に論理レベルの一
方レベルを出力させるステップと、前記一方レベルに応
答して前記工程間余裕値の付加・削除手段により前記二
次検査工程の前記セルホールド時間に対して両工程間の
前記工程間余裕値を付加させるステップと、前段のステ
ップで付加された工程間余裕値を加えたセルホールド時
間でセルフリフレッシュ機能を検査するステップとに順
じて検査し、前記一次検査工程で得られた良品に対し前
記二次検査工程では、前記テストプログラムにより前記
ライトイネーブルバー信号を電源電圧以下のレベルにす
るステップと、前記電源電圧以下のレベルに応答して前
記制御手段に論理レベルの他方レベルを出力させるステ
ップと、前記他方レベルに応答して前記工程間余裕値の
付加・削除手段により前記両工程間の工程間余裕値を削
除させるステップと、前記工程間余裕値が削除された前
記セルホールド時間でセルフリフレッシュ機能を検査す
るステップとに順じて検査することにより、前記二次検
査工程で前記高温度が許容範囲の上限にずれても前記一
次検査工程で良品であれば前記二次検査工程での検査規
格を満足することにある。

【００４７】

【発明の実施の形態】はじめに本発明の概要を述べる
と、従来、セルフリフレッシュ機能試験の検査歩留向上
については「セルフリフレッシュ周期を如何にして設計
値に近付けるか」と云うアプローチが主であって、前述
したように、半導体記憶装置においては、半導体記憶装
置の仕様に定める絶対最大定格の内、保存温度の上限の
雰囲気中でストレス加速試験を行うＢＴ試験があり、動
作周囲温度の上限に準じた高温度状態でストレス加速試
験の直前に行う一次検査工程、すなわち上流検査工程
と、ストレス加速試験の後に、上述した動作周囲温度の
上限に準じた高温度状態で行う二次検査工程、すなわち
下流検査工程との２つのセルフリフレッシュ機能検査が
行われている。

【００４８】その際、両工程間の温度変動範囲内で検査
規格値を満たす半導体記憶装置を選別するための選別手
段として、一次検査工程下で前記変動許容範囲内の下限
温度におけるセルフリフレッシュ完了に必要な時間を基
準値の所定倍にして試験するために予め定める倍率であ
る工程間余裕値を確保する必要があるが、その確保とし
ては、測定電圧か別途検査しているセルホールド程度し
か考慮されていなかった。

【００４９】本発明では後述する本発明の、第１の実施
の形態の回路図を示した図１、第２の実施の形態の回路
図を示した図３、第３の実施の形態の回路図を示した図
６に示すように、セルホールドおよびセルフリフレッシ
ュ周期の温度依存性、検査測定系の温度ばらつきを考慮
した工程間余裕値が得られるようにした手段が予め回路
的に設けてあり（図中の符号３１ａ、３１ｂで示す）、
セルフリフレッシュ機能試験時に外部からの制御で工程
間余裕値を付与、または削除することが可能な構成にな
っている。

【００５０】工程間余裕値を付与、または削除が可能な
構成とすることにより、製品のセルフリフレッシュ機能
検査時（＝高温度状態での試験）に、工程間余裕値を上
流検査工程では付与、下流検査工程では削除とすること
で、下流検査工程でのセルフリフレッシュ機能不良発生
を防止し、検査効率の向上を図るものである。

【００５１】次に、本発明の第１の実施の形態を図面を
参照しながら説明する。図１を参照すると、本発明の半
導体記憶装置に適用するセルフリフレッシュに関わる部
分は、モード判定回路１と、スーパーボルテージ判定回
路２と、セルフリフレッシュ用発振器３ａとから構成さ
れる。

【００５２】モード判定回路１は、外部入力信号として
クロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、
チップセレクト信号／ＣＥ、ロウアドレスストローブ／
ＲＡＳ、カラムアドレスストローブ／ＣＡＳ、ライトイ
ネーブル信号／ＷＥ、アドレス信号ＡＤＤを入力し、真
理値表にしたがってデコードしてセルフリフレッシュ制
御信号を生成するとともに、レイテンシ、バースト長、
ラップタイプを判定し、かつ判定結果を保持する。

【００５３】スーパーボルテージ判定回路２は、外部か
ら与えられるライトイネーブル信号／ＷＥと電源電圧Ｖ
ＣＣとを比較し、ライトイネーブル信号／ＷＥが電源電
圧ＶＣＣよりも高電圧であれば論理レベルのＨｉｇｈレ
ベルを出力する。

【００５４】ここでのライトイネーブル信号／ＷＥは、
この半導体記憶装置の検査に使用するテストプログラム
において、ライトイネーブル信号／ＷＥに使用する電源
電圧レベルを電源電圧ＶＣＣよりも高電圧に設定する。

【００５５】スーパーボルテージ判定回路２の構成は、
ライトイネーブル信号／ＷＥが与えられる端子と接地電
位ＧＮＤとの間に、Ｎチャネル型ＭＯＳトランジスタＮ
１、Ｎ２とＰチャネル型ＭＯＳトランジスタＰ１とＮチ
ャネル型ＭＯＳトランジスタＮ４とが直列接続され，Ｎ
チャネル型ＭＯＳトランジスタＮ１、Ｎ２はそれぞれの
ゲートおよびドレインが接続される。Ｎチャネル型ＭＯ
ＳトランジスタＮ４はゲートが電源電圧ＶＣＣに接続さ
れる。

【００５６】さらに、Ｐチャネル型ＭＯＳトランジスタ
Ｐ１のゲートおよび電源電圧ＶＣＣ間にＰチャネル型Ｍ
ＯＳトランジスタＰ２が接続され、そのゲートは接地電
位ＧＮＤに接続される。

【００５７】さらにまた、Ｐチャネル型ＭＯＳトランジ
スタＰ１のソースおよびその基板電位が接続されその接
続点および電源電圧ＶＣＣ間にＮチャネル型ＭＯＳトラ
ンジスタＮ３が接続され、ぞのゲートは電源電圧ＶＣＣ
に接続される。

【００５８】また、Ｎチャネル型ＭＯＳトランジスタＮ
４のドレインおよび出力端の間にインバータＩＶ１，Ｉ
Ｖ２が直列接続で接続される。

【００５９】セルフリフレッシュ用発振器３ａは、スー
パーボルテージ判定回路２から出力されるハイレベルの
信号に応答して本発明による工程間余裕値が付加され、
発振周期が長くなるように制御される。

【００６０】そのセルフリフレッシュ用発振器３ａの構
成は、本発明による工程間余裕値の付加・削除手段とし
てのセルフリフレッシュ周期選択手段３１ａと、セルフ
リフレッシュ用基準クロックを発生する発振手段３２と
から構成される。

【００６１】セルフリフレッシュ周期選択手段３１ａ
は、前述した上流検査工程のセルフリフレッシュ機能検
査時に、スーパーボルテージ判定回路２の出力で非活性
化され非導通状態になるＰチャネル型ＭＯＳトランジス
タＰ３が並列接続されかつ一端が電源電位ＶＣＣに接続
される抵抗素子Ｒ１と、この抵抗素子Ｒ１の他端に直列
接続される抵抗素子Ｒ２と、この抵抗素子Ｒ２と接地電
位ＧＮＤ間に直列接続されかつゲートがドレインおよび
次段のセルフリフレッシュ用基準クロック生成手段であ
る発振手段３２のクロック周期制御端子（後述するＮチ
ャネル型ＭＯＳトランジスタＮ８，Ｎ１０，Ｎ１２のゲ
ート）に共通接続されたＮチャネル型ＭＯＳトランジス
タＮ５とを備える。

【００６２】発振手段３２は、定電圧供給源であるＰチ
ャネル型ＭＯＳトランジスタＰ４およびＮチャネル型Ｍ
ＯＳトランジスタＮ６の直列接続体と、リング発振器を
構成するＰチャネル型ＭＯＳトランジスタＰ５〜Ｐ１０
およびＮチャネル型ＭＯＳトランジスタＮ７〜Ｎ１２
と、出力段のＰチャネル型ＭＯＳトランジスタＰ１１〜
Ｐ１２およびＮチャネル型ＭＯＳトランジスタＮ１３〜
Ｎ１４と、発振制御用Ｎチャネル型ＭＯＳトランジスタ
Ｎ１５とから構成されている。

【００６３】次に、上述した構成に基づきその動作を説
明する。

【００６４】スーパーボルテージ判定回路２の出力は、
ライトイネーブル信号／ＷＥの電圧レベルが電源電圧Ｖ
ＣＣを越えると、デフォルトのＬｏｗレベルからＨｉｇ
ｈレベルへと変化する。

【００６５】ここでライトイネーブル信号／ＷＥを電源
電圧ＶＣＣよりも高電圧にするには、この半導体記憶装
置を検査するメモリテスタに予め格納する検査用テスト
プログラムにおいて、ライトイネーブル信号／ＷＥに使
用する電源電圧の値をＶＣＣレベルよりも高電圧レベル
に設定すればよい。

【００６６】基準高温度での動作時において、セルフリ
フレッシュ機能を動作させる時（下流検査工程のセルフ
リフレッシュ機能検査時も同様。ライトイネーブル信号
／ＷＥは電源電圧ＶＣＣ以下）では、スーパーボルテー
ジ判定回路２の出力はデフォルトのＬｏｗレベルになっ
ているので、スーパーボルテージ判定回路２の出力を受
けたＰチャネル型ＭＯＳトランジスタＰ３は導通状態と
なり、並列に挿入された抵抗素子Ｒ１をバイパスするの
で抵抗値としてはトランジスタの導通抵抗を無視すると
Ｒ２で決まる電位にＮチャネル型ＭＯＳトランジスタＮ
５のドレインが引き上げられ、その電位で制御される発
振手段３２のセルフリフレッシュ用基準クロック周期を
所定の基準値の範囲になるように制御する。

【００６７】すなわち、この時のセルフリフレッシュ用
発振器３ａの出力（＝セルフリフレッシュ用基準クロッ
ク）の周期は、従来例と同じになる様に抵抗素子Ｒ２の
値を設計する。

【００６８】他方、基準高温度での上流検査工程におけ
るセルフリフレッシュ機能の検査時（本発明では工程間
余裕値を付加したい時に相当する）には、ライトイネー
ブル信号／ＷＥの電位をテストプログラムにより電源電
圧ＶＣＣよりも高電圧となるように設定することで、ス
ーパーボルテージ判定回路２の出力をＨｉｇｈレベルへ
変化させる。

【００６９】このＨｉｇｈレベルを受けたＰチャネル型
ＭＯＳトランジスタＰ３は非導通状態となり、並列に挿
入された抵抗素子Ｒ１に電流が流れ抵抗値としては抵抗
素子Ｒ１およびＲ２で決まる電位にＮチャネル型ＭＯＳ
トランジスタＮ５のドレインが引き下げられ、その電位
で制御される発振手段３２のセルフリフレッシュ用基準
クロック周期を所定の基準値よりも長くなるように制御
する。

【００７０】この時のセルフリフレッシュ用発振器３ａ
の出力（＝セルフリフレッシュ用基準クロック）の周期
は、従来例のα倍になる様に予め抵抗素子Ｒ１の抵抗値
を設計する。

【００７１】一般に、セルホールドは温度勾配を持ち、
周囲温度が高くなるとセルホールドの値は減少するが、
この温度勾配は、同一製品ではほぼ一定の値となる。

【００７２】また、試験時の周囲温度は均一に設定高温
度（基準高温度）Ｔ［℃］であることが理想であるが、
測定系の持つばらつきのため、設定高温度Ｔ［℃］に対
して±ａ［℃］の幅を容認している。

【００７３】そのため、検査の各工程間では設定高温度
のＴｙｐｉｃａｌ値のみで無く、測定系のばらつき迄を
含めた工程間余裕値をセルホールドに関して確保する必
要がある。

【００７４】つまり、同一周囲温度で検査を行うとして
も、図５のグラフで示すように設定温度Ｔ［℃］に対し
て±ａ［℃］（下限値Ｔ−ａ、上限値Ｔ＋ａ）のばらつ
きの振れがあるので、 （セルホールド実力（Ｔ−ａ））−（セルホールド実力
（Ｔ＋ａ））＝ｂ［ｍｓ］ と、ｂ［ｍｓ］以上の工程間余裕値を確保する必要があ
る。

【００７５】もし、この工程間余裕値を確保しないと、
上流検査工程において周囲温度＝Ｔ−ａ［℃］で試験さ
れた半導体記憶装置が、下流検査工程では周囲温度＝Ｔ
＋ａ［℃］で試験された場合には、上流検査工程で良品
と判定されたものの中から新たな不良品が検出されるこ
とになる。

【００７６】一方、セルフリフレッシュ機能試験におい
て要求されるセルホールド時間ｔＲｅｆは「セルフリフ
レッシュを全Ｗｏｒｄにわたって完了するのに必要な時
間」であり、 １本のＷｏｒｄ線をセルフリフレッシュするのに必要な
時間＝ｔＲＣＳＲ セルフリフレッシュ完了に必要なＷｏｒｄ線本数＝ｎ セルフリフレッシュ基準クロック周期＝ｔＯＳＣ 分周値＝β とすると、 で求めることが出来る。

【００７７】β、ｎは何れも常数（回路構成で定まる自
然数）であり、セルフリフレッシュを全Ｗｏｒｄにわた
って完了するのに必要な時間ｔＲｅｆの値はセルフリフ
レッシュ基準クロック周期ｔＯＳＣによって一義的に決
定され、特性もｔＯＳＣの其れに準じて決まる。

【００７８】セルフリフレッシュ基準クロック周期ｔＯ
ＳＣの温度勾配を無くすようにした公知の技術もある
が、本発明では、勾配が正でも負でも、勿論、無くても
包含出来るようにｔＯＳＣ、ｔＲｅｆの温度勾配を、 （ｔＲｅｆ（Ｔ＋ａ）−ｔＲｅｆ（Ｔ−ａ））×ｎ＝ｃ
［ｍｓ］ として定めてある。

【００７９】倍率αは、上流検査工程における周囲温度
が、Ｔ−ａ［℃］で下流検査工程における周囲温度がＴ
＋ａ［℃］であっても、下流検査工程で新たな不良品を
出さないために設定するものである。

【００８０】したがって、下流検査工程でＴ＋ａ［℃］
でのセルフリフレッシュ時に要求されるセルホールド時
間をｔＨＬＤ１とすると、 ｔＨＬＤ１＝ｔＲｅｆ（Ｎｏｒｍａｌ）＋ｃ／２ と置いた時、上流検査工程でＴ−ａ［℃］でのセルフリ
フレッシュ時に要求されるセルホールド時間をｔＨＬＤ
２とすると、 ｔＨＬＤ２＝ｔＲｅｆ（特許）−ｃ／２ であり、その値は、 ｔＨＬＤ２＝ｔＲｅｆ（Ｎｏｒｍａｌ）＋ｃ／２＋ｂ 以上でなければならない。

【００８１】よって、 ｔＲｅｆ（特許）−ｃ／２＝ｔＲｅｆ（Ｎｏｒｍａｌ）
＋ｃ／２＋ｂ の式が成り立ち、 ｔＲｅｆ（特許）＝ｔＲｅｆ（Ｎｏｒｍａｌ）＋ｃ／２＋ｂ＋ｃ／２ ＝ｔＲｅｆ（Ｎｏｒｍａｌ）＋ｂ＋ｃ となる。

【００８２】その結果、 倍率α＝ｔＲｅｆ（特許）／ｔＲｅｆ（Ｎｏｒｍａｌ） ＝（ｔＲｅｆ（Ｎｏｒｍａｌ）＋ｂ＋ｃ）／ｔＲｅｆ（Ｎｏｒｍａｌ） ＝１＋（ｂ＋ｃ）／ｔＲｅｆ（Ｎｏｒｍａｌ） を導くことができる。

【００８３】セルフリフレッシュを全Ｗｏｒｄにわたっ
て完了するのに必要な時間ｔＲｅｆ（Ｎｏｒｍａｌ）の
具体的な値としては下流検査工程における選別規格値が
入ることになる。

【００８４】セルフリフレッシュ周期（＝ｔＲＣＳＲ）
はセルフリフレッシュ用基準クロック周期の整数（＝
β）倍、ｔＲｅｆは更にセルフリフレッシュ周期の整数
（＝ｎ）倍であるから、セルフリフレッシュ用基準クロ
ックの周期をα倍に変化させることで、ｔＲＣＳＲ、ｔ
Ｒｅｆをα倍に変化させることが出来る。

【００８５】以上のことから、図２のグラフで示すよう
に、セルフリフレッシュ機能検査（＝高温度状態）の上
流検査工程では、セルフリフレッシュを全Ｗｏｒｄにわ
たって完了するのに必要な時間、すなわちセルデータ保
持時間ｔＲｅｆが通常状態（＝出来上り製品の状態）の
α倍で試験が行われるため、上流検査工程において温度
的に最も条件の緩いＴ−ａ［℃］（つまり、基準高温度
Ｔの下限値）の条件で検査されたとしても、通常状態と
同じセルデータ保持時間ｔＲｅｆで試験が行われる下流
検査工程では、温度的に最も条件の厳しいＴ＋ａ［℃］
でも同等のセルホールド要求となり、上流検査工程で良
品となったものであれば下流検査工程で不良と判定され
ることはない。

【００８６】上述したように、本発明の半導体記憶装置
では、図２のグラフに示すように、高温度状態で行われ
るセルフリフレッシュ機能検査の上流検査工程では、セ
ルデータ保持時間ｔＲｅｆが通常状態（＝出来上り製品
の状態）のα倍で試験が行われるため、温度的に最も条
件の緩いＴ−ａ［℃］の条件で検査されたとしても、通
常状態のセルデータ保持時間ｔＲｅｆで試験が行われる
下流検査工程では、温度的に最も条件の厳しいＴ＋ａ
［℃］でも同等のセルホールド要求となり、上流検査工
程で良品となったものであれば下流検査工程で不良品と
判定されることは無い。

【００８７】したがって、本来は上流検査工程で不良品
とされるべき製品が、下流検査工程においてはじめてセ
ルフリフレッシュ機能不良品として抽出されるのは、下
流検査工程にとっては余分な検査時間を要することであ
り、そのような余分な時間の発生を、本発明を適用する
ことにより未然に防ぐことができ、検査効率の向上が図
れる。

【００８８】また、回路的には、セルフリフレッシュ周
期の値の如何に関らず出来上り製品の持つ特性の実数倍
に出来ると云うシンプルな機能追加であり、殆どの回路
を従来例と共用、或いは流用出来ることから設計も容
易、かつ面積的にも最小限の増加で抑えることが出来
る。

【００８９】さらに、検査プログラムにおいても、考慮
するのはライトイネーブル信号／ＷＥのレベル制御だけ
で良く、測定系の改造も必要が無く、余計な負担増が無
い。

【００９０】次に第２の実施の形態を説明する。第２の
実施の形態の回路図を示した図３を参照すると、上述し
た第１の実施の形態との相違点は、検査工程間余裕を付
加する条件が異なる。すなわち、スーパーボルテージ判
定回路２に代えてテストモード判定回路４を設けたこと
である。それ以外の構成要素は第１の実施の形態と同一
であり、ここでの構成の説明は省略する。

【００９１】また、テストモード判定回路４は、外部入
力信号である、クロック信号ＣＬＫ、クロックイネーブ
ル信号ＣＫＥ、チップセレクト信号／ＣＥ、ロウアドレ
スストローブ／ＲＡＳ、カラムアドレスストローブ／Ｃ
ＡＳ、ライトイネーブル信号／ＷＥ、アドレス信号ＡＤ
Ｄを入力し、真理値表に従ってデコードし、各種テスト
モードを判定する回路であり、併せて判定結果の保持を
行う。

【００９２】このテストモード判定回路４は、従来のセ
ルフリフレッシュ機能付半導体記憶装置にも搭載されて
おり、テストモード判定回路４の真理値表上の使用して
いない論理（＝アドレス信号の組合せ）を追加、流用す
る。

【００９３】例えば、ＪＥＤＥＣにおいて制御ＰＩＮ条
件がＭｏｄｅ ＲｅｇｉｓｔｅｒＳｅｔ状態の場合、外
部入力信号の条件を示した表１、アドレス信号の真理値
表を示した図４を参照すると、

【００９４】

【表１】

【００９５】表１に示すようにクロックイネーブルＣＫ
ＥのみＨｉｇｈレベルの時、ＪＤＥＣ Ｓｔａｎｄｅｒ
ｄ、Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ、Ｂｕｒｓｔ
Ｒｅａｄ ａｎｄ Ｓｉｎｇｌｅ、Ｗｒｉｔｅ Ｕｓ
ｅ ｉｎ Ｆｕｔｕｅ、 Ｖｅｎｄｅｒ Ｓｐｅｃｆｉ
ｃがそれぞれ図３のように規定されている。

【００９６】すなわち、 Ｖｅｎｄｅｒ Ｓｐｅｃｆｉ
ｃはＡ０〜Ａ６は“Ｖ”、Ａ７〜Ａ８は“１”、Ａ９〜
Ａ１３は“Ｘ”と規定されているので、Ｖｅｎｄｅｒ
Ｓｐｅｃｆｉｃの中なら、どんな組み合わせでもよいこ
とになる。

【００９７】例えば、組み合わせの一例を示す図５
（ａ）、他の組み合わせ例を示す図５（ｂ）の値をもつ
ようにアドレスを決めればよい。

【００９８】すなわち、セルフリフレッシュ周期に検査
工程間余裕を付加したい時（＝上流検査工程）には、第
１の実施の形態ではライトイネーブル信号／ＷＥの電位
を電源電圧ＶＣＣよりも高電圧レベルにテストプログラ
ムで指定していた。

【００９９】このライトイネーブル信号／ＷＥに代え
て、モードレジスタセット命令時のアドレス信号の組合
せを上述した図５（ａ）または図５（ｂ）のＶｅｎｄｅ
ｒ Ｓｐｅｃｆｉｃのように、予め設計した組合せとす
る。

【０１００】この組合せにすることで、セルフリフレッ
シュ用発振器３ａの定電圧源３１ａの抵抗素子Ｒ１に並
列に接続されたＰチャネル型ＭＯＳトランジスタＰ３の
ゲート電位をＬｏｗレベルからＨｉｇｈレベルへ変化さ
せて非導通状態とし、定電圧源３１ａの出力電位を、抵
抗素子Ｒ１＋Ｒ２で決まる電位に引き下げ、セルフリフ
レッシュ用発振器３ａの周期を、Ｐチャネル型ＭＯＳト
ランジスタＰ３が導通状態のときの整数倍に制御する。

【０１０１】これ以降の動作は、前述の通り第１の実施
の形態と同じである。

【０１０２】次に第３の実施の形態を説明する。

【０１０３】前述した第１の実施の形態との相違点は、
第１の実施の形態におけるセルフリフレッシュ用発振器
３ａのセルフリフレッシュ周期選択手段３１ａの抵抗素
子Ｒ１の抵抗値の変更を、Ｐチャネル型ＭＯＳトランジ
スタＰ３によるバイパス方式からセレクタ方式に変更し
たことである。それ以外の構成要素は第１の実施の形態
とと同一であり、ここでの構成の説明を省略する。

【０１０４】すなわち、第３の実施の形態の回路図を示
した図６を参照すると、セルフリフレッシュ用発振器３
ｂの定電圧源３１ｂは、スーパーボルテージ判定回路２
の出力で非活性化され非導通状態になるＰチャネル型Ｍ
ＯＳトランジスタＰ３と、このトランジスタのソースが
電源電圧ＶＣＣに接続されこのトランジスタのドレイン
に一端が接続される抵抗素子Ｒ３と、スーパーボルテー
ジ判定回路２の出力をインバータＩＶ３で極性反転した
出力で活性化され導通状態になるＰチャネル型ＭＯＳト
ランジスタＰ４と、このトランジスタのソースが電源電
圧ＶＣＣに接続されこのトランジスタＰ４のドレインに
一端が接続される抵抗素子Ｒ４と、抵抗素子Ｒ３および
Ｒ４の他端が共通接続されその共通接続端と接地電位間
に直列接続されかつゲートがドレインおよび次段のセル
フリフレッシュ用基準クロックの発振手段３２のクロッ
ク周期制御端子に共通接続されたＮチャネル型ＭＯＳト
ランジスタＮ５とを備える。

【０１０５】通常時（高温度検査時の下流検査工程時も
同様）は、スーパーボルテージ判定回路２の出力がＬｏ
ｗレベルで、スーパーボルテージ判定回路２の出力を直
接受けるＰチャネル型ＭＯＳトランジスタＰ３が導通状
態になり、抵抗値小の方の抵抗素子Ｒ３のみに電流が流
れる。インバータＩＶ３を介してスーパーボルテージ判
定回路２の出力を受けるＰチャネル型ＭＯＳトランジス
タＰ４は非導通状態になり、抵抗素子Ｒ４には電流が流
れない。

【０１０６】この時の抵抗素子Ｒ３の抵抗値は、図１に
おけるＰチャネル型ＭＯＳトランジスタＰ３が並列に挿
入されていない抵抗素子Ｒ２に等しくなるように予め設
計時に設定しておく。

【０１０７】検査工程間余裕値を付加する時（高温度検
査時の上流検査工程）は、スーパーボルテージ判定回路
２の出力がＨｉｇｈレベルで、スーパーボルテージ判定
回路２の出力をインバータＩＶ３を介して受けるＰチャ
ネル型ＭＯＳトランジスタＰ４がＬｏｗレベルで導通状
態になり、抵抗値大の抵抗素子Ｒ４の方のみに電流が流
れる。

【０１０８】スーパーボルテージ判定回路２の出力がＨ
ｉｇｈレベルで、スーパーボルテージ判定回路２の出力
を直接受けるＰチャネル型ＭＯＳトランジスタＰ３は非
導通状態になり、抵抗値小の抵抗素子Ｒ３の方には電流
が流れない。

【０１０９】この時の抵抗素子Ｒ４の抵抗値は、図１に
おいて直列接続されていた上下の抵抗素子Ｒ１およびＲ
２の各抵抗値の和に等しくなるように、予め設計時に定
めておく。以降の動作は、前述の通り第１の実施の形態
に同じである。

【０１１０】なお、上述した第３の実施の形態における
抵抗値とその選択方式を図３に示した第２の実施の形態
の構成に適用出来ることは明白である。

【０１１１】上述した実施例を適用した本発明のセルフ
リフレッシュ機能を備えた半導体記憶装置の検査方法
は、半導体記憶装置の仕様に定める絶対最大定格のう
ち、動作周囲温度の上限に準じた基準高温度の雰囲気中
で行う一次検査工程（上流検査工程）および二次検査工
程（下流検査工程）下の各検査時に、基準高温度の変動
許容範囲内で予め定められたセルフリフレッシュ機能の
検査規格値を満たす半導体記憶装置選別手段として、上
流検査工程下で変動許容範囲内の下限温度におけるセル
フリフレッシュ完了に必要な時間を基準値の所定倍にし
て試験するために予め定める倍率である工程間余裕値の
付加・削除手段を備えることを前提として次のステップ
で行われる。

【０１１２】本発明のセルフリフレッシュ機能を備えた
半導体記憶装置の検査方法のフローチャートを示した図
７を参照すると、上流検査工程では、テストプログラム
により外部信号のライトイネーブルバー信号／ＷＥを電
源電圧ＶＣＣよりも高電圧レベルにするステップを実行
する（処理ステップＳ１）。

【０１１３】次に、高電圧レベルに応答して工程間余裕
値の付加・削除手段の一方である例えばスーパーボルテ
ージ判定回路２に論理レベルのＨｉｇｈレベルを出力さ
せるステップを実行する（処理ステップＳ２）。

【０１１４】次に、Ｈｉｇｈレベルに応答して工程間余
裕値の付加・削除手段の他方であるセルフリフレッシュ
周期選択手段３１ａまたは３１ｂにより下流検査工程の
検査規格値に対して両工程間の工程間余裕値を付加させ
るステップを実行する（処理ステップＳ３）。

【０１１５】次に、前段のステップで付加された工程間
余裕値を加えたセルホールド時間でセルフリフレッシュ
機能を検査するステップを実行する（処理ステップＳ
４）。

【０１１６】これらのステップに順じて検査した上流検
査工程で得られた良品に対し下流検査工程では、テスト
プログラムによりライトイネーブルバー信号／ＷＥを電
源電圧ＶＣＣ以下のレベルにするステップを実行する
（処理ステップＳ５）。

【０１１７】次に、電源電圧以下のレベルに応答してス
ーパーボルテージ判定回路２に論理レベルのＬｏｗレベ
ルを出力させるステップ（処理ステップＳ６）と、Ｌｏ
ｗレベルに応答して工程間余裕値のセルフリフレッシュ
周期選択手段３１ａまたは３１ｂにより両工程間の工程
間余裕値を削除させるステップを実行する（処理ステッ
プＳ７）。

【０１１８】次に、工程間余裕値が削除されたセルホー
ルド時間でセルフリフレッシュ機能を検査するステップ
を実行する（処理ステップＳ８）。

【０１１９】上述したステップに順じて検査することに
より、下流検査工程で高温度が許容範囲の上限値にずれ
ても、上流検査工程で良品であれば下流検査工程での検
査規格を満足させることができる。

【０１２０】

【発明の効果】上述したように、本発明のセルフリフレ
ッシュ機能を備えた半導体記憶装置およびその検査方法
は、絶対最大定格の動作周囲温度の上限に準じる基準高
温度状態で行われるセルフリフレッシュ機能検査の上流
検査工程では、セルフリフレッシュ時のセルデータ保持
時間ｔＲｅｆが通常状態（＝出来上り製品状態）のα倍
で試験が行われるため、温度的に最も条件の緩いＴ−ａ
［℃］の条件で検査されたとしても、通常状態時のセル
フリフレッシュ周期のセルデータ保持時間ｔＲｅｆで試
験が行われる下流検査工程では、温度的に最も条件の厳
しいＴ＋ａ［℃］でも同等のセルホールド要求となり、
上流検査工程で良品となったものであれば下流検査工程
で不良品と判定されることは無く、検査効率の向上が図
れる。

【０１２１】また、回路的には、セルフリフレッシュ周
期の値の如何に関らず出来上り製品の持つ特性の実数倍
に出来ると云うシンプルな機能追加であり、殆どの回路
を従来例と共用、或いは流用出来ることから設計も容
易、かつ面積的にも最小限の増加で抑えることが出来
る。

【０１２２】さらに、検査プログラムにおいても、考慮
するのはライトイネーブル信号／ＷＥのレベル制御だけ
で良く、測定系の改造も必要が無く、余計な負担増が無
い。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の回路図である。

【図２】本発明における半導体記憶装置のデータ保持時
間温度特性およびセルフリフレシュ周期温度特性を示す
図である。

【図３】本発明の第２の実施の形態の回路図である。

【図４】モードレジスタセット命令時のアドレス信号の
組合せを示した図である。

【図５】アドレス信号の真理値表を示した図である。

【図６】本発明の第３の実施の形態の回路図である。

【図７】本発明のセルフリフレッシュ半導体記憶装置の
検査方法のフローチャートである。

【図８】従来の半導体記憶装置のセルフリフレッシュに
関わる主要部の回路例である。

【図９】従来の半導体記憶装置のデータ保持時間温度特
性およびセルフリフレシュ周期温度特性を示す図であ
る。

【符号の説明】

１ モード判定回路 ２ スーパーボルテージ判定回路 ３ａ、３ｂ、３ｃ セルフリフレッシュ用発振器 ４ テストモード判定回路 ３１ａ，３１ｂ セルフリフレッシュ周期選択手段

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G003 AA08 AC01 AF06 AH05 2G132 AA08 AB04 AB14 AD01 AG09 AK07 AL11 5L106 AA01 DD00 DD11 EE06 FF02 5M024 AA40 AA91 BB22 BB30 BB39 BB40 EE05 EE26 EE30 MM04 MM06 PP01 PP03 PP08 PP10

Claims (16)

【特許請求の範囲】
1. 【請求項１】 半導体記憶装置の仕様に定める絶対最大
   定格のうち、動作周囲温度の上限に準じた基準高温度の
   雰囲気中で行う一次検査工程および二次検査工程下の各
   検査時に、前記基準高温度の変動許容範囲内で予め定め
   られたセルフリフレッシュ機能の検査規格値を満たす半
   導体記憶装置選別手段として、前記一次検査工程下で前
   記変動許容範囲内の下限温度におけるセルフリフレッシ
   ュ完了に必要な時間となるセルホールド時間を前記二次
   検査工程時の所定倍にして検査するための、予め定める
   倍率である工程間余裕値の付加・削除手段を備えること
   を特徴とするセルフリフレッシュ機能を備えた半導体記
   憶装置。
2. 【請求項２】 前記工程間余裕値の付加・削除手段は、
   前記基準高温度の上下方向へのばらつきに対応して前記
   一次検査工程では前記二次検査工程時よりも長い前記セ
   ルホールド時間で検査するためのセルフリフレッシュ周
   期選択手段と、前記セルフリフレッシュ機能検査時に外
   部からの制御信号に応答して、前記セルフリフレッシュ
   周期選択手段を活性化または非活性化状態にする制御手
   段とを備える請求項１記載のセルフリフレッシュ機能を
   備えた半導体記憶装置。
3. 【請求項３】 前記制御手段は、前記一次検査工程の前
   記セルフリフレッシュ機能検査時には電源電圧よりも高
   電圧レベルになり、前記二次検査工程の前記リフレッシ
   ュ機能検査時には電源電圧以下の低電圧レベルとなるラ
   イトイネーブル信号が外部から供給され、前記高電圧レ
   ベルになったライトイネーブル信号に応答して一方極性
   の論理レベルを出力し、前記二次検査工程の前記リフレ
   ッシュ機能検査時には他方極性の論理レベルを出力する
   スーパーボルテージ判定手段を有する請求項２記載のセ
   ルフリフレッシュ機能を備えた半導体記憶装置。
4. 【請求項４】 前記セルフリフレッシュ周期選択手段
   は、前記一次検査工程の前記セルフリフレッシュ機能検
   査時に前記スーパーボルテージ判定手段出力で非活性化
   され非導通状態になる第１のＰチャネル型ＭＯＳトラン
   ジスタが並列接続されかつ一端が電源電位に接続される
   第１の抵抗素子と、この第１の抵抗素子の他端に直列接
   続される第２の抵抗素子と、この第２の抵抗素子と接地
   電位間に直列接続されかつゲートがドレインおよび次段
   のセルフリフレッシュ用基準クロック生成手段のクロッ
   ク周期制御端に共通接続された第１のＮチャネル型ＭＯ
   Ｓトランジスタとを備える請求項３記載のセルフリフレ
   ッシュ機能を備えた半導体記憶装置。
5. 【請求項５】 前記セルフリフレッシュ周期選択手段
   は、前記二次検査工程の前記セルフリフレッシュ機能検
   査時に前記スーパーボルテージ判定手段出力で前記第１
   のＰチャネル型ＭＯＳトランジスタが活性化され導通状
   態となり、かつ前記第１のＰチャネル型ＭＯＳトランジ
   スタに並列に挿入された前記第１の抵抗素子がバイパス
   された状態の時、セルフリフレッシュ用基準クロックの
   周期がセルフリフレッシュ機能検査時以外の通常動作時
   と同じ周期になるように、予め前記第２の抵抗素子の抵
   抗値が設定されて前記検査工程間における前記工程間余
   裕値を確保する請求項３記載のセルフリフレッシュ機能
   を備えた半導体記憶装置。
6. 【請求項６】 前記制御手段の前記スーパーボルテージ
   手段がテストモード判定手段であり、モードレジスタセ
   ット命令時のアドレス信号の組み合わせをテストモード
   判定手段の真理値表のうち空き論理を割り当てた組み合
   わせとし、前記アドレス信号の組み合わせで前記セルフ
   リフレッシュ周期選択手段を制御する請求項３記載のセ
   ルフリフレッシュ機能を備えた半導体記憶装置。
7. 【請求項７】 前記制御手段が、前記スーパーボルテー
   ジ手段または前記テストモード判定手段により、前記セ
   ルフリフレッシュ周期選択手段を前記一次検査工程の前
   記セルフリフレッシュ機能検査時の非活性化状態と前記
   二次検査工程時の活性化状態とを可逆的に設定する請求
   項３または６記載のセルフリフレッシュ機能を備えた半
   導体記憶装置。
8. 【請求項８】 前記制御手段の入力信号入力は全て他の
   外部制御信号をそれぞれ共用し、かつ外部信号入力端子
   もそれぞれ対応する端子を共用する請求項２記載のセル
   フリフレッシュ機能を備えた半導体記憶装置。
9. 【請求項９】 前記セルフリフレッシュ周期選択手段
   は、前記一次検査工程の前記セルフリフレッシュ機能検
   査時に、前記スーパーボルテージ判定手段出力で非活性
   化され非導通状態になる第２のＰチャネル型ＭＯＳトラ
   ンジスタのソースが電源電位に接続されこのトランジス
   タのドレインに一端が接続される第３の抵抗素子と、前
   記スーパーボルテージ判定手段出力の極性反転出力で活
   性化され導通状態になる第３のＰチャネル型ＭＯＳトラ
   ンジスタのソースが電源電位に接続されこのトランジス
   タのドレインに一端が接続される第４の抵抗素子と、前
   記第３および前記第４の抵抗素子の他端が共通接続され
   その共通接続端と接地電位間に直列接続されかつゲート
   がドレインおよび次段のセルフリフレッシュ用基準クロ
   ック生成手段のクロック周期制御端子に共通接続された
   第２のＮチャネル型ＭＯＳトランジスタとを備える請求
   項３記載のセルフリフレッシュ機能を備えた半導体記憶
   装置。
10. 【請求項１０】 前記第１または前記第４の抵抗素子
    は、セルフリフレッシュ周期をｔＲＣＳＲ、セルフリフ
    レッシュ完了に必要なワード線本数をｎとしたときの前
    記セルフリフレッシュ完了に必要なセルホールド時間ｔ
    Ｒｅｆ＝ｔＲＣＳＲ×ｎと、セルフリフレッシュ機能検
    査時の前記基準高温度をＴ、セルフリフレッシュ機能検
    査時の測定系の持つ温度ばらつきを±ａとしたときのセ
    ルホールド実力（Ｔ−ａ）−セルホールド実力（Ｔ＋
    ａ）＝ｂと、前記ばらつきの許容範囲における前記セル
    ホールド時間に付加する工程間余裕値（ｔＲｅｆ（Ｔ＋
    ａ）−ｔＲｅｆ（Ｔ−ａ））×ｎ＝ｃと、前記セルフリ
    フレッシュ周期選択手段でセルフリフレッシュ周期を前
    記基準高温度における実数倍に延長して調整するための
    前記実数倍の倍率αとを基に、α＝１＋（ｂ＋ｃ）／ｔ
    Ｒｅｆを満足するように、予め抵抗値が設定される請求
    項４または９記載のセルフリフレッシュ機能を備えた半
    導体記憶装置。
11. 【請求項１１】 前記第２の抵抗素子および前記第３の
    抵抗素子の抵抗値が予め等しく設定される請求項４また
    は９記載のセルフリフレッシュ機能を備えた半導体記憶
    装置。
12. 【請求項１２】 前記第４の抵抗素子の抵抗値が、前記
    第１および前記第２の抵抗素子の抵抗値の和に等しく予
    め設定される請求項４または９記載のセルフリフレッシ
    ュ機能を備えた半導体記憶装置。
13. 【請求項１３】 半導体記憶装置の仕様に定める絶対最
    大定格のうち、動作周囲温度の上限に準じた基準高温度
    の雰囲気中で行う一次検査工程および二次検査工程下の
    各検査時に、前記基準高温度の変動許容範囲内で予め定
    められたセルフリフレッシュ機能の検査規格値を満たす
    半導体記憶装置選別手段として、前記一次検査工程下で
    前記変動許容範囲内の下限温度におけるセルフリフレッ
    シュ完了に必要な時間となるセルホールド時間を前記二
    次検査工程時の所定倍にして検査するための、予め定め
    る倍率である工程間余裕値の付加・削除手段を備え、前
    記温度変動範囲で前記検査規格値を満たす工程間余裕値
    は、前記一次検査工程では付与されるとともに、前記二
    次検査工程では、前記セルフリフレッシュ機能の不良発
    生を回避するために削除されることを特徴とするセルフ
    リフレッシュ機能を備えた半導体記憶装置の検査方法。
14. 【請求項１４】 前記工程間余裕値は、前記制御手段を
    外部から制御しさらに前記工程間余裕値の付加・削除手
    段でセルフリフレッシュ周期を前記基準高温度での実数
    倍に延長して調整される請求項１３記載のセルフリフレ
    ッシュ機能を備えた半導体記憶装置の検査方法。
15. 【請求項１５】 前記基準高温度での実数倍の範囲に前
    記工程間余裕値の付加・削除手段の出力電圧を変化させ
    るとともに、前記出力電圧でセルフリフレッシュ用基準
    クロック生成手段を制御してセルフリフレッシュ用基準
    クロックの周期を設定する請求項１４記載のセルフリフ
    レッシュ機能を備えた半導体記憶装置の検査方法。
16. 【請求項１６】 半導体記憶装置の仕様に定める絶対最
    大定格のうち、動作周囲温度の上限に準じた基準高温度
    の雰囲気中で行う一次検査工程および二次検査工程下の
    各検査時に、前記基準高温度の変動許容範囲内で予め定
    められたセルフリフレッシュ機能の検査規格値を満たす
    半導体記憶装置選別手段として、前記一次検査工程下で
    前記変動許容範囲内の下限温度におけるセルフリフレッ
    シュ完了に必要な時間となるセルホールド時間を前記二
    次検査工程時の所定倍にして検査するための、予め定め
    る倍率である工程間余裕値の付加・削除手段を備え、 前記一次検査工程では、テストプログラムにより外部信
    号のライトイネーブルバー信号を電源電圧よりも高電圧
    レベルにするステップと、前記高電圧レベルに応答して
    前記制御手段に論理レベルの一方レベルを出力させるス
    テップと、前記一方レベルに応答して前記工程間余裕値
    の付加・削除手段により前記二次検査工程の前記セルホ
    ールド時間に対して両工程間の前記工程間余裕値を付加
    させるステップと、前段のステップで付加された工程間
    余裕値を加えたセルホールド時間でセルフリフレッシュ
    機能を検査するステップとに順じて検査し、前記一次検
    査工程で得られた良品に対し前記二次検査工程では、前
    記テストプログラムにより前記ライトイネーブルバー信
    号を電源電圧以下のレベルにするステップと、前記電源
    電圧以下のレベルに応答して前記制御手段に論理レベル
    の他方レベルを出力させるステップと、前記他方レベル
    に応答して前記工程間余裕値の付加・削除手段により前
    記両工程間の工程間余裕値を削除させるステップと、前
    記工程間余裕値が削除された前記セルホールド時間でセ
    ルフリフレッシュ機能を検査するステップとに順じて検
    査することにより、前記二次検査工程で前記高温度が許
    容範囲の上限にずれても前記一次検査工程で良品であれ
    ば前記二次検査工程での検査規格を満足することを特徴
    とするセルフリフレッシュ機能を備えた半導体記憶装置
    の検査方法。