JP2001242226A - 半導体装置及びその試験方法 - Google Patents
半導体装置及びその試験方法Info
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- JP2001242226A JP2001242226A JP2000054878A JP2000054878A JP2001242226A JP 2001242226 A JP2001242226 A JP 2001242226A JP 2000054878 A JP2000054878 A JP 2000054878A JP 2000054878 A JP2000054878 A JP 2000054878A JP 2001242226 A JP2001242226 A JP 2001242226A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C29/14—Implementation of control logic, e.g. test mode decoders
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【課題】 本発明は半導体装置及びその試験方法に関
し、本来異なる電源電圧が供給されていた互いに接続さ
れた回路に、共通の電源パッドを用いて同じ電源電圧を
供給しても、テストモード時に本来行うべき試験を行う
ことを可能とすることを目的とする。 【解決手段】 通常モードと、試験を行うテストモード
とを有する半導体装置において、入力信号、テスト信号
及び出力イネーブル信号が入力され、出力イネーブル信
号に応答して該入力信号を出力する第１の回路と、第１
の回路に接続され、第１の回路から得られる入力信号を
出力する第２の回路と、第１の回路及び第２の回路に共
通の電源電圧を供給する電源パッドとを備え、第１の回
路は、テスト信号がテストモードを示すと、出力イネー
ブル信号に関わらず、第２の回路の出力インピーダンス
をハイインピーダンスに固定するように構成する。
し、本来異なる電源電圧が供給されていた互いに接続さ
れた回路に、共通の電源パッドを用いて同じ電源電圧を
供給しても、テストモード時に本来行うべき試験を行う
ことを可能とすることを目的とする。 【解決手段】 通常モードと、試験を行うテストモード
とを有する半導体装置において、入力信号、テスト信号
及び出力イネーブル信号が入力され、出力イネーブル信
号に応答して該入力信号を出力する第１の回路と、第１
の回路に接続され、第１の回路から得られる入力信号を
出力する第２の回路と、第１の回路及び第２の回路に共
通の電源電圧を供給する電源パッドとを備え、第１の回
路は、テスト信号がテストモードを示すと、出力イネー
ブル信号に関わらず、第２の回路の出力インピーダンス
をハイインピーダンスに固定するように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の試験方法に関し、特にテストモードを有する半導体装
置及びそのような半導体装置の試験方法に関する。
の試験方法に関し、特にテストモードを有する半導体装
置及びそのような半導体装置の試験方法に関する。
【０００２】一般に、半導体記憶装置等の半導体装置を
出荷する際に半導体装置の機能や性能を保証する場合、
ユーザが半導体装置の異常をチェックする場合等には、
半導体装置にコマンドを入力して、動作モードをテスト
モードに移行させて各種試験を行う。半導体装置を通常
モードからテストモードに移行させることを、テストモ
ードエントリと言う。
出荷する際に半導体装置の機能や性能を保証する場合、
ユーザが半導体装置の異常をチェックする場合等には、
半導体装置にコマンドを入力して、動作モードをテスト
モードに移行させて各種試験を行う。半導体装置を通常
モードからテストモードに移行させることを、テストモ
ードエントリと言う。
【０００３】
【従来の技術】従来の同期型ダイナミック・ランダム・
アクセス・メモリ（ＳＤＲＡＭ）では、テストモードエ
ントリは、例えば外部クロックに同期させてコマンドを
入力することで行われる。又、コマンドが、ＳＤＲＡＭ
に印加されるチップセレクト信号やアドレスストローブ
信号等の所定の組み合わせにより決定される場合、偶発
的に所定の組み合わせが発生してしまうと、誤ってテス
トモードエントリを行ってしまう。そこで、テストモー
ドへ移行させるための専用のコマンドを用いることもで
きる。
アクセス・メモリ（ＳＤＲＡＭ）では、テストモードエ
ントリは、例えば外部クロックに同期させてコマンドを
入力することで行われる。又、コマンドが、ＳＤＲＡＭ
に印加されるチップセレクト信号やアドレスストローブ
信号等の所定の組み合わせにより決定される場合、偶発
的に所定の組み合わせが発生してしまうと、誤ってテス
トモードエントリを行ってしまう。そこで、テストモー
ドへ移行させるための専用のコマンドを用いることもで
きる。
【０００４】これに対し、非同期型ＤＲＡＭでは、外部
クロックを使用しないため、ＳＤＲＡＭで用いるような
テストモードエントリ方式を採用することはできない。
このため、従来の非同期型ＤＲＡＭでは、通常よりも高
いスーパーハイ電圧を印加することで、テストモードエ
ントリを行うものがある。
クロックを使用しないため、ＳＤＲＡＭで用いるような
テストモードエントリ方式を採用することはできない。
このため、従来の非同期型ＤＲＡＭでは、通常よりも高
いスーパーハイ電圧を印加することで、テストモードエ
ントリを行うものがある。
【０００５】他方、ＤＲＡＭには、内部のメモリセルア
レイやその周辺回路等のコア部で用いるコア用電源電圧
と、内部の出力回路等の出力部で用いる出力用電源電圧
とが供給される。通常、コア用電源電圧と出力用電源電
圧とは、異なる電圧値のものを用いるので、ＤＲＡＭの
異なる電源パッドを介して内部に供給される構成となっ
ている。しかし、同期型、非同期型に関わらず、ＤＲＡ
Ｍの集積度を向上するため、パッド数を減少させる要求
があり、電源パッドに関して言えば、コア用電源電圧及
び出力用電源電圧を同じ電圧値として、共通の電源パッ
ドを用いてコア用電源電圧及び出力用電源電圧をＤＲＡ
Ｍに供給する構成とすることが考えられる。
レイやその周辺回路等のコア部で用いるコア用電源電圧
と、内部の出力回路等の出力部で用いる出力用電源電圧
とが供給される。通常、コア用電源電圧と出力用電源電
圧とは、異なる電圧値のものを用いるので、ＤＲＡＭの
異なる電源パッドを介して内部に供給される構成となっ
ている。しかし、同期型、非同期型に関わらず、ＤＲＡ
Ｍの集積度を向上するため、パッド数を減少させる要求
があり、電源パッドに関して言えば、コア用電源電圧及
び出力用電源電圧を同じ電圧値として、共通の電源パッ
ドを用いてコア用電源電圧及び出力用電源電圧をＤＲＡ
Ｍに供給する構成とすることが考えられる。
【０００６】しかし、従来のＤＲＡＭにおいて、共通の
電源パッドを用いてコア用電源電圧及び出力用電源電圧
をＤＲＡＭに供給する構成とすると、テストモード時に
コア用電源電圧を供給して例えばＤＲＡＭ内のコア部に
おけるアクティブ電流を測定しようとした場合に、この
コア用電源電圧が出力用電源電圧としてＤＲＡＭ内の出
力部にも供給されてしまうため、アクティブ電流と例え
ばＤＲＡＭ内の出力回路からの出力電流との分離ができ
なくなり、テストモードで本来行うべき試験ができなく
なってしまう。
電源パッドを用いてコア用電源電圧及び出力用電源電圧
をＤＲＡＭに供給する構成とすると、テストモード時に
コア用電源電圧を供給して例えばＤＲＡＭ内のコア部に
おけるアクティブ電流を測定しようとした場合に、この
コア用電源電圧が出力用電源電圧としてＤＲＡＭ内の出
力部にも供給されてしまうため、アクティブ電流と例え
ばＤＲＡＭ内の出力回路からの出力電流との分離ができ
なくなり、テストモードで本来行うべき試験ができなく
なってしまう。
【０００７】
【発明が解決しようとする課題】従って、従来の半導体
装置では、本来異なる電源電圧を供給されていた互いに
接続された回路に、共通の電源パッドを用いて同じ電源
電圧供給しようとすると、テストモード時に本来行うべ
き試験が行えなくなってしまうという問題があった。
装置では、本来異なる電源電圧を供給されていた互いに
接続された回路に、共通の電源パッドを用いて同じ電源
電圧供給しようとすると、テストモード時に本来行うべ
き試験が行えなくなってしまうという問題があった。
【０００８】そこで、本発明は、本来異なる電圧電圧を
供給されていた互いに接続された回路に、共通の電源パ
ッドを用いて同じ電源電圧供給しても、テストモード時
に本来行うべき試験を行うことのできる半導体装置及び
その試験方法を提供することを目的とする。
供給されていた互いに接続された回路に、共通の電源パ
ッドを用いて同じ電源電圧供給しても、テストモード時
に本来行うべき試験を行うことのできる半導体装置及び
その試験方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記課題は、通常モード
と、試験を行うテストモードとを有する半導体装置にお
いて、入力信号、テスト信号及び出力イネーブル信号が
入力され、該出力イネーブル信号に応答して該入力信号
を出力する第１の回路と、該第１の回路に接続され、該
第１の回路から得られる該入力信号を出力する第２の回
路と、該第１の回路及び該第２の回路に共通の電源電圧
を供給する電源パッドとを備え、該第１の回路は、該テ
スト信号がテストモードを示すと、該出力イネーブル信
号に関わらず、該第２の回路の出力インピーダンスをハ
イインピーダンスに固定することを特徴とする半導体装
置によって達成される。
と、試験を行うテストモードとを有する半導体装置にお
いて、入力信号、テスト信号及び出力イネーブル信号が
入力され、該出力イネーブル信号に応答して該入力信号
を出力する第１の回路と、該第１の回路に接続され、該
第１の回路から得られる該入力信号を出力する第２の回
路と、該第１の回路及び該第２の回路に共通の電源電圧
を供給する電源パッドとを備え、該第１の回路は、該テ
スト信号がテストモードを示すと、該出力イネーブル信
号に関わらず、該第２の回路の出力インピーダンスをハ
イインピーダンスに固定することを特徴とする半導体装
置によって達成される。
【００１０】半導体装置は、前記入力信号を前記第１の
回路に出力するメモリ部を更に備えた構成とすることも
できる。又、半導体装置は、コマンド信号に基づいて前
記出力イネーブル信号を生成する論理回路と、該コマン
ド信号及びアドレス信号に基づいて前記テスト信号を生
成するテストモード判定回路とを更に備えても良い。
回路に出力するメモリ部を更に備えた構成とすることも
できる。又、半導体装置は、コマンド信号に基づいて前
記出力イネーブル信号を生成する論理回路と、該コマン
ド信号及びアドレス信号に基づいて前記テスト信号を生
成するテストモード判定回路とを更に備えても良い。
【００１１】上記の課題は、互いに接続された第１の回
路及び第２の回路に共通の電源電圧を供給する構成であ
り、通常モードと試験を行うテストモードとを有する半
導体装置の試験方法であって、テスト信号が通常モード
を示している時に、出力イネーブル信号に応答して入力
信号を該第２の回路へ出力するよう該第１の回路を制御
するステップと、該テスト信号がテストモードを示す時
に、該出力イネーブル信号に関わらず、該第２の回路の
出力インピーダンスをハイインピーダンスに固定した状
態で、該第１の回路内の任意のノードにおける電流を測
定するステップとを含むことを特徴とする半導体装置の
試験方法によっても達成される。
路及び第２の回路に共通の電源電圧を供給する構成であ
り、通常モードと試験を行うテストモードとを有する半
導体装置の試験方法であって、テスト信号が通常モード
を示している時に、出力イネーブル信号に応答して入力
信号を該第２の回路へ出力するよう該第１の回路を制御
するステップと、該テスト信号がテストモードを示す時
に、該出力イネーブル信号に関わらず、該第２の回路の
出力インピーダンスをハイインピーダンスに固定した状
態で、該第１の回路内の任意のノードにおける電流を測
定するステップとを含むことを特徴とする半導体装置の
試験方法によっても達成される。
【００１２】半導体装置の試験方法は、前記入力信号を
メモリ部から前記第１の回路へ出力するステップを更に
含んでも良い。又、半導体装置の試験方法は、コマンド
信号に基づいて前記出力イネーブル信号を生成するステ
ップと、該コマンド信号及びアドレス信号に基づいて前
記テスト信号を生成するステップとを更に含むようにし
ても良い。
メモリ部から前記第１の回路へ出力するステップを更に
含んでも良い。又、半導体装置の試験方法は、コマンド
信号に基づいて前記出力イネーブル信号を生成するステ
ップと、該コマンド信号及びアドレス信号に基づいて前
記テスト信号を生成するステップとを更に含むようにし
ても良い。
【００１３】従って、本発明によれば、本来異なる電源
電圧を供給されていた互いに接続された回路に、共通の
電源パッドを用いて同じ電源電圧を供給しても、テスト
モード時に本体行うべき試験を行うことのできる半導体
装置及びその試験方法を実現できる。
電圧を供給されていた互いに接続された回路に、共通の
電源パッドを用いて同じ電源電圧を供給しても、テスト
モード時に本体行うべき試験を行うことのできる半導体
装置及びその試験方法を実現できる。
【００１４】
【発明の実施の形態】本発明になる半導体装置及びその
試験方法の各実施例を、以下に図面と共に説明する。
試験方法の各実施例を、以下に図面と共に説明する。
【００１５】
【実施例】図１は、本発明になる半導体装置の一実施例
を示すブロック図である。半導体装置の本実施例は、本
発明になる半導体装置の試験方法の一実施例を採用す
る。本実施例では、本発明が非同期型ＤＲＡＭに適用さ
れているが、ＳＤＲＡＭ等の半導体記憶装置や他の半導
体装置にも本発明を同様に適用可能であることは、言う
までもない。
を示すブロック図である。半導体装置の本実施例は、本
発明になる半導体装置の試験方法の一実施例を採用す
る。本実施例では、本発明が非同期型ＤＲＡＭに適用さ
れているが、ＳＤＲＡＭ等の半導体記憶装置や他の半導
体装置にも本発明を同様に適用可能であることは、言う
までもない。
【００１６】非同期型ＤＲＡＭ１は、大略図１に示す如
く接続されたアドレスパッド群２、コマンドパッド群
３、ＸＹデコーダ４、メモリセルアレイ５、アンプ６、
テストモード判定回路７、論理回路８、制御回路９、出
力回路１０、出力パッド群１１及び電源パッド群１３か
らなる。尚、説明の便宜上、同図では、特にＤＲＡＭ１
のテストモードに関係する回路部のみを示す。
く接続されたアドレスパッド群２、コマンドパッド群
３、ＸＹデコーダ４、メモリセルアレイ５、アンプ６、
テストモード判定回路７、論理回路８、制御回路９、出
力回路１０、出力パッド群１１及び電源パッド群１３か
らなる。尚、説明の便宜上、同図では、特にＤＲＡＭ１
のテストモードに関係する回路部のみを示す。
【００１７】アドレスパッド群２は、アドレス信号が入
力される複数のアドレスパッドからなる。ＸＹデコーダ
４は、アドレスパッド群２からのアドレス信号をデコー
ドして、メモリセルアレイ５のＸアドレス及びＹアドレ
スを指定する。メモリセルアレイ５に対するデータの書
き込み及びデータの読み出しは、周知の方法で行えるた
め、本明細書ではその説明は省略する。アンプ６は、メ
モリセルアレイ５の指定されたＸＹアドレスから読み出
されたコモンデータバス上のデータを増幅して、データ
ｃｄｂｚとして制御回路９へ出力する。
力される複数のアドレスパッドからなる。ＸＹデコーダ
４は、アドレスパッド群２からのアドレス信号をデコー
ドして、メモリセルアレイ５のＸアドレス及びＹアドレ
スを指定する。メモリセルアレイ５に対するデータの書
き込み及びデータの読み出しは、周知の方法で行えるた
め、本明細書ではその説明は省略する。アンプ６は、メ
モリセルアレイ５の指定されたＸＹアドレスから読み出
されたコモンデータバス上のデータを増幅して、データ
ｃｄｂｚとして制御回路９へ出力する。
【００１８】コマンドパッド群３は、ライトコマンドや
リードコマンドを含む各種コマンド信号が入力される複
数のコマンドパッドからなる。コマンドパッド群３から
のコマンド信号は、テストモード判定回路７及び論理回
路８に供給される。テストモード判定回路７は、アドレ
ス信号及びコマンド信号に基づいて、ＤＲＡＭ１の動作
モードが通常モードであるか、テストモードであるかを
判定し、テストモードであるとテスト信号ｔｅｓｔを生
成して制御回路９に供給する。他方、論理回路８は、コ
マンド信号に基づいて各種論理演算を行い、タイミング
の判定等を行った結果を示す出力イネーブル信号ｏｄｅ
ｘを制御回路９に供給する。
リードコマンドを含む各種コマンド信号が入力される複
数のコマンドパッドからなる。コマンドパッド群３から
のコマンド信号は、テストモード判定回路７及び論理回
路８に供給される。テストモード判定回路７は、アドレ
ス信号及びコマンド信号に基づいて、ＤＲＡＭ１の動作
モードが通常モードであるか、テストモードであるかを
判定し、テストモードであるとテスト信号ｔｅｓｔを生
成して制御回路９に供給する。他方、論理回路８は、コ
マンド信号に基づいて各種論理演算を行い、タイミング
の判定等を行った結果を示す出力イネーブル信号ｏｄｅ
ｘを制御回路９に供給する。
【００１９】テストモード判定回路７からのテスト信号
ｔｅｓｔは、制御回路９にアンプ６からのデータｃｄｂ
ｚの出力をディセーブルする。これに対し、論理回路８
からの出力イネーブル信号ｏｄｅｘは、制御回路９にア
ンプ６からのデータｃｄｂｚの出力をイネーブルする。
通常モードでは、テスト信号ｔｅｓｔがローレベルであ
り、リード動作に伴う出力イネーブル信号ｏｄｅｘのレ
ベルに応じて、制御回路９が出力回路１０の出力インピ
ーダンスをハイインピーダンス又はローインピーダンス
に制御する。他方、テストモードでは、後述する如く、
テスト信号ｔｅｓｔがハイレベルとなり、制御回路９は
出力イネーブル信号ｏｄｅｘのレベルに関わらず、出力
回路１０の出力インピーダンスをハイインピーダンスに
保証するので、本実施例では出力電流は流れない。
ｔｅｓｔは、制御回路９にアンプ６からのデータｃｄｂ
ｚの出力をディセーブルする。これに対し、論理回路８
からの出力イネーブル信号ｏｄｅｘは、制御回路９にア
ンプ６からのデータｃｄｂｚの出力をイネーブルする。
通常モードでは、テスト信号ｔｅｓｔがローレベルであ
り、リード動作に伴う出力イネーブル信号ｏｄｅｘのレ
ベルに応じて、制御回路９が出力回路１０の出力インピ
ーダンスをハイインピーダンス又はローインピーダンス
に制御する。他方、テストモードでは、後述する如く、
テスト信号ｔｅｓｔがハイレベルとなり、制御回路９は
出力イネーブル信号ｏｄｅｘのレベルに関わらず、出力
回路１０の出力インピーダンスをハイインピーダンスに
保証するので、本実施例では出力電流は流れない。
【００２０】出力回路１０は、出力トランジスタからな
り、制御回路９を介して得られるアンプ６からのデータ
ｃｄｂｚを出力データｄｑとして出力パッド群１１に出
力する。出力パッド群１１は、複数の出力パッドからな
る。電源パッド群１３は、電源電圧を供給される複数の
電源パッドからなる。本実施例では、電源パッド群１３
は、少なくとも出力用電源電圧及びコア用電源電圧とし
て同じ電源電圧ｖｄｄが供給される電源パッドと、接地
ｖｓｓに接続される電源パッドとを含む。ここで、出力
用電源電圧とは、出力回路１０等の出力部に供給される
電源電圧を指し、コア用電源電圧とは、メモリセルアレ
イ５及び制御回路９等の周辺回路を含むコア部に供給さ
れる電源電圧を指す。尚、図１において、各パッド群
２，３，１１，１３の配置は、実際のＤＲＡＭ１におけ
る配置を示すものではなく、これらの位置は任意に設定
可能である。
り、制御回路９を介して得られるアンプ６からのデータ
ｃｄｂｚを出力データｄｑとして出力パッド群１１に出
力する。出力パッド群１１は、複数の出力パッドからな
る。電源パッド群１３は、電源電圧を供給される複数の
電源パッドからなる。本実施例では、電源パッド群１３
は、少なくとも出力用電源電圧及びコア用電源電圧とし
て同じ電源電圧ｖｄｄが供給される電源パッドと、接地
ｖｓｓに接続される電源パッドとを含む。ここで、出力
用電源電圧とは、出力回路１０等の出力部に供給される
電源電圧を指し、コア用電源電圧とは、メモリセルアレ
イ５及び制御回路９等の周辺回路を含むコア部に供給さ
れる電源電圧を指す。尚、図１において、各パッド群
２，３，１１，１３の配置は、実際のＤＲＡＭ１におけ
る配置を示すものではなく、これらの位置は任意に設定
可能である。
【００２１】図２は、制御回路９及び出力回路１０の一
実施例を示す回路図である。制御回路９は、同図に示す
如く接続されたノアゲート２１，２２、インバータ２３
〜２６、ナンドゲート２７、Ｐチャンネルトランジスタ
Ｔｒ１〜Ｔｒ７及びＮチャンネルトランジスタＴｒ１１
〜Ｔｒ１７からなる。出力回路１０は、少なくともＰチ
ャンネル出力トランジスタＴｒ７及びＮチャンネル出力
トランジスタＴｒ１７からなる。ｖｄｄは電源パッド群
１３からコア用電源電圧及び出力用電源電圧として共通
に供給される電源電圧であり、ｖｓｓは接地である。
又、ｖｉｉはｖｄｄ等に基づいてＤＲＡＭ１内の周知の
電源回路で生成される内部電源から供給される内部電源
電圧である。
実施例を示す回路図である。制御回路９は、同図に示す
如く接続されたノアゲート２１，２２、インバータ２３
〜２６、ナンドゲート２７、Ｐチャンネルトランジスタ
Ｔｒ１〜Ｔｒ７及びＮチャンネルトランジスタＴｒ１１
〜Ｔｒ１７からなる。出力回路１０は、少なくともＰチ
ャンネル出力トランジスタＴｒ７及びＮチャンネル出力
トランジスタＴｒ１７からなる。ｖｄｄは電源パッド群
１３からコア用電源電圧及び出力用電源電圧として共通
に供給される電源電圧であり、ｖｓｓは接地である。
又、ｖｉｉはｖｄｄ等に基づいてＤＲＡＭ１内の周知の
電源回路で生成される内部電源から供給される内部電源
電圧である。
【００２２】ノアゲート２１には、論理回路８からの出
力イネーブル信号ｏｄｅｘと、テストモード判定回路７
からのテスト信号ｔｅｓｔが入力される。又、インバー
タ２５には、アンプ６からのデータｃｄｂｚが入力され
る。出力データｄｑは、Ｐチャンネル出力トランジスタ
Ｔｒ７とＮチャンネル出力トランジスタＴｒ１７を接続
するノードＮから出力される。
力イネーブル信号ｏｄｅｘと、テストモード判定回路７
からのテスト信号ｔｅｓｔが入力される。又、インバー
タ２５には、アンプ６からのデータｃｄｂｚが入力され
る。出力データｄｑは、Ｐチャンネル出力トランジスタ
Ｔｒ７とＮチャンネル出力トランジスタＴｒ１７を接続
するノードＮから出力される。
【００２３】図３は、制御回路９及び出力回路１０のリ
ード時の動作を説明するタイミングチャートである。
又、図４は、制御回路９及び出力回路１０のテストモー
ド時の動作を説明するタイミングチャートである。これ
らの図中、Ｈｉ-ｚは、ハイインピーダンスを示す。
ード時の動作を説明するタイミングチャートである。
又、図４は、制御回路９及び出力回路１０のテストモー
ド時の動作を説明するタイミングチャートである。これ
らの図中、Ｈｉ-ｚは、ハイインピーダンスを示す。
【００２４】図３に示すように、例えばリード時等の通
常モードでは、同図（ａ）に示すようにテスト信号ｔｅ
ｓｔがローレベルであり、同図（ｃ）に示すリード動作
に伴う出力イネーブル信号ｏｄｅｘのレベルに応じて、
制御回路９が出力回路１０の出力インピーダンスをハイ
インピーダンス又はローインピーダンスに制御する。つ
まり、出力イネーブル信号ｏｄｅｘのレベルに応じてＰ
チャンネル出力トランジスタＴｒ７又はＮチャンネル出
力トランジスタＴｒ１７がオンとなり、同図（ｂ）に示
すデータｃｄｂｚが同図（ｄ）に示すように出力データ
ｄｑとして出力パッド群１１へ出力される。
常モードでは、同図（ａ）に示すようにテスト信号ｔｅ
ｓｔがローレベルであり、同図（ｃ）に示すリード動作
に伴う出力イネーブル信号ｏｄｅｘのレベルに応じて、
制御回路９が出力回路１０の出力インピーダンスをハイ
インピーダンス又はローインピーダンスに制御する。つ
まり、出力イネーブル信号ｏｄｅｘのレベルに応じてＰ
チャンネル出力トランジスタＴｒ７又はＮチャンネル出
力トランジスタＴｒ１７がオンとなり、同図（ｂ）に示
すデータｃｄｂｚが同図（ｄ）に示すように出力データ
ｄｑとして出力パッド群１１へ出力される。
【００２５】他方、テストモードでは、図４（ａ）に示
すようにテスト信号ｔｅｓｔがハイレベルとなり、同図
（ｃ）に示す制御回路９は出力イネーブル信号ｏｄｅｘ
のレベルに関わらず、制御回路９が出力回路１０の出力
インピーダンスをハイインピーダンスに保証する。つま
り、同図（ｂ）に示すデータｃｄｂｚ及び出力イネーブ
ル信号ｏｄｅｘに関わらず、制御回路９が出力回路１０
の出力インピーダンスをハイインピーダンスに固定する
ため、出力回路１０のノードＮからは出力電流が流れな
い。
すようにテスト信号ｔｅｓｔがハイレベルとなり、同図
（ｃ）に示す制御回路９は出力イネーブル信号ｏｄｅｘ
のレベルに関わらず、制御回路９が出力回路１０の出力
インピーダンスをハイインピーダンスに保証する。つま
り、同図（ｂ）に示すデータｃｄｂｚ及び出力イネーブ
ル信号ｏｄｅｘに関わらず、制御回路９が出力回路１０
の出力インピーダンスをハイインピーダンスに固定する
ため、出力回路１０のノードＮからは出力電流が流れな
い。
【００２６】従って、テストモードにおいて、例えば制
御回路９内に任意のノードおけるアクティブ電流を測定
して試験を行う場合、出力回路１０において出力電流は
流れないため、コア用電源電圧と出力用電源電圧に同じ
電源電圧ｖｄｄを使用するにも関わらず、出力電流に影
響されることなく、アクティブ電流を出力電流と分離し
て正確に測定することができる。
御回路９内に任意のノードおけるアクティブ電流を測定
して試験を行う場合、出力回路１０において出力電流は
流れないため、コア用電源電圧と出力用電源電圧に同じ
電源電圧ｖｄｄを使用するにも関わらず、出力電流に影
響されることなく、アクティブ電流を出力電流と分離し
て正確に測定することができる。
【００２７】以上、本発明を実施例により説明したが、
本発明は上記実施例に限定されるものではなく、本発明
の範囲内で種々の変形及び改良が可能であることは、言
うまでもない。
本発明は上記実施例に限定されるものではなく、本発明
の範囲内で種々の変形及び改良が可能であることは、言
うまでもない。
【００２８】
【発明の効果】本発明によれば、本来異なる電圧値であ
った電源電圧を共通の電源パッドを用いて供給しても、
テストモード時に本体行うべき試験を行うことのできる
半導体装置及びその試験方法を実現することができる。
った電源電圧を共通の電源パッドを用いて供給しても、
テストモード時に本体行うべき試験を行うことのできる
半導体装置及びその試験方法を実現することができる。
【図１】本発明になる半導体装置の一実施例を示すブロ
ック図である。
ック図である。
【図２】制御回路及び出力回路の一実施例を示す回路図
である。
である。
【図３】制御回路及び出力回路のリード時の動作を説明
するタイミングチャートである。
するタイミングチャートである。
【図４】制御回路及び出力回路のテストモード時の動作
を説明するタイミングチャートである。
を説明するタイミングチャートである。
１ ＤＲＡＭ ２ アドレスパッド群 ３ コマンドパッド群 ７ テストモード判定回路 ８ 論理回路 ９ 制御回路 １０ 出力回路 １１ 出力パッド群 １３ 電源パッド群
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｔ ９Ａ００１ 21/822 (72)発明者 舩生 明裕 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 2G032 AA07 AB01 AD01 AG07 AK14 4M106 AA08 AB07 AC08 BA14 CA04 DJ11 DJ21 5B024 AA15 BA21 CA07 EA04 5F038 BE09 CA10 CD02 DF05 DF17 DT02 EZ20 5L106 AA01 DD11 GG05 9A001 BB05 KZ54 LL05
Claims (6)
- 【請求項１】 通常モードと、試験を行うテストモード
とを有する半導体装置において、 入力信号、テスト信号及び出力イネーブル信号が入力さ
れ、該出力イネーブル信号に応答して該入力信号を出力
する第１の回路と、 該第１の回路に接続され、該第１の回路から得られる該
入力信号を出力する第２の回路と、 該第１の回路及び該第２の回路に共通の電源電圧を供給
する電源パッドとを備え、 該第１の回路は、該テスト信号がテストモードを示す
と、該出力イネーブル信号に関わらず、該第２の回路の
出力インピーダンスをハイインピーダンスに固定するこ
とを特徴とする、半導体装置。 - 【請求項２】 前記入力信号を前記第１の回路に出力す
るメモリ部を更に備えたことを特徴とする、請求項１記
載の半導体装置。 - 【請求項３】 コマンド信号に基づいて前記出力イネー
ブル信号を生成する論理回路と、 該コマンド信号及びアドレス信号に基づいて前記テスト
信号を生成するテストモード判定回路とを更に備えたこ
とを特徴とする、請求項２記載の半導体装置。 - 【請求項４】 互いに接続された第１の回路及び第２の
回路に共通の電源電圧を供給する構成であり、通常モー
ドと試験を行うテストモードとを有する半導体装置の試
験方法であって、 テスト信号が通常モードを示している時に、出力イネー
ブル信号に応答して入力信号を該第２の回路へ出力する
よう該第１の回路を制御するステップと、 該テスト信号がテストモードを示す時に、該出力イネー
ブル信号に関わらず、該第２の回路の出力インピーダン
スをハイインピーダンスに固定した状態で、該第１の回
路内の任意のノードにおける電流を測定するステップと
を含むことを特徴とする、半導体装置の試験方法。 - 【請求項５】 前記入力信号をメモリ部から前記第１の
回路へ出力するステップを更に含むことを特徴とする、
請求項４記載の半導体装置の試験方法。 - 【請求項６】 コマンド信号に基づいて前記出力イネー
ブル信号を生成するステップと、 該コマンド信号及びアドレス信号に基づいて前記テスト
信号を生成するステップとを更に含むことを特徴とす
る、請求項５記載の半導体装置の試験方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000054878A JP2001242226A (ja) | 2000-02-29 | 2000-02-29 | 半導体装置及びその試験方法 |
| US09/756,198 US6496433B2 (en) | 2000-02-29 | 2001-01-09 | Semiconductor device and semiconductor device testing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000054878A JP2001242226A (ja) | 2000-02-29 | 2000-02-29 | 半導体装置及びその試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001242226A true JP2001242226A (ja) | 2001-09-07 |
Family
ID=18576077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000054878A Pending JP2001242226A (ja) | 2000-02-29 | 2000-02-29 | 半導体装置及びその試験方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6496433B2 (ja) |
| JP (1) | JP2001242226A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7543199B2 (en) | 2005-09-29 | 2009-06-02 | Hynix Semiconductor, Inc. | Test device |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW583567B (en) * | 2002-06-28 | 2004-04-11 | Powerchip Semiconductor Corp | Automatic intelligent system for performing yield rate improvement and multivariate analysis of production process parameters and method thereof |
| JP3738001B2 (ja) * | 2002-12-03 | 2006-01-25 | 松下電器産業株式会社 | 半導体集積回路装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5455517A (en) * | 1992-06-09 | 1995-10-03 | International Business Machines Corporation | Data output impedance control |
| US5790459A (en) * | 1995-08-04 | 1998-08-04 | Micron Quantum Devices, Inc. | Memory circuit for performing threshold voltage tests on cells of a memory array |
| US5661690A (en) * | 1996-02-27 | 1997-08-26 | Micron Quantum Devices, Inc. | Circuit and method for performing tests on memory array cells using external sense amplifier reference current |
| JP2861973B2 (ja) * | 1996-10-11 | 1999-02-24 | 日本電気株式会社 | 半導体集積論理回路のテスト回路 |
| JP4497645B2 (ja) * | 2000-04-10 | 2010-07-07 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
-
2000
- 2000-02-29 JP JP2000054878A patent/JP2001242226A/ja active Pending
-
2001
- 2001-01-09 US US09/756,198 patent/US6496433B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7543199B2 (en) | 2005-09-29 | 2009-06-02 | Hynix Semiconductor, Inc. | Test device |
Also Published As
| Publication number | Publication date |
|---|---|
| US20010017802A1 (en) | 2001-08-30 |
| US6496433B2 (en) | 2002-12-17 |
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050329 |