TWI520145B - 積體電路 - Google Patents

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TWI520145B
TWI520145B TW100103787A TW100103787A TWI520145B TW I520145 B TWI520145 B TW I520145B TW 100103787 A TW100103787 A TW 100103787A TW 100103787 A TW100103787 A TW 100103787A TW I520145 B TWI520145 B TW I520145B
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Description

積體電路
本發明之例示性實施例係關於一種積體電路設計技術，且更特定言之，係關於積體電路之多用途暫存器(MPR)。
本申請案主張2010年10月29日申請之韓國專利申請案第10-2010-0106778號之優先權，該案之全部內容以引用的方式併入本文中。
在藉由複數個半導體裝置實施之系統中，積體電路用以儲存資料。當資料處理裝置或其類似者(例如，中央處理單元(CPU))需要資料輸入/輸出操作時，積體電路自對應於自資料請求裝置輸入之位址的核心區域讀取資料，或將自資料請求裝置提供之資料儲存於(例如)對應於該位址的核心區域之隨機空間中。
其間，隨著藉由半導體裝置實施的系統之操作速度變得較快且半導體積體電路之製造技術迅速發展，需要積體電路以較快速度輸出或儲存資料。此處，為了使積體電路以較快速度穩定操作，除提供於積體電路內的用於資料輸入/輸出操作之核心區域及周邊區域之外，亦進一步提供用於提供資料輸入/輸出準確性之電路。
因此，積體電路將具有用於儲存藉由用於獲得資料輸入/輸出準確性之操作而產生之資訊的儲存空間。為了此儲存目的，可使用MPR。
舉例而言，MPR已用於雙資料速率3(DDR3)同步動態隨機存取記憶體(SDRAM)中以便支援讀取調節操作。
讀取調節操作指代將先前在記憶體晶片內之暫存器中定義的資料樣式傳送至晶片組且調整晶片組與記憶體晶片之間的DQS時滯(DQS skew)之操作。此時，執行讀取儲存於暫存器中之資料樣式的操作，而不考慮儲存於記憶胞中之正常資料。因此，不必要執行啟用字線或對位元線預充電以便讀取資料樣式的類型之記憶體存取操作。
習知MPR用以儲存未儲存於記憶胞中但值先前已得到定義之資料樣式。由於習知MPR在其具有「固定值讀出」特性之此狀態下操作，因此不需要分別寫入資料之MPR重寫操作。亦即，若將半導體系統之記憶體晶片設定至讀取調節操作模式(MPR模式)，則在輸入讀取命令時，輸出諸如「10101010」之預定義之資料樣式，而無需將有效命令(active command)輸入至記憶體晶片。因此，可執行針對半導體系統與記憶體晶片之間的高速操作之調諧操作(tDS/tDH)。
然而，在諸如DDR4 SDRAM之記憶體產品中，正考慮半導體系統藉以寫入樣式資料之方法，而非藉以將樣式資料之值儲存於MPR中及自MPR輸出樣式資料之值的方法。亦即，MPR不具有「固定值讀出」特性，而具有「非固定值讀出」特性。
隨著MPR之特性改變，需要更多的互連件以便用於正常資料輸入/輸出。另外，MPR之儲存空間可增加。
本發明之一實施例係關於一種可獲得一MPR之充分輸入/輸出特性之電路。
本發明之另一實施例係關於一種電路，該電路可最大限度地減少一積體電路中由一MPR佔據之一空間的增加，同時滿足一MPR之充分輸入/輸出特性。
根據本發明之一實施例，一種積體電路包括：一正常資料儲存單元，該正常資料儲存單元經組態以在一正常操作模式中回應於一寫入命令、一讀取命令及一位址信號而儲存正常資料及輸出該所儲存之正常資料；一測試資料儲存單元，該測試資料儲存單元經組態以在一測試操作模式中回應於該寫入命令而將該位址信號儲存為測試資料，且回應於該讀取命令而輸出該所儲存之測試資料；及一連接選擇單元，該連接選擇單元經組態以分別基於該積體電路處於該正常操作模式及該測試操作模式中之一第一者抑或一第二者，而選擇性地將該正常資料儲存單元之一資料輸入/輸出端子或該測試資料儲存單元之一資料輸出端子連接至一全域線。
根據本發明之另一實施例，一種積體電路包括：一位址輸入線，該位址輸入線經組態以接收一位址信號；一模式組態控制單元，該模式組態控制單元經組態以回應於一測試進入控制信號而將經由該位址輸入線接收之該位址信號作為測試資料或模式組態碼輸出至一模式組態線；一測試資料儲存單元，該測試資料儲存單元經組態以回應於一測試寫入命令而儲存經由該模式組態線接收之該測試資料，且回應於一測試讀取命令而將該所儲存之測試資料輸出至一全域線；及一內部電路，該內部電路經組態以回應於該測試進入控制信號及經由該模式組態線接收之該模式組態碼而被設定至一預設內部操作模式。
根據本發明之又一實施例，一種積體電路包括：一位址輸入線，該位址輸入線經組態以接收一位址信號；一模式組態控制單元，該模式組態控制單元經組態以回應於一測試進入控制信號而將經由該位址輸入線接收之該位址信號作為測試資料或模式組態碼輸出至一模式組態線；一測試資料儲存單元，該測試資料儲存單元經組態以回應於一測試寫入命令而儲存經由該模式組態線接收之該測試資料，且回應於一測試讀取命令而將該所儲存之測試資料輸出至一第一全域線及一第二全域線；及一內部電路，該內部電路經組態以回應於該測試進入控制信號及經由該模式組態線接收之該模式組態碼而被設定至一預設內部操作模式。
下文將參看隨附圖式更詳細地描述本發明之例示性實施例。然而，本發明可以不同形式來體現，且不應被解釋為限於本文中所闡述之實施例。更確切而言，提供此等實施例以使得本發明將為透徹的及完整的，且將充分地將本發明之範疇傳達給熟習此項技術者。貫穿本發明，相似參考數字指代貫穿本發明之各種圖及實施例的相似部分。
<第一實施例>
圖1為說明根據本發明之一第一實施例的積體電路中之MPR操作電路之組態的方塊圖。
參看圖1，根據本發明之第一實施例的積體電路中之MPR操作電路包括一正常資料儲存單元100、一測試資料儲存單元120及一連接選擇單元140。在信號TS_SEL處於邏輯低位準之正常操作模式中，正常資料儲存單元100回應於寫入命令WRITE、讀取命令READ及位址信號ADDR而儲存正常資料NR_DATA，且輸出所儲存之正常資料NR_DATA。在信號TS_SEL處於邏輯高位準之測試操作模式中，測試資料儲存單元120回應於寫入命令WRITE而將位址信號ADDR儲存為測試資料TS_DATA，且回應於讀取命令READ而輸出所儲存之測試資料TS_DATA。連接選擇單元140根據操作模式選擇性地將正常資料儲存單元100之資料輸入/輸出端子及測試資料儲存單元120之資料輸出端子連接至全域線GIO_LINE。
MPR操作電路進一步包括一位址輸入線ADD_LINE，在正常操作模式及測試操作模式中，經由該位址輸入線ADD_LINE輸入位址信號ADDR。在正常操作模式中，經由全域線GIO_LINE輸入/輸出正常資料NR_DATA。在測試操作模式中，經由全域線GIO_LINE輸出測試資料TS_DATA。
MPR操作電路進一步包括一命令輸入單元170，命令輸入單元170接收一晶片選擇信號CSB、一行選通信號CASB、一列選通信號RASB及一寫入啟用信號WEB，且產生寫入命令WRITE及讀取命令READ。
另外，MPR操作電路進一步包括一位元頻寬擴增單元160，位元頻寬擴增單元160將在測試操作模式中經由測試資料儲存單元120之資料輸出端子輸出的測試資料TS_DATA之位元頻寬(8個位元)擴增至一設定值(例如，64個位元)，以藉此使位元頻寬(8個位元)等於全域線GIO_LINE之位元頻寬(64個位元)。
提供位元頻寬擴增單元160，此係因為位址輸入線ADDR_LINE之資料頻寬與全域線GIO_LINE之資料頻寬彼此不同，且根據一實例，全域線GIO_LINE之資料頻寬大於位址輸入線ADDR_LINE之資料頻寬。亦即，經由位址輸入線ADDR_LINE將測試資料TS_DATA輸入至測試資料儲存單元120，且經由全域線GIO_LINE輸出儲存於測試資料儲存單元120中之測試資料TS_DATA。
因此，位元頻寬擴增單元160執行將具有小資料頻寬之測試資料TS_DATA(8個位元)轉換成具有大資料頻寬之測試資料TS_DATA(64個位元)的操作。可使用重複地複製相同資料之方法。舉例而言，可藉由將具有小資料頻寬之測試資料TS_DATA(8個位元)複製達八次而產生具有較大資料頻寬之測試資料TS_DATA(64個位元)。
正常資料儲存單元100包括可儲存正常資料NR_DATA之複數個資料儲存空間(圖中未展示)。在正常操作模式中，在該複數個資料儲存空間當中選擇對應於位址信號ADDR之資料儲存空間，且在啟動寫入命令時，經由全域線GIO_LINE輸出儲存於選定資料儲存空間中之正常資料NR_DATA。在測試操作模式中，不管啟動寫入命令WRITE抑或啟動讀取命令READ，將不儲存正常資料NR_DATA。
根據一實例的正常資料儲存單元100可為半導體裝置中儲存正常資料之複數個記憶體組。更具體言之，正常資料儲存單元100可為執行根據本發明之第一實施例之最少讀取/寫入操作的任一適度合適之群之記憶體組。
另外，可根據測試資料儲存單元120之操作將測試資料儲存單元120之組態劃分成兩個方案。
第一方案為針對測試資料儲存單元120具有最小儲存空間之情形的方案。
具體言之，能夠儲存測試資料TS_DATA之測試資料儲存空間(圖中未展示)提供於測試資料儲存單元120內部，且當在測試操作模式中啟動寫入命令WRITE時，將經由位址輸入線ADDR_LINE輸入之位址信號ADDR儲存為測試資料TS_DATA。同樣地，當在測試操作模式中啟動讀取命令READ時，經由全域線GIO_LINE輸出所儲存之測試資料TS_DATA。在正常操作模式中，不管啟動寫入命令WRITE抑或啟動讀取命令READ，不將經由位址輸入線ADDR_LINE輸入之位址信號ADDR儲存為測試資料TS_DATA。
亦即，根據第一方案之測試資料儲存單元120操作，以使得在測試資料儲存單元120具有最小儲存空間之此狀態下，將一位址信號ADDR儲存為一測試資料TS_DATA。
第二方案為針對測試資料儲存單元120具有足夠儲存空間之情形的方案。
具體言之，測試資料儲存單元120包括複數個測試資料儲存空間(圖中未展示)，該複數個測試資料儲存空間可根據在經由位址輸入線ADDR_LINE輸入之位址信號ADDR中設定的預定位元SEL_ADDR之值來選擇，且可將剩餘位元SAV_ADDR(惟預定位元SEL_ADDR除外)儲存為測試資料TS_DATA。在測試操作模式中，測試資料儲存單元120在該複數個測試資料儲存空間當中選擇對應於位址信號ADDR之設定的預定位元SEL_ADDR之一儲存空間，且在啟動寫入命令WRITE時，將位址信號ADDR之剩餘位元TD_SAV作為測試資料TS_DATA儲存於選定儲存空間中。同樣地，測試資料儲存單元120在該複數個測試資料儲存空間當中選擇對應於位址信號ADDR之設定的預定位元SEL_ADDR之一儲存空間，且在啟動讀取命令READ時，經由選定資料儲存空間中之全域線GIO_LINE輸出儲存於選定資料儲存空間中之測試資料TS_DATA。在測試操作模式中，使用與讀取命令READ一起輸入的位址信號ADDR之預定位元SEL_ADDR來選擇資料儲存空間。然而，位址信號ADDR之剩餘位元SAV_ADDR被捨棄，而不加以使用。另一方面，在正常操作模式中，不管啟動寫入命令WRITE抑或啟動讀取命令READ，不將位址信號ADDR儲存為測試資料TS_DATA。
亦即，根據第二方案之測試資料儲存單元120經建構以使得測試資料儲存單元120執行以下操作：在測試資料儲存單元120具有足夠儲存空間之此狀態下，分別將若干位址信號ADDR儲存為若干測試資料TS_DATA。
測試資料儲存單元120可為儲存樣式資料之任一適度合適之MPR，包括執行根據本發明之第一實施例之最少讀取/寫入操作的MPR。
連接選擇單元140在正常操作模式中將正常資料儲存單元100之資料輸入/輸出端子連接至全域線GIO_LINE，且在測試操作模式中將測試資料儲存單元120之資料輸出端子連接至全域線GIO_LINE。
具體言之，當用以選擇正常操作模式或測試操作模式之信號TS_SEL經撤銷啟動至邏輯低位準時，積體電路進入正常操作模式，且連接選擇單元140允許在正常資料儲存單元100與全域線GIO_LINE之間輸入/輸出正常資料NR_DATA。同樣地，當信號TS_SEL經啟動至邏輯高位準時，積體電路進入測試操作模式，且連接選擇單元140允許經由全域線GIO_LINE輸出儲存於測試資料儲存單元120中之測試資料TS_DATA。
如所描述，由於儲存於對應於MPR的測試資料儲存單元120中之測試資料TS_DATA係經由位址輸入線ADDR_LINE而施加至半導體系統，因此可見，測試資料TS_DATA之值可經由半導體系統而變化。因此，可充分地獲得用於記憶體產品群的MPR之輸入/輸出特性。
<第二實施例>
圖2為說明根據本發明之一第二實施例的積體電路中之MPR操作電路之組態的方塊圖。
參看圖2，根據本發明之第二實施例的積體電路中之MPR操作電路包括一位址輸入線ADDR_LINE、一模式組態控制單元210、一測試資料儲存單元220及一內部電路230。位址輸入線ADDR_LINE經組態以接收一位址信號。模式組態控制單元210回應於測試進入控制信號TS_SEL而將經由位址輸入線ADDR_LINE輸入之位址信號ADDR作為測試資料TS_DATA或模式組態碼MD_CONF輸出至模式組態線MD_CONF_LINE。測試資料儲存單元220回應於測試寫入命令TS_WRITE而儲存經由模式組態線MD_CONF_LINE輸入之測試資料TS_DATA，且回應於測試讀取命令TS_READ而經由全域線GIO_LINE輸出所儲存之測試資料TS_DATA。內部電路230經組態以回應於測試進入控制信號TS_SEL及經由模式組態線MD_CONF_LINE輸入之模式組態碼MD_CONF而被設定至預設內部操作模式。
另外，MPR操作電路進一步包括一測試命令產生單元250，測試命令產生單元250回應於測試進入控制信號TS_SEL及寫入命令WRITE而產生測試寫入命令TS_WRITE，且回應於測試進入控制信號TS_SEL及讀取命令READ而產生測試讀取命令TS_READ。
此外，MPR操作電路進一步包括一正常資料儲存單元200及一連接選擇單元240。正常資料儲存單元200回應於寫入命令WRITE及經由位址輸入線ADDR_LINE輸入之位址信號ADDR而儲存經由全域線GIO_LINE輸入之正常資料NR_DATA，且回應於讀取命令READ及經由位址輸入線ADDR_LINE輸入之位址信號ADDR而經由全域線GIO_LINE輸出所儲存之正常資料NR_DATA。連接選擇單元240回應於測試進入控制信號TS_SEL而選擇性地將正常資料儲存單元200及測試資料儲存單元220連接至全域線GIO_LINE。
另外，MPR操作電路進一步包括一位元頻寬擴增單元260，位元頻寬擴增單元260將在啟動測試讀取命令TS_READ時經由測試資料儲存單元220之資料輸出端子輸出的測試資料TS_DATA之位元頻寬(8個位元)擴增至一設定值，以藉此使位元頻寬(8個位元)等於全域線GIO_LINE之位元頻寬(64個位元)。
此外，MPR操作電路進一步包括一命令輸入單元270，命令輸入單元270接收一晶片選擇信號CSB、一行選通信號CASB、一列選通信號RASB及一寫入啟用信號WEB，且產生寫入命令WRITE及讀取命令READ。
僅供參考，雖然在圖2中說明仿佛測試命令產生單元250與模式組態控制信號210彼此分開且個別地執行其操作，但此說明係用於提供清晰性之目的。亦可將該等元件歸組為執行上文所描述之功能之單一元件。
另外，在實施積體電路中，可在模式暫存器集(MRS)中定義測試命令產生單元250及模式組態控制單元210之操作。因此，在圖3B中說明測試命令產生單元250與模式組態控制單元210之組合。
下文將詳細地描述根據本發明之第二實施例的積體電路中之MPR操作電路之各別元件的操作。
提供位元頻寬擴增單元260，此係因為位址輸入線ADDR_LINE之資料頻寬與全域線GIO_LINE之資料頻寬彼此不同，且大體而言，全域線GIO_LINE之資料頻寬大於位址輸入線ADDR_LINE之資料頻寬。亦即，經由位址輸入線ADDR_LINE將測試資料TS_DATA輸入至測試資料儲存單元220，且經由全域線GIO_LINE輸出儲存於測試資料儲存單元220中之測試資料TS_DATA。
因此，位元頻寬擴增單元260執行將具有小資料頻寬之測試資料TS_DATA(8個位元)轉換成具有大資料頻寬之測試資料TS_DATA(64個位元)的操作。常常使用重複地複製相同資料之方法。舉例而言，藉由將具有小資料頻寬之測試資料TS_DATA(8個位元)複製達八次而產生具有較大資料頻寬之測試資料TS_DATA(64個位元)。
在測試進入控制信號TS_SEL之啟動週期中，當啟動寫入命令WRITE時，測試命令產生單元250啟動測試寫入命令TS_WRITE，且當撤銷啟動寫入命令WRITE時，測試命令產生單元250撤銷啟動測試寫入命令TS_WRITE。同樣地，在測試進入控制信號TS_SEL之啟動週期中，當啟動讀取命令READ時，測試命令產生單元250啟動測試讀取命令TS_READ，且當撤銷啟動讀取命令READ時，測試命令產生單元250撤銷啟動測試讀取命令TS_READ。另外，在測試進入控制信號TS_SEL之撤銷啟動週期中，不管是否啟動寫入命令WRITE，測試命令產生單元250撤銷啟動測試寫入命令TS_WRITE。同樣地，在測試進入控制信號TS_SEL之撤銷啟動週期中，不管是否啟動讀取命令READ，測試命令產生單元250撤銷啟動測試讀取命令TS_READ。
正常資料儲存單元200包括可儲存正常資料NR_DATA之複數個正常資料儲存空間(圖中未展示)。正常資料儲存單元200回應於在測試進入控制信號TS_SEL之撤銷啟動週期中的寫入命令WRITE之啟動，而將經由全域線GIO_LINE輸入之正常資料NR_DATA儲存於該複數個正常資料儲存空間當中對應於位址信號ADDR之資料儲存空間中。另外，正常資料儲存單元200回應於在測試進入控制信號TS_SEL之撤銷啟動週期中的讀取命令READ之啟動，而輸出儲存於該複數個正常資料儲存空間當中對應於位址信號ADDR之資料儲存空間中的正常資料NR_DATA。此外，在測試進入控制信號TS_SEL之啟動週期中，不管是否啟動寫入命令WRITE及讀取命令READ，正常資料儲存單元200不執行讀取或儲存操作。
正常資料儲存單元200可為對應於儲存正常資料之複數個記憶體組(包括執行根據本發明之第二實施例之最少讀取/寫入操作的記憶體組)之任一適度合適之元件。
測試資料儲存單元220可根據兩個方案操作。
第一方案為針對測試資料儲存單元220具有最小儲存空間之狀況的方案。
具體言之，能夠儲存測試資料TS_DATA之測試資料儲存空間(圖中未展示)提供於測試資料儲存單元220內部，且測試資料儲存單元220回應於測試寫入命令TS_WRITE而儲存自模式組態線MD_CONF_LINE輸入之測試資料TS_DATA。同樣地，測試資料儲存單元220回應於測試讀取命令TS_READ而經由全域線GIO_LINE輸出儲存於測試資料儲存空間中之測試資料TS_DATA。此時，當測試進入控制信號TS_SEL處於撤銷啟動之狀態下時，不啟動測試寫入命令TS_WRITE及測試讀取命令TS_READ。因此，當積體電路在正常操作模式中操作時，無資料可儲存於測試資料儲存單元220中。
亦即，根據第一方案之測試資料儲存單元220操作，以使得在測試資料儲存單元220具有最小儲存空間之此狀態下，將一位址信號ADDR儲存為一測試資料TS_DATA。
第二方案為針對測試資料儲存單元220具有足夠儲存空間之狀況的方案。
具體言之，測試資料儲存單元220包括複數個測試資料儲存空間(圖中未展示)，該複數個測試資料儲存空間可根據經由模式組態線MD_CONF_LINE輸入之測試資料TS_DATA的預定位元TD_SEL之值來選擇，且可儲存剩餘位元TD_SAV(惟預定位元TD_SEL除外)。當啟動測試寫入命令TS_WRITE時，測試資料儲存單元220根據測試資料TS_DATA之預定位元TD_SEL選擇該複數個測試資料儲存空間當中之一儲存空間，且將測試資料TS_DATA之剩餘位元TD_SAV儲存於選定儲存空間中。同樣地，當啟動測試讀取命令TS_READ時，測試資料儲存單元220根據測試資料TS_DATA之預定位元TD_SEL經由全域線GIO_LINE輸出儲存於在該複數個測試資料儲存空間當中選擇之儲存空間中的值。此時，使用與測試讀取命令TS_READ一起輸入的測試資料TS_DATA之預定位元TS_DATA來選擇資料儲存空間。然而，測試資料TS_DATA之剩餘位元TD_SAV被捨棄，而不加以使用。另外，當測試進入控制信號TS_SEL處於撤銷啟動之狀態下時，不啟動測試寫入命令TS_WRITE及測試讀取命令TS_READ。因此，當積體電路在正常操作模式中操作時，無資料將儲存於測試資料儲存單元220中。
亦即，根據第二方案之測試資料儲存單元220操作，以使得測試資料儲存單元220執行以下操作：在測試資料儲存單元220具有足夠儲存空間之此狀態下，分別將若干位址信號ADDR儲存為若干測試資料TS_DATA。
測試資料儲存單元220可為對應於儲存樣式資料之MPR(包括執行根據本發明之第二實施例之最少讀取/寫入操作的MPR)的任一適度合適之元件。
連接選擇單元240在正常操作模式中將正常資料儲存單元200之資料輸入/輸出端子連接至全域線GIO_LINE，且在測試操作模式中將測試資料儲存單元220之資料輸出端子連接至全域線GIO_LINE。
具體言之，當用以選擇正常操作模式或測試操作模式之測試進入控制信號TS_SEL經撤銷啟動至邏輯低位準時，積體電路進入正常操作模式，且連接選擇單元240允許在正常資料儲存單元200與全域線GIO_LINE之間輸入/輸出正常資料NR_DATA。
同樣地，當測試進入控制信號TS_SEL經啟動至邏輯高位準時，積體電路進入測試操作模式，且連接選擇單元240允許經由全域線GIO_LINE輸出儲存於測試資料儲存單元220中之測試資料TS_DATA。
在測試進入控制信號TS_SEL之撤銷啟動週期中，模式組態控制單元210回應於載入於位址輸入線ADDR_LINE上之位址信號ADDR而產生模式組態碼MD_CONF，且經由模式組態線MD_CONF_LINE將模式組態碼MD_CONF傳送至內部電路230。另外，在測試進入控制信號TS_SEL之啟動週期中，模式組態控制信號210將位址輸入線ADDR_LINE之位址信號ADDR作為測試資料TS_DATA載入於模式組態線MD_CONF_LINE上，且將所載入之位址信號ADDR傳送至測試資料儲存單元220。
具體言之，模式組態控制單元210可允許藉由使用載入於位址輸入線ADDR_LINE上之位址信號ADDR而將載入於模式組態線MD_CONF_LINE上之信號用作兩個目的。
亦即，在測試進入控制信號TS_SEL經撤銷啟動至邏輯低位準之正常操作模式中，模式組態控制單元210執行以下操作：以新方式定義對應於載入於位址輸入線ADDR_LINE上之位址信號ADDR的模式組態碼MD_CONF之值。經由模式組態線MD_CONF_LINE將具有以新方式定義之值的模式組態碼MD_CONF傳送至提供於積體電路內部之複數個電路。因此，可以新方式設定提供於積體電路內部之該複數個電路。藉由經由模式組態線MD_CONF_LINE將模式組態碼MD_CONF傳送至內部電路230而設定操作模式之操作可為用於執行此任務之任一適度合適之操作。
另一方面，在測試進入控制信號TS_SEL經啟動至邏輯高位準之測試操作模式中，輸出載入於位址輸入線ADDR_LINE上之位址信號ADDR作為測試資料TS_DATA。經由模式組態線MD_CONF_LINE將具有與位址信號ADDR之值相同的值之測試資料TS_DATA傳送至測試資料儲存單元220。將測試資料TS_DATA儲存於測試資料儲存單元220中，且接著經由全域線GIO_LINE輸出測試資料TS_DATA。經由模式組態線MD_CONF_LINE將測試資料TS_DATA傳送至測試資料儲存單元220及將測試資料TS_DATA之值儲存於測試資料儲存單元220中之操作可為用於執行此任務之任一適度合適之操作。
圖3A為說明根據本發明之第二實施例的圖2之積體電路中的MPR操作電路之測試資料儲存單元(例如，圖2中之220)的詳細電路圖。
僅供參考，圖3A說明基於根據本發明之第二實施例的第二方案之測試資料儲存單元220。
參看圖3A，測試資料儲存單元220包括對應於該複數個測試資料儲存空間的第零至第三MPR鎖存器MPR0、MPR1、MPR2及MPR3。
將對應於經由模式組態線MD_CONF_LINE輸入之測試資料TS_DATA之預定位元TD_SEL的測試資料TS_DATA之第八及第九位元TS_DATA<8:9>輸入至選擇性解碼單元222，以產生用於選擇第零至第三MPR鎖存器MPR0、MPR1、MPR2及MPR3中之任一者的鎖存器選擇控制信號MA0、MA1、MA2及MA3。由於僅選擇第零至第三MPR鎖存器MPR0、MPR1、MPR2及MPR3中之一者，因此僅將鎖存器選擇控制信號MA0、MA1、MA2及MA3中之一者啟動至邏輯高位準，且將其他者撤銷啟動至邏輯低位準。
當測試寫入命令TS_WRITE經啟動至邏輯高位準時，鎖存器選擇控制信號MA0、MA1、MA2及MA3將鎖存器選擇儲存啟用信號EN1、EN2、EN3及EN4啟動至邏輯高位準，或將鎖存器選擇儲存啟用信號EN1、EN2、EN3及EN4撤銷啟動至邏輯低位準。因此，可執行選擇第零至第三MPR鎖存器MPR0、MPR1、MPR2及MPR3中之任一者以便儲存測試資料TS_DATA之操作。
將對應於經由模式組態線MD_CONF_LINE輸入之測試資料TS_DATA之剩餘位元TD_SAV的測試資料TS_DATA之第零至第七位元TS_DATA<0:7>施加至第零至第三MPR鎖存器MPR0、MPR1、MPR2及MPR3。亦即，將測試資料TS_DATA之第零至第七位元TS_DATA<0:7>輸入至第零至第三MPR鎖存器MPR0、MPR1、MPR2及MPR3當中藉由鎖存器選擇儲存啟用信號EN1、EN2、EN3及EN4選擇之任一MPR鎖存器，且將測試資料TS_DATA之第零至第七位元TS_DATA<0:7>儲存於該任一MPR鎖存器中，且無位元儲存於未選定之MPR鎖存器中。
另外，第零至第三MPR鎖存器MPR0、MPR1、MPR2及MPR3中之每一者包括一經組態以儲存8個位元之位元鎖存器。因此，可同時儲存測試資料TS_DATA之第零至第七位元TS_DATA<0:7>。此處，可使用不同電路組態來適應用於TS_DATA之不同於8個位元之位元數目。
由選擇性解碼單元222產生之鎖存器選擇控制信號MA0、MA1、MA2及MA3藉由以下操作使得能夠進行選擇第零至第三MPR鎖存器MPR0、MPR1、MPR2及MPR3中之任一者以便輸出儲存於第零至第三MPR鎖存器MPR0、MPR1、MPR2及MPR3中之測試資料的操作：將選擇輸出啟用信號OEN0、OEN1、OEN2及OEN3啟動至邏輯高位準，或在測試讀取命令TS_READ經啟動至邏輯高位準時，將選擇輸出啟用信號OEN0、OEN1、OEN2及OEN3撤銷啟動至邏輯低位準。
將儲存於第零至第三MPR鎖存器MPR0、MPR1、MPR2及MPR3當中藉由選擇輸出啟用信號OEN0、OEN1、OEN2及OEN3選擇之MPR鎖存器中的測試資料施加至位元頻寬擴增單元260，將該測試資料轉換成與全域線GIO_LINE之位元頻寬相同的位元頻寬(8個位元→64個位元)，且接著經由全域線GIO_LINE輸出該測試資料。
另外，當將測試讀取命令TS_READ啟動至邏輯高位準且選擇第零至第三MPR鎖存器MPR0、MPR1、MPR2及MPR3中之任一者時，測試寫入命令TS_WRITE處於邏輯低位準之撤銷啟動狀態下。因此，不將對應於測試資料TS_DATA之剩餘位元TD_SAV的測試資料TS_DATA之第零至第七位元TS_DATA<0:7>儲存於第零至第三MPR鎖存器MPR0、MPR1、MPR2及MPR3中之任一者中。亦即，當啟動測試讀取命令TS_READ時，對應於測試資料TS_DATA之剩餘位元TD_SAV的測試資料TS_DATA之第零至第七位元TS_DATA<0:7>無意義，且被捨棄而不加以使用。
將測試讀取命令TS_READ及信號「GIO_SEL」與測試資料TS_DATA一起進一步輸入至位元頻寬擴增單元260。將測試讀取命令TS_READ輸入至位元頻寬擴增單元260，以便將位元頻寬擴增單元260之操作週期限於測試讀取命令TS_READ之啟動週期。另外，將信號GIO_SEL輸入至位元頻寬擴增單元260以便用作複本參考信號，此係因為位元頻寬擴增單元260使用藉由將所輸入之測試資料TS_DATA(8個位元)複製達預設次數而擴增位元頻寬的方法。再次參看圖2，未展示待輸入至位元頻寬擴增單元260之信號GIO_SEL。此係因為信號GIO_SEL之使用係可選的。
如自藉由鎖存器選擇控制信號MA0、MA1、MA2及MA3判定選擇輸入啟用信號EN0、EN1、EN2及EN3及選擇輸出啟用信號OEN0、OEN1、OEN2及OEN3之邏輯位準值的程序可見，若未啟動測試寫入命令TS_WRITE，則測試資料儲存單元220不可能執行儲存測試資料TS_DATA之操作，且若未啟動測試讀取命令TS_READ，則測試資料儲存單元220不可能執行輸出測試資料TS_DATA之操作。因此，在不可能啟動測試寫入命令TS_WRITE及測試讀取命令TS_READ的積體電路之正常操作模式中，無資料可儲存於測試資料儲存單元220中，且無資料可自測試資料儲存單元220輸出。
圖3B為說明根據本發明之第二實施例的圖2之積體電路中的MPR操作電路之測試命令產生單元及模式組態控制單元的詳細電路圖。
參看圖3B，根據本發明之第二實施例的積體電路中之MPR操作電路之測試命令產生單元250包括一第一「及」(AND)閘AND1、一第二AND閘AND2、一第一延遲DLY1、一第二延遲DLY2、一「或」(OR)閘OR。第一AND閘AND1經由第一輸入端子接收寫入命令WRITE且經由第二輸入端子接收測試進入控制信號TS_SEL，且對寫入命令WRITE及測試進入控制信號TS_SEL執行AND運算。第二AND閘AND2經由第一輸入端子接收讀取命令READ且經由第二輸入端子接收測試進入控制信號TS_SEL，且對讀取命令READ及測試進入控制信號TS_SEL執行AND運算。第一延遲DLY1將第一AND閘AND1之輸出信號延遲達一設定時間，且輸出測試寫入命令TS_WRITE。第二延遲DLY2將第二AND閘AND2之輸出信號延遲達一設定時間，且輸出測試讀取命令TS_READ。OR閘OR經由第一輸入端子接收第一AND閘AND1之輸出信號且經由第二輸入端子接收第二AND閘AND2之輸出信號，對第一AND閘AND1之輸出信號及第二AND閘AND2之輸出信號執行OR運算，且產生寫入/讀取測試進入控制信號TS_SEL_WR。
根據本發明之第二實施例的積體電路中之MPR操作電路之模式組態控制單元210包括一第一反相器INV1、一第二反相器INV2及一第三反相器INV3。第一反相器INV1回應於寫入/讀取測試進入控制信號TS_SEL_WR而執行以下的開/關控制操作：經由模式組態線MD_CONF_LINE傳送經由位址輸入線ADDR_LINE輸入的作為測試資料TS_DATA之位址信號ADDR。第二反相器INV2與第三反相器INV3在一鎖存器組態中連接，以便防止載入於模式組態線MD_CONF_LINE上的測試資料TS_DATA之電壓位準之浮動。在模式組態控制單元210中，僅揭示了傳送作為測試資料TS_DATA之位址信號ADDR之組態，未揭示回應於位址信號ADDR而產生模式組態碼MD_CONF之組態。由於回應於位址信號ADDR而產生模式組態碼MD_CONF之組態係熟知的，因此省略該組態之詳細電路組態。亦即，模式組態控制單元210之真實組態包括一比圖3中所說明之電路複雜的電路。
圖3C為說明圖3A之測試資料儲存單元之MPR鎖存器的詳細電路圖。
參看圖3C，圖3A中所說明的第零至第三MPR鎖存器MPR0、MPR1、MPR2及MPR3中之每一者包括一經組態以儲存入個位元之位元鎖存器。圖3C中說明可儲存1個位元之單一位元鎖存器。
具體言之，MPR鎖存器包括一第一反相器INV1、一第二反相器INV2及一第三反相器INV3。第一反相器INV1回應於選擇輸入啟用信號EN0、EN1、EN2及EN3或選擇輸出啟用信號OEN0、OEN1、OEN2及OEN3當中的一任意啟用信號ENx或OENx，而控制對應於所輸入之測試資料TS_DATA之剩餘位元TD_SAV的第零至第七位元TS_DATA<0:7>當中的一任意1位元TS_DATA<y>之傳送。第二反相器INV2與第三反相器INV3在一鎖存器組態中連接，以便防止自第一反相器INV1傳送的該任意1位元TS_DATA<y>之值的浮動。
圖4為說明根據本發明之第二實施例的圖2之積體電路中的MPR操作電路之資料寫入操作的時序圖。
參看圖4，當啟動測試進入控制信號TS_SEL以用於進入至測試操作模式時，根據本發明之實施例的積體電路中之MPR操作電路之資料寫入操作開始。
當在測試進入控制信號TS_SEL處於啟動之狀態下的同時輸入寫入命令WRITE(WT)時，藉由對應於測試資料TS_DATA之預定位元TD_SEL的測試資料TS_DATA之第八及第九位元TS_DATA<8:9>選擇第零至第三MPR鎖存器MPR0、MPR1、MPR2及MPR3中之任一者。同時，將對應於測試資料TS_DATA之剩餘位元TD_SAV的測試資料TS_DATA之第零至第七位元TS_DATA<0:7>之值作為測試資料儲存於在第零至第三MPR鎖存器MPR0、MPR1、MPR2及MPR3當中選擇之任一者中。
僅供參考，在圖4之時序圖中，第零至第三MPR鎖存器MPR0、MPR1、MPR2及MPR3當中之第零MPR鎖存器MPR0首先被選擇，且儲存測試資料TS_DATA。接著，第一MPR鎖存器MPR1被選擇，且儲存測試資料TS_DATA。接下來，第二MPR鎖存器MPR2被選擇，且儲存測試資料TS_DATA。最後，第三MPR鎖存器MPR3被選擇，且儲存測試資料TS_DATA。
圖5為說明根據本發明之第二實施例的圖2之積體電路中的MPR操作電路之資料讀取操作的時序圖。
參看圖5，如在資料寫入操作中，當啟動測試進入控制信號TS_SEL以用於進入至測試操作模式時，根據本發明之實施例的積體電路中之MPR操作電路之資料讀取操作開始。
然而，與資料寫入操作相對比，在資料讀取操作中，測試資料TS_DATA(D0、D1、D2、D3)已經儲存於第零至第三MPR鎖存器MPR0、MPR1、MPR2及MPR3中。
當在測試進入控制信號TS_SEL處於啟動之狀態下時輸入讀取命令READ(RD)時，藉由對應於測試資料TS_DATA之預定位元TD_SEL的測試資料TS_DATA之第八及第九位元TS_DATA<8:9>選擇第零至第三MPR鎖存器MPR0、MPR1、MPR2及MPR3中之任一者。同時，對應於測試資料TS_DATA之剩餘位元TD_SAV的測試資料TS_DATA之第零至第七位元TS_DATA<0:7>之值被捨棄而不加以使用(X)。
因而，藉由讀取命令READ(RD)在第零至第三MPR鎖存器MPR0、MPR1、MPR2及MPR3當中選擇之MPR鎖存器經由全域線GIO_LINE輸出所儲存之測試資料TS_DATA(D0、D1、D2、D3)。
參看圖5之時序圖，在全域線GIO_LINE經劃分成上全域線UP_GIO_LINE及下全域線DN_GIO_LINE之此狀態下，依次順序地輸出儲存於在第零至第三MPR鎖存器MPR0、MPR1、MPR2及MPR3當中選擇的MPR鎖存器中之測試資料TS_DATA(D0、D1、D2、D3)。因此，可將載入於全域線GIO_LINE(UP_GIO_LINE、DN_GIO_LINE)上的測試資料TS_DATA(D0、D1、D2、D3)之窗間隔擴增至比讀取命令READ(RD)之輸入週期長。因而，進行以下各操作的原因係實現非常高速積體電路，同時獲得充分的窗間隔：將全域線GIO_LINE劃分成上全域線UP_GIO_LINE及下全域線DN_GIO_LINE，及擴增載入於全域線GIO_LINE(UP_GIO_LINE、DN_GIO_LINE)上的測試資料TS_DATA(D0、D1、D2、D3)之窗間隔的操作。亦即，以高速操作之積體電路通常將全域線GIO_LINE劃分成上全域線UP_GIO_LINE及下全域線DN_GIO_LINE。在此狀況下，可如圖5之時序圖中所說明輸出測試資料。
圖5之時序圖僅適用於將全域線GIO_LINE劃分成上全域線UP_GIO_LINE及下全域線DN_GIO_LINE之狀況。在未將全域線GIO_LINE劃分成上全域線UP_GIO_LINE及下全域線DN_GIO_LINE之狀況下，經由單一全域線GIO_LINE接連輸出具有比圖5中所說明的測試資料TS_DATA(D0、D1、D2、D3)之窗間隔短的窗間隔之測試資料TS_DATA(D0、D1、D2、D3)。亦可根據不同設計需要使用不同組態。
僅供參考，在圖5之時序圖中，第零至第三MPR鎖存器MPR0、MPR1、MPR2及MPR3當中之第零MPR鎖存器MPR0首先被選擇，且經由上全域線UP_GIO_LINE輸出所儲存之測試資料TS_DATA(D0)。接著，第一MPR鎖存器MPR1被選擇，且經由下全域線DN_GIO_LINE輸出所儲存之測試資料TS_DATA(D1)。接下來，第二MPR鎖存器MPR2被選擇，且經由上全域線UP_GIO_LINE輸出所儲存之測試資料TS_DATA(D2)。最後，第三MPR鎖存器MPR3被選擇，且經由下全域線DN_GIO_LINE輸出所儲存之測試資料TS_DATA(D3)。
若未將全域線GIO_LINE劃分成上全域線UP_GIO_LINE及下全域線DN_GIO_LINE，則操作將改變如下。首先，第零至第三MPR鎖存器MPR0、MPR1、MPR2及MPR3當中之第零MPR鎖存器MPR0被選擇，且經由全域線GIO_LINE輸出所儲存之測試資料TS_DATA(D0)。接著，第一MPR鎖存器MPR1被選擇，且經由全域線GIO_LINE輸出所儲存之測試資料TS_DATA(D1)。接下來，第二MPR鎖存器MPR2被選擇，且經由全域線GIO_LINE輸出所儲存之測試資料TS_DATA(D2)。最後，第三MPR3被選擇，且經由全域線GIO_LINE輸出所儲存之測試資料TS_DATA(D3)。
根據本發明之第二實施例的積體電路之MPR操作電路與根據本發明之第一實施例的積體電路之MPR操作電路不同之處在於：根據本發明之第二實施例的積體電路之MPR操作電路進一步包括測試命令產生單元250及模式組態控制單元210。
將給出關於根據本發明之第二實施例的積體電路之MPR操作電路之操作的以下描述，歸因於添加了測試命令產生單元250及模式組態控制單元210，根據本發明之第二實施例的積體電路之MPR操作電路之操作不同於根據本發明之第一實施例的積體電路之MPR操作電路之操作。
上文已描述：經由模式組態控制單元210中之模式組態線MD_CONF_LIEN將模式組態碼MD_CONF傳送至內部電路230之操作係熟知的。此處，模式組態線MD_CONF_LINE為用於執行此操作之熟知組件。
更具體言之，位址輸入線ADDR_LINE用以在位址輸入墊與位址解碼器之間傳送位址信號ADDR，且僅將自位址解碼器輸出的經解碼之位址信號傳送至正常資料儲存單元100。因此，為了如在本發明之第一實施例之狀況下將載入於位址輸入線ADDR_LINE上之位址信號ADDR傳送至測試資料儲存單元120，有必要進一步延長位址輸入線ADDR_LINE或提供新線。
然而，如在第二實施例之狀況下，若位址信號ADDR經轉換成測試資料TS_DATA且經由已經存在之模式組態線MD_CONF_LINE而傳送，則不必要進一步延長位址輸入線或安裝新線。在此狀況下，自測試命令產生單元250所產生之測試寫入命令TS_WRITE及測試讀取命令TS_READ為僅用於第二實施例中的命令。亦即，有必要安裝額外線以用於將測試寫入命令TS_WRITE及測試讀取命令TS_READ傳送至測試資料儲存單元220。然而，如與多位元測試資料TS_DATA相比較，測試寫入命令TS_WRITE及測試讀取命令TS_READ具有僅1-位元資訊。因此，額外線安裝不會顯著地增加積體電路之面積。
因此，當將根據本發明之第二實施例的使用模式組態控制單元210之操作應用於積體電路時，積體電路之面積不會大大地增加。
如上文所描述，當應用本發明之第二實施例時，儲存於對應於MPR之測試資料儲存單元220中的測試資料TS_DATA係經由模式組態線MD_CONF_LINE而施加至半導體系統，且MPR之所儲存值可經由半導體系統而變化。因此，有可能獲得MPR之充分輸入/輸出特性。
另外，由於測試資料TS_DATA係經由已經存在之模式組態線MD_CONF_LINE而輸入，因此不必要提供額外線以用於接收測試資料TS_DATA。因此，可最小限度地維持積體電路之面積。
<第三實施例>
圖6A及圖6B為說明根據本發明之一第三實施例的積體電路中之MPR操作電路之組態的方塊圖。
參看圖6A，根據本發明之第三實施例的積體電路中之MPR操作電路包括一位址輸入線ADDR_LINE、一模式組態控制單元610、測試資料儲存單元620A及620B，及一內部電路630。位址輸入線ADDR_LINE經組態以接收一位址信號。模式組態控制單元610回應於測試進入控制信號TS_SEL而將經由位址輸入線ADDR_LINE輸入之位址信號ADDR作為測試資料TS_DATA或模式組態碼MD_CONF輸出至模式組態線MD_CONF_LINE。測試資料儲存單元620A及620B回應於測試寫入命令TS_WRITE而儲存經由模式組態線MD_CONF_LINE輸入之測試資料TS_DATA，且回應於測試讀取命令TS_READ而經由第一全域線GIO_LINE_1或第二全域線GIO_LINE_2輸出所儲存之測試資料TS_DATA。內部電路630經組態以回應於測試進入控制信號TS_SEL及經由模式組態線MD_CONF_LINE輸入之模式組態碼MD_CONF而被設定至預設內部操作模式。
另外，該MPR操作電路進一步包括一第一正常資料儲存單元600A及一第二正常資料儲存單元600B。第一正常資料儲存單元600A回應於寫入命令WRITE、讀取命令READ及位址信號ADDR而儲存經由第一全域線GIO_LINE_1輸入之正常資料NR_DATA，且經由第一全域線GIO_LINE_1輸出所儲存之正常資料NR_DATA。第二正常資料儲存單元600B回應於寫入命令WRITE、讀取命令READ及位址信號ADDR而儲存經由第二全域線GIO_LINE_2輸入之正常資料NR_DATA，且經由第二全域線GIO_LINE_2輸出所儲存之正常資料NR_DATA。
此外，該MPR操作電路進一步包括連接選擇單元640A及640B。連接選擇單元640A及640B回應於測試進入控制信號TS_SEL而選擇性地將第一正常資料儲存單元600A及第二正常資料儲存單元600B以及第一測試資料儲存單元620A及第二測試資料儲存單元620B連接至第一全域線GIO_LINE_1及第二全域線GIO_LINE_2。
另外，該MPR操作電路進一步包括一命令輸入單元670，命令輸入單元670接收一晶片選擇信號CSB、一行選通信號CASB、一列選通信號RASB及一寫入啟用信號WEB，且產生寫入命令WRITE及讀取命令READ。
第一測試資料儲存單元620A回應於測試寫入命令TS_WRITE而儲存經由模式組態線MD_CONF_LINE輸入之測試資料TS_DATA，且回應於測試讀取命令TS_READ而經由第一全域線GIO_LINE_1輸出所儲存之測試資料TS_DATA。第二測試資料儲存單元620B回應於測試寫入命令TS_WRITE而儲存經由模式組態線MD_CONF_LINE輸入之測試資料TS_DATA，且回應於測試讀取命令TS_READ而經由第二全域線GIO_LINE_2輸出所儲存之測試資料TS_DATA。
由於測試資料儲存單元620A及620B包括第一測試資料儲存單元620A及第二測試資料儲存單元620B，因此連接選擇單元640A及640B包括第一連接選擇單元640A及第二連接選擇單元640B。第一連接選擇單元640A回應於測試進入控制信號TS_SEL而選擇性地將第一正常資料儲存單元600A及第一測試資料儲存單元620A連接至第一全域線GIO_LINE_1。第二連接選擇單元640B回應於測試進入控制信號TS_SEL而選擇性地將第二正常資料儲存單元600B及第二測試資料儲存單元620B連接至第二全域線GIO_LINE_2。
另外，該MPR操作電路進一步包括一測試命令產生單元650，測試命令產生單元650回應於測試進入控制信號TS_SEL及寫入命令WRITE而產生測試寫入命令TS_WRITE，且回應於測試進入控制信號TS_SEL及讀取命令READ而產生測試讀取命令TS_READ。
另外，該MPR操作電路進一步包括位元頻寬擴增單元660A及660B，位元頻寬擴增單元660A及660B將在啟動測試讀取命令TS_READ時經由測試資料儲存單元620A及620B之資料輸出端子輸出的測試資料TS_DATA之位元頻寬(8個位元)擴增至一設定值，以藉此使位元頻寬等於第一全域線GIO_LINE_1及第二全域線GIO_LINE_2之位元頻寬。
此時，由於測試資料儲存單元620A及620B包括第一測試資料儲存單元620A及第二測試資料儲存單元620B且連接選擇單元640A及640B包括第一連接選擇單元640A及第二連接選擇單元640B，因此位元頻寬擴增單元660A及660B包括擴增經由第一測試資料儲存單元620A之資料輸出端子輸出的測試資料TS_DATA之位元頻寬的第一位元頻寬擴增單元660A，及擴增經由第二測試資料儲存單元620B之資料輸出端子輸出的測試資料TS_DATA之位元頻寬的第二位元頻寬擴增單元660B。
該MPR操作電路進一步包括一資料輸入/輸出墊DQ，該資料輸入/輸出墊DQ共同連接至第一全域線GIO_LINE_1及第二全域線GIO_LINE_2，且正常資料NR_DATA係經由該資料輸入/輸出墊DQ而輸入/輸出或測試資料TS_DATA係經由該資料輸入/輸出墊DQ而輸出。
僅供參考，雖然在圖6A中說明仿佛測試命令產生單元650與模式組態控制信號610彼此分開且個別地執行其操作，但此說明係用於提供清晰性之目的。亦可將相同元件歸組為用於執行上文所描述之功能之單一元件。
另外，在實施中，可在模式暫存器集(MRS)中定義測試命令產生單元650及模式組態控制單元610之操作。因此，在圖3B中說明測試命令產生單元650與模式組態控制單元610之組合。
第一全域線GIO_LINE_1與第二全域線GIO_LINE_2共用資料輸入/輸出墊DQ。當第一正常資料儲存單元600A與第二正常資料儲存單元600B安置於關於資料輸入/輸出墊DQ之相對位置處時，通常使用此方案。此方案可用於以高速操作之記憶體產品群中。
下文將詳細地描述根據本發明之第三實施例的積體電路中之MPR操作電路之各別元件的操作。
提供位元頻寬擴增單元660A及660B，此係因為位址輸入線ADDR_LINE之資料頻寬與第一全域線GIO_LINE_1及第二全域線GIO_LINE_2之資料頻寬彼此不同，且大體而言，第一全域線GIO_LINE_1及第二全域線GIO_LINE_2之資料頻寬大於位址輸入線ADDR_LINE之資料頻寬。亦即，經由位址輸入線ADDR_LINE將測試資料TS_DATA輸入至測試資料儲存單元620A及620B，且經由第一全域線GIO_LINE_1及第二全域線GIO_LINE_2輸出儲存於測試資料儲存單元620A及620B中之測試資料TS_DATA。
因此，位元頻寬擴增單元660A及660B執行將具有小資料頻寬之測試資料TS_DATA(8個位元)轉換成具有大資料頻寬之測試資料TS_DATA(64個位元)的操作。可使用重複地複製相同資料之方法。舉例而言，藉由將具有小資料頻寬之測試資料TS_DATA(8個位元)複製達八次而產生具有較大資料頻寬之測試資料TS_DATA(64個位元)。
在測試進入控制信號TS_SEL之啟動週期中，當啟動寫入命令WRITE時，測試命令產生單元650啟動測試寫入命令TS_WRITE，且當撤銷啟動寫入命令WRITE時，測試命令產生單元650撤銷啟動測試寫入命令TS_WRITE。同樣地，在測試進入控制信號TS_SEL之啟動週期中，當啟動讀取命令READ時，測試命令產生單元650啟動測試讀取命令TS_READ，且當撤銷啟動讀取命令READ時，測試命令產生單元650撤銷啟動測試讀取命令TS_READ。另外，在測試進入控制信號TS_SEL之撤銷啟動週期中，不管是否啟動寫入命令WRITE，測試命令產生單元650撤銷啟動測試寫入命令TS_WRITE。同樣地，在測試進入控制信號TS_SEL之撤銷啟動週期中，不管是否啟動讀取命令READ，測試命令產生單元650撤銷啟動測試讀取命令TS_READ。
經由位址輸入線ADDR_LINE輸入之位址信號ADDR包括一儲存單元選擇位址信號SEL_ADDR及一儲存空間選擇位址信號SAV_ADDR。亦即，在本發明之第三實施例中，儲存正常資料NR_DATA之元件並非單一元件，而是兩個元件(亦即，第一正常資料儲存單元600A及第二正常資料儲存單元600B)。因此，經由位址輸入線ADDR_LINE輸入之位址信號ADDR包括：儲存單元選擇位址信號SEL_ADDR，其用於選擇待將正常資料NR_DATA儲存於第一正常資料儲存單元600A及第二正常資料儲存單元600B中之哪一者中；及儲存空間選擇位址信號SAV_ADDR，其用於選擇待將正常資料NR_DATA儲存於選定正常資料儲存單元內哪一位置處。
第一正常資料儲存單元600A及第二正常資料儲存單元600B可為對應於複數個記憶體組(包括執行根據本發明之第三實施例之最少讀取/寫入操作的記憶體組)之任一適度合適之元件。另外，儲存單元選擇位址信號SEL_ADDR可為對應於用於選擇複數個記憶體組中之一者的一記憶體組位址的任一適度合適之信號，且儲存空間選擇位址信號SAV_ADDR可為對應於一列/行位址的任一適度合適之信號，該列/行位址用於選擇在藉由記憶體組位址選擇之記憶體組中將真實資料輸入至之記憶胞或真實資料經輸出所自之記憶胞。
具體言之，第一正常資料儲存單元600A包括可儲存正常資料NR_DATA之複數個第一正常資料儲存空間(圖中未展示)。當在測試進入控制信號TS_SEL之撤銷啟動週期中藉由儲存單元選擇位址信號SEL_ADDR選擇第一正常資料儲存單元600A時，第一正常資料儲存單元600A選擇該複數個第一正常資料儲存空間當中對應於儲存空間選擇位址信號SAV_ADDR之任一儲存空間，且將經由第一全域線GIO_LINE_1輸入之正常資料NR_DATA儲存於選定資料儲存空間中，且回應於讀取命令READ而經由第一全域線GIO_LINE_1輸出儲存於選定儲存空間中之正常資料NR_DATA。然而，當在測試進入控制信號TS_SEL之啟動或撤銷啟動週期中未藉由儲存單元選擇位址信號SEL_ADDR選擇第一正常資料儲存單元600A時，不管是否啟動寫入命令WRITE及讀取命令READ，第一正常資料儲存單元600A不執行讀取/寫入操作。
第二正常資料儲存單元600B包括可儲存正常資料NR_DATA之複數個第二正常資料儲存空間(圖中未展示)。當在測試進入控制信號TS_SEL之撤銷啟動週期中藉由儲存單元選擇位址信號SEL_ADDR選擇第二正常資料儲存單元600B時，第二正常資料儲存單元600B選擇該複數個第二正常資料儲存空間當中對應於儲存空間選擇位址信號SAV_ADDR之任一儲存空間，且將經由第二全域線GIO_LINE_2輸入之正常資料NR_DATA儲存於選定資料儲存空間中，且回應於讀取命令READ而經由第二全域線GIO_LINE_2輸出儲存於選定儲存空間中之正常資料NR_DATA。然而，當在測試進入控制信號TS_SEL之啟動或撤銷啟動週期中未藉由儲存單元選擇位址信號SEL_ADDR選擇第二正常資料儲存單元600B時，不管是否啟動寫入命令WRITE及讀取命令READ，第二正常資料儲存單元600B不執行讀取/寫入操作。
可根據第一測試資料儲存單元620A及第二測試資料儲存單元620B之操作將第一測試資料儲存單元620A及第二測試資料儲存單元620B之組態劃分成兩個方案。僅供參考，由於第一測試資料儲存單元620A與第二測試資料儲存單元620B具有相同組態，因此組態之詳細描述將集中於第一測試資料儲存單元620A。
第一方案為針對第一測試資料儲存單元620A具有最小儲存空間之狀況的方案。
具體言之，能夠儲存測試資料TS_DATA之第一測試資料儲存空間(圖中未展示)提供於第一測試資料儲存單元620A內部，且第一測試資料儲存單元620A回應於測試寫入命令TS_WRITE而儲存自模式組態線MD_CONF_LINE輸入之測試資料TS_DATA。同樣地，第一測試資料儲存單元620A回應於測試讀取命令TS_READ而經由全域線連接控制單元690將儲存於測試資料儲存空間中之測試資料TS_DATA輸出至第一全域線GIO_LINE_1及第二全域線GIO_LINE_2。此時，當測試進入控制信號TS_SEL處於撤銷啟動之狀態下時，不啟動測試寫入命令TS_WRITE及測試讀取命令TS_READ。因此，當積體電路在正常操作模式中操作時，無資料可儲存於第一測試資料儲存單元620A中。
亦即，根據第一方案之第一測試資料儲存單元620A操作，以使得在第一測試資料儲存單元620A具有最小儲存空間之此狀態下，將一位址信號ADDR儲存為一測試資料TS_DATA。
第二方案為針對第一測試資料儲存單元620A具有足夠儲存空間之狀況的方案。
具體言之，第一測試資料儲存單元620A包括複數個第一測試資料儲存空間(圖中未展示)，該複數個第一測試資料儲存空間可根據經由模式組態線MD_CONF_LINE輸入之測試資料TS_DATA當中的對應於儲存單元選擇位址信號SEL_ADDR之預定位元TD_SEL之值來選擇，且可儲存對應於儲存空間選擇位址信號SAV_ADDR之剩餘位元TD_SAV。當啟動測試寫入命令TS_WRITE時，第一測試資料儲存單元620A根據測試資料TS_DATA之預定位元TD_SEL選擇該複數個第一測試資料儲存空間當中之一儲存空間，且將測試資料TS_DATA之剩餘位元TD_SAV儲存於選定儲存空間中。同樣地，當啟動測試讀取命令TS_READ時，第一測試資料儲存單元620A根據測試資料TS_DATA之預定位元TD_SEL，經由全域線連接控制單元690，將儲存於在該複數個第一測試資料儲存空間當中選擇之儲存空間中的值輸出至第一全域線GIO_LINE_1及第二全域線GIO_LINE_2。此時，使用與測試讀取命令TS_READ一起輸入的測試資料TS_DATA之預定位元TS_DATA來選擇資料儲存空間。然而，測試資料TS_DATA之剩餘位元TD_SAV被捨棄，而不加以使用。另外，當測試進入控制信號TS_SEL處於撤銷啟動之狀態下時，不啟動測試寫入命令TS_WRITE及測試讀取命令TS_READ。因此，當積體電路在正常操作模式中操作時，無資料可儲存於第一測試資料儲存單元620A中。
亦即，根據第二方案之第一測試資料儲存單元620A操作，以使得第一測試資料儲存單元620A執行以下操作：在第一測試資料儲存單元620A具有足夠儲存空間之此狀態下，根據儲存單元選擇位址信號SEL_ADDR分別將若干儲存空間選擇位址信號SEL_ADDR儲存為若干測試資料TS_DATA。
因而，第一測試資料儲存單元620A可為對應於儲存樣式資料之MPR(包括執行根據本發明之第三實施例之最少讀取/寫入操作的MPR)的任一適度合適之元件。
另外，第一測試資料儲存單元620A之上文所描述之組態可適用於第二測試資料儲存單元620B之組態。
第一連接選擇單元640A在正常操作模式中將第一正常資料儲存單元600A之資料輸入/輸出端子連接至第一全域線GIO_LINE_1，且在測試操作模式中將第一測試資料儲存單元620A之資料輸出端子連接至第一全域線GIO_LINE_1。同樣地，第二連接選擇單元640B在正常操作模式中將第二正常資料儲存單元600B之資料輸入/輸出端子連接至第二全域線GIO_LINE_2，且在測試操作模式中將第二測試資料儲存單元620B之資料輸出端子連接至第二全域線GIO_LINE_2。
具體言之，當用以選擇正常操作模式及測試操作模式之測試進入控制信號TS_SEL經撤銷啟動至邏輯低位準時，積體電路進入正常操作模式，且第一連接選擇單元640A允許在第一正常資料儲存單元600A與第一全域線GIO_LINE_1之間輸入/輸出正常資料NR_DATA，且允許在第二正常資料儲存單元600B與第二全域線GIO_LINE_2之間輸入/輸出正常資料NR_DATA。
同樣地，當測試進入控制信號TS_SEL經啟動至邏輯高位準時，積體電路進入測試操作模式，且第一連接選擇單元640A允許經由第一全域線GIO_LINE_1輸出儲存於第一測試資料儲存單元620A中之測試資料TS_DATA，且允許經由第二全域線GIO_LINE_2輸出儲存於第二測試資料儲存單元620B中之測試資料。
在測試進入控制信號TS_SEL之撤銷啟動週期中，模式組態控制單元610回應於載入於位址輸入線ADDR_LINE上之位址信號ADDR而產生模式組態碼MD_CONF，且經由模式組態線MD_CONF_LINE將模式組態碼MD_CONF傳送至內部電路630。另外，在測試進入控制信號TS_SEL之啟動週期中，模式組態控制信號610將位址輸入線ADDR_LINE之位址信號ADDR作為測試資料TS_DATA載入於模式組態線MD_CONF_LINE上，且將所載入之位址信號ADDR傳送至第一測試資料儲存單元620A及第二測試資料儲存單元620B。
具體言之，模式組態控制單元610可允許藉由使用載入於位址輸入線ADDR_LINE上之位址信號ADDR而將載入於模式組態線MD_CONF_LINE上之信號用作兩個目的。
亦即，在測試進入控制信號TS_SEL經撤銷啟動至邏輯低位準之正常操作模式中，模式組態控制單元610執行以下操作：以新方式定義對應於載入於位址輸入線ADDR_LINE上之位址信號ADDR的模式組態碼MD_CONF之值。經由模式組態線MD_CONF_LINE將具有以新方式定義之值的模式組態碼MD_CONF傳送至提供於積體電路內部之複數個電路。因此，可以新方式設定提供於積體電路內部之該複數個電路。藉由經由模式組態線MD_CONF_LINE將模式組態碼MD_CONF傳送至內部電路630而設定操作模式的操作係熟知的。
另一方面，在測試進入控制信號TS_SEL經啟動至邏輯高位準之測試操作模式中，輸出載入於位址輸入線ADDR_LINE上之位址信號ADDR作為測試資料TS_DATA。經由模式組態線MD_CONF_LINE將具有與位址信號ADDR之值相同的值之測試資料TS_DATA傳送至第一測試資料儲存單元620A及第二測試資料儲存單元620B。測試資料TS_DATA儲存於第一測試資料儲存單元620A及第二測試資料儲存單元620B中，且接著經由第一全域線GIO_LINE_1及第二全域線GIO_LINE_2而輸出。上文已描述經由模式組態線MD_CONF_LINE將測試資料TS_DATA傳送至第一測試資料儲存單元620A及第二測試資料儲存單元620B且將測試資料TS_DATA之值儲存於第一測試資料儲存單元620A及第二測試資料儲存單元620B中。
參看圖6B，根據本發明之第三實施例的積體電路中之MPR操作電路包括一位址輸入線ADDR_LINE、一模式組態控制單元610、一測試資料儲存單元620C，及一內部電路630。位址輸入線ADDR_LINE經組態以接收一位址信號。模式組態控制單元610回應於測試進入控制信號TS_SEL而將經由位址輸入線ADDR_LINE輸入之位址信號ADDR作為測試資料TS_DATA或模式組態碼MD_CONF輸出至模式組態線MD_CONF_LINE。測試資料儲存單元620C回應於測試寫入命令TS_WRITE而儲存經由模式組態線MD_CONF_LINE輸入之測試資料TS_DATA，且回應於測試讀取命令TS_READ而經由第一全域線GIO_LINE_1及第二全域線GIO_LINE_2輸出所儲存之測試資料TS_DATA。內部電路630經組態以回應於測試進入控制信號TS_SEL及經由模式組態線MD_CONF_LINE輸入之模式組態碼MD_CONF而被設定至預設內部操作模式。
另外，該MPR操作電路進一步包括一第一正常資料儲存單元600A及一第二正常資料儲存單元600B。第一正常資料儲存單元600A回應於寫入命令WRITE、讀取命令READ及位址信號ADDR而儲存經由第一全域線GIO_LINE_1輸入之正常資料NR_DATA，且經由第一全域線GIO_LINE_1輸出所儲存之正常資料NR_DATA。第二正常資料儲存單元600B回應於寫入命令WRITE、讀取命令READ及位址信號ADDR而儲存經由第二全域線GIO_LINE_2輸入之正常資料NR_DATA，且經由第二全域線GIO_LINE_2輸出所儲存之正常資料NR_DATA。
此外，該MPR操作電路進一步包括一第一連接選擇單元640A、一第二連接選擇單元640B及一全域線連接控制單元690。第一連接選擇單元640A回應於測試進入控制信號TS_SEL而選擇性地將第一正常資料儲存單元600A及測試資料儲存單元620C連接至第一全域線GIO_LINE_1。第二連接選擇單元640B回應於測試進入控制信號TS_SEL而選擇性地將第二正常資料儲存單元600B連接至第二全域線GIO_LINE_2。全域線連接控制單元690回應於測試進入控制信號TS_SEL而選擇性地將第一全域線GIO_LINE_1連接至第二全域線GIO_LINE_2。
可以相反方式操作第一連接選擇單元640A與第二連接選擇單元640B。亦即，第一連接選擇單元640A可回應於測試進入控制信號TS_SEL而選擇性地將第二正常資料儲存單元600B連接至第二全域線GIO_LINE_2，且第二連接選擇單元640B可回應於測試進入控制信號TS_SEL而選擇性地將第一正常資料儲存單元600A連接至測試資料儲存單元620C。
另外，該MPR操作電路進一步包括一測試命令產生單元650，測試命令產生單元650回應於測試進入控制信號TS_SEL及寫入命令WRITE而產生測試寫入命令TS_WRITE，且回應於測試進入控制信號TS_SEL及讀取命令READ而產生測試讀取命令TS_READ。
另外，該MPR操作電路進一步包括一位元頻寬擴增單元660C，位元頻寬擴增單元660C將在啟動測試讀取命令TS_READ時經由測試資料儲存單元620之資料輸出端子輸出的測試資料TS_DATA之位元頻寬(8個位元)擴增至一設定值，以藉此使位元頻寬等於第一全域線GIO_LINE_1及第二全域線GIO_LINE_2之位元頻寬。
該MPR操作電路進一步包括一資料輸入/輸出墊DQ，該資料輸入/輸出墊DQ共同連接至第一全域線GIO_LINE_1及第二全域線GIO_LINE_2，且正常資料NR_DATA係經由該資料輸入/輸出墊DQ而輸入/輸出或測試資料TS_DATA係經由該資料輸入/輸出墊DQ而輸出。
另外，該MPR操作電路進一步包括一命令輸入單元670，命令輸入單元670接收一晶片選擇信號CSB、一行選通信號CASB、一列選通信號RASB及一寫入啟用信號WEB，且產生寫入命令WRITE及讀取命令READ。
僅供參考，雖然在圖6B中說明仿佛測試命令產生單元650與模式組態控制信號610彼此分開且個別地執行其操作，但此分開意欲用於提供清晰性之目的。亦可將該等元件歸組為執行上文所描述之操作之單一元件。
另外，在實施中，可在模式暫存器集(MRS)中定義測試命令產生單元650及模式組態控制單元610之操作。因此，在圖3B中說明測試命令產生單元650與模式組態控制單元610之組合。
第一全域線GIO_LINE_1與第二全域線GIO_LINE_2共用資料輸入/輸出墊DQ。當第一正常資料儲存單元600A及第二正常資料儲存單元600B安置於關於資料輸入/輸出墊DQ之相對位置處時，通常使用此方案。此方案可用於以高速操作之記憶體產品群。
下文將詳細地描述根據本發明之第三實施例的圖6B之積體電路中的MPR操作電路之各別元件的操作。
提供位元頻寬擴增單元660C，此係因為位址輸入線ADDR_LINE之資料頻寬與第一全域線GIO_LINE_1及第二全域線GIO_LINE_2之資料頻寬彼此不同，且大體而言，第一全域線GIO_LINE_1及第二全域線GIO_LINE_2之資料頻寬大於位址輸入線ADDR_LINE之資料頻寬。亦即，經由位址輸入線ADDR_LINE將測試資料TS_DATA輸入至測試資料儲存單元620C，且經由第一全域線GIO_LINE_1及第二全域線GIO_LINE_2輸出儲存於測試資料儲存單元620C中之測試資料TS_DATA。
因此，位元頻寬擴增單元660C執行將具有小資料頻寬之測試資料TS_DATA(8個位元)轉換成具有大資料頻寬之測試資料TS_DATA(64個位元)的操作。常常使用重複地複製相同資料之方法。舉例而言，藉由將具有小資料頻寬之測試資料TS_DATA(8個位元)複製達八次而產生具有較大資料頻寬之測試資料TS_DATA(64個位元)。
在測試進入控制信號TS_SEL之啟動週期中，當啟動寫入命令WRITE時，測試命令產生單元650啟動測試寫入命令TS_WRITE，且當撤銷啟動寫入命令WRITE時，測試命令產生單元650撤銷啟動測試寫入命令TS_WRITE。同樣地，在測試進入控制信號TS_SEL之啟動週期中，當啟動讀取命令READ時，測試命令產生單元650啟動測試讀取命令TS_READ，且當撤銷啟動讀取命令READ時，測試命令產生單元650撤銷啟動測試讀取命令TS_READ。另外，在測試進入控制信號TS_SEL之撤銷啟動週期中，不管是否啟動寫入命令WRITE，測試命令產生單元650撤銷啟動測試寫入命令TS_WRITE。同樣地，在測試進入控制信號TS_SEL之撤銷啟動週期中，不管是否啟動讀取命令READ，測試命令產生單元650撤銷啟動測試讀取命令TS_READ。
經由位址輸入線ADDR_LINE輸入之位址信號ADDR包括一儲存單元選擇位址信號SEL_ADDR及一儲存空間選擇位址信號SAV_ADDR。亦即，在本發明之第三實施例中，儲存正常資料NR_DATA之元件並非單一元件，而是兩個元件(亦即，第一正常資料儲存單元600A及第二正常資料儲存單元600B)。因此，經由位址輸入線ADDR_LINE輸入之位址信號ADDR包括：儲存單元選擇位址信號SEL_ADDR，其用於選擇待將正常資料NR_DATA儲存於第一正常資料儲存單元600A及第二正常資料儲存單元600B中之哪一者中；及儲存空間選擇位址信號SAV_ADDR，其用於選擇待將正常資料NR_DATA儲存於選定正常資料儲存單元內哪一位置處。
第一正常資料儲存單元600A及第二正常資料儲存單元600B可各自為對應於複數個記憶體組(包括執行根據本發明之第三實施例之最少讀取/寫入操作的記憶體組)之任一適度合適之元件。另外，儲存單元選擇位址信號SEL_ADDR可為對應於用於選擇複數個記憶體組中之一者的一記憶體組位址的任一適度合適之信號，且儲存空間選擇位址信號SAV_ADDR可為對應於一列/行位址之任一適度合適之信號，該列/行位址用於選擇在藉由記憶體組位址選擇之記憶體組中將真實資料輸入至之記憶胞或真實資料經輸出所自之記憶胞。
具體言之，第一正常資料儲存單元600A包括可儲存正常資料NR_DATA之複數個第一正常資料儲存空間(圖中未展示)。當在測試進入控制信號TS_SEL之撤銷啟動週期中藉由儲存單元選擇位址信號SEL_ADDR選擇第一正常資料儲存單元600A時，第一正常資料儲存單元600A選擇該複數個第一正常資料儲存空間當中對應於儲存空間選擇位址信號SAV_ADDR之任一儲存空間，且將經由第一全域線GIO_LINE_1輸入之正常資料NR_DATA儲存於選定資料儲存空間中，且回應於讀取命令READ而經由第一全域線GIO_LINE_1輸出儲存於選定儲存空間中之正常資料NR_DATA。然而，當在測試進入控制信號TS_SEL之啟動或撤銷啟動週期中未藉由儲存單元選擇位址信號SEL_ADDR選擇第一正常資料儲存單元600A時，不管是否啟動寫入命令WRITE及讀取命令READ，第一正常資料儲存單元600A不執行讀取/寫入操作。
第二正常資料儲存單元600B包括可儲存正常資料NR_DATA之複數個第二正常資料儲存空間(圖中未展示)。當在測試進入控制信號TS_SEL之撤銷啟動週期中藉由儲存單元選擇位址信號SEL_ADDR選擇第二正常資料儲存單元600B時，第二正常資料儲存單元600B選擇該複數個第二正常資料儲存空間當中對應於儲存空間選擇位址信號SAV_ADDR之任一儲存空間，且將經由第二全域線GIO_LINE_2輸入之正常資料NR_DATA儲存於選定資料儲存空間中，且回應於讀取命令READ而經由第二全域線GIO_LINE_2輸出儲存於選定儲存空間中之正常資料NR_DATA。然而，當在測試進入控制信號TS_SEL之啟動或撤銷啟動週期中未藉由儲存單元選擇位址信號SEL_ADDR選擇第二正常資料儲存單元600B時，不管是否啟動寫入命令WRITE及讀取命令READ，第二正常資料儲存單元600B不執行讀取/寫入操作。
可根據測試資料儲存單元620C之操作將測試資料儲存單元620C之組態劃分成兩個方案。
第一方案為針對測試資料儲存單元620C具有最小儲存空間之狀況的方案。
具體言之，能夠儲存測試資料TS_DATA之測試資料儲存空間(圖中未展示)提供於測試資料儲存單元620C內部，且測試資料儲存單元620C回應於測試寫入命令TS_WRITE而儲存自模式組態線MD_CONF_LINE輸入之測試資料TS_DATA。同樣地，測試資料儲存單元620C回應於測試讀取命令TS_READ而將儲存於測試資料儲存空間中之測試資料TS_DATA輸出至全域線GIO_LINE。此時，當測試進入控制信號TS_SEL處於撤銷啟動之狀態下時，不啟動測試寫入命令TS_WRITE及測試讀取命令TS_READ。因此，當積體電路在正常操作模式中操作時，無資料可儲存於測試資料儲存單元620C中。
亦即，根據第一方案之測試資料儲存單元620C操作，以使得在測試資料儲存單元620C具有最小儲存空間之此狀態下，將一位址信號ADDR儲存為一測試資料TS_DATA。
第二方案為針對測試資料儲存單元620C具有足夠儲存空間之狀況的方案。
具體言之，測試資料儲存單元620C包括複數個測試資料儲存空間(圖中未展示)，該複數個測試資料儲存空間可根據經由模式組態線MD_CONF_LINE輸入之測試資料TS_DATA當中的對應於儲存單元選擇位址信號SEL_ADDR之預定位元TD_SEL之值來選擇，且可儲存對應於儲存空間選擇位址信號SAV_ADDR之剩餘位元TD_SAV。當啟動測試寫入命令TS_WRITE時，測試資料儲存單元620C根據測試資料TS_DATA之預定位元TD_SEL選擇該複數個測試資料儲存空間當中之一儲存空間，且將測試資料TS_DATA之剩餘位元TD_SAV儲存於選定儲存空間中。同樣地，當啟動測試讀取命令TS_READ時，測試資料儲存單元620C根據測試資料TS_DATA之預定位元TD_SEL，經由全域線連接控制單元690，將儲存於在該複數個測試資料儲存空間當中選擇之儲存空間中的值輸出至第一全域線GIO_LINE_1及第二全域線GIO_LINE_2。此時，使用與測試讀取命令TS_READ一起輸入的測試資料TS_DATA之預定位元TS_DATA來選擇資料儲存空間。然而，測試資料TS_DATA之剩餘位元TD_SAV被捨棄，而不加以使用。另外，當測試進入控制信號TS_SEL處於撤銷啟動之狀態下時，不啟動測試寫入命令TS_WRITE及測試讀取命令TS_READ。因此，當積體電路在正常操作模式中操作時，無資料可儲存於測試資料儲存單元620C中。
亦即，根據第二方案之測試資料儲存單元620C操作，以使得測試資料儲存單元620C執行以下操作：在測試資料儲存單元620C具有足夠儲存空間之此狀態下，根據儲存單元選擇位址信號SEL_ADDR分別將若干儲存空間選擇位址信號SEL_ADDR儲存為若干測試資料TS_DATA。
因而，測試資料儲存單元620C可為對應於儲存樣式資料之MPR(包括執行根據本發明之第三實施例之最少讀取/寫入操作的MPR)的任一適度合適之元件。
第一連接選擇單元640A在正常操作模式中將第一正常資料儲存單元600A之資料輸入/輸出端子連接至第一全域線GIO_LINE_1，且在測試操作模式中將測試資料儲存單元620C之資料輸出端子連接至第一全域線GIO_LINE_1。同樣地，第二連接選擇單元640B在正常操作模式中將第二正常資料儲存單元600B之資料輸入/輸出端子連接至第二全域線GIO_LINE_2，且在測試操作模式中不將第二正常資料儲存單元600B之資料輸入/輸出端子連接至第二全域線GIO_LINE_2。
此時，第一連接選擇單元640A、第二連接選擇單元640B及全域線連接控制單元690係根據正常操作模式及測試操作模式而彼此界接。
具體言之，當用以選擇正常操作模式及測試操作模式之測試進入控制信號TS_SEL經撤銷啟動至邏輯低位準(亦即，以選擇正常操作模式)時，全域線連接控制單元690將第一全域線GIO_LINE_1及第二全域線GIO_LINE_2維持在斷開狀態下。另外，第一連接選擇單元640A允許在第一正常資料儲存單元600A與第一全域線GIO_LINE_1之間輸入/輸出正常資料NR_DATA，且第二連接選擇單元640B允許在第二正常資料儲存單元600B與第二全域線GIO_LINE_2之間輸入/輸出正常資料NR_DATA。
另一方面，當用以選擇正常操作模式及測試操作模式之測試進入控制信號TS_SEL經啟動至邏輯高位準(亦即，以選擇正常操作模式)時，全域線連接控制單元690將第一全域線GIO_LINE_1及第二全域線GIO_LINE_2維持在連接狀態下。另外，第一連接選擇單元640A允許在測試資料儲存單元620C與第一全域線GIO_LINE_1之間輸入/輸出正常資料NR_DATA，且第二連接選擇單元640B防止在第二正常資料儲存單元600B與第二全域線GIO_LINE_2之間輸入/輸出正常資料NR_DATA。因此，經由第一全域線GIO_LINE_1將測試資料TS_DATA傳送至第二全域線GIO_LINE_2。
其間，根據本發明之第三實施例的圖6A之積體電路之MPR操作電路與圖2中的根據本發明之第二實施例的積體電路之MPR操作電路的差異如下。正常資料儲存單元200經修改成第一正常資料儲存單元600A及第二正常資料儲存單元600B；全域線GIO_LINE經修改成第一全域線GIO_LINE_1及第二全域線GIO_LINE_2；測試資料儲存單元220經修改成第一測試資料儲存單元620A及第二測試資料儲存單元620B；連接選擇單元240經修改成第一連接選擇單元640A及第二連接選擇單元640B；且位元頻寬擴增單元260經修改成第一位元頻寬擴增單元660A及第二位元頻寬擴增單元660B。
亦即，根據本發明之第三實施例的圖6A之積體電路之MPR操作電路包括第一正常資料儲存單元600A、第二正常資料儲存單元600B、第一全域線GIO_LINE_1及第二全域線GIO_LINE_2，且正常資料NR_DATA之輸入/輸出路徑為根據本發明之第二實施例的積體電路之MPR操作電路之輸入/輸出路徑的兩倍。因此，根據本發明之第三實施例的圖6A之積體電路之MPR操作電路包括第一測試資料儲存單元620A、第二測試資料儲存單元620B、第一連接選擇單元640A、第二連接選擇單元640B、第一位元頻寬擴增單元600A及第二位元頻寬擴增單元600B。因此，根據本發明之第三實施例的積體電路之MPR操作電路可執行與根據本發明之第二實施例的積體電路之MPR操作電路之操作相同的操作。
另外，根據本發明之第三實施例的圖6B之積體電路之MPR操作電路與根據本發明之第二實施例的積體電路之MPR操作電路的差異如下。正常資料儲存單元200經修改成第一正常資料儲存單元600A及第二正常資料儲存單元600B：全域線GIO_LINE經修改成第一全域線GIO_LINE_1及第二全域線GIO_LINE_2；測試資料儲存單元220經修改成測試資料儲存單元620C；連接選擇單元240經修改成第一連接選擇單元640A及第二連接選擇單元640B；位元頻寬擴增單元260經修改成位元頻寬擴增單元660C；且根據本發明之第三實施例的圖6B之積體電路之MPR操作電路進一步包括全域線連接控制單元690。
亦即，根據本發明之第三實施例的圖6B之積體電路之MPR操作電路包括第一正常資料儲存單元600A、第二正常資料儲存單元600B、第一全域線GIO_LINE_1及第二全域線GIO_LINE_2，且正常資料NR_DATA之輸入/輸出路徑為根據本發明之第二實施例的積體電路之MPR操作電路之輸入/輸出路徑的兩倍。但是，在根據本發明之第三實施例的圖6B之積體電路之MPR操作電路包括一測試資料儲存單元620C、兩個連接選擇單元640A及640B及一位元頻寬擴增單元660C之此狀態下，根據本發明之第三實施例的圖6B之積體電路之MPR操作電路進一步包括全域線連接控制單元690。因此，根據本發明之第三實施例的積體電路之MPR操作電路可執行與根據本發明之第二實施例的積體電路之MPR操作電路之操作相同的操作。亦即，當經由第一全域線GIO_LINE_1及第二全域線GIO_LINE_2輸入/輸出正常資料NR_DATA時，第一全域線GIO_LINE_1與第二全域線GIO_LINE_2不連接在一起。因此，分別使用該兩個全域線。另一方面，當經由第一全域線GIO_LINE_1及第二全域線GIO_LINE_2輸出測試資料TS_DATA時，第一全域線GIO_LINE_1與第二全域線GIO_LINE_2連接在一起以便構成一單一全域線。
如上文所描述，如在根據本發明之第二實施例的積體電路之MPR操作電路中，根據本發明之第三實施例的積體電路之MPR操作電路經由已經存在之模式組態線MD_CONF_LINE傳送作為測試資料TS_DATA之位址信號ADDR。因此，有可能獲得MPR之充分輸入/輸出特性，而不會大大地增加積體電路之面積。
亦即，由於儲存於測試資料儲存單元620A、620B或620C(其為對應於MPR之元件)中之測試資料TS_DATA係經由模式組態線MD_CONF_LINE而施加至半導體系統，因此測試資料TS_DATA之值可經由半導體系統而改變。另外，由於測試資料TS_DATA係經由已存在於積體電路中之模式組態線MD_CONF_LINE而接收，因此不需要用於接收測試資料TS_DATA之額外線。因而，當應用根據本發明之第三實施例的積體電路之MPR操作電路時，有可能滿足MPR之適當輸入/輸出特性且使積體電路之面積之增加最小化。
雖然已關於特定實施例描述了本發明，但熟習此項技術者將顯而易見，可在不偏離如以下申請專利範圍中定義的本發明之精神及範疇之情況下作出各種改變及修改。
舉例而言，取決於輸入信號之極性，可以不同方式實施本文中所使用的邏輯閘及電晶體之類型及位置。
100．．．正常資料儲存單元
120．．．測試資料儲存單元
140．．．連接選擇單元
160．．．位元頻寬擴增單元
170．．．命令輸入單元
200．．．正常資料儲存單元
210．．．模式組態控制單元
220．．．測試資料儲存單元
222．．．選擇性解碼單元
230．．．內部電路
240．．．連接選擇單元
250．．．測試命令產生單元
260．．．位元頻寬擴增單元
270．．．命令輸入單元
600A．．．第一正常資料儲存單元
600B．．．第二正常資料儲存單元
610．．．模式組態控制單元
620A．．．第一測試資料儲存單元
620B．．．第二測試資料儲存單元
620C．．．測試資料儲存單元
630．．．內部電路
640A．．．第一連接選擇單元
640B．．．第二連接選擇單元
650．．．測試命令產生單元
660A．．．第一位元頻寬擴增單元
660B．．．第二位元頻寬擴增單元
660C．．．位元頻寬擴增單元
670．．．命令輸入單元
690．．．全域線連接控制單元
ADDR_LINE．．．位址輸入線
AND1．．．第一「及」(AND)閘
AND2．．．第二AND閘
DLY1．．．第一延遲
DLY2．．．第二延遲
DN_GIO_LINE．．．下全域線
GIO_LINE．．．全域線
GIO_LINE_1．．．第一全域線
GIO_LINE_2．．．第二全域線
INV1．．．第一反相器
INV2．．．第二反相器
INV3．．．第三反相器
MD_CONF_LINE．．．模式組態線
MPR0．．．第零MPR鎖存器
MPR1．．．第一MPR鎖存器
MPR2．．．第二MPR鎖存器
MPR3．．．第三MPR鎖存器
OR．．．「或」(OR)閘
UP_GIO_LINE．．．上全域線
圖1為說明根據本發明之一第一實施例的積體電路中之MPR操作電路之組態的方塊圖；
圖2為說明根據本發明之一第二實施例的積體電路中之MPR操作電路之組態的方塊圖；
圖3A為說明根據本發明之第二實施例的圖2之積體電路中的MPR操作電路之測試資料儲存單元的詳細電路圖；
圖3B為說明根據本發明之第二實施例的圖2之積體電路中的MPR操作電路之測試命令產生單元及模式組態控制單元的詳細電路圖；
圖3C為說明圖3A之測試資料儲存單元之MPR鎖存器的詳細電路圖；
圖4為說明根據本發明之第二實施例的圖2之積體電路中的MPR操作電路之資料寫入操作的時序圖；
圖5為說明根據本發明之第二實施例的圖2之積體電路中的MPR操作電路之資料讀取操作的時序圖；及
圖6A及圖6B為說明根據本發明之一第三實施例的積體電路中之MPR操作電路之組態的方塊圖。
100．．．正常資料儲存單元
120．．．測試資料儲存單元
140．．．連接選擇單元
160．．．位元頻寬擴增單元
170．．．命令輸入單元
ADDR_LINE．．．位址輸入線
GIO_LINE．．．全域線

Claims (31)

  1. 一種積體電路，其包含：一正常資料儲存單元，該正常資料儲存單元經組態以在一正常操作模式中回應於一寫入命令、一讀取命令及一位址信號而儲存正常資料且輸出該所儲存之正常資料；一測試資料儲存單元，該測試資料儲存單元經組態以在一測試操作模式中回應於該寫入命令而將經由一位址輸入線所接收之該位址信號儲存為測試資料，且回應於該讀取命令而輸出該所儲存之測試資料；及一連接選擇單元，該連接選擇單元經組態以基於該積體電路處於該正常操作模式抑或該測試操作模式而選擇性地將該正常資料儲存單元之一資料輸入/輸出端子或該測試資料儲存單元之一資料輸出端子連接至一全域線。
  2. 如請求項1之積體電路，其中該位址輸入線不管該操作模式而接收該位址信號，其中在該正常操作模式中，該正常資料係經由該全域線而輸入/輸出，且在該測試操作模式中，該測試資料係輸出至該全域線。
  3. 如請求項2之積體電路，其中該測試資料儲存單元包含能夠儲存該測試資料之一測試資料儲存空間，且該測試資料儲存單元在該測試操作模式中回應於該寫入命令而將經由該位址輸入線接收之該位址信號儲存為 該測試資料，且回應於該讀取命令而將該所儲存之測試資料輸出至該全域線，且不管該寫入命令及該讀取命令，在該正常操作模式中該測試資料儲存單元不將該位址信號儲存為該測試資料。
  4. 如請求項3之積體電路，其中，該測試資料儲存單元包含複數個測試資料儲存空間，該複數個測試資料儲存空間能夠根據經由該位址輸入線接收的該位址信號之預定位元之值來選擇，且能夠將該位址信號之剩餘位元儲存為該測試資料，該測試資料儲存單元在該測試操作模式中選擇該複數個測試資料儲存空間當中的對應於該位址信號之該等預定位元之任一儲存空間，回應於該寫入命令而將該位址信號之該等剩餘位元作為該測試資料儲存於該選定儲存空間中，且回應於該讀取命令而將儲存於該選定儲存空間中之該測試資料輸出至該全域線，且不管該寫入命令及該讀取命令，在該正常操作模式中該測試資料儲存單元不將該位址信號儲存為該測試資料。
  5. 如請求項2之積體電路，其中該連接選擇單元在該正常操作模式中將該正常資料儲存單元之該資料輸入/輸出端子連接至該全域線，且在該測試操作模式中將該測試資料儲存單元之該資料輸出端子連接至該全域線。
  6. 如請求項1之積體電路，其進一步包含一位元頻寬擴增 單元，該位元頻寬擴增單元經組態以將在該測試操作模式中輸出至該測試資料儲存單元之該資料輸出端子的該測試資料之一位元頻寬擴增至一設定值，以使該測試資料之該位元頻寬等於該全域線之一位元頻寬。
  7. 一種積體電路，其包含：一位址輸入線，該位址輸入線經組態以接收一位址信號；一模式組態控制單元，該模式組態控制單元經組態以接收經由該位址輸入線輸入之該位址信號做為測試資料，且回應於一測試進入控制信號而將該測試資料或模式組態碼輸出至一模式組態線；一測試資料儲存單元，該測試資料儲存單元經組態以回應於一測試寫入命令而儲存經由該模式組態線接收之該測試資料，且回應於一測試讀取命令而將該所儲存之測試資料輸出至一全域線；及一內部電路，該內部電路經組態以回應於該測試進入控制信號及經由該模式組態線接收之該模式組態碼而被設定至一預設內部操作模式。
  8. 如請求項7之積體電路，其進一步包含一測試命令產生單元，該測試命令產生單元經組態以回應於該測試進入控制信號、一寫入命令及一讀取命令而產生該測試寫入命令及該測試讀取命令。
  9. 如請求項8之積體電路，其中，當在該測試進入控制信號之一啟動週期期間啟動該寫 入命令及該讀取命令時，該測試命令產生單元啟動該測試寫入命令及該測試讀取命令，且當撤銷啟動該寫入命令及該讀取命令時，該測試命令產生單元撤銷啟動該測試寫入命令及該測試讀取命令，且不管該寫入命令及該讀取命令之該啟動，在該測試進入控制信號之一撤銷啟動週期期間，該測試命令產生單元撤銷啟動該測試寫入命令及該測試讀取命令。
  10. 如請求項9之積體電路，其進一步包含：一正常資料儲存單元，該正常資料儲存單元經組態以回應於該讀取命令、該寫入命令及經由該位址輸入線接收之該位址信號而儲存經由該全域線接收之正常資料，且將該所儲存之正常資料輸出至該全域線；及一連接選擇單元，該連接選擇單元經組態以分別回應於該測試進入控制信號之一第一狀態或第二狀態而選擇性地將該正常資料儲存單元或該測試資料儲存單元連接至該全域線。
  11. 如請求項10之積體電路，其中，該測試資料儲存單元包含能夠儲存該測試資料之一測試資料儲存空間，該測試資料儲存單元回應於該測試寫入命令而儲存經由該模式組態線接收之該測試資料，且該測試資料儲存單元回應於該測試讀取命令而將該所儲存之測試資料輸出至該全域線。
  12. 如請求項10之積體電路，其中， 該測試資料儲存單元包含複數個測試資料儲存空間，該複數個測試資料儲存空間能夠根據經由該模式組態線接收的該測試資料之預定位元之值來選擇，且能夠儲存該測試資料之剩餘位元，當啟動該測試寫入命令時，該測試資料儲存單元選擇該複數個測試資料儲存空間當中的對應於該測試資料之該等預定位元之任一儲存空間，且當啟動該測試寫入命令時，該測試資料儲存單元將該測試資料之該等剩餘位元儲存於該選定儲存空間中，且當啟動該測試讀取命令時，該測試資料儲存單元根據該測試資料之該等預定位元將儲存於該複數個測試資料儲存空間中之一者中的該值輸出至該全域線。
  13. 如請求項10之積體電路，其中在該測試進入控制信號之一撤銷啟動週期期間，該連接選擇單元將該正常資料儲存單元之一資料輸入/輸出端子連接至該全域線，且在該測試進入控制信號之一啟動週期期間，該連接選擇單元將該測試資料儲存單元之一資料輸出端子連接至該全域線。
  14. 如請求項7之積體電路，其中，在該測試進入控制信號之一撤銷啟動週期期間，該模式組態控制單元回應於載入於該位址輸入線上之該位址信號而產生該模式組態碼，且將該模式組態碼傳送至該模式組態線，且在該測試進入控制信號之一啟動週期期間，該模式組 態控制單元將載入於該位址輸入線上之該位址信號作為該測試資料載入於該模式組態線上，且將該所載入之位址信號傳送至該測試資料儲存單元。
  15. 如請求項7之積體電路，其進一步包含一位元頻寬擴增單元，該位元頻寬擴增單元經組態以在該測試讀取命令經啟動時，將輸出至該測試資料儲存單元之一資料輸出端子的該測試資料之一位元頻寬擴增至一設定值，以使該測試資料之該位元頻寬等於該全域線之一位元頻寬。
  16. 一種積體電路，其包含：一位址輸入線，該位址輸入線經組態以接收一位址信號；一模式組態控制單元，該模式組態控制單元經組態以接收經由該位址輸入線輸入之該位址信號做為測試資料，且回應於一測試進入控制信號而將該測試資料或模式組態碼輸出至一模式組態線；一測試資料儲存單元，該測試資料儲存單元經組態以回應於一測試寫入命令而儲存經由該模式組態線接收之該測試資料，且回應於一測試讀取命令而將該所儲存之測試資料輸出至一第一全域線及一第二全域線；及一內部電路，該內部電路經組態以回應於該測試進入控制信號及經由該模式組態線接收之該模式組態碼而被設定至一預設內部操作模式。
  17. 如請求項16之積體電路，其進一步包含：一第一正常資料儲存單元，該第一正常資料儲存單元 經組態以回應於寫入命令、讀取命令及該位址信號而儲存經由該第一全域線接收之正常資料，且將該所儲存之正常資料輸出至該第一全域線；及一第二正常資料儲存單元，該第二正常資料儲存單元經組態以回應於該寫入命令、該讀取命令及該位址信號而儲存經由該第二全域線接收之該正常資料，且將該所儲存之正常資料輸出至該第二全域線。
  18. 如請求項17之積體電路，其中該測試資料儲存單元包含：一第一正常資料儲存單元，該第一正常資料儲存單元經組態以回應於該測試寫入命令而儲存經由該模式組態線接收之該測試資料，且回應於該測試讀取命令而將該所儲存之測試資料輸出至該第一全域線；及一第二測試資料儲存單元，該第二測試資料儲存單元經組態以回應於該測試寫入命令而儲存經由該模式組態線接收之該測試資料，且回應於該測試讀取命令而將該所儲存之測試資料輸出至該第二全域線。
  19. 如請求項18之積體電路，其進一步包含一連接選擇單元，該連接選擇單元經組態以回應於該測試進入控制信號而選擇性地將該第一正常資料儲存單元及該第一測試資料儲存單元連接至該第一全域線，且回應於該測試進入控制信號而選擇性地將該第二正常資料儲存單元及該第二測試資料儲存單元連接至該第二全域線。
  20. 如請求項19之積體電路，其中， 在該測試進入控制信號之一撤銷啟動週期期間，該連接選擇單元將該第一正常資料儲存單元連接至該第一全域線且將該第二正常資料儲存單元連接至該第二全域線，且在該測試進入控制信號之一啟動週期期間，該連接選擇單元將該第一測試資料儲存單元連接至該第一全域線且將該第二測試資料儲存單元連接至該第二全域線。
  21. 如請求項17之積體電路，其進一步包含：一連接選擇單元，該連接選擇單元經組態以回應於該測試進入控制信號而選擇性地將該第一正常資料儲存單元及該測試資料儲存單元連接至該第一全域線且選擇性地將該第二正常資料儲存單元連接至該第二全域線；及一全域線連接控制單元，該全域線連接控制單元經組態以回應於該測試進入控制信號而選擇性地將該第一全域線連接至該第二全域線。
  22. 如請求項21之積體電路，其中，在該測試進入控制信號之一撤銷啟動週期期間，該連接選擇單元將該第一正常資料儲存單元之一資料輸入/輸出端子連接至該第一全域線且將該第二正常資料儲存單元之一資料輸入/輸出端子連接至該第二全域線，且在該測試進入控制信號之一啟動週期期間，該連接選擇單元將該測試資料儲存單元之一資料輸出端子連接至該第二全域線且不將該第二正常資料儲存單元之該資料輸入/輸出端子連接至該第二全域線。
  23. 如請求項22之積體電路，其中，在該測試進入控制信號之該啟動週期期間，該全域線連接控制單元將該第一全域線連接至該第二全域線，以便將儲存於該測試資料儲存單元中之該測試資料輸出至該第二全域線，至該第一全域線，且在該測試進入控制信號之該撤銷啟動週期期間，該全域線連接控制單元不將該第一全域線連接至該第二全域線，以使得該第一正常資料儲存單元將該正常資料輸入/輸出至該第一全域線，且該第二正常資料儲存單元將該正常資料輸入/輸出至該第二全域線。
  24. 如請求項17之積體電路，其進一步包含一測試命令產生單元，該測試命令產生單元經組態以回應於該測試進入控制信號、該寫入命令及該讀取命令而產生該測試寫入命令及該測試讀取命令。
  25. 如請求項24之積體電路，其中，當在該測試進入控制信號之一啟動週期期間啟動該寫入命令及該讀取命令時，該測試命令產生單元啟動該測試寫入命令及該測試讀取命令，且當撤銷啟動該寫入命令及該讀取命令時，該測試命令產生單元撤銷啟動該測試寫入命令及該測試讀取命令，且不管該寫入命令及該讀取命令之該啟動，在該測試進入控制信號之一撤銷啟動週期期間，該測試命令產生單元撤銷啟動該測試寫入命令及該測試讀取命令。
  26. 如請求項25之積體電路，其進一步包含一資料輸入/輸出 墊，該資料輸入/輸出墊共同連接至該第一全域線及該第二全域線，且經組態以輸入/輸出該正常資料或輸出該測試資料。
  27. 如請求項26之積體電路，其中經由該位址輸入線接收之該位址信號包含一儲存單元選擇位址信號及一儲存空間選擇位址信號。
  28. 如請求項27之積體電路，其中，在該測試進入控制信號之該撤銷啟動週期期間，該模式組態控制單元回應於載入於該位址輸入線上之該位址信號而產生該模式組態碼，且將該模式組態碼傳送至該模式組態線，且在該測試進入控制信號之該啟動週期期間，該模式組態控制單元將載入於該位址輸入線上之該位址信號作為該測試資料載入於該模式組態線上，且將該所載入之位址信號傳送至該測試資料儲存單元。
  29. 如請求項28之積體電路，其中，該測試資料儲存單元包含能夠儲存該測試資料之一測試資料儲存空間，該測試資料儲存單元回應於該測試寫入命令而儲存經由該模式組態線接收之該測試資料，且該測試資料儲存單元回應於該測試讀取命令而將該所儲存之測試資料輸出至該第一全域線及該第二全域線。
  30. 如請求項28之積體電路，其中，該測試資料儲存單元包含複數個測試資料儲存空間， 該複數個測試資料儲存空間能夠根據經由該模式組態線接收之該測試資料當中的對應於該儲存單元選擇位址信號之預定位元之值來選擇，且能夠儲存對應於該儲存空間選擇位址信號之剩餘位元，當該測試寫入命令經啟動時，該測試資料儲存單元根據該測試資料之該等預定位元選擇該複數個測試資料儲存空間當中之一儲存空間，且當該測試讀取命令經啟動時，該測試資料儲存單元將儲存於在該複數個測試資料儲存空間當中根據該測試資料之該等預定位元選擇之任一儲存空間中的該值輸出至該第一全域線及該第二全域線。
  31. 如請求項16之積體電路，其進一步包含一位元頻寬擴增單元，該位元頻寬擴增單元經組態以在該測試讀取命令經啟動時，將輸出至該測試資料儲存單元之一資料輸出端子的該測試資料之一位元頻寬擴增至一設定值，以使該測試資料之該位元頻寬等於該第一全域線及該第二全域線之一位元頻寬。
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