KR101919415B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치는 메모리 영역, 데이터 입출력 블록 및 데이터 송수신 블록을 포함한다. 상기 데이터 입출력 블록은 상기 메모리 영역과 통신한다. 상기 데이터 송수신 블록은 다른 칩과 노멀 데이터를 입출력 하는 복수의 채널 및 테스트 데이터를 입출력 하는 패드 중 하나와 상기 데이터 입출력 블록을 연결한다.

Description

반도체 장치 {SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 복수의 칩이 적층되는 3D (three-dimensional) 반도체 장치에 관한 것이다.
반도체 장치의 집적도를 높이기 위해, 복수개의 칩을 적층하고 패키징하여 집적도를 높이는 방식의 3D (three-Dimensional) 반도체 장치가 개발되었다. 상기 3D 반도체 장치는 두 개 또는 그 이상의 칩을 수직으로 적층하여 동일한 공간에서 최대의 집적도를 발현할 수 있다.
상기 3D 반도체 장치를 구현하기 위해서 다양한 방식이 존재한다. 그 중 하나는, 동일한 구조를 갖는 칩을 복수 개 적층시키고, 적층된 칩들을 금속선과 같은 와이어로 연결하여 하나의 반도체 장치로 동작시키는 것이다.
또한, 최근에는 적층된 복수개의 칩을 실리콘 비아(Via)로 관통시켜 모든 칩을 전기적으로 연결하는 TSV (Through Silicon Via) 방식이 사용되어오고 있다. TSV를 이용하는 반도체 장치는 각각의 칩을 수직으로 관통하여 연결하므로, 와이어를 이용한 가장자리 배선을 통해 각각의 칩을 연결하는 반도체 장치보다 패키지 면적을 더욱 효율적으로 감소시킬 수 있다.
도 1은 종래기술에 따른 반도체 장치의 구성하는 메모리 칩(10)의 개략적으로 보여주는 도면이다. 도 1에서, 상기 메모리 칩은 메모리 영역(11), 데이터 입출력 블록(12), 데이터 송수신부(13), 복수의 채널(DQ0, DQ1, DQ2, DQn-2, DQn-1), 테스트 패드(14) 및 테스트 데이터 송수신부(15)를 포함한다. 상기 메모리 영역(11)은 복수의 메모리 셀을 포함한다. 상기 데이터 입출력 블록(12)은 데이터 입출력 라인(GIO)을 통해 상기 메모리 영역(11)과 데이터 입출력 동작을 수행한다. 상기 데이터 입출력 블록(12)은 상기 데이터 송수신부(13) 및 상기 테스트 패드(14)와 연결된다. 상기 데이터 입출력 블록(12)은 노멀 동작에서 상기 데이터 송수신부(13)와 연결되고, 복수의 채널(DQ0, DQ1, DQ2, DQn-2, DQn-1)을 통해 입력되는 데이터를 수신하거나 상기 데이터 입출력 블록(12)으로부터 출력된 데이터를 상기 복수의 채널(DQ0, DQ1, DQ2, DQn-2, DQn-1)로 출력한다. 또한, 상기 데이터 입출력 블록(12)은 테스트 동작에서 상기 테스트 패드(14) 및 테스트 데이터 송수신부(15)로부터 데이터(TDQ<0:m>)를 수신하거나, 상기 테스트 데이터 송수신부(15) 및 상기 테스트 패드(14)로 데이터를 출력한다. 종래기술에 따른 반도체 장치는 테스트 동작에서 상기 데이터 송수신부(13)를 이용하지 않고 테스트 데이터 송수신부(15)를 이용하여 테스트 동작을 수행하므로, 상기 데이터 송수신부(13)의 불량 여부를 검증할 수 없었다.
본 발명은 반도체 장치의 동작 모드에 무관하게 메모리 칩을 구성하는 모든 회로의 테스트를 수행할 수 있는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는 메모리 영역; 상기 메모리 영역과 통신하는 데이터 입출력 블록; 및 다른 칩과 노멀 데이터를 입출력 하는 복수의 채널 및 테스트 데이터를 입출력 하는 패드 중 하나와 상기 데이터 입출력 블록을 연결하는 데이터 송수신 블록을 포함하는 메모리 칩을 포함한다.
본 발명의 다른 실시예에 따른 반도체 장치는 테스트 데이터를 입출력 하는 패드; 다른 칩과 적층되었을 때 노멀 데이터를 입출력하고, 상기 다른 칩과 적층되지 않았을 때 플로팅되는 복수의 채널; 테스트 동작에서 상기 패드로부터 상기 테스트 데이터를 수신하고, 노멀 동작에서 상기 복수의 채널을 통해 상기 노멀 데이터를 수신하는 데이터 송수신 블록; 상기 데이터 송수신 블록으로부터 전송된 데이터를 수신하여 메모리 영역과 통신하는 데이터 입출력 블록을 포함하는 메모리 칩을 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 장치는 메모리 영역과 통신하는 데이터 입출력 블록; 일 단으로 상기 데이터 입출력 블록과 통신하는 데이터 송수신부; 및 제어신호에 응답하여 상기 데이터 송수신부의 타 단을 패드 및 복수의 채널과 선택적으로 접속시키는 경로 선택부를 포함하는 메모리 칩을 포함한다.
본 발명에 의하면, 메모리 칩의 모든 회로의 불량여부를 검출할 수 있으므로, 테스트 비용 및 반도체 장치 제조 비용을 감소시킬 수 있다.
또한, 테스트를 위한 부가적인 회로가 칩 면적을 증가시키지 않으므로, 메모리 칩의 효율적인 테스트가 가능하다.
도 1은 종래기술에 따른 반도체 장치의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면,
도 3은 도 2의 반도체 장치의 상세한 예시를 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 반도체 장치(1)의 구성을 보여주는 도면이다. 도 1에서, 상기 반도체 장치(1)는 메모리 칩(C1)을 포함한다. 상기 메모리 칩(C1)은 웨이퍼 상에서 제조되고 테스트될 수 있고, 상기 메모리 칩(C1)은 다이싱된 후 다른 칩과 적층되어 적층 반도체 장치를 구성할 수 있다.
상기 메모리 칩(C1)은 메모리 영역(11), 데이터 입출력 블록(100), 데이터 송수신 블록(200), 복수의 채널(DQ0, DQ1, DQ2, DQn-2, DQn-1) 및 패드(300)를 포함한다. 상기 메모리 영역(11)은 데이터를 저장할 수 있는 복수의 메모리 셀 어레이를 포함한다. 상기 메모리 영역(11)은 예를 들어, 메모리 셀 어레이의 집합체인 복수의 뱅크, 복수의 매트를 포함할 수 있다.
상기 데이터 입출력 블록(100)은 상기 메모리 영역(11)과 연결되고, 상기 메모리 영역(11)과 통신한다. 상기 데이터 입출력 블록(100)은 예를 들어, 라이트 동작에서 데이터를 상기 메모리 영역(11)으로 전송하여 상기 데이터가 상기 메모리 영역(11)에 저장될 수 있도록 하고, 리드 동작에서 상기 메모리 영역(11)에 저장된 데이터를 수신하여 출력할 수 있다. 따라서, 상기 데이터 입출력 블록(100)은 상기 메모리 영역(11)의 데이터 입출력 동작을 수행하는 회로이고, 도시하지는 않았지만 라이트 드라이버, 리드 센스앰프와 같은 입출력 회로를 포함할 수 있다.
상기 데이터 입출력 블록(100)은 데이터 입출력 라인(GIO)을 통해 상기 메모리 영역(11)과 통신할 수 있다. 상기 데이터 입출력 라인(GIO)은 메모리 칩(C1) 내부의 IO 개수에 해당하는 복수의 데이터 라인(GIO)을 포함하고, 상기 데이터 입출력 라인(GIO) 및 상기 데이터 입출력 블록(100)은 복수의 병렬 데이터를 입출력 할 수 있다.
상기 데이터 송수신 블록(200)은 상기 복수의 채널(DQ0, DQ1, DQ2, DQn-2, DQn-1), 상기 패드(300) 및 상기 데이터 입출력 블록(100)과 연결된다. 상기 데이터 송수신 블록(200)은 상기 복수의 채널(DQ0, DQ1, DQ2, DQn-2, DQn-1) 및 상기 패드(300) 중 하나를 상기 데이터 입출력 블록(100)과 연결시킨다. 상기 데이터 송수신 블록(200)은 동작 모드에 따라 상기 복수의 채널(DQ0, DQ1, DQ2, DQn-2, DQn-1) 및 상기 패드(300) 중 하나를 상기 데이터 입출력 블록(100)과 연결시킨다. 예를 들어, 노멀 동작에서 상기 데이터 송수신 블록(200)은 상기 복수의 채널(DQ0, DQ1, DQ2, DQn-2, DQn-1)을 상기 데이터 입출력 블록(100)과 연결하고, 테스트 동작에서 상기 패드(300)를 상기 데이터 입출력 블록(100)과 연결한다. 상기 동작 모드를 구분하기 위해, 상기 데이터 송수신 블록(200)은 제어신호(EN)에 응답하여 상기 복수의 채널(DQ0, DQ1, DQ2, DQn-2, DQn-1) 및 상기 패드(300) 중 하나를 선택적으로 상기 데이터 입출력 블록(100)과 연결시킬 수 있다.
도 2에서, 상기 데이터 송수신 블록(200)은 경로 선택부(210) 및 데이터 송수신부(220)를 포함한다. 상기 경로 선택부(210)는 상기 제어신호(EN)에 응답하여 상기 복수의 채널(DQ0, DQ1, DQ2, DQn-2, DQn-1) 및 패드(300) 중 하나를 데이터 경로로 선택한다. 상기 데이터 송수신부(220)는 상기 경로 선택부(210)와 연결된다. 상기 데이터 송수신부(220)는 상기 경로 선택부(210)를 통해 입력되는 데이터를 상기 데이터 입출력 블록(100)으로 전송하거나, 상기 데이터 입출력 블록(100)을 통해 입력되는 데이터를 상기 경로 선택부(210)로 출력한다.
상기 제어신호(EN)는 테스트 동작과 노멀 동작을 구분하기 위한 어떠한 신호라도 사용될 수 있고, 예를 들어 테스트 모드 신호가 이용될 수 있다. 그러나 이에 한정하는 것은 아니고, 메모리 칩(C1)이 적층되었을 경우 발생하는 적층 인에이블 신호를 이용할 수도 있다.
노멀 동작에서 상기 경로 선택부(210)가 상기 복수의 채널(DQ0, DQ1, DQ2, DQn-2, DQn-1)을 데이터 경로로 선택하면, 상기 데이터 송수신부(220)는 상기 복수의 채널(DQ0, DQ1, DQ2, DQn-2, DQn-1)을 통해 입력되는 데이터를 수신하여 상기 데이터 입출력 블록(100)으로 전송하고, 메모리 영역(11)에 저장되었던 데이터를 상기 데이터 입출력 블록(100)으로부터 수신하여 상기 복수의 채널(DQ0, DQ1, DQ2, DQn-2, DQn-1)로 출력할 수 있다. 또한, 테스트 동작에서 상기 경로 선택부(210)가 상기 패드(300)를 데이터 경로로 선택하면, 상기 데이터 송수신부(220)는 상기 패드(300)를 통해 입력되는 데이터를 수신하여 상기 데이터 입출력 블록(100)으로 전송하고, 메모리 영역(11)에 저장되었던 데이터를 상기 데이터 입출력 블록(100)으로부터 수신하여 상기 패드(300)로 출력할 수 있다.
상기 복수의 채널(DQ0, DQ1, DQ2, DQn-2, DQn-1)은 노멀 데이터를 전송하는 데이터 경로이다. 상기 복수의 채널(DQ0, DQ1, DQ2, DQn-2, DQn-1)은 상기 메모리 칩(C1)이 다른 칩과 적층되었을 때, 상기 다른 칩의 채널과 연결되어 상기 다른 칩으로부터 노멀 데이터를 수신하거나 상기 다른 칩으로 노멀 데이터를 전송하기 위해 구비된다. 상기 복수의 채널(DQ0, DQ1, DQ2, DQn-2, DQn-1)은 일 단이 상기 데이터 송수신 블록(200)과 연결된다. 상기 메모리 칩(C1)이 웨이퍼 상에 있을 때에, 상기 복수의 채널(DQ0, DQ1, DQ2, DQn-2, DQn-1)의 타 단은 플로팅 된다. 따라서, 웨이퍼 상에서 상기 메모리 칩(C1)에 대한 테스트 동작이 수행되는 경우 상기 복수의 채널(DQ0, DQ1, DQ2, DQn-2, DQn-1)은 데이터 경로로 활용되지 않는다. 상기 메모리 칩(C1)이 다이싱되고 다른 칩과 적층되는 경우, 상기 복수의 채널(DQ0, DQ1, DQ2, DQn-2, DQn-1)의 타 단은 관통 비아와 같은 연결 수단을 통해 상기 다른 칩과 전기적인 연결을 형성할 수 있다. 상기 메모리 칩(C1)이 적층되고 노멀 동작이 수행되면 상기 복수의 채널(DQ0, DQ1, DQ2, DQn-2, DQn-1)은 노멀 데이터를 전송하는 데이터 경로로 활용된다.
상기 패드(300)는 테스트 데이터(TDQ<0:m>)를 전송하는 데이터 경로이므로, 테스트 패드일 수 있다. 상기 패드(300)는 상기 데이터 송수신 블록(200)과 연결되고, 예를 들어, 컨트롤러, 테스트 장비 또는 셀프 테스트 회로 로부터/로 상기 테스트 데이터(TDQ<0:m>)를 입출력할 수 있다. 상기 패드(300)는 상기 메모리 칩(C1)이 웨이퍼 상에 있을 때 상기 메모리 칩(C1)에 대한 테스트를 수행하기 위해 구비된다.
본 발명의 실시예에 따른 반도체 장치(1)의 동작을 설명하면 다음과 같다. 먼저 상기 메모리 칩(C1)이 웨이퍼 상에 위치하고, 테스트 동작이 수행되면, 상기 경로 선택부(210)는 제어신호(EN)에 응답하여 상기 패드(300)와 상기 데이터 송수신부(220)를 연결시킨다. 따라서, 테스트 데이터(TDQ<0:m>)는 상기 패드(300) 및 상기 데이터 송수신부(220)를 통해 상기 데이터 입출력 블록(100)으로 입력될 수 있다. 상기 데이터 입출력 블록(100)은 메모리 영역(11)과 데이터 입출력 동작을 수행하며, 상기 데이터 입출력 블록(100)을 통해 출력되는 데이터는 상기 데이터 송수신부(220) 및 상기 패드(300)를 통해 출력될 수 있다.
상기 메모리 칩(C1)이 다른 칩과 적층되고, 노멀 동작이 수행되면, 상기 경로 선택부(210)는 상기 제어신호(EN)에 응답하여 상기 복수의 채널(DQ0, DQ1, DQ2, DQn-2, DQn-1)과 상기 데이터 송수신부(220)를 연결시킨다. 따라서, 노멀 데이터는 상기 복수의 채널(DQ0, DQ1, DQ2, DQn-2, DQn-1) 및 상기 데이터 송수신부(220)를 통해 상기 데이터 입출력 블록(100)으로 입력될 수 있다. 상기 데이터 입출력 블록(100)은 메모리 영역(11)과 데이터 입출력 동작을 수행하며, 상기 데이터 입출력 블록(100)을 통해 출력되는 데이터는 상기 데이터 송수신부(220) 및 상기 복수의 채널(DQ0, DQ1, DQ2, DQn-2, DQn-1)을 통해 출력될 수 있다.
위와 같이, 테스트 동작 및 노멀 동작에서 모두, 상기 테스트 데이터(TDQ<0:m>) 및 노멀 데이터는 데이터 송수신부(220), 데이터 입출력 블록(100) 및 메모리 영역(11)을 거쳐 입력되거나 출력될 수 있다. 즉, 상기 테스트 데이터(TDQ<0:m>) 및 노멀 데이터가 모든 회로 경로를 거쳐 지나간다. 따라서, 상기 메모리 칩(C1)에 대한 테스트 동작에서, 상기 메모리 칩(C1)에 구비된 모든 회로를 통해 테스트를 수행하므로 모든 회로의 불량 여부를 검증할 수 있다.
도 3은 도 2의 반도체 장치(1)의 상세한 예시를 보여주는 도면이다. 도 3에서, 상기 데이터 입출력 블록(100)은 복수의 입출력 회로(IO 회로)를 포함한다. 상기 입출력 회로(IO 회로)는 앞서 설명한 바와 같이 메모리 칩(C1)의 라이트 및 리드 동작을 수행하기 위한 라이트 드라이버 및 리드 센스앰프와 같은 구성을 포함한다. 상기 데이터 입출력 블록(100)은 예를 들어, 상기 데이터 입출력 라인(GIO)의 수와 대응하는 개수의 입출력 회로(IO 회로)를 포함할 수 있다.
상기 데이터 송수신부(220)는 복수의 리시버(RX) 및 트랜시버(TX)를 포함할 수 있다. 상기 데이터 송수신부(220)는 상기 입출력 회로(IO 회로)에 대응하는 개수의 리시버(TX) 및 트랜시버(TX)를 포함할 수 있다. 상기 데이터 송수신부(220)를 구성하는 복수의 리시버(RX) 및 트랜시버(TX)의 일 단은 상기 입출력 회로(IO 회로)와 연결된다. 상기 복수의 리시버(RX) 및 트랜시버(TX)의 타 단은 상기 경로 선택부(210)와 연결된다. 상기 리시버(RX)는 상기 패드(300) 및 상기 복수의 채널(DQ0, DQ1, DQ2, DQn-2, DQn-1)을 통해 입력되는 데이터를 버퍼링하여 상기 입출력 회로(IO 회로)로 출력하고, 상기 트랜시버(TX)는 상기 입출력 회로(IO 회로)로부터 입력되는 데이터를 버퍼링하여 상기 패드(300) 및 상기 복수의 채널(DQ0, DQ1, DQ2, DQn-2, DQn-1)로 출력한다.
상기 경로 선택부(210)는 제어신호(EN)에 응답하여 상기 패드(300) 및 상기 복수의 채널(DQ0, DQ1, DQ2, DQn-2, DQn-1) 중 하나를 상기 데이터 송수신부(220)와 연결시킨다. 구체적으로, 상기 경로 선택부(210)는 상기 제어신호(EN)에 응답하는 복수의 스위치(SW)를 포함한다. 상기 스위치(SW)는 각각 상기 데이터 송수신부(220)를 구성하는 상기 리시버(RX) 및 트랜시버(TX)의 타 단고 연결된다. 상기 스위치(SW)는 상기 제어신호(EN)에 응답하여 턴온되면 상기 패드(300)와 상기 데이터 송수신부(220)를 연결시키고, 상기 제어신호(EN)에 응답하여 턴오프되면 상기 패드(300)와 상기 데이터 송수신부(220)의 연결을 차단한다. 즉, 상기 스위치(SW)가 턴오프되면 상기 복수의 채널(DQ0, DQ1, DQ2, DQn-2, DQn-1)은 상기 데이터 송수신부(220)와 연결될 수 있다.
상기 메모리 칩(C1)이 다른 칩(C2)과 적층되면, 상기 메모리 칩(C1)은 관통 비아(30, 31, 32, 3n-2, 3n-1)와 같은 연결 수단을 통해 상기 다른 칩(C2)과 전기적으로 연결된다. 따라서, 상기 메모리 칩(C1)이 웨이퍼 상에 있을 때 플로팅 되었던 상기 복수의 채널(DQ0, DQ1, DQ2, DQn-2, DQn-1)의 타 단은 다른 칩(C2)의 채널과 전기적 연결을 형성하게 된다. 따라서, 노멀 데이터는 상기 복수의 채널(DQ0, DQ1, DQ2, DQn-2, DQn-1) 및 관통 비아(30, 31, 32, 3n-2, 3n-1)를 통해 상기 메모리 칩(C1)에서 상기 다른 칩(C2)으로 또는 그 반대로 전송될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1: 반도체 장치 10/C1: 메모리 칩
11: 메모리 영역 12/100: 데이터 입출력 블록
13/200: 데이터 송수신 블록 14: 테스트 패드
15: 테스트 데이터 송수신부 210: 경로 선택부
220: 데이터 송수신부 300: 패드

Claims (9)

  1. 메모리 영역;
    상기 메모리 영역과 통신하는 데이터 입출력 블록; 및
    다른 칩과 노멀 데이터를 입출력 하는 복수의 채널 및 테스트 데이터를 입출력 하는 패드 중 하나와 상기 데이터 입출력 블록을 연결하는 데이터 송수신 블록을 포함하는 메모리 칩을 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 데이터 송수신 블록은 상기 복수의 채널 및 상기 패드 중 하나를 데이터 경로로 선택하는 경로 선택부; 및
    상기 경로 선택부를 통해 입력되는 데이터를 상기 데이터 입출력 블록으로 출력하거나, 상기 데이터 입출력 블록으로부터 입력되는 데이터를 상기 경로 선택부로 출력하는 데이터 송수신부를 포함하는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 경로 선택부는 제어신호에 응답하여 상기 패드 및 상기 복수의 채널 중 하나와 연결되는 스위치를 포함하는 반도체 장치.
  4. 테스트 데이터를 입출력 하는 패드;
    다른 칩과 적층되었을 때 노멀 데이터를 입출력하고, 상기 다른 칩과 적층되지 않았을 때 플로팅되는 복수의 채널;
    테스트 동작에서 상기 패드로부터 상기 테스트 데이터를 수신하고, 노멀 동작에서 상기 복수의 채널을 통해 상기 노멀 데이터를 수신하는 데이터 송수신 블록;
    상기 데이터 송수신 블록으로부터 전송된 데이터를 수신하여 메모리 영역과 통신하는 데이터 입출력 블록을 포함하는 메모리 칩을 포함하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 데이터 송수신 블록은 상기 테스트 동작에서 상기 패드를 데이터 경로로 선택하고, 상기 노멀 동작에서 상기 복수의 채널을 상기 데이터 경로로 선택하는 경로 선택부; 및
    상기 경로 선택부를 통해 입력되는 데이터를 상기 데이터 입출력 블록으로 출력하는 데이터 송수신부를 포함하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 경로 선택부는 제어신호에 응답하여 상기 패드 및 상기 복수의 채널 중 하나와 연결되는 스위치를 포함하는 반도체 장치.
  7. 메모리 영역과 통신하는 데이터 입출력 블록;
    일 단으로 상기 데이터 입출력 블록과 통신하는 데이터 송수신부; 및
    제어신호에 응답하여 상기 데이터 송수신부의 타 단을 패드 및 복수의 채널과 선택적으로 접속시키는 경로 선택부를 포함하는 메모리 칩을 포함하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 패드는 테스트 동작에서 테스트 데이터를 입출력하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 복수의 채널은 노멀 동작에서 다른 칩으로부터 데이터를 수신하거나 다른 칩으로 상기 메모리 칩의 데이터를 전송하는 반도체 장치.
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