KR102449022B1 - 적층형 반도체 메모리 및 이를 포함하는 반도체 시스템 - Google Patents

적층형 반도체 메모리 및 이를 포함하는 반도체 시스템 Download PDF

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Abstract

본 기술은 복수의 관통 전극을 통해 신호 전송이 가능하도록 적층된 복수의 다이를 포함하고, 상기 적층된 복수의 다이 중에서 어느 하나의 다이는 예비 테스트 모드 신호들을 상기 복수의 관통 전극을 통해 다른 다이들에 제공하며, 상기 다른 다이들은 상기 복수의 관통 전극을 통해 전송된 상기 예비 테스트 모드 신호들에 따라 테스트 모드 신호를 생성하도록 구성될 수 있다.

Description

적층형 반도체 메모리 및 이를 포함하는 반도체 시스템{STACKED TYPE SEMICONDUCTOR MEMORY AND SEMICONDUCTOR SYSTEM INCLUDING THE SAME}
본 발명은 반도체 회로에 관한 것으로서, 특히 적층형 반도체 메모리 및 이를 포함하는 반도체 시스템에 관한 것이다.
반도체 장치는 그 정상 동작 여부를 확인하기 위한 테스트 과정이 필수적이다.
반도체 장치는 테스트를 위한 회로 구성을 포함하며, 외부의 제어 또는 내부 제어에 따라 해당 테스트 동작을 수행하고, 그 결과에 따른 패스(Pass)/페일(Fail) 여부를 내부적으로 판단하거나, 외부 모니터링을 통해 판단할 수 있다.
한편, 반도체 장치는 집적도를 높이기 위한 방법의 하나로서, 복수의 칩을 적층하고, 관통 전극을 이용하여 칩들간의 신호 송/수신이 가능하도록 구성될 있다.
이러한 적층형 반도체 메모리는 테스트 동작 제어를 위해 외부에서 입력되는 신호들을 최소의 관통 전극을 이용하여 효율적으로 전달할 수 있도록 회로 설계가 이루어져야 한다.
본 발명의 실시예는 테스트 동작 제어를 위해 외부에서 입력되는 신호들을 최소의 관통 전극을 이용하여 효율적으로 전달할 수 있는 적층형 반도체 메모리 및 이를 포함하는 반도체 시스템을 제공한다.
본 발명의 실시예는 복수의 관통 전극을 통해 신호 전송이 가능하도록 적층된 복수의 다이를 포함하고, 상기 적층된 복수의 다이 중에서 어느 하나의 다이는 예비 테스트 모드 신호들을 상기 복수의 관통 전극을 통해 다른 다이들에 제공하며, 상기 다른 다이들은 상기 복수의 관통 전극을 통해 전송된 상기 예비 테스트 모드 신호들에 따라 테스트 모드 신호를 생성하도록 구성될 수 있다.
본 발명의 실시예는 복수의 관통 전극을 통해 신호 전송이 가능하도록 적층된 베이스 다이 및 코어 다이를 포함하고, 상기 베이스 다이는 다이렉트 억세스 영역 또는 물리 영역을 통해 입력되는 테스트 모드 설정을 위한 소스 신호들을 디코딩하여 생성한 예비 테스트 모드 신호들을 상기 복수의 관통 전극을 통해 상기 코어 다이에 전송하도록 구성되고, 상기 코어 다이는 상기 복수의 관통 전극을 통해 전송된 상기 예비 테스트 모드 신호들에 따라 테스트 모드 신호를 생성하고, 상기 테스트 모드 신호에 해당하는 테스트 모드가 설정되도록 구성될 수 있다.
본 발명의 실시예는 메모리 컨트롤러; 및 상기 메모리 컨트롤러와 인터포저를 통해 연결되며, 복수의 다이를 포함하는 적층형 반도체 메모리를 포함하고, 상기 복수의 다이 중에서 어느 하나가 다이렉트 억세스 영역 또는 물리 영역을 통해 입력되는 테스트 모드 설정을 위한 소스 신호들을 디코딩하여 생성한 예비 테스트 모드 신호들을 상기 복수의 관통 전극을 통해 상기 복수의 다이 중에서 나머지 다이들에 전송하고, 상기 나머지 다이들은 상기 복수의 관통 전극을 통해 전송된 상기 예비 테스트 모드 신호들에 따라 테스트 모드 신호를 생성하고, 상기 테스트 모드 신호에 해당하는 테스트 모드가 설정되도록 구성될 수 있다.
본 기술은 테스트 동작 제어를 위해 외부에서 입력되는 신호들을 최소의 관통 전극을 이용하여 효율적으로 전달할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 시스템(100)의 구성을 나타낸 도면,
도 2는 도 1의 베이스 다이(200)의 평면도이고,
도 3은 도 1의 적층형 반도체 메모리(101)의 평면도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
본 발명의 실시예에 따른 메모리 시스템(100)은 시스템 인 패키지(System In Package), 멀티 칩 패키지(Multi-Chip Package), 시스템 온 칩(System On Chip)과 같은 형태로 구현될 수 있고, 복수의 패키지를 포함하는 패키지 온 패키지(Package On Package) 형태로도 구현될 수 있다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 메모리 시스템(100)은 적층형 반도체 메모리(101), 메모리 컨트롤러(CPU 또는 GPU), 인터포저(Interposer) 및 패키지 기판(Package Substrate)을 포함할 수 있다.
적층형 반도체 메모리(101)는 복수의 다이(Die)를 적층하고, 관통 전극을 통해 전기적으로 연결시킴으로써 입/출력 유닛의 수를 늘려 대역폭(Bandwidth)을 증가시킨 HBM(High Bandwidth Memory) 형태로 구성될 수 있다.
패키지 기판 상부에 인터포저가 연결될 수 있다.
적층형 반도체 메모리(101)와 메모리 컨트롤러(CPU 또는 GPU)가 인터포저 상부에 연결될 수 있다.
적층형 반도체 메모리(101)와 메모리 컨트롤러(CPU 또는 GPU)는 인터포저를 통해 각각의 물리 영역(PHY)이 연결될 수 있다.
적층형 반도체 메모리(101)는 복수의 다이가 적층되어 구성될 수 있다.
복수의 다이는 베이스 다이(Base Die)(200) 및 복수의 코어 다이(Core Die)(300)를 포함할 수 있다.
베이스 다이(200) 및 복수의 코어 다이(300)는 관통 전극(예를 들어, TSV)를 통해 전기적으로 연결될 수 있다.
도 2에 도시된 바와 같이, 베이스 다이(200)는 채널 영역(201), 물리 영역(PHY)(202), 관통 전극 영역(203) 및 다이렉트 억세스(Direct Access) 전극 영역(204)을 포함할 수 있다.
채널 영역(201)은 복수의 코어 다이(Core Die)에 의해 구성되는 메모리 채널들과의 인터페이스를 위한 영역이다.
이때 채널 영역(201)은 적층형 반도체 메모리(101)의 복수의 코어 다이(300)가 8개의 채널 예를 들어, CH0 - CH7을 구성한 경우, 베이스 다이(200)에 구성되는 채널 영역의 예를 든 것이다.
복수의 코어 다이(300) 각각이 2개씩의 채널을 구성할 수 있다.
물리 영역(202)은 도 1의 메모리 컨트롤러(CPU 또는 GPU)와의 인터페이스를 위한 입/출력 관련회로가 구성되는 영역이다.
관통 전극 영역(203)은 복수의 관통 전극(TSV)을 포함할 수 있다.
다이렉트 억세스 전극 영역(204)은 외부 즉, 메모리 컨트롤러 또는 테스트 장비가 인터포저를 통하지 않고 적층형 반도체 메모리(101)를 직접 억세스(예를 들어, Probing)하여 테스트하기 위한 복수의 다이렉트 억세스 볼(DAB)을 포함할 수 있다.
본 발명의 실시예에 따른 적층형 반도체 메모리(101)의 테스트는 먼저, 적층형 반도체 메모리(101)를 다양한 테스트 모드 중에서 어느 하나로 진입시킨 후, 해당 테스트 모드에 따른 리드, 라이트, 프리차지 또는 액티브 등과 같은 일반 동작들이 수행되도록 하여 이루어질 수 있다.
본 발명의 실시예에 따른 적층형 반도체 메모리(101)는 베이스 다이(200)에 커맨드 처리 회로 및 테스트 모드 신호 생성 회로를 모두 배치하고, 복수의 코어 다이(300)에는 테스트 모드 신호 생성 회로만을 배치하며, 베이스 다이(200)의 커맨드 처리 회로에서 생성된 신호를 관통 전극을 이용하여 코어 다이(300)에 전송하도록 함으로써 코어 다이(300)의 집적도를 향상시킬 수 있도록 구성될 수 있다.
이때 커맨드 처리 회로는 외부(예를 들어, 테스트 장비 또는 메모리 컨트롤러)에서 제공한 테스트 모드 설정을 위한 소스 신호들 예를 들어, 모드 레지스터 신호, 로우 어드레스(Row Address) 및 컬럼 어드레스(Column Address) 등을 디코딩하는 디코더가 될 수 있으며, 상세한 내용은 도 3을 참조하여 설명하기로 한다.
도 3은 도 1의 적층형 반도체 메모리(101)의 복수의 코어 다이(300) 중에서 어느 하나와 베이스 다이(200)를 설명의 편의상 평면도 형태로 도시한 것이다.
도 3에 도시된 바와 같이, 복수의 코어 다이(300) 각각은 상술한 테스트 모드 신호 생성 회로로서 테스트 모드 신호 생성부(310)를 포함할 수 있다.
테스트 모드 신호 생성부(310)는 테스트 모드용 관통 전극 어레이(TSV_TM)를 통해 전송되는 신호들에 따라 테스트 모드 신호들(TM<0:N>)을 생성할 수 있다.
코어 다이(300)는 테스트 모드 신호들(TM<0:N>)에 따라 다양한 테스트 모드 중에서 어느 하나로 진입할 수 있다.
코어 다이(300)는 노멀 동작 회로 영역(320)을 더 포함할 수 있다.
노멀 동작 회로 영역(320)은 노멀 관통 전극 어레이(TSV_NRM)를 통해 전송되는 신호들에 따라 리드, 라이트, 프리차지 또는 액티브 등과 같은 일반 동작들을 수행할 수 있다.
베이스 다이(200)는 제 1 디코더(210), 제 1 다중화부(220), 테스트 모드 신호 생성부(230), 제 2 다중화부(240) 및 제 2 디코더(250)를 포함할 수 있다.
제 1 디코더(210), 제 1 다중화부(220) 및 테스트 모드 신호 생성부(230)는 다이렉트 억세스 전극 영역(204)에 배치될 수 있다.
제 2 다중화부(240) 및 제 2 디코더(250)는 물리 영역(202)에 배치될 수 있다.
관통 전극 영역(203)은 테스트 모드용 관통 전극 어레이(TSV_TM) 및 노멀 관통 전극 어레이(TSV_NRM)를 포함할 수 있다.
복수의 관통 전극(TSV) 중에서 테스트 모드용 관통 전극 어레이(TSV_TM)는 테스트 모드 관련 신호들을 위해 할당된 관통 전극들이고, 노멀 관통 전극 어레이(TSV_NRM)는 노멀 동작 관련 신호들을 위해 할당된 관통 전극들일 수 있다.
이때 테스트 모드 설정을 위한 소스 신호들 예를 들어, 모드 레지스터 신호, 로우 어드레스 및 컬럼 어드레스 등은 다이렉트 억세스 전극 영역(204) 또는 물리 영역(202)을 통해 입력될 수 있다. 이하, 다이렉트 억세스 전극 영역(204)을 통해 입력되는 소스 신호들을 편의상 제 1 입력 신호(DAB_IN)라 칭하고, 물리 영역(202)을 통해 입력되는 소스 신호들을 편의상 제 2 입력 신호(PHY_IN)라 칭하기로 한다.
제 1 디코더(210)는 다이렉트 억세스 전극 영역(204)의 복수의 다이렉트 억세스 볼(DAB)을 통해 입력되는 제 1 입력 신호(DAB_IN)를 디코딩하여 제 1 예비 테스트 모드 신호들(PRE_TM1<0:M>)을 생성할 수 있다.
제 1 입력 신호(DAB_IN)는 모드 레지스터 신호, 로우 어드레스 및 컬럼 어드레스 중에서 적어도 하나를 포함할 수 있다.
제 1 디코더(210)는 모드 레지스터 셋(MRS) 디코더를 포함할 수 있다.
제 1 다중화부(220)는 입력 모드 선택 신호(SEL)에 따라 제 1 예비 테스트 모드 신호들(PRE_TM1<0:M>) 또는 제 2 예비 테스트 모드 신호들(PRE_TM2<0:M>)을 선택하여 출력할 수 있다.
제 1 다중화부(220)의 출력은 테스트 모드용 관통 전극 어레이(TSV_TM)를 통해 코어 다이(300)에 전송될 수 있다.
테스트 모드 신호 생성부(230)는 제 1 다중화부(220)의 출력에 따라 테스트 모드 신호들(TM<0:N>)을 생성할 수 있다.
베이스 다이(200)는 테스트 모드 신호들(TM<0:N>)에 따라 다양한 테스트 모드 중에서 어느 하나로 진입할 수 있다.
제 2 다중화부(240)는 입력 모드 선택 신호(SEL)에 따라 제 1 입력 신호(DAB_IN) 또는 물리 영역(202)을 통해 입력되는 제 2 입력 신호(PHY_IN)를 선택하여 출력할 수 있다.
제 2 입력 신호(PHY_IN)는 모드 레지스터 신호, 로우 어드레스 및 컬럼 어드레스 중에서 적어도 하나를 포함할 수 있다.
제 2 디코더(250)는 제 2 다중화부(240)의 출력신호를 디코딩하여 제 2 예비 테스트 모드 신호들(PRE_TM2<0:M>) 또는 커맨드 디코딩 신호들(CMD_DEC)을 활성화시킬 수 있다.
제 2 디코더(250)는 모드 레지스터 셋(MRS) 디코더, 로우 어드레스 디코더 및 컬럼 어드레스 디코더를 포함할 수 있다.
제 2 디코더(250)는 제 2 입력 신호(PHY_IN)가 모드 레지스터 신호일 경우, 제 2 예비 테스트 모드 신호들(PRE_TM2<0:M>)과 커맨드 디코딩 신호들(CMD_DEC) 중에서 제 2 예비 테스트 모드 신호들(PRE_TM2<0:M>)를 활성화시킬 수 있다.
제 2 디코더(250)는 제 2 입력 신호(PHY_IN)가 로우 어드레스 또는/및 컬럼 어드레스일 경우, 제 2 예비 테스트 모드 신호들(PRE_TM2<0:M>)과 커맨드 디코딩 신호들(CMD_DEC) 중에서 커맨드 디코딩 신호들(CMD_DEC)을 활성화시킬 수 있다.
제 2 디코더(250)에서 출력되는 커맨드 디코딩 신호들(CMD_DEC)은 노멀 관통 전극 어레이(TSV_NRM)을 통해 코어 다이(300)에 전송될 수 있다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 시스템(100)의 테스트 동작을 설명하면 다음과 같다.
본 발명의 실시예에 따른 반도체 시스템(100)은 코어 다이(300)에 테스트 모드 설정을 위한 소스 신호들 예를 들어, 모드 레지스터 신호, 로우 어드레스 및 컬럼 어드레스 등을 직접 제공하지 않고, 베이스 다이(200)에만 제공하여도 코어 다이(300)의 테스트가 가능하다.
도 1의 반도체 시스템(100)은 패키징 이후를 도시한 예로서, 패키징 이전에는 도 2와 같은 다이렉트 억세스 전극 영역(204)을 통해 적층형 반도체 메모리(101)를 직접 억세스하여 테스트가 가능하다.
즉, 도 3은 다이렉트 억세스 전극 영역(204)을 통한 테스트, 물리 영역(202)을 이용한 테스트가 모두 가능하도록 구성된 것이다.
먼저, 베이스 다이(200)의 다이렉트 억세스 전극 영역(204)을 이용하여 코어 다이(200)를 테스트하는 방법을 설명하기로 한다.
이때 다이렉트 억세스 전극 영역(204)을 통해 제 1 입력 신호(DAB_IN)가 제공되는 제 1 입력 모드에서 입력 모드 선택 신호(SEL)는 제 1 다중화부(220)가 제 1 디코더(210)의 출력을 선택하여 출력하는 값을 가질 수 있다.
적층형 반도체 메모리(101) 외부에서 다이렉트 억세스 전극 영역(204)을 통해 제 1 입력 신호(DAB_IN)를 제공한다.
제 1 디코더(210)는 제 1 입력 신호(DAB_IN)를 디코딩하여 제 1 예비 테스트 모드 신호들(PRE_TM1<0:M>)을 생성한다.
제 1 예비 테스트 모드 신호들(PRE_TM1<0:M>)은 제 1 다중화부(220)를 경유하여 관통 전극 영역(203)의 테스트 모드용 관통 전극 어레이(TSV_TM)를 통해 코어 다이(300)의 테스트 모드 신호 생성부(310)에 입력된다.
코어 다이(300)의 테스트 모드 신호 생성부(310)는 제 1 예비 테스트 모드 신호들(PRE_TM1<0:M>)에 따라 제 1 테스트 모드 신호들(TM2<0:N>)을 생성하여 코어 다이(300)를 정해진 테스트 모드로 진입시킬 수 있다.
다음으로, 베이스 다이(200)의 물리 영역(202)을 이용하여 코어 다이(200)를 테스트하는 방법을 설명하기로 한다.
이때 물리 영역(202)을 통해 제 2 입력 신호(PHY_IN)가 제공되는 제 2 입력 모드에서 입력 모드 선택 신호(SEL)는 제 1 다중화부(220)가 제 2 디코더(250)의 출력을 선택하여 출력하고, 제 2 다중화부(240)가 제 2 입력 신호(PHY_IN)를 선택하여 출력하는 값을 가질 수 있다.
적층형 반도체 메모리(101) 외부에서 물리 영역(202)을 통해 제 2 입력 신호(PHY_IN)를 제공한다.
제 2 다중화부(240)는 입력 모드 선택 신호(SEL)에 따라 제 2 입력 신호(PHY_IN)를 선택하여 제 2 디코더(250)에 제공한다.
제 2 디코더(250)는 제 2 입력 신호(PHY_IN)를 디코딩하여 제 2 예비 테스트 모드 신호들(PRE_TM2<0:M>)을 생성한다.
이때 제 2 예비 테스트 모드 신호들(PRE_TM2<0:M>)을 생성한다는 것은 제 2 예비 테스트 모드 신호들(PRE_TM2<0:M>) 중에서 어느 하나 이상의 신호 비트를 다른 신호 비트들과 다른 레벨로 출력하는 것일 수 있다.
제 2 예비 테스트 모드 신호들(PRE_TM2<0:M>)은 제 1 다중화부(220)를 경유하여 관통 전극 영역(203)의 테스트 모드용 관통 전극 어레이(TSV_TM)를 통해 코어 다이(300)의 테스트 모드 신호 생성부(310)에 입력된다.
코어 다이(300)의 테스트 모드 신호 생성부(310)는 제 2 예비 테스트 모드 신호들(PRE_TM2<0:M>)에 따라 테스트 모드 신호들(TM<0:N>)을 생성하여 코어 다이(300)를 정해진 테스트 모드로 진입시킬 수 있다.
상술한 바와 같이, 테스트 모드 설정이 이루어진 후, 다이렉트 억세스 전극 영역(204)을 통해 제 1 입력 신호(DAB_IN)를 제공하거나, 물리 영역(202)을 통해 제 2 입력 신호(PHY_IN)를 제공하여 현재 진입한 테스트 모드에 따른 동작들 예를 들어, 액티브, 리드 또는 라이트 등의 동작이 이루어지도록 할 수 있다.
로우 어드레스 또는/및 컬럼 어드레스를 포함하는 제 1 입력 신호(DAB_IN) 또는 제 2 입력 신호(PHY_IN)가 제공되면, 제 2 디코더(250)가 커맨드 디코딩 신호들(CMD_DEC)의 신호 비트들을 선택적으로 활성화시킨다.
제 2 디코더(250)에서 출력되는 커맨드 디코딩 신호들(CMD_DEC)은 노멀 관통 전극 어레이(TSV_NRM)을 통해 코어 다이(300)의 노멀 동작 회로 영역(320)에 전송된다.
노멀 동작 회로 영역(320)은 노멀 관통 전극 어레이(TSV_NRM)를 통해 전송되는 커맨드 디코딩 신호들(CMD_DEC)에 해당하는 동작 즉, 리드, 라이트 또는 액티브 등과 같은 일반 동작들을 수행함으로써 현재 진입된 테스트 모드에 따른 테스트를 수행할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (25)

  1. 복수의 관통 전극을 통해 신호 전송이 가능하도록 적층된 복수의 다이를 포함하고,
    상기 적층된 복수의 다이 중에서 어느 하나의 다이는 적층된 복수의 다이 외부에서 제공된 테스트 모드 설정을 위한 소스 신호들을 디코딩하여 생성한 예비 테스트 모드 신호들을 상기 복수의 관통 전극을 통해 다른 다이들에 제공하며,
    상기 다른 다이들은 상기 복수의 관통 전극을 통해 전송된 상기 예비 테스트 모드 신호들에 따라 테스트 모드 신호를 생성하도록 구성되며,
    상기 어느 하나의 다이는
    상기 소스 신호들을 디코딩하여 제 1 예비 테스트 모드 신호들을 생성하도록 구성된 제 1 디코더, 및
    입력 모드 선택 신호에 따라 상기 제 1 예비 테스트 모드 신호들 또는 제 2 예비 테스트 모드 신호들을 선택하여 상기 다른 다이들로 출력하도록 구성된 제 1 다중화부를 포함하는 적층형 반도체 메모리.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 적층된 복수의 다이는 베이스 다이 및 복수의 코어 다이를 포함하는 적층형 반도체 메모리.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 어느 하나의 다이는 상기 베이스 다이이고, 상기 다른 다이들은 상기 복수의 코어 다이인 적층형 반도체 메모리.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 예비 테스트 모드 신호들은 적층된 복수의 다이 외부에서 제공된 테스트 모드 설정을 위한 소스 신호들에 따라 생성되는 적층형 반도체 메모리.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 소스 신호들은
    모드 레지스터 신호, 로우 어드레스 및 컬럼 어드레스 중에서 적어도 하나를 포함하는 적층형 반도체 메모리.
  6. 삭제
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 어느 하나의 다이는 다이렉트 억세스 전극 영역, 물리 영역 및 관통 전극 영역을 포함하며,
    상기 제 1 디코더 및 상기 제 1 다중화부는 상기 다이렉트 억세스 전극 영역에 포함되는 적층형 반도체 메모리.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 다이렉트 억세스 전극 영역은
    상기 제 1 다중화부의 출력에 따라 테스트 모드 신호를 생성하도록 구성된 테스트 모드 신호 생성부를 더 포함하는 적층형 반도체 메모리.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 물리 영역은
    상기 입력 모드 선택 신호에 따라 상기 다이렉트 억세스 전극 영역을 통해 입력되는 상기 소스 신호들 또는 상기 물리 영역을 통해 입력되는 상기 소스 신호들을 선택하여 출력하도록 구성된 제 2 다중화부, 및
    상기 제 2 다중화부의 출력신호를 디코딩하여 상기 제 2 예비 테스트 모드 신호들을 생성하도록 구성된 제 2 디코더를 포함하는 적층형 반도체 메모리.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 제 2 디코더는
    상기 제 2 다중화부의 출력에 따라
    노멀 동작을 위한 커맨드 디코딩 신호들을 생성하여 상기 관통 전극 영역을 통해 상기 다른 다이들로 전송하도록 구성되는 적층형 반도체 메모리.
  11. 복수의 관통 전극을 통해 신호 전송이 가능하도록 적층된 베이스 다이 및 코어 다이를 포함하고,
    상기 베이스 다이는 다이렉트 억세스 전극 영역 또는 물리 영역을 통해 입력되는 테스트 모드 설정을 위한 소스 신호들을 디코딩하여 생성한 예비 테스트 모드 신호들을 상기 복수의 관통 전극을 통해 상기 코어 다이에 전송하도록 구성되고,
    상기 코어 다이는 상기 복수의 관통 전극을 통해 전송된 상기 예비 테스트 모드 신호들에 따라 테스트 모드 신호를 생성하고, 상기 테스트 모드 신호에 해당하는 테스트 모드가 설정되도록 구성되며,
    상기 베이스 다이는 상기 소스 신호들을 디코딩하여 제 1 예비 테스트 모드 신호들을 생성하도록 구성된 제 1 디코더, 및
    입력 모드 선택 신호에 따라 상기 제 1 예비 테스트 모드 신호들 또는 제 2 예비 테스트 모드 신호들을 선택하여 상기 복수의 관통 전극을 통해 상기 코어 다이로 출력하도록 구성된 제 1 다중화부를 포함하는 적층형 반도체 메모리.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 소스 신호들은
    모드 레지스터 신호, 로우 어드레스 및 컬럼 어드레스 중에서 적어도 하나를 포함하는 적층형 반도체 메모리.
  13. 삭제
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 다이렉트 억세스 전극 영역은
    상기 제 1 다중화부의 출력에 따라 테스트 모드 신호를 생성하도록 구성된 테스트 모드 신호 생성부를 포함하는 적층형 반도체 메모리.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 물리 영역은
    상기 입력 모드 선택 신호에 따라 상기 다이렉트 억세스 전극 영역을 통해 입력되는 상기 소스 신호들 또는 상기 물리 영역을 통해 입력되는 상기 소스 신호들을 선택하여 출력하도록 구성된 제 2 다중화부, 및
    상기 제 2 다중화부의 출력신호를 디코딩하여 상기 제 2 예비 테스트 모드 신호들을 생성하도록 구성된 제 2 디코더를 포함하는 적층형 반도체 메모리.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 제 2 디코더는
    상기 제 2 다중화부의 출력에 따라 노멀 동작을 위한 커맨드 디코딩 신호들을 생성하여 상기 복수의 관통 전극을 통해 상기 코어 다이로 전송하도록 구성되는 적층형 반도체 메모리.
  17. 메모리 컨트롤러; 및
    상기 메모리 컨트롤러와 인터포저를 통해 연결되며, 복수의 다이를 포함하는 적층형 반도체 메모리를 포함하고,
    상기 복수의 다이 중에서 어느 하나가 다이렉트 억세스 전극 영역 또는 물리 영역을 통해 입력되는 테스트 모드 설정을 위한 소스 신호들을 디코딩하여 생성한 예비 테스트 모드 신호들을 복수의 관통 전극을 통해 상기 복수의 다이 중에서 나머지 다이들에 전송하고, 상기 나머지 다이들은 상기 복수의 관통 전극을 통해 전송된 상기 예비 테스트 모드 신호들에 따라 테스트 모드 신호를 생성하고, 상기 테스트 모드 신호에 해당하는 테스트 모드가 설정되도록 구성되며,
    상기 복수의 다이 중에서 어느 하나는 상기 소스 신호들을 디코딩하여 제 1 예비 테스트 모드 신호들을 생성하도록 구성된 제 1 디코더, 및
    입력 모드 선택 신호에 따라 상기 제 1 예비 테스트 모드 신호들 또는 제 2 예비 테스트 모드 신호들을 선택하여 상기 복수의 관통 전극을 통해 상기 나머지 다이들로 출력하도록 구성된 제 1 다중화부를 포함하는반도체 시스템.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 소스 신호들은
    모드 레지스터 신호, 로우 어드레스 및 컬럼 어드레스 중에서 적어도 하나를 포함하는 반도체 시스템.
  19. 삭제
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 물리 영역은
    상기 입력 모드 선택 신호에 따라 상기 다이렉트 억세스 전극 영역을 통해 입력되는 상기 소스 신호들 또는 상기 물리 영역을 통해 입력되는 상기 소스 신호들을 선택하여 출력하도록 구성된 제 2 다중화부, 및
    상기 제 2 다중화부의 출력신호를 디코딩하여 상기 제 2 예비 테스트 모드 신호들을 생성하도록 구성된 제 2 디코더를 포함하는 반도체 시스템.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 20 항에 있어서,
    상기 제 2 디코더는
    상기 제 2 다중화부의 출력에 따라 노멀 동작을 위한 커맨드 디코딩 신호들을 생성하여 상기 복수의 관통 전극을 통해 상기 나머지 다이들로 전송하도록 구성되는 반도체 시스템.
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Title
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